DE102016106137A1 - Elektronikvorrichtungsgehäuse umfassend eine dielektrische Schicht und ein Kapselungsmaterial - Google Patents

Elektronikvorrichtungsgehäuse umfassend eine dielektrische Schicht und ein Kapselungsmaterial Download PDF

Info

Publication number
DE102016106137A1
DE102016106137A1 DE102016106137.9A DE102016106137A DE102016106137A1 DE 102016106137 A1 DE102016106137 A1 DE 102016106137A1 DE 102016106137 A DE102016106137 A DE 102016106137A DE 102016106137 A1 DE102016106137 A1 DE 102016106137A1
Authority
DE
Germany
Prior art keywords
layer
dielectric layer
carrier
semiconductor
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102016106137.9A
Other languages
English (en)
Other versions
DE102016106137B4 (de
Inventor
Edward Fuergut
Holger Döpke
Olaf Hohlfeld
Michael Juerss
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102016106137.9A priority Critical patent/DE102016106137B4/de
Priority to US15/470,960 priority patent/US10043782B2/en
Priority to CN201710217630.8A priority patent/CN107275235B/zh
Publication of DE102016106137A1 publication Critical patent/DE102016106137A1/de
Priority to US16/047,688 priority patent/US20180350780A1/en
Application granted granted Critical
Publication of DE102016106137B4 publication Critical patent/DE102016106137B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/282—Applying non-metallic protective coatings for inhibiting the corrosion of the circuit, e.g. for preserving the solderability
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09872—Insulating conformal coating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1316—Moulded encapsulation of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1322—Encapsulation comprising more than one layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1377—Protective layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Das Verfahren umfasst das Bereitstellen eines Trägers, das Anordnen mindestens eines Halbleiterchips auf dem Träger, wobei der Halbleiterchip mindestens ein Kontaktpad auf einer Hauptseite umfasst, das Aufbringen eines Kontaktelements auf dem Kontaktpad, das Aufbringen einer dielektrischen Schicht auf dem Träger, dem Halbleiterchip und dem Kontaktelement, und das Aufbringen eines Kapselungsmaterials auf der dielektrischen Schicht.

Description

  • GEBIET
  • Diese Offenbarung betrifft im Allgemeinen ein Verfahren zum Herstellen eines Elektronikvorrichtungsgehäuses, ein Elektronikvorrichtungsgehäuse und ein elektronisches Spannungswandlermodul. Die Offenbarung betrifft insbesondere ein Elektronikvorrichtungsgehäuse, wie zum Beispiel ein Hochleistungsmodul, das eine dielektrische Schicht und ein Kapselungsmaterial umfasst, die beide zusammenwirken, um Leistung und Zuverlässigkeit zu verbessern.
  • STAND DER TECHNIK
  • In vielen technischen Bereichen ist es erforderlich, Spannungs- oder Stromwandler zu verwenden, wie zum Beispiel DC/DC-Wandler, AC/DC-Wandler, DC/AC-Wandler oder Abwärtsregler. Für zukünftige Energieversorgung verbinden zum Beispiel intelligente Stromnetzwerke dezentrale erneuerbare Energiequellen. In dem Fall von Windenergie erzeugen die Turbinen Wechselstrom, aber zum Übertragen ist Gleichstrom mit niedrigeren Energieverlusten erforderlich. Intelligente Elektrizitätsnetzwerke bestehen daher im Wesentlichen aus Hochspannungs-Gleichstromübertragungseinheiten mit entsprechenden Stromrichterstationen, wo mehrere Zehntausend Hochleistungsmodule erforderlich sind. Bei anderen technischen Bereichen werden solche Wandler ebenfalls verwendet, um die Ströme, Spannungen und/oder Frequenzen zu erzeugen, die dazu bestimmt sind, von einer Elektronikschaltung verwendet zu werden, wie zum Beispiel von einer Motorantriebsschaltung. Die Wandlerschaltungen umfassen im Allgemeinen eine oder mehrere Halbbrückenschaltungen, wobei jede durch zwei Halbleiter-Leistungsschalter bereitgestellt werden kann, wie zum Beispiel Leistungs-MOSFET-Bauteile oder Bipolartransistoren mit isoliertem Gate (IGBT) und weitere Bauteile, wie zum Beispiel Dioden, die mit den Transistorbauteilen parallel geschaltet sind, und passive Bauteile, wie zum Beispiel Induktanzen und Kapazitäten. Elektronikmodule, die solche Arten elektrischer Schaltungen enthalten, können manchmal sehr schwierigen Bedingungen unterworfen werden, wie zum Beispiel hoher Feuchtigkeit.
  • KURZDARSTELLUNG
  • Gemäß einem Aspekt der Offenbarung umfasst ein Verfahren zum Herstellen eines Elektronikvorrichtungsgehäuses das Bereitstellen eines Trägers, das Anordnen mindestens eines Halbleiterchips auf dem Träger, wobei der Halbleiterchip mindestens ein Kontaktpad auf seiner Hauptseite, von dem Träger entfernt, umfasst, das Aufbringen eines Kontaktelements auf dem Kontaktpad, das Aufbringen einer dielektrischen Schicht auf dem Träger, dem Halbleiterchip und dem Kontaktelement, und das Aufbringen eines Kapselungsmaterials auf der dielektrischen Schicht.
  • Gemäß einem Aspekt der Offenbarung umfasst ein Elektronikvorrichtungsgehäuse mindestens einen Halbleiterchip, der mindestens ein Kontaktpad auf seiner Hauptfläche umfasst, ein Kontaktelement, das auf dem Kontaktpad angeordnet ist, eine dielektrische Schicht, die auf dem Halbleiterchip und dem Kontaktelement aufgebracht ist, und ein Kapselungsmaterial, das auf der dielektrischen Schicht angeordnet ist.
  • Gemäß einem Aspekt der Offenbarung umfasst ein elektronisches Spannungswandlermodul eine Mehrzahl von Halbleitertransistorchips, wobei jeder der Halbleitertransistorchips mindestens ein Kontaktpad auf seiner Hauptseite aufweist, ein Kontaktelement, das auf jedem der Kontaktpads angeordnet ist, eine dielektrische Schicht, die auf den Halbleitertransistorchips und den Kontaktelementen angeordnet ist, und ein Kapselungsmaterial, das auf der dielektrischen Schicht angeordnet ist, wobei die Halbleitertransistorchips elektrisch miteinander verbunden sind, um eines oder mehrere von einer Motorantriebsschaltung, einer Halbbrückenschaltung, einer AC/AC-Wandlerschaltung, einer DC/AC-Wandlerschaltung, einer DC/DC-Wandlerschaltung, und einer Abwärtsreglerschaltung zu bilden.
  • Der Fachmann erkennt zusätzliche Merkmale und Vorteile bei der Lektüre der folgenden ausführlichen Beschreibung und beim Berücksichtigen der begleitenden Zeichnungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen sind enthalten, um ein weiteres Verstehen von Beispielen bereitzustellen, und sind in diese Spezifikation eingegliedert und ein Teil von ihr. Die Zeichnungen veranschaulichen Beispiele und dienen gemeinsam mit der Beschreibung dazu, die Grundsätze von Beispielen zu erklären. Andere Beispiele und viele der beabsichtigten Vorteile der Beispiele erkennt man leicht, während sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden.
  • Die Elemente der Zeichnungen sind nicht notwendigerweise zueinander maßstabgerecht. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt ein Flussdiagramm zum Veranschaulichen eines Verfahrens zum Herstellen eines Elektronikvorrichtungsgehäuses gemäß einem ersten Aspekt.
  • 2 umfasst die 2A bis 2E und veranschaulicht in schematischer Form Beispiele des Aufbringens einer dielektrischen Schicht auf einen Träger, insbesondere das Ablagern eines Materials einer dielektrischen Schicht auf dem Träger, inklusive Vergießen/Füllen (2A), Spin-Coating (2B), Spritz-/Strahlbeschichten oder elektrostatisches und/oder Zerstäubungsbeschichten (2C), Laminieren (2D) und Tauchbeschichten (2E).
  • 3 umfasst die 3A bis 3D und zeigt schematisch Querschnitt-Seitenansichtsdarstellungen zur Veranschaulichung eines beispielhaften Verfahrens zum Herstellen eines Elektronikvorrichtungsgehäuses gemäß dem ersten Aspekt, wobei eine Kupferplatte oder ein Leadframe als ein Träger verwendet wird.
  • 4 umfasst die 4A bis 4D und zeigt schematisch Querschnitt-Seitenansichtsdarstellungen zur Veranschaulichung eines beispielhaften Verfahrens zum Herstellen eines Elektronikvorrichtungsgehäuses gemäß dem ersten Aspekt, wobei ein direkt gebondetes Kupfer (DCB), oder ein isoliertes Metallsubstrat (IMS) als ein Träger verwendet wird.
  • 5 umfasst die 5A bis 5C und zeigt schematische Querschnitt-Seitenansichtsdarstellungen zur Veranschaulichung eines beispielhaften Verfahrens zum Herstellen eines Elektronikvorrichtungsgehäuses, wobei ein direkt gebondetes Kupfer (DCB) oder ein isoliertes Metallsubstrat (IMS) als ein Träger verwendet wird, und Bonddrähte zum Verbinden eines oberen Kontaktelements mit dem DCB oder IMS verwendet werden.
  • 6 zeigt eine schematische Querschnitt-Seitenansichtsdarstellung eines Elektronikvorrichtungsgehäuses, das durch das Verfahren wie in den 3A bis 3D veranschaulicht hergestellt ist, wobei der Träger nach dem Kapseln entfernt wurde.
  • 7 zeigt eine schematische Querschnitt-Seitenansichtsdarstellung eines Elektronikvorrichtungsgehäuses, das durch das Verfahren wie in den 4A bis 4D veranschaulicht hergestellt ist, wobei der Träger nach dem Kapseln entfernt wurde.
  • 8 zeigt eine schematische Querschnitt-Seitenansichtsdarstellung eines Elektronikvorrichtungsgehäuses, das durch das Verfahren wie in den 5A bis 5D veranschaulicht hergestellt ist, wobei der Träger nach dem Kapseln entfernt wurde.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Aspekte und Beispiele werden nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei gleiche Bezugszeichen im Allgemeinen verwendet werden, um durchgehend auf gleiche Elemente zu verweisen. In der folgenden Beschreibung werden zum Zweck der Erklärung zahlreiche spezifische Details dargelegt, um ein gründliches Verstehen eines oder mehrerer Aspekte der Beispiele zu bieten. Es kann jedoch für den Fachmann offensichtlich sein, dass einer oder mehrere Aspekte der Beispiele mit einem geringeren Grad der spezifischen Details umgesetzt werden können. Bei anderen Fällen werden bekannte Strukturen und Elemente in schematischer Form gezeigt, um das Beschreiben eines oder mehrerer Aspekte der Beispiele zu erleichtern. Man muss verstehen, dass andere Beispiele verwendet werden können, und dass Struktur- oder logische Änderungen vorgenommen werden können, ohne den Geltungsbereich der vorliegenden Offenbarung zu verlassen. Ferner ist zu bemerken, dass die Zeichnungen nicht maßstabgerecht oder nicht unbedingt maßstabgerecht sind.
  • In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die fester Bestandteil der Beschreibung sind, und in welchen beispielhaft spezifische Aspekte gezeigt sind, in welchen die Offenbarung praktisch umgesetzt werden kann. In diesem Zusammenhang wird Richtungsterminologie, wie zum Beispiel „oben“, „unten“, „vorn“, „hinten“, usw. unter Bezugnahme auf die Ausrichtung der beschriebenen Figur verwendet. Da die Bauteile beschriebener Vorrichtungen in einer Anzahl unterschiedlicher Ausrichtungen positioniert werden können, kann die Richtungsterminologie zur Veranschaulichung verwendet werden und ist in keiner Weise einschränkend. Man versteht, dass andere Aspekte verwendet werden können, und dass Struktur- oder logische Änderungen vorgenommen werden können, ohne den Geltungsbereich der vorliegenden Offenbarung zu verlassen. Die folgende ausführliche Beschreibung darf daher nicht als einschränkend gesehen werden, und der Geltungsbereich der vorliegenden Offenbarung ist durch die anliegenden Ansprüche definiert.
  • Zusätzlich, obwohl ein besonderes Merkmal oder ein Aspekt eines Beispiels in Zusammenhang mit nur einer von mehreren Umsetzungen offenbart werden kann, können ein solches Merkmal oder ein solcher Aspekt mit einem oder mit mehreren anderen Merkmalen oder Aspekten der anderen Umsetzungen nach Wunsch und vorteilhaft für irgendeine gegebene oder besondere Anwendung kombiniert werden. Insofern als die Begriffe „aufweisend“, „haben“, „mit“ oder andere Varianten dieser entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, sollen diese Begriffe einschließend, auf ähnliche Art wie der Begriff „umfassen“, sein. Die Begriffe „gekoppelt“ und „verbunden“ gemeinsam mit ihren Ableitungen können verwendet werden. Man muss verstehen, dass diese Begriffe verwendet werden können, um anzugeben, dass zwei Elemente zusammenwirken oder in Wechselwirkung miteinander stehen, ungeachtet ob sie nun in direktem physischen oder elektrischen Kontakt sind oder nicht miteinander in direktem Kontakt sind. Der Begriff „beispielhaft“ bedeutet nur als ein Beispiel statt am besten oder optimal. Die folgende ausführliche Beschreibung darf daher nicht als einschränkend gesehen werden, und der Geltungsbereich der vorliegenden Offenbarung ist durch die anliegenden Ansprüche definiert.
  • Die Beispiele eines Verfahrens zum Herstellen eines Elektronikvorrichtungsgehäuses, eines Elektronikvorrichtungsgehäuses und eines elektronischen Spannungswandlermoduls können diverse Typen von Halbleitervorrichtungen verwenden. Die Beispiele können Transistorvorrichtungen verwenden, die in Halbleiter-Dies oder Halbleiterchips verkörpert sind, wobei die Halbleiter-Dies oder die Halbleiterchips in einer Form eines Blocks aus Halbleitermaterial bereitgestellt werden können, wie er aus einem Halbleiterwafer hergestellt und aus dem Halbleiterwafer gesägt wird, oder in einer anderen Form, bei der weitere Prozessschritte ausgeführt wurden, wie zum Beispiel Aufbringen einer Kapselungsschicht auf dem Halbleiter-Die oder Halbleiterchip. Die Beispiele können auch horizontale oder vertikale Transistorvorrichtungen verwenden, wobei diese Strukturen in einer Form bereitgestellt werden können, in der alle Kontaktelemente der Transistorvorrichtung auf einer der Hauptseiten des Halbleiter-Dies vorgesehen sind (horizontale Transistorstrukturen), oder in einer Form, in der mindestens ein elektrisches Kontaktelement auf einer ersten Hauptseite des Halbleiter-Die eingerichtet ist und mindestens ein anderes elektrisches Kontaktelement auf einer zweiten Hauptseite, der ersten Hauptseite des Halbleiter-Die entgegengesetzt, angeordnet ist (vertikale Transistorstrukturen), wie zum Beispiel MOS-Transistorstrukturen oder IGBT(Bipolar-Transistoren mit isoliertem Gate)-Strukturen. Insofern als die Transistorchips als Leistungstransistorchips ausgelegt sind und falls zusätzlich auch Treiberchips in das Gehäuse integriert werden, können die Beispiele für ein Elektronikvorrichtungsgehäuse, die unten offenbart sind, als intelligente Leistungsmodule (Intelligent Power Modules, IPM) eingestuft werden.
  • Auf jeden Fall können die elektronischen Vorrichtungen, zum Beispiel Halbleiter-Dies oder Halbleiterchips, Kontaktelemente oder Kontaktpads auf einer oder mehreren ihrer äußeren Oberflächen umfassen, wobei die Kontaktelemente elektrisch mit der elektrischen Schaltung, zum Beispiel mit dem Transistor, des jeweiligen Halbleiter-Die verbunden sind und zum elektrischen Verbinden des Halbleiter-Die mit der Außenseite dienen. Die Kontaktelemente können jede gewünschte Form oder Gestaltung haben. Sie können zum Beispiel die Form von Kontaktflächen haben, das heißt flache Kontaktschichten auf einer äußeren Oberfläche des Halbleiter-Die. Die Kontaktelemente oder Kontaktpads können aus irgendeinem elektrisch leitenden Material hergestellt sein, zum Beispiel aus einem Metall, wie zum Beispiel Aluminium, Gold oder Kupfer, oder zum Beispiel aus einer Metalllegierung oder aus einem elektrisch leitenden organischen Material oder aus einem elektrisch leitenden Halbleitermaterial. Die Kontaktelemente können auch als Schichtstapel aus einem oder mehreren der oben erwähnten oder anderen Materialien bestehen, um zum Beispiel einen Stapel aus NiPdAu zu schaffen.
  • Die Beispiele eines Elektronikvorrichtungsgehäuses können zum Beispiel ein Kapselungsmittel oder Kapselungsmaterial umfassen, in dem Halbleitertransistorchips eingebettet sind. Das Kapselungsmaterial kann ein elektrisch isolierendes Material sein, wie zum Beispiel irgendeine Art von Formmaterial, irgendeine Art von Harzmaterial oder irgendeine Art von Epoxidmaterial, ein Bismaleimid oder ein Cyanatester. Das Kapselungsmaterial kann auch ein Polymermaterial, ein Polyimidmaterial, ein thermoplastisches Material, ein Keramikmaterial und ein Glasmaterial sein. Das Kapselungsmaterial kann auch irgendeines der oben erwähnten Materialien umfassen und weiter Füllermaterialien aufweisen, die darin eingebettet sind, zum Beispiel wärmeleitende Inkremente. Diese Füllerinkremente können aus SiO, Al2O3, ZnO, AlN, BN, MgO, Si3N4 oder Keramik oder einem metallischen Material, zum Beispiel Cu, Al, Ag, oder Mo hergestellt sein. Ferner können die Füllerinkremente auch die Form von Fasern haben und können zum Beispiel aus Kohlenstofffasern oder Nanoröhrchen hergestellt sein.
  • Insofern als Verfahren zum Herstellen eines Elektronikvorrichtungsgehäuses als eine spezifische Reihenfolge von Verfahrensschritten aufweisend beschrieben sind, sollte erwähnt werden, dass irgendeine andere geeignete Reihenfolge der Verfahrensschritte vom Fachmann verwendet werden kann. Ferner ist zu bemerken, dass irgendwelche Kommentare, Bemerkungen oder Merkmale, die in Verbindung mit einem beschriebenen Verfahren erwähnt sind, als ebenfalls eine Vorrichtung offenbarend zu verstehen sind, die aus solchen Kommentaren, Bemerkungen oder Merkmalen erhalten wird oder resultiert, auch wenn eine solche Vorrichtung nicht explizit in den Figuren beschrieben oder veranschaulicht ist. Ferner müssen irgendwelche Kommentare, Bemerkungen oder Merkmale, die in Verbindung mit einer Vorrichtung erwähnt sind, auch als einen Verfahrensschritt zum Bereitstellen oder Herstellen des jeweiligen Vorrichtungsmerkmals offenbarend verstanden werden.
  • 1 zeigt ein Flussdiagramm zum Veranschaulichen eines Verfahrens zum Herstellen eines Elektronikvorrichtungsgehäuses gemäß einem ersten Aspekt. Das Verfahren umfasst das Bereitstellen eines Trägers (s1), das Anordnen mindestens eines Halbleiterchips auf dem Träger, wobei der Halbleiterchip mindestens ein Kontaktpad auf einer Hauptseite umfasst (s2), das Aufbringen eines Kontaktelements auf dem Kontaktpad (s3), das Aufbringen einer dielektrischen Schicht auf dem Träger, dem Halbleiterchip und dem Kontaktelement (s4), und das Aufbringen eines Kapselungsmaterials auf der Halbleiterschicht (s5).
  • Gemäß einem Beispiel des Verfahrens gemäß dem ersten Aspekt wird das Material der dielektrischen Schicht derart ausgewählt, dass es bestmöglich als ein Belastungspuffer zwischen dem Halbleiterchip und der Kapselungsschicht fungiert, und dass es ferner auf bestmögliche Art als Barriere gegen Feuchtigkeit fungieren kann, die von der Umgebung eindringen kann, und auch als eine bestmögliche Art des elektrischen Isolierens des Halbleiterchips, das heißt der elektrischen Vorrichtungen, die in dem Halbleiterchip angeordnet sind, fungieren kann.
  • Gemäß einem Beispiel des Verfahrens gemäß dem ersten Aspekt, ist die dielektrische Schicht eines oder mehrere einer Polymerschicht, einer Polyimidschicht, einer Parylenschicht, einer Polybenzoxazol(PBO)-Schicht, einer Harzschicht, insbesondere einer Epoxidharzschicht, einer Silikonschicht, einer Spin-on-Glasschicht, und auch Hybridmaterialien, das heißt Verbundwerkstoffen aus einem oder mehreren der oben erwähnten Materialien, wie zum Beispiel ein Verbundwerkstoff aus Materialien, die ähnliche, unterschiedliche oder überlappende Eigenschaften darlegen, wie zum Beispiel PBO und ein Polyimid. Insbesondere könnten solche Hybridmaterialien verwendet werden, die entgegengesetzte oder konträre Eigenschaften kombinieren, wie zum Beispiel organische und anorganische Materialien. Die dielektrische Schicht kann auch eine Halbleiteroxid- oder eine Halbleiter-Nitrid- oder Halbleiter-Oxinitridschicht sein, wie zum Beispiel eine SiO-, eine SiN- oder eine SiON-Schicht.
  • Gemäß einem Beispiel des Verfahrens gemäß dem ersten Aspekt weist die dielektrische Schicht keine Füllermaterialien oder Inkremente auf, sondern ist im Wesentlichen eine homogene Schicht aus irgendeinem der oben erwähnten Materialien. Es ist jedoch ebenso möglich, dass die dielektrische Schicht Füllermaterialien oder Inkremente aufweist, wobei die Füllerinkremente derart ausgewählt werden können, dass sie besondere Funktionen erfüllen, wie zum Beispiel Ionenfangen, Flammenhemmen, Erweichen oder Plastifizieren.
  • Gemäß einem Beispiel des Verfahrens gemäß dem ersten Aspekt umfasst die dielektrische Schicht eine oder mehrere der folgenden Eigenschaften: eine dielektrische Konstante in einem Bereich von 2 bis 5, eine dielektrische Stärke oder Durchschlagfestigkeit in einem Bereich von 100 V/µm bis 500 V/µm, einen Verlustfaktor in einem Bereich von 0,005 bis 0,03, und ein Elastizitätsmodul in einem Bereich von 0,1 bis 5,0 GPa, wobei der Verlustfaktor ein Maß der dielektrischen Verluste in einem elektrisch isolierenden Material ist, wenn es in einem Wechselfeld verwendet wird.
  • Gemäß einem Beispiel des Verfahrens des ersten Aspekts umfasst das Aufbringen der dielektrischen Schicht das Ablagern der dielektrischen Schicht, wobei das Ablagern der dielektrischen Schicht eines oder mehrere von Spin-Coating, Sprüh-Beschichten, Strahl-Beschichten, elektrostatisches Beschichten, Zerstäubungsbeschichten, Wave-Coating, Vergießen, Füllen, Laminieren, insbesondere Vakuumlaminieren, Tauchbeschichten, Physical Vapor Deposition (PVD), Chemical Vapor Deposition (CVD), und Drucken umfasst.
  • Gemäß einem Beispiel des Verfahrens gemäß dem ersten Aspekt umfasst das Aufbringen der dielektrischen Schicht ferner das Erhitzen oder Aushärten der aufgebrachten dielektrischen Schicht. Gemäß einem weiteren Beispiel davon liegt eine Erhitzungstemperatur in einem Bereich bis zu 500°C, insbesondere von 80°C bis 400°C, insbesondere von 150°C bis 280°C, und die Erhitzungszeit liegt in einem Bereich bis zu 5 Stunden, insbesondere von 0,5 bis 3 Stunden, insbesondere 1 Stunde bis 2 Stunden. Gemäß einem weiteren Beispiel davon kann vor dem Ausführen des Erhitzens ein Vorerhitzen oder Vorbacken ausgeführt werden, zum Beispiel bei einer Vorerhitzungstemperatur in einem Bereich von 80°C bis 140°C, insbesondere von 100°C bis 120°C, und eine Erhitzungszeit kann in einem Bereich von bis zu 20 Minuten liegen. Der Vorerhitzungsschritt kann sich für das Entfeuchten der abgelagerten dielektrischen Schicht und das Verdampfen des Lösemittels als vorteilhaft erweisen.
  • Gemäß einem beispielhaften Verfahren gemäß dem ersten Aspekt umfasst das Aufbringen der dielektrischen Schicht das Aufbringen eines Stapels aus zwei oder mehr dielektrischen Schichten aus einem oder mehreren unterschiedlichen Materialien oder mit unterschiedlichen Eigenschaften. Die Materialien der zwei oder mehreren dielektrischen Schichten sind folglich unterschiedlich, oder die Materialien der zwei oder mehr dielektrischen Schichten sind ähnlich oder gleich, aber ihre Eigenschaften sind unterschiedlich. Falls die Materialien voneinander unterschiedlich sind, sind im Allgemeinen auch ihre Eigenschaften voneinander unterschiedlich. Falls die Materialien ähnlich oder gleich sind, können ihre Eigenschaften unterschiedlich sein. In dem Fall von Polyimidschichten oder anderen Arten von Polymerschichten können sie zum Beispiel auf eine unterschiedliche Art nach dem Ablagern behandelt werden, so dass der Grad des Bildens eines Netzwerks der Polymere oder Atome, insbesondere die Polymerisation oder das Vernetzen der Moleküle, in dem Fall einer Polyimidschicht die Imidisierung der Polyimidschicht voneinander unterschiedlich sein kann. Gemäß einem Beispiel dafür kann das Verfahren ferner das Ablagern einer ersten dielektrischen Schicht und das Behandeln der abgelagerten ersten dielektrischen Schicht mit einem ersten Satz von Bedingungen, und das Ablagern einer zweiten dielektrischen Schicht und das Behandeln der abgelagerten zweiten dielektrischen Schicht mit einem zweiten Satz von Bedingungen umfassen, wobei der erste Satz von Bedingungen von dem zweiten Satz von Bedingungen unterschiedlich ist. Als ein weiteres Beispiel umfasst der erste Satz von Bedingungen eine erste Erhitzungstemperatur und eine erste Erhitzungszeit, und der zweite Satz von Bedingungen umfasst eine zweite Erhitzungstemperatur und eine zweite Erhitzungszeit. Falls zum Beispiel die erste dielektrische Schicht aus einer ersten Polyimidschicht besteht und die erste Erhitzungstemperatur in einem Bereich zwischen 300°C und 350°C liegt, ist das Resultat eine Polyimidschicht mit einem Imidisierungsgrad gleich oder nahe 100%. Falls dann zum Beispiel die zweite dielektrische Schicht ebenfalls aus einer Polyimidschicht besteht, und die zweite Erhitzungstemperatur in einem Bereich zwischen 200°C und 250°C liegt, ist das Resultat eine zweite Polyimidschicht, die einen Imidisierungsgrad hat, der signifikant niedriger ist als 100%, das heißt 95% oder sogar weniger. Es ist auch möglich, dieselbe Erhitzungstemperatur für die zwei unterschiedlichen Schichten, aber unterschiedliche Erhitzungszeiten auszuwählen. Außerdem können die beschriebene Variante des Ablagerns von zwei oder mehr dielektrischen Schichten und ihr Behandeln mit unterschiedlichen Bedingungen auch an die anderen Materialien, die oben erwähnt sind, für den Gebrauch als dielektrische Schicht angewandt werden. Gemäß einem spezifischen Beispiel kann eine erste untere Schicht eine Silikonschicht sein, und eine zweite obere Schicht kann eine Polyimidschicht sein.
  • Gemäß einem Beispiel des Verfahrens gemäß dem ersten Aspekt umfasst das Aufbringen des Kapselungsmaterials das Aufbringen eines Hostmaterials, das eines oder mehrere von einem Harz, insbesondere einem Epoxidharz, einem Epoxysilikon, einem Epoxypolyimid, einem Bismaleimid, einem Cyanatester, und einem Thermoplastmaterial umfasst. Gemäß einem Beispiel dafür umfasst das Hostmaterial Füllerinkremente, die in ihm eingebettet sind, wobei die Füllerinkremente aus SiO, Al2O3, MgO, AlN, Si3N4, BN oder einem anderen Keramikmaterial hergestellt sein können. Die Füllerinkremente können auch derart ausgewählt werden, dass sie bestimmte Funktionen erfüllen, wie zum Beispiel Ionenfangen, Flammenhemmen, Erweichen oder Plastifizieren oder Stress- oder Spannungsabbau.
  • Gemäß einem Beispiel des Verfahrens des ersten Aspekts umfasst das Aufbringen des Kapselungsmaterials eines oder mehrere von Transfer-Molding, Formpressen, Vakuumguss, und Laminieren.
  • Gemäß einem Beispiel des Verfahrens des ersten Aspekts wird das Kapselungsmaterial mit einer Dicke in einem Bereich von 0,1 mm bis 10 mm, insbesondere von 1 mm bis 5 mm aufgebracht. Zu bemerken ist in diesem Zusammenhang, dass das Kapselungsmaterial in den meisten Fällen auf eine Oberfläche aufgebracht wird, die nicht flach sondern stattdessen eine mehr oder minder komplexe dreidimensionale Struktur ist, so dass sich die oben stehenden Werte auf eine Dicke des Kapselungsmaterials oberhalb irgendeiner Stelle dieser dreidimensionalen Struktur beziehen können.
  • Gemäß einem Beispiel des Verfahrens des ersten Aspekts kann nach dem Auftragen der dielektrischen Schicht, das heißt nach dem Ablagern und Aushärten der dielektrischen Schicht eine Nachbehandlung ausgeführt werden, um die Oberflächenreinheit zu erhöhen und daher die Haftungseigenschaften der dielektrischen Schicht in Bezug auf die später aufzubringende Kapselungsschicht zu erhöhen. Die Nachbehandlung kann zum Beispiel eine Plasmabehandlung oder Plasmaaktivierung zum Erhöhen der Haftungsbedingungen für die Kapselungsschicht umfassen. Die Nachbehandlung kann stattdessen oder zusätzlich das Ablagern einer speziellen die Haftung fördernden Schicht umfassen, die zum Beispiel eine Silanschicht oder eine Zink-Chromoxidschicht sein kann.
  • Gemäß einem Beispiel des Verfahrens des ersten Aspekts kann die dielektrische Schicht derart strukturiert sein, dass sie Öffnungen oder durchgehende Bohrungen mit irgendwelchen gewünschten seitlichen Maßen und Anzahlen enthält. Falls die dielektrische Schicht als ein Ganzes abgelagert wird, zum Beispiel in der Form einer Laminatschicht, kann die Strukturierung ausgeführt werden, bevor die Laminatschicht abgelagert wird oder nachdem die Laminatschicht abgelagert wurde. Falls die dielektrische Schicht in einer sequenziellen Art mit irgendeinem der oben beschriebenen Verfahren abgelagert wird, kann die Strukturierung während des Ablagerns der dielektrischen Schicht zum Beispiel durch Verwenden einer Maske, die Öffnungen hat, ausgeführt werden, oder sie kann nach dem Ablagern der dielektrischen Schicht auf dem gesamten Bereich ausgeführt werden, und als ein weiteres Beispiel davon kann sie entweder vor oder nach dem Aushärten ausgeführt werden. Die Strukturierung kann dann zum Beispiel durch Laserabtrag oder Laser Direct Imaging oder durch fotolithografische oder Lift-Off-Techniken ausgeführt werden.
  • Gemäß einem Beispiel des Verfahrens des ersten Aspekts umfassen die Halbleiterchips jeweils einen Transistor, der einen Gate-Kontakt, einen Emitter-Kontakt und einen Kollektor-Kontakt umfasst, und die Transistoren sind jeweils konfiguriert, um mit einer Emitter-Kollektor-Spannung oberhalb von 1200 V zu arbeiten. Die vorliegende Offenbarung ist jedoch nicht auf diesen Spannungsbereich begrenzt, und ist auch in der Spannungsklasse unterhalb von 1200 V anwendbar, oder zum Beispiel in dem Automobil-, Luft- und Raumfahrt- oder medizinischen Bereich, oder im Allgemeinen in technologischen Bereichen, in welchen Zuverlässigkeit ein wichtiger Faktor oder sogar der wichtigste Faktor ist.
  • Gemäß einem Beispiel des Verfahrens des ersten Aspekts kann der Träger ein Hilfsträger oder ein temporärer oder zeitweiliger Träger sein, der nach dem Aufbringen des Kapselungsmaterials entfernt wird, so dass der Träger nicht Teil des hergestellten Elektronikvorrichtungsgehäuses ist.
  • Gemäß einem Beispiel des Verfahrens des erstens Aspekts wird der Träger nicht entfernt und ist Teil des hergestellten Elektronikvorrichtungsgehäuses, wobei der Träger in diesem Fall als ein Chipträger fungiert. Der Chipträger kann ein leitender Träger sein, wie zum Beispiel ein Metallträger, eine Kupferplatte, eine Molybdänplatte oder ein Leadframe oder ein Direct Copper Bond (DCB) oder ein isoliertes Metallsubstrat (Insulated Metal Substrate, IMS). Es sollte jedoch erwähnt werden, dass in diesem Fall auch ein zusätzlicher Hilfsträger oder temporärer oder zeitweiliger Träger, auf dem der Chipträger angeordnet ist, verwendet werden kann. Das bietet die Möglichkeit, unterschiedliche Arten von Chipträgern auf dem Hilfs- oder zeitweiligen Träger aufzubringen. Später können die Chips oder Chipmodule auf 5 Seiten gekapselt werden, das heißt auf ihren 4 Seiten und auf ihrer oberen Hauptseite.
  • 2 umfasst die 2A bis 2E und zeigt auf schematische Art unterschiedliche Verfahren zum Ablagern der dielektrischen Schicht. In den 2A bis 2D ist ein Elektronikvorrichtungsmodul 10 gezeigt, das einen Träger 11 und eine Mehrzahl von Halbleiterchips 12, die auf dem Träger 11 angeordnet sind, umfasst. Außerdem sind elektrische Kontaktelemente (nicht gezeigt) auf den Halbleiterchips 12 angeordnet. 2A zeigt einen Vorgang des Vergießens oder Füllens eines flüssigen dielektrischen Materials 13 auf das Elektronikvorrichtungsmodul 10. Ein Verteiler 14 ist oberhalb des Elektronikvorrichtungsmoduls 10 angeordnet und gibt das flüssige Material 13 auf die obere Hauptoberfläche des Elektronikvorrichtungsmoduls 10 ab, wo das flüssige Material 13 über die gesamte obere Oberfläche verteilt wird. 2B zeigt einen Spin-Coating-Prozess, bei dem im Wesentlichen zusätzlich zu dem Prozess der 2A das Elektronikvorrichtungsmodul 10 um eine vertikale Achse gedreht wird, wie von dem Pfeil gezeigt, um das flüssige Material 13 optimal auf der oberen Oberfläche des Elektronikvorrichtungsmoduls 10 zu verteilen. 2C zeigt einen Sprüh- oder Strahl-Beschichtungsprozess der Flüssigkeit oder des teilweise getrockneten Materials 13 durch Verwenden eines Verteilers 24, der fähig ist, das flüssige Material 13 in der Form eines Spraystrahls abzugeben, der sich über einen Raumwinkel erstreckt, um einen bestimmten Bereich der oberen Oberfläche des Elektronikvorrichtungsmoduls 10 abzudecken. Zusätzlich kann entweder der Verteiler 24 oder das Elektronikvorrichtungsmodul 10 seitlich wie durch die Pfeile angegeben bewegt werden. 2D zeigt ein Verfahren zum Laminieren der dielektrischen Schicht auf das Elektronikvorrichtungsmodul 10. Bei diesem Verfahren wird eine vorgefertigte dielektrische Laminatfolie 23 auf der oberen Oberfläche des Elektronikvorrichtungsmoduls 10 durch Verwenden eines Klebemittels abgelagert. 2E zeigt einen Prozess des Eintauchens des Elektronikvorrichtungsmoduls 10 in einen Behälter, der eine Flüssigkeit 33 des dielektrischen Materials, das aufgebracht werden soll, enthält. Das dielektrische Material haftet auf der oberen Oberfläche des Elektronikvorrichtungsmoduls 10 nach seinem Eintauchen in das Bad der Flüssigkeit 33.
  • Zu erwähnen ist, dass in der Darstellung der 2 das Bezugszeichen 12 auch auf Halbleitermodule verweisen kann, die jeweils eine Mehrzahl von Halbleiterchips aufweisen, und das Bezugszeichen 10 kann auf eine Chipträgerplatte verweisen, auf der eine Mehrzahl solcher Halbleitermodule 12 abgelagert ist. An dem Ende des Herstellungsprozesses oder nach dem Kapseln der Chipträgerplatte, erhält man eine Kapselungsplatte, und die Kapselungsplatte kann vereinzelt werden, um eine Mehrzahl einzelner Halbleitermodule 12 zu erhalten. Es ist auch möglich, die Chipträgerplatte nicht zu kapseln, sondern die Chipträgerplatte nach dem Ablagern der dielektrischen Schicht zu vereinzeln und danach die einzelnen Halbleitermodule zu kapseln. Das kann ausgeführt werden, indem die einzelnen Halbleitermodule auf einem zeitweiligen Träger platziert werden und dann ein Kapselungsmaterial auf den zeitweiligen Träger und die Halbleitermodule aufgebracht wird, wodurch eine Kapselungsplatte erhalten wird. Danach kann die Kapselungsplatte in eine Mehrzahl gekapselter Halbleitermodule vereinzelt werden.
  • Ferner sind in der Darstellung der 2 die Halbleiterchips 12 nicht notwendigerweise identisch und nicht notwendigerweise Transistorchips. Sie können zum Beispiel auch Sensorchips oder Logikchips sein, so dass ein intelligentes Leistungsmodul (IPM) wie oben erwähnt geschaffen wird.
  • In Abhängigkeit von dem Material der dielektrischen Schicht können auch andere Verfahren zum Ablagern angewandt werden, wie zum Beispiel Vakuumlaminieren oder Drucken. Wenn zum Beispiel Parylen das Material der dielektrischen Schicht ist, kann Physical Vapor Deposition (PVD) oder elektrostatisches und/oder Zerstäubungsbeschichten oder Ionenzerstäuben zum Ablagern der Parylenschicht verwendet werden. Das dielektrische Material kann auch in der Form eines Granulats, insbesondere eines Plastikgranulats, abgelagert werden. In anderen Fällen kann auch Chemical Vapor Deposition (CVD) als Aufbringverfahren verwendet werden.
  • Wie oben bereits beschrieben, kann die dielektrische Schicht nach dem Ablagern bei einer Temperatur in einem Bereich von 200°C bis 400°C zum Beispiel in einem Kammerofen während einer Härtezeit in einem Bereich von 1 Stunde bis 4 Stunden ausgehärtet werden. Die Aushärtungsatmosphäre kann Stickstoff (N2) mit niedrigem Vakuum und/oder höherem Vakuum von 500 mbar oder sogar darunter oder darüber sein. Dieser Prozessschritt erzeugt und garantiert die endgültigen Materialeigenschaften durch Imidisierung, Polymerisation, x-Vernetzen oder Kreuzvernetzen von Polymermolekülen oder Atomen oder im Allgemeinen irgendeine Art chemischer Reaktion. Vor diesem Aushärtungsprozess kann die dielektrische Schicht vorgebacken werden, und eine Oberflächenbehandlung, wie zum Beispiel Plasmaaktivierung, eine nasschemische Behandlung oder das Auftragen eines Haftvermittlers kann ausgeführt werden, bevor das Kapselungsmaterial aufgebracht wird. Das Vorbacken stellt Lösemittelverdampfen und die Feuchtigkeitsentgasung sicher, und die Plasmaaktivierung stellt ausreichendes Haften zwischen der dielektrischen Schicht und dem Kapselungsmaterial sicher.
  • 3 umfasst die 3A bis 3D und zeigt schematische Querschnitt-Seitenansichtsdarstellungen zum Veranschaulichen eines beispielhaften Verfahrens des ersten Aspekts. Gemäß 3A wird ein Chipträger 30 bereitgestellt, der bei diesem Beispiel aus einem Leadframe oder einer Kupferplatte bestehen kann. Der Chipträger 30 kann auch auf einen Hilfs- oder zeitweiligen Träger aufgebracht werden, der in der Figur zur Klarheit nicht gezeigt ist. Es ist möglich, unterschiedliche Arten von Chipträgern 30 auf dem Hilfsträger anzuordnen, zum Beispiel in dem Fall, in dem eine Platte, die eine Mehrzahl von Halbleitermodulen umfasst, auf dem Hilfsträger hergestellt werden soll. Der Hilfsträger kann später in dem Fertigungsprozess entfernt werden. Auf dem Hilfsträger 30 wird eine Mehrzahl von Halbleiterchips 32 unter Verwenden einer Zwischenlöt- oder Haftschicht 31 angeordnet. Die Chips 32 können elektrische Kontaktpads 32A auf ihrer oberen Oberfläche haben, und zum Beispiel im Fall von vertikalen Transistoren auch auf ihrer unteren Oberfläche. Auf der oberen Oberfläche der Chips 32 wird ein Kontaktelement 33 auf ein Kontaktpad 32A aufgebracht. Die Kontaktelemente 33 können die Form von Beabstandungselementen haben und können aus Kupfer entweder galvanisch plattiert oder als ein Ganzes in der Form von Kupferplatten aufgebracht hergestellt werden. Das Kontaktpad 32A kann zum Beispiel ein Emitter-Kontaktpad eines bipolaren isolierten Gate-Transistors (IGBT) sein. Ein Gate-Kontaktelement des IGBT kann auch auf der oberen Oberfläche der Halbleiterchips 32 (nicht gezeigt) bereitgestellt sein, und eine Gate-Kontaktschicht kann aufgebracht werden, die Verbindungen zu allen Gate-Kontaktpads des Halbleiterchips 32 bereitstellt.
  • Gemäß 3B wird eine dielektrische Schicht 34 auf den oberen Oberflächen des Zwischenprodukts, wie in 3A gezeigt, das heißt auf den oberen Oberflächen der Kontaktelemente 33, des Halbleiters 32, der Lötmittelschicht 31 und des Trägers 30 anhand irgendeiner der oben beschriebenen Ablagerungsmethoden aufgebracht.
  • Gemäß 3C wird nach dem Aushärten der dielektrischen Schicht 34 eine Kapselungsschicht oder ein Kapselungsmaterial 35 auf dem Zwischenprodukt, wie in 3B gezeigt, aufgebracht. Das Kapselungsmaterial 35 kann zum Beispiel durch Transfer-Molding, Formpressen, Vakuumguss oder Laminieren aufgebracht werden.
  • Gemäß 3D wird die Kapselungsschicht 35 teilweise von oben zum Beispiel durch Schleifen entfernt, um die Kontaktelemente 33 freizulegen, so dass sie mit weiteren äußeren elektrischen Steckverbindern verbunden werden können. Wie bei dem nächsten Beispiel sichtbar wird, ist Schleifen nicht wesentlich, und andere Maßnahmen können ebenfalls getroffen werden, um die Kontaktelemente 33 mit weiteren äußeren elektrischen Steckverbindern zu verbinden.
  • 4 umfasst die 4A bis 4D und zeigt schematische Querschnitt-Seitenansichtsdarstellungen zum Veranschaulichen eines beispielhaften Verfahrens zum Herstellen eines Elektronikvorrichtungsgehäuses gemäß dem ersten Aspekt. Gemäß 4A wird ein Träger 40 zum Beispiel in der Form von Direct Bonded Copper (DCB) 40 bereitgestellt. Der DCB 40 umfasst ein Substrat 40A, das eine isolierende, dielektrische oder keramische Schicht oder Platte aufweist, und eine erste metallische Schicht 40B auf einer unteren Oberfläche des Substrats 40A und eine zweite metallische Schicht 40C auf einer oberen Oberfläche des Substrats 40A. Gemäß einem Beispiel kann der Träger 40 eines oder mehrere eines Direct Copper Bonded(DCB)-Substrats, eines Direct Aluminum Bonded(DAB)-Substrats, eines aktiven Metalllötsubstrats aufweisen, wobei das Substrat eine Keramikschicht umfassen kann, insbesondere ein oder mehrere von AlN, Al2O3 oder eine dielektrische Schicht, insbesondere Si3N4. Der Träger 40 kann auch auf ein isoliertes Metallsubstrat (IMS) verweisen, bei dem ähnlich wie bei einem DCB eine isolierende Zwischenschicht zwischen zwei metallischen Schichten eingeschlossen wird, wobei die isolierende Zwischenschicht ein Verbundmaterial aus einem Hostmaterial, insbesondere mit Füllerinkrementen umfasst, wie zum Beispiel BN-Inkremente oder irgendwelche anderen Inkremente, wie oben in Verbindung mit dem Kapselungsmaterial erwähnt.
  • Das Hostmaterial kann irgendeines der Materialien sein, die innerhalb der vorliegenden Offenbarung in Verbindung mit dem Kapselungsmaterial erwähnt sind. DCB und IMS erlauben elektrische Isolierung zu einer Wärmesenke und gleichzeitig guten Wärmetransfer zu der Wärmesenke, sowie auch elektrische Isolierung zwischen den Halbleiterchips, die auf DCB oder IMS aufgebracht werden.
  • Halbleiterchips 42 werden auf einer oberen Oberfläche des Trägers 40 durch Verwenden einer Zwischenlöt- oder Klebeschicht 41 gleich wie in Verbindung mit 3A beschrieben abgelagert. Ferner werden elektrische Kontaktelemente 43 an Kontaktpads 42A der Halbleiterchips 42 befestigt, was auch dem Anordnen von Kontaktelementen, die oben in Verbindung mit 3A beschrieben wurden, entspricht.
  • Gemäß 4B wird eine dielektrische Schicht 44 auf dem Zwischenprodukt der 4A auf dieselbe Art wie oben in Verbindung mit 3B beschrieben abgelagert.
  • Gemäß 4C wird eine Kapselungsschicht oder ein Kapselungsmaterial 45 auf dem Zwischenprodukt der 4B auf dieselbe Art wie oben in Verbindung mit 3C beschrieben aufgebracht.
  • Gemäß 4D werden Öffnungen 45A in einer oberen Oberfläche des Kapselungsmaterials 45 ausgebildet, wobei sich die Öffnungen 45A von der oberen Oberfläche hinunter zu den elektrischen Kontaktelementen 43 erstrecken, um das Verbinden der Kontaktelemente 43 mit weiteren äußeren elektrischen Steckverbindern bei einem späteren Schritt zu erlauben. Das Bilden der Öffnungen 45A kann durch Laserbohren ausgeführt werden, das fähig ist, nicht nur das Material des Kapselungsmaterials 45, sondern auch das Material der dielektrischen Schicht 44 zu entfernen oder abzutragen.
  • 5 umfasst die 5A bis 5D und zeigt schematische Querschnitt-Seitenansichtsdarstellungen zum Veranschaulichen eines beispielhaften Verfahrens zum Herstellen eines Elektronikvorrichtungsgehäuses gemäß dem ersten Aspekt. Gemäß 5A kann ein Träger 50 bereitgestellt werden, der ähnlich oder gleich sein kann wie der Träger 40 der 4, und kann daher die Form eines DCB haben. Der Träger 50 kann jedoch auch ähnlich oder gleich sein wie der Träger 30 der 3. Ein Halbleiterchip 52 wird auf einer oberen Oberfläche des Trägers 50 durch Verwenden einer Zwischenlöt- oder Klebeschicht 51 gleich wie oben in Verbindung mit 3A oder 4A beschrieben aufgebracht. An Stelle von nur einem Halbleiterchip 52 kann auch eine Mehrzahl von Halbleiterchips 52 auf der oberen Oberfläche des Trägers 50 aufgebracht werden. Ein elektrisches Kontaktelement 53 wird auf ein Kontaktpad 52A des Halbleiterchips 52 auf dieselbe Art wie oben in Verbindung mit den 3A und 4A beschrieben aufgebracht. Ein Bonddraht 54 wird dann zwischen dem Kontaktelement 53 und einer oberen Oberfläche eines Bereichs des Trägers 50 verbunden. Ein anderer Bonddraht 54 kann zwischen einem anderen Kontaktelement 53 und einer oberen Oberfläche eines anderen Bereichs des Trägers 50 verbunden werden. Zu bemerken ist, dass an Stelle eines Bonddrahts 54 auch ein Clip als eine elektrische Verbindung zwischen dem Kontaktelement 53 und einer oberen Oberfläche eines Bereichs des Trägers 50 aufgebracht werden könnte.
  • Gemäß 5B wird dann eine dielektrische Schicht 55 auf einer oberen Oberfläche des Zwischenprodukts der 5A auf dieselbe Art wie oben in Verbindung mit den 3B und 4B beschrieben abgelagert. Die dielektrische Schicht 55 wird daher auch auf die oberen Oberflächen der Bonddrähte 54 aufgebracht.
  • Gemäß 5C wird eine Kapselungsschicht 56 auf dem Zwischenprodukt der 5B auf dieselbe Art wie oben in Verbindung mit den 3C und 4C beschrieben aufgebracht.
  • Die vorliegende Offenbarung betrifft auch ein Elektronikvorrichtungsgehäuse gemäß einem zweiten Aspekt. Das Elektronikvorrichtungsgehäuse gemäß dem zweiten Aspekt umfasst einen Träger, mindestens einen Halbleiterchip, der auf dem Träger angeordnet ist, wobei der Halbleiterchip mindestens ein Kontaktpad auf seiner Hauptseite, von dem Träger entfernt, umfasst, ein Kontaktelement, das auf dem Kontaktpad angeordnet ist, eine dielektrische Schicht, die auf oder über dem Träger, dem Halbleiterchip und dem Kontaktelement angeordnet ist, und eine Kapselungsschicht, die auf der dielektrischen Schicht angeordnet ist.
  • Weitere Beispiele des Elektronikvorrichtungsgehäuses gemäß dem zweiten Aspekt können durch Eingliedern von Beispielen oder Merkmalen, die oben in Verbindung mit dem Verfahren gemäß dem ersten Aspekt beschrieben wurden, gebildet werden.
  • Das Elektronikvorrichtungsgehäuse gemäß dem zweiten Aspekt kann zum Beispiel eine Form wie die in den 3D, 4D oder 5C gezeigte haben, die jeweils einen Träger 30, 40 oder 50, mindestens einen Halbleiterchip 32, 42 oder 52, der ein Kontaktpad 32A, 42A oder 52A hat, ein Kontaktelement 33, 43 oder 53, eine dielektrische Schicht 34, 44 oder 55 und eine Kapselungsschicht 35, 45 oder 56 umfasst.
  • Das Elektronikvorrichtungsgehäuse gemäß dem zweiten Aspekt kann auch eine Form wie die in 6, 7 oder 8 gezeigte haben, die auf den Fall verweisen, bei dem die jeweiligen Träger 30, 40 oder 50, wie in den 3D, 4D und 5C gezeigt, nur als Hilfsträger verwendet wurden, die nach dem Kapseln entfernt wurden. 6 entspricht 3D, 7 entspricht 4D und 8 entspricht 5C, wobei alle Bezugszeichen übernommen wurden und dieselbe Bedeutung wie oben haben.
  • Die vorliegende Offenbarung betrifft auch ein elektronisches Spannungswandlermodul gemäß einem dritten Aspekt. Das elektronische Spannungswandlermodul gemäß dem dritten Aspekt umfasst ein Elektronikvorrichtungsgehäuse gemäß dem zweiten Aspekt, wobei die Halbleiterchips Halbleitertransistorchips sind, die elektrisch zusammengeschaltet sind, um eines oder mehrere einer Motorantriebsschaltung, einer Halbbrückenschaltung, einer AC/AC-Wandlerschaltung, einer DC/AC-Wandlerschaltung, einer DC/DC-Wandlerschaltung, und einer Abwärtsreglerschaltung zu bilden.
  • Weitere Beispiele des elektronischen Spannungswandlermoduls gemäß dem dritten Aspekt können durch Eingliedern von Beispielen oder Merkmalen, die oben in Verbindung mit dem Verfahren gemäß dem ersten Aspekt oder dem Elektronikvorrichtungsgehäuse gemäß dem zweiten Aspekt beschrieben wurden, gebildet werden.
  • Obwohl die Erfindung unter Bezugnahme auf eine oder mehrere Umsetzungen veranschaulicht und beschrieben wurde, können Abänderungen und/oder Änderungen an den veranschaulichten Beispielen ausgeführt werden, ohne vom Sinn und Geltungsbereich der anliegenden Ansprüche abzuweichen. Insbesondere was die diversen Funktionen betrifft, die von den oben beschriebenen Bauteilen oder Strukturen (Baugruppen, Vorrichtungen, Schaltungen, Systeme usw.) ausgeführt werden, bezwecken die Begriffe (inklusive ein Verweis auf ein „Mittel“), die verwendet werden, um solche Bauteile zu beschreiben, sofern nichts anderes angegeben ist, irgendeinem Bauteil oder einer Struktur zu entsprechen, die die spezifizierte Funktion des beschriebenen Bauteils ausführen (die zum Beispiel funktional gleichwertig ist), obwohl sie strukturmäßig nicht mit der offenbarten Struktur, die die Funktion in den hier veranschaulichen beispielhaften Umsetzungen der Erfindungen ausführt, gleich ist.

Claims (23)

  1. Verfahren zum Herstellen eines Elektronikvorrichtungsgehäuses, das Folgendes umfasst: Bereitstellen eines Trägers; Ablagern mindestens eines Halbleiterchips auf dem Träger, wobei der Halbleiterchip mindestens ein Kontaktpad auf einer Hauptseite umfasst; Aufbringen eines Kontaktelements auf dem Kontaktpad; Aufbringen einer dielektrischen Schicht auf dem Träger, dem Halbleiterchip und dem Kontaktelement; und Aufbringen eines Kapselungsmaterials auf der dielektrischen Schicht.
  2. Verfahren nach Anspruch 1, wobei die dielektrische Schicht eines oder mehrere einer Polymerschicht, einer Polyimidschicht, einer Parylenschicht, einer Polybenzoxazolschicht, eine Harzschicht, insbesondere einer Epoxidharzschicht, einer Silikonschicht, einer Spin-On-Glasschicht ist, einer Schicht, die Hybridmaterialien oder Verbundwerkstoffe aus einem oder mehreren der oben erwähnten Materialien umfasst, einer Halbleiteroxidschicht, einer Halbleiter-Nitridschicht oder eine Halbleiter-Oxinitridschicht ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die dielektrische Schicht eine oder mehrere der folgenden Eigenschaften umfasst: eine dielektrische Konstante in einem Bereich von 2 bis 5, insbesondere von 3 bis 4, eine dielektrische Stärke oder Durchschlagsfestigkeit in einem Bereich von 100 V/µm bis 500 V/µm, insbesondere von 350 V/µ bis 450 V/µm, einen Verlustfaktor in einem Bereich von 0,005 bis 0,03, insbesondere von 0,007 bis 0,013, und ein Elastizitätsmodul in einem Bereich von 0,1 bis 5,0 GPa, insbesondere von 2,5 bis 4,0 GPa.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: das Aufbringen der dielektrischen Schicht wird derart ausgeführt, dass die dielektrische Schicht eine Dicke in einem Bereich von 2 µm bis 100 µm, insbesondere von 10 µm bis 30 µm umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: das Aufbringen der dielektrischen Schicht umfasst das Ablagern der dielektrischen Schicht, wobei das Ablagern der dielektrischen Schicht eines oder mehrere von Spin-Coating, Sprüh-Beschichten, Strahl-Beschichten, elektrostatisches Beschichten, Zerstäubungsbeschichten oder Ionenzerstäuben, Wave-Coating, Vergießen, Füllen, Laminieren, insbesondere Vakuumlaminieren, Tauchbeschichten, Physical Vapor Deposition (PVD), Chemical Vapor Deposition (CVD) oder Drucken umfasst.
  6. Verfahren nach Anspruch 5, das ferner Folgendes umfasst: das Aufbringen der dielektrischen Schicht umfasst ferner das Erhitzen oder Aushärten der abgelagerten dielektrischen Schicht, insbesondere durch Anwenden einer Erhitzungstemperatur in einem Bereich bis zu 500°C, insbesondere von 80°C bis 400°C, insbesondere von 150°C bis 280°C, und eine Erhitzungszeit in einem Bereich bis zu 5 Stunden, insbesondere von 0,5 bis 3 Stunden, insbesondere 1 Stunde bis 2 Stunden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aufbringen der dielektrischen Schicht das Aufbringen eines Stapels aus zwei oder mehr dielektrischen Schichten aus einem oder mehreren unterschiedlichen Materialien oder mit unterschiedlichen Eigenschaften umfasst.
  8. Verfahren nach den Ansprüchen 6 und 7, das ferner Folgendes umfasst: Ablagern einer ersten dielektrischen Schicht und Behandeln der abgelagerten ersten dielektrischen Schicht mit einem ersten Satz von Bedingungen, und Ablagern einer zweiten dielektrischen Schicht und Behandeln der abgelagerten zweiten dielektrischen Schicht mit einem zweiten Satz von Bedingungen, wobei der erste Satz von Bedingungen von dem zweiten Satz von Bedingungen unterschiedlich ist.
  9. Verfahren nach Anspruch 8, wobei der erste Satz von Bedingungen eine erste Erhitzungstemperatur und eine erste Erhitzungszeit, und der zweite Satz von Bedingungen eine zweite Erhitzungstemperatur und eine zweite Erhitzungszeit umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: das Aufbringen des Kapselungsmaterials umfasst das Aufbringen eines Hostmaterials, das eines oder mehrere eines Harzes, insbesondere eines Epoxidharzes, eines Epoxysilikons, eines Epoxypolyimids, eines Bismaleimids, eines Cyanatesters, und eines Thermoplastmaterials umfasst.
  11. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: das Aufbringen des Kapselungsmaterials umfasst das Aufbringen eines Hostmaterials, wobei das Hostmaterial Füllerinkremente, die in ihm eingelassen sind, umfasst, wobei die Füllerinkremente aus SiO, Al2O3, ZnO, MgO, AlN, Si3N4, BN, einem Keramikmaterial oder einem metallischen Material, insbesondere Cu, Al, Ag oder Mo hergestellt sind.
  12. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: Aufbringen des Kapselungsmaterials durch Transfer-Molding, Formpressen, Vakuumguss oder Laminieren.
  13. Elektronikvorrichtungsgehäuse, das Folgendes umfasst: mindestens einen Halbleiterchip, der mindestens ein Kontaktpad auf einer Hauptseite umfasst; ein Kontaktelement, das auf dem Kontaktpad angeordnet ist; eine dielektrische Schicht, die auf dem Halbleiterchip und dem Kontaktelement angeordnet ist; und ein Kapselungsmaterial, das auf der dielektrischen Schicht angeordnet ist.
  14. Elektronikvorrichtungsgehäuse nach Anspruch 13, das ferner Folgendes umfasst einen Träger, wobei der mindestens eine Halbleiterchip auf dem Träger angeordnet ist.
  15. Elektronikvorrichtungsgehäuse nach Anspruch 14, wobei der Träger ein leitender Träger, ein Direct Copper Bond (DCB) oder ein isoliertes Metallsubstrat (IMS) oder ein Hilfs- oder zeitweiliger Träger ist.
  16. Elektronikvorrichtungsgehäuse nach einem der Ansprüche 13 bis 15, wobei die dielektrische Schicht eines oder mehrere einer Polyimidschicht, einer Parylenschicht, einer Polybenzoxazolschicht, einer Harzschicht, insbesondere einer Epoxidharzschicht, einer Silikonschicht, einer Spin-On-Glasschicht ist, einer Schicht, die Hybridmaterialien oder Verbundwerkstoffe aus einem oder mehreren der oben erwähnten Materialien enthält, einer Halbleiteroxidschicht, einer Halbleiter-Nitridschicht, oder einer Halbleiter-Oxinitridschicht umfasst.
  17. Elektronikvorrichtungsgehäuse nach einem der Ansprüche 13 bis 16, wobei die dielektrische Schicht eine oder mehrere der folgenden Eigenschaften umfasst: eine dielektrische Konstante in einem Bereich von 2 bis 5, insbesondere von 3 bis 4, eine dielektrische Stärke oder Durchschlagsfestigkeit in einem Bereich von 100 V/µm bis 500 V/µm, insbesondere von 350 V/µm bis 450 V/µm, einen Verlustfaktor in einem Bereich von 0,005 bis 0,03, insbesondere von 0,007 bis 0,013, und ein Elastizitätsmodul in einem Bereich von 0,1 bis 5,0 GPa, insbesondere von 2,5 bis 4,0 GPa.
  18. Elektronikvorrichtungsgehäuse nach einem der Ansprüche 13 bis 17, wobei die dielektrische Schicht eine Dicke in einem Bereich von 2 µm bis 100 µm, insbesondere von 10 µm bis 30 µm umfasst.
  19. Elektronikvorrichtungsgehäuse nach einem der Ansprüche 13 bis 18, wobei die dielektrische Schicht einen Stapel aus zwei oder mehr dielektrischen Schichten aus einem oder mehreren unterschiedlichen Materialien und mit unterschiedlichen Eigenschaften umfasst.
  20. Elektronikvorrichtungsgehäuse nach einem der Ansprüche 13 bis 19, wobei das Kapselungsmaterial ein Hostmaterial umfasst, das eines oder mehrere eines Harzes, insbesondere eines Epoxidharzes, eines Epoxysilikons, eines Epoxypolyimids, eines Bismaleimids, eines Cyanatesters, und eines Thermoplastmaterials umfasst.
  21. Elektronisches Spannungswandlermodul, das Folgendes umfasst: einen Träger; eine Mehrzahl von Halbleitertransistorchips, die auf dem Träger angeordnet ist, wobei jeder der Halbleitertransistorchips mindestens ein Kontaktpad auf einer Hauptseite, von dem Träger entfernt, umfasst; ein Kontaktelement, das auf jedem der Kontaktpads angeordnet ist; eine dielektrische Schicht, die auf dem Träger, den Halbleitertransistorchips und den Kontaktelementen angeordnet ist; und ein Kapselungsmaterial, das auf der dielektrischen Schicht angeordnet ist; wobei die Halbleitertransistorchips elektrisch miteinander verbunden sind, um eines oder mehrere einer Motorantriebsschaltung, einer Halbbrückenschaltung, einer AC/AC-Wandlerschaltung, einer DC/AC-Wandlerschaltung, einer DC/DC-Wandlerschaltung, und einer Abwärtsreglerschaltung zu bilden.
  22. Elektronisches Spannungswandlermodul nach Anspruch 21, wobei die Halbleitertransistorchips als eines oder mehrere von Leistungstransistorchips, MOSFET-Chips, vertikale Transistorchips, und isolierte bipolare Gate-Transistorchips konfiguriert sind.
  23. Elektronisches Spannungswandlermodul nach Anspruch 21 oder 22, wobei die Halbleitertransistorchips jeweils einen Gate-Kontakt, einen Emitter-Kontakt und einen Kollektor-Kontakt umfassen, und die Halbleitertransistorchips jeweils konfiguriert sind, um mit einer Emitter-Kollektor-Spannung oberhalb von 1200 V zu funktionieren.
DE102016106137.9A 2016-04-04 2016-04-04 Elektronikvorrichtungsgehäuse umfassend eine dielektrische Schicht und ein Kapselungsmaterial Active DE102016106137B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102016106137.9A DE102016106137B4 (de) 2016-04-04 2016-04-04 Elektronikvorrichtungsgehäuse umfassend eine dielektrische Schicht und ein Kapselungsmaterial
US15/470,960 US10043782B2 (en) 2016-04-04 2017-03-28 Electronic device package having a dielectric layer and an encapsulant
CN201710217630.8A CN107275235B (zh) 2016-04-04 2017-04-05 包括介电层和包封剂的电子器件封装件
US16/047,688 US20180350780A1 (en) 2016-04-04 2018-07-27 An Electronic Device Package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016106137.9A DE102016106137B4 (de) 2016-04-04 2016-04-04 Elektronikvorrichtungsgehäuse umfassend eine dielektrische Schicht und ein Kapselungsmaterial

Publications (2)

Publication Number Publication Date
DE102016106137A1 true DE102016106137A1 (de) 2017-10-05
DE102016106137B4 DE102016106137B4 (de) 2023-12-28

Family

ID=59885590

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016106137.9A Active DE102016106137B4 (de) 2016-04-04 2016-04-04 Elektronikvorrichtungsgehäuse umfassend eine dielektrische Schicht und ein Kapselungsmaterial

Country Status (3)

Country Link
US (2) US10043782B2 (de)
CN (1) CN107275235B (de)
DE (1) DE102016106137B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018207955B4 (de) 2018-05-22 2023-05-17 Schweizer Electronic Ag Leiterplattenmodul mit integriertem leistungselektronischen Metall-Keramik-Modul sowie Verfahren zu dessen Herstellung

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10897824B2 (en) * 2017-10-30 2021-01-19 Baker Hughes, A Ge Company, Llc Encapsulation of downhole microelectronics and method the same
EP3499560B1 (de) 2017-12-15 2021-08-18 Infineon Technologies AG Halbleitermodul und verfahren zu dessen herstellung
FR3084964A1 (fr) * 2018-08-09 2020-02-14 Universite Toulouse Iii - Paul Sabatier Dispositif electronique presentant une isolation electrique multicouche, et procede de fabrication correspondant.
US11232993B2 (en) * 2019-05-02 2022-01-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
EP3852132A1 (de) * 2020-01-20 2021-07-21 Infineon Technologies Austria AG Generative fertigung einer vorder- oder rückseitenverbindung eines halbleiterchips
WO2021167904A1 (en) * 2020-02-17 2021-08-26 Stephen Sampayan Partial discharge suppression in high voltage solid-state devices
EP4053894A1 (de) * 2021-03-05 2022-09-07 Infineon Technologies AG Halbleiterbauelement mit einem halbleiterchip und einem träger, die beide mit einer parylenbeschichtung bedeckt sind
DE102021202222A1 (de) 2021-03-08 2022-09-08 Schott Ag Verbundmaterial
EP4227995A1 (de) * 2022-02-09 2023-08-16 Hitachi Energy Switzerland AG Leistungselektronikmodul und verfahren zu dessen herstellung
EP4280276A1 (de) * 2022-05-19 2023-11-22 Infineon Technologies Austria AG Elektronisches vorrichtungsmodul und ein vorrichtungsmodul mit erhöhter zuverlässigkeit durch eine haftvermittlerschicht

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5554684A (en) * 1993-10-12 1996-09-10 Occidental Chemical Corporation Forming polyimide coating by screen printing
US20140220742A1 (en) * 2010-06-01 2014-08-07 Infineon Technologies Ag Method for forming a thin semiconductor device
US20150041967A1 (en) * 2013-08-12 2015-02-12 Infineon Technologies Ag Molded Semiconductor Package with Backside Die Metallization

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0076856A4 (de) * 1981-04-21 1984-03-01 Seiichiro Aigoo Verfahren zum herstellen einer halbleiteranordnung mit einer hinausragenden plattierten elektrode.
DE3619081A1 (de) 1986-06-06 1987-12-10 Bayer Ag Spritzgusskoerper und verfahren zu seiner herstellung
KR900019177A (ko) * 1988-05-19 1990-12-24 야마자키 순페이 전기 장치 및 제조방법
US5208467A (en) * 1988-07-28 1993-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a film-covered packaged component
JPH0244738A (ja) * 1988-08-05 1990-02-14 Semiconductor Energy Lab Co Ltd 電子装置作製方法
US5164816A (en) 1988-12-29 1992-11-17 Hitachi Chemical Co., Ltd. Integrated circuit device produced with a resin layer produced from a heat-resistant resin paste
US5438222A (en) * 1989-08-28 1995-08-01 Semiconductor Energy Laboratory Co., Ltd. Electronic device with plural pad connection of semiconductor chip to leads
US5165956A (en) * 1991-09-27 1992-11-24 At&T Bell Laboratories Method of encapsulating an electronic device with a silicone encapsulant
US5656830A (en) * 1992-12-10 1997-08-12 International Business Machines Corp. Integrated circuit chip composite having a parylene coating
US6107690A (en) * 1995-09-26 2000-08-22 Micron Technology, Inc. Coated semiconductor die/leadframe assembly and method for coating the assembly
KR100202668B1 (ko) * 1996-07-30 1999-07-01 구본준 크랙 방지를 위한 반도체 패키지와 그 제조방법 및 제조장치
US6046507A (en) * 1997-12-08 2000-04-04 Advanced Micro Devices Electrophoretic coating methodology to improve internal package delamination and wire bond reliability
US6121130A (en) * 1998-11-16 2000-09-19 Chartered Semiconductor Manufacturing Ltd. Laser curing of spin-on dielectric thin films
US6107184A (en) * 1998-12-09 2000-08-22 Applied Materials, Inc. Nano-porous copolymer films having low dielectric constants
WO2000074131A1 (en) * 1999-05-31 2000-12-07 Infineon Technologies A.G. A method of assembling a semiconductor device package
US6368899B1 (en) 2000-03-08 2002-04-09 Maxwell Electronic Components Group, Inc. Electronic device packaging
EP1215724B1 (de) * 2000-11-20 2012-10-31 Texas Instruments Incorporated Bonddrahtverbundene Halbleiteranordnung mit niedriger Kapazitätskopplung
DE10303449B4 (de) 2003-01-29 2007-04-26 Siemens Ag Verfahren zum Umhüllen eines elektronischen Bauelementes
DE10318078B4 (de) 2003-04-17 2007-03-08 Infineon Technologies Ag Verfahren zum Schutz einer Umverdrahtung auf Wafern/Chips
US20070262426A1 (en) * 2004-01-27 2007-11-15 Joachim Mahler Semiconductor Housings Having Coupling Coatings
CN100530714C (zh) * 2004-09-30 2009-08-19 奥斯兰姆奥普托半导体有限责任公司 具有无线接触的光电子器件
US7700780B2 (en) 2005-03-04 2010-04-20 Zhi Yuan Wang Zwitterionic chromophores and macromolecules containing such chromophores
US7351657B2 (en) * 2005-06-10 2008-04-01 Honeywell International Inc. Method and apparatus for applying external coating to grid array packages for increased reliability and performance
TW200709361A (en) * 2005-07-07 2007-03-01 Koninkl Philips Electronics Nv Package, method of manufacturing the same and use thereof
DE102005047856B4 (de) * 2005-10-05 2007-09-06 Infineon Technologies Ag Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Systemträger zur Aufnahme der Halbleiterbauteilkomponenten und Verfahren zur Herstellung des Systemträgers und von Halbleiterbauteilen
DE112006003861B4 (de) * 2006-05-10 2015-09-17 Infineon Technologies Ag Halbleiterbaugruppe und Verfahren zur Herstellung einer Halbleiterbaugruppe
JP2010171271A (ja) * 2009-01-23 2010-08-05 Renesas Technology Corp 半導体装置およびその製造方法
CN102222650B (zh) * 2009-03-13 2015-07-15 精材科技股份有限公司 电子元件封装体及其形成方法
US8313819B2 (en) * 2009-08-12 2012-11-20 Medos International S.A.R.L. Ultra-thin multi-layer packaging
JP2011171436A (ja) * 2010-02-17 2011-09-01 Tdk Corp 電子部品内蔵モジュール及び電子部品内蔵モジュールの製造方法
JP2012004282A (ja) * 2010-06-16 2012-01-05 Mitsubishi Electric Corp 半導体装置
US20130277816A1 (en) * 2012-04-18 2013-10-24 Texas Instruments Incorporated Plastic-packaged semiconductor device having wires with polymerized insulator skin
KR102253463B1 (ko) * 2013-01-08 2021-05-18 에이치제트오 인코포레이티드 보호 코팅의 적용을 위한 기판 마스킹
CA2915402A1 (en) 2013-07-03 2015-01-08 Rosenberger Hochfrequenztechnik Gmbh & Co. Kg Heat isolation structures for high bandwidth interconnects
US9099567B2 (en) * 2013-11-25 2015-08-04 Freescale Semiconductor, Inc. Packaged semiconductor devices and methods of their fabrication
US9780061B2 (en) * 2014-05-26 2017-10-03 Infineon Technologies Ag Molded chip package and method of manufacturing the same
DE102015109186A1 (de) * 2015-06-10 2016-12-15 Infineon Technologies Ag Halbleiteranordnung, Halbleitersystem und Verfahren zur Ausbildung einer Halbleiteranordnung
US9561953B1 (en) * 2015-08-24 2017-02-07 Infineon Technologies Ag Method of forming a protective coating for a packaged semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5554684A (en) * 1993-10-12 1996-09-10 Occidental Chemical Corporation Forming polyimide coating by screen printing
US20140220742A1 (en) * 2010-06-01 2014-08-07 Infineon Technologies Ag Method for forming a thin semiconductor device
US20150041967A1 (en) * 2013-08-12 2015-02-12 Infineon Technologies Ag Molded Semiconductor Package with Backside Die Metallization

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018207955B4 (de) 2018-05-22 2023-05-17 Schweizer Electronic Ag Leiterplattenmodul mit integriertem leistungselektronischen Metall-Keramik-Modul sowie Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
US20180350780A1 (en) 2018-12-06
US10043782B2 (en) 2018-08-07
US20170287880A1 (en) 2017-10-05
CN107275235B (zh) 2020-06-16
CN107275235A (zh) 2017-10-20
DE102016106137B4 (de) 2023-12-28

Similar Documents

Publication Publication Date Title
DE102016106137B4 (de) Elektronikvorrichtungsgehäuse umfassend eine dielektrische Schicht und ein Kapselungsmaterial
DE102015107445B4 (de) Package für elektronische Vorrichtungen mit Metallblöcken und Verfahren zum Herstellen desselben
DE102009059236B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102009013818B4 (de) Elektronische Vorrichtung und ihre Herstellung
DE102015118633B4 (de) Ein Leistungshalbleitermodul mit einem Direct Copper Bonded Substrat und einem integrierten passiven Bauelement und ein integriertes Leistungsmodul sowie ein Verfahren zur Herstellung des Leistungshalbleitermoduls
DE102012100243B4 (de) Anordnung mit drei Halbleiterchips und Herstellung einer solchen Anordnung
DE102015101440B4 (de) Halbleiterbauelement mit unter dem Package angeordnetem Chip und Verfahren zur Montage desselben auf einer Anwendungsplatine
DE102014116383A1 (de) Halbleitergehäuse umfassend ein transistor-chip-modul und ein treiber-chip-modul sowie verfahren zu dessen herstellung
DE102014100282B4 (de) Integrierte schaltungen und verfahren zur herstellung einer integrierten schaltung
DE102016104844B4 (de) Verfahren zur Herstellung eines Chipverbunds
DE102013103920B4 (de) Herstellungsverfahren für eine Halbleitervorrichtung und Halbleitervorrichtung und Verfahren zum Verwenden eines B-Zustand härtbaren Polymers
DE102014102006A1 (de) Halbleitermodule und Verfahren zu deren Bildung
DE102013102058B4 (de) Chipanordnungen und Verfahren zum Bilden einer Chipanordnung
DE102014117594A1 (de) Halbleiter-Package und Verfahren zu seiner Herstellung
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE102014116382A1 (de) Halbleitergehäuse mit zwei Halbleitermodulen und sich seitlich erstreckenden Verbindern
DE102014112411A1 (de) Eingekapselte Halbleitervorrichtung
DE102010041129A1 (de) Multifunktionssensor als PoP-mWLP
DE102014103403A1 (de) Chipbaugruppe und verfahren zum herstellen derselben
DE102013109558A1 (de) Integrierte schaltkreise und verfahren zur herstellung eines integrierten schaltkreises
DE102016101887B4 (de) Verfahren zum Herstellen eines Package mit Befestigung eines Chipbefestigungsmediums an einem bereits gekapselten elektronischen Chip
DE102015107109B4 (de) Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul
WO2017016957A1 (de) Verfahren zur herstellung eines bauelements und ein bauelement
DE102013112029B4 (de) Halbleiterbauelement mit Kapselung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R083 Amendment of/additions to inventor(s)
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division