DE102013103920A1 - Herstellungsverfahren für Halbleiterbauelement und Halbleiterbauelement - Google Patents

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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/4814—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate the wire connector connecting to a bonding area protruding from the surface
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82104—Forming a build-up interconnect by additive methods, e.g. direct writing using screen printing
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82105—Forming a build-up interconnect by additive methods, e.g. direct writing by using a preform
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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Abstract

Bei einem Verfahren zum Herstellen eines Halbleiterbauelements wird ein erstes Halbleiterelement auf einem Träger montiert. Ein B-Zustand härtbares Polymer wird auf dem Träger abgeschieden. Ein zweites Halbleiterelement wird auf dem Polymer angebracht.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements, ein Halbleiterbauelement und ein Verfahren zum Verwenden eines härtbaren Polymers im B-Zustand.
  • Halbleiterbauelemente (oder Halbleitervorrichtungen) können mehrere, von einem Träger gestützte Halbleiterelemente umfassen, wobei eines oder mehrere der Elemente elektrisch von dem Träger isoliert sein sollen. Mehrchip-Packages können beispielsweise eine oder mehrere Leistungshalbleiterchips und einen oder mehrere Logik- und/oder Speicherchips beispielsweise zum Steuern des Leistungschips umfassen. Solche Bauelemente können allgemein zum Steuern und Schalten von großen elektrischen Strömen und Spannungen verwendet werden oder können spezifischer als Schalter oder Gleichrichter in Leistungselektronikschaltungen verwendet werden.
  • Gemäß einer Ausführungsform wird ein Träger bereitgestellt. Ein erstes Halbleiterelement wird auf dem Träger montiert. Ein härtbares Polymer im B-Zustand wird auf dem Träger abgeschieden. Ein zweites Halbleiterelement wird auf dem Polymer angebracht.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehendes Verständnis verschiedener Ausführungsformen zu vermitteln, und sind in diese Beschreibung integriert und stellen eines Teil dieser dar. Die Zeichnungen veranschaulichen verschiedene Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung verschiedener Aspekte davon. Andere Ausführungsformen und durch die Ausführungsformen beabsichtigte Vorteile ergeben sich ohne weiteres und werden durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden.
  • In den Figuren und der Beschreibung werden gleiche Bezugszahlen im Allgemeinen dazu genutzt, um durchweg auf gleiche Elemente Bezug zu nehmen. Es ist anzumerken, dass in den Figuren gezeigte verschiedene Elemente und Strukturen nicht notwendigerweise maßstabsgetreu gezeichnet sind. Merkmale und/oder Elemente sind relativ zueinander mit bestimmten Abmessungen in erster Linie der Klarheit halber und zum Erleichtern des Verständnisses dargestellt; folglich können sich relative Abmessungen in tatsächlichen Implementierungen von den hierin dargestellten wesentlich unterscheiden.
  • 1A–1D zeigen schematisch eine erste Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements;
  • 2A–2J zeigen eine zweite Ausführungsform eines Herstellungsverfahrens für ein Halbleiterbauelement;
  • 3A, 3B zeigen eine dritte Ausführungsform eines Herstellungsverfahrens für ein Halbleiterbauelement;
  • 4A, 4B zeigen eine vierte Ausführungsform eines Herstellungsverfahrens für ein Halbleiterbauelement;
  • 5A–5C zeigen eine fünfte Ausführungsform eines Herstellungsverfahrens für ein Halbleiterbauelement;
  • 6A–6C zeigen eine sechste Ausführungsform eines Herstellungsverfahrens für ein Halbleiterbauelement;
  • 7 zeigt schematisch eine Ausführungsform eines Halbleiterbauelements und
  • 8 ist ein Flussdiagramm, das eine Ausführungsform eines Verfahrens zum Verwenden eines härtbaren Polymers im B-Zustand darstellt.
  • In der folgenden Beschreibung werden zu Zwecken der Erläuterung und nicht der Beschränkung durch Bezugnahme auf die beiliegenden Zeichnungen verschiedene Ausführungsformen einschließlich vieler spezifischer Details davon dargelegt, um ein eingehendes Verständnis der vorliegenden Erfindung zu vermitteln. Es versteht sich, dass andere Ausführungsformen, die sich in einem oder mehreren dieser spezifischen Details unterscheiden, praktiziert werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Dementsprechend ist die folgende Beschreibung nur zu veranschaulichenden, nicht beschränkenden Zwecken bestimmt, und das Konzept der vorliegenden Erfindung soll durch die beigefügten Ansprüche definiert sein.
  • Es versteht sich weiter, dass Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Halbleiterbauelemente werden unten beschrieben, die ein oder mehrere Halbleiterelemente umfassen können. Beispielhafte Implementierungen solcher Bauelemente, die mehrere Halbleiterchips umfassen, können als Multichip-Packages beispielsweise in einer Umgebung bezeichnet werden, in der die Herstellung von Halbleiterbauelementen auf einer Waferebene durchgeführt wird. Beispielsweise kann das Halbleiterbauelement ein Chip-Scale-Package (CSP) sein, das aus Kapselungstechniken auf Waferebene (engl. wafer level packaging) resultiert.
  • Bei diesen und anderen Bauelementen können das eine oder die mehreren Halbleiterelemente in Assoziation mit einem Träger bereitgestellt werden. Träger, wie hierin auf sie Bezug genommen wird, können aus einem beliebigen Material sein und eine beliebige Größe und Gestalt aufweisen. Der Träger kann aus einem oder mehreren Metallmaterialien hergestellt sein, einschließlich Metalllegierungen wie etwa beispielsweise Nickel, Kupfer, Stahl, rostfreier Stahl, Aluminium usw., und/oder kann aus einem beliebigen anderen stromleitenden Material hergestellt sein oder dieses umfassen. Zusätzlich oder alternativ kann der Träger ein Keramikmaterial wie etwa Aluminiumoxid und/oder ein beliebiges anderes elektrisch isolierendes Material umfassen. Zusätzlich oder alternativ kann der Träger ein halbleitendes Material wie etwa Silizium umfassen. Allgemein kann der Träger aus einem Siliziummaterial wie etwa monokristallinem Silizium, Siliziumcarbid, Siliziumdioxid usw. hergestellt sein oder dieses umfassen und/oder damit beschichtet sein.
  • Der Träger kann mit einem elektrisch leitenden Material wie etwa Kupfer beschichtet sein. Ein isolierender Trägerkörper kann beispielsweise mit einer (strukturierten) leitenden Schicht, einer (strukturierten) leitenden Platte wie etwa einer strukturierten Kupferplatte beschichtet oder damit bedeckt sein. Eine Beschichtung kann auch eine galvanische Schicht umfassen, die mindestens Abschnitte des Trägers bedeckt. Beispielhafte Realisierungen der Träger können Substrate wie etwa metallische oder Keramiksubstrate, Leadframes usw. umfassen.
  • Halbleiterelemente, wie hier auf sie Bezug genommen wird, können auf der Basis von halbleitenden Materialien wie etwa Si, SiC, SiGe, GaAs usw. hergestellt werden und können allgemein anorganische und/oder organische Materialien umfassen, die keine Halbleiter sind, wie etwa Isolatoren, Metalle, Kunststoffe usw. Realisierungen von Halbleiterelementen können passive oder aktive Elemente wie etwa Widerstände, Kondensatoren, elektrische, elektrooptische und/oder elektromechanische Schaltungsanordnungen, integrierte Schaltungen (IC – Integrated Circuits) und Halbleiterchips umfassen.
  • Implementierungen von Halbleiterchips können Leistungschips wie etwa beispielsweise Leistungsdioden, Leistungsbipolartransistoren, IGBTs (Insulated Gate Bipolar Transistors), JFETs (Junction gate Field-Effect Transistors), Leistungs-MOSFETs (Metal Oxide Semiconductor Field-Effect Transistors) usw. beinhalten. Zusätzlich oder alternativ können Halbleiterchips eine Steuerschaltungsanordnung, eine Steuerlogik, Logik-ICs, Mikroprozessoren, Mikrocontroller usw. beinhalten. Zusätzlich oder alternativ können Halbleiterchips Speichereinrichtungen beinhalten, wobei die Chips Daten und/oder Programme vorübergehend oder permanent speichern, einschließlich RAM-Chips (Random Access Memory), ROM-Chips (Read Only Memory), Flash-Speicherchips usw.
  • Realisierungen von Halbleiterbauelementen können Leistungschips sowie Logik- und/oder Speicherchips umfassen, wobei letztere zum Steuern der Leistungschips ausgelegt sind.
  • Ein oder mehrere Halbleiterelemente können elektrisch an den Träger gekoppelt sein. Allgemein implizieren die Ausdrücke "gekoppelt" und/oder "elektrisch gekoppelt" nicht, dass irgendwelche Elemente direkt miteinander gekoppelt sind. Dazwischenliegende Elemente können zwischen den gekoppelten Elementen vorgesehen sein. Allgemein können beliebige der in einem Halbleiterbauelement angeordneten Halbleiterelemente elektrisch miteinander und/oder dem Träger und/oder extern gekoppelt sein.
  • Ein oder mehrere Halbleiterelemente, beispielsweise Leistungschips, können durch Löten, beispielsweise Diffusionslöten, auf einem Träger montiert werden. Eine Diffusion von zum Löten verwendetem Material wie etwa Kupfer an die Seitenwände der Chips kann zu elektrischer Fehlfunktion führen. Beispielsweise kann CuSi auf den Siliziumseitenoberflächen der Halbleiterelemente sogar in einem laminierten oder vergossenen (engl. molded) Bauelement im Fall einer mangelhaften Haftung einer Laminat- oder Vergusskomponente an Chipseitenoberflächen und/oder dem Träger, d.h. ein Metallsubstrat oder eine Metallschicht, entstehen.
  • Ein oder mehrere Halbleiterelemente können elektrisch von dem Träger isoliert sein. Beispielsweise kann ein Multichipbauelement einen Leistungschip umfassen, der elektrisch mit einem Träger gekoppelt oder verbunden ist, der als ein Leistungsbus fungieren kann. Der Leistungschip kann auch an einen für die Steuerung des Leistungschips vorgesehenen Logikchip gebondet sein. Der Leistungschip kann weiterhin elektrisch zu einer externen Umgebung des Bauelements verbunden werden. Der Logikchip kann elektrisch von der Leistungsschiene (Träger) isoliert sein. Eines oder mehrere der Elemente der Bauelemente und der Träger können zu einer Vergusskomponente, einem Laminat, einem Prepreg-Material usw. gekapselt werden, wobei Laminierungs- oder Ausformtechniken wie etwa Formpressen oder Spritzgießen verwendet werden können.
  • Hierin wird es als härtbare Polymere im B-Zustand (oder B-Zustand härtbare Polymere, engl. b-stage curable polymers) bezeichnet, die als Polymere zu verstehen sind, die allgemein in zwei Zuständen gehärtet werden können, die als ein Vorhärtezustand und ein (finaler) Härtezustand bezeichnet werden. Solche Polymere sind im Allgemeinen nach der Abscheidung beispielsweise auf einer Trägeroberfläche fließfähig und/oder sind während des Vorhärtens fließfähig. Während und nach dem finalen Härten, wenn das Vernetzen des Polymermaterials allgemein abgeschlossen ist, ist das Material in der Regel nicht länger fließfähig.
  • Allgemein kann eine Fließfähigkeit eines härtbaren Polymers im B-Zustand während und nach der Abscheidung oder während und nach dem Auftragen und/oder während einer Vorhärtung beispielsweise durch entsprechendes Konfigurieren einer Viskosität des Polymers gesteuert werden. Das Polymer kann in Form einer Paste, eines Gels und/oder in einer anderen viskosen oder fluidischen Form, einer Folie usw. aufgebracht werden. Das Polymer kann unter Einsatz einer Vielzahl von Techniken abgeschieden oder aufgetragen werden, einschließlich Aufschleudern, Tauchbeschichten, Drucktechniken einschließlich Tintenstrahldruck, Siebdruck, Dispensieren, Laminierungstechniken wie etwa Filmlaminierung, Abscheiden einer oder mehrerer Folien usw.
  • Ein härtbares Polymer im B-Zustand kann beispielsweise durch Aufbringen von Wärme, UV-Strahlung, Gammastrahlung oder anderen Techniken vorgehärtet und/oder final gehärtet werden. Gemäß verschiedener Ausführungsformen kann ein Vorhärten durch Anwenden von Wärme in einem ersten Temperaturbereich und/oder durch ein Anwenden von Ultraviolettstrahlung erzielt werden, während ein finales Härten durch das Anwenden von Wärme in einem zweiten Temperaturbereich und/oder durch ein Anwenden von Gammastrahlung erzielt werden kann.
  • Ein härtbares Polymer im B-Zustand kann eines oder mehrere von verschiedenen Materialien umfassen, einschließlich beispielsweise Polymere vom Teflon Typ, Polyimide, Polyimidpolymere usw. Das Polymer kann einen Kleber umfassen. Der Kleber kann beispielsweise einen Epoxidkleber in der Form eines Harzes (B-Zustand), einen acrylischen Kleber in Form eines Harzes (B-Zustand), ein wärmehärtendes Polymer einschließlich eines Epoxidharzes und eines Polyaminhärters usw. umfassen. Es können auch faserverstärkte Kunststoffmaterialien eingesetzt werden.
  • Das Polymer oder der Kleber kann ein oder mehrere Füllmaterialien umfassen. Die Füllmaterialien können elektrisch isolieren und können beispielsweise SiO2, Si3, N4, AlN, BN, PTFE umfassen. Die Materialien können in Partikelform und/oder auf Faserbasis einschließlich Fasermatten, Prepregs usw. bereitgestellt werden. Fasern können eine Länge oder einen Durchmesser in einem Bereich von beispielsweise 1–10 Mikrometern aufweisen.
  • Das Füllmaterial kann zu einem CTE (Coefficient of Thermal Expansion – Wärmeausdehnungskoeffizient) des Polymers führen, der gleich dem CTE des Trägers und/oder eines oder mehrerer Halbleiterelemente des Bauelements ist. Beispielhaft kann Silizium eine CTE von etwa 2,5 aufweisen, während Kupfer einen CTE von etwa 16,5 aufweisen kann. Das Polymer kann durch Bereitstellen eines entsprechenden Anteils an Füllmaterial für vergleichbare CTE-Werte aufgelegt werden. Beispielsweise kann ein Füllstoff wie etwa SiO2 mit einer beliebigen Füllkonzentration zwischen 5 und 95 Vol.-% bereitgestellt werden, um einen gewünschten CTE zu erzielen.
  • Das Polymermaterial kann verwendet werden, um für Hafteigenschaften, elektrische Isolationseigenschaften und/oder Kapselungseigenschaften zu sorgen, wie etwa das Beitragen zu mechanischer Zuverlässigkeit, mechanischem Schutz und/oder mechanischer Stabilität für das Halbleiterbauelement oder Komponenten davon. Die Kapselung des Bauelements kann das Entfernen von Polymermaterialien beinhalten, um beispielsweise für Ausnehmungen, Durchgangslöcher, Vias ("Vertical Interconnect Access") oder Gräben zu sorgen. Entsprechende Techniken können eine oder mehrere von Laserstrahltechniken, Wasserstrahltechniken, mechanisches Sägen unter Verwendung einer Säge oder eines Cutters, chemisches Ätzen, Fräsen usw. beinhalten.
  • Stromleitendes Material kann in einer Ausnehmung, einem Durchgangsloch usw. abgeschieden werden, um beispielsweise für eine elektrische Verbindung wie etwa eine elektrische Durchverbindung zu sorgen. Eine elektrische Verbindung kann für eine elektrische Kopplung von zwei oder mehr Halbleiterelementen des Bauelements sorgen. Als ein Beispiel können Bauelementchips elektrisch zusammengeschaltet werden. Zusätzlich oder alternativ können externe Verbindungen bereitgestellt werden, um beispielsweise eine externe Konnektivität für einen in dem Bauelement gekapselten Chip bereitzustellen.
  • Um für elektrische Leitfähigkeit zu sorgen, kann eine Paste, die Metallpartikel enthält, für Plattierungs- oder Füllzwecke verwendet werden, beispielsweise für das teilweise oder gesamte Füllen oder Plattieren einer Ausnehmung, eines Via, eines Durchgangslochs usw. oder für die Abscheidung auf einer beliebigen anderen Oberfläche des Bauelements. Die Metallpartikel können beispielsweise Silber, Gold, Kupfer, Zinn oder Nickel umfassen. Die Metallpartikel können Größen (z.B. mittlere Durchmesser) von unter 100 Nanometer oder unter 50 Nanometer oder unter 10 Nanometer aufweisen. Die Größen der Metallpartikel können einer Verteilung folgen, gemäß derer nur ein Anteil aller Partikel Größen im Nanometerbereich aufweist, während ein anderer Partikelanteil größere Größen aufweist. Die Metallpartikel können mit einer Schicht aus einem organischen Material oder aus einem Flussmaterial wie etwa Kolophon beschichten sein. Weiterhin können die Metallpartikel in einer geeigneten Flüssigkeit oder in einem geeigneten Lösemittel dispergiert sein. Die Metallpartikel können nach ihrem Aufbringen erhitzt und dadurch gesintert werden.
  • Die 1A bis 1D zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements. Gemäß 1A wird ein Träger 102 bereitgestellt, bei dem es sich um Metall oder ein Nichtmetall handeln kann, z.B. ein Keramikträger mit einer strukturierten leitenden Schicht oder Plattierung. Gemäß 1B ist ein erstes Halbleiterelement 104 auf dem Träger 102 montiert. Beispielhaft kann das Element 104 ein Leistungschip sein, wobei der Prozess des Montierens des Chips 104 an den Träger 102 ein Löten des Chips 104 an den Träger 102 umfassen kann.
  • Unter Bezugnahme auf 1C wird ein härtbares Polymer 106 im B-Zustand auf dem Träger 102 abgeschieden. Das Polymer 106 kann auf der freien Oberfläche des Trägers 102 aufgebracht werden, d.h. jenen Teilen der Oberfläche des Trägers 102, die nicht von dem Element 104 bedeckt sind. Direkter Kontakt des Polymers 106 mit mindestens einem Teil von Seitenoberflächen 108, 110 des Elements 104 kann dadurch bereitgestellt werden, das beispielsweise eine ausreichende Fließfähigkeit des Polymers 106 während Abscheidung und/oder während eines Vorhärtens bereitgestellt wird.
  • Gemäß 1D wird ein zweites Halbleiterelement 112 auf dem Polymer 106 angebracht. Das Polymer 106 kann vor dem Anbringen vorgehärtet worden sein. Das Halbleiterelement 112 kann einen Halbleiterchip mit einem Logik-IC und/oder Speichereinrichtungen umfassen. Eines oder beide der Elemente 104 und 112 können über Techniken wie etwa Pick-and-Place, das Transferieren von Folien usw. positioniert werden.
  • Die 2A bis 2J zeigen eine Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements 200, wobei in 2J ein Querschnitt des Bauelements 200 dargestellt ist. Das Herstellungsverfahren 200 kann eine Variante des in 1A bis 1D gezeigten Herstellungsverfahrens 100 sein. Umgekehrt können Details des nachfolgend beschriebenen Herstellungsverfahrens 200 gleichermaßen auf das Verfahren 100 von 1A bis 1D angewendet werden.
  • In 2A wird ein Träger 202 bereitgestellt, der beispielsweise einen Metall- oder einen metallisierten Chipträger umfassen kann. Gemäß 2B sind Leistungschips 204, 206 und 208 auf dem Chipträger 202 gelötet. Beispielhaft kann das Löten bei Temperaturen bei oder über 300°C durchgeführt werden. Unter Bezugnahme auf 2C wird ein härtbares Polymer im B-Zustand, nämlich ein Kleber 210, auf dem Träger 202 abgeschieden, genauer gesagt dem nicht von den Leistungschips 204, 206 und 208 bedeckten freien Bereich auf dem Träger 202. Der Kleber 210 kann in der Form einer Paste, eines Gels oder einer beliebigen anderen viskosen Zusammensetzung aufgebracht werden oder kann als eine Folie oder Film aufgebracht werden. Der Kleber 210 kann elektrisch isolierende Eigenschaften besitzen. Das Polymer oder der Kleber 210 bildet eine Klebeschicht 212, die als im Vergleich beispielsweise mit den Chips 204, 206 und 208 dünn dargestellt ist. Als ein beispielhafter Wert kann die Klebeschicht 212 eine Dicke von etwa (oder weniger als) 50 Mikrometer oder weniger als 30 Mikrometer oder weniger als 10 Mikrometer aufweisen.
  • Die Abscheidung der Klebeschicht 212 auf dem Träger 202 kann mit einer oder mehreren von verschiedenen Techniken wie etwa Aufschleudern, Tauchbeschichten, Tintenstrahldrucken oder Dispensieren durchgeführt werden. Es ist in 2C dargestellt, dass die Klebeschicht 212 den freien Raum zwischen den Chips 204, 206 und 208 ganz bedeckt, was impliziert, dass sich der Kleber 210 in direktem Kontakt mit Seitenoberflächen 214, 216, 218 und 220 beispielsweise der Chips 204, 206 und 208 befindet und untere Ränder 222, 224, 226 und 228 beispielsweise der Chips 204, 206 und 208 bedeckt (wobei "unterer" als "dem Träger 202 zugewandt" zu verstehen ist). Der direkte Kontakt kann durch entsprechendes Abscheiden des Klebers 210 erreicht werden, und/oder der Kleber 210 weist nach dem Abscheiden (vor dem Vorhärten) eine entsprechende Fließfähigkeit auf.
  • Insbesondere kann eine Abscheidung des Klebers auf dem Träger 202 das Bedecken eines freien Bereichs des Trägers 202 zu mindestens 75% oder mindestens 90% oder mindestens 95% oder mindestens 99% oder mindestens 100% umfassen. Der Bedeckungsgrad kann von dem gewünschten Grad an direktem Kontakt des Klebers mit den Seitenoberflächen der Chips und/oder von der Fließfähigkeit des Klebers nach der Abscheidung und/oder während des Vorhärtens abhängen. Beispielsweise verringert eine hohe Fließfähigkeit des Klebers die Anforderung an die Abdeckung des freien Bereichs des Trägers während der Abscheidung.
  • Unter Bezugnahme auf 2D wird die Klebeschicht 212 nach der Abscheidung des Klebers 210 vorgehärtet. Die vorgehärtete Eigenschaft des Klebers 210 ist in 2D und anderen Figuren durch eine einzelne Linienstraffierung der Klebeschicht 212 dargestellt. Das Vorhärten kann durch Einwirken von Wärme auf den Kleber 210 durchgeführt werden; beispielsweise kann der Kleber 210 auf eine Temperatur im Bereich von 80°C bis 150°C erwärmt werden. Außerdem oder alternativ kann Strahlung wie etwa Ultraviolettstrahlung für das Vorhärten verwendet werden. Wie oben erörtert, kann ein Fließen des Klebers 210 während des Vorhärtens mindestens dazu beitragen, dass die Klebeschicht 212 in direkten Kontakt mit Seitenoberflächen der montierten Chips 204, 206 und 208 kommt.
  • Unter Bezugnahme auf 2E werden Halbleiterelemente 230, 232 und 234 an der vorgehärteten Klebeschicht 212 angebracht. Beispielhaft können die Elemente 230, 232 und 234 Logik- und/oder Speicherchips sein, die für das Steuern einer Operation der Leistungschips 204, 206 beziehungsweise 208 gedacht sind. Die Chips 230, 232 und 234 können unter Verwendung sequenzieller und/oder paralleler Techniken wie etwa Pick-and-Place, Fixierung auf Transferfilmen usw. positioniert werden.
  • Gemäß 2F wird ein finales Härten auf die Klebeschicht 212 angewendet, was durch schraffierte Schattierung angegeben ist. Das finale Härten kann durch Einwirken von Wärme durchgeführt werden, beispielsweise bei einer Temperatur über 150°C, zum Beispiel bei einer Temperatur oder Temperaturen in einem Bereich von 170°C bis 250°C. Bei einem spezifischen Ausführungsbeispiel kann ein finales Härten mit Temperaturen im Bereich von 175°C bis 200°C ausgeführt werden.
  • Nach dem finalen Härten ist der Kleber 210 voll vernetzt und die Chips 230, 232 und 234 sind am Träger 202 angebracht, während sie durch die Schicht 212 elektrisch von dem Träger 202 isoliert sind. Die Klebeschicht 212 aus gehärtetem Kleber 210 ist weiter in direktem Kontakt mit mindestens Abschnitten der Seitenoberflächen der Leistungschips 204, 206 und 208. Wo die gehärtete Klebeschicht 212 in direktem Kontakt mit Seitenoberflächen der Chips 204, 206 und 208 steht, kann eine Diffusion von Lotmaterial von dem Löten (2B) zu den Seitenoberflächen der Chips z.B. während eines Betriebs des Bauelements 200 verhindert werden.
  • Unter Bezugnahme auf 2G werden die Halbleiterchips 204, 230, 206, 232, 208 und 234 mit einem Kapselungsmaterial 236 gekapselt, um eine Kapselungsschicht 238 auszubilden. Die Kapselung kann einen Vergussprozess (engl. molding process), einen Laminierungsprozess, einen Dispensierungsprozess usw. umfassen. Beispielhaft kann der Vergussprozess eines oder mehrere von Formpressen (engl. compression molding), Spritzgießen (engl. injection molding), Pulversintern (engl. powder molding), Liquid Molding usw. umfassen. Wenngleich in den Figuren nicht gezeigt, umfasst die Kapselung möglicherweise nicht nur eine Kapselung der Chips und/oder von Halbleiterelementen, sondern auch eine Kapselung einer oder mehrerer Seiten/Oberflächen des Trägers.
  • Dementsprechend kann das Kapselungsmaterial 236 eines oder mehrere eines Vergussmaterials, eines Laminierungsmaterials oder eines beliebigen anderen Kapselungsmaterials umfassen. Das Kapselungsmaterial 236 kann ein dielektrisches Material umfassen. Das Kapselungsmaterial 236 kann ein thermoplastisches oder wärmehärtendes Material umfassen. Das Kapselungsmaterial 236 kann ein Fasermaterial und/oder ein Prepreg-Material umfassen. Das Kapselungsmaterial 236 kann ein oder mehrere Füllermaterialien umfassen, die weiter unten ausführlicher erörtert werden.
  • Gemäß 2H werden Kanäle 240 bereitgestellt, die sich durch die Kapselungsschicht 238 erstrecken. Die Kanäle 240 werden unten allgemein als Durchgangslöcher bezeichnet, was nicht ausschließt, dass die Kanäle 240 schlitzartige oder säulenartige Formen aufweisen. Die Kanäle 240 können durch Bohren hergestellt werden, beispielsweise mechanisches Bohren oder Laserbohren. Zusätzlich oder alternativ können fotochemische Prozesse wie etwa Fotolithografie oder Ätzen oder noch andere Prozesse eingesetzt werden. Die Kanäle 240 erstrecken sich durch die Kapselungsschicht oder den Körper 238 und legen dadurch beispielsweise Verbindungspads 242, 244 der Leistungschips 204, 206 und 208 offen und wirken weiterhin dahingehend, beispielsweise Kontaktpads 246 der Logik-/Speicherchips 230, 232 und 234 offenzulegen. Deshalb stehen die Kontaktpads 242, 244, 246 für eine elektrische Verbindung zur Verfügung.
  • Gemäß 2I werden elektrische Verbindungen 248 zum Verbinden der Leistungschips 204, 206 und 208 sowie der Logikchips 230, 232 und 234 bereitgestellt. Insbesondere werden die Kanäle 240 mit einem leitenden Material 249 gefüllt (oder plattiert), das beispielsweise ein Metall, eine Metalllegierung und/oder ein Lotmaterial umfassen kann. Das leitende Material 249 kann beispielsweise durch Drucktechniken aufgebracht werden. Beispielhaft kann eine Lotpaste durch Verwenden eines Siebdruckprozesses in die Kanäle 240 gedrückt werden. Das leitende Material 249 bildet sich durch die Kanäle 240 erstreckende leitende Elemente 250.
  • In dem gleichen oder in einem oder mehreren nachfolgenden Prozessschritten können die leitenden Elemente 250 intern oder extern in einer leitenden Schicht 252 elektrisch verbunden werden. Jede geeignete Technik oder Kombination von Techniken kann zum Ausbilden der strukturierten Schicht 252 verwendet werden, beispielsweise galvanische Techniken oder andere Abscheidungsverfahren, Ätztechniken oder andere Strukturierungstechniken. Beispielhaft kann ein Metallblech, zum Beispiel eine Kupferplatte, auf der Kapselungsschicht 238 und den leitenden Elementen 250 positioniert werden. Das Metallblech kann vorstrukturiert werden und/oder kann nach dem Positionieren strukturiert werden, um zum Beispiel gewünschte stromleitende Leitungen auszubilden. Bei der in 2I gezeigten Beispielkonfiguration sorgt die leitende Schicht 252 für eine Zwischenverbindung 253 der Leistungschips 204, 206 und 208 mit den Logikchips 230, 232 beziehungsweise 234 und sorgt weiterhin für eine externe Konnektivität durch Verbindungen 254, die eine Verbindung jedes der Leistungschips 204, 206 und 208 nach außen ermöglichen.
  • Gemäß 2J wird die leitende Schicht 252 mechanisch und/oder elektrisch isoliert, indem darauf eine Schutzschicht 256 abgeschieden wird. Die Schutzschicht 256 kann ein während eines Vergussprozesses aufgebrachtes elektrisch isolierendes Material umfassen. Mehrere Halbleiterbauelemente 200 werden durch Trennung oder Vereinzelung entlang vertikaler Bereiche ausgebildet, die in der Projektion von 2J durch gestrichelte Linien 258 angegeben sind. Die Vereinzelung kann eines oder mehrere von Sägen, Schneiden, Laserschneiden, Bohren, Ätzen usw. umfassen.
  • Eine Variante des in 2A bis 2J gezeigten Herstellungsverfahrens ist in den 3A und 3B schematisch dargestellt. 3A zeigt einen Träger 302 mit auf einer Oberfläche davon gelöteten Chips 304. Gemäß 3A wird ein polymerer Kleber 306 in dem nicht durch die Chips 304 bedeckten freien Bereich des Trägers 302 selektiv auf einem begrenzten Abschnitt davon abgeschieden, wie durch Flecken 308 dargestellt. Es ist anzumerken, dass die Abscheidung des Klebers 306 in Form der Flecken 308 beispielsweise durch eine Dispensiertechnik, eine Drucktechnik, durch Aufbringen einer entsprechend strukturierten Klebefolie usw. durchgeführt werden kann. Die Abscheidung der Flecken 308 kann in sequenziellen Prozessschritten oder in einem parallelen Prozess oder beidem durchgeführt werden. Beispielsweise können einige oder alle der in 3A gezeigten Flecken 308 parallel abgeschieden werden.
  • Der freie Bereich des Trägers 302 ist nur teilweise beschichtet, was beinhaltet, dass die Flecken 308 nach der Abscheidung möglicherweise keinen oder nur einen begrenzten Kontakt mit Seitenoberflächen der Chips 304 aufweisen.
  • Insbesondere ist die Fließfähigkeit des Klebers 306 möglicherweise nicht ausreichend, um eine Klebeschicht auszubilden, die im Wesentlichen den ganzen freien Bereich des Trägers 302 bedeckt und in Kontakt mit den Chips 304 kommt. Deshalb bleiben die Flecken 308 nach der Abscheidung als isolierte Flecken und/oder als ein verbundenes Netzwerk von Flecken. Die Flecken 308 können nach der Abscheidung (und möglicherweise einem begrenzten Grad an Verteilung) einen freien Bereich des Trägers 302 bis zu einem Grad von weniger als 50% oder weniger als 30% bedecken oder können eine Bodenfläche der Halbleiterelemente bedecken, die durch den Kleber 306 fixiert werden sollen, oder weniger, beispielsweise falls die Bodenfläche nur während des Vorhärtens erreicht werden soll.
  • Gemäß 3B wird der Kleber 306 vorgehärtet, wobei Vorhärtetechniken angewendet werden können, wie unter Bezugnahme auf 2D erörtert. Wie in 3B dargestellt, fließt der Kleber 306 während des Vorhärtens aufgrund einer Erhöhung bei der Fließfähigkeit des Klebers 306 und ein Bedeckungsgrad des freien Bereichs des Trägers 302 durch den Träger 306 ist erhöht. Auf diese Weise kann der Kleber 306 eine Klebeschicht 310 bilden, die ebenfalls in direktem Kontakt mit Seitenoberflächen oder Seitenwänden der Chips 304 steht. Die resultierende Konfiguration ist deshalb ähnlich der unter Bezugnahme auf 2D erörterten. Nachfolgende Prozessschritte können auf die in 3B gezeigte Konfiguration angewendet werden, wie für die 2E bis 2J ausführlich erörtert wurde.
  • Eine Variante der in 2A bis 2J und 3A bis 3B dargestellten Herstellungsverfahren ist in 4A und 4B gezeigt. Die Flecken 402 aus Kleber 404 werden auf einem Träger 406 abgeschieden, wobei die Flecken 402 beispielsweise durch eine beliebige der in dieser Hinsicht für die Flecken 308 von 3A erörterten Techniken aufgebracht werden können. Die Fließfähigkeit des Klebers 404 während und nach dem Abscheidungsprozess (vor dem Vorhärten) kann gering sein, was implizieren kann, dass die Flecken 402 nach ihrer Abscheidung ihre Form und Verteilung auf der Oberfläche des Trägers 406 im Wesentlichen beibehalten.
  • In 4B veranschaulicht eine Planarisierung der Flecken 402 mit Hilfe eines Schlägers 408, der einen mechanischen Druck auf die Flecken 402 ausübt. Die Verarbeitung der Flecken 402 über das Schlagen ist in 4B entlang einer Indexierrichtung 410 gezeigt. Der abgeschiedene tropfenartige Fleck 402, 412 wird über Einwirkung des Schlägers 408 auf den Fleck 402, 414 in einen folienartigen oder abgeflachten Fleck 402, 416 z.B. aufgrund dessen umgewandelt, dass der Schläger 408 einen mechanischen Druck auf die Flecken 402 ausübt. Aufgrund des Abflachens verteilt sich der Fleck 402 über den Träger 406, und eine Grundfläche des Flecks 416 ist größer als die des ursprünglichen Flecks 412. Gemäß einiger Ausführungsformen kann eine Grundfläche der abgeflachten oder verteilten Flecken 416 mit einer Grundfläche der Chips vergleichbar sein, die durch die Flecken 416 auf dem Träger 406 angebracht werden sollen.
  • Wenngleich in 4B nur ein einzelner Schläger 408 gezeigt ist, kann der Schlagprozess als ein paralleler Prozess implementiert werden, indem beispielsweise ein oder mehrere Reihen von Schlägern bereitgestellt werden, die parallel auf einen oder mehrere entsprechende Reihen von Klebeflecken wirken. Der Schläger 408 kann eine Basis oder Sohle 418 zur Wechselwirkung mit den Flecken 402 mit einem Bereich aufweisen, der der Grundfläche der anzubringenden Chips vergleichbar oder größer als diese ist. Verschiedene Ausführungsformen des Schlägers 408 umfassen eine Antihaftbasis 418, wobei die Antihafteigenschaft beispielsweise dadurch implementiert werden kann, indem der Schläger oder seine Basis so bereitgestellt wird, dass er ein Antihaftmaterial umfasst und/oder indem eine Antihaftbeschichtung an der Basis 418 bereitgestellt wird, beispielsweise eine Teflonbeschichtung, so dass ein Haften des Klebers 404 an den Schläger 408 minimiert werden kann.
  • Nach dem Schlagen (zusätzlich oder alternativ kann eine beliebige andere Technik für eine Planarisierung der Flecken 402 angewendet werden) kann eine weitere Bearbeitung folgen, wie unter Bezugnahme auf 2D bis 2J oder 3B erörtert.
  • Beispielsweise können die abgeflachten Flecken 402, 416 nach der Planarisierung wie in 4B dargestellt vorgehärtet werden, wobei während des Vorhärtens der Kleber 404 in direkten Kontakt mit Seitenoberflächen der Chips 420 kommen kann. Zusätzlich oder alternativ kann ein derartiger Kontakt bereits vor dem Vorhärten durch einen Schlagprozess ähnlich dem in 4B gezeigten hergestellt werden.
  • Die 5A bis 5C zeigen eine Variante der in den vorausgegangenen Figuren gezeigten Herstellungsverfahren. In 5A ist ein Träger 502 mit darauf gelöteten Leistungschips 504 dargestellt. Eine Klebefolie 506 umfasst Ausschnitte 508 entsprechend Positionen der auf dem Träger 502 montierten Chips 504. Ein Material der Folie kann ein härtbares Polymer im B-Zustand umfassen. Als nur ein Beispiel kann die Folie 506 eine Implementierung einer Klebefolie sein.
  • Die Folie 506 ist in 5A lediglich aus Gründen der Darstellung in einer aufrechten Position gezeigt; die Folie 506 braucht während eines Abscheidungsprozesses nicht notwendigerweise derart angeordnet zu sein. 5B zeigt eine Konfiguration nach der Abscheidung der Folie 506 auf den Träger 502 (vor dem Vorhärten). Während der freie Bereich des Trägers 502 hauptsächlich durch die Folie 506 bedeckt ist, müssen aus Gründen des Abscheidens der Folie 506 die Ausschnitte 508 größer sein als die Grundfläche der Chips 504, was zu Lücken 510 zwischen dem Klebematerial 512 der Folie 506 und mindestens einigen Seitenoberflächen der Chips 504 führt. Gemäß weiterer Ausführungsformen kann eine Folie eine geringere Abdeckung der freien Trägeroberfläche aufweisen, beispielsweise kann eine Abdeckung einer Abdeckung wie in 3A gezeigt für den Fall der Abscheidung von Flecken aus Klebematerial entsprechen. Bei jenen Ausführungsformen würden die Lücken zwischen der Klebefolie und den montierten Chips oder anderen Halbleiterelementen größer sein als in 5B dargestellt.
  • Gemäß 5C wird die abgeschiedene Klebefolie 506 vorgehärtet, was durch eine beliebige der hierin erörterten entsprechenden Techniken erzielt werden kann. Eine Fließfähigkeit des härtbaren Klebematerials 512 im B-Zustand während des Vorhärtens kann dazu führen, dass der Kleber 512 in direkten Kontakt mit Seitenoberflächen der Chips 504 kommt, so dass eine oder mehrere der Lücken 510 von 5B verschwinden. Beispielsweise kann der Kleber 512 während des Vorhärtens eine Klebeschicht 514 bilden, die den freien Bereich des Trägers 502 bedeckt. Die weitere Bearbeitung der Anordnung, wie in 5C gezeigt, kann ein oder mehreren der beispielsweise unter Bezugnahme auf 2E bis 2J dargestellten entsprechenden Aspekte folgen.
  • Eine Variante eines oder mehrerer zuvor dargestellter Herstellungsverfahren ist in 6A bis 6C gezeigt. Gemäß 6A sind Chips 602 auf einem Träger 604 montiert und eine polymere, z.B. Klebeschicht 606 bedeckt den freien Bereich des Trägers 604 zwischen den Chips 602. Im Gegensatz beispielsweise zu der dünnen Klebeschicht 212 in 2B ist die Klebeschicht 606 im Vergleich zu der Höhe der Chips 602 dick und ist in dem Ausführungsbeispiel von 6A mit etwa der gleichen Höhe wie die Chips 602 dargestellt. Gemäß anderer Ausführungsformen kann eine polymere Schicht eine Dicke aufweisen, die größer ist als die Höhe eines oder mehrerer auf einem Träger montierter Chips. Gemäß verschiedener Ausführungsformen kann eine dicke polymere Schicht beispielsweise eine Dicke von mindestens 50 Mikrometer oder mindestens 100 Mikrometer oder mindestens 200 Mikrometer oder mehr aufweisen.
  • Die Symbole 608 in 6A zeigen ein Füllermaterial, das ein Teil des polymeren, z.B. Klebematerials 610 der Klebeschicht 606 bildet oder damit gemischt ist. Das Füllermaterial 608 kann ein oder mehrere Materialien wie etwa SiO2 oder ähnliche glasartige oder mineralische Materialien wie etwa Al2O3, Si3N4, AlN, BN oder PTFE oder andere elektrisch isolierende Füllmaterialien einschließlich organischer Füllmaterialien umfassen. Das Füllermaterial 606 kann in der Form von Partikeln, Fasern, Prepreg-Materialien und/oder einer beliebigen anderen festen oder fluidischen (einschließlich gasförmigen) Form vorliegen.
  • Das eine oder die mehreren Füllermaterialien 608 können so gewählt werden, dass die gehärtete Klebeschicht 606 erwünschte Kapselungseigenschaften wie etwa mechanische Stabilität usw. erzielt, und/oder dass ein gewünschter CTE erzielt wird, beispielsweise um einen CTE ähnlich dem des Trägers und/oder eines oder mehrerer der auf dem Träger montierten oder durch den Kleber angebrachten Halbleiterelemente (Chips) zu erreichen. Beispielsweise kann ein Füllmaterial wie etwa SiO2 mit einem Füllgrad zwischen etwa 5 und 95 Vol.-% verwendet werden, um einen CTE zu erreichen, der dem von Silizium (2,5) oder dem von Kupfer (16,5) vergleichbar ist. Eine entsprechende Justierung des CTE kann zu einer Abnahme bei der mechanischen Verspannung und bei dem Verbinden des finalen Halbleiterbauelements/Package führen.
  • Unter Bezugnahme auf 6B werden nach dem Vorhärten des Klebers 610 Halbleiterelemente wie etwa Chips 612 auf der Klebeschicht 606 platziert. Nach dem finalen Härten des Klebers 610 kann gemäß 6C ein Kapselungsmaterial 614 für die Kapselung der Chips 602 und 612 (und, falls gewünscht, optional des Trägers 604) aufgebracht werden, um eine Kapselungsschicht oder einen Kapselungskörper 616 auszubilden. Wie in 6C gezeigt, können sowohl das Klebematerial 610 als auch das Kapselungsmaterial 614 zu einer Kapselung der resultierenden Bauelemente 618 bezüglich einer Volumen- und/oder Material-(Gewichts-)Perspektive beitragen. Ein weiterer Herstellungsprozess kann einen oder mehrere Aspekte umfassen, wie beispielsweise unter Bezugnahme auf 2G bis 2I beschrieben.
  • 7 ist eine schematische Querschnittsansicht eines Halbleiterbauelements 700, das einen Träger 702, einen Leistungschip 704 und einen Logikchip 706 für die Steuerung des Leistungschips 704 umfasst. Das Bauelement 704 kann gemäß einem oder mehreren der hierin erörterten jeweiligen Aspekte hergestellt worden sein.
  • Der Träger 702 kann einen elektrisch isolierenden Körper 708 umfassen, der beispielsweise aus einem Keramikmaterial besteht. Eine stromleitende Schicht 710 kann auf mindestens einer chiptragenden Oberfläche des Körpers 708 vorgesehen sein. Die leitende Schicht 710 kann eine Schicht oder Platte aus einem Material umfassen, das aus einem Metall oder einer Metalllegierung besteht, zum Beispiel, oder kann anderweitig für eine elektrische Kopplung des Leistungschips 704 ausgelegt sein.
  • Der Leistungschip 704 kann an die leitende Schicht 710 des Trägers 702 gelötet sein. Eine elektrisch isolierende Schicht 712 stützt den Logikchip 706, d.h. der Logikchip 706 ist elektrisch von der leitenden Schicht 710 isoliert. Die Schicht 712 umfasst ein gehärtetes polymeres Material 713 im B-Zustand, beispielsweise ein wärmehärtendes Zwei-Zustands-Polymermaterial. Die isolierende Schicht 712 steht in direktem Kontakt mit einer Seitenoberfläche 714 des Leistungschips 704 und bedeckt insbesondere einen unteren Rand 716 davon. Der direkte Kontakt des Polymers 713 der polymeren, z.B. Klebeschicht 712 mit dem Chip 704 kann eine Diffusion von Lotmaterial 718 zu den Seitenoberflächen 714 des Chips 704 verhindern.
  • Eine Drahtverbindung 720 sorgt für die interne Kopplung der Chips 704 und 706. Die leitende Schicht 710 sowie ein Draht 722 verbinden den Leistungschip 704 über Via-Verbinder 724, 725 nach außen. Ein Vergussblock 726 kapselt die Chips 704 und 706, die Drähte 720 und 722 und mindestens einen Teil des Trägers 702.
  • 8 ist ein Flussdiagramm, das eine Ausführungsform 800 eines Verfahrens zum Verwenden eines härtbaren Polymers im B-Zustand darstellt. Während das Verfahren 800 so gezeigt ist, dass es eine bestimmte Sequenz von Schritten umfasst, versteht sich, dass gemäß anderen Ausführungsformen die Sequenz von Schritten verändert werden kann und/oder ein oder mehrere der Schritte parallel zueinander ausgeführt werden können.
  • In Schritt 804 wird ein erstes Halbleiterelement auf einem Träger montiert. In Schritt 806 wird das härtbare Polymer im B-Zustand, beispielsweise einen Kleber umfassend, auf dem Träger abgeschieden. Das Polymer kann beispielsweise als eine Paste oder eine Folie abgeschieden werden. Das Polymermaterial kann ein Füllermaterial umfassen. Das Polymer kann während oder nach dem Abscheidungsschritt (vor einem Vorhärten) mit dem ersten Halbleiterelement, insbesondere einer oder mehreren Seitenoberflächen davon, in Kontakt gelangen.
  • In Schritt 808 wird das abgeschiedene Polymer vorgehärtet. Das Polymer kann während des Vorhärtens in direkten Kontakt mit dem ersten Halbleiterelement gelangen. Mit anderen Worten können ein oder mehrere direkte Kontakte zwischen dem Polymer und dem ersten Halbleiterelement während oder nach dem Abscheiden des Polymers oder während eines Vorhärtens des Polymers oder beidem hergestellt werden.
  • In Schritt 810 wird ein zweites Halbleiterelement auf dem Polymer angebracht. Dieser Schritt kann auf ein Vorhärten folgen. Das Polymer kann elektrisch isolierende Eigenschaften aufweisen; folglich ist das daran angebrachte zweite Halbleiterelement elektrisch von dem Träger isoliert. In Schritt 812 wird ein finales Härten des Polymermaterials ausgeführt, was eine finale Fixierung des zweiten Halbleiterelements impliziert. Das Polymermaterial kann dafür verwendet werden, zu einer Kapselung mindestens eines des ersten Halbleiterelements, des zweiten Halbleiterelements oder des Trägers beizutragen oder diese zu erzielen. Dann können andere Schritte ausgeführt werden, wie eine weitere Bearbeitung des gehärteten Polymers im B-Zustand, beispielsweise die Bereitstellung von Ausnehmungen oder (Durchgangs-)Löchern in der polymeren Schicht usw.
  • In dem Ausmaß, dass Ausdrücke wie "enthalten", "haben", "mit" oder Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, ist zu verstehen, das solche Ausdrücke auf eine Weise ähnlich dem Ausdruck "umfassen" inklusiv sein sollen. Der Ausdruck "beispielhaft" soll lediglich ein Beispiel bezeichnen, anstatt das beste und optimale Beispiel gemäß irgendeinem gegebenen Kriterium.
  • Wenngleich möglicherweise ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung nur bezüglich einer von mehreren Implementierungen offenbart worden ist, kann dieses Merkmal oder dieser Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie dies für eine beliebige gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein mag.
  • Während hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass viele Modifikationen vorgenommen werden können, Adaptationen durchgeführt werden können und Varianten implementiert werden können angesichts der gezeigten und beschriebenen spezifischen Ausführungsformen, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Dementsprechend ist beabsichtigt, dass alle solchen Modifikationen, Adaptationen und Variationen der hierin erörterten spezifischen Ausführungsformen abgedeckt sind und die Erfindung nur durch das Konzept der Ansprüche beschränkt ist.

Claims (25)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bereitstellen eines Trägers; Anbringen eines ersten Halbleiterelements auf dem Träger; Abscheiden eines B-Zustand härtbaren Polymers auf dem Träger; und Anbringen eines zweiten Halbleiterelements auf dem Polymer.
  2. Verfahren nach Anspruch 1, ferner umfassend ein Vorhärten des Polymers.
  3. Verfahren nach Anspruch 2, wobei das Vorhärten des Polymers umfasst, dass das Polymer eine Seitenoberfläche des ersten Halbleiterelements kontaktiert.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Polymer einen Kleber umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden des Polymers umfasst, dass das Polymer eine Seitenoberfläche des ersten Halbleiterelements kontaktiert.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden des Polymers ein Bedecken eines freien Bereichs des Trägers bis zu einem Grad von 90% oder mehr umfasst.
  7. Verfahren nach einem der Ansprüche 2 bis 5, wobei das Abscheiden des Polymers ein Bedecken eines freien Bereichs des Trägers bis zu einem Grad von weniger als 60% oder das Bedecken einer Grundfläche des zweiten Halbleiterelements oder weniger umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden des Polymers ein Schlagen einer Abscheidung des Polymers umfasst.
  9. Verfahren nach einem der Ansprüche 2 bis 8, wobei das Vorhärten bei einer Temperatur in einem Bereich von 80°C bis 150°C durchgeführt wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Durchführen eines finalen Härtens bei einer Temperatur von mehr als 150°C.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Anbringen des zweiten Halbleiterelements auf dem Polymer ferner ein Anbringen eines dritten Halbleiterelements auf dem Polymer umfasst.
  12. Halbleitervorrichtung, umfassend: einen Träger; ein auf dem Träger angebrachtes erstes Halbleiterelement; ein gehärtetes Polymer auf dem Träger, wobei das Polymer mit einer Seitenoberfläche des ersten Halbleiterelements in Kontakt ist; und ein durch das Polymer auf dem Träger angebrachtes zweites Halbleiterelement.
  13. Halbleitervorrichtung nach Anspruch 12, wobei das Polymer mit mindestens einem Teil eines Rands des ersten Halbleiterelements in Kontakt ist.
  14. Halbleitervorrichtung nach Anspruch 12 oder 13, wobei der Kontakt des Polymers mit dem ersten Halbleiterelement dazu ausgelegt ist, eine Diffusion von Lotmaterial zu der Seitenoberfläche des ersten Halbleiterelements zu verhindern.
  15. Halbleitervorrichtung nach einem der Ansprüche 12 bis 14, wobei das Polymer eine Schicht auf mindestens einem Abschnitt des Trägers ausbildet, wobei die Schicht eine Dicke aufweist, die kleiner ist als eine Höhe des ersten Halbleiterelements.
  16. Halbleitervorrichtung nach einem der Ansprüche 12 bis 15, wobei das Polymer eine Schicht auf mindestens einem Abschnitt des Trägers ausbildet, wobei die Schicht eine Dicke von weniger als 50 Mikrometer aufweist.
  17. Halbleitervorrichtung nach einem der Ansprüche 12 bis 14 und 16, wobei das Polymer eine Schicht auf mindestens einem Abschnitt des Trägers ausbildet, wobei die Schicht eine Dicke mindestens gleich einer Höhe des ersten Halbleiterelements aufweist.
  18. Halbleitervorrichtung nach einem der Ansprüche 12 bis 15 und 17, wobei das Polymer eine Schicht auf mindestens einem Abschnitt des Trägers ausbildet, wobei die Schicht eine Dicke von mindestens 50 Mikrometer aufweist.
  19. Halbleitervorrichtung nach einem der Ansprüche 12 bis 18, wobei der Träger ein leitendes Substrat und/oder ein nichtleitendes Substrat mit einer leitenden Beschichtung umfasst.
  20. Halbleitervorrichtung nach einem der Ansprüche 12 bis 19, wobei: das erste Halbleiterelement elektrisch mit dem Träger gekoppelt ist; oder das zweite Halbleiterelement durch das Polymer elektrisch von dem Träger isoliert ist.
  21. Halbleitervorrichtung nach einem der Ansprüche 12 bis 20, wobei: das erste Halbleiterelement einen Halbleiterleistungschip umfasst; und das zweite Halbleiterelement einen Logikchip oder einen Speicherchip umfasst.
  22. Verfahren zum Verwenden eines B-Zustand härtbaren Polymers, wobei das Verfahren umfasst: Anbringen eines ersten Halbleiterelements auf einem Träger; Abscheiden des B-Zustand härtbaren Polymers auf dem Träger; Vorhärten des Polymers; Anbringen eines zweiten Halbleiterelements auf dem Polymer; und Härten des Polymers.
  23. Verfahren nach Anspruch 22, wobei das Polymer mindestens während des Abscheidens des Polymers und/oder des Vorhärtens mit dem ersten Halbleiterelement in Kontakt kommt.
  24. Verfahren nach Anspruch 22 oder 23, wobei das Polymer ein Füllermaterial umfasst.
  25. Verfahren nach einem der Ansprüche 22 bis 24, wobei das Polymer für eine Kapselung mindestens des ersten Halbleiterelements, des zweiten Halbleiterelements oder des Trägers verwendet wird.
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