DE102013108354A1

DE102013108354A1 - Elektronikbauelement und Verfahren zum Herstellen eines Elektronikbauelements

Info

Publication number: DE102013108354A1
Application number: DE102013108354.4A
Authority: DE
Inventors: Khalil Hosseini; Joachim Mahler; Ivan Nikitin; Gottfried Beer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-08-09
Filing date: 2013-08-02
Publication date: 2014-02-13
Also published as: CN103681564A; CN103681564B; US8872315B2; US20140042603A1

Abstract

Ein Halbleiterbauelement enthält einen elektrisch leitenden Träger und einen über dem Träger angeordneten Halbleiterchip. Das Halbleiterbauelement enthält auch eine zwischen dem Träger und dem Halbleiterchip bereitgestellte poröse Diffusionslotschicht.

Description

Die vorliegende Erfindung betrifft die Technik des Bondens eines Halbleiterchips auf einen Träger und insbesondere die Technik des Diffusionslötens.
Hersteller von Halbleiterbauelementen streben ständig danach, die Leistung ihrer Produkte zu erhöhen, während die Herstellungskosten gesenkt werden. Ein kostenintensiver Bereich bei der Herstellung von Halbleiterbauelementen ist das Kapseln der Halbleiterchips. Wie dem Fachmann bewusst ist, werden integrierte Schaltungen auf Wafern hergestellt, die dann vereinzelt werden, um Halbleiterchips herzustellen. Danach können die Halbleiterchips auf elektrisch leitenden Trägern montiert werden. Das Montieren von Halbleiterchips auf elektrisch leitenden Trägern ist erwünscht, um stressarme, mechanisch stabile und thermisch und elektrisch sehr gut leitende Bondstellen bei hohen Ausbeuten und niedrigen Kosten bereitzustellen.
Eine der Erfindung zugrundeliegende Aufgabenstellung kann daher darin gesehen werden, ein Halbleiterbauelement mit einer guten thermischen, elektrischen und mechanischen Anbindung eines Chips an einen Träger zu schaffen. Ferner soll ein Verfahren zum Bonden eines Halbleiterchips auf einem Träger angegeben werden, mit welchem sich eine gute thermische, elektrische und mechanische Anbindung eines Chips an einen Träger erreicht wird.
Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen und Ausführungsformen sind Gegenstand der Unteransprüche.
Die beiliegenden Zeichnungen sollen ein eingehenderes Verständnis von Ausführungsformen vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen ergeben sich ohne weiteres, wenn sie durch Bezugnahme auf die folgende Beschreibung besser verstanden werden. Gleiche Bezugszahlen bezeichnen identische oder einander entsprechende Teile.
Es ist anzumerken, dass die in den Figuren gezeigten verschiedenen Elemente und Strukturen nicht notwendigerweise maßstabsgetreu gezeichnet sind. Merkmale und/oder Elemente sind mit bestimmten Abmessungen relativ zueinander hauptsächlich aus dem Grund der Übersichtlichkeit und des leichten Verständnisses wegen dargestellt; folglich können relative Abmessungen bei tatsächlichen Implementierungen von jenen hierin dargestellten wesentlich abweichen.
Die 1A–1E zeigen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zum Bonden eines Halbleiterchips auf einen elektrisch leitenden Träger;
die 2A–2D zeigen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zum Bonden eines Halbleiterchips auf einen elektrisch leitenden Träger;
die 3A–3D zeigen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zum Bonden eines Halbleiterchips auf einen elektrisch leitenden Träger;
die 4A–4D zeigen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zum Bereitstellen eines Halbleiterchips mit poröser Diffusionslotbondschicht;
die 5A–5C sind Querschnitts-Elektronenmikroskopaufnahmen einer porösen Diffusionslotschicht mit zunehmender Vergrößerung; und
die 6A–6D zeigen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zum Bereitstellen eines Halbleiterchips mit einer porösen Bondschicht.
In der folgenden Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen als Veranschaulichung spezielle Ausführungsformen gezeigt sind, wie die Erfindung ausgeführt werden kann. In dieser Hinsicht wird unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. verwendet. Weil Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen.
Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Wie sie in dieser Patentschrift verwendet werden, sollen die Ausdrücke „gekoppelt“ und/oder „elektrisch gekoppelt“ nicht bedeuten, dass die die Elemente direkt aneinander gekoppelt sein müssen; dazwischenliegende Elemente können zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorgesehen sein.
Halbleiterchips enthaltende Bauelemente werden unten beschrieben. Insbesondere können Halbleiterchips mit einer vertikalen Struktur verwendet werden, das heißt, dass die Halbleiterchips derart hergestellt sein können, dass elektrischer Strom in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiterchips fließen kann. Ein Halbleiterchip mit einer vertikalen Struktur weist Elektroden auf seinen beiden Hauptoberflächen auf, das heißt auf seiner Oberseite und Unterseite.
Insbesondere können Leistungshalbleiterchips eingesetzt sein. Leistungshalbleiterchips können eine vertikale Struktur aufweisen. Die vertikalen Leistungshalbleiterchips können beispielsweise als Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors – Metalloxidhalbleiter-Feldeffekttransistoren), IGBTs (Insulated Gate Bipolar Transistors), JFETs (Junction Gate Field Effect Transistors), Leistungsbipolartransistoren oder Leistungsdioden konfiguriert sein. Beispielhaft können sich die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial, beispielsweise Si, SiC, SiGe, GaAs hergestellt zu sein, und können weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind. Die Halbleiterchips können von unterschiedlichen Arten sein und können durch verschiedene Technologien hergestellt werden.
Die Halbleiterchips können Kontaktpads (oder Elektroden) aufweisen, die das Herstellen eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltungen gestatten. Die Kontaktpads können eine oder mehrere Metallschichten enthalten, die auf das Halbleitermaterial der Halbleiterchips aufgebracht sind. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Gestalt und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können beispielsweise in Form einer einen Bereich bedeckenden Schicht vorliegen. Jedes gewünschte Metall, das eine Diffusionslotbondstelle ausbilden kann, beispielsweise Cu, NiP, NiSn, Au, Ag, Pt, Pd und eine Legierung eines oder mehrerer dieser Metalle, kann als das Material verwendet werden. Die Metallschichten brauchen nicht homogen oder aus nur einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind möglich.
Eine poröse Diffusionslotschicht kann verwendet werden, um den Halbleiterchip elektrisch und mechanisch mit einem Träger zu verbinden. Die elektrisch leitende poröse Diffusionslotschicht kann stressarme, mechanisch stabile und thermisch und elektrisch sehr gut leitende Bondstellen bereitstellen.
Insbesondere ist der durch die poröse Diffusionslotschicht übertragene Stress (mechanische Spannung) σ proportional zu ρ^–2, wobei ρ die Porendichte in der porösen Diffusionslotschicht ist. Das heißt, das Erhöhen (z.B. Verdoppeln) der Porendichte in der porösen Diffusionslotschicht reduziert den Stress (die mechanische Spannung) zwischen dem Halbleiterchip und dem elektrisch leitenden Träger signifikant (z.B. um einen Faktor 2² = 4). Eine Stressreduktion ist vorteilhaft, um die Produktionsausbeute und Lebensdauer des Package zu erhöhen und einen Ausfall während des Betriebs zu verhindern.
Die poröse Diffusionslotschicht kann Metallpartikel mit einem mittleren Durchmesser im Bereich zwischen 0,1 und 30 μm, insbesondere zwischen 1 und 10 μm, umfassen. Die meisten oder fast jeder dieser Partikel umfasst eine intermetallische Phase. Da in den Partikeln eine intermetallische Phase vorliegt, wird die poröse Lotschicht als poröse Diffusionslotschicht bezeichnet.
Die intermetallische Phase besteht aus einer ersten Metallkomponente, einer zweiten Metallkomponente und optional einer dritten oder zusätzlichen Metallkomponenten. Die erste Metallkomponente kann mindestens eines oder mehrere von Ag, Cu, Au und In umfassen oder daraus bestehen. Die zweite Metallkomponente kann mindestens eines oder mehrere von Sn und Zn umfassen oder daraus bestehen.
Die poröse Diffusionslotschicht kann eine chemische Zusammensetzung in Gewichtsprozent von 25% bis 50% der zweiten Metallkomponente umfassen. Insbesondere kann die poröse Diffusionslotschicht eine chemische Zusammensetzung in Gewichtsprozent von 50% bis 75% der ersten Metallkomponente, von 25% bis 50% der zweiten Metallkomponente und optional eine oder mehrere Restmetallkomponenten umfassen. Diese Zusammensetzung ist die Zusammensetzung der intermetallischen Phase, die in den meisten oder fast jedem der Partikel bereitgestellt wird, die die poröse Diffusionslotschicht bilden.
Die meisten oder fast jedes der Partikel, die die poröse Diffusionslotschicht bilden, können gesinterte Partikel sein. Somit kann die poröse Diffusionslotschicht eine gesinterte oder interdiffundierte Struktur umfassen. Der Prozess des Partikelsinterns und der Prozess des Ausbildens der intermetallischen Phase in den Partikeln kann gleichzeitig durch Einwirken von Wärme und Druck auf eine vorläufige Schicht ausgeführt werden, aus der die poröse Diffusionslotschicht hergestellt wird. Während des Einwirkens von Wärme und Druck können die Partikel in der vorläufigen Schicht koaleszieren, es kann zu einer Diffusion an den Übergangsgebieten zwischen benachbarten Partikeln und in den Partikeln kommen, um die erste und zweite Metallkomponente zwischen und in den Partikeln auszutauschen und zu verteilen, und die Partikel können sintern.
Die aufgebrachte Temperatur für das Sintern und die Ausbildung der intermetallischen Phase kann erheblich unter der Schmelztemperatur des Metalls der zweiten Komponente (wenn in makroskopischen Abmessungen bereitgestellt) liegen. Beispielhaft können Temperaturen im Bereich zwischen 100°C und 200°C oder 100°C und 180°C oder 100°C und 150°C aufgebracht bzw. eingesetzt werden.
Der ausgeübte Druck zum Sintern und zur Ausbildung der intermetallischen Phase kann auf der Basis der aufgebrachten Temperatur, der gewünschten Porosität, der gewünschten elektrischen Leitfähigkeit, der Schichtdicke, der mittleren Partikelgröße usw. gewählt werden. Beispielhaft können Drücke im Bereich zwischen 3 und 40 MPa oder 5 bis 20 MPa aufgebracht werden. Beispielhaft wurde bei einigen Ausführungsformen ein Druck von etwa 10 MPa verwendet.
Charakteristische Größen der Porosität der porösen Diffusionslotschicht wie etwa zum Beispiel die Porendichte und/oder die mittlere Partikelgröße der porösen Diffusionslotschicht können größtenteils durch die Temperatur und den Druck gesteuert werden, die während der Ausbildung der intermetalischen Phase (und zum Beispiel während des Sinterns) aufgebracht werden. Weiterhin können solche charakteristischen Eigenschaften durch die Wahl der Partikelgröße der aufgebrachten Partikel vor dem Einwirken von Temperatur und/oder Druck bewirkt werden. Beispielhaft können mittlere Partikelgrößen in der ersten und zweiten Metallkomponente im Bereich zwischen 0,5 und 30 μm, besonders zwischen 2 und 10 μm, in der vorläufigen Schicht verwendet werden.
Die poröse Diffusionslotschicht kann eine Dicke im Bereich von 1 µm bis 50 µm, besonders 1 µm bis 20 µm und ganz besonders 1 µm bis 5 µm aufweisen. Je geringer die Dicke ist, umso besser sind die elektrische und thermische Leitfähigkeit der porösen Diffusionslotschicht.
Die 1A–1E zeigen schematisch ein Verfahren zum Montieren eines Halbleiterchips auf einem elektrisch leitenden Träger gemäß der Offenbarung. 1A zeigt schematisch einen elektrisch leitenden Träger 10. Der elektrisch leitende Träger 10 kann zum Beispiel ein Die-Pad eines Leadframe (Leiterrahmen), eine PCB (Printed Circuit Board – Leiterplatte), ein DCB Substrat (Direct Copper Bonded Substrate) sein, das ein keramisches Substrat mit Kupferschichten auf seiner oberen und unteren Oberfläche ist, usw. Der elektrisch leitende Träger 10 kann aus einem beliebigen gewünschten Metall hergestellt sein oder kann eine Oberfläche 11 aus diesem Metall aufweisen, das in der Lage ist, eine Diffusionslotbondstelle zu bilden, beispielsweise Cu, NiP, Sn, Au, Ag, Pt, Pd usw., oder eine beliebige Legierung aus einem oder mehreren dieser Metalle. Weiterhin kann, wie weiter unten ausführlicher erläutert wird, die obere Oberfläche 11 des elektrisch leitenden Trägers 10 mit einer Beschichtung mit einem niedrigen Schmelzpunkt bedeckt sein. Die Beschichtung kann zum Beispiel Sn, Zn oder eine Legierung aus einem oder mehreren dieser Materialien umfassen oder daraus hergestellt sein.
In 1B ist eine Lotpastenschicht 21 über der oberen Oberfläche 11 des Trägers 10 ausgebildet. Die Lotpastenschicht 21 kann durch Aufbringen einer Paste ausgebildet werden, die in einem Polymermaterial verteilte Metallpartikel enthält. Die Paste kann flüssig, viskos oder wachsartig sein. Die Paste kann Metallpartikel einer ersten Metallkomponente, einer zweiten Metallkomponente und optional weitere Metallkomponenten umfassen. Die erste Metallkomponente kann mindestens eines oder mehrere von Ag, Cu, Au und In umfassen. Die zweite Metallkomponente kann mindestens eine oder mehrere von Sn und Zn umfassen. Das Polymermaterial kann zum Beispiel ein Harz sein, wie etwa zum Beispiel ein B-Stufen Harz, α-Terpineol usw. Das Polymermaterial kann ungefüllt sein, d.h., es können keine Füllpartikel innerhalb des Polymermaterials enthalten sein.
Pasten, die Metallpartikel enthalten, können beispielsweise von den Firmen Coocson Electronic, Advanced Nano-Particles (ANP), Harima Chemicals oder NBE Technologies bezogen werden. Die Größen (mittleren Durchmesser) der Metallpartikel können unter 30 μm, 10 μm, 5 μm oder insbesondere unter 1,0 μm oder 0,5 μm liegen. Die Größen (mittleren Durchmesser) der Metallpartikel können über 0,1 μm, 0,5 μm, 1,0 μm oder insbesondere über 2 μm oder 5 μm liegen.
Beispielhaft kann die Metallpartikel enthaltende Paste hergestellt werden, indem zwei oder mehr im Handel erhältliche Pasten, die jeweils Partikel aus einem oder mehreren der oben erwähnten Metalle enthalten, gemischt werden. Falls beispielhaft eine poröse Diffusionslotschicht hergestellt werden soll, die Metallpartikel mit einer intermetallischen Ag₃Sn-Phase enthält, werden drei Teile einer das Metall (Ag) der ersten Metallkomponente enthaltenden ersten Paste mit einem Teil der das Metall (Sn) der zweiten Metallkomponente enthaltenden Paste gemischt.
Das Aufbringen der Lotpastenschicht 21, die die (z.B. verschiedenen) in dem flüssigen, viskosen oder wachsartigen Polymer oder Kombinationen davon dispergierten Metallpartikel enthält, kann durch Drucktechnologien wie etwa zum Beispiel Schablonendruck, Siebdruck, Tintenstrahldruck usw. durchgeführt werden. Andere Techniken für das Aufbringen der Paste, wie zum Beispiel Folienablösetechniken oder Dispensiertechniken, sind ebenfalls machbar. Alle diese Techniken gestatten gleichermaßen das Aufbringen einer steuerbaren Menge an Pastenmaterial auf der oberen Oberfläche 11 des elektrisch leitenden Trägers 10.
Die Dicke der Lotpastenschicht 21 kann im Wesentlichen gleichförmig sein. Ansonsten können Einebnungstechniken angewendet werden, um eine gleichförmige (konstante) Lotpastenschichtdicke bereitzustellen. Falls insbesondere Dispensiertechniken für das Aufbringen der Lotpastenschicht 21 verwendet werden, können Einebnungstechniken geeignet sein.
Optional kann der Träger 10, wie beispielhaft in 1B dargestellt, eine untere Oberfläche 12 aufweisen, die elektrisch leitend ist. Eine Lotpastenschicht 21 kann auch auf der unteren Oberfläche 12 aufgebracht werden. Bezüglich der Zusammensetzung der Lotpastenschicht 21 und der Techniken und Verfahren zum Aufbringen der Lotpastenschicht 21 auf der unteren Oberfläche 12 wird auf die obige Beschreibung Bezug genommen, um eine Wiederholung zu vermeiden.
Wie oben erwähnt, kann das Polymermaterial zum Beispiel ein B-Stufen Polymer sein. Hierbei werden härtbare B-Stufen Polymere als Polymere verstanden, die allgemein in zwei Stufen gehärtet werden können, die als Vorhärtestufe und (finale) Härtestufe bezeichnet werden. Solche Polymere sind im Allgemeinen nach der Abscheidung beispielsweise auf einer Trägeroberfläche (wie etwa zum Beispiel der Oberfläche 11 oder 12 des Trägers 10) fließfähig und/oder während des Vorhärtens fließfähig. Das Vorhärten kann das B-Stufen Polymer in einen festen Zustand umwandeln und bewirkt, dass die Lotpastenschicht 21 an dem elektrisch leitenden Träger 10 klebt bzw. haftet. Während und nach der finalen Härtung, wenn das Vernetzen des Polymermaterials im Allgemeinen abgeschlossen ist, ist das Material nicht länger fließfähig.
Ein härtbares B-Stufen Polymer kann eines oder mehrere verschiedene Materialien umfassen, einschließlich beispielsweise Polymere vom Typ α-Terpineol, Cyanacrylate, Polyimide, Polyimid-Polymere, usw. Das Polymer kann einen Kleber umfassen. Beispielsweise kann der Kleber einen Epoxidkleber in der Form eines B-Stufen Harzes, einen Acryl- oder Cyanacrylat-Kleber in der Form eines B-Stufen Harzes, eines wärmehärtenden Polymers mit einem Epoxidharz und einem Polyaminhärter usw. umfassen.
Gemäß 1C kann das härtbare B-Stufen Polymer in der Lotpastenschicht durch Einwirken von z.B. Wärme, UV-Strahlung, Gammastrahlung oder anderen Techniken vorgehärtet werden. Gemäß verschiedenen Ausführungsformen kann das Vorhärten zum Beispiel durch das Einwirken von Wärme bei einer ersten Temperatur Tc erreicht werden. Beispielhaft kann Tc kleiner oder gleich etwa 100°C betragen. Das Polymermaterial kann auch ein Lösemittel oder eine Flüssigkeit sein, das/die während des Vorhärtens verdampfen kann.
Vorgehärtete Lotpastenschichten sind mit den Bezugszeichen 21a bezeichnet. Falls kein B-Stufen Polymermaterial verwendet wird, entfällt der unter Bezugnahme auf 1C dargestellte Prozess und das Bezugszeichen 21a bezieht sich auf eine Lotpastenschicht, die mit der Lotpastenschicht 21 identisch ist.
Gemäß 1D wird ein Halbleiterchip 30 auf der vorgehärteten Lotpastenschicht 21a (oder auf der Lotpastenschicht 21, falls kein B-Stufen Polymermaterial verwendet wird) platziert. Beispielhaft kann der Halbleiterchip 30 eine nicht gezeigte Chipelektrode an einer unteren Oberfläche 32 des Halbleiterchips 30 aufweisen. Optional kann die Chipelektrode an der unteren Oberfläche 32 des Halbleiterchips 30 durch eine Zwischenschicht 40 bedeckt werden, die aus einem oder mehreren Materialien der ersten Metallkomponente (z.B. Ag, Cu, Au, In) und/oder aus einem oder mehreren der Materialien der zweiten Metallkomponente (z.B. Sn, Zn) besteht. Beispielhaft kann die Zwischenschicht 40 Ag umfassen oder daraus bestehen oder kann mit Ag beschichtetes Sn umfassen oder daraus bestehen usw. Die Zwischenschicht 40 kann anstoßend an die vorgehärtete Lotpastenschicht 21a (oder Lotpastenschicht 21) angeordnet sein.
Der Halbleiterchip 30 kann weiterhin eine oder mehrere Chipelektroden an einer oberen Oberfläche 31 des Halbleiterchips 30 umfassen. Wie oben beschrieben, kann der Halbleiterchip 30 ein vertikales Halbleiterelement und/oder ein Leistungsbauelement sein. Beispielhaft können sich eine Source-Elektrode und Gate-Elektrode eines Leistungs-MOSFET auf der oberen Oberfläche 31 befinden, während die Drain-Elektrode des Leistungs-MOSFET auf der unteren Hauptoberfläche 32 angeordnet sein kann.
1E zeigt schematisch, dass die vorgehärtete Lotpastenschicht 21a (oder die Lotpastenschicht 21, falls kein Vorhärten durchgeführt wird) bis zu einer Temperatur Ts erhitzt wird, um den Halbleiterchip 30 fest an den elektrisch leitenden Träger 10 anzubringen. Beispielhaft kann Wärme durch eine Heizplatte aufgebracht werden, auf der der elektrisch leitende Träger 10 und der Halbleiterchip 30 platziert werden.
Nachfolgend umfasst, falls nicht etwas anderes angegeben, der Ausdruck Lotpastenschicht 21 sowohl eine nicht vorgehärtete Lotpastenschicht 21 als auch eine vorgehärtete Lotpastenschicht 21a. Während des Einwirkens von Wärme wird die Lotpastenschicht 21 einem Diffusionslotprozess unterzogen. Insbesondere schmilzt Metallmaterial der zweiten Komponente nicht, da die Temperatur Ts unter dem Schmelzpunkt der zweiten Metallkomponente gehalten wird. Beispielhaft weist Sn eine Schmelztemperatur von 232°C auf. Die Lotpastenschicht 21 wird einer maximalen Temperatur Ts ausgesetzt, die unter 232°C liegt. Beispielsweise kann die auf die Lotpastenschicht einwirkende maximale Temperatur unter 220°C, 200°C, 180°C oder 150°C liegen.
Bei der einwirkenden Temperatur Ts können auch die Partikel der ersten Metallkomponente (z.B. Ag, Cu, Au, In) nicht schmelzen. Deshalb wird die kornartige Partikelstruktur der Lotpastenschicht 21 während des Einwirkens von Wärme in 1E im Wesentlichen aufrechterhalten.
Ein äußerer Druck P kann während des Einwirkens von Wärme ausgeübt werden. Beispielhaft kann der äußere Druck in einem Bereich von 3 bis 40 MPa, ganz besonders 5 bis 20 MPa, liegen. Selbst falls kein äußerer Druck P ausgeübt wird, wird die kornartige, partikelartige Struktur der Lotpastenschicht 21 beibehalten. Das Ausüben von Druck kann jedoch die Dichte vergrößern oder die Porosität oder die innere Kontaktfläche zwischen Partikeln der in 1E ausgebildeten porösen Diffusionslotschicht beeinflussen.
Während des Einwirkens von Wärme und zum Beispiel Druck entsteht die intermetallische Phase. Die Ausbildung der intermetallischen Phase wird durch Erhöhen der Temperatur und des ausgeübten Drucks gefördert oder beschleunigt. Je höher die Temperatur, umso höher ist die Diffusionsdynamik in und zwischen benachbarten Partikeln. Je höher der Druck, umso intensiver ist der Kontakt zwischen benachbarten Partikeln, was auch die Ausbildung der metallischen Phase insbesondere an den Grenzen benachbarter Partikel (von verschiedenen Metallen) fördert.
Gleichzeitig mit der Ausbildung einer intermetallischen Phase wird die Lotpastenschicht 21 gesintert. Zu dem Sintern kann es auch zwischen Partikeln des gleichen Metalls kommen. Sowohl das Sintern als auch die Ausbildung der intermetallischen Phase bewirken, dass die Lotpastenschicht eine hohe elektrische und thermische Leitfähigkeit und fortgeschrittene mechanische Eigenschaften erhält. Insbesondere sorgt die poröse Diffusionslotschicht für ein mechanisch sicheres, starkes und dauerhaftes Anbringen des Halbleiterchips 30 an den elektrisch leitenden Träger 10, während ein stressarmes (d.h. spannungsarmes) Bonden zwischen dem Halbleiterchip 30 und dem elektrisch leitenden Träger 10 gestattet wird. Somit können die stressarmen, mechanisch stabilen und thermisch und elektrisch sehr gut leitenden Bondstellen bei hohen Ausbeuten und geringen Kosten erhalten werden.
Unter weiterer Bezugnahme auf 1E ist anzumerken, dass das Einwirken von Wärme auch bewirken kann, dass das Polymermaterial aus der porösen Diffusionslotschicht 22 verdampft. Insbesondere kann das Polymermaterial je nach dem verwendeten Polymermaterial (z.B. im Fall eines B-Stufen Materials) während des Einwirkens von Wärme größtenteils oder fast ganz von der porösen Diffusionslotschicht 22 entfernt werden. Wie in der Technik des Sinterns bekannt ist, kann das Polymermaterial als ein organisches Ausbrennmaterial (Burnout-Material) wirken, das einen Effekt auf die Struktur (z.B. Porosität, mittleres Porenvolumen, Porendichte) der porösen Diffusionslotschicht 22 haben kann. Die poröse Diffusionslotschicht 22 kann somit aus gesinterten Partikeln bestehen, die eine intermetallische Phase einer ersten Metallkomponente, einer zweiten Metallkomponente und optional weitere Metallkomponenten umfassen, und aus in den Räumen zwischen den gesinterten Metallpartikeln ausgebildeten Hohlräumen.
Die 2A–2D exemplifizieren Stadien eines Prozesses des Anbringens eines Halbleiterchips 30 an einem elektrisch leitenden Träger 10. In Verbindung mit 2A–2D beschriebene Aspekte des Prozesses können mit den hierin in Verbindung mit anderen Figuren beschriebenen Prozessen kombiniert werden und umgekehrt.
In 2A wird ein elektrisch leitender Träger 10 bereitgestellt. Es wird auf die entsprechende Beschreibung zu 1A Bezug genommen.
In 2B wird eine Lotpastenschicht 21 auf einer oberen Oberfläche 11 des elektrisch leitenden Trägers 10 abgeschieden. Im Gegensatz zu dem in 1B gezeigten Beispiel ist die Lotpastenschicht 21 strukturiert. Das heißt, entweder während der Abscheidung oder mit Hilfe der nachfolgenden Verarbeitung wie etwa zum Beispiel Maskieren, Ätzen usw. kann die Lotpastenschicht 21 so ausgelegt werden, dass sie eine spezifische gewünschte seitliche Gestalt und Erstreckung aufweist. Beispielhaft kann die Lotpastenschicht 21 in 2B die Form eines Kontaktflecks, d.h. einer flachen Kontaktschicht, oder eines länglichen Leiters aufweisen. Die Lotpastenschicht 21 wird möglicherweise nur auf der oberen Oberfläche 11 des elektrisch leitenden Trägers 10 abgeschieden. Das heißt, die untere Oberfläche 12 des elektrisch leitenden Trägers 10 kann im Gegensatz zu 1B exponiert bleiben. Natürlich kann bei allen Ausführungsformen eine willkürliche Anzahl an Oberflächen des elektrisch leitenden Trägers 10 durch eine Lotpastenschicht 21 bedeckt werden.
In 2C wird der Halbleiterchip 30 auf der strukturierten Lotpastenschicht 21 platziert. Wie zuvor beschrieben, kann der Halbleiterchip 30 entweder mit einer zwischen der Lotpastenschicht 21 und einer nicht gezeigten unteren Elektrode des Halbleiterchips 30 angeordneten Zwischenschicht 40 ausgestattet oder nicht ausgestattet sein. Es kann auch möglich sein, dass die Zwischenschicht 40 auf der oberen Oberfläche der Lotpastenschicht 21 abgeschieden wird und der Halbleiterchip 30 auf der zuvor abgeschiedenen Zwischenschicht 40 platziert wird. Weiterhin kann die Zwischenschicht 40 eine gesinterte Schicht sein. Bezüglich der Materialien, aus denen die Zwischenschicht 40 ausgebildet werden kann, wird auf die obige Offenbarung Bezug genommen.
Weiter zu 2C kann die Lotpastenschicht 21 eine vorgehärtete Lotpastenschicht 21a sein, wie zuvor unter Bezugnahme auf 1C und 1D beschrieben.
Gemäß 2D wird der Halbleiterchip 30 durch das Einwirken von Wärme T und z.B. Druck P an dem elektrisch leitenden Träger 10 fixiert. Während dieses Prozesses wird die poröse Diffusionslotschicht 22 ausgebildet. Struktur, Zusammensetzung, Dicke und alle anderen Eigenschaften der porösen Diffusionslotschicht 22 wie in 2D gezeigt können zu den oben dargelegten entsprechenden Eigenschaften identisch sein.
Die 3A–3D, exemplifizieren Stadien eines Prozesses des Anbringens eines Halbleiterchips 30 an einem elektrisch leitenden Träger 10. In Verbindung mit 1A–1E und 2A–2D beschriebene Aspekte des Prozesses können mit nachfolgend beschriebenen Prozessen kombiniert werden und umgekehrt.
In 3A wird ein elektrisch leitender Träger 10 bereitgestellt. Es wird auf die entsprechende Beschreibung zu 1A und 2A Bezug genommen.
In 3B ist eine obere Oberfläche 11 des elektrisch leitenden Trägers 10 durch eine Beschichtungsschicht 50 bedeckt. Die Beschichtungsschicht 50 kann Metalle mit einem niedrigen Schmelzpunkt wie etwa z.B. Sn oder Zn umfassen oder daraus bestehen. Die Beschichtungsschicht 50 kann weiterhin eine dünne (z.B. etwa 10–200 nm, z.B. etwa 100 nm) Korrosionsschutzschicht umfassen, die ein Edelmetall wie etwa z.B. Ag, Au, Pd usw. umfasst oder daraus besteht. Die Korrosionsschutzschicht verhindert die Oxidation des darunter liegenden niedrigschmelzenden Metalls der Beschichtungsschicht 50.
Beispielhaft kann, wie in 3B gezeigt, auch die untere Oberfläche 12 des elektrisch leitenden Trägers 10 durch eine Beschichtungsschicht 50 bedeckt sein.
In 3C wird der Halbleiterchip 30 auf dem elektrisch leitenden Träger 10 platziert. Wie zuvor beschrieben, kann der Halbleiterchip 30 eine obere Oberfläche 31 und eine untere Oberfläche 32 aufweisen. Jede dieser Oberflächen 31, 32 kann eine oder mehrere nicht gezeigte Chipelektroden enthalten. In 3C bedeckt eine Lotpastenschicht 121 eine Elektrode an der unteren Oberfläche 32 des Halbleiterchips 30. Die Lotpastenschicht 121 kann hinsichtlich aller Eigenschaften identisch mit der Lotpastenschicht 21 oder vorgehärteten Lotpastenschichten 21a sein. Im letzteren Fall muss zuvor ein vorhärtender Temperaturprozess, wie in Verbindung mit 1C beschrieben, durchgeführt werden. Ein Beispiel des Herstellens des Halbleiterchips 30 mit der Lotpastenschicht 121 wird weiter unten in Verbindung mit 4C beschrieben.
In 3D wird der Halbleiterchip 30 durch das Einwirken von Wärme (Temperatur Ts an der Lotpastenschicht 121) und Druck P an dem elektrisch leitenden Träger 10 befestigt. Auf diese Weise wird, wie oben erläutert, die Lotpastenschicht 121 (oder vorgehärtete Lotpastenschicht 121a) in die poröse Diffusionslotschicht 122 umgewandelt. Die poröse Diffusionslotschicht 122 kann hinsichtlich aller Eigenschaften identisch mit der porösen Diffusionslotschicht 22 sein, deshalb wird auf die entsprechende Offenbarung hierin Bezug genommen, um eine Wiederholung zu vermeiden.
Wie beispielhaft in den 3B–3D dargestellt, kann auch die untere Oberfläche 12 des Trägers 10 optional von einer Beschichtungsschicht 50 bedeckt sein. In diesem Fall kann ähnlich dem in Verbindung mit 1A–1E beschriebenen beispielhaften Prozess ein Halbleiterchip 30 ebenfalls (z.B. gleichzeitig) an der unteren Oberfläche 12 des elektrisch leitenden Trägers 10 fixiert werden.
Die 4A–4D exemplifizieren Stadien eines Prozesses des Bereitstellens eines Halbleiterchips 30, der mit einer Lotpastenschicht 121 (einschließlich einer vorgehärteten Lotpastenschicht 121a) ausgestattet ist, wie in 3C des oben beschriebenen Prozesses verwendet.
In 4A wird ein Halbleiter-Wafer 200 bereitgestellt. Der Halbleiter-Wafer 200 kann in vorausgegangenen Halbleiter-Wafer-Verarbeitungsschritten ausgebildete integrierte Schaltungen enthalten. Weiterhin wurden beispielhaft auch mit den jeweiligen integrierten Schaltungen assoziierte Chipelektroden in vorausgegangenen Wafer-Verarbeitungsschritten erzeugt und können sich auf der unteren Hauptoberfläche und optional auch auf der oberen Hauptoberfläche des Halbleiter-Wafers 200 befinden.
In 4B wird eine Lotpastenschicht 221 auf der unteren Hauptoberfläche des Halbleiter-Wafers 200 abgeschieden. Die Lotpastenschicht 221 sowie die Techniken zum Aufbringen der Lotpastenschicht 221 auf den Wafer 200 können mit der Offenbarung der Lotpastenschicht 21 wie zuvor beschrieben identisch sein. Andere in der Wafer-Technologie bekannte Schichtausbildungs- und Verarbeitungstechniken wie etwa Aufschleudern, Sputtern, chemisches und/oder mechanisches Polieren (CMP) können ebenfalls verwendet werden. Insbesondere kann die Lotpastenschicht 221 die gleiche Zusammensetzung und die gleiche Dicke aufweisen und können optional (nicht gezeigt) auf die gleiche Weise wie weiter oben unter Bezugnahme auf die 1A–1E und 2A–2E erläutert strukturiert sein.
In 4C kann ähnlich wie 1C die Lotpastenschicht 221 vorgehärtet werden, um eine vorgehärtete Lotpastenschicht 221a zu erzeugen. Das Vorhärten kann zum Beispiel verwendet werden, falls die Lotpastenschicht 221 ein B-Stufen Polymermaterial enthält. Das Vorhärten erfolgt bei einer Temperatur Tc. Beispielhaft ist Tc kleiner als 100°C oder beträgt etwa 100°C. Alle in Verbindung mit 4A–4C beschriebenen Prozessschritte können auf Waferebene ausgeführt werden.
Wie in 4D gezeigt, werden die Halbleiterchips 30 dann voneinander getrennt, indem der Halbleiter-Wafer 20 und möglicherweise die Lotpastenschicht 212 (oder die vorgehärtete Lotpastenschicht 221a) zerlegt werden. Für den Trennschritt kann beispielhaft Sägen, Schneiden, Ätzen oder Laserstrahltrennen verwendet werden. Natürlich ist das Zerlegen der Lotpastenschicht 221 (oder der vorgehärteten Lotpastenschicht 221a) möglicherweise nicht notwendig, falls die Lotpastenschicht 221 vor der Zerlegung der Lotpastenschicht 221 strukturiert worden ist. 4D zeigt eine Anzahl individueller Halbleiterchips 30, die mit einer vorgehärteten Lotpastenschicht 121a ausgestattet sind, wie sie im Prozess von 3C verwendet werden kann.
Natürlich kann das Vorhärten der Lotpastenschicht 221, wie in 4C gezeigt, entfallen oder kann nach der Zerlegung des Halbleiter-Wafers 200 in individuelle Halbleiterchips 30 durchgeführt werden. Insbesondere könnten die in 4B–4C dargestellten Prozesse auch nach dem Zerlegungsschritt durchgeführt werden. Der in 4A–4D dargestellte Prozess kann auch für mit einer nicht vorgehärteten Lotpastenschicht 121 beschichtete Halbleiterchips 30 sorgen.
Die 5A–5C zeigen Aufnahmen eines Rasterelektronenmikroskops (REM), die die Struktur der porösen Diffusionslotschicht 22, 122 bei verschiedenen Vergrößerungen zeigen.
5A zeigt eine REM-Aufnahme, die eine zwischen einem Leadframe 10 und einem Halbleiterchip 30 bereitgestellte poröse Diffusionslotschicht 22, 122 zeigt. Weiterhin sind eine der Beschichtungsschicht 50 entsprechende Leadframeplattierung und eine einer Chipelektrode entsprechende Chiprückseitenmetallisierung 70 sichtbar. Bei diesem Beispiel besitzt die poröse Diffusionslotschicht 22, 122 eine Zusammensetzung aus 50 Gew.-% Ag und 50 Gew.-% Sn. Weiterhin wurden die Prozessparameter Ts = 150°C und P = 10 MPa verwendet.
Wie aus 5A ersichtlich ist, kann die poröse Diffusionslotschicht 22, 122 auf makroskopischem Maßstab recht inhomogen sein. Insbesondere sind große Hohlräume in der Größenordnung von Dutzenden von Mikrometern (d.h. in der Größenordnung der Schichtdicke) sichtbar.
5B ist eine REM-Aufnahme, die eine Teilansicht von 5A mit stärkerer Vergrößerung zeigt. Wie offensichtlich ist, weist die poröse Diffusionslotschicht 22, 122 über mindestens einen signifikanten Abschnitt der Diffusionslotschicht 22, 122 eine mikroskopische Porosität auf.
5C ist eine Vergrößerung eines Abschnitts von 5B. Wie in 5C zu sehen ist, wird eine durch gesinterte Partikel ausgebildete mikroskopische poröse Struktur in der porösen Diffusionslotschicht 22, 122 bereitgestellt. Wie aus der Aufnahme hervorgeht, wird die poröse Beschaffenheit durch gesinterte Partikel und Hohlräume gebildet. Die Partikel stehen mindestens teilweise miteinander in Kontakt. Durch Untersuchungen wurde verifiziert, dass in den Partikeln eine Ausbildung von intermetallischen Phasen erfolgt ist. Hier veranschaulicht die REM-Aufnahme beispielhaft, dass die poröse Struktur z.B. einige Partikel einer intermetallischen Ag₃Sn-Phase umfasst. Natürlich sind die Struktur und Zusammensetzung der porösen Diffusionslotschicht möglicherweise nicht über die ganze Schichtdicke hinweg vollständig homogen. Gebiete der porösen Diffusionslotschicht können dichter/weniger porös als andere Gebiete sein, und es kann auch stark komprimierte Gebiete mit so gut wie keiner oder nur sehr geringer Porosität geben. Selbst im Fall einer etwas inhomogenen Verteilung von Porosität in der Schicht werden jedoch die mechanischen Eigenschaften der Schicht insgesamt durch die poröse Struktur wesentlich verändert.
Die 6A–6D exemplifizieren Stadien eines Prozesses des Montierens eines Halbleiterchips 30 auf einem elektrisch leitenden Träger 10. Wie in 6A gezeigt, wird ein elektrisch leitender Träger 10 bereitgestellt.
Gemäß 6B kann der elektrisch leitende Träger 10 mit einer oder zwei Beschichtungsschichten 50 bereitgestellt werden, wie z.B. zuvor unter Bezugnahme auf 3B beschrieben.
In 6C wird ein Halbleiterchip 30 auf dem elektrisch leitenden Träger 10 platziert. Der Halbleiterchip 30 ist mit einer porösen Schicht 321 ausgestattet. Die poröse Schicht 321 kann zum Beispiel aus einem porösen Keramikmaterial oder porösen Silizium bestehen. Poröses Silizium kann durch Ätzen der entsprechenden Oberfläche (z.B. unteren Oberfläche 32) des Halbleiter-Wafers 200 oder des Halbleiterchips 30 erhalten werden.
Insbesondere kann der Halbleiterchip 30 mit der porösen Schicht 321 ähnlich dem in 4A–4D dargestellten Prozess hergestellt werden. Falls die poröse Schicht 321 eine poröse Siliziumschicht ist, wird der in 4B gezeigte Prozess in die Erzeugung dieser porösen Siliziumschicht 321 zum Beispiel durch Siliziumätzen (anstelle des Aufbringens der Lotpastenschicht 221) umgewandelt, und der in 4D gezeigte Prozess wird in die Individualisierung oder Zerlegung der entsprechenden Halbleiterchips 30 mit entsprechenden Abschnitten der porösen Siliziumschicht 321 umgewandelt. Falls die poröse Schicht 321 eine poröse Keramikschicht ist, wird der in 4B gezeigte Prozess in das Aufbringen einer porösen Keramikschicht 321 (anstelle der Lotpastenschicht 221) auf der unteren Oberfläche des Halbleiter-Wafers 200 umgewandelt, und der in 4D gezeigte Prozess wird in die Zerlegung der mit entsprechenden Sektionen der porösen Keramikschicht 321 ausgestatteten individuellen Halbleiterchips 30 umgewandelt.
Wieder zu dem in 6A–6D dargestellten Prozess rückkehrend, kann der Halbleiterchip 30 durch das Einwirken von Wärme (Temperatur Ts) und Druck P an dem elektrisch leitenden Träger 10 angebracht werden. Hier verbindet sich das niedrigschmelzende Material (z.B. Lotmaterial) der Beschichtungsschicht 50 mit einer nichtgezeigten Chipelektrode am Boden der porösen Schicht 321 und fixiert dadurch den Halbleiterchip 30 an dem elektrisch leitenden Träger 10. Die poröse Schicht 321 befindet sich zwischen der nichtgezeigten Chipelektrode und dem Volumenmaterial des Halbleiterchips 30 und sorgt für eine stressarme und mechanisch stabile Bondstelle zwischen dem Halbleiterchip 30 und dem elektrisch leitenden Träger 10.
Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann dieses Merkmal oder dieser Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie dies für eine beliebige gegebene oder bestimmte Anwendung gewünscht und vorteilhaft sein mag.
Während spezifische Ausführungsformen hier dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass angesichts der gezeigten und beschriebenen spezifischen Ausführungsformen viele Modifikationen vorgenommen werden können, Adaptationen durchgeführt werden können und Variationen implementiert werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen.

Claims

Halbleiterbauelement, das umfasst: einen elektrisch leitenden Träger; einen Halbleiterchip, der über dem Träger angeordnet ist; und eine poröse Diffusionslotschicht, die zwischen dem Träger und dem Halbleiterchip angeordnet ist.
Halbleiterbauelement nach Anspruch 1, wobei die poröse Diffusionslotschicht Partikel mit einer intermetallischen Phase umfasst.
Halbleiterbauelement nach Anspruch 2, wobei die Partikel eine erste Metallkomponente ausgewählt aus der Gruppe bestehend aus Ag, Cu, Au und In und eine zweite Metallkomponente ausgewählt aus der Gruppe bestehend aus Sn und Zn umfassen.
Halbleiterbauelement nach Anspruch 3, wobei die poröse Diffusionslotschicht eine chemische Zusammensetzung in Gewichtsprozent von 50% bis 75% der ersten Metallkomponente und von 25% bis 50% der zweiten Metallkomponente umfasst.
Halbleiterbauelement nach einem der Ansprüche 2 bis 4, wobei die Partikel der porösen Diffusionslotschicht gesintert oder interdiffundiert sind.
Halbleiterbauelement nach einem der vorhergehenden Ansprüche, weiterhin umfassend: eine zwischen dem Träger und der porösen Diffusionslotschicht angeordnete erste Zwischenschicht, wobei die erste Zwischenschicht Sn oder Zn umfasst.
Halbleiterbauelement nach Anspruch 6, wobei die erste Zwischenschicht eine durch eine Korrosionsschutzschicht ausgebildete Oberfläche umfasst.
Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die poröse Diffusionslotschicht eine Dicke in einem Bereich von 1 µm bis 50 µm umfasst.
Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der Träger ein Leadframe ist.
Halbleiterbauelement nach einem der vorhergehenden Ansprüche, weiterhin umfassend eine zwischen der porösen Diffusionslotschicht und dem Halbleiterchip angeordnete zweite Zwischenschicht, wobei die zweite Zwischenschicht eine gesinterte oder interdiffundierte Metallschicht umfasst.
Halbleiteranordnung, die umfasst: einen Halbleiterkörper, und eine Lotpastenschicht, die über mindestens eine Hauptoberfläche des Halbleiterkörpers angeordnet ist, wobei die Lotpastenschicht erste Partikel einer ersten Metallkomponente ausgewählt aus der Gruppe bestehend aus Ag, Cu, Au und In, zweite Partikel einer zweiten Metallkomponente ausgewählt aus der Gruppe bestehend aus Sn und Zn und ein die ersten Partikel und die zweiten Partikel einbettendes Polymermaterial umfasst.
Halbleiteranordnung nach Anspruch 11, wobei das Polymermaterial ein B-Stufen Polymermaterial umfasst.
Halbleiteranordnung nach Anspruch 12, wobei das B-Stufen Polymermaterial vorgehärtet ist.
Halbleiteranordnung nach einem der Ansprüche 11 bis 13, wobei das Polymermaterial ein Lösemittel oder eine Flüssigkeit ist.
Halbleiteranordnung nach Anspruch 14, wobei das Lösemittel oder die Flüssigkeit während des Vorhärtens verdampfbar ist.
Halbleiteranordnung nach einem der Ansprüche 11 bis 15, wobei der Gesamtmetallbeitrag der Lotpastenschicht eine chemische Zusammensetzung in Gewichtsprozent von 50% bis 75% der ersten Metallkomponente und von 25% bis 50% der zweiten Metallkomponente umfasst.
Verfahren zum Bonden eines Halbleiterchips auf einen elektrisch leitenden Träger, wobei das Verfahren umfasst: Ausbilden einer Lotpastenschicht auf dem elektrisch leitenden Träger, wobei die Lotpastenschicht erste Partikel einer ersten Metallkomponente und zweite Partikel einer zweiten Metallkomponente umfasst; Platzieren des Halbleiterchips auf der Lotpastenschicht und Erwärmen der Lotpastenschicht, um die Lotpastenschicht in eine poröse Diffusionslotschicht umzuwandeln.
Verfahren nach Anspruch 17, wobei eine auf die Lotpastenschicht während des Erwärmens einwirkende maximale Temperatur unter 220°C liegt.
Verfahren nach Anspruch 17 oder 18, weiterhin umfassend: Ausüben von äußerem Druck auf die Lotpastenschicht während des Erwärmens.
Verfahren nach Anspruch 19, wobei der äußere Druck in einem Bereich von 3 bis 40 MPa liegt.
Verfahren nach einem der Ansprüche 17 bis 20, wobei die Lotpastenschicht weiterhin ein die ersten Partikel und die zweiten Partikel einbettendes Polymermaterial umfasst.
Verfahren nach einem der Ansprüche 17 bis 21, wobei die ersten Partikel eine Metallkomponente ausgewählt aus der Gruppe bestehend aus Ag, Cu, Au und In umfassen und die zweiten Partikel eine zweite Metallkomponente ausgewählt aus der Gruppe bestehend aus Sn und Zn umfassen.
Verfahren zum Versehen eines Halbleiterchips mit einer Lotpastenschicht, wobei das Verfahren umfasst: Aufbringen einer Lotpastenschicht, die erste Partikel einer ersten Metallkomponente, zweite Partikel einer zweiten Metallkomponente und ein B-Stufen Polymermaterial umfasst, auf einer Waferoberfläche; Erwärmen der Lotpastenschicht, um das B-Stufen Polymermaterial vorzuhärten; und Vereinzeln des Wafers in mehrere Halbleiterchips.
Verfahren nach Anspruch 23, wobei das Aufbringen der Lotpastenschicht Drucken, Folienablösen, Dispensieren, Aufschleudern oder Sputtern umfasst.
Verfahren nach Anspruch 23 oder 24, wobei der Gesamtmetallbeitrag der Lotpastenschicht eine chemische Zusammensetzung in Gewichtsprozent von 50% bis 75% der ersten Metallkomponente und von 25% bis 50% der zweiten Metallkomponente umfasst.
Halbleiterbauelement, das Folgendes umfasst: einen elektrisch leitenden Träger; einen Halbleiterchip, der über dem Träger angeordnet ist; eine zwischen dem Träger und dem Halbleiterchip bereitgestellte Lotschicht, wobei der Halbleiterchip eine poröse Struktur nahe der Lotschicht aufweist.
Halbleiterbauelement nach Anspruch 26, wobei die poröse Struktur eine poröse Siliziumschicht oder eine poröse Keramikschicht ist.