WO2006057117A1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
WO2006057117A1
WO2006057117A1 PCT/JP2005/019003 JP2005019003W WO2006057117A1 WO 2006057117 A1 WO2006057117 A1 WO 2006057117A1 JP 2005019003 W JP2005019003 W JP 2005019003W WO 2006057117 A1 WO2006057117 A1 WO 2006057117A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
semiconductor device
wiring board
sealing resin
original substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/019003
Other languages
English (en)
French (fr)
Inventor
Kazumasa Tanida
Osamu Miyata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to CN2005800298787A priority Critical patent/CN101015053B/zh
Priority to US11/630,162 priority patent/US7928581B2/en
Publication of WO2006057117A1 publication Critical patent/WO2006057117A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/401—Package configurations characterised by multiple insulating or insulated package substrates, interposers or RDLs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/657—Shapes or dispositions of interconnections on sidewalls or bottom surfaces of the package substrates, interposers or redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/012—Manufacture or treatment of encapsulations on active surfaces of flip-chip devices, e.g. forming underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H05K2201/09181—Notches in edge pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1581—Treating the backside of the PCB, e.g. for heating during soldering or providing a liquid coating on the backside
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/856—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Definitions

  • the present invention relates to a semiconductor device including a wiring board and a semiconductor chip connected thereto, and a manufacturing method thereof.
  • Some semiconductor devices include a wiring board and a semiconductor chip connected with a functional surface on which a functional element is formed facing one surface of the wiring board.
  • a conductive film is formed on the wiring substrate from the one surface to which the semiconductor chip is connected to the other surface on the opposite side of the one surface through the end surface of the wiring substrate.
  • the conductive film is formed from the end surface of the wiring board to the other surface, and is formed on the one surface of the wiring board, the external connection portion for connecting the semiconductor device to the mounting board, and the semiconductor chip. And a wiring portion for connecting to the external connection portion.
  • a semiconductor chip is connected to each wiring board of a larger board (hereinafter referred to as “original board”) in which a plurality of wiring boards are formed, and then the original board is a wiring board. It is obtained by cutting into pieces. At this time, the original substrate is mechanically cut by a cutting tool such as a dicing blade.
  • the original board has a through hole penetrating the original board in the thickness direction across the boundary between adjacent wiring boards.
  • a wiring substrate having a conductive film including an external connection portion and a wiring portion is obtained.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-507414
  • the conductive film made of a metal material has ductility, when it is cut by the cutting tool, it extends by being dragged in the moving direction of the cutting tool, and generates a burr on the downstream side in the moving direction.
  • a semiconductor device having such a burr is mounted on a mounting board, it causes an electrical short circuit with other components mounted adjacently on the mounting board.
  • an electrical short circuit may occur on the mounting board even if the burrs are separated from the semiconductor device and fall on the mounting board, for example.
  • an object of the present invention is to provide a semiconductor device that does not have a conductive member, and a method of manufacturing a semiconductor device that can obtain such a semiconductor device. Means for solving the problem
  • a method for manufacturing a semiconductor device includes a method in which a plurality of wiring boards are formed and a conductive member formed across a boundary between the wiring boards adjacent to each other is at least one surface.
  • the step of preparing the original substrate and the semiconductor chip having the functional surface on which the functional element is formed are connected to each wiring substrate so that the functional surface faces the one surface with a predetermined interval.
  • the original board next to each other And a step of cutting along the boundary of the wiring board you.
  • the original substrate to which the semiconductor chip is connected for each wiring board is cut along the boundary between the wiring boards adjacent to each other, whereby the semiconductor chip is connected to the wiring board.
  • a semiconductor device can be obtained.
  • a cutting tool for example, a dicing blade, a cutting die, etc.
  • a cutting tool for example, a dicing blade, a cutting die, etc.
  • the conductive member is dragged and extended by the cutting tool by the sealing resin layer present on the downstream side in the moving direction of the cutting tool. Is prevented. Therefore, according to this manufacturing method, a semiconductor device having no burrs of the conductive member can be manufactured. And since this semiconductor device does not have a burr of a conductive member, when mounted on a mounting board, it can be connected with other components mounted on the mounting board. There is no risk of electrical shorting.
  • the step of cutting the original substrate includes the step of attaching a tape to the one surface (the surface to which the semiconductor chip is connected) of the original substrate and the original substrate to which the tape is attached. And a step of cutting along a boundary between the adjacent wiring boards.
  • the sealing resin layer is formed on the conductive member, the semiconductor chip and the semiconductor chip are formed on the original substrate as compared with the case where the sealing resin layer is not formed. The step between the non-existing area can be reduced and pasted on the tape.
  • the sealing resin layer may be formed on the one surface of the original substrate in a continuous region including between the semiconductor chip and on the conductive member. It is formed on almost the entire surface.
  • the resin constituting the sealing resin layer a known underfill material can be used.
  • the sealing resin layer formed on the conductive member is conventionally formed only between and near the original substrate (wiring substrate) and the semiconductor chip, and the underfill material is adjacent to the conductive member. It only needs to be enlarged to the vicinity of the boundary of the wiring board to be used (the end of the wiring board), and it need not be formed on the conductive member separately from the underfill material.
  • the original board may be formed with a through-hole penetrating the original board in the thickness direction at the boundary between the wiring boards adjacent to each other and in the force region.
  • the conductive member is Further, it may be formed continuously from the one surface to the other surface through the inner surface of the through hole.
  • the through hole becomes a groove formed in the end surface of the wiring board, and the conductive member formed in the through hole is the wiring board.
  • the conductive member is formed on the end face (groove).
  • the portion formed on the other surface of the conductive member is dragged and extended by the cutting tool by the original substrate existing on the downstream side in the moving direction of the cutting tool. It is prevented. Therefore, according to this manufacturing method, it is possible to obtain a semiconductor device that does not have a burr while having a conductive member that reaches the other surface through one surface force end face (groove) of the wiring board. [0012]
  • the semiconductor device obtained in this way has a portion formed in the groove (an end surface of the wiring board) and a portion formed on the other surface of the conductive member as external connection portions, for example, by soldering. , Can be connected to the electrode pad formed on the mounting substrate.
  • a semiconductor device has a wiring board and a functional surface on which a functional element is formed.
  • the functional surface is opposed to one surface of the wiring substrate, and between the one surface.
  • a semiconductor chip bonded to the wiring board at a predetermined interval; a conductive member formed on at least the one surface of the wiring board and having an end surface substantially flush with the wiring board; the wiring board and the semiconductor chip; And a sealing resin layer formed on the conductive member.
  • This semiconductor device can be manufactured by the above-described manufacturing method.
  • a groove may be formed on the end surface of the wiring board in the thickness direction of the wiring board.
  • the conductive member is connected to the one surface from the one surface through the inner surface of the groove. It may be formed continuously to reach the other surface on the opposite side.
  • the semiconductor device may further include a lid member formed so as to close the one surface side of the groove.
  • This semiconductor device can be manufactured using an original substrate on which the lid member is formed so as to close the through hole on the one surface side.
  • the sealing resin layer can be formed by forming an uncured (liquid) sealing resin film on the one surface of the original substrate and then curing the sealing resin.
  • the lid member can prevent uncured sealing resin from flowing into the through hole. Therefore, even when a conductive member formed on the inner surface of the through hole is used as an external connection portion, the external connection portion is covered with a sealing resin layer, and, for example, the connection by solder is obstructed. Can be prevented.
  • the lid member may be conductive.
  • the lid member may be connected to the conductive member.
  • the lid member may be a metal material.
  • the lid member may be formed by fitting.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is an illustrative perspective view showing an enlarged vicinity of an end surface of a wiring board in the semiconductor device shown in FIG.
  • FIG. 3A is a schematic cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 3B is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1.
  • FIG. 3B is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1.
  • 3C is a schematic cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 4 is a schematic side view showing a cut surface of the original substrate.
  • FIG. 5 is an illustrative sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 6 is an illustrative perspective view showing the vicinity of the end face of the wiring board in the semiconductor device shown in FIG. 5.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device 1 includes a wiring board 2 and a semiconductor chip 3 having a functional surface 3a on which a functional element 4 is formed.
  • the semiconductor chip 3 is connected to the front surface 2a of the wiring board 2 by a connecting member 5 so that the functional surface 3a is opposed to the front surface 2a and keeping a predetermined distance.
  • a conductive film 6 made of a metal material such as copper (Cu) is formed near the end face 2 e of the wiring board 2.
  • the conductive film 6 has an external connection portion 6T formed continuously over the end surface 2e and the surface (back surface) 2b opposite to the surface 2a, and the external connection portion 6T and the connection member 5 formed on the surface 2a.
  • the wiring part 6W and the external connection part 6T are integrally formed.
  • the connecting member 5 is formed on the wiring part 6W.
  • the wiring board 2 is larger than the semiconductor chip 3, and a region where the semiconductor chip 3 does not face exists at the peripheral edge of the wiring board 2.
  • a sealing resin layer 7 is formed over almost the entire surface 2 a of the wiring board 2. Sealing The resin layer 7 is made of a known underfill material. The sealing resin layer 7 is filled in a gap between the wiring board 2 and the semiconductor chip 3, thereby protecting the functional surface 3 a and the connection member 5 of the semiconductor chip 3. Further, the sealing resin layer 7 covers the wiring portion 6W of the conductive film 6.
  • the semiconductor device 1 can be connected to the mounting substrate through the external connection portion 6T, that is, the portion of the conductive film 6 formed on the end surface 2e and the back surface 2b of the wiring substrate 2. At this time, the external connection portion 6T and the electrode pad formed on the mounting substrate can be connected by solder.
  • FIG. 2 is an illustrative perspective view showing the vicinity of the end face 2e of the wiring board 2 in an enlarged manner.
  • a semi-cylindrical groove 8 is formed in the end surface 2 e of the wiring board 2 in the thickness direction of the wiring board 2.
  • the external connection portion 6T is formed along the inner surface of the groove 8 in the groove 8, and is formed so as to extend toward the inner side of the back surface 2b on the back surface 2b.
  • the wiring portion 6W is formed in a semicircular arc shape along the edge of the groove 8 at the connection portion with the external connection portion 6T.
  • End surface 7e (surface on the end surface 2e side in the in-plane direction of the wiring substrate 2) of the sealing resin layer 7 and end surface 6e of the external connection portion 6T (surface on the end surface 2e side in the in-plane direction of the wiring substrate 2) ) Is almost flush with the end face 2e of the wiring board 2.
  • 3A to 3C are schematic cross-sectional views for explaining the method for manufacturing the semiconductor device 1.
  • the semiconductor device 1 includes a larger substrate (hereinafter referred to as “original substrate”) 11 in which a plurality of wiring substrates 2 are formed. After the semiconductor chip 3 is connected to each wiring substrate 2, the original substrate 11 is It is obtained by cutting into two pieces of wiring board.
  • a through hole 12 penetrating the original substrate 11 in the thickness direction is formed in a region extending over the boundary between the wiring substrates 2 adjacent to each other.
  • a conductive film 13 made of the same metal material as the conductive film 6 is formed in a region corresponding to the conductive film 6 (see FIGS. 1 and 2) of the semiconductor device 1. ing.
  • the conductive film 13 is formed across the boundary between the wiring boards 2 adjacent to each other, and covers the inner wall of the through hole 12.
  • Such an original substrate 11 faces the surface 2a upward, and on the surface 2a, each wiring substrate 2 is connected to the surface 2a with a predetermined gap between the semiconductor chips 3 (FIG. 3A). (See)
  • the semiconductor chip 3 is connected with its functional surface 3a facing the surface 2a.
  • the connection member 5 of the semiconductor chip 3 is connected to the conductive film 13 (a portion corresponding to the wiring portion 6W).
  • a (liquid) sealing resin film 7P is formed (see FIG. 3B).
  • the uncured sealing resin film 7P fills the gap between the original substrate 11 and the semiconductor chip 3, and corresponds to the portion formed on the surface 2a of the conductive film 13, that is, the wiring portion 6W.
  • the part to be covered is almost completely covered.
  • the uncured resin is cured to obtain the sealing resin layer 7.
  • the sealing resin layer 7 is formed on the conductive film 13, the semiconductor chip 3 and the semiconductor chip are formed on the original substrate 11 as compared with the case where the sealing resin layer 7 is not formed.
  • the step D between the area where 3 is not present can be reduced and pasted on the tape 14.
  • the original substrate 11 is cut along the boundary of the wiring substrate 2 adjacent to each other together with the tape 14 and the support plate 15 (the cutting position C is indicated by a one-dot chain line in FIG. 3C).
  • 1 1 is made into pieces of the wiring board 2 to obtain the semiconductor device 1 shown in FIG.
  • FIG. 4 is a schematic side view showing a cut surface of the original substrate 11.
  • the original substrate is mechanically cut by a cutting tool such as a dicing blade B (shown by a two-dot chain line in FIG. 4).
  • a cutting tool such as a dicing blade B (shown by a two-dot chain line in FIG. 4).
  • the dicing blade B rotates in the vicinity of the portion where the original substrate 11 is to be cut so that the back surface 2b side force of the original substrate 11 also moves to the front surface 2a side and moves relative to it (see FIG. 4, the die cinder blade B Direction of rotation is indicated by arrow R).
  • the sealing resin layer 7 exists on the downstream side in the moving direction of the dicing blade B with respect to the wiring portion 6W equivalent portion 13W of the conductive film 13.
  • a portion of the conductive film 13 formed on the back surface 2b is die-sinked.
  • the original substrate 11 exists on the downstream side of the moving direction of the raid B.
  • the wiring portion 6W equivalent portion 13W and the portion formed on the back surface 2b of the conductive film 13 are not dragged by the dicing blade B to cause burrs. That is, if the sealing resin layer 7 is not present, the wiring portion 6W equivalent portion 13W of the conductive film 13 is extended by being dragged to the dicing blade B, and the burr 16 (see FIG. 4). 2). However, since the sealing resin layer 7 is present, it cannot extend in the relative movement direction of the dicing blade B, so that the glue 16 does not occur.
  • the semiconductor device 1 having no burr of the conductive member 6 can be manufactured.
  • the semiconductor device 1 does not have the thread of the conductive member 6, when it is mounted on the mounting board, an electrical short circuit with other components mounted on the mounting board is prevented. There is no risk.
  • the sealing resin layer 7 formed on the wiring portion 6W equivalent portion 13W of the conductive film 13 has conventionally been provided between the original substrate 11 (wiring substrate 2) and the semiconductor chip 3 and If the underfill material is formed only in the vicinity of the wiring board 2 and is expanded to the vicinity of the boundary between the wiring boards 2 adjacent to each other.
  • FIG. 5 is a schematic cross-sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention.
  • the same reference numerals as those in FIG. 1 are assigned to portions corresponding to the respective portions shown in FIG.
  • the semiconductor device 21 includes a wiring board 2 and a semiconductor chip 3 connected to the wiring board 2 with a functional surface 3a facing each other.
  • a conductive film 6 made of a metal material such as copper (Cu) is formed near the end face 2e of the wiring board 2.
  • the conductive film 6 has an external connection portion 6T formed continuously over the end surface 2e and the surface (back surface) 2b opposite to the front surface 2a, and the external connection portion 6T and the connection member 5 formed on the front surface 2a. Including the wiring section 6W that connects the two.
  • FIG. 6 is an illustrative perspective view showing, in an enlarged manner, the vicinity of the end face 2 e of the wiring board 2 in the semiconductor device 21.
  • a semi-cylindrical groove 8 is formed in the end face 2e in the thickness direction of the wiring board 2.
  • the external connection portion 6T is formed along the inner surface of the groove 8 in the groove 8.
  • a cover wiring 22 is formed so as to close the surface 2a side of the groove 8.
  • the lid member 22 has a surface 2a Is formed on the groove 8 and on the periphery thereof in a plan view looking down vertically, and has a semicircular shape.
  • the lid wiring 22 has conductivity, and is made of the same metal material as that of the conductive film 6, for example.
  • the end face 7e of the sealing resin layer 7, the end face 6e of the external connection portion 6T, and the end face 22e of the cover wiring 22 are the end faces of the wiring board 2. It is almost flush with 2e.
  • the semiconductor device 21 can be manufactured by a manufacturing method similar to the manufacturing method of the semiconductor device 1.
  • the base substrate 11 may be formed with a cover wiring 23 (indicated by a two-dot chain line in FIG. 4) covering the wiring portion 6W and closing the surface 2a side of the through hole 12.
  • the uncured (liquid) sealing resin film 7P is formed on the surface 2a of the original substrate 11, the uncured sealing resin flows into the through hole 12 by the lid wiring 23. Can be prevented. Therefore, after curing the uncured sealing resin, the sealing resin layer 7 can be made not to exist in the through hole 12.
  • the lid wiring 23 formed on the original substrate 11 becomes the lid wiring 22 that closes the surface 2 a side of the groove 8.
  • the sealing resin layer 7 does not need to be formed on the entire surface 2a of the original substrate 11. In the region where the semiconductor chip 3 is not opposed, the sealing resin layer 7 may not be formed in a region other than the conductive film 13. . Even in this case, it is possible to prevent the generation of a slack when the original substrate 11 is cut.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

　複数の配線基板(2)が作り込まれ、互いに隣接する上記配線基板の境界にまたがって形成された導電部材(13)を少なくとも一方表面(2a)に有する元基板(11)を用意する工程と、機能素子(4)が形成された機能面(3a)を有する半導体チップ(3)を、各配線基板に対して、その機能面が上記一方表面と所定間隔を隔てて対向するように接続するチップ接続工程と、このチップ接続工程の後、上記元基板と上記半導体チップとの隙間、および上記導電部材上に封止樹脂層(7)を形成する封止樹脂層形成工程と、この封止樹脂層形成工程の後、上記元基板と切断工具(B)とを、その切断工具が上記元基板の上記一方表面と反対側の他方表面(2b)から上記一方表面に抜けるように相対移動させることにより、上記元基板を、互いに隣接する上記配線基板の境界に沿って切断する工程とを含む、半導体装置(1,21)の製造方法である。                                                                         

Description

明 細 書
半導体装置の製造方法および半導体装置
技術分野
[0001] この発明は、配線基板とその上に接続された半導体チップとを備えた半導体装置 およびその製造方法に関する。
背景技術
[0002] 半導体装置には、配線基板と、機能素子が形成された機能面をこの配線基板の一 方表面に対向させて接続された半導体チップとを備えたものがある。
配線基板には、半導体チップが接続された上記一方表面から、配線基板の端面を 経て上記一方表面の反対側の他方表面に至る導電膜が形成されて 、る。この導電 膜は、配線基板の端面から上記他方表面に渡って形成され、この半導体装置を実装 基板に接続するための外部接続部と、配線基板の上記一方表面に形成され、半導 体チップと外部接続部とを接続する配線部とを含む。
[0003] このような半導体装置は、複数の配線基板が作り込まれたより大きな基板 (以下、「 元基板」という。）の各配線基板に半導体チップが接続された後、元基板が配線基板 の個片に切り分けられて得られる。この際、元基板は、たとえば、ダイシングブレード などの切断工具により機械的に切断される。
元基板には、隣接する配線基板の境界にまたがって、元基板を厚さ方向に貫通す るスルーホールが形成されており、このスルーホールの内面や配線基板においてス ルーホール付近の上記一方表面および他方表面には、金属材料からなる導電膜が 形成されている。この導電膜が元基板とともに切断されることにより、外部接続部およ び配線部を含む導電膜を備えた配線基板が得られる。
特許文献 1：特開 2002— 507414号公報
発明の開示
発明が解決しょうとする課題
[0004] ところが、金属材料力 なる導電膜は、延性を有するため、切断工具により切断され る際、切断工具の移動方向に引きずられて延び、その移動方向下流側にバリを生じ る。このようなバリを有する半導体装置が、実装基板に実装されると、実装基板上に 隣接して実装される他の部品等との間で電気的短絡を生じる原因となる。また、バリ が半導体装置力 分離し、たとえば、実装基板上に落ちることによつても実装基板上 で電気的短絡が生じることがある。
[0005] そこで、この発明の目的は、導電部材のノリを有さない半導体装置およびそのよう な半導体装置を得ることができる半導体装置の製造方法を提供することである。 課題を解決するための手段
[0006] この発明の第 1の局面に係る半導体装置の製造方法は、複数の配線基板が作り込 まれ、互いに隣接する上記配線基板の境界にまたがって形成された導電部材を少な くとも一方表面に有する元基板を用意する工程と、機能素子が形成された機能面を 有する半導体チップを、各配線基板に対して、その機能面が上記一方表面と所定間 隔を隔てて対向するように接続するチップ接続工程と、このチップ接続工程の後、上 記元基板と上記半導体チップとの隙間、および上記導電部材上に封止榭脂層を形 成する封止榭脂層形成工程と、この封止榭脂層形成工程の後、上記元基板と切断 工具とを、その切断工具が上記元基板の上記一方表面と反対側の他方表面力 上 記一方表面に抜けるように相対移動させることにより、上記元基板を、互いに隣接す る上記配線基板の境界に沿って切断する工程とを含む。
[0007] この発明によれば、各配線基板毎に半導体チップが接続された元基板を、互いに 隣接する配線基板の境界に沿って切断することにより、配線基板に半導体チップが 接続された構成の半導体装置を得ることができる。
元基板を切断する工程では、切断工具 (たとえば、ダイシングブレード、カット金型 など）は、元基板に対して、封止榭脂層が形成されている一方表面と反対側の他方 表面側から一方表面側に抜けるように相対的に移動される。このとき、たとえ導電部 材が延性を有する金属材料力 なる場合であっても、切断工具の移動方向下流側に 存在する封止榭脂層によって、その導電部材が切断工具に引きずられて延びること が防止される。したがって、この製造方法によれば、導電部材のバリを有さない半導 体装置を製造できる。そして、この半導体装置では、導電部材のバリを有しないので 、実装基板に実装されたときに、その実装基板上に実装される他の部品との間での 電気的な短絡を生じるおそれがな ヽ。
[0008] 上記元基板を切断する工程は、上記元基板の上記一方表面（上記半導体チップ が接続された面）にテープを貼り付ける工程と、上記テープが貼り付けられた上記元 基板を、互いに隣接する上記配線基板の境界に沿って切断する工程とを含んでいて もよい。この場合、導電部材上に、封止榭脂層が形成されていることにより、この封止 榭脂層が形成されていない場合と比べて、元基板上において、半導体チップと、半 導体チップが存在していない領域との間の段差を小さくして、テープに貼り付けること ができる。
[0009] 上記封止榭脂層は、上記元基板の上記一方表面において、上記半導体チップと の間および上記導電部材上を含む連続した領域に形成されて!ヽてもよく、たとえば、 上記一方表面のほぼ全面に形成されて 、てもよ 、。
封止榭脂層を構成する榭脂としては、公知のアンダーフィル材を用いることができる 。導電部材上に形成する封止榭脂層は、従来、元基板 (配線基板)と半導体チップと の間およびその付近にのみ形成されて 、たアンダーフィル材を、導電部材が形成さ れた隣接する配線基板の境界 (配線基板の端部)付近まで拡大して形成すればよく 、アンダーフィル材と別に導電部材上に形成する必要はな 、。
[0010] 上記元基板には、互いに隣接する上記配線基板の境界にまた力 領域に上記元 基板を厚さ方向に貫通するスルーホールが形成されていてもよぐこの場合、上記導 電部材が、上記一方表面から上記スルーホールの内面を経て上記他方表面に至る ように連続して形成されて 、てもよ 、。
この場合、元基板を、互いに隣接する配線基板の境界に沿って切断することにより 、スルーホールは配線基板の端面に形成された溝となり、スルーホール内に形成さ れた導電部材は、配線基板の端面 (溝）に形成された導電部材となる。
[0011] この構成によれば、元基板を切断する工程では、導電部材の他方表面に形成され た部分は、切断工具の移動方向下流側に存在する元基板によって、切断工具に引 きずられ延びることが防止される。したがって、この製造方法によれば、配線基板の 一方表面力 端面 (溝)を経て他方表面に至る導電部材を有しつつ、バリを有さない 半導体装置を得ることができる。 [0012] このようにして得られた半導体装置は、導電部材のうち、溝内（配線基板の端面）に 形成された部分および他方表面に形成された部分を外部接続部として、たとえば、 半田により、実装基板に形成された電極パッドに接続できる。
この発明の第 2の局面に係る半導体装置は、配線基板と、機能素子が形成された 機能面を有し、この機能面を上記配線基板の一方表面に対向させて、この一方表面 との間に所定間隔を保持して接合された半導体チップと、上記配線基板の少なくとも 上記一方表面上に形成され、上記配線基板とほぼ面一の端面を有する導電部材と、 上記配線基板と上記半導体チップとの間および上記導電部材上に形成された封止 榭脂層とを含む。
[0013] この半導体装置は、上述の製造方法により製造できる。
上記配線基板の端面には、上記配線基板の厚さ方向に渡って溝が形成されて ヽ てもよく、この場合、上記導電部材は、上記一方表面から上記溝の内面を経て上記 一方表面と反対側の他方表面に至るように連続して形成されて 、てもよ 、。
この半導体装置は、上記溝の上記一方表面側を塞ぐように形成された蓋部材をさ らに含んでもよい。
[0014] この半導体装置は、上記一方表面側にお!、て、上記スルーホールを塞ぐように蓋 部材が形成された元基板を用いて製造することができる。封止榭脂層は、未硬化 (液 状)の封止榭脂をこの元基板の上記一方表面に膜状に形成した後、この封止榭脂を 硬化させることにより形成できる。この場合、蓋部材により、未硬化の封止榭脂がスル 一ホール内に流れ込むことを防止できる。したがって、スルーホールの内面に形成さ れた導電部材を外部接続部として用いる場合であっても、この外部接続部が封止榭 脂層に覆われて、たとえば、半田による接続が阻害されることを防止できる。
[0015] 蓋部材は、導電性を有するものであってもよぐこの場合、蓋部材は、導電部材に 接続されていてもよい。蓋部材は金属材料カゝらなってもよぐこの場合、蓋部材はめ つきにより形成されてもよい。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を 参照して次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明 [0016] [図 1]本発明の第 1の実施形態に係る半導体装置の構造を示す図解的な断面図であ る。
[図 2]図 1に示す半導体装置において、配線基板の端面付近を拡大して示す図解的 な斜視図である。
[図 3A]図 1に示す半導体装置の製造方法を説明するための図解的な断面図である
[図 3B]図 1に示す半導体装置の製造方法を説明するための図解的な断面図である。
[図 3C]図 1に示す半導体装置の製造方法を説明するための図解的な断面図である
[図 4]元基板の切断面を示す図解的な側面図である。
[図 5]本発明の第 2の実施形態に係る半導体装置の構造を示す図解的な断面図であ る。
[図 6]図 5に示す半導体装置において、配線基板の端面付近を拡大して示す図解的 な斜視図である。
発明を実施するための最良の形態
[0017] 図 1は、本発明の第 1の実施形態に係る半導体装置の構造を示す図解的な断面図 である。
この半導体装置 1は、配線基板 2と、機能素子 4が形成された機能面 3aを有する半 導体チップ 3とを備えている。半導体チップ 3は、配線基板 2の表面 2aに機能面 3aを 対向させて、接続部材 5によって、表面 2aと所定間隔を保つように接続されている。
[0018] 配線基板 2の端面 2e付近には、銅 (Cu)などの金属材料カゝらなる導電膜 6が形成さ れている。導電膜 6は、端面 2eと、表面 2aの反対側の面 (裏面） 2bとに渡って連続し て形成された外部接続部 6Tと、表面 2aに形成され、外部接続部 6Tと接続部材 5と を接続する配線部 6Wとを含んでいる。配線部 6Wと外部接続部 6Tとは、一体に形 成されている。接続部材 5は、配線部 6Wの上に形成されている。
[0019] 表面 2aを垂直に見下ろす平面視において、配線基板 2は半導体チップ 3より大きく 、配線基板 2の周縁部には、半導体チップ 3が対向していない領域が存在している。 配線基板 2の表面 2aのほぼ全面に渡って、封止榭脂層 7が形成されている。封止 榭脂層 7は、公知のアンダーフィル材カゝらなる。封止榭脂層 7は、配線基板 2と半導 体チップ 3との隙間に充填されており、これにより、半導体チップ 3の機能面 3aや接続 部材 5などが保護されている。また、封止榭脂層 7は、導電膜 6の配線部 6W上を覆つ ている。
[0020] この半導体装置 1は、外部接続部 6T、すなわち、導電膜 6のうち、配線基板 2の端 面 2eおよび裏面 2bに形成された部分を介して、実装基板に接続することができる。 この際、外部接続部 6Tと実装基板に形成された電極パッドとを、半田により接続する ことができる。
図 2は、配線基板 2の端面 2e付近を拡大して示す図解的な斜視図である。
[0021] 配線基板 2の端面 2eには、配線基板 2の厚さ方向に渡って半円柱状の溝 8が形成 されている。
外部接続部 6Tは、溝 8内では、溝 8の内面に沿って形成されており、裏面 2bでは、 裏面 2bの内方に向力つて延びるように形成されている。配線部 6Wは、外部接続部 6 Tとの接続部では、溝 8の縁部に沿って半円弧状に形成されている。
[0022] 封止榭脂層 7の端面 7e (配線基板 2の面内方向において端面 2e側の面）および外 部接続部 6Tの端面 6e (配線基板 2の面内方向において端面 2e側の面）は、配線基 板 2の端面 2eとほぼ面一になつている。
図 3Aないし図 3Cは、半導体装置 1の製造方法を説明するための図解的な断面図 である。
[0023] 半導体装置 1は、複数の配線基板 2が作り込まれたより大きな基板 (以下、「元基板 」という。） 11の各配線基板 2に半導体チップ 3が接続された後、元基板 11が配線基 板 2の個片に切り分けられて得られる。
元基板 11において、互いに隣接する配線基板 2の境界にまたがる領域には、元基 板 11を厚さ方向に貫通するスルーホール 12が形成されて 、る。
[0024] また、元基板 11において、半導体装置 1の導電膜 6 (図 1および図 2参照）に対応す る領域に、導電膜 6と同種の金属材料カゝらなる導電膜 13が形成されている。導電膜 1 3は、互いに隣接する配線基板 2の境界にまたがって形成されており、スルーホール 12の内壁を覆っている。 このような元基板 11が表面 2aを上方に向けられて、表面 2aにおいて、各配線基板 2毎に、表面 2aとの間に所定間隔を保持して、半導体チップ 3が接続される（図 3A参 照)。半導体チップ 3は、その機能面 3aを表面 2aに対向させて接続される。この際、 半導体チップ 3の接続部材 5が、導電膜 13 (配線部 6Wに相当する部分）に接続され る。
[0025] 続いて、封止榭脂層 7を形成するために、元基板 11の表面 2a上に全面に、未硬化
(液状)の封止榭脂の膜 7Pが形成される（図 3B参照)。この未硬化の封止榭脂の膜 7 Pにより、元基板 11と半導体チップ 3との隙間が埋められるとともに、導電膜 13の表 面 2a上に形成された部分、すなわち、配線部 6Wに相当する部分がほぼ完全に覆わ れる。そして、この未硬化の榭脂が硬化されて封止榭脂層 7が得られる。
[0026] 次に、元基板 11の表面 2a側力 テープ 14を介して支持板 15に貼り付けられ、元 基板 11が、表面 2aを下方に向けられて支持板 15上に支持された状態とされる。この 状態が、図 3Cに示されている。
導電膜 13の上に、封止榭脂層 7が形成されていることにより、封止榭脂層 7が形成 されていない場合と比べて、元基板 11上において、半導体チップ 3と、半導体チップ 3が存在していない領域との間の段差 Dを小さくして、テープ 14に貼り付けることがで きる。
[0027] そして、元基板 11が、テープ 14および支持板 15とともに、互いに隣接する配線基 板 2の境界に沿って切断され (切断位置 Cを、図 3Cに一点鎖線で示す。）、元基板 1 1が配線基板 2の個片にされて、図 1に示す半導体装置 1が得られる。
図 4は、元基板 11の切断面を示す図解的な側面図である。
元基板は、たとえば、ダイシングブレード B (図 4に二点鎖線で示す。）などの切断ェ 具により機械的に切断される。
[0028] ダイシングブレード Bは、元基板 11を切断するべき部分の付近では、元基板 11の 裏面 2b側力も表面 2a側に抜けて相対移動するように回転（図 4に、ダイシンダブレー ド Bの回転方向を矢印 Rで示す)される。ここで、導電膜 13の配線部 6W相当部 13W に対して、ダイシングブレード Bの移動方向下流側には、封止榭脂層 7が存在してい る。同様に、導電膜 13において、裏面 2bに形成された部分に対して、ダイシンダブ レード Bの移動方向下流側には、元基板 11が存在して 、る。
[0029] このため、導電膜 13の配線部 6W相当部 13Wや裏面 2bに形成された部分は、ダ イシングブレード Bに引きずられてバリを生じることがない。すなわち、封止榭脂層 7が 存在していなカゝつたとすると、導電膜 13の配線部 6W相当部 13Wは、ダイシングブレ ード Bに引きずられて延ばされ、バリ 16 (図 4に二点鎖線で示す。）を生じるが、封止 榭脂層 7が存在していることにより、ダイシングブレード Bの相対移動方向に延びるこ とができないから、ノ リ 16が生じない。
[0030] したがって、この製造方法により、導電部材 6のバリを有さない半導体装置 1を製造 できる。そして、この半導体装置 1では、導電部材 6のノ リを有しないので、実装基板 に実装されたときに、その実装基板上に実装される他の部品との間での電気的な短 絡を生じるおそれがない。
また、この製造方法によれば、導電膜 13の配線部 6W相当部 13Wの上に形成する 封止榭脂層 7は、従来、元基板 11 (配線基板 2)と半導体チップ 3との間およびその 付近にのみ形成されて 、たアンダーフィル材を、互いに隣接する配線基板 2の境界 付近まで拡大して形成すればょ ヽ。
[0031] 図 5は、本発明の第 2の実施形態に係る半導体装置の構造を示す図解的な断面図 である。図 5において、図 1に示す各部に対応する部分には、図 1と同じ参照符号を 付している。
この半導体装置 21は、配線基板 2と、配線基板 2に機能面 3aを対向させて接続さ れた半導体チップ 3を備えている。配線基板 2の端面 2e付近には、銅 (Cu)などの金 属材料カゝらなる導電膜 6が形成されている。導電膜 6は、端面 2eと、表面 2aの反対側 の面 (裏面） 2bとに渡って連続して形成された外部接続部 6Tと、表面 2aに形成され 、外部接続部 6Tと接続部材 5とを接続する配線部 6Wとを含んで ヽる。
[0032] 図 6は、半導体装置 21にお 、て、配線基板 2の端面 2e付近を拡大して示す図解的 な斜視図である。
端面 2eには、配線基板 2の厚さ方向に渡って半円柱状の溝 8が形成されている。 外部接続部 6Tは、溝 8内では、溝 8の内面に沿って形成されている。
溝 8の表面 2a側を塞ぐように、蓋配線 22が形成されている。蓋部材 22は、表面 2a を垂直に見下ろす平面視において、溝 8上およびその周縁部に形成されており、半 円形を有している。また、蓋配線 22は導電性を有し、たとえば、導電膜 6と同種の金 属材料からなる。
[0033] 封止榭脂層 7の端面 7e、外部接続部 6Tの端面 6e、および蓋配線 22の端面 22e ( 配線基板 2の面内方向において端面 2e側の面）は、配線基板 2の端面 2eとほぼ面 一になつている。
この半導体装置 21は、半導体装置 1の製造方法と同様の製造方法により製造でき る。この際、元基板 11は、配線部 6Wを覆い、スルーホール 12の表面 2a側を塞ぐ蓋 配線 23 (図 4に二点鎖線で示す。 )が形成されたものとすることができる。
[0034] 未硬化 (液状)の封止榭脂の膜 7Pを、元基板 11の表面 2aに形成する際、蓋配線 2 3により、未硬化の封止榭脂がスルーホール 12内に流れ込むことを防止できる。した がって、未硬化の封止榭脂を硬化させた後、封止榭脂層 7は、スルーホール 12内に 存在しな!ヽようにすることができる。
元基板 11が、互いに隣接する配線基板 2の境界に沿って切断されると、元基板 11 に形成された蓋配線 23は、溝 8の表面 2a側を塞ぐ蓋配線 22となる。
[0035] 以上のような製造方法により、半導体装置 21において、外部接続部 6T (その一部 または全部）が封止榭脂層 7に覆われて、半田による接続が阻害されることを防止で きる。
本発明の実施形態の説明は以上の通りであるが、本発明は他の形態でも実施でき る。たとえば、封止榭脂層 7は、元基板 11の表面 2aの全面に形成する必要はなぐ 半導体チップ 3が対向していない領域では、導電膜 13上以外の領域には形成され なくてもよい。この場合でも、元基板 11の切断時のノ リの発生を防止できる。
[0036] 本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容 を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定 して解釈されるべきではなぐ本発明の精神および範囲は添付の請求の範囲によつ てのみ限定される。
この出願は、 2004年 11月 25日に日本国特許庁に提出された特願 2004— 3410 28に対応しており、この出願の全開示はここに引用により組み込まれるものとする。

Claims

請求の範囲
[1] 複数の配線基板が作り込まれ、互いに隣接する上記配線基板の境界にまたがって 形成された導電部材を少なくとも一方表面に有する元基板を用意する工程と、 機能素子が形成された機能面を有する半導体チップを、各配線基板に対して、そ の機能面が上記一方表面と所定間隔を隔てて対向するように接続するチップ接続ェ 程と、
このチップ接続工程の後、上記元基板と上記半導体チップとの隙間、および上記 導電部材上に封止榭脂層を形成する封止榭脂層形成工程と、
この封止榭脂層形成工程の後、上記元基板と切断工具とを、その切断工具が上記 元基板の上記一方表面と反対側の他方表面から上記一方表面に抜けるように相対 移動させることにより、上記元基板を、互いに隣接する上記配線基板の境界に沿って 切断する工程とを含む、半導体装置の製造方法。
[2] 上記元基板には、互いに隣接する上記配線基板の境界にまた力 ¾領域に上記元 基板を厚さ方向に貫通するスルーホールが形成されており、
上記導電部材が、上記一方表面から上記スルーホールの内面を経て上記他方表 面に至るように連続して形成されている、請求項 1記載の半導体装置の製造方法。
[3] 配線基板と、
機能素子が形成された機能面を有し、この機能面を上記配線基板の一方表面に 対向させて、この一方表面との間に所定間隔を保持して接合された半導体チップと、 上記配線基板の少なくとも上記一方表面上に形成され、上記配線基板とほぼ面一 の端面を有する導電部材と、
上記配線基板と上記半導体チップとの間および上記導電部材上に形成された封 止樹脂層とを含む、半導体装置。
[4] 上記配線基板の端面には、上記配線基板の厚さ方向に渡って溝が形成されており 上記導電部材は、上記一方表面から上記溝の内面を経て上記一方表面と反対側 の他方表面に至るように連続して形成されて 、る、請求項 3記載の半導体装置。
[5] 上記溝の上記一方表面側を塞ぐように形成された蓋部材をさらに含む、請求項 4記 載の半導体装置。
PCT/JP2005/019003 2004-11-25 2005-10-17 半導体装置の製造方法および半導体装置 Ceased WO2006057117A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2005800298787A CN101015053B (zh) 2004-11-25 2005-10-17 半导体装置
US11/630,162 US7928581B2 (en) 2004-11-25 2005-10-17 Semiconductor device having a conductive member including an end face substantially fush with an end face of a wiring board and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004341028A JP4875844B2 (ja) 2004-11-25 2004-11-25 半導体装置の製造方法
JP2004-341028 2004-11-25

Publications (1)

Publication Number Publication Date
WO2006057117A1 true WO2006057117A1 (ja) 2006-06-01

Family

ID=36497860

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/019003 Ceased WO2006057117A1 (ja) 2004-11-25 2005-10-17 半導体装置の製造方法および半導体装置

Country Status (6)

Country Link
US (1) US7928581B2 (ja)
JP (1) JP4875844B2 (ja)
KR (1) KR20070073744A (ja)
CN (1) CN101015053B (ja)
TW (1) TW200620551A (ja)
WO (1) WO2006057117A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8767408B2 (en) * 2012-02-08 2014-07-01 Apple Inc. Three dimensional passive multi-component structures
JP2013239644A (ja) * 2012-05-16 2013-11-28 Toshiba Corp 半導体発光装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107161A (ja) * 1994-06-22 1996-04-23 Seiko Epson Corp 電子部品、電子部品素材および電子部品の製造方法
JPH08274209A (ja) * 1995-03-31 1996-10-18 Seiko Epson Corp チップキャリヤ及びその製造方法
JP2001068799A (ja) * 1999-08-30 2001-03-16 Kyocera Corp 多数個取りセラミック配線基板
JP2002223001A (ja) * 2001-01-26 2002-08-09 Nichia Chem Ind Ltd 光電装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053742A1 (en) * 1995-09-01 2002-05-09 Fumio Hata IC package and its assembly method
JP3527350B2 (ja) * 1996-02-01 2004-05-17 株式会社ルネサステクノロジ 半導体装置
JP4030028B2 (ja) * 1996-12-26 2008-01-09 シチズン電子株式会社 Ｓｍｄ型回路装置及びその製造方法
CN1189690A (zh) * 1997-01-20 1998-08-05 冲电气工业株式会社 树脂密封型半导体器件
US6329228B1 (en) * 1999-04-28 2001-12-11 Citizen Watch Co., Ltd. Semiconductor device and method of fabricating the same
JP2001223286A (ja) * 2000-02-10 2001-08-17 New Japan Radio Co Ltd リードレスチップキャリア用基板及びリードレスチップキャリア
JP3528959B2 (ja) 2000-08-03 2004-05-24 日立エーアイシー株式会社 チップ形電子部品
TW535465B (en) 2000-05-15 2003-06-01 Hitachi Aic Inc Electronic component device and method of manufacturing the same
JP3561209B2 (ja) * 2000-05-24 2004-09-02 株式会社三井ハイテック フリップチップ実装用バインダー及びこれを用いた半導体装置の製造方法
JP3506233B2 (ja) * 2000-06-28 2004-03-15 シャープ株式会社 半導体装置及びその製造方法
JP2002100701A (ja) * 2000-09-22 2002-04-05 Sharp Corp 半導体装置
JP4075306B2 (ja) * 2000-12-19 2008-04-16 日立電線株式会社 配線基板、ｌｇａ型半導体装置、及び配線基板の製造方法
JP2003243605A (ja) * 2002-02-21 2003-08-29 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
US20050104186A1 (en) * 2003-11-14 2005-05-19 International Semiconductor Technology Ltd. Chip-on-film package for image sensor and method for manufacturing the same
JP2005340647A (ja) * 2004-05-28 2005-12-08 Nec Compound Semiconductor Devices Ltd インターポーザ基板、半導体パッケージ及び半導体装置並びにそれらの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107161A (ja) * 1994-06-22 1996-04-23 Seiko Epson Corp 電子部品、電子部品素材および電子部品の製造方法
JPH08274209A (ja) * 1995-03-31 1996-10-18 Seiko Epson Corp チップキャリヤ及びその製造方法
JP2001068799A (ja) * 1999-08-30 2001-03-16 Kyocera Corp 多数個取りセラミック配線基板
JP2002223001A (ja) * 2001-01-26 2002-08-09 Nichia Chem Ind Ltd 光電装置

Also Published As

Publication number Publication date
TW200620551A (en) 2006-06-16
JP4875844B2 (ja) 2012-02-15
US20080036043A1 (en) 2008-02-14
CN101015053B (zh) 2012-10-03
CN101015053A (zh) 2007-08-08
US7928581B2 (en) 2011-04-19
JP2006156491A (ja) 2006-06-15
KR20070073744A (ko) 2007-07-10

Similar Documents

Publication Publication Date Title
JP6671441B2 (ja) 電子部品収納用パッケージ、多数個取り配線基板、電子装置および電子モジュール
JP2008103615A (ja) 電子部品搭載多層配線基板及びその製造方法
EP2763518A1 (en) Component embedded substrate mounting body, method for manufacturing same and component embedded substrate
TW201501248A (zh) 功率覆蓋結構及其製造方法
JP2009117450A (ja) モジュールおよびその製造方法
JP2020038914A (ja) 半導体装置
JP7382354B2 (ja) 半導体装置、および、半導体装置の製造方法
JP6752639B2 (ja) 半導体装置の製造方法
WO2007138771A1 (ja) 半導体装置、電子部品モジュールおよび半導体装置の製造方法
US8179686B2 (en) Mounted structural body and method of manufacturing the same
JPH04125953A (ja) 電子部品搭載用基板及びその製造法
JP5539453B2 (ja) 電子部品搭載多層配線基板及びその製造方法
WO2006057117A1 (ja) 半導体装置の製造方法および半導体装置
JP6607771B2 (ja) 半導体装置
JP7229330B2 (ja) 半導体装置の製造方法
JP5553811B2 (ja) 半導体装置
US8675367B2 (en) Module incorporating electronic component
JPH1092968A (ja) 半導体ベアチップ実装基板
JP4728032B2 (ja) 半導体装置および半導体装置の製造方法
JP6864440B2 (ja) 半導体装置
JP2021086848A (ja) 半導体装置
US20250192020A1 (en) Circuit board and method of fabricating circuit board
US11553601B2 (en) Wiring board and method for manufacturing the same
WO2023090261A1 (ja) 半導体装置
JP2784521B2 (ja) 多層電子部品塔載用基板及びその製造法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KM KP KR KZ LC LK LR LS LT LU LV LY MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11630162

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 200580029878.7

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 1020077005638

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05793364

Country of ref document: EP

Kind code of ref document: A1

WWW Wipo information: withdrawn in national office

Ref document number: 5793364

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 11630162

Country of ref document: US