WO2006038257A1

WO2006038257A1 - 半導体装置の製造方法

Info

Publication number: WO2006038257A1
Application number: PCT/JP2004/014352
Authority: WO
Inventors: Yuji Wada; Naohiro Makihira; Masayasu Akaiwa
Original assignee: Renesas Technology Corp.
Priority date: 2004-09-30
Filing date: 2004-09-30
Publication date: 2006-04-13
Also published as: JPWO2006038257A1

Abstract

　チップの主面（バンプ電極形成面）において、バンプ電極１１の形成されていない領域において複数の測定点を設定し、それら複数の測定点における高さを求め、その高さの情報をもとに最小二乗法による回帰計算を実施し、最小二乗平面ＳＳを設定する。次いで、複数のバンプ電極１１のそれぞれについて、この最小二乗平面ＳＳからの高さｈ２１、ｈ２２、ｈ２３等を求め、この高さｈ２１、ｈ２２、ｈ２３等をもとにして複数のバンプ電極１１の高さが基準値以内か否かの判定、および複数のバンプ電極１１の平坦度が基準値以内か否かの判定を行う。

Description

明細書

半導体装置の製造方法

技術分野

[0001] 本発明は、半導体装置の製造技術に関し、特に、外部接続端子をバンプ電極で構成した半導体装置のバーンイン (通電加速)試験に適用して有効な技術に関するものである。

背景技術

[0002] 日本特開 2000— 314759号公報（特許文献 1)には、 BGA(Ball Grid Array)パッケージ IC用のバーンインボードにおいて、 BGAパッケージの外形に嵌合する案内凹部と、ボール電極に嵌合する電極案内凹部とを基板内に形成し、電極案内凹部の底部に導電性パッドを設けることにより、狭いピッチの突起電極を有する BGAパッケ一ジ ICを搭載でき、かつ低コストで作製することを可能とする技術にっ、て開示されている。

[0003] また、国際公開 WO99Z15908号パンフレット（特許文献 2)には、微細ピッチの B GA、 CSP (Chip Size Package)の検査およびバーンインに用いるソケットにおいて、接続端子と拡大回路とを一体化し、他の加圧部およびガイド部を別構成とし、それらの組み合わせにより BGA、 CSPに対応する構成とし、接続端子の表面に固定された金属粒子が BGA、 CSPのはんだボール端子と接触した際にはんだ表面の酸ィ匕膜を破って確実な電気的接続を確保することにより、はんだボールと接触端子との電気的接触を確実にとる技術にっ、て開示されて、る。

[0004] また、日本特開 2001— 4334号公報 (特許文献 3)には、半導体パッケージのボール端子の平面画像を撮像するラインセンサと、そのラインセンサと半導体パッケージとをボール端子配列の一方向に相対的に移動する駆動機構とを備えた検査装置において、ラインセンサの光軸を挟んで互いに対向する位置に、一対の平行照明をパッケージ移動方向と直行する方向に沿って配置することで、ラインセンサで撮像されるすべてのボール端子に対し均一な照度分布で得られるリップマーク形画像によつて計測を行うことにより、ボールピッチ、ボール径およびボール端子位置精度等のボール計測を正確かつ高速に行う技術にっ、て開示されて、る。

[0005] また、日本特開 2000-235062号公報 (特許文献 4)には、外部接続端子をバンプ電極で構成した半導体装置のバーンイン試験にぉ、て、バーンイン試験装置のソケットに装着されたソケット基板の主面に配線と一体に複数個のパッド (電極)を設け、それぞれのパッドの表面に複数個の突起を設け、これらの突起について、これらに接続されるはんだバンプの下端がパッドの表面と接触することがないように、その高さおよび互いの距離を規定することにより、ソケット基板のノ¾ドとバンプ電極との接触抵抗を安定に確保する技術が開示されている。

特許文献 1：特開 2000-314759号公報

特許文献 2：国際公開 WO99Z15908号パンフレット

特許文献 3：特開 2001— 4334号公報

特許文献 4:特開 2000-235062号公報

発明の開示

発明が解決しょうとする課題

[0006] 電子機器の小型'軽量化に伴い、半導体装置のパッケージについても薄型化や小型 ·軽量化が求められている。 CSP (Chip Size Package)は、半導体チップ（以下、単にチップと記す)のサイズと同等またはわずかに大きいパッケージの総称であり、小型 •軽量ィ匕を実現できる上、内部の配線長を短くすることができるので、信号遅延や雑音等を低減できるパッケージ構造として実用化されている。

[0007] CSPの製造技術として、ウェハプロセスパッケージ（Wafer Process Package；以下、 WPPと略す)技術がある。この技術は、ウェハプロセスを経て半導体ウェハ（以下、単にウェハと記す）に形成された複数のチップを、ウェハの状態のまま一括して榭脂封止する技術である。この技術においては、製造工程を簡略ィ匕でき、製造コストを低減でき、さらに、 CSPを大幅に小型化することができるという優れた特徴がある。

[0008] WPP技術によって CSPを製造するに当たっては、チップのボンディングパッドと、チップを所定の配線基板 (実装基板)上に実装するためのバンプ電極等のような実装電極 (外部接続端子)とを電気的に接続する配線 (以下、再配線と記す)が設けられ、ウェハプロセスの寸法に律則されるボンディングパッドと、パッケージプロセスの寸法に律則される実装電極との寸法上の整合がとられている。すなわち、実装電極の寸法 (電極自体の寸法および隣接間隔等）は、配線基板側の寸法に律則されるため、ボンディングパッドの寸法 (パッド自体の寸法および隣接間隔等)よりも相対的に大きな寸法が必要となる。このため、ウェハプロセスに律則される微細なボンディングノ^ドをそのまま実装電極に使用することはできない。そこで、相対的に大きな寸法の実装電極は、チップの比較的広い空き領域に配置し、その実装電極とボンディングパッドとを再配線によって電気的に接続するようにしてヽる。

[0009] ところで、近年、チップサイズの小型化および実装電極数の増加（多ピン化）に伴ヽ、実装電極が配置されるピッチが小さくなり、かつ実装電極自体のサイズも小さくなつてきている。このような状況下で、たとえば WPP技術によって自動車搭載用の CSP 型のマイクロコンピュータを製造しょうとした場合には、以下のような課題が存在することを本発明者らは見出した。

[0010] すなわち、自動車搭載用の CSP型のマイクロコンピュータには高い信頼性が要求され、また多数の実装電極を有していることから個々のチップ毎にバーンインを実施する方法が考えられる。し力しながら、実装電極が配置されるピッチが小さくなつていることから、このピッチに対応したバーンインソケットを市販品で安価に入手することが困難であると!/ヽぅ課題が存在する。

[0011] また、実装電極のサイズが小さくなつてきて、ることから、バーンイン試験を経ることによる実装電極の変形量が実装電極自体のサイズに対して相対的に大きくなる。実装電極が変形しても、たとえば実装電極を形成するはんだの量に変化がなぐ実装電極の接合強度の低下がなぐさらに複数の実装電極の平坦度が規定値内に入つていれば実装に際しての問題はない。し力しながら、変形した実装電極を対象とした実装電極の寸法、および複数の実装電極の平坦度を測定するための技術が必要となる課題が存在する。

[0012] また、 WPP技術によって形成された CSPの外形は、シリコンで形成されていることから、バーンイン試験に際しては、チップのハンドリング時と同様に割れ、欠け、および異物の付着等のダメージを防がなければならない課題が存在する。

[0013] また、経済性の観点から、バーンイン試験による良品の選別工程において、 WPP 技術によって形成された CSPのための専用のラインを構築することなぐたとえば QF P (Quad Flat Package)などの他のパッケージを扱うラインを用いて CSPのバーンイン試験を実施できる技術を構築しなければならない課題が存在する。

[0014] 本願に開示された一つの代表的な発明の一つの目的は、 WPP技術によって形成された CSPのバーンイン試験において、 CSPに与えるダメージを低減できる技術を提供することにある。

[0015] また、本願に開示された他の代表的な発明の一つの目的は、 WPP技術によって形成された CSPのバーンイン試験後において、実装電極の寸法、および複数の実装電極の平坦度を測定できる技術を提供することにある。

課題を解決するための手段

[0016] 本願において開示される発明のうち、一つの代表的なものの概要を簡単に説明すれば、次のとおりである。

[0017] 本発明の半導体装置の製造方法は、以下の工程を含む：

(a)内部に集積回路が形成され、第 1の主面が耐熱性の高分子榭脂膜で覆われ、前記第 1の主面に外部接続端子となる複数の突起電極を備えた半導体チップを用意する工程；

(b)チップ搬送手段により前記半導体チップを第 1のポケットを備えた位置合わせ手段へ搬送し、前記第 1の主面を前記第 1のポケットに対向させて前記半導体チップを前記第 1のポケットに収容し、前記チップ搬送手段が前記半導体チップを保持する位置および向きをそれぞれ第 1の位置および第 1の向きに調整する工程；

(c)前記チップ搬送手段により前記半導体チップを前記位置合わせ手段から第 1のソケットへ搬送し、前記半導体チップを前記第 1のソケットに収容する工程；

(d)前記半導体チップを前記第 1のソケットに収容した状況下で第 1の処理を行うェ程、

ここで、前記 (b)工程において、前記第 1の主面は、前記複数の突起電極で前記第 1のポケットの底面と接し、前記高分子榭脂膜は前記第 1のポケットの前記底部と接触しない。

[0018] 本願に記載されたその他の発明の概要を箇条書きにして以下に示す。すなわち、 1.以下の工程を含む半導体装置の製造方法：

(b)前記半導体チップをバーンインソケットへ搬送し、前記半導体チップを前記バーンインソケットに収容する工程；

(c)前記半導体チップを前記バーンインソケットに収容した状況下でバーンイン処理を行う工程、

ここで、前記バーンインソケットには、ソケット基板およびストツバが装着され、前記 (b)工程において、前記半導体チップは、前記ストツバを間に介して前記第 1 の主面が前記ソケット基板の第 2の主面と対向するように前記バーンインソケットに収容され、

前記ソケット基板の第 2の主面には、前記複数の突起電極に対向する位置に複数のパッドが配置され、

前記複数のパッドは、前記半導体チップが前記バーンインソケットに収容された状況下で対応する前記複数の突起電極と接触し、

前記ストツバには、前記半導体チップが前記バーンインソケットに収容された状況下で複数の前記突起電極を取り囲む 1つ以上の第 1の開口部が形成されている。

2.以下の工程を含む半導体装置の製造方法：

(b)前記半導体チップをテストソケットへ搬送し、前記半導体チップを前記テストソケットに収容する工程；

(c)前記半導体チップを前記テストソケットに収容した状況下で前記集積回路の電気特性検査を行う工程、

ここで、前記テストソケットは、第 3の主面に第 1の凹部を有するベース筐体と、前記第 1の凹部の底部に配置され、前記複数の突起電極に対応する複数の第 1の端子電極と、前記半導体チップを前記第 1の凹部へ位置合わせしつつ導く第 2の案内治具と、前記第 2の案内治具下に配置され、前記複数の突起電極のそれぞれを対応する複数の第 1の端子電極と接するように導く第 3の案内治具と、前記半導体チップが前記テストソケットに収容された後に前記半導体チップおよび前記第 2の案内治具を押圧する第 1の押圧手段とを備え、

前記半導体チップは、前記第 1の主面を前記第 1の凹部の前記底面と対向させ、前記第 3の案内治具が前記第 1の主面と接触した状態で前記第 1の凹部へ導入され前記第 1の押圧手段は、前記半導体チップを裏面から押圧し、

前記第 1の押圧手段による前記半導体チップおよび前記第 2の案内治具への押圧によって、前記複数の突起電極のそれぞれは対応する複数の第 1の端子電極と接触し、前記第 3の案内治具は前記第 1の主面と離間する。

3.以下の工程を含む半導体装置の製造方法：

(b)前記第 1の主面内の複数の第 1の測定点において前記第 1の主面の高さを測定し、前記第 1の主面の前記高さを示す複数の第 1の測定値を求める工程；

(c)前記複数の第 1の測定値をもとにして、最小 2乗補完によって第 1の仮想基準平面を求める工程；

(d)前記第 1の仮想基準平面力の前記複数の突起電極のそれぞれの高さを測定し、前記複数の突起電極の平坦度を求める工程。

発明の効果

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

(l)WPP技術によって形成された CSPのバーンイン試験において、バーンイン試験において用いる治具が CSPと接触する面積を低減できるので、 CSPに与えるダメージを低減できる (2) WPP技術によって形成された CSPのバーンイン試験後において、実装電極の寸法、および複数の実装電極の平坦度を正確に測定することができる。

図面の簡単な説明

[図 1]本発明の一実施の形態である半導体装置の製造工程を説明する平面図である

[図 2]本発明の一実施の形態である半導体装置の製造工程を説明する平面図である

[図 3]図 2中の A— A線に沿った断面を示した要部断面図である。

[図 4]本発明の一実施の形態である半導体装置の製造工程の要部を示すフローチヤートである。

[図 5]本発明の一実施の形態である半導体装置の製造工程中における、チップトレイに収容されているチップを吸着ハンドによって取り出し、中間ポケットを経由してバーンインソケットへ搬送するまでの手順を示す説明図である。

[図 6]本発明の一実施の形態である半導体装置の製造工程中において、チップをチップトレイカバーンインソケットへ搬送する際に用いる中間ポケットの構成部品を説明する断面図である。

[図 7]本発明の一実施の形態である半導体装置の製造工程中において、チップをチップトレイカもバーンインソケットへ搬送する際に用いる中間ポケットが組み立てられた際の断面図である。

[図 8]図 7示した中間ポケットの要部を拡大して示した要部断面図である。

[図 9]図 7示した中間ポケットの要部を拡大して示した要部平面図である。

[図 10]本発明の一実施の形態である半導体装置の製造工程中において用いるバーンインソケットの斜視図である。

[図 11]本発明の一実施の形態である半導体装置の製造工程中において用いるバーンインソケット中に含まれるテープ回路の平面図である。

[図 12]図 11に示したテープ回路の中央付近を拡大して示した要部平面図である。

[図 13]図 11に示したテープ回路上に設けられた電極パッドを拡大して示す斜視図である。圆 14]図 13に示した電極パッドに形成された突起部の配置を説明する要部断面図である。

圆 15]本発明の一実施の形態である半導体装置の製造工程中におけるバーンイン処理を説明する要部断面図である。

圆 16]本発明の一実施の形態である半導体装置の製造工程中において用いるバーンインソケット中に含まれるストツバの平面図である。

[図 17]図 16に示したストツバの中央付近を拡大して示した要部平面図である。

[図 18]図 16に示したストツバの中央付近を拡大して示した要部平面図である。

[図 19]図 16に示したストツバの中央付近を拡大して示した要部平面図である。

[図 20]図 16に示したストツバの中央付近を拡大して示した要部平面図である。

[図 21]図 10に示したバーンインソケットの組み立てられた状態での断面図である。圆 22]図 10に示したバーンインソケットの動作を説明する断面図である、

[図 23]本発明の一実施の形態である半導体装置の製造工程においてチップのバーンイン処理後の動作テストに用いられるソケットの構造を示す断面図である。

[図 24]図 23に示したソケットに含まれるフローティングの平面図である。

[図 25]図 23に示したソケットに含まれるフローティングおよびガイドの要部断面図である。

[図 26]図 23に示したソケットにチップを実装し、チップをソケット内に配置されたポゴピンまで導く過程を説明する断面図である。

圆 27]図 26に続くチップをソケット内に配置されたポゴピンまで導く過程を説明する断面図である。

圆 28]図 27に続くチップをソケット内に配置されたポゴピンまで導く過程を説明する断面図である。

[図 29]本発明の一実施の形態である半導体装置の製造工程におけるバンプ電極の外観検査を説明するフローチャートである。

[図 30]本発明の一実施の形態である半導体装置の製造工程におけるバンプ電極の外観検査におけるバンプ電極の高さの設定基準を説明する要部断面図である。

[図 31]本発明の一実施の形態である半導体装置の製造工程におけるバンプ電極の外観検査を説明する平面図である。

[図 32]本発明の一実施の形態である半導体装置の製造工程におけるバンプ電極の外観検査におけるバンプ電極の高さを測定する際の基準面を説明する要部断面図である。

発明を実施するための最良の形態

[0021] 本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

[0022] ウェハとは、集積回路の製造に用いる単結晶シリコン基板またはェピタキシャル基板 (一般にほぼ円板形状）、 SOI (Silicon On Insulator)基板、サファイア基板、ガラス基板、その他の絶縁、半絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウェハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなぐ特に、そうでない旨明示された場合を除き、 TFT(Thin Film Transistor)および STN (

Super- Twisted-Nematic)液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。

[0023] デバイス面とは、ウェハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。

[0024] プローブ検査とは、ウェハ工程が完了したウェハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことを、、、所定の機能通りに動作するカゝ否かを確認する機能テストや DC動作特性および AC動作特性のテストを行つて良品 Z不良品を判別するものである。各チップに分割してから (またはパッケ一ジング完了後)行われる選別テスト (最終テスト）とは区別される。

[0025] バーンインまたはバーンイン試験とは、初期故障を除去するための一手法であり、通常、半導体デバイス製造におけるスクリーニング工程として、温度および電圧ストレスを印加することによってストレスを加速し、初期不良品を除去することをいう。

[0026] 以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

[0027] また、以下の実施の形態において、要素の数等 (個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなぐ特定の数以上でも以下でも良い。

[0028] さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではな、ことは言うまでもな、。

[0029] 同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

[0030] また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

[0031] また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。

[0032] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。

[0033] 本実施の形態の半導体装置は、たとえば自動車においてエンジン制御用に用いられる CSP型のマイクロコンピュータである。

[0034] 図 1は、 WPP技術によってウェハ状態のまま榭脂封止された複数のチップ (チップ領域)を示す平面図と、チップ 1個分に相当する領域を示す平面図とを図示している。また、図 2は、図 1に示した 1個チップの要部を拡大して示した要部平面図であり、図 3は、図 2中の A— A線に沿つた断面を示したものである。

[0035] 図 1では、本実施の形態の半導体装置の製造工程におけるウェハプロセス後のゥェハ 1を示している。ウェハプロセスは、前工程ともいわれ、鏡面研磨を施したウェハ 1の主面上に半導体素子を形成し、配線層を形成し、表面保護膜を形成した後、ゥェハ 1に形成された複数のチップ形成領域 1CAの各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。たとえば、ウェハ 1は平面略円形状に形成され、その主面には四角形状の複数のチップ形成領域 1CAが、スクライブライン（分割領域)を隔てて、図 1の上下左右方向に規則的に並んで配置されている。すなわち、この段階では複数のチップ形成領域 1CAがー体的に形成され分割されていない。このウェハ 1は、たとえば単結晶シリコン力もなり、その主面のチップ形成領域 1 CAには、たとば MISFET (Metal Insulator semiconductor Field Effect Transistor )等のような複数の半導体素子および集積回路が形成されている。

[0036] また、ウェハ 1の主面 (第 1の主面）上には複数層の配線層が形成されている。図 3 中ではそれら複数の配線層のうち最も上層に配置された配線層に含まれるボンディングパッド 2を図示している。ボンディングパッド 2を含む配線層は、たとえば A1 (アルミニゥム）、 Al-Cu (銅)合金または A卜 Si (シリコン) Cu合金等から形成されてヽる。ボンディングパッド 2を含む配線層の下層には、層間絶縁膜 3が形成されている。この層間絶縁膜 3は、たとえば酸ィ匕シリコン力も形成されている。ボンディングパッド 2を含む配線層の上層には、表面保護膜 4、 5が積層されている。下層の表面保護膜 4は、たとえば酸ィ匕シリコン膜上に窒化シリコン膜が堆積されてなり、その上層の表面保護膜 5は、たとえばポリイミド榭脂等のような有機系絶縁膜からなる。表面保護膜 5には、ボンディングパッド 2に達する開口部 6が形成されている。この開口部 6の側面はボンデイングパッド 2から離間する方向に向力つて次第に大径となるようにテーパが形成されている。

[0037] 表面保護膜 5上には、開口部 6下にてボンディングパッド 2と接続する再配線 7が形成されている。この再配線 7は、たとえば下層から Cu膜および Ni (ニッケル)膜を積層して形成されている。再配線 7は、チップのボンディングパッド 2と、チップを所定の配線基板上に実装するためのバンプ電極等のような実装電極とを電気的に接続する配線であって、ウェハプロセスの寸法に律則されるボンディングパッド 2と、パッケージプ口セスの寸法に律則される実装電極との寸法上の整合をとるための配線である。すなわち、実装電極の寸法 (電極自体の寸法および配置間隔 XI (図 2参照)等）は、配線基板側の寸法に律則されるため、ボンディングパッド 2の寸法 (パッド自体の寸法および配置間隔 X2 (図 2参照)等)よりも相対的に大きな寸法が必要となる。このため、ゥェハプロセスに律則される微細なボンディングパッド 2をそのまま実装電極に使用することはできない。そこで、相対的に大きな寸法の実装電極は、チップ表面（主面）の比較的広、空き領域に配置し、その実装電極とボンディングパッド 2とを再配線 7によつて電気的に接続するようにしてある。表面保護膜 5上には、封止用榭脂 (高分子榭脂膜) 8が堆積されており、これによつて再配線 7の表面が覆われている。封止用榭脂 8は、たとえば耐熱性のポリイミド榭脂等力もなり、その一部には再配線 7の一部が露出するような開口部 9が形成されている。再配線 7には、この開口部 9を通じて下地金属膜 10が接続されている。

[0038] 下地金属膜 10上には外部接続端子となるバンプ電極 (突起電極） 11が形成されている。バンプ電極 11は、たとえば Au (金）または Sn (スズ) Ag (銀) Cu等からなる断面突状の電極であり、開口部 9を通じて再配線 7と電気的に接続されている。このバンプ電極 11の形成方法としては、たとえば次の方法がある。すなわち、第 1は、メタルマスクを用、てバンプ下地金属膜 20上に、たとえば Sn— Ag— Cu等からなるはんだペーストを印刷した後、ウェハ 1に対してリフロ処理を施す方法である。第 2は、ノンプ電極 11を Auで形成する場合には、たとえば下地金属膜 10上に Au等カゝらなるボンディングワイヤをワイヤボンディング法によって接合した後、ボンディングワイヤの一部を下地金属膜 10上に残した状態でボンディングワイヤを切断する方法である。第 3は、 Sn— Ag— Cu等力もなるはんだボールを治具等を用いて下地金属膜 10上に配置した後、ウェハ 1に対してリフロ処理を施す方法である。本実施の形態において、たとえばバンプ電極 11の径は 150 /z m— 200 /z m程度であり、隣接するバンプ電極 11の配置間隔 XI (図 2参照）は 400 m (0. 4mm)程度である。

[0039] 前述の図 2は、バンプ電極 11の形成工程後のチップ形成領域 1CAの拡大平面図である。ボンディングパッド 2は、チップ形成領域 1CAの四辺近傍にその四辺に沿つて複数個並んで配置されている。各ボンディングパッド 2は、チップ形成領域 1CAの中央側に再配線 17を通じて引き出され、バンプ電極 11と電気的に接続されている。

[0040] ここで、図 4は、本実施の形態の半導体装置の製造工程の要部を示すフローチヤートであり、上記表面保護膜 5を形成する工程以降の工程が示されている。

[0041] 表面保護膜 5を形成した (工程 S1)後、表面保護膜 5にボンディングパッド 2に達する開口部 6を形成する。続いて、たとえば下層から Cu膜および Ni膜を積層し、この積層膜をパターユングすることによって、開口部 6下にてボンディングパッド 2と接続する再配線 7を形成する（工程 S2)。次いで、封止用榭脂 8を形成した (工程 S3)後、フォトリソグラフィ技術を用い、バンプ電極 11の形成領域の封止用榭脂 8に開口部 9を形成する（工程 S4)。次いで、たとえばめっき法にて開口部 9内に Au膜を堆積することによって、開口部 9の底部で再配線 7と接続する下地電極膜 10を形成する（工程 S5 ) o次いで、プローブ検査を行い（工程 S6)、異常がなければ、開口部 9上にバンプ電極 11を形成する（工程 S7)。次いで、ダイシングによってウェハ 1からチップの切り出しが行われる（工程 S8)。次いで、バーンイン処理が行われ（工程 S9)、バーンイン処理後にチップが正常に動作する力否かがテストされ (工程 S 10)、その後、外観検査（工程 S 11)を経て製品化される。動作テスト（工程 S 10)および外観検査（工程 S 11) は、良品を選別するための選別工程と総称される。

[0042] 次に、上記工程 S9のバーンイン処理 (第 1の処理）について詳しく説明する。

[0043] 図 5は、チップトレイ CTに収容されているチップ 1Cを吸着ハンド (チップ搬送手段） SHによって取り出し、中間ポケット (位置合わせ手段) MPを経由してバーンインソケット (第 1のソケット) BISへ搬送するまでの手順を示す説明図である。

[0044] 中間ポケット MPは、チップ 1Cがバーンインソケット BISに載置される前にチップの位置を機械的にァライメントし、吸着ハンド SHによるチップ 1Cの吸着位置を所定の位置とするために用いられる。それにより、チップ 1Cがバーンインソケット BISに載置される際に、チップ 1Cの一部がバーンインソケット BISと接触して破損してしまうことを防ぐことができる。

[0045] ここで、図 6は中間ポケット MPの各構成部品を説明する断面図であり、図 7はそれら構成部品が組み立てられた際の断面図である。また、図 8は、図 7に示した中間ポケットの要部を拡大して示した要部断面図である。図 9は、チップ 1Cが中間ポケット MPに載置された際のチップ 1Cとガイドとの位置関係を示す平面図である。

[0046] 中間ポケット MPは、たとえばベース部 BB、ガイド部（第 1の案内治具) GB、およびガイド部をベース部に取り付ける螺子 SCR等力構成される。中間ポケット MPに載置されたチップ 1Cは、側面がガイド部 GBに沿ってガイド部 GBに囲まれた領域 (第 1 のポケット）へ導かれ、向きが整えられる。バンプ電極 11が形成されているチップ 1C の主面には、前述のポリイミド膜等力もなる封止用榭脂 8 (図 3参照）が形成されており、この封止用榭脂 8に傷が付くと後の外観検査 (工程 S11)で不良品と判定される虞がある。そこで、本実施の形態では、チップ 1Cは、中間ポケット MPへ載置された際に、バンプ電極 11で中間ポケット MP (ベース部 BB)と接し、封止用榭脂 8は中間ポケット MP (ベース部 BB)と接しない構造となっている。それにより、封止用榭脂 8に傷が付くことを防ぐことができる。

[0047] また、本実施の形態にお!、て、チップ 1Cと接触することになるガイド部 GBは、硬過ぎる材質とするとチップ 1Cにダメージを与え、逆に軟ら力過ぎるとチップ 1Cとの摩擦によって摩耗してしまう虞がある。そこで、本実施の形態では、ガイド部 GBを日本ェ業規格 CFIS)で規定される SUS304 (C (炭素）を 0. 08%以下、 Siを 1%以下、 Mn( マンガン）を 2%以下、 P (リン）を 0. 045%以下、 S (硫黄）を 0. 03%以下、 Niを 8% 一 10. 5%、および Cr (クロム）を 18%— 20%の割合で含有)もしくは SUS304より材料力も形成することを例示できる。 SUS304より軟らかい材料としては、プラスチック、 Fe (鉄）、および A1を例示することができる。また、前述したように、ガイド部 GBは螺子によってベース部 BBに取り付けられて!/、ること力ら、チップ 1Cとの摩擦によって摩耗が進んだ場合には新品と交換することができる。

[0048] また、チップ 1Cと接することになるガイド部 GBの断面下部の角部（第 2コーナー部） C1 (図 8参照）および平面での角部（第 1コーナー部） C2 (図 9参照）には面取り加工を施し、チップ 1Cと接する領域を減らしている。それにより、ガイド部 GBとの接触によつてチップ 1Cに割れまたは掛けなどの破損が生じてしまうことを防ぐことができる。

[0049] また、チップ 1Cは、側面 (端部）でガイド部 GBと接することから、破損が生じてしまう場合には、側面 (端部)から生じやすくなる。そこで、本実施の形態では、チップ 1Cが中間ポケット MPに載置されたときに、チップ 1Cの側面およびガイド部 GBの断面下部の角部 C 1の下部に位置する領域にぉ、て、ベース部 BBに溝 (第 1の溝部） BBR を設ける。それにより、チップ 1Cとガイド部 GBとの接触によってチップ 1Cに破損が生じてしまった場合でも、チップ 1Cの破片は溝 BBRに入る構造とすることができる。その結果、その破片が他のチップ 1Cの主面に付着して、その他のチップ 1Cの主面の封止用榭脂 8を傷付けたり、中間ポケット MP内でのチップ 1Cの向きや姿勢を傾けたりしてしまう不具合を防ぐことができる。

[0050] 図 10は、上記図 5に示したバーンインソケット BISの詳細な構造を示す斜視図である。図 10に示すように、本実施の形態のバーンインソケット BISは、開口部を有するフレーム 21にヒンジ機構 22を介してカバー 23が開閉可能な状態で支持されている。このカバー 23の中央部には、チップ 1Cを押さえつけるためのプッシャ 24が設けられている。上記フレーム 21の開口部にはァライメントプレート 25が嵌合される。ァライメントプレート 25には、チップ 1Cを位置決めするために、チップ 1Cの外形に対応する開口部が設けられている。上記ァライメントプレート 25の下側にはストッパ STPおよびテープ回路 26が設けられ、エラストマ 27を介してテープ回路 26を支持可能なベース基材 28が設けられている。

[0051] なお、図 10に示したようなバーンインソケットの構造については、日本特願 2004— 92982号【こも記載されて!ヽる。

[0052] ここで、図 11はテープ回路 26の平面図であり、図 12はそのテープ回路 26の中央付近を拡大して示した要部平面図である。図 11および図 12に示すように、テープ回路 26には、チップ 1Cにおけるバンプ電極 11に対応し、そのバンプ電極 11に接触可能な複数のパッド電極 26Aおよび複数のパッド電極 26Aに接続する複数の配線 26 Bが設けられている。また、図 13には、それら複数のパッド電極 26Aのうちのひとつが示される。複数のパッド 26Aのそれぞれの表面には、十字形のスリット SLTが設けられることで、 4個の突起部 26Cが形成されている。これら 4個の突起部 26Cは、バンプ電極 11とパッド電極 26Aとの電気的な接触抵抗を安定に確保するために設けられたものであり、たとえば Cuの表面に Niと Auのめつきを施した金属材料で形成されている。 Niは突起の剛性を確保し、 Auは接触抵抗を低く抑える効果がある。なお、 A uめっきの上に更にロジウムめっきを施すことも可能であり、その場合には、突起部 26 Cとバンプ電極 11との物理的または化学的な親和性を弱めることができる。

[0053] 複数の突起部 26Cは、それらに接続されるバンプ電極 11の下端がパッド電極 26A の表面と接触することがな、ように、その高さおよび互!、の距離が規定されて、る。すなわち、図 14に示されるように、突起部 26Cの高さを h、突起部 26Cに接触されるバンプ電極 11の半径を R、パッド電極 26Aの平面内において突起部 26Cの上部角部とバンプ電極 11の中心 Cを通る垂線との間で規定される最大距離を Lとした時、突起部 26Cの高さ (h)および最大距離 (L)は、 h>R-(R²-L²) ^1/2で示される関係が成立するように設定される。

[0054] また、実際のバーンイン試験に際しては、バンプ電極 11と突起部 26Cとの接触面積を確保するためにバンプ電極 11をある程度押し潰したり、試験中の熱でバンプ電極 11が変形したりするので、突起部 26Cの高さ（h)にある程度の余裕を持たせておくことが望ましい。たとえば、突起部 26Cの高さ（h)および最大距離 (L)が上記の条件を満たしている場合であっても、突起部 26Cの高さ (h)が 5 μ mに満たない場合には、バンプ電極 11が押し潰されたり、試験中の熱で変形したりし、その下端が、互いに隣接する突起部 26C間の隙間 (スリット SLT)のパッド電極 26Aの表面に接触する。そのため、バーンイン試験を繰り返すと、突起部 26C間の隙間のパッド電極 26Aの表面に付着したはんだ材料の膜厚が次第に厚くなり、突起部 26Cを設けた効果が得られ難くなる。従って、突起部 26Cの高さ (h)は、少なくとも 5 μ m程度以上、望ましくは 10 m程度以上とするのがよい。

[0055] エラストマ 27はシリコンゴムによって形成され、ベース基材 28に取り付けられている。テープ回路 26とベース基材 28との間にエラストマ 27が介在されることにより、バンプ電極 11と上記パッド電極 26Aとの接触を安定ィ匕することができる。

[0056] フレーム 21、テープ回路 26およびベース基材 28には、ボルト 29が挿入可能なボルト穴が設けられ、フレーム 21およびテープ回路 26は、 6本のボルト 29およびそれに対応する 6個のナット 30によってベース基材 28に固定される。ベース基材 28はバーンイン試験機に取り付けられ、バーンイン試験用のテスト端子がベース基材 28、テープ回路 26を介してバンプ電極 11に電気的に接続される。

[0057] ノ¾ /ド電極 26Aの表面に上記のような突起部 26Cを設けたテープ回路 26上にチップ 1Cを搭載してバーンイン処理を行うには、チップ 1Cの実装面（主面）に取り付けたバンプ電極 11をテープ回路 26のパッド電極 26A上に位置決めし、チップ 1Cの上面にプッシャ 24で荷重を印加することよって、バンプ電極 11を突起部 26Cに押し付ける。この時、突起部 26Cの高さおよびバンプ電極 11との距離が前述のように規定されている本実施の形態では、図 15に示すように、突起部 26Cの上部角部がバンプ電極 11に接触し、表面の薄!、自然酸化膜 11 Aを破ってバンプ電極 11内に食、込む。また、バーンイン処理を何度力繰り返した後の突起部 26Cの表面には、自然酸化膜 11 Aを含んだ高抵抗のはんだ残渣 26Dが付着している力突起部 26Cの上部角部がバンプ電極 11に食、込むと、その上部角部の表面のはんだ残渣 26Dはバンプ電極 11によって周囲に押し遣られるので、突起部 26Cとバンプ電極 11とは相互の接触面積が十分に確保される。そのため、バンプ電極 11の表面の自然酸ィ匕膜 11A や突起部 26Cの表面のはんだ残渣 26Dの影響で突起部 26Cとバンプ電極 11との接触抵抗が増加したり、ばらついたりすることはない。この効果は、突起部 26Cの高さ (h)が大きいほど大きくなる。

[0058] 図 16は、前述の図 10でも示したストッパ STPの平面図であり、図 17—図 20は、その中央付近を拡大して示した要部平面図である。また、図 16—図 20中において、一点鎖線で示す領域は、平面でチップ 1Cの外形 (輪郭）と重なる領域である。

[0059] ストッパ STPは、たとえばポリイミドから形成されている。ストッノ STPを配置することにより、バーンイン処理時にバンプ電極 11がある限度以上に変形した場合に必要以上の押圧力が加わらな、ようにし、バンプ電極 11の変形を抑制することが可能となる。図 17に示すように、ストッパ STPのうち、中央付近のチップ 1Cと接する領域においては、たとえば平面で 9個のバンプ電極 11を囲うような開口部（第 1の開口部) KKB が形成されている。なお、図 17において、ストッノ STPはハッチングを付して示している。このように、ストッパ STPに複数個のバンプ電極 11を囲うような開口部 KKBを設けることにより、ストッノ STPに各々のバンプ電極 11を囲うような開口部を設けた場合に比べて、ストッパ STPとチップ 1Cの主面の封止用榭脂 8 (図 3参照）とが接する面積を減少することができる。それにより、バーンイン処理時において、ストッパ STP とチップ 1Cの主面の封止用榭脂 8との接触に起因する封止用榭脂 8のダメージを低減することができる。

[0060] 上記開口部 KKBは、図 17に示したような 9個のバンプ電極 11を囲うような形以外でも、たとえば図 18に示すような 9個より少ない 4個を囲う形としてもよい。それによつても、ストッノ STPに各々のバンプ電極 11を囲うような開口部を設けた場合に比べて、ストツバ STPとチップ 1Cの主面の封止用榭脂 8とが接する面積を減少することができる。また、開口部 KKBは、たとえば図 19に示すような 9個より多い 81個のバンプ電極 11を囲う形、または図 20に示すようなすべてのバンプ電極 11を囲う形としてもよい。それにより、さらにストツバ STPとチップ 1Cの主面の封止用榭脂 8 (図 3参照）とが接する面積を減少することができるので、バーンイン処理時においては、ストッパ STPとチップ 1Cの主面の封止用榭脂 8との接触に起因する封止用榭脂 8のダメージをさらに低減することができる。

[0061] 図 21は、図 10に示したバーンインソケット BISの組み立てられた状態での断面図である。

[0062] カバー 23の内側には凹部が形成され、そこにばね 31を介してプッシャ押さえ部 32 が取り付けられている。カバー 23が閉じられることによりばね 31が押圧され、その復元力により矢印 D1方向の力がプッシャ押さえ部 32に与えられるようになつている。プッシャ押さえ部 32には突起部 33が設けられ、この突起部 33を介してプッシャ 24が押し付けられることによりプッシャ 24は揺動可能となる。これにより、カバー 23が閉じられた際には、プッシャ 24のチップ押圧面 33がチップ 1Cに正対され、ァライメントプレ一ト押圧面 33Aがァライメントプレート 25に正対されることで、チップ 1Cの上面全域に均一な押し付け圧力（加重）を印加することができる。

[0063] バーンイン処理後において、カバー 23を開けた際に、軽量なチップ 1Cがプッシャ 2 4に付着してしまう場合がある。そこで、本実施の形態では、プッシャ 24にばね 34の弾力によって動作可能なばね可動機構 35を設け、ばね可動機構 35がチップ押圧面 33からベース基材 28に向力つてチップ 1Cを押し出す構造としている。それにより、チップ 1Cがプッシャ 24に付着してしまった場合でも、ばね可動機構 35からの押圧力によってチップ 1Cを強制的にプッシャ 24から剥離することを可能としている。

[0064] 図 22に示すように、カバー 23が閉じられると、プッシャ 24のチップ押圧面 33がチップ 1Cを押圧し、ァライメントプレート押圧面 33Aがァライメントプレート 25を押圧することによって、チップ 1Cに矢印 D1方向の加重が印加される。それにより、チップ 1C のバンプ電極 11がパッド電極 26Aの突起部 26Cと接触し、さらにバンプ電極 11には所定の荷重が加えられる。この時、前述したように、ァライメントプレート 25下にはストッパ STPが配置されていることから、バンプ電極 11がある限度以上に変形した場合、必要以上の荷重がバンプ電極 11にカ卩わるのを防ぐことができる。それにより、バンプ電極 11の変形を抑制することができる。

[0065] 次に、この状態で電源力も配線 26B (図 11および図 12参照）、パッド 26A (図 12および図 13参照）、突起部 26Cおよびバンプ電極 11を通じてチップ 1Cに電流、電圧を負荷し、たとえば 125°Cの高温雰囲気中で 2時間一 24時間程度集積回路を動作させた後、バーンインソケット BIS力チップ 1Cを取り外し、新たなチップ 1Cをバーンインソケット BISに実装して上記の処理を繰り返す。なお、バーンイン処理が完了したチップ 1Cは、再びチップトレイ CT (図 5参照）へ戻される。

[0066] 上記バーンイン処理が終了すると、チップ 1Cの動作テスト（第 1の処理）が行われ（工程 S 10 (図 4参照））、バーンイン試験後にチップが正常に動作するか否かがテストされる。図 23は、その動作テストの際に用いられるテストソケット（第 1のソケット）の構造を示す断面図である。図 23に示すように、そのテストソケットは、チップ 1Cのバンプ電極 11への電気的接触を行うポゴピン（POGO Pin) 36、ポゴピン 36に正確にバンプ電極 11を接触させるためのフローティング (第 3の案内治具) 37、ガイド (第 2の案内治具) 38、および主面 (第 3の主面）に凹部 (第 1の凹部）が設けられ、その凹部の底部に前記ポゴピン (第 1の端子電極） 36が配置されたソケットベース (ベース筐体） 39 などから形成されている。フローティング 37およびガイド 38には、ボルト 40が挿入可能なボルト穴が設けられ、フローティング 37およびガイド 38は、ボルト 40によって一体に固定される。

[0067] 図 24は、上記フローティング 37の平面図である。本実施の形態のフローティング 3 7は、たとえば PEI (ポリエーテルイミド)榭脂から形成されている。このフローティング 37には、平面で上記バンプ電極 11およびポゴピン 36に対応する位置において、フローテイング 37を貫通する複数の開口部 41が設けられている。

[0068] また、図 25に示すように、チップ 1Cがテストソケットに実装された際に、チップ 1Cと接することになるガイド 38の断面下部の角部 C3には面取り加工を施し、チップ 1Cと接する領域を減らしている。それにより、ガイド部 38との接触によってチップ 1Cに割れまたは掛けなどの破損が生じてしまうことを防ぐことができる。 [0069] また、チップ 1Cは、側面 (端部）でガイド部 38と接することから、破損が生じてしまう場合には、側面 (端部)から生じやすくなる。そこで、本実施の形態では、チップ 1Cが上記テストソケットに実装された時に、少なくともチップ 1Cの側面およびガイド部 38の断面下部の角部 C3の下部に位置する領域において、フローティング 37に溝部 42を設ける。本実施の形態では、その溝部 42を形成する領域は、図 24中で梨地模様のノ、ツチングを付した領域とすることを例示できる。それにより、チップ 1Cとガイド部 38 との接触によってチップ 1Cに破損が生じてしまった場合でも、チップ 1Cの破片は溝部 42に入る構造とすることができる。その結果、その破片が他のチップ 1Cの主面に付着して、その他のチップ 1Cの主面の封止用榭脂 8を傷付けてしまうような不具合を防ぐことができる。

[0070] チップトレイ CTからチップ 1Cを取り出し、上記テストソケットへ実装するまでの間には、前述した中間ポケット MP (図 5—図 9参照）を用いてチップ 1Cの位置精度を整える。それにより、チップ 1Cを搬送する吸着ハンド SHによるチップ 1Cの吸着位置を所定の位置とすることができる。その結果、チップ 1Cがテストソケットに実装される際に、チップ 1Cの一部がテストソケットと接触して破損してしまうことを防ぐことができる。

[0071] ここで、図 26— 28は、チップ 1C (バンプ電極 11)を上記テストソケットに実装し、ポゴピン 36まで導く過程を説明する断面図である。

[0072] フローティング 37は、チップ 1Cの主面（バンプ電極形成面）に接触しながらチップ 1 Cをポゴピン 36まで導き、テストソケットの蓋を閉めた後でも接触した状態だと、互いに押圧することとなってチップ 1Cの主面の封止用榭脂 8を傷付けてしまう虞がある。そこで、本実施の形態では、まず図 26に示すようにテストソケットにチップ 1Cが実装されると、次いで、図 27に示すように、テストソケットの蓋となるフローティングプッシャ (第 1の押圧手段） 43がフローティング 38を下方へ押し込む。フローティングプッシャ 43がある程度フローティング 47を下方へ押し込むと、フローティング 47の開口部 41 力ポゴピン 36が突出し始め、バンプ電極 11とポゴピン 36とが接触する。図 28に示すように、さらにフローティングプッシャ 43がフローティング 47を下方へ押し込むと、さらにポゴピン 36が開口部 41から突出することになり、フローティング力も見て、相対的にチップ 1Cはポゴピン 36によって突き上げられる状態となる。すなわち、チップ 1 Cとフローティング 47とが離間することになる。それにより、テストソケットの蓋 (フローティングプッシャ 43)を閉めた後に、チップ 1Cとフローティング 37とが互いに押圧する状態になってしまうことを防ぐことができる。その結果、チップ 1Cの主面の封止用榭脂 8を傷付けてしまうことを防ぐことができる。

[0073] 図 23—図 28を用いて説明したテストソケットによるチップ 1Cの動作テストが完了し、回路動作に不具合が発見されな力つたチップ 1Cについては、外観検査（工程 S 11 (図 4参照)）を行って傷等の不具合が検出されな力つたチップ 1Cは、良品として選別される。

[0074] 上記工程 S10の動作テストの後、チップ 1Cの外観検査（工程 S11 (図 4参照））が行われる。図 29は、その外観検査のうち、バンプ電極 11の外観を検査する手順について示すフローチャートである。測定ヘッドを走査し（工程 P1)、まず複数のバンプ電極 11の高さが基準値以内力否かを判定する（工程 P2)。基準値以内でない場合には、不良品と判定され (工程 P3)、外観検査は終了する。基準値以内だった場合には、複数のバンプ電極 11の平坦度が基準値以内力否かを判定する（工程 P4)。基準値以内でない場合には、不良品と判定され (工程 P3)、外観検査は終了する。基準値以内だった場合には、良品として選別され、ユーザに供給される（工程 P5)。

[0075] 前述したように、隣接するバンプ電極 11の配置間隔 XI (図 2参照）力 00 m (0.

4mm)程度以下と狭くなつた場合には、バンプ電極 11の径自体も小さくなる。また、チップ 1Cの主面（バンプ電極形成面）には、バンプ電極 11下の下地金属膜 10や下地金属膜 10と同層の配線パターン 10A等も見えることから、バンプ電極 11の高さを測定した際に、下地金属膜 10の表面を下端とした高さ hi 1や、封止用榭脂 8の表面を下端とした高さ hl2や、配線パターン 10Aの表面を下端とした高さ hl3など、下端の基準が異なる高さとなってしまって精度が落ちてしまう虞がある。そこで、本実施の形態では、図 31に示すように、まずチップ 1Cの主面 (バンプ電極形成面）において、バンプ電極 11の形成されて!、な!/、領域にお、て複数の測定点（第 1の測定点) TP を設定する。この複数の測定点 TSの数は、 12個所力もバンプ電極 11の数程度とすることを例示できる。続いて、それら複数の測定点 TPにおける高さを求め、その高さの情報 (第 1の測定値)をもとに最小二乗法による回帰計算を実施し、最小二乗平面 (第 1の仮想基準平面) ssを設定する。次いで、複数のバンプ電極 11のそれぞれについて、この最小二乗平面 SSからの高さ h21、 h22、 h23等を求め、前述の工程 P2 、 P4を実施する。これにより、バンプ電極 11の高さおよび平坦度が保証されたチップ 1Cを出荷することが可能となる。

[0076] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲で種々変更可能であることは、うまでもな!/、。

[0077] 前記実施の形態では、半導体装置として自動車用に用いられる CSP型のマイクロコンピュータを取り上げたが、電気的一括消去型 EEPROM (Electric Erasable Programmable Read Only Memory;以下、フラッシュメモリと記す）などの不揮発性メモリなどであってもよい。フラッシュメモリであった場合には、工程 S6 (図 4参照）において、いわゆるリテンション不良と呼ばれる書き込みデータの消失を検出するためのテスト（リテンションベータ）を実施してもよ!/、。

産業上の利用可能性

[0078] 本発明の半導体装置の製造方法は、外部接続端子をバンプ電極で構成した半導体装置のバーンイン試験に広く適用することができる。

Claims

請求の範囲

[1] 以下の工程を含む半導体装置の製造方法：

[2] 請求項 1記載の半導体装置の製造方法にお!、て、

前記第 1のポケットは、第 1の案内治具によって外形が規定され、

前記第 1の案内治具のうち、前記半導体チップの側面と接する第 1面および前記半導体チップの前記側面と交差する方向に延在する第 2面で形成された第 1コーナー部と、前記第 1面および前記第 1のポケットの前記底面の延在方向に延在する第 3面で形成された第 2コーナー部とには、面取りが施され、

前記 (b)工程において、前記半導体チップは前記第 1の案内治具の前記第 1面に沿つて前記第 1のポケットに導入され、

前記第 1のポケットに収容された前記半導体チップの前記側面は、前記第 2コーナ一部と接する。

[3] 請求項 2記載の半導体装置の製造方法にお、て、

前記ガイド部は、日本工業規格 (JIS)で規定される SUS304または前記 SUS304 より軟らかい材料を主成分とする。

[4] 請求項 1記載の半導体装置の製造方法において、

前記半導体チップの側面下の前記第 1のポケットの底面には、第 1の溝部が形成されている。

[5] 請求項 1記載の半導体装置の製造方法にお!、て、

前記第 1のソケットは、バーンインソケットであり、

前記第 1の処理は、バーンイン処理である。

[6] 請求項 5記載の半導体装置の製造方法にお、て、

前記複数の突起電極のそれぞれは、隣接する前記突起電極から 0. 4mm以下のピッチで配置されている。

[7] 請求項 1記載の半導体装置の製造方法にお!、て、

前記第 1のソケットは、テストソケットであり、

前記第 1の処理は、前記集積回路の電気特性検査である。

[8] 請求項 7記載の半導体装置の製造方法にお、て、

[9] 請求項 7記載の半導体装置の製造方法にお、て、

前記 (b)工程の前に前記半導体チップにバーンイン処理を施す。

[10] 以下の工程を含む半導体装置の製造方法：

[11] 請求項 10記載の半導体装置の製造方法において、

[12] 以下の工程を含む半導体装置の製造方法：

[13] 請求項 12記載の半導体装置の製造方法において、

[14] 請求項 12記載の半導体装置の製造方法において、

[15] 以下の工程を含む半導体装置の製造方法：

[16] 請求項 15記載の半導体装置の製造方法において、

[17] 以下の工程を含む半導体装置の製造方法：

(d)前記 (c)工程の後、前記第 1の主面内の複数の第 1の測定点において前記第 1 の主面の高さを測定し、前記第 1の主面の前記高さを示す複数の第 1の測定値を求める工程；

(d)前記第 1の仮想基準平面力の前記複数の突起電極のそれぞれの高さを測定し、前記複数の突起電極の平坦度を求める工程、

[18] 請求項 17記載の半導体装置の製造方法において、

[19] 以下の工程を含む半導体装置の製造方法：

(C)前記半導体チップを前記テストソケットに収容した状況下で前記集積回路の電気特性検査を行う工程；

請求項 19記載の半導体装置の製造方法において、