WO2006035787A1

WO2006035787A1 - 半導体装置

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Publication number: WO2006035787A1
Application number: PCT/JP2005/017779
Authority: WO
Inventors: Tamotsu Murakoshi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
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Filing date: 2005-09-27
Publication date: 2006-04-06
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Also published as: JP2006100436A; US20060289897A1; US7550838B2

Abstract

半導体装置は、半導体チップ（１１）の一辺に沿って第１方向に延設された第１電源線（２１）と、前記第１電源線に隣接し前記第１方向に配列された第１パッド列（２５）と、前記第１パッド列に沿って前記第１電源線との間に前記第１パッド列を挟むように前記第１方向に延設された第２電源線（２２）と、前記第１パッド列におけるパッド間に配置され前記第１、第２電源線間の電圧で動作する第１バッファ回路（３２－２）と、前記第２電源線に隣接して前記第１方向に配列された第２パッド列（２６）と、前記第２パッド列に沿って前記第２電源線との間に前記第２パッド列を挟むように延設された第３電源線（２３）と、前記第２パッド列におけるパッド間に配置され前記第２、第３電源線間の電圧で動作する第２バッファ回路（３１－１）とを具備する。

Description

半導体装置

技術分野

[0001] この発明は半導体装置に関し、例えば、半導体チップにおけるパッド、電源線およびバッファ回路のレイアウト等に係るものである。

背景技術

[0002] 通常、半導体チップには、外部と信号の入出力を行うために、パッド (PAD)が設けられている。従来、広く用いられているパッドレイアウトは、半導体チップの対向する二辺（または四辺）に沿ってパッド列を配置するものである。しかし、例えば半導体チップにメモリセルアレイとその周辺回路が形成されている場合には、メモリセルアレイに隣接して配置された側のパッド列と周辺回路とを接続する信号配線の長さが増大する。その結果、配線抵抗や配線容量が増大して信号が遅延するという問題がある。

[0003] また、上記各パッド列に隣接して入力バッファや出力バッファ等のノッファ回路を設けているが、ノッファ回路に電源を与えるための電源線が必要であり、パターン占有面積の増大を招いている。特に、近年の半導体装置の高集積化や高機能化に伴つてパッド数が増力 tlしており、半導体チップの表面に占める外部接続領域 (パッド列、電源線およびバッファ回路）の面積が増大する傾向にある。

[0004] このようなパッド数の増加に対応するために、例えば特許文献 1には半導体チップサイズの縮小やパッケージの多ピンィ匕並びに狭ピッチ化等に対応できるノッドレイァゥトおよびリードレイアウトの例が開示されている。し力しながら、信号配線長、あるいは電源線やバッファ回路のレイアウトについては配慮がされておらず、信号遅延の低減や外部接続領域のパターン占有面積の削減という観点から見ると必ずしも十分ではない。

特許文献 1 :特開平 9 237800号公報明細書

発明の開示

[0005] この発明は、信号配線長を短くして信号遅延を低減でき、且つ外部接続領域のパターン占有面積を削減できる半導体装置を提供する。 [0006] この発明の一態様によれば、半導体チップの一辺に沿って第 1方向に延設された第 1電源線と、前記第 1電源線に隣接し、前記第 1方向に配列された第 1パッド列と、前記第 1パッド列に沿って、前記第 1電源線との間に前記第 1パッド列を挟むように前記第 1方向に延設された第 2電源線と、前記第 1パッド列におけるパッド間に配置され、前記第 1、第 2電源線間の電圧で動作する第 1バッファ回路と、前記第 2電源線に隣接して、前記第 1方向に配列された第 2パッド列と、前記第 2パッド列に沿って、前記第 2電源線との間に前記第 2パッド列を挟むように延設された第 3電源線と、前記第 2パッド列におけるパッド間に配置され、前記第 2、第 3電源線間の電圧で動作する第 2バッファ回路とを具備する半導体装置を提供できる。

[0007] また、この発明の一態様によれば、半導体チップの一辺に沿って第 1方向に延設された第 1電源線と、前記第 1電源線に隣接し、前記第 1方向に配列された第 1パッド列と、前記第 1パッド列に沿って、前記第 1電源線との間に前記第 1パッド列を挟むように前記第 1方向に延設された第 2電源線と、前記第 1パッド列におけるパッドと前記第 1電源線間、および前記第 1パッド列におけるパッドと前記第 2電源線間に配置され、前記第 1、第 2電源線間の電圧で動作する第 1バッファ回路と、前記第 2電源線に隣接して、前記第 1方向に配列された第 2パッド列と、前記第 2パッド列に沿って、前記第 2電源線との間に前記第 2パッド列を挟むように延設された第 3電源線と、前記第 2パッド列におけるパッドと前記第 2電源線間、および前記第 2パッド列におけるパッドと前記第 3電源線間に配置され、前記第 2、第 3電源線間の電圧で動作する第 2バッファ回路とを具備する半導体装置を提供できる。

図面の簡単な説明

[0008] [図 1]図 1は、この発明の第 1の実施形態に係る半導体装置について説明するためのもので、半導体メモリチップのレイアウトを模式的に示す平面図である。

[図 2]図 2は、図 1中の破線で囲った部分を拡大して示す平面図である。

[図 3]図 3は、この発明の変形例 1に係る半導体装置を説明するためのもので、図 1中の破線で囲った部分を拡大した他のレイアウト例を示す平面図である。

[図 4]図 4は、この発明の変形例 2に係る半導体装置を説明するためのもので、図 1中の破線で囲った部分を拡大した更に他のレイアウト例を示す平面図。 [図 5]図 5は、この発明の第 2の実施形態に係る半導体装置を説明するためのもので、図 1中の破線で囲った部分を拡大して示す平面図。

[図 6]図 6は、この発明の変形例 3に係る半導体装置を説明するためのもので、図 1中の破線で囲った部分を拡大して他のレイアウト例を示す平面図。

[図 7]図 7は、この発明の第 3の実施形態に係る半導体装置を説明するためのもので、図 1中の破線で囲った部分を拡大して示す平面図。

[図 8]図 8は、この発明の変形例 4に係る半導体装置を説明するためのもので、図 1中の破線で囲った部分を拡大して他のレイアウト例を示す平面図。

[図 9]図 9は、この発明の第 4の実施形態に係る半導体装置を説明するためのもので、図 1中の破線で囲った部分を拡大して示す平面図。

[図 10]図 10は、この発明の第 5の実施形態に係る半導体装置を説明するためのもので、図 1中の破線で囲った部分を拡大して示す平面図。

[図 11]図 11は、この発明の第 6の実施形態に係る半導体装置を説明するためのもので、図 1中の破線で囲った部分を拡大して示す平面図。

発明を実施するための最良の形態

[0009] 以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[0010] [第 1の実施形態]

まず、この発明の第 1の実施形態に係る半導体装置について、図 1および図 2を用いて説明する。図 1は、半導体メモリチップのレイアウトを模式的に示す平面図である

[0011] 図示するように、半導体メモリチップ 11は、セルアレイ 12—1、 12- 2,周辺回路 13 、および外部接続領域 14を備えている。

[0012] 上記外部接続領域 14は、チップ 11の一辺に沿って周辺回路 13の近傍に配置される。この外部接続領域 14には、チップ 11の一辺に沿って第 1方向に延設された第 1 乃至第 3の電源線 23、 22、 21、第 1、第 2パッド列 26、 25、および第 1、第 2バッファ回路が配置されている。上記電源線 23、 21には電源電圧 VCC (または電源電圧 V CCQ)が印加され、電源線 22には電源電圧 VSSが印加される。上記パッド列 26は上記電源線 23、 22の間に配列され、上記パッド列 25は上記電源線 22、 21の間に配列されている。上記パッド列 26には、複数のパッド 26— 1〜26— 7 (ここでは、一例として 7個）が設けられている。これらのパッド 26— 1〜26— 7間の空き領域またはパッド 26— 1〜26— 7と電源線 23、 22間の領域には、ノッファ回路が設けられている。このパッド列 26は、データの入力、出力または入出力に用いられる。

[0013] 上記パッド列 25には、複数のパッド 25— 1〜25— 6 (ここでは、一例として 6個）が設けられている。これらのパッド 25— 1〜25— 6間の空き領域またはパッド 25— 1〜2 5— 6と電源線 22、 21間の領域には、ノッファ回路が設けられている。このパッド列 2 5は、制御信号の入力、出力または入出力に用いられる。上記パッド列 25中の各パッド 25— 1〜25— 6は、上記パッド列 26中の各パッド 26— 1〜26— 7に対して第 1方向に沿って 1Z2ピッチ程度ずらされて配列され、パッド列 26、 25中の各パッド 26— 1〜26— 7、 25— 1〜25— 6は千鳥状に配置されている。

[0014] 図 2は、上記外部接続領域 14 (パッド、電源線およびバッファ回路）のパターンレイアウト例について詳しく説明するためのもので、図 1中の破線 28で囲った部分を拡大して示す平面図である。

[0015] 図示するように、パッド列 26、 25における各パッド間の空き領域およびパッドと電源線間の領域にバッファ回路が設けられている。そして、この例では各々のパッドに入力バッファまたは出カノくッファを接続して！/ヽる。

[0016] 入力バッファ 32— 1は、上記パッド 26— 1、 26— 2間に配置され、電源線 23、 22間の電圧で動作する。この入力バッファ 32— 1は、 NMOSトランジスタ N3と PMOSトランジスタ P3で構成される。これらのトランジスタ N3、 P3のゲートはパッド 25— 1に接続され、ドレインは周辺回路 13に接続される。ノッド 25— 1に入力された信号は、上記入力バッファ 32— 1を介して周辺回路 13に供給される。

[0017] 上記パッド 25— 1は例えば制御信号の入力用であり、入力された制御信号は上記入力バッファ 32— 1を介して周辺回路 13に供給される。

[0018] 出力バッファ 31— 1は、パッド 26— 1と電源線 23間に配置された PMOSトランジスタ P2と、パッド 26— 1と電源線 22間に配置された NMOSトランジスタ N2とで構成されている。上記トランジスタ P2、 N2は、上記パッド 25— 1を第 2方向（第 1方向と交差する方向）に沿って挟むように対向配置されている。上記トランジスタ P2、 N2のゲートは周辺回路 13に接続され、ドレインは上記パッド 25— 1に共通接続されている。

[0019] 入力バッファ 32— 2は、上記パッド 25— 1の左側の空き領域に配置され、電源線 2 1、 22間の電圧で動作する。この入力バッファ 32— 2は、 NMOSトランジスタ N1と P MOSトランジスタ P1とで構成される。これらのトランジスタ Nl、 PIのゲートはパッド 2 6—1に接続され、ドレインは周辺回路 13に共通接続される。ノッド 26— 1に入力された信号は、上記入カノッファ 32— 2を介して周辺回路 13に供給される。

[0020] 出力バッファ 31— 2は、パッド 26— 1と電源線 23間に配置された PMOSトランジスタ P2と、パッド 26— 1と電源線 22間に配置された NMOSトランジスタ N2とで構成されている。上記トランジスタ P2、 N2は、上記パッド 26— 1を第 2方向に沿って挟むように対向配置されている。上記トランジスタ P2、 N2のゲートは周辺回路 13に接続され、ドレインは上記パッド 26 - 1に共通接続されて！、る。

[0021] 上記パッド 26— 1は例えばデータの入出力用であり、入力されたデータは上記入力バッファ 32— 2を介して周辺回路 13に供給され、周辺回路 13から転送されたデータが上記出力バッファ 31— 2を介してパッド 26— 1から出力される。

[0022] 同様に、入力バッファ 32— 3は、上記パッド 25— 1の右側の空き領域に配置され、電源線 21、 22間の電圧で動作する。この入力バッファ 32— 3は、 NMOSトランジスタ N4と PMOSトランジスタ P4で構成される。これらのトランジスタ N4、 P4のゲートはノッド 26— 2に接続され、ドレインは周辺回路 13に共通接続される。パッド 26— 2に入力された信号は、上記入力バッファ 32— 3を介して周辺回路 13に供給される。

[0023] 出力バッファ 31— 2は、パッド 26— 2と電源線 23間に配置された PMOSトランジスタ P5と、パッド 26— 2と電源線 22間に配置された NMOSトランジスタ N5とで構成されている。上記トランジスタ P5、 N5は、上記パッド 26— 2を第 2方向に沿って挟むように対向配置されている。上記トランジスタ P5、 N5のゲートは周辺回路 13に接続され、ドレインは上記パッド 26— 2に共通接続されて、る。

[0024] 上記パッド 26— 2は例えばデータの入出力用であり、入力されたデータは上記入力バッファ 32— 3を介して周辺回路 13に供給され、周辺回路 13から転送されたデータが上記出力バッファ 31— 3を介してパッド 26— 2から出力される。 [0025] 尚、上記トランジスタ N2、 N4、 N6、 P2、 P4、 P6のゲートは、別々に電圧を印加して独立に制御することも可能である。

[0026] 上記のように、この実施形態に係る半導体装置では、ノッド列 26、 25を周辺回路 1 3の近傍に設けて、同一方向に 2段に設けているため、各パッド列 26、 25中のパッドと周辺回路部 13との配線長 Ll、 L2を短くすることができる。よって、配線抵抗および配線容量を低減して信号遅延を低減でき、高速化に対して有利である。特に、入力初段の回路で使われる信号は、比較的電圧が不安定な信号が多いため、配線長の増大に伴う電位の不安定を緩和でき、信頼性を向上できる。

[0027] また、チップの一辺に沿って第 1方向に配列した 2段のノッド列を設け、これらパッド列間に配置した電源線 22を入力バッファ 32— 1〜32— 3と出力バッファ 31— 1〜31 2により共有している。そのため、パッド列をチップの二辺に設ける場合に比べて第 2方向の面積を低減でき、外部接続領域のパターン占有面積を削減できる。

[0028] さらに、トランジスタ Nl、 N2のソース領域、トランジスタ N4、 N5のソース領域をそれぞれ 2つのトランジスタで共有し、電源線 22に共通接続しているので第 2方向の面積をより低減でき、微細化に対して有利である。

[0029] また、出力バッファ 31— 1、 31— 2を構成するPMOSトランジスタP2、 P5および N MOSトランジスタ N2、 N5は、ノッド 26— 1、 26— 2を挟むように第 2方向に沿って対向して配置されている。そのため、トランジスタ!^、 P5とトランジスタ N2、 N5との間の距離を稼ぐことができる。よって、寄生の PNPおよび NPNバイポーラトランジスタからなる寄生のサイリスタのスイッチングを防止して、いわゆるラッチアップを防止でき、信頼性を向上できる点で有利である。また、入力バッファ 32— 1〜32— 3を構成する P MOSトランジスタ Pl、 P3、 P4および NMOSトランジスタ Nl、 N3、 N4は、ノッド 25 1、 26— 1、 26— 2の空き領域に第 2方向に沿って対向して配置されている。そのため、上記空き領域において、トランジスタお、 P3、 P4とトランジスタ Nl、 N3、 N4との間の距離を稼ぐことができる。よって、同様にラッチアップを防止でき、信頼性を向上できる点で有利である。また、空き領域を利用できることから、第 1方向の面積を低減できる。

[0030] 尚、電源電圧 VCCQは、電圧 VCC、 VCCQが共に同じ電圧（例えば、共に 3. 3V 程度)である場合、例えば、 IZOパッド用の電源電圧等である。この場合、電圧 VCC Qは、外部力ゝらのノイズが乗りやすく電圧が不安定であるため、上記電源電圧 VCCとは分けて用いても良い。さら〖こ、電圧 VCC、 VCCQが異なる電圧（例えば、電圧 VC Cが 3. 3V程度、電圧 VCCQが 1. 8V程度）の場合は、その電圧値を区別するために用いても良い。

[0031] [変形例 1]

次に、この発の変形例 1に係る半導体装置について、図 3を用いて説明する。以下の説明において、上記第 1の実施形態と重複する部分の説明は省略する。図 3は、この変形例 1に係る半導体装置を説明するためのもので、図 1中の破線 28で囲った部分を模式的に示す平面図である。この変形例は、上記第 1の実施形態に係る半導体装置に比べ、入力'出力バッファを構成するトランジスタ N1〜N5、 P1〜P5の極性を反対にして設けた一例である。

[0032] 図示するように、電源線 21、 23には電源電圧 VSSが印加され、電源線 22には電源電圧 VCCまたは電源電圧 VCCQが印加されている。さらに、トランジスタ N1〜N5 、 P1〜P5が、上記第 1の実施形態に係る半導体装置に比べ、第 2方向に沿って反対の位置に設けられて、る。

[0033] PMOSトランジスタ P1〜P5のソースは電源線 22 (VCCまたは VCCQ)に共通に接続されている。

[0034] 上記のような構成によれば、上記第 1の実施形態と同様な効果を有する。

[0035] さらに、必要に応じて入力 ·出力バッファを構成するトランジスタ N1〜N5、 P1〜P5 の極性および電源線 21、 22、 23に印加する電源電圧の極性を変えることができる。

[0036] [変形例 2]

次に、この発明の変形例 1に係る半導体装置について、図 4を用いて説明する。以下の説明において、上記第 1の実施形態と重複する部分の説明は省略する。図 4は

、この変形例 2に係る半導体装置を説明するためのもので、図 1中の破線 28で囲つた部分を模式的に示す平面図である。

[0037] 図示するように、電源線 21には電源電圧 VCCが印加され、電源線 22には電源電圧 VSSが印加され、電源線 23には電源電圧 VCCQが印加されている。 [0038] 出力バッファ 31—1は、パッド 26— 1、 26— 2の間の空き領域に配置されている。出力バッファ 31— 2は、パッド 25— 1の左側の間の空き領域に配置されている。出カバッファ 31— 3は、ノッド 25— 1の右側の間の空き領域に配置されている。

[0039] この変形例に係る半導体装置には、入力バッファは配置されていない。

[0040] 上記のような構成によれば、上記第 1の実施形態と同様な効果を有する。さらに、電源線 21には電源電圧 VCCが印加され、電源線 22には電源電圧 VSSが印加され、電源線 23には電源電圧 VCCQが印加されて!、る。

[0041] そのため、電源線 21、 22、 23に印加する電源電圧を区別して印加して、比較的電圧の変動が激しい電源電圧 VCCQが周辺に与える影響を最小減に押さえることができ、信頼性を向上できる点で有利である。

[0042] [第 2の実施形態]

次に、この発明の第 2の実施形態に係る半導体装置について、図 5を用いて説明する。以下の説明において、上記第 1の実施形態と重複する部分の説明は省略する

。図 5は、第 2の実施形態に係る半導体装置を説明するためのもので、外部接続領域 14の一部を模式的に示す平面図である。また、この実施形態に係る半導体装置の説明において、出力バッファ 31および入力バッファ 32を構成する各トランジスタの詳細な接続関係の図示を省略する。

[0043] 図示するよう【こ、ノッド 25— 1、 25— 2、 26— 1、 26— 2を挟むよう【こ出カノッド 31

— 1〜31— 4および入力パッド 32— 1〜32— 4が第 2方向に沿って設けられている。

[0044] 出カノくッファ 31— 1〜31— 4ίま、ノッド 25— 1、 25— 2、 26— 1、 26— 2を挟むように第 2方向に沿って対向配置された PMOSトランジスタ Pl、 Ρ3、 Ρ5、 Ρ7および ΝΜ

OSトランジスタ Nl、 Ν3、 Ν5、 Ν7を備えている。

[0045] 入カノくッファ 32— 1〜32— 4ίま、ノッド 25— 1、 25— 2、 26— 1、 26— 2を挟むように第 2方向に沿って対向配置された PMOSトランジスタ Ρ2、 Ρ4、 Ρ6、 Ρ8および ΝΜ

OSトランジスタ Ν2、 Ν4、 Ν6、 Ν8を備えている。

[0046] また、パッド列 25、 26中のいずれの一つのパッドも第 1方向に沿ってピッチをずらされて設けられていない。

[0047] NMOSトランジスタ Ν1〜Ν6のソースが電源線 22に共通に接続されている。その他の構成等は、上記第 1の実施形態と同様である。

[0048] 上記のような構成によれば、上記第 1の実施形態と同様な効果を有する。さらに、図示したようなパッドおよび出力 ·入力バッファの配置を必要に応じて変えることができる。

[0049] また、電源線 22に NMOSトランジスタ N1〜N6のソース共通に接続されている。そのため、第 2方向の面積を低減できる。

[0050] [変形例 3]

次に、この発明の変形例 3に係る半導体装置について、図 6を用いて説明する。以下の説明において、上記第 2の実施形態と重複する部分の説明は省略する。図 5は、この変形例 2に係る半導体装置を説明するためのもので、外部接続領域 14の一部を模式的に示す平面図である。この変形例は、上記第 2の実施形態に係る半導体装置に比べ、入力'出力バッファを構成するトランジスタ N1〜N8、 P1〜P8の極性を反対にして設けた一例である。

[0051] 図示するように、電源線 21、 23には電源電圧 VSSが印加され、電源線 22には電源電圧 VCCまたは電源電圧 VCCQが印加されている。また、電源線 22に PMOSトランジスタ P1〜P8のソースが共通に接続されている。その他の構成等は第 2の実施形態と同様である。

[0052] 上記のような構成によれば、上記第 2の実施形態と同様な効果を有する。さらに、電源線 21、 22、 23に印加する電源電圧、およびトランジスタ P1〜P8、 N1〜N8の極性を必要に応じて変えることができる。

[0053] [第 3の実施形態]

次に、この発明の第 3の実施形態に係る半導体装置について、図 7を用いて説明する。以下の説明において、上記第 1の実施形態と重複する部分の説明は省略する

。図 7は、第 3の実施形態に係る半導体装置を説明するためのもので、外部接続領域 14の一部を模式的に示す平面図である。

[0054] 図示するよう【こ、ノッド歹 IJ25、 26中のノッド 25— 1、 25 2、 26— 1、 26 2を挟むように出力バッファ 31— 1〜31— 4および入力バッファ 32— 1〜32— 4が第 1方向に沿って設けられている。 [0055] 出カノくッファ 31— 1〜31— 4ίま、ノッド 25— 1、 25— 2、 26— 1、 26— 2を挟むように第 1方向に沿って対向配置された PMOSトランジスタ Pl、 Ρ3、 Ρ5、 Ρ7および ΝΜ OSトランジスタ Nl、 Ν3、 Ν5、 Ν7を備えている。

[0056] 入カノくッファ 32— 1〜32— 4ίま、ノッド 25— 1、 25— 2、 26— 1、 26— 2を挟むように第 1方向に沿って対向配置された PMOSトランジスタ Ρ2、 Ρ4、 Ρ6、 Ρ8および ΝΜ OSトランジスタ Ν2、 Ν4、 Ν6、 Ν8を備えている。その他の構成等は上記第 1の実施形態と同様である。

[0057] 上記のような構成によれば、上記第 1の実施形態と同様な効果を有する。さらに、パッド 25— 1、 26— 1を挟むように PMOSトランジスタ Ρ1〜Ρ8および NMOSトランジスタ Ν1〜Ν8が第 1方向に沿って対向配置されている。

[0058] そのため、トランジスタ Ρ1〜Ρ8、 Ν1〜Ν8の配置を必要に応じて変えることができる。

[0059] [変形例 4]

次に、この発明の変形例 4に係る半導体装置について、図 8を用いて説明する。以下の説明において、上記第 3の実施形態と重複する部分の説明は省略する。図 8は、この変形例 4に係る半導体装置を説明するためのもので、外部接続領域 14の一部を模式的に示す平面図である。この変形例は、上記第 3の実施形態に係る半導体装置に比べ、入力'出力バッファを構成するトランジスタ Ν1〜Ν8、 Ρ1〜Ρ8の極性を反対にして設けた一例である。

[0060] 図示するように、電源線 21、 23には電源電圧 VSSが印加され、電源線 22には電源電圧 VCCまたは電源電圧 VCCQが印加されて、る。その他の構成等は第 3の実施形態と同様である。

[0061] 上記のような構成によれば、上記第 3の実施形態と同様な効果を有する。さらに、電源線 21、 23には電源電圧 VSSが印加され、電源線 22には電源電圧 VCCまたは電源電圧 VCCQが印加されて!、る。

[0062] そのため、電源線 21、 22、 23に印加する電源電圧、およびトランジスタの極性を必要に応じて変えることができる。

[0063] [第 4の実施形態] 次に、この発明の第 4の実施形態に係る半導体装置について、図 9を用いて説明する。以下の説明において、上記第 3の実施形態と重複する部分の説明は省略する。図 9は、第 4の実施形態に係る半導体装置を説明するためのもので、外部接続領域 14の一部を模式的に示す平面図である。

[0064] 図示するように、パッド列 26は、パッド列 25中の一のパッド 25— 1〜25— 3よりも第

1方向に沿って 1Z2ピッチ程度ずらされて設けられている。そのため、パッド列 25、 2 6はいわゆる千鳥状に配置されている。また、 NMOSトランジスタ N1〜N8のソースは、電源線 22に共通に接続されている。その他の構造等は第 3の実施形態と同様である。

[0065] 上記のような構成によれば、上記第 1の実施形態と同様な効果を有する。

[0066] 尚、この実施形態に係る半導体装置の入力 ·出力バッファを構成するトランジスタ N 1〜N8、 P1〜P8の極性および電源線 21、 22、 23に印加する電源電圧の極性を反対にして設けることができるのは、上記変形例等により勿論である。

[0067] [第 5の実施形態]

次に、この発明の変形例 4に係る半導体装置について、図 9を用いて説明する。以下の説明において、上記第 4の実施形態と重複する部分の説明は省略する。図 9は、この変形例 4に係る半導体装置を説明するためのもので、外部接続領域 14の一部を模式的に示す平面図である。この変形例は、出カノッファ 31および入力バッファ 3 2がパッド列 25中には第 2方向に沿って設けられ、ノ^ド列 26中には第 1方向に沿つて設けられた一例である。

[0068] 図示するように、パッド列 25中の出力バッファ 31— 1、 31— 2を構成する PMOSトランジスタ Pl、 P3および NMOSトランジスタ Nl、 N3は、ノッド 25— 1、 25— 2を挟むように第 2方向に沿って対向配置されて、る。パッド列 25中の入力バッファ 32— 1 、 32— 2を構成する PMOSトランジスタ P2、 P4および NMOSトランジスタ N2、 N4は、ノッド 25— 1、 25— 2を挟むように第 2方向に沿って対向配置されている。

[0069] パッド列 26中の出力バッファ 31— 3、 31— 4を構成する PMOSトランジスタ P5、 P7 および NMOSトランジスタ N5、 N7は、ノッド 26— 1、 26— 2を挟むように第 1方向に沿って対向配置されている。ノッド列 26中の入力バッファ 32— 3、 32— 4を構成する PMOSトランジスタ P6、 P8および NMOSトランジスタ N6、 N8は、ノッド 26— 1、 26 2を挟むように第 1方向に沿って対向配置されて、る。その他の構成等は第 4の実施形態と同様である。

[0070] 上記のような構成によれば、上記第 4の実施形態と同様な効果を有する。さらに、出力バッファ 31および入力バッファ 32がパッド列 25中には第 2方向に沿って設けられ、パッド列 26中には第 1方向に沿って設けられて、る。

[0071] 上記のように、出力バッファ 31および入力バッファ 32を構成するトランジスタ P1〜P 8、 N1〜N8の配置を必要に応じて変えることができる。

[0072] [第 6の実施形態]

次に、この発明の第 6の実施形態に係る半導体装置について、図 11を用いて説明する。以下の説明において、上記第 5の実施形態と重複する部分の説明は省略する。図 11は、第 5の実施形態に係る半導体装置を説明するためのもので、外部接続領域 14の一部を模式的に示す平面図である。

[0073] 図示するように、第 1方向に沿って異なる極性であるトランジスタ N1とトランジスタ P 3、およびトランジスタ N2とトランジスタ P4とが隣接して配置されている。さらに、隣接して配置されたトランジスタ Nl、 N2のソースとトランジスタ PI、 P2のソースとの間に、第 1方向に距離 (スペース) W1が設けられている。ここで、上記距離 W1は、例えば、 100 m程度である。

[0074] 第 2方向に沿って異なる極 ¾rCあるトランジスタ P2とトランジスタ N5、トランジスタ N 2とトランジスタ P5とが隣接して配置されている。さらに、隣接して配置されたトランジスタ P2、 P5のソースとトランジスタ N2、 N5のソースの間に、第 2方向に距離 W2が設けられている。

[0075] 上記のような構成によれば、上記第 4の実施形態と同様な効果を有する。さらに、隣接して配置されたトランジスタ Nl、 N2のソースとトランジスタ PI、 P2のソースとの間に、第 1方向に距離 W1が設けられている。

[0076] そのため、異なる極性トランジスタのソース間に距離 W1を設け、寄生の PNPおよび NPNバイポーラトランジスタからなる寄生のサイリスタのスイッチングを防止して、、わゆるラッチアップを防止でき、信頼性を向上できる点で有利である。 [0077] また、隣接して配置されたトランジスタ P2、 P5のソースとトランジスタ N2、 N5のソースの間に、第 2方向に距離 W2が設けられている。

[0078] そのため、上記と同様の作用により、ラッチアップを防止でき、信頼性を向上できる点で有利である。

[0079] また、上記のように第 1、第 2方向に沿って異なる極性であるトランジスタを隣接して配置できることから、 PMOSトランジスタまたは NMOSトランジスタをラッチアップを防止しつつ、必要に応じて配置できる。

[0080] 以上、第 1乃至第 6の実施形態、および変形例 1乃至変形例 4を用いてこの発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなぐ実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および上記各変形例には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しょうとする課題の欄で述べた課題の少なくとも 1つが解決でき、発明の効果の欄で述べられている効果の少なくとも 1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

Claims

請求の範囲

[1] 半導体チップの一辺に沿って第 1方向に延設された第 1電源線と、

前記第 1電源線に隣接し、前記第 1方向に配列された第 1パッド列と、

前記第 1パッド列に沿って、前記第 1電源線との間に前記第 1パッド列を挟むように前記第 1方向に延設された第 2電源線と、

前記第 1パッド列におけるパッド間に配置され、前記第 1、第 2電源線間の電圧で動作する第 1バッファ回路と、

前記第 2電源線に隣接して、前記第 1方向に配列された第 2パッド列と、前記第 2パッド列に沿って、前記第 2電源線との間に前記第 2パッド列を挟むように延設された第 3電源線と、

前記第 2パッド列におけるパッド間に配置され、前記第 2、第 3電源線間の電圧で動作する第 2バッファ回路と

を具備することを特徴とする半導体装置。

[2] 前記第 2パッド列中のパッドは、前記第 1パッド列中のパッドに対して前記第 1方向に沿ってずらされて前記第 1、第 2パッド列中の各パッドが千鳥状に配置され、前記第 1バッファ回路は、前記第 1方向と交差する第 2方向に対応する前記第 2パッド列中のパッドに接続され、

前記第 2バッファ回路は、前記第 2方向に対応する前記第 1パッド列中のパッドに接続される

ことを特徴とする請求項 1に記載の半導体装置。

[3] 前記第 2パッド列中のパッドは、前記第 1パッド列中のパッドに対して前記第 1方向に沿ってずらされて前記第 1、第 2パッド列中の各パッドが千鳥状に配置され、前記第 1パッド列中の各パッドの両側に配置された前記第 1バッファ回路が対応するパッドに接続され、

前記第 2パッド列中の各パッドの両側に配置された前記第 2バッファ回路が対応するパッドに接続される

ことを特徴とする請求項 1に記載の半導体装置。

[4] 前記第 2パッド列中のパッドは、前記第 1パッド列中のパッドに対して前記第 2方向に対応して配置され、

前記第 1パッド列中の各パッドの両側に配置された前記第 1バッファ回路が対応するパッドに接続され、

ことを特徴とする請求項 1に記載の半導体装置。

半導体チップの一辺に沿って第 1方向に延設された第 1電源線と、

前記第 1パッド列におけるパッドと前記第 1電源線間、および前記第 1パッド列におけるパッドと前記第 2電源線間に配置され、前記第 1、第 2電源線間の電圧で動作する第 1バッファ回路と、

前記第 2パッド列におけるパッドと前記第 2電源線間、および前記第 2パッド列におけるパッドと前記第 3電源線間に配置され、前記第 2、第 3電源線間の電圧で動作する第 2バッファ回路と

を具備することを特徴とする半導体装置。