WO2006025285A1 - 可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子デバイス - Google Patents

可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子デバイス Download PDF

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Definitions

  • Variable delay circuit macro cell data, logic verification method, test method, and electronic device
  • the present invention relates to a variable delay circuit mounted on an integrated circuit, macro cell data defining the variable delay circuit, a device data logic verification method using the variable delay circuit, and an electronic device using the variable delay circuit.
  • This application is related to the following Japanese application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • Integrated circuits composed of a large number of circuit elements such as transistors are difficult to design by hand for all the specific circuit structures. Therefore, computer-aided design methods (CAD ) Is adopted.
  • CAD computer-aided design methods
  • abstract circuit data is defined according to the function of the integrated circuit to be developed using a so-called hardware description language based on the determined specifications, and based on the defined circuit data.
  • a logic circuit is generated by performing logic synthesis or the like, a specific circuit structure to be mounted on the chip is determined (for example, see Patent Document 1).
  • An integrated circuit manufactured through such a design process is generally subjected to a verification operation at a logic level and an actual operation level at the stage of the manufacturing process. For example, at the wafer level stage, logic verification by a low-speed inspection device is performed to eliminate defective products, and actual operation verification is performed at the stage when chip packaging is completed, and only those that are determined to be non-defective products. Shipped as a product.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-283388
  • an integrated circuit incorporating a conventional variable delay circuit has a problem that it is difficult to perform logic verification by a low-speed inspection device. This problem is described below.
  • FIG. 9 is a schematic diagram showing an example of a circuit configuration using a conventional variable delay circuit.
  • the circuit shown in FIG. 9 includes a variable delay circuit 101, flip-flop circuits 102 and 103, and delay circuits 104 and 105.
  • the following problems arise when performing low-speed verification using a low-speed inspection device for powerful circuits.
  • the delay time cannot be set to a constant value even during low-speed verification. Therefore, for example, when a variable delay circuit is used in the circuit configuration shown in FIG. 9, is a sufficient hold time required to hold data input to the flip-flop circuit 102 located in the subsequent stage provided? There is a problem that it becomes unclear whether or not. Therefore, when the circuit structure as shown in FIG. 9 is realized using the conventional variable delay circuit, there is no problem in the flip-flop circuit 102 itself, and the variable delay circuit after adjusting the delay time is used. In spite of the fact that it operates without any problem, there are cases where it is determined that the product is defective by low-speed verification, which causes a problem that the accuracy of verification is lowered.
  • the present invention has been made in view of the above, and is a variable delay circuit that can be applied to low-speed verification of an integrated circuit formed on a substrate and can be applied to a logic design environment in an integrated circuit design stage,
  • the purpose is to realize macrocell data, logic verification method, test method and electronic device.
  • variable delay circuit mounted on an integrated circuit, wherein an input signal is detected during actual operation of the integrated circuit.
  • a variable delay applying means for providing a variable delay time within a predetermined range corresponding to the time delay occurring at the implementation level, and the input signal during the low-speed logic verification and Z or low-speed selection test of the integrated circuit.
  • a variable delay circuit comprising a verification delay providing means for providing a delay time fixed to a predetermined value.
  • the verification delay applying means has a delay time larger than a maximum delay time given by the variable delay giving means or a delay smaller than a minimum delay time given by the variable delay giving means. You may give time.
  • variable delay circuit further includes a select means for selecting the variable delay applying means in actual operation and selecting the verification delay applying means in the low-speed logic verification and Z or low-speed selection test. It's okay.
  • variable delay circuit may further include output signal detection means for detecting the presence or absence of a signal output via the variable delay adding means and the verification delay applying means.
  • macro cell data used in designing an integrated circuit and defining a time delay function in device data corresponding to the integrated circuit, the actual operation of the integrated circuit.
  • Variable delay adding circuit data defining a function for giving a variable delay time within a predetermined range corresponding to a time delay occurring at the mounting level for the input signal
  • the integrated circuit Macro cell data characterized by comprising: verification delay adding circuit data that is selected during a logic verification operation and that defines a function that gives a delay time fixed to a predetermined value to an input signal.
  • variable delay adding circuit data When the variable delay adding circuit data is selected as a logical specification for the macro cell data, an output signal value for other macro cell data connected to the macro cell data is determined to be indefinite, and the verification delay is determined. If the added circuit data is selected, the output signal value for other macro cell data connected to the macro cell data is determined as the input signal U, the value, or the inverted value of the input signal!
  • the macro cell data is a case where the variable delay providing circuit data is selected as a logic specification, and the input signal is a pulse signal that takes both positive logic and negative logic values.
  • the output signal value for other macro cell data connected to the macro cell data is determined to be indefinite and the verification delay applying circuit data is selected, or when the variable delay applying circuit data is selected and the input signal is constant. If the value is maintained at the value of the input signal, the output signal value for the other macro cell data connected to the macro cell data is defined as the input signal or the inverted value of the input signal.
  • the macro cell data may further include select circuit data defining a function of selecting either the variable delay adding circuit data or the verification delay adding circuit data with respect to processing of an input signal!
  • the macro cell data may further include output signal detection circuit data for detecting presence / absence of a signal output via the variable delay applying circuit data and the verification delay applying circuit data.
  • the macro cell data has an output signal value corresponding to the signal detection circuit data, even if! /, Deviation of the variable delay addition circuit data and the verification delay addition circuit data is selected as a logical specification. May be defined as a value equal to the input signal or an inverted value of the input signal.
  • the function of giving a variable delay time within a predetermined range and a predetermined value corresponding to the time delay generated at the mounting level are fixed to the input signal.
  • the variable delay applying means for applying a variable delay time within a predetermined range corresponding to the time delay generated at the mounting level to the input signal, and the input signal
  • a selection step for selecting the verification delay applying means and an electric signal slower than the actual operation are used, and an input signal to the variable delay circuit is set to a predetermined fixed value by the verification delay applying means.
  • a test process that performs selection or logic verification while delaying.
  • an electronic device including an electronic circuit, and when the electronic device is actually operated, an external input terminal of the electronic device or an electronic circuit in the electronic circuit is provided.
  • a variable delay applying unit that outputs an input signal input from the first element to the second element in the electronic circuit after being delayed by a first delay time that is variable in accordance with characteristics of the electronic device; and
  • an electronic device including a low-speed operation delay applying unit that outputs the input signal to a second element in the electronic circuit by delaying the input signal for a second delay time set in advance when operating at low speed.
  • the low-speed operation delay applying unit may delay the input signal by the second delay time when the electronic device is subjected to low-speed logic verification or low-speed test.
  • the electronic device further includes a test mode input terminal for inputting a test mode signal for designating that the electronic device is subjected to low-speed logic verification or low-speed test, and the low-speed operation delay applying unit is configured to input the test mode input Terminal force When the test mode signal is input, the input signal may be output to the second element after being delayed by the second delay time.
  • the electronic device further includes a test register for setting a test mode for performing low-speed logic verification or low-speed test on the electronic device, and the low-speed operation delay adding unit is configured to set the test mode to the test register.
  • the input signal may be output to the second element after being delayed by the second delay time.
  • the low-speed operation delay circuit may be a fixed delay circuit that delays the input signal for a fixed delay time when the electronic device is operated at the low speed.
  • FIG. 1 is a schematic diagram showing a configuration of a variable delay circuit according to a first embodiment.
  • FIG. 2 is a schematic diagram showing an operation mode of a variable delay circuit in actual operation.
  • FIG. 3 is a schematic diagram showing an operation mode of a variable delay circuit during low-speed verification.
  • FIG. 4 is a schematic diagram for explaining the advantages of a variable delay circuit.
  • FIG. 5 is a schematic diagram illustrating a configuration of a variable delay circuit according to a second embodiment.
  • FIG. 6 is a schematic diagram showing a configuration of macro cell data according to the third embodiment.
  • FIG. 7 is a schematic diagram showing a configuration of macro cell data according to a fourth embodiment.
  • FIG. 8 is a diagram showing a configuration of an electronic device according to a fifth embodiment.
  • FIG. 9 is a schematic diagram showing an example of a circuit configuration using a conventional variable delay circuit.
  • variable-speed verification in the variable delay circuit means a general term for low-speed operation performed using an electric signal that is slower (lower frequency) than the electric signal used in actual operation.
  • it shall include both the low-speed sorting test and the low-speed logic verification.
  • variable delay circuit according to the first embodiment will be described.
  • Figure 1 shows the form of this implementation. It is a typical circuit diagram which shows the structure of the variable delay circuit which is in the state.
  • the variable delay circuit is defined as a combination of predetermined gate circuits as shown in FIG. 1, but the variable delay circuit actually formed on the semiconductor substrate or the like is shown in FIG. Of course, it is formed by a specific circuit element such as a transistor realizing the gate circuit shown in 1 etc.
  • the variable delay circuit has an input terminal 1 for signal input and a predetermined delay time that is selected during actual operation and given to the input signal.
  • the verification delay applying unit 3 that is selected during the low-speed verification operation and applies a predetermined delay time to the input signal
  • the variable delay applying unit 2 or the verification delay applying unit 3 Select section 4 for selecting one of them
  • output terminal 5 for outputting the input signal to which delay time is given by variable delay giving section 2 and verification delay giving section 3 to other circuit elements
  • variable And a signal detection unit 6 for detecting the presence or absence of an output of the input signal to which the delay time is provided by the delay applying unit 2 and the verification delay applying unit 3.
  • the variable delay applying unit 2 has a function of inputting a predetermined signal through the input terminal 1 during actual operation and adding a variable delay time over a predetermined range.
  • the variable delay applying unit 2 includes AND circuits 7a to 7c each having one input side terminal connected to the input terminal 1 and the other input side terminal connected to the select unit 4, and one input side.
  • Each of the terminals includes OR circuits 8a to 8c connected to output terminals of AND circuits 7a to 7c, and delay circuits 9a to 9c connected to output terminals of OR circuits 8a to 8c.
  • the other input side terminal of the OR circuit 8a is connected to an output side terminal of a delay circuit 11n described later, and the other input side terminals of the OR circuits 8b and 8c are output side terminals of the delay circuits 9a and 9b, respectively. Connected with.
  • the delay circuits 9a to 9c included in the variable delay adding unit 2 actually function when the delay time is added by the verification delay applying unit 3, and strictly speaking, The delay circuits 9a to 9c also have a function as the verification delay applying unit 3.
  • the delay circuits 9a to 9c will be described as a part of the variable delay applying unit 2 for convenience.
  • the verification delay applying unit 3 is used in the low-speed test of the integrated circuit, and has a function of adding a delay time larger than the maximum delay time provided by the variable delay applying unit 2.
  • the Specifically, the verification delay applying unit 3 is connected in series to the AND circuit 10 whose input side terminal is connected to the input terminal 1 and the selection unit 4 and to the output side terminal of the AND circuit 10 in series.
  • Delay circuits 11-1 to 11-n (n: natural number). Note that the delay times given by the delay circuits 9a to 9c and the delay circuits 11 1 to 11: L 1 n shown in FIG. 1 may be different from each other. The delay time is given.
  • the selection unit 4 has a function of selecting one of the variable delay applying unit 2 and the verification delay applying unit 3 as a component that adds a delay to the signal input via the input terminal 1.
  • the select unit 4 when the variable delay providing unit 2 is selected, it further has a function of selecting a delay time.
  • the select unit 4 is configured to output a select signal to one of the input side terminals of the AND circuits 7a to 7c and the AND circuit 10 according to the selection mode.
  • a function of performing a selection operation In the first embodiment, the description will be given on the assumption that the selection unit 4 is included in the variable delay circuit.
  • the variable delay circuit itself according to the first embodiment does not include the selection unit, and an external predetermined circuit.
  • a configuration in which a select signal is directly input from the terminal may be adopted.
  • the selecting operation of the selector 4 is performed based on a control signal input from the outside.
  • the signal detection unit 6 is for detecting a signal to which a delay is given via the variable delay addition unit 2 or the verification delay addition unit 3. Specifically, the signal detection unit 6 outputs a signal to the output terminal 5 side when a signal is passed through the variable delay applying unit 2 and the verification delay applying unit 3 in the mounted variable delay circuit, for example. It has the function of confirming whether or not there is a break in the variable delay circuit by determining whether or not the force is applied. It also has a function of confirming the presence or absence of a short circuit in the variable delay circuit by detecting the presence or absence of a signal when neither the variable delay applying unit 2 nor the verification delay applying unit 3 is selected. In the first embodiment, the signal detection unit 6 is included in the variable delay circuit. However, a configuration in which the signal detection unit 6 is separately provided outside the variable delay circuit is also possible.
  • variable delay circuit that works according to the present embodiment.
  • the operation of the variable delay circuit will be explained.
  • FIG. 2 is a schematic diagram showing an operation mode of the variable delay circuit in actual operation.
  • the variable delay circuit according to the first exemplary embodiment absorbs the influence due to the time delay that occurs unexpectedly due to process variations at the mounting level.
  • the selection signal is output for 2, and the specific value of the delay time is adjusted by adjusting the output destination of the selection signal.
  • FIG. 2 shows a state in which the selection signal is supplied to the AND circuit 7 b among the output destinations of the selection signal in the variable delay applying unit 2.
  • a signal such as a clock signal or data signal is input from the outside via input terminal 1 (for simplicity, it is assumed that 1 is always output). Therefore, when the selection signal is supplied to the other input side terminal, the same signal as the signal input via the input terminal 1 is output from the output side terminal of the AND circuit 7b. It will be. For this reason, the signal input through the input terminal 1 is output to the outside through the output terminal 5 after passing through the OR circuit 8b, the delay circuit 9b, the OR circuit 8c, and the delay circuit 9c. Therefore, in the example of FIG. 2, the signal input via the input terminal 1 is delayed by the delay circuits 9b and 9c, and the delay time given by each delay circuit is denoted by At. Then, the delay time is given by 2 At.
  • This operation is the same when the AND circuit 7a or the AND circuit 7c is selected by the selector 4. Specifically, when a selection signal is supplied to the AND circuit 7a, the signal input via the input terminal 1 is AND circuit 7a, OR circuit 8a, delay circuit 9a, OR circuit 8b. The signal passes through the delay circuit 9b, the OR circuit 8c, and the delay circuit 9c in order. Therefore, the signal input through the input terminal 1 passes through the delay circuits 9a to 9c, and is delayed by 3 At. When the selection signal is supplied from the selection unit 4 to the AND circuit 7c, the signal input via the input terminal 1 must pass through the AND circuit 7c, the OR circuit 8c, and the delay circuit 9c. Therefore, a delay of At is given by the delay circuit 9c.
  • variable delay circuit has a function that makes it difficult for the delay time that occurs irregularly due to process variations at the mounting level, and the presence of such a delay time affects the operation of the entire integrated circuit. Preventing adverse effects.
  • variable delay circuit according to the first embodiment mounted on an integrated circuit is designed to give a delay time of 3 ⁇ t at the design stage, Therefore, it is assumed that a delay time of ⁇ t outside the design occurs in the external wiring due to manufacturing variations at the mounting level.
  • the selection unit 4 outputs a selection signal to the AND circuit 7b included in the variable delay adding unit 2 so that the delay time to be added is 2 At, which is equal to the design value as a whole.
  • the specific value of the delay time caused by manufacturing variations is usually not clear. For this reason, in actual adjustment of the delay time, a test signal is input via the input terminal 1, and a variable delay time is given by sequentially switching the supply destination of the selection signal of the selection unit 4. By doing so, the delay time is adjusted.
  • Low-speed verification is a verification operation that is performed by driving an integrated circuit at a lower speed than in the case of actual operation. Prior to verification of the actual operation level, between each circuit formed on the integrated circuit. This is to confirm the logical connection relationship, etc., and corresponds to the logic verification at the design stage.
  • FIG. 3 is a schematic diagram showing an operation mode of the variable delay circuit in the low-speed verification.
  • the selection unit 4 supplies a selection signal to one input side terminal of the AND circuit 10 provided in the verification delay applying unit 3. Since a signal is input to the other input side terminal of the AND circuit 10 via the input terminal 1, the output side terminal force of the AND circuit 10 is the same signal as the signal input via the input terminal 1. Is output. Then, the signals that have passed through the AND circuit 10 are, as shown in FIG.
  • delay circuits 111 to 11 n an OR circuit 8a, a delay circuit 9a, an OR circuit 8b, a delay circuit 9b, an OR circuit 8c, and The signals sequentially pass through the delay circuit 9c and output to the outside via the output terminal 5.
  • a selection signal is supplied to the AND circuit 10 provided in the verification delay applying unit 3
  • the signal input through the input terminal 1 is transmitted to the delay circuits 11-1 to 11-n.
  • a predetermined delay time is given by the delay circuits 9a to 9c, specifically, a delay time is given by (n + 3) At.
  • the value to be applied is constant as long as the selection signal is supplied to the NAND circuit 10 provided in the verification delay applying unit 3.In this sense, the verification delay applying unit 3 is input via the input terminal 1. It has a function to give a certain amount of delay time to the signal.
  • variable delay circuit is an integrated circuit that operates with no problem even though the accuracy of the low-speed verification is low because the amount of delay time to be applied is variable. In some cases, it was determined that the product was defective.
  • variable delay circuit in addition to the variable delay providing unit 2 that realizes the original function of the variable delay circuit, it is used for low-speed verification. It is assumed that a verification delay assigning unit 3 having a function for giving a predetermined fixed delay time is provided. Then, by selecting the verification delay applying unit 3 as a component that adds a delay time to the input signal at the time of low speed verification, it is possible to accurately detect a logic failure at the time of low speed verification.
  • FIG. 4 is a time chart showing input data and operation clock input to the flip-flop circuit 102 when the variable delay circuit according to the first embodiment is applied to the circuit structure shown in FIG. It is a chart.
  • the first embodiment by adding a fixed delay time that is preliminarily determined by the verification delay applying section 3 to the clock passing through the variable delay circuit, as shown in FIG.
  • the specific value of the delay time given by the verification delay giving unit 3 is a force that should be determined by the structure of the integrated circuit to be mounted, etc.
  • the variable delay giving unit 2 gives It is preferable to set a value larger than the maximum possible delay time.
  • variable delay circuit includes a signal detection unit 6 for detecting the presence or absence of a signal output to the outside via the output terminal 5 before the output terminal 5.
  • a signal detection unit 6 for detecting the presence or absence of a signal output to the outside via the output terminal 5 before the output terminal 5.
  • the variable delay circuit according to the first embodiment can implement a test method such as simple and accurate low-speed logic verification and low-speed selection of Z or defective products. It is.
  • the verification delay applying unit 3 is selected from the variable delay applying unit 2 and the verification delay applying unit 3, and an electric signal that is slower than the actual operation is input to the input terminal 1. It is possible to perform low-speed logic verification and Z or low-speed selection by delaying the input electrical signal by a predetermined fixed value using the verification delay applying unit 3.
  • variable delay circuit according to the second embodiment includes the variable delay applying unit 2 and the verification delay applying unit 3 as in the first embodiment, while the variable delay applying unit 2 operates in relation to the select unit.
  • a configuration in which a part for switching the delay time value and a part for controlling the presence or absence of driving of the verification delay applying unit 3 are separated and a predetermined signal input for the conduction level verification operation is adopted. ing.
  • FIG. 5 is a schematic diagram showing the configuration of the variable delay circuit according to the second embodiment.
  • the variable delay circuit according to the second exemplary embodiment includes AND circuits 12a to 12c each having an output side terminal connected to one input side terminal of the AND circuits 7a to 7c included in the variable delay applying unit 2.
  • the selector circuit 13 is connected to one input side terminal of each of the AND circuits 12a to 12c, and an EN signal is supplied from the outside to the other input side terminal of the AND circuits 12a to 12c. Have.
  • the EN signal is supplied to the input side terminals of the AND circuits 12a to 12c, when the EN signal is input and the selection signal is input from the selection unit 13, the AND circuits 12a to 12c are variable. A selection signal is output to the AND circuits 7a to 7c provided in the delay applying unit 2. On the other hand, if the EN signal is not input, none of the AND circuits 12a to 12c can be turned on. Therefore, the variable delay can be performed regardless of whether the selection signal is supplied from the selection unit 13. Granting part 2 is never selected.
  • variable delay circuit according to the second embodiment has a configuration different from that of the first embodiment even around the verification delay applying unit 3. Specifically, one input-side terminal of the AND circuit 10 provided in the verification delay applying unit 3 is connected to the output side terminal of the delay circuit 9c provided in the variable delay applying unit 2, and the other input-side terminal is newly added. It is connected to the output side terminal of AND circuit 16.
  • the AND circuit 16 is configured such that the TEST signal is input to one input side terminal and the TESTEN signal is input to the other input side terminal.
  • the output side terminal of the delay circuit 11 n provided in the verification delay applying unit 3 is connected to one input side terminal of the OR circuit 18.
  • the other input side terminal of the OR circuit 18 is connected to the AND circuit 17.
  • One input side terminal of the AND circuit 17 is connected to the output side terminal of the delay circuit 9 c included in the variable delay applying unit 2, and the other input side terminal is connected to the output side terminal of the NAND circuit 15.
  • the AND circuit 15 has a configuration in which the TESTEN signal is input to one input side terminal, and the other input side terminal is connected to the output side terminal of the NOT circuit 14 and supplied with an inverted signal of the TEST signal. .
  • the TEST signal is a signal for driving the verification delay applying unit 3 in the low-speed verification.
  • the TESTEN signal is provided to test the continuity level in the same way as the EN signal. Specifically, when the TESTEN signal is not supplied, the verification delay applying unit 3 is not selected regardless of the presence or absence of the TEST signal, and is input from the outside. The delay time is not given to the received signal by the delay circuit 11 1 to: L 1 n.
  • variable delay circuit The operation of the variable delay circuit according to the second embodiment will be described.
  • the SEL signal is output to the selector 13 and the EN signal is output to the NAND circuits 12a to 12c.
  • the TEST EN signal is supplied to the AND circuits 15 and 16 while the TEST signal is turned off.
  • variable delay circuit According to these control signal supply modes, the variable delay circuit according to the second embodiment operates as follows on the input signal (CLK signal in FIG. 5). In other words, the selection signal supplied from the selection unit 13 is supplied to one input side terminal of the AND circuits 7a to 7c via the shift of the AND circuits 12a to 12c. The CLK signal input from the outside is supplied to the other input side terminals of the AND circuits 7a to 7c.
  • the CLK signal passes through one of the AND circuits 7a to 7c according to the content of the selection signal of the selection unit 13, and gives a predetermined delay time by the variable delay addition unit 2 as in the first embodiment. Is done.
  • the AND circuit 16 Since the AND circuit 16 is turned off because the TEST signal is off, the TEST signal inverted by the NOT circuit 14 and the TESTEN signal are output to the NAND circuit 15. The supplied signal is output to one input side terminal of the AND circuit 17. The other input side terminal of the AND circuit 17 is supplied with a CLK signal with a predetermined delay time from the delay circuit 9c, so the AND circuit 17 is turned on, and the CLK signal with the delay time is The signal passes through the AND circuit 17 and the OR circuit 18 and is output as a CLK signal that is an output signal to the outside and a CLK signal that is a signal output to the signal detection unit.
  • variable delay circuit in the low speed verification.
  • the AND circuit 15 is turned off, the AND circuit 16 is turned on, and the CLK signal input through the delay circuit 9c passes through the verification delay applying unit 3,
  • the signal is output via the R circuit 18 as a CLK signal and a CLK signal.
  • the CLK signal is sent to any of AND circuits 7a to 7c.
  • the circuit shall give a fixed delay time to the input signal.
  • variable delay circuit By operating as described above, the variable delay circuit according to the second exemplary embodiment provides a variable time delay during the actual operation, while at the same It has a function to give a predetermined delay time for verification. For this reason, there is an advantage that it is possible to avoid problems such as misidentifying a non-defective product as a defective product in an integrated circuit equipped with a variable delay circuit that does not cause a verification error during low-speed verification. To do.
  • variable delay circuit according to the second embodiment can verify the conduction level by performing control based on the EN signal and the TESTEN signal. That is, by turning off the EN signal and the TESTEN signal, the variable delay circuit according to the second embodiment does not output signals regardless of the contents of the TESTEN signal and the SEL signal. By detecting the presence or absence of the CLK signal under a powerful setting
  • the macro cell data according to the third embodiment is defined for the variable delay circuit having the function described in the first and second embodiments. More specifically, the macro cell data is used when designing an integrated circuit. Macro cell data defining a time delay function in device data corresponding to the integrated circuit, the variable delay corresponding to each of the variable delay adding unit, the verification delay adding unit and the selection unit described in the first and second embodiments. Assigned circuit data, for verification It has a configuration including delay adding circuit data and select circuit data.
  • modules such as flip-flop circuits, adders, counters, etc. that are not manually implemented for each design are used as modules. It is possible to reduce the burden on the design by the user.
  • the macro cell data according to the third embodiment is realized based on this idea.
  • the macro cell data according to the third embodiment is described as reflecting the function of the variable delay circuit according to the second embodiment. However, as described later, the macro cell data according to the third embodiment should not be interpreted as being limited to this configuration.
  • the macro cell data according to the third embodiment has, as a logical specification, the CLK signal, the EN signal, and the TESTEN signal as input signals in the same manner as the variable delay circuit output in the second embodiment.
  • a signal is defined.
  • the relationship between these input / output signals is shown in Fig. 6.
  • the macro cell data according to the third embodiment includes an AND circuit 21 to which an EN signal and a TEST EN signal are input, a NOT circuit 22 that inverts the TEST signal, a CL K signal, and an AND circuit.
  • the macro cell data according to the third embodiment is the output signal from the AND circuit 23. In response to the output signal of the AND circuit 24
  • selector 25 By providing the selector 25 for switching the output signal, the value of the CLK signal is switched according to the value of the output signal of the AND circuit 24. Specifically, selector 25
  • the value of the SEL signal is not referenced in the macrocell data.
  • the EN signal and the TESTEN signal are set to 1
  • the output signal of the AND circuit 21 becomes 1
  • the CLK signal becomes 1
  • the AND circuit 23 outputs 1.
  • the output 1 from the AND circuit 21 and the AND circuit 24 are output to the AND circuit 24 by the action of the NOT circuit 22.
  • the output 0 from the NOT circuit 22 is input, and the output of the AND circuit 24 becomes 0. Accordingly, 0 is supplied from the AND circuit 24 to the selector 25, and the AND signal is used as the CLK signal.
  • the CLK signal is as follows. As shown in Figure 6, the value of the CLK signal is
  • the case where the value of the force signal becomes 0 includes, for example, the case where both the EN signal and the TESTEN signal are 0.
  • the force signal When the force signal is applied, it corresponds to the verification of the conduction level in the second embodiment. .
  • the designer can design the integrated circuit. At this time, it is possible to easily produce device data using circuit data corresponding to the variable delay circuit according to the first and second embodiments.
  • a designer can implement a variable delay circuit as a macro with predetermined functions defined in advance, so it is necessary to define a specific configuration each time a design is performed.
  • the advantage is that it is possible to perform a powerful and rapid circuit design.
  • the value of the CLK signal is set to a constant value according to the value of the CLK signal or the like.
  • the value of the CLK signal is X (as long as the output value of the AND circuit 21 is 0).
  • the TEST signal is used to define the presence or absence of the action of the verification delay applying unit that functions in the logic verification or the like.
  • the CLK signal is output via the verification delay applying unit, and in the case of TEST signal power SO, the CLK signal is variable without going through the verification delay applying unit. It is output in a state where a variable delay time is given by the delay giving unit.
  • logic verification or low-speed verification becomes uncertain by using a conventional variable delay circuit.
  • the value of the output signal is a certain value, and the operation of the subsequent flip-flop circuit that operates using the output signal becomes uncertain. This was due to the variable delay circuit.
  • a configuration using a separate verification delay applying unit 3 is employed at the time of low-speed verification, that is, logical verification at the logic circuit level.
  • an error has occurred in the test pattern used during logic verification, so that the function of the verification delay adding unit is not used in spite of the logic verification.
  • variable delay providing function and the verification delay adding function are defined as the circuit functions, and the variable delay providing function is erroneously set.
  • X Don't care
  • the CLK signal used for signal detection is set to the value of the CLK signal regardless of the selection mode.
  • the macro cell data according to the fourth embodiment is basically provided with variable delay applying circuit data, verification delay applying circuit data, and select circuit data as in the third embodiment, but as a logical specification, When the TEST signal is 0, X is always output as the CLK signal.
  • FIG. 7 is a schematic diagram showing an example of a logic circuit constituting the macro cell data according to the fourth embodiment.
  • the macro cell data according to the fourth embodiment is Similar to the macro cell data according to the third embodiment, AND circuits 21, 23, 24, a NOT circuit 22, and a selector 25 are provided.
  • the macro cell data according to the fourth embodiment newly includes an OR circuit 26 and an AND circuit 27.
  • the OR circuit 26 is arranged so that the output signal of the AND circuit 23 and the output signal of the AND circuit 27 are input as input signals.
  • the AND circuit 27 includes the output signal of the AND circuit 24 and the OR circuit 26.
  • An output signal is arranged to be input as an input signal.
  • the selector 25 has a function of performing an input signal selection operation based on the output signal of the AND circuit 27.
  • the CLK signal in the fourth embodiment has the same contents as in the third embodiment.
  • the CLK signal at the time of logic verification (that is, when the TEST signal is 1) has the same contents as in the third embodiment.
  • the value of the CLK signal is 1. If the value of the CLK signal is 1, the AND circuit 23
  • the value of the output signal is also 1, and at least one value of the signal input to the OR circuit 26 is 1. Therefore, the value of the signal output from the OR circuit 26 is 1, and when the value of the TEST signal is 0, the value of the output signal from the AND circuit 24 is also 1, so that the signal output from the AND circuit 27 is output.
  • the signal value is 1. Since the applied signal is input to the selector 25, the content of the CL K signal is X (Don't care).
  • the macro cell data according to the fourth embodiment continues to output X (Don't care). That is, immediately before the pulse falls, the value of the signal output from the NAND circuit 27 is 1 by the above-described mechanism. As shown in FIG. 7, the output of the AND circuit 27 is not only connected to the selector 25 but also connected to one input side of the OR circuit 26. Output signal, ie A signal with a value of 1 is input. Therefore, the value of the CLK signal changes to 0.
  • the macro cell data according to the fourth embodiment has the contents of the CLK signal as the output signal when the value of the TEST signal becomes 0.
  • the value of the K signal is output as the value of the CLK signal.
  • Embodiment 4 when the CLK signal maintains a value of 0,
  • the CLK signal value is the CLK signal value even though the TEST signal value is 0.
  • the macro cell data according to the fourth embodiment need not be interpreted as being limited to the one having the logical structure shown in FIG. 7 as in the third embodiment. That is, the macro cell data according to the fourth embodiment is variable when the TEST signal is 0, that is, variable. If the CLK signal that functions as an input signal is a panorless signal when the delay circuit is selected, X (Don't care) is output as the CLK signal, and the CLK signal is maintained at a value of 0. As long as the logic specifications are set so that a signal equal to the CLK signal is output as the CLK signal, the logic specifications may be applicable to logic circuits other than the logic circuit shown in FIG.
  • the value of the TEST signal is 1 (in the fourth embodiment, the value power of the value signal of the TEST signal is Although the CLK signal value is the same as the CLK signal value (including the case where the CLK signal value is maintained at the same value), it is not necessary to limit to a strong configuration. Specifically, the value of the output signal can be realized by the positive logic of the input signal or by the negative logic. In the third and fourth embodiments, the CLK signal Value C
  • the LK signal may be inverted.
  • the electronic device according to the fifth embodiment is an integrated circuit including a variable delay circuit having the function described in the first embodiment.
  • FIG. 8 shows the configuration of an electronic device according to this embodiment.
  • the electronic device according to the present embodiment includes the input terminal 1, the variable delay applying unit 2, the verification delay applying unit 3, the select unit 4, and the output terminal 5 provided in the variable delay circuit shown in FIG.
  • an input side electronic circuit 31, an output side electronic circuit 32, a test register 33, and a test mode input terminal 34 are further provided.
  • the input-side electronic circuit 31 outputs an element force electrical signal included therein.
  • the electric signal output from the input-side electronic circuit 31 is input to the human power terminal 1 as an input signal of the variable delay circuit.
  • the output-side electronic circuit 32 the signal output from the output terminal 5 is input to the element included therein. That is, the output side electronic circuit 32 receives the signal delayed by the variable delay circuit.
  • an operation mode of the electronic device is set. Specifically, as the operation mode, an actual operation mode in which the electronic device is actually operated, or the electronic device Either the low-speed logic verification or the test mode for low-speed testing of the device is set.
  • the operation mode set in the test register 33 is changed according to a test mode signal input from the outside via the test mode input terminal 34.
  • the selection unit 4 selects either the variable delay applying unit 2 or the verification delay applying unit 3 according to the mode set in the test register 33. Further, when selecting the variable delay adding unit 2, the selecting unit 4 further selects a delay time.
  • the selection unit 4 selects the variable delay providing unit 2 having a variable delay time and the variable delay adding unit. Adjust the delay time according to 2 to an appropriate time according to the characteristics of the electronic device. As an example, the selector 4 adjusts the signal input to the output-side electronic circuit 32 to a delay time that synchronizes signals output from other electronic circuits.
  • the electronic device of the present embodiment can appropriately delay the electronic signal output from the input side electronic circuit 31. And can be input to the output-side electronic circuit 32.
  • the selection unit 4 selects the verification delay applying unit 3 that delays a fixed delay time.
  • the verification delay providing unit 3 is an example of the low-speed operation delay providing unit of the present invention.
  • the verification delay applying unit 3 supplies an input signal delayed by a preset fixed delay time to the output-side electronic circuit 32. .
  • the input-side electronic circuit 31 may be built in the electronic device that works in the present embodiment, or may be provided outside the electronic device. When provided externally, an input signal is input to the input terminal 1 from the external input terminal of the input side electronic circuit 31.
  • the verification delay applying unit 3 is set in advance when the test mode signal input from the test mode input terminal 34 is directly input and the test mode input signal is input. An input signal delayed by a fixed delay time may be supplied to the output side electronic circuit 32.
  • the signal delayed by the verification delay applying unit 3 is directly input to the output-side electronic circuit 32 without going through the variable delay applying unit 2.
  • the input signal should first pass through the variable delay adding unit 2 and then input to the verification delay adding unit 3.
  • the verification delay applying unit 3 is selected to delay the input signal by a fixed delay time. Also good.

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Abstract

　集積回路に搭載される可変遅延回路であって、前記集積回路の実動作の際に、入力信号に対して、実装レベルにて生じる時間遅延に対応して所定の範囲で可変な遅延時間を付与する可変遅延付与手段と、前記集積回路の低速論理検証および／または低速選別試験の際に、入力信号に対して、所定の値に固定された遅延時間を付与する検証用遅延付与手段と、を備えた可変遅延回路を提供する。例えば、検証用遅延付与手段は、可変遅延付与手段によって付与される遅延時間の最大値よりも大きな遅延時間を付与する。

Description

明 細 書
可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子 デバイス
技術分野
[0001] 本発明は、集積回路に搭載される可変遅延回路、可変遅延回路を定義したマクロ セルデータ、可変遅延回路を用いたデバイスデータの論理検証方法および可変遅 延回路を用いた電子デバイスに関するものである。本出願は、下記の日本出願に関 連する。文献の参照による組み込みが認められる指定国については、下記の出願に 記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願 2004— 250058 出願曰 2004年 8月 30曰
背景技術
[0002] 膨大な数のトランジスタ等の回路素子によって構成される集積回路は、すべての具 体的な回路構造を手作業で設計することが困難であるため、現在ではコンピュータ 支援による設計手法 (CAD)が採用されている。カゝかる CADを用いた開発工程では 、決定した仕様に基づきいわゆるハードウェア記述言語を用いて開発対象たる集積 回路の機能に応じた抽象的な回路データを定義し、定義した回路データに基づいて 論理合成等を行って論理回路を生成した後、チップ上に搭載する具体的な回路構 造を決定している（例えば、特許文献 1参照。 ) o
[0003] このような設計工程を経て製造される集積回路は、製造工程の段階にお!、て論理 レベルおよび実動作レベルの検証動作が行われるのが一般的である。例えば、ゥェ ハレベルの段階において、低速検査装置による論理検証を行って不良品を排除し、 チップのパッケージングが終了した段階で実動作の検証を行 、、良品と判定されたも ののみを製品として出荷している。
[0004] ところで、設計された回路を現実に半導体基板上に形成する段階においてはプロ セスばらつき等に起因して、設計した回路構造の電気特性を完全に再現することは 容易ではなぐ設計回路と実装回路との間で特性の相違が生じる場合がある。かかる 特性の相違が軽微なものであれば実用上問題とされることはないが、例えば、高速 動作する部分においては、配線長のずれ等によって生じる遅延時間の相違によって 動作に支障をきたすこともある。
[0005] これに対して、プロセスばらつき等に起因した遅延時間の変動を吸収し、設計通り の特性を実現するために可変の遅延時間を付与する可変遅延回路を組み込んだ集 積回路が提案されている。力かる可変遅延回路を用いて遅延時間を調整することに よって、プロセスばらつき等に起因した遅延時間の変動を吸収し、集積回路の歩留ま りの向上を実現することが可能である。
[0006] 特許文献 1 :特開平 10— 283388号公報
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、従来の可変遅延回路を組み込んだ集積回路では、低速検査装置に よる論理検証を行うことが困難であるという問題を有する。以下、かかる問題について 説明する。
[0008] 図 9は、従来の可変遅延回路を用いた回路構成の一例について示す模式図である 。図 9に示す回路は、可変遅延回路 101、フリップフロップ回路 102、 103および遅 延回路 104、 105によって構成されている。力かる回路に関して低速検査装置を用 いた低速検証を行った場合、以下の問題が生じることとなる。
[0009] 従来の可変遅延回路は、付与する遅延時間量が可変であるが故に低速検証の際 においても遅延時間を一定の値に定めることができない。そのため、例えば図 9に示 す回路構成に可変遅延回路を用いた場合には、後段に位置するフリップフロップ回 路 102に入力されるデータを保持するのに必要なホールドタイムが充分に与えられる か否か不明となってしまうという問題点が存在する。従って、従来の可変遅延回路を 用いて図 9のような回路構造を実現する場合には、フリップフロップ回路 102そのもの に問題がなぐかつ遅延時間を調整した後における可変遅延回路を用いた場合には 支障なく動作するにもかかわらず、低速検証によって不良品であると判定されてしま う場合も存在することとなり、検証の精度が低下するという問題が生じていた。
[0010] また、このことは設計段階における論理検証でも同様であって、従来の可変遅延回 路を組み込んだ集積回路は、通常の論理設計環境に適用することが困難であって、 アナログ検証に要する工程数が大幅に増加する t ヽぅ問題を有する。
[0011] 本発明は、上記に鑑みてなされたものであって、基板上に形成された集積回路の 低速検証に対する適用および集積回路の設計段階における論理設計環境に対する 適用が可能な可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電 子デバイスを実現することを目的とする。
課題を解決するための手段
[0012] 上記課題を解決するために、本発明の第 1の形態においては、集積回路に搭載さ れる可変遅延回路であって、前記集積回路の実動作の際に、入力信号に対して、実 装レベルにて生じる時間遅延に対応して所定の範囲で可変な遅延時間を付与する 可変遅延付与手段と、前記集積回路の低速論理検証および Zまたは低速選別試験 の際に、入力信号に対して、所定の値に固定された遅延時間を付与する検証用遅 延付与手段と、を備えたことを特徴とする可変遅延回路を提供する。
[0013] 前記検証用遅延付与手段は、前記可変遅延付与手段によって付与される遅延時 間の最大値よりも大きな遅延時間または前記可変遅延付与手段によって付与される 遅延時間の最小値よりも小さな遅延時間を付与してよい。
[0014] 前記可変遅延回路は、実動作の際に前記可変遅延付与手段を選択し、低速論理 検証および Zまたは低速選別試験の際に前記検証用遅延付与手段を選択するセレ タト手段をさらに備えてよい。
[0015] 前記可変遅延回路は、前記可変遅延付与手段および前記検証用遅延付与手段を 介して出力された信号の有無を検出する出力信号検出手段をさらに備えてよい。
[0016] 本発明の第 2の形態においては、集積回路の設計の際に使用され、前記集積回路 に対応したデバイスデータにおける時間遅延機能を定義したマクロセルデータであ つて、前記集積回路の実動作の際に選択され、入力信号に対して、実装レベルにて 生ずる時間遅延に対応して、所定の範囲で可変な遅延時間を付与する機能を定義 した可変遅延付与回路データと、前記集積回路の論理検証動作の際に選択され、 入力信号に対して、所定の値に固定された遅延時間を付与する機能を定義した検 証用遅延付与回路データと、を備えたことを特徴とするマクロセルデータを提供する [0017] 前記マクロセルデータは、論理仕様として、前記可変遅延付与回路データが選択 された場合には、当該マクロセルデータと接続された他のマクロセルデータに対する 出力信号値を不定と定め、前記検証用遅延付与回路データが選択された場合には 、当該マクロセルデータと接続された他のマクロセルデータに対する出力信号値を入 力信号と等 U、値または入力信号の反転値と定めてよ!、。
[0018] 前記マクロセルデータは、論理仕様として、前記可変遅延付与回路データが選択 された場合であって、前記入力信号が正論理と負論理の双方の値を取るパルス信号 の場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出力 信号値を不定と定め、前記検証用遅延付与回路データが選択された場合、または前 記可変遅延付与回路データが選択されると共に前記入力信号が一定の値に維持さ れる場合には、当該マクロセルデータと接続された他のマクロセルデータに対する出 力信号値を入力信号と等 、値または入力信号の反転値と定めてょ 、。
[0019] 前記マクロセルデータは、入力信号の処理に関して前記可変遅延付与回路データ と前記検証用遅延付与回路データのいずれか一方を選択する機能を定義したセレ タト回路データをさらに備えてよ!、。
[0020] 前記マクロセルデータは、前記可変遅延付与回路データおよび前記検証用遅延 付与回路データを介して出力された信号の有無を検出する出力信号検出回路デー タをさらに備えてよい。
[0021] 前記マクロセルデータは、論理仕様として、前記可変遅延付与回路データおよび 前記検証用遅延付与回路データの!/、ずれが選択された場合であっても、前記信号 検出回路データに対する出力信号値が入力信号と等しい値または入力信号の反転 値と定めてよい。
[0022] 本発明の第 3の形態においては、入力信号に対して、実装レベルにて生ずる時間 遅延に対応して、所定の範囲で可変な遅延時間を付与する機能および所定の値に 固定された遅延時間を付与する機能の双方を定義した回路データを有するデバイス データの論理検証方法であって、前記回路データにおいて所定の値に固定された 遅延時間を付与する機能を選択する機能選択工程と、前記機能選択工程にぉ ヽて 選択された機能を用いて論理検証を行う検証工程と、を含むことを特徴とする論理検 証方法を提供する。
[0023] 本発明の第 4の形態においては、入力信号に対して、実装レベルにて生ずる時間 遅延に対応して所定の範囲で可変な遅延時間を付与する可変遅延付与手段および 入力信号に対して所定の値に固定された遅延時間を付与する検証用遅延付与手段 の双方を有する可変遅延回路を備えた集積回路の選別および Zまたは論理検証を 行う試験方法であって、前記可変遅延回路において前記検証用遅延付与手段を選 択する選択工程と、実動作時よりも低速の電気信号を使用すると共に、前記可変遅 延回路に対する入力信号を、前記検証用遅延付与手段によって所定の固定値だけ 遅延させつつ選別または論理検証を行う試験工程と、を含むことを特徴とする試験方 法を提供する。
[0024] 本発明の第 5の形態においては、電子回路を備える電子デバイスであって、前記 電子デバイスを実動作させる場合にぉ ヽて、前記電子デバイスの外部入力端子また は前記電子回路内の第 1素子から入力される入力信号を、前記電子デバイスの特性 に応じて可変である第 1遅延時間遅延させて前記電子回路内の第 2素子へ出力する 可変遅延付与部と、前記電子デバイスを低速動作させる場合において、前記入力信 号を、予め設定された第 2遅延時間遅延させて前記電子回路内の第 2素子へ出力 する低速動作用遅延付与部とを備える電子デバイスを提供する。
[0025] 前記低速動作用遅延付与部は、前記電子デバイスを低速論理検証または低速試 験させる場合において、前記入力信号を、前記第 2遅延時間遅延させてよい。
[0026] 前記電子デバイスは、前記電子デバイスを低速論理検証または低速試験すること を指定するテストモード信号を入力するテストモード入力端子を更に備え、前記低速 動作用遅延付与部は、前記テストモード入力端子力 前記テストモード信号が入力 された場合に、前記入力信号を、前記第 2遅延時間遅延させて前記第 2素子へ出力 してよい。
[0027] 前記電子デバイスは、前記電子デバイスを低速論理検証または低速試験するテス トモードを設定するテストレジスタを更に備え、前記低速動作用遅延付与部は、前記 テストレジスタに前記テストモードが設定された場合に、前記入力信号を、前記第 2遅 延時間遅延させて前記第 2素子へ出力してよい。 [0028] 前記低速動作遅延回路は、前記電子デバイスを前記低速動作させる場合におい て、前記入力信号を、固定の遅延時間遅延させる固定遅延回路であってよい。
[0029] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
図面の簡単な説明
[0030] [図 1]実施の形態 1に係る可変遅延回路の構成を示す模式図である。
[図 2]実動作の際における可変遅延回路の動作態様を示す模式図である。
[図 3]低速検証の際における可変遅延回路の動作態様を示す模式図である。
[図 4]可変遅延回路の利点を説明するための模式図である。
[図 5]実施の形態 2にかかる可変遅延回路の構成を示す模式図である。
[図 6]実施の形態 3にかかるマクロセルデータの構成を示す模式図である。
[図 7]実施の形態 4にかかるマクロセルデータの構成を示す模式図である。
[図 8]実施の形態 5にかかる電子デバイスの構成を示す図である。
[図 9]従来の可変遅延回路を用いた回路構成の例を示す模式図である。
符号の説明
[0031] 1 …入力端子、 2 · · ·可変遅延付与部、 3 · · ·検証用遅延付与部、 4 · · ·セレク ト部、 5 …出力端子、 6 · · ·信号検出部、 7 · · 'AND回路、 8 … OR回路、 9 · · ·遅延回路
発明を実施するための最良の形態
[0032] 以下に、本発明にかかる可変遅延回路、マクロセルデータ、論理検証方法および 試験方法を実施するための最良の形態 (以下、単に「実施の形態」と称する）につい て説明する。なお、以下に示す実施の形態によって本発明が限定されるものではな いことはもちろんである。また、以下の説明において、可変遅延回路における「低速 検証」とは、実動作の際に使用される電気信号よりも低速 (低周波数)の電気信号を 用いて行われる低速動作一般を意味する語句であり、例えば低速選別試験および 低速論理検証の双方を含むこととする。
[0033] (実施の形態 1)
まず、実施の形態 1にかかる可変遅延回路について説明する。図 1は、本実施の形 態に力かる可変遅延回路の構成を示す模式的な回路図である。なお、本実施の形 態 1では、図 1にも示すように可変遅延回路を所定のゲート回路の組み合わせとして 定義しているが、実際に半導体基板上等に形成される可変遅延回路は、図 1等に示 すゲート回路を実現するトランジスタ等の具体的な回路素子によって形成されること はもちろんである。
[0034] 図 1に示すように、本実施の形態に力かる可変遅延回路は、信号入力のための入 力端子 1と、実動作の際に選択されて入力信号に所定の遅延時間を付与する可変 遅延付与部 2と、低速検証動作の際に選択されて入力信号に所定の遅延時間を付 与する検証用遅延付与部 3と、可変遅延付与部 2または検証用遅延付与部 3の ヽず れか一方を選択するセレクト部 4と、可変遅延付与部 2および検証用遅延付与部 3に よって遅延時間が付与された入力信号を他の回路素子に出力するための出力端子 5と、可変遅延付与部 2および検証用遅延付与部 3によって遅延時間が付与された 入力信号の出力の有無を検出する信号検出部 6とを備える。
[0035] 可変遅延付与部 2は、実動作の際に入力端子 1を介して所定の信号が入力され、 所定範囲にわたって可変な遅延時間を付与する機能を有する。具体的には、可変 遅延付与部 2は、それぞれ一方の入力側端子が入力端子 1と接続され、他方の入力 側端子がセレクト部 4と接続された AND回路 7a〜7cと、一方の入力側端子がそれぞ れ AND回路 7a〜7cの出力側端子と接続された OR回路 8a〜8cと、 OR回路 8a〜8 cの出力側端子と接続された遅延回路 9a〜9cとを備える。また、 OR回路 8aの他方 の入力側端子は後述する遅延回路 11 nの出力側端子と接続され、 OR回路 8b、 8 cの他方の入力側端子は、それぞれ遅延回路 9a、 9bの出力側端子と接続されている 。なお、後述の説明からも明らかなように、可変遅延付与部 2に備わる遅延回路 9a〜 9cは、実際には検証用遅延付与部 3による遅延時間の付与の際にも機能し、厳密に は遅延回路 9a〜9cは、検証用遅延付与部 3としての機能も併せ持つものである。し 力しながら、以下では発明の理解を容易にするため、便宜上遅延回路 9a〜9cは、可 変遅延付与部 2の一部として説明を行う。
[0036] 検証用遅延付与部 3は、集積回路の低速試験の際に用いられ、可変遅延付与部 2 によって付与される遅延時間の最大値よりも大きな遅延時間を付与する機能を有す る。具体的には、検証用遅延付与部 3は、入力側端子が入力端子 1およびセレクト部 4と接続された AND回路 10と、 AND回路 10の出力側端子に対して直列に順次接 続された遅延回路 11— 1〜11— n (n:自然数)とを備える。なお、図 1に示す遅延回 路 9a〜9cおよび遅延回路 11 1〜： L 1 nによって付与される遅延時間は、それぞ れ異なる値としてもよいが、以下では簡単のため、いずれも A tの遅延時間を付与す るちのとする。
[0037] セレクト部 4は、入力端子 1を介して入力された信号に遅延を付与する構成要素とし て、可変遅延付与部 2と検証用遅延付与部 3の 、ずれか一方を選択する機能を有し 、可変遅延付与部 2を選択した際には、さらに遅延時間の選択を行う機能を有するも のである。具体的には、セレクト部 4は、選択態様に応じて、セレクト信号を AND回路 7a〜7cおよび AND回路 10の入力側端子のいずれかに出力するよう構成されてお り、力かるセレクト信号によって選択動作を行う機能を有する。なお、本実施の形態 1 ではセレクト部 4が可変遅延回路に内包されたものとして説明を行うが、本実施の形 態 1にかかる可変遅延回路そのものがセレクト部を備えず、外部の所定の回路から直 接セレクト信号が入力される構成を採用してもよい。また、本実施の形態 1では、セレ タト部 4の選択動作は、外部から入力される制御信号に基づいて行われることとする。
[0038] 信号検出部 6は、可変遅延付与部 2または検証用遅延付与部 3を介して遅延が付 与された信号の検出を行うためのものである。具体的には、信号検出部 6は、例えば 実装された可変遅延回路において、可変遅延付与部 2および検証用遅延付与部 3 を介して信号を通過させた場合に出力端子 5側に信号が出力される力否かの判定を 行うことによって、可変遅延回路内における断線の有無の確認を確認する機能を有 する。また、可変遅延付与部 2および検証用遅延付与部 3のいずれも選択されてい ない場合に信号の有無を検出することによって、可変遅延回路内における短絡の有 無の確認を行う機能も有する。なお、本実施の形態 1において、信号検出部 6は可変 遅延回路に内包されたものとしたが、可変遅延回路の外部に別途設けた構成とする ことも可能である。
[0039] 次に、本実施の形態に力かる可変遅延回路の動作について説明する。以下では、 可変遅延回路が搭載される集積回路の実動作の際および低速検証動作の際にお ける可変遅延回路の動作につ!、て説明する。
[0040] 図 2は、実動作の際における可変遅延回路の動作態様について示す模式図である 。本実施の形態 1にかかる可変遅延回路は、実動作の際には、実装レベルにおける プロセスばらつき等に起因して予測外に生じる時間遅延による影響を吸収するため、 セレクト部 4から可変遅延付与部 2に対して選択信号が出力され、かつ選択信号の出 力先を調整することによって、遅延時間の具体的な値を調整している。
[0041] ここで、図 2は、可変遅延付与部 2における選択信号の出力先のうち、 AND回路 7 bに対して選択信号が供給された状態を示している。 AND回路 7bの一方の入力側 端子に対しては、入力端子 1を介して外部よりクロック信号またはデータ信号等の信 号 (簡単のため、常に 1が出力されていることとする）が入力されていることから、他方 の入力側端子に対して選択信号が供給されることによって、 AND回路 7bの出力側 端子からは、入力端子 1を介して入力された信号と同一の信号が出力されることとな る。このため、入力端子 1を介して入力された信号は、以下、 OR回路 8b、遅延回路 9 b、 OR回路 8c、遅延回路 9cを通過して、出力端子 5を介して外部に出力される。従 つて、図 2の例では、入力端子 1を介して入力された信号は、遅延回路 9b、 9cによつ て遅延が与えられることとなり、各遅延回路によって付与される遅延時間を A tとする と、 2 A tだけ遅延時間が与えられることとなる。
[0042] かかる動作は、セレクト部 4によって AND回路 7aもしくは AND回路 7cが選択され た場合も同様である。具体的には、 AND回路 7aに対して選択信号が供給された場 合には、入力端子 1を介して入力された信号は、 AND回路 7a、 OR回路 8a、遅延回 路 9a、 OR回路 8b、遅延回路 9b、 OR回路 8cおよび遅延回路 9cを順次通過して出 力される。従って、入力端子 1を介して入力された信号は、遅延回路 9a〜9cを通過 することとなり、 3 A tだけ遅延が付与されることとなる。また、セレクト部 4から AND回 路 7cに対して選択信号が供給された場合には、入力端子 1を介して入力された信号 は、 AND回路 7c、 OR回路 8cおよび遅延回路 9cを通過することとなるため、遅延回 路 9cによって A tだけ遅延が付与される。
[0043] このように、可変遅延付与部 2に備わる AND回路 7a〜7cのいずれかに対して選択 信号を供給することによって、入力端子 1を介して入力された信号に与えられる遅延 時間を変化させることが可能である。力かる機能によって、本実施の形態 1にかかる 可変遅延回路は、実装レベルにおけるプロセスばらつき等に起因して不規則に発生 する遅延時間に対して、かかる遅延時間の存在が集積回路全体の動作に悪影響を 及ぼすことを防止している。
[0044] 例えば、集積回路上に搭載された本実施の形態 1にかかる可変遅延回路が、設計 段階にお 、ては 3 Δ tの遅延時間を付与するよう設計されて 、た場合にぉ 、て、実装 レベルにおける製造ばらつき等によって外部配線において設計外の Δ tの遅延時間 が発生したとする。力かる場合には、セレクト部 4が可変遅延付与部 2に備わる AND 回路 7bに対して選択信号を出力することによって、付与する遅延時間を 2 A tとし、全 体として設計値と等しい 3 A tの遅延時間を付与することによって、製造ばらつき等の 影響を排除することが可能である。なお、製造ばらつき等によって生じる遅延時間の 具体的な値は明らかでないことが通常である。このため、現実に行われる遅延時間の 調整としては、入力端子 1を介してテスト用の信号を入力し、セレクト部 4の選択信号 の供給先を順次切り替えることによって、可変な遅延時間の付与を行うことによって 遅延時間の調整が行われる。
[0045] 次に、本実施の形態 1にかかる可変遅延回路の低速検証の際における動作につい て説明する。低速検証とは、実動作の場合よりも低い速度で集積回路を駆動すること によって行われる検証動作であって、実動レベルの検証を行うに先だって、集積回 路上に形成された各回路間の論理的な接続関係等を確認するためのものであり、設 計段階における論理検証に相当するものである。
[0046] 図 3は、低速検証の際における可変遅延回路の動作態様を示す模式図である。図 3に示すように、低速検証の際には、セレクト部 4は、検証用遅延付与部 3に備わる A ND回路 10の一方の入力側端子に対して選択信号を供給する。 AND回路 10の他 方の入力側端子には入力端子 1を介して信号が入力されることから、 AND回路 10 の出力側端子力 は、入力端子 1を介して入力された信号と同一の信号が出力され る。そして、 AND回路 10を通過した信号は、以下、図 3にも示すように遅延回路 11 1〜11一 n、 OR回路 8a、遅延回路 9a、 OR回路 8b、遅延回路 9b、 OR回路 8cお よび遅延回路 9cを順次通過して、出力端子 5を介して外部に出力される。 [0047] 従って、検証用遅延付与部 3に備わる AND回路 10に対して選択信号が供給され ることによって、入力端子 1を介して入力された信号は、遅延回路 11— 1〜11— nお よび遅延回路 9a〜9cによって所定の遅延時間を付与され、具体的には (n+ 3) A t だけ遅延時間が付与されることとなる。力かる値は検証用遅延付与部 3に備わる AN D回路 10に対して選択信号が供給される限り一定であり、この意味で、検証用遅延 付与部 3は、入力端子 1を介して入力される信号に対して、一定量の遅延時間を付 与する機能を有することとなる。
[0048] 次に、本実施の形態 1にかかる可変遅延回路の利点について説明する。既に述べ たように、従来の可変遅延回路は、付与する遅延時間量が可変であるが故に低速検 証の精度が低ぐ実際には問題なく動作する集積回路であるにも関わらず低速検証 によって不良品であると判定されてしまう場合も存在していた。
[0049] これに対して、本実施の形態 1にかかる可変遅延回路では、可変遅延回路の本来 的な機能を実現する可変遅延付与部 2に加え、低速検証の際に使用され、あらかじ め定めた一定の遅延時間を付与する機能を有する検証用遅延付与部 3を備えたこと としている。そして、低速検証の際に検証用遅延付与部 3を、入力信号に対して遅延 時間を付与する構成要素として選択することによって、低速検証の際に論理不良を 的確に検出することを可能として 、る。
[0050] 図 4は、図 9に示した回路構造に本実施の形態 1にかかる可変遅延回路を適用した 場合にフリップフロップ回路 102に対して入力されるインプットデータおよび動作クロ ックについて示すタイムチャートである。本実施の形態 1で示したように、可変遅延回 路を通過するクロックに対して検証用遅延付与部 3によってあら力じめ定めた一定の 遅延時間を付与することによって、図 4に示すように、フリップフロップ回路 102に入 力されるインプットデータに関して一定かつ充分なセットアップタイムおよびホールド タイムを確保することが可能となる。従って、本実施の形態 1にかかる可変遅延回路 を用いた場合、低速検証の際において、フリップフロップ回路 102に入力されるイン プットデータと、フリップフロップ回路 102の駆動タイミングを規定するクロックとの間に おけるタイミングのずれによって回路動作に問題が生じることはなぐ良品であるにも 関わらず不良品と判断される等の問題が生じることも回避することが可能である。 [0051] なお、検証用遅延付与部 3によって付与される遅延時間の具体的な値は、搭載さ れる集積回路の構造等によって定められるべきものである力 例えば、可変遅延付 与部 2において付与可能な遅延時間の最大値よりも大きな値とすることが好ましい。 力かる構成とすることによって、例えば図 9の回路構造の例では、充分なホールドタイ ムを確保できる等の利点を生じることとなる。また、遅延時間の具体的な値として、可 変遅延付与部 2において付与可能な遅延時間の最小値よりも小さな値としてもよい。
[0052] また、本実施の形態 1にかかる可変遅延回路は、出力端子 5の前段に出力端子 5を 介して外部に出力される信号の有無を検出するための信号検出部 6を備えた構成を 有する。力かる構成を有することにより、可変遅延回路に関して、信号が出力される ベく動作して 、るにもかかわらずに信号が出力されな!、、もしくは信号を出力しな!、 状態で動作して ヽるにもかかわらず信号が出力されて ヽると!ヽつた不具合を検出す ることが可能となるため、集積回路上に搭載した可変遅延回路に関して、導通レベル の検証動作を行うことが可能であるという利点を有する。
[0053] さらに、以上の構成を有することにより、本実施の形態 1にかかる可変遅延回路で は、簡易かつ正確な低速論理検証および Zまたは不良品の低速選別といった試験 方法を実施することが可能である。すなわち、試験方法の実施にあたって、まず可変 遅延付与部 2と検証用遅延付与部 3との中から検証用遅延付与部 3を選択し、実動 作時よりも低速の電気信号を入力端子 1を介して入力すると共に、入力した電気信号 に対して検証用遅延付与部 3を用いて所定の固定値だけ遅延させることによって低 速論理検証および Zまたは低速選別を行うことが可能である。
[0054] (実施の形態 2)
次に、実施の形態 2にかかる可変遅延回路について説明する。本実施の形態 2に 力かる可変遅延回路は、実施の形態 1と同様に可変遅延付与部 2および検証用遅延 付与部 3を備える一方で、セレクト部に関して、可変遅延付与部 2の動作の際に遅延 時間値を切り替える部分と、検証用遅延付与部 3の駆動の有無を制御する部分とに 分離した構成を有すると共に、導通レベルの検証動作のための所定の信号入力を 行う構成を採用している。
[0055] 図 5は、本実施の形態 2にかかる可変遅延回路の構成を示す模式図である。図 5に 示すように、本実施の形態 2にかかる可変遅延回路は、可変遅延付与部 2に備わる AND回路 7a〜7cの一方の入力側端子にそれぞれ出力側端子が接続された AND 回路 12a〜 12cと、 AND回路 12a〜 12cのそれぞれの一方の入力側端子と接続さ れたセレクト部 13とを備えると共に、 AND回路 12a〜12cの他方の入力側端子に対 して外部から EN信号を供給する構成を有する。
[0056] EN信号は、 AND回路 12a〜12cの入力側端子に供給されることから、 EN信号が 入力され、かつセレクト部 13から選択信号が入力された場合、 AND回路 12a〜12c は、可変遅延付与部 2に備わる AND回路 7a〜7cに対して選択信号を出力すること となる。一方で、 EN信号が入力されない場合には、 AND回路 12a〜12cのいずれ につ 、てもオンすることがな 、ため、セレクト部 13からの選択信号の供給の有無にか かわらず、可変遅延付与部 2が選択されることはな 、。
[0057] また、本実施の形態 2にかかる可変遅延回路は、検証用遅延付与部 3の周囲にお いても実施の形態 1と異なる構成を有する。具体的には、検証用遅延付与部 3に備 わる AND回路 10の一方の入力側端子は可変遅延付与部 2に備わる遅延回路 9cの 出力側端子と接続され、他方の入力側端子は新たな AND回路 16の出力側端子と 接続されている。 AND回路 16は、一方の入力側端子に対して TEST信号が入力さ れ、他方の入力側端子に対して TESTEN信号が入力されるよう構成されている。
[0058] さらに、検証用遅延付与部 3に備わる遅延回路 11 nの出力側端子は、 OR回路 1 8の一方の入力側端子と接続された構成を有する。 OR回路 18の他方の入力側端子 は、 AND回路 17と接続されている。 AND回路 17の一方の入力側端子は可変遅延 付与部 2に備わる遅延回路 9cの出力側端子と接続され、他方の入力側端子は、 AN D回路 15の出力側端子と接続される。 AND回路 15は、一方の入力側端子に対して TESTEN信号が入力され、他方の入力側端子は、 NOT回路 14の出力側端子と接 続され、 TEST信号の反転信号を供給される構成を有する。
[0059] TEST信号は、低速検証において検証用遅延付与部 3を駆動させるための信号で ある。また、 TESTEN信号は、 EN信号と同様に、導通レベルの検査を行うために設 けられたものである。具体的には、 TESTEN信号が供給されていない場合には、 TE ST信号の有無にかかわらず、検証用遅延付与部 3は選択されず、外部から入力さ れた信号に対して遅延回路 11 1〜： L 1 nによる遅延時間の付与は行われないこと となる。
[0060] 本実施の形態 2にかかる可変遅延回路の動作について説明する。まず、実動作の 際においては、 SEL信号がセレクト部 13に対して出力されると共に、 EN信号が AN D回路 12a〜12cに対して出力される。また、 TEST信号がオフとなる一方で TEST EN信号は AND回路 15、 16に対して供給されている。
[0061] これらの制御信号の供給態様によって、本実施の形態 2にかかる可変遅延回路は 、入力される信号（図 5における CLK 信号）に対して以下のように作用する。すなわ ち、セレクト部 13から供給される選択信号が AND回路 12a〜 12cの 、ずれかを介し て AND回路 7a〜7cの一方の入力側端子に対して供給される。外部から入力される CLK 信号は、 AND回路 7a〜7cの他方の入力側端子に対して供給されることから
、 CLK 信号は、セレクト部 13の選択信号の内容に応じて AND回路 7a〜7cのいず れかを通過して、実施の形態 1と同様に可変遅延付与部 2によって所定の遅延時間 を付与される。
[0062] また、 TEST信号がオフとなっているため、 AND回路 16がオフとなる一方で、 AN D回路 15に対しては、 NOT回路 14によって反転された TEST信号と、 TESTEN信 号とが供給され、所定の信号を AND回路 17の一方の入力側端子に対して出力する 。 AND回路 17の他方の入力側端子に対しては、遅延回路 9cから所定の遅延時間 が付与された CLK 信号が供給されることから AND回路 17はオンし、遅延時間が 付与された CLK 信号は AND回路 17および OR回路 18を通過して、外部に対する 出力信号である CLK 信号及び信号検出部に対して出力される信号である CLK 信号として出力される。
[0063] 次に、低速検証の際における可変遅延回路の動作について説明する。低速検証 の際には、 TESTEN信号および EN信号が供給されるのみならず、 TEST信号も出 力されている。このため、 AND回路 15がオフとなる一方で AND回路 16が ONし、遅 延回路 9cを介して入力される CLK 信号は、検証用遅延付与部 3を通過した後、 O
R回路 18を経由して CLK 信号および CLK 信号として出力されることとなる。な お、低速検証動作の際には、 CLK 信号を AND回路 10まで到達させるために、所 定の SEL信号が供給されることによって、 CLK 信号は、 AND回路 7a〜7cのいず
IN
れかを通過して検証用遅延付与部 3に入力される。し力しながら、かかる動作は低速 検証の際に可変遅延付与部 2がその機能を発揮することを意味するのではなぐあく まで CLK 信号の通過経路を確保する観点からなされるものである。従って、低速検
IN
証動作の際には、 SEL信号の内容としては、検証動作の開始力も終了までを通じて 、 AND回路 7a〜7cのいずれか一つのものを選択し続けるものとし、本実施の形態 2 にかかる可変遅延回路は、低速検証動作の際には、入力される信号に対してあくま で一定の固定された遅延時間を付与するものとする。
[0064] 以上のように動作することによって、本実施の形態 2にかかる可変遅延回路は、実 施の形態 1と同様に、実動作の際には可変の時間遅延を付与する一方で、低速検証 の際にはあらかじめ定められた遅延時間を付与する機能を有する。このため、低速 検証の際に検証誤りが生じることもなぐ可変遅延回路が搭載された集積回路にお いて、良品を不良品と誤認する等の問題を回避することが可能であるという利点を有 する。
[0065] また、本実施の形態 2にかかる可変遅延回路は、 EN信号および TESTEN信号に よる制御を行うことによって、導通レベルの検証を行うことが可能である。すなわち、 E N信号および TESTEN信号をオフとすることによって、本実施の形態 2にかかる可変 遅延回路は、 TESTEN信号および SEL信号の内容に関わらず、信号の出力が行 われないこととなる。力かる設定のもとで CLK 信号の有無を検出することによって
DET
、可変遅延回路内部において短絡が発生している力否かを検出することが可能であ る。
[0066] (実施の形態 3)
次に、実施の形態 3にかかるマクロセルデータについて説明する。本実施の形態 3 にかかるマクロセルデータは、実施の形態 1、 2において説明した機能を有する可変 遅延回路について定義したものであり、より具体的には、集積回路の設計の際に使 用され、前記集積回路に対応したデバイスデータにおける時間遅延機能を定義した マクロセルデータであって、実施の形態 1、 2にて説明した可変遅延付与部、検証用 遅延付与部およびセレクト部にそれぞれ対応した可変遅延付与回路データ、検証用 遅延付与回路データおよびセレクト回路データを備えた構成を有する。
[0067] 上述したように、従来の可変遅延回路においては、実際に集積回路に搭載された 段階における低速検証の際に問題が生じていたが、力かる問題は、設計段階におけ る論理検証においても同様に成立する。すなわち、例えばゲート回路レベルまで設 計した回路にお!、て従来の可変遅延回路を組み込んで 、た場合には、論理検証を 行った際に、論理不良の検出精度に問題が生じていた。力かる問題の解決策として は、実施の形態 1、 2と同様の思想に基づき、設計段階で定義される可変遅延回路 に関して、新たに検証用遅延付与部に相当する回路データを付加することによって 解決することが可能である。
[0068] そして、力かる工夫を凝らした可変遅延回路を論理レベルで実現するにあたって、 設計毎に手作業にて実現するのではなぐフリップフロップ回路、加算器、カウンタ等 のようにマクロセルデータとしてモジュールィ匕した方が設計の際における負担を軽減 することが可能である。本実施の形態 3にかかるマクロセルデータは、かかる思想に 基づいて実現されている。
[0069] なお、以下の説明において、本実施の形態 3にかかるマクロセルデータは、実施の 形態 2にかかる可変遅延回路の機能を反映したものとして説明する。しかしながら、 後述するように本実施の形態 3にかかるマクロセルデータは、かかる構成に限定して 解釈するべきものではな 、。
[0070] 本実施の形態 3にかかるマクロセルデータは、論理仕様として、実施の形態 2にか 力る可変遅延回路と同様に、入力信号として CLK 信号、 EN信号、 TESTEN信号
IN
、 TEST信号および SEL信号を定義し、出力信号として CLK 信号および CLK
OUT DE
信号を定義している。そして、これらの入出力信号の関係について、図 6に示す論
T
理回路によって定義して 、る。
[0071] 具体的には、本実施の形態 3にかかるマクロセルデータは、 EN信号および TEST EN信号が入力される AND回路 21と、 TEST信号を反転させる NOT回路 22と、 CL K 信号および AND回路 21の出力信号が入力される AND回路 23と、 AND回路 2
IN
1の出力信号および NOT回路 22の出力信号が入力される AND回路 24とを備える 。また、本実施の形態 3にかかるマクロセルデータは、 AND回路 23からの出力信号 を CLK 信号として出力する構成を有する一方、 AND回路 24の出力信号に応じ
DET
て出力信号を切り替えるセレクタ 25を備えることによって、 AND回路 24の出力信号 の値に応じて CLK 信号の値を切り替える構成を有する。具体的には、セレクタ 25
OUT
は、 AND回路 24の出力信号が 0の場合には CLK 信号と同様に AND回路 23の
DET
出力信号を CLK 信号とする一方で、 AND回路 24の出力信号力^の場合には、
OUT
CLK 信号が X (Don't care)となるよう動作する。
OUT
[0072] 以下、図 6に示す論理回路を用いて入力信号と出力信号との関係を説明する。ま ず、論理検証の際には可変遅延付与部における遅延時間の調整動作は必要ないた め、 SEL信号の値はマクロセルデータにおいて参照されることはない。また、 EN信 号および TESTEN信号が 1と設定されることによって、 AND回路 21の出力信号は 1 となり、 CLK 信号が 1となった時点で AND回路 23は 1を出力する。
IN
[0073] そして、 TEST信号の値が検証用遅延付与部の駆動を意味する 1となった場合に は、 NOT回路 22の作用により、 AND回路 24に対して AND回路 21からの出力 1お よび NOT回路 22からの出力 0が入力され、 AND回路 24の出力は 0となる。従って、 AND回路 24からセレクタ 25に対して 0が供給され、 CLK 信号としては、 AND回
OUT
路 23の出力値、すなわち 1が出力されることとなる。
[0074] 一方で、 TEST信号力^の場合には、 NOT回路 22の作用によって AND回路 24に 入力される信号はいずれも 1となる。従って、 AND回路 24からセレクタ 25に対して 1 が供給され、セレクタ 25は、 X (Don't Care)を CLK 信号として出力する。
OUT
[0075] CLK 信号に関しては、次の通りである。図 6に示すように、 CLK 信号の値は
DET DET
、セレクタ 25の作用を受けないため、 TEST信号の値と無関係に定められることとな る。具体的には、 CLK 信号の値と AND回路 21の出力信号の値の双方力^の場合
IN
には、 CLK 信号の値は 1となり、それ以外の場合には 0となる。 AND回路 21の出
OUT
力信号の値が 0となる場合としては、例えば EN信号および TESTEN信号の双方が 0となっている場合が挙げられ、力かる場合は実施の形態 2における導通レベルの検 証に対応している。
[0076] 本実施の形態 3にかかるマクロセルデータの利点について説明する。まず、本実施 の形態 3にかかるマクロセルデータを用いることによって、設計者は集積回路の設計 の際に、実施の形態 1、 2にかかる可変遅延回路に対応した回路データを用いたデ バイスデータを容易に作製することが可能である。すなわち、他のマクロセルデータと 同様に、設計者はあらかじめ所定の機能が定義されたマクロとして可変遅延回路を 実現することが可能であることから、設計を行うごとに具体的な構成を定義する必要 力 ぐ迅速な回路設計を行うことが可能であるという利点を有する。
[0077] また、本実施の形態 3にかかるマクロセルデータを用いてデバイスデータを生成し た場合、論理検証の確実性を向上させることができるという利点を有する。以下、か 力る利点について説明する。
[0078] 上記したように、本実施の形態 3にかかるマクロセルデータにおいては、 TEST信 号の値が 1の場合には CLK 信号の値が CLK 信号の値等に応じた一定の値に 定まる。一方で、 TEST信号の値が 0の場合には、（AND回路 21の出力値が 0であ る限り） CLK 信号の値は Xとなる。
[0079] ここで、 TEST信号は、実施の形態 2にお 、ても説明したように、論理検証等の際 に機能する検証用遅延付与部の作用の有無を規定するためのものである。具体的 には、 TEST信号力 の場合には CLK 信号は検証用遅延付与部を経由して出力 され、 TEST信号力 SOの場合には CLK 信号は検証用遅延付与部を経由することな く可変遅延付与部にて可変の遅延時間が付与された状態で出力される。
[0080] 既に述べたように、論理検証または低速検証においては、従来の可変遅延回路を 用いることによって論理検証等が不確かなものとなる。現実の可変遅延回路におい ては、出力される信号の値はある値となり、出力信号を用いて動作する後段のフリツ プフロップ回路等の動作が不確実なものとなるのである力 かかる不確実性は、可変 遅延回路に起因するものであった。
[0081] このため、実施の形態 1、 2では低速検証時、すなわち論理回路レベルにおける論 理検証の際には別途検証用遅延付与部 3を用いた構成を採用し、カゝかる機能は本 実施の形態 3にかかるマクロモジュールデータでも同様に採用されている。しかしな がら、例えば論理検証の際に用いられるテストパターンに誤りが生じたことによって、 論理検証時であるにも関わらず検証用遅延付与部の機能が用いられず、可変遅延 付与部によって一定値に定まらない遅延時間が付与されてしまう可能性は否定でき ない。
[0082] 従って、本実施の形態 3では、検証用遅延付与部の機能が用いられない場合、す なわち図 6に示すマクロセルデータにおいて TEST信号が 0となっている状態で論理 検証が行われた場合には、 CLK 信号として Xを出力することとしている。かかる構
OUT
成を採用することによって、誤って検証用遅延付与部の機能を用いな ヽ旨のテストパ ターンが用いられた場合であっても、デバイスデータの応答結果に応じてトレースす ることによって、 TEST信号が 0としたことによって誤った論理不良が検出されたことを 明らかにすることが可能であり、論理検証の正確性を向上させることが可能であると いう利点を有することとなる。
[0083] なお、以上の説明からも明らかなように、本実施の形態 3にかかるマクロセルデータ の具体的論理構成としては、図 6に示すものに限定する必要はない。すなわち、本実 施の形態 3にかかるマクロセルデータの利点を享受するためには、回路の機能として 、可変遅延付与機能および検証用遅延付与機能が定義されると共に、可変遅延付 与機能が誤って選択された場合に CLK 信号として X(Don't care)が出力されるよ
OUT
う論理仕様が構成されていればよい。また、好ましい構成としては、信号検出に用い られる CLK 信号に関しては、選択態様にかかわらず CLK 信号の値とし、検証用
DET IN
遅延付与機能および可変遅延付与機能の ヽずれも機能しな!ヽ場合には、 0を出力 するよう論理仕様を構成することによって、上記した利点を享受するマクロセルデータ を実現することが可能である。
[0084] (実施の形態 4)
次に、実施の形態 4にかかるマクロセルデータについて説明する。本実施の形態 4 にかかるマクロセルデータは、基本的な構成としては実施の形態 3と同様に可変遅延 付与回路データ、検証用遅延付与回路データおよびセレクト回路データを備えた一 方、論理仕様として、 TEST信号が 0の場合に、 CLK 信号として常に Xを出力す
OUT
るのではなぐ CLK 信号の内容に応じて CLK 信号の内容を変化させる構成を
IN OUT
有する。
[0085] 図 7は、本実施の形態 4にかかるマクロセルデータを構成する論理回路の一例を示 す模式図である。図 7に示すように、本実施の形態 4にかかるマクロセルデータは、実 施の形態 3にかかるマクロセルデータと同様に、 AND回路 21、 23、 24と、 NOT回路 22とセレクタ 25とを備える。その一方で、本実施の形態 4にかかるマクロセルデータ は、 OR回路 26と、 AND回路 27とを新たに備える。
[0086] OR回路 26は、 AND回路 23の出力信号および AND回路 27の出力信号が入力 信号として入力されるよう配置され、 AND回路 27は、 AND回路 24の出力信号およ び OR回路 26の出力信号が入力信号として入力されるよう配置される。また、本実施 の形態 4においては、セレクタ 25は、 AND回路 27の出力信号に基づき入力信号の セレクト動作を行う機能を有する。
[0087] 次に、図 7に示す論理回路を用いて本実施の形態 4にかかるマクロセルデータに入 力される CLK 信号とマクロセルデータより出力される CLK 信号との関係を説明
IN OUT
する。なお、本実施の形態 4における CLK 信号は、実施の形態 3と同内容のもの
DET
が出力されることから、ここでの説明を省略する。また、論理検証時 (すなわち、 TES T信号が 1の場合）における CLK 信号に関しても実施の形態 3と同内容となること
OUT
から、以下では、 TEST信号が 0となる場合における CLK 信号の内容について説
OUT
明する。
[0088] CLK 信号としてノ ルス信号が入力された場合、パルスが立ち上がることによって
IN
CLK 信号の値は 1となる。 CLK 信号の値が 1となった場合には、 AND回路 23か
IN IN
らの出力信号の値も 1となり、少なくとも OR回路 26に入力される信号の一方の値が 1 となる。従って、 OR回路 26から出力される信号の値は 1となり、 TEST信号の値が 0 となる場合には AND回路 24からの出力信号の値も 1となることから、 AND回路 27か ら出力される信号の値は 1となる。力かる信号がセレクタ 25に入力されることから、 CL K 信号の内容としては、 X (Don't care)となる。
OUT
[0089] また、パルスが立ち下がった場合、すなわち CLK 信号の値が 1から 0に変化した
IN
場合にも、本実施の形態 4にかかるマクロセルデータは、 X(Don't care)の出力を継 続する。すなわち、パルスの立ち下がり直前においては、上述のメカニズムにより AN D回路 27から出力される信号の値は 1となっている。そして、図 7に示すように AND 回路 27の出力はセレクタ 25と接続されるのみならず、 OR回路 26の一方の入力側と も接続されることから、 OR回路 26には、 AND回路 27から出力された信号、すなわ ち値が 1となる信号が入力される。従って、 CLK 信号の値が 0に変化することによつ
IN
て OR回路 26の他方の入力側に 0が入力されることとなっても OR回路 26から出力さ れる信号の値は 1のまま変化せず、結果としてセレクタ 25に入力する信号の値は 1と なり、 CLK 信号の内容は、依然として X (Don't care)となる。このように、図 7に示
OUT
す論理回路において TEST信号の値が 0となる際において、パルス信号のように 1と 0が繰り返される信号が CLK 信号として入力された場合には、 CLK 信号の内容
IN OUT
として常に X (Don't care)力出力されることとなる。
[0090] 一方で、 CLK 信号の値が常に 0となる場合には、 CLK 信号の内容は、 CLK
IN OUT IN
信号の値そのものとなる。すなわち、 AND回路 27からの出力信号の値の初期値を 0 とすることによって、 OR回路 26に入力される信号は、いずれも 0となる。この場合、 O R回路 26から出力される信号の値も 0となり、結果として AND回路 27から出力される 信号の値も 0となるためである。従って、本実施の形態 4にかかるマクロセルデータは 、 TEST信号の値が 0の値となった場合に、出力信号たる CLK 信号の内容を
OUT 一 律に X(Don't care)とするのではなぐ CLK 信号が 0の値を維持する場合には、 CL
IN
K 信号の値を CLK 信号の値として出力することとしている。
IN OUT
[0091] 次に、本実施の形態 4にかかるマクロセルデータの利点について説明する。実施の 形態 3では、上述したように TEST信号の値が 0となった場合には、 TEST信号の値 力 の場合と同様の処理を行うこととすると、論理検証等の結果に不確実性が生じる ために化マクロセルデータ力 の出力信号である CLK 信号の内容を一律に X (D
OUT
on't care)としていた。し力しながら、実際に不確実性が生じることとなるのは、 CLK
IN
信号が変化したとき以降であって、他の場合には遅延時間に起因した問題が生じる ことはない。従って、本実施の形態 4では、 CLK 信号が 0の値を維持する場合には
IN
、 TEST信号の値が 0であるにもかかわらず CLK 信号の値を CLK 信号の値とし
IN OUT
て出力することとし、論理検証の際に起こりうる不都合を回避しつつ、実際の可変遅 延回路の機能を忠実に再現したマクロセルデータを実現することを可能としている。
[0092] なお、実施の形態 4にかかるマクロセルデータに関して、実施の形態 3の場合と同 様に、図 7に示した論理構造のもののみに限定して解釈する必要はない。すなわち、 本実施の形態 4にかかるマクロセルデータは、 TEST信号が 0の場合、すなわち可変 遅延付与回路が選択された状態において、入力信号として機能する CLK 信号が パノレス信号であれば CLK 信号として X(Don't care)を出力し、 CLK 信号が 0の 値に維持される場合には CLK 信号と等しい信号を CLK 信号として出力するよう 論理仕様を定めるものであれば、図 7に示す論理回路以外の論理回路に対応した論 理仕様としてもよい。
[0093] また、実施の形態 3および実施の形態 4にお 、て、 TEST信号の値が 1となった場 合 (実施の形態 4ではさらに TEST信号の値信号の値力^であって、 CLK 信号の値 力^に維持されている場合も含む）に CLK 信号の値を CLK 信号の値と一致させ る論理仕様としたが、力かる構成に限定する必要はない。具体的には、出力信号の 値としては入力信号の正論理によって実現する場合と、負論理によって実現する場 合が考えられ、実施の形態 3および実施の形態 4にお 、て、 CLK 信号の値を、 C
LK 信号を反転させたものとしてもよい。
[0094] (実施の形態 5)
次に、実施の形態 5にかかる電子デバイスについて説明する。実施の形態 5にかか る電子デバイスは、実施の形態 1において説明をした機能を有する可変遅延回路を 備える集積回路である。
図 8は、本実施の形態にカゝかる電子デバイスの構成を示す。本実施の形態にかか る電子デバイスは、図 1に示した可変遅延回路に備えられた入力端子 1、可変遅延 付与部 2、検証用遅延付与部 3、セレクト部 4、出力端子 5に加えて、入力側電子回 路 31と、出力側電子回路 32と、テストレジスタ 33と、テストモード入力端子 34とを更 に備える。
[0095] 入力側電子回路 31は、内部に含む素子力 電気信号を出力する。入力側電子回 路 31から出力された電気信号は、可変遅延回路の入力信号として、人力端子 1に人 力される。出力側電子回路 32は、内部に含む素子に、出力端子 5から出力された信 号が入力される。すなわち、出力側電子回路 32は、可変遅延回路により遅延された 信号が入力される。
[0096] テストレジスタ 33には、当該電子デバイスの動作モードが設定される。具体的には 、動作モードとして、当該電子デバイスを実動作する実動作モード、又は、当該電子 デバイスを低速論理検証または低速試験するテストモードのいずれか一方が設定さ れる。テストレジスタ 33に設定される動作モードは、テストモード入力端子 34を介して 外部から入力されるテストモード信号に応じて変更される。
[0097] セレクト部 4は、テストレジスタ 33に設定されているモードに応じて、可変遅延付与 部 2又は検証用遅延付与部 3のいずれか一方を選択する。また、セレクト部 4は、可 変遅延付与部 2を選択した場合には、さらに遅延時間を選択する。
[0098] 具体的には、セレクト部 4は、テストレジスタ 33に実動作モードが設定されている場 合においては、遅延時間が可変である可変遅延付与部 2を選択するとともに、可変 遅延付与部 2による遅延時間を当該電子デバイスの特性に応じた適切な時間に調 整する。一例として、セレクト部 4は、出力側電子回路 32に入力する信号を、他の電 子回路から出力された信号とを同期させる遅延時間に調整する。このようにセレクト 部 4により可変遅延付与部 2及びその遅延時間が選択されることにより、本実施の形 態の電子デバイスは、入力側電子回路 31から出力された電子信号に対して適切な 遅延を与えて、出力側電子回路 32に入力することができる。
[0099] また、セレクト部 4は、テストレジスタ 33にテストモードが設定されている場合におい ては、固定の遅延時間を遅延させる検証用遅延付与部 3を選択する。検証用遅延付 与部 3は、本発明の低速動作用遅延付与部の一例である。セレクト部 4により検証用 遅延付与部 3が選択されると、当該検証用遅延付与部 3は、予め設定された固定の 遅延時間分の遅延をした入力信号を、出力側電子回路 32に供給する。このことによ り、当該電子デバイスに対して低速論理検証または低速試験する場合に、最適なタ イミングで試験することができ、良品であるにも関わらず不良品であると判断される等 の問題を回避できる。
[0100] なお、入力側電子回路 31は、当該本実施の形態に力かる電子デバイスに内蔵され ていても、当該電子デバイスの外部に設けられていてもよい。外部に設けられている 場合、入力側電子回路 31の外部入力端子から、入力端子 1に対して入力信号が入 力される。
また、検証用遅延付与部 3は、テストモード入力端子 34から入力されたテストモード 信号が直接入力され、当該テストモード入力信号が入力された場合に、予め設定さ れた固定の遅延時間分の遅延をした入力信号を出力側電子回路 32に供給してもよ い。
また、本実施の形態に力かる電子デバイスは、テストモード時において、可変遅延 付与部 2を介さずに検証用遅延付与部 3により遅延された信号を直接に出力側電子 回路 32に入力してよいし、入力信号を先に可変遅延付与部 2を通過させその後に検 証用遅延付与部 3に入力してよ 、。
また、本実施の形態にカゝかる電子デバイスは、単に遅延量をより長くするモードが 設定された場合、検証用遅延付与部 3を選択して入力信号を固定の遅延時間分遅 延させてもよい。

Claims

請求の範囲
[1] 集積回路に搭載される可変遅延回路であって、
前記集積回路の実動作の際に、入力信号に対して、実装レベルにて生じる時間遅 延に対応して所定の範囲で可変な遅延時間を付与する可変遅延付与手段と、 前記集積回路の低速論理検証および Zまたは低速選別試験の際に、入力信号に 対して、所定の値に固定された遅延時間を付与する検証用遅延付与手段と、 を備えたことを特徴とする可変遅延回路。
[2] 前記検証用遅延付与手段は、前記可変遅延付与手段によって付与される遅延時 間の最大値よりも大きな遅延時間または前記可変遅延付与手段によって付与される 遅延時間の最小値よりも小さな遅延時間を付与することを特徴とする請求項 1に記載 の可変遅延回路。
[3] 実動作の際に前記可変遅延付与手段を選択し、低速論理検証および Zまたは低 速選別試験の際に前記検証用遅延付与手段を選択するセレ外手段をさらに備えた ことを特徴とする請求項 1または 2に記載の可変遅延回路。
[4] 前記可変遅延付与手段および前記検証用遅延付与手段を介して出力された信号 の有無を検出する出力信号検出手段をさらに備えたことを特徴とする請求項 1〜3い ずれか一つに記載の可変遅延回路。
[5] 集積回路の設計の際に使用され、前記集積回路に対応したデバイスデータにおけ る時間遅延機能を定義したマクロセルデータであって、
前記集積回路の実動作の際に選択され、入力信号に対して、実装レベルにて生ず る時間遅延に対応して、所定の範囲で可変な遅延時間を付与する機能を定義した 可変遅延付与回路データと、
前記集積回路の論理検証動作の際に選択され、入力信号に対して、所定の値に 固定された遅延時間を付与する機能を定義した検証用遅延付与回路データと、 を備えたことを特徴とするマクロセルデータ。
[6] 論理仕様として、
前記可変遅延付与回路データが選択された場合には、当該マクロセルデータと接 続された他のマクロセルデータに対する出力信号値を不定と定め、 前記検証用遅延付与回路データが選択された場合には、当該マクロセルデータと 接続された他のマクロセルデータに対する出力信号値を入力信号と等しい値または 入力信号の反転値と定めたことを特徴とする請求項 5に記載のマクロセルデータ。
[7] 論理仕様として、
前記可変遅延付与回路データが選択された場合であって、前記入力信号が正論 理と負論理の双方の値を取るパルス信号の場合には、当該マクロセルデータと接続 された他のマクロセルデータに対する出力信号値を不定と定め、
前記検証用遅延付与回路データが選択された場合、または前記可変遅延付与回 路データが選択されると共に前記入力信号が一定の値に維持される場合には、当該 マクロセルデータと接続された他のマクロセルデータに対する出力信号値を入力信 号と等しい値または入力信号の反転値と定めたことを特徴とする請求項 5に記載のマ クロセノレデータ。
[8] 入力信号の処理に関して前記可変遅延付与回路データと前記検証用遅延付与回 路データのいずれか一方を選択する機能を定義したセレクト回路データをさらに備え たことを特徴とする請求項 5〜7のいずれか一つに記載のマクロセルデータ。
[9] 前記可変遅延付与回路データおよび前記検証用遅延付与回路データを介して出 力された信号の有無を検出する出力信号検出回路データをさらに備えたことを特徴 とする請求項 5〜8の!、ずれか一つに記載のマクロセルデータ。
[10] 論理仕様として、前記可変遅延付与回路データおよび前記検証用遅延付与回路 データのいずれが選択された場合であっても、前記信号検出回路データに対する出 力信号値が入力信号と等しい値または入力信号の反転値と定めたことを特徴とする 請求項 9に記載のマクロセルデータ。
[11] 入力信号に対して、実装レベルにて生ずる時間遅延に対応して、所定の範囲で可 変な遅延時間を付与する機能および所定の値に固定された遅延時間を付与する機 能の双方を定義した回路データを有するデバイスデータの論理検証方法であって、 前記回路データにおいて所定の値に固定された遅延時間を付与する機能を選択 する機能選択工程と、
前記機能選択工程にお!ヽて選択された機能を用いて論理検証を行う検証工程と、 を含むことを特徴とする論理検証方法。
[12] 入力信号に対して、実装レベルにて生ずる時間遅延に対応して所定の範囲で可変 な遅延時間を付与する可変遅延付与手段および入力信号に対して所定の値に固定 された遅延時間を付与する検証用遅延付与手段の双方を有する可変遅延回路を備 えた集積回路の選別および Zまたは論理検証を行う試験方法であって、
前記可変遅延回路において前記検証用遅延付与手段を選択する選択工程と、 実動作時よりも低速の電気信号を使用すると共に、前記可変遅延回路に対する入 力信号を、前記検証用遅延付与手段によって所定の固定値だけ遅延させつつ選別 または論理検証を行う試験工程と、
を含むことを特徴とする試験方法。
[13] 電子回路を備える電子デバイスであって、
前記電子デバイスを実動作させる場合にぉ 、て、前記電子デバイスの外部入力端 子または前記電子回路内の第 1素子から入力される入力信号を、前記電子デバイス の特性に応じて可変である第 1遅延時間遅延させて前記電子回路内の第 2素子へ 出力する可変遅延付与部と、
前記電子デバイスを低速動作させる場合において、前記入力信号を、予め設定さ れた第 2遅延時間遅延させて前記電子回路内の第 2素子へ出力する低速動作用遅 延付与部と
を備える電子デバイス。
[14] 前記低速動作用遅延付与部は、前記電子デバイスを低速論理検証または低速試 験させる場合において、前記入力信号を、前記第 2遅延時間遅延させる請求項 13に 記載の電子デバイス。
[15] 前記電子デバイスを低速論理検証または低速試験することを指定するテストモード 信号を入力するテストモード入力端子を更に備え、
前記低速動作用遅延付与部は、前記テストモード入力端子から前記テストモード信 号が入力された場合に、前記入力信号を、前記第 2遅延時間遅延させて前記第 2素 子へ出力する
請求項 14に記載の電子デバイス。
[16] 前記電子デバイスを低速論理検証または低速試験するテストモードを設定するテス トレジスタを更に備え、
前記低速動作用遅延付与部は、前記テストレジスタに前記テストモードが設定され た場合に、前記入力信号を、前記第 2遅延時間遅延させて前記第 2素子へ出力する 請求項 14に記載の電子デバイス。
[17] 前記低速動作遅延回路は、前記電子デバイスを前記低速動作させる場合にお!ヽ て、前記入力信号を、固定の遅延時間遅延させる固定遅延回路である請求項 13に 記載の電子デバイス。
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