WO2005114632A1 - 表示装置および表示装置の駆動方法 - Google Patents

表示装置および表示装置の駆動方法 Download PDF

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Masakazu Kato
Hiroyuki Sakurai
Kohichi Ohmura
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Sony Corporation
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Definitions

  • the present invention relates to a display device and a method of driving the display device, and in particular, to an electro-optical device 1
  • the present invention relates to a display device in which pixels including elements are two-dimensionally arranged in a matrix, and a driving method of the display device.
  • a DC voltage is continuously applied to the liquid crystal cell for a long time
  • the signal voltage applied to the pixel electrode with respect to the potential of the counter electrode of the liquid crystal cell is An alternating current drive method is employed in which the polarity is reversed at a predetermined cycle.
  • the 1 H inversion driving method in which the polarity of the signal voltage V sig is inverted every 1 H (H is a horizontal period) while keeping the common voltage V com applied to the opposite electrode of the liquid crystal cell constant, With the common voltage V com applied to the opposite electrode of the liquid crystal cell constant, the polarity of the signal voltage V sig is inverted every 1 F (F is the field period, that is, the screen repetition period). And the like are known (see, for example, Japanese Patent Application Laid-Open No. 2 0 0 1-4 2 2 8 7).
  • the signal voltage for writing the signal voltage V sig to the pixel, and the common voltage V com at each counter electrode of the liquid crystal cell Because the common line for common use intersects and there is parasitic capacitance between the signal line and the common line, when writing the signal voltage V sig to the signal line, the parasitic capacitance Signal pull-up causes the signal voltage V sig to jump into the common line, causing the potential of the common line to turn in the direction of the same polarity as the signal voltage V sig and causing crosstalk.
  • the potential of the signal line to which the signal voltage V sig is written is inverted every 1 H, whereby the potential fluctuation of the common line due to the cutting is a line (pixel row Because it is possible to cancel out each other, it is possible to suppress the occurrence of crosstalk due to the coupling.
  • the 1 F inversion driving method can improve the contrast and has the advantage of extending the life using a VA (Viewing Angle; vertical alignment) liquid crystal, it has a 1 F period. Since the signal voltage V sig of the same polarity is written to the signal line, the potential difference of the common line due to coupling can not be canceled between the lines, so crosstalk due to coupling is generated. It can not be suppressed.
  • VA Viewing Angle; vertical alignment
  • the switching element of the pixel for example, a TFT (Thin Fi lm Transistor) has a leak due to the difference in the shape of the source / drain.
  • the switching element of the pixel for example, a TFT (Thin Fi lm Transistor) has a leak due to the difference in the shape of the source / drain.
  • the switching element of the pixel for example, a TFT (Thin Fi lm Transistor) has a leak due to the difference in the shape of the source / drain.
  • the switching element of the pixel for example, a TFT (Thin Fi lm Transistor) has a leak due to the difference in the shape of the source / drain.
  • the switching element of the pixel for example, a TFT (Thin Fi lm Transistor) has a leak due to the difference in the shape of the source / drain.
  • the switching element of the pixel for example, a TFT (Thin Fi lm Transistor) has a leak
  • the present invention has been made in view of the above problems, and the object of the present invention is to improve the contrast which is the merit of the 1 F inversion driving method and to prolong the life using the VA liquid crystal. It is another object of the present invention to provide a display device capable of suppressing the occurrence of cross talk and shading, and a method of driving the display device.
  • a display device having a pixel array portion in which pixels including electro-optical elements are two-dimensionally arranged in a matrix and divided into a plurality of regions in the vertical direction.
  • the pixels in the plurality of regions are selected row by row, and the polarity is inverted every one horizontal period (1 H) with respect to each pixel in the selected row, while the region It has a configuration to write the video signal.
  • 1 F inversion drive by sequentially scanning a plurality of regions in row units, for example, alternately scanning vertically two regions in the case of two divisions, selecting each pixel of the plurality of regions in row units, In each region, 1 F inversion drive can be realized. Further, 1 H inversion driving can be realized by writing a video signal whose polarity is inverted every 1 H to each pixel of the selected row. As a result, it is possible to enjoy the advantages of the 1 F inversion driving method and the 1 H inversion driving method. Brief description of the drawings
  • FIG. 1 is a block diagram showing an outline of the configuration of an active matrix liquid crystal display device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of a pixel (pixel circuit).
  • FIG. 3 is a block diagram showing an example of the configuration of the upper vertical drive circuit.
  • FIG. 4 is a block diagram showing an example of the configuration of the lower vertical drive circuit.
  • FIG. 5 is a timing chart for explaining the circuit operation of the upper and lower vertical drive circuits.
  • FIG. 6 is an operation explanatory diagram showing the order of vertical scanning in display driving.
  • FIG. 7 is a timing chart showing scanning timing in display driving.
  • FIG. 8A is a diagram showing the polarity of the pixel potential in the first field.
  • FIG. 8B is a diagram showing the polarity of the pixel potential in the second field.
  • FIG. 9 is a timing chart for explaining that no sheathing occurs.
  • FIG. 10 is a diagram showing that shading does not occur in a halftone raster display.
  • Figure 11 is a diagram showing that shading occurs in a halftone raster display.
  • FIG. 12 is a timing chart for explaining the problem of the prior art.
  • Fig. 13 is a diagram showing the comparison results of pixel potentials in the case of using the 1 F inversion drive according to the conventional example (A) and the case of using the 1 H + 1 F inversion drive according to the present invention (B). It is. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing an outline of a configuration of a display device according to an embodiment of the present invention.
  • an active matrix liquid crystal display device using a liquid crystal cell as an electro-optical element of a pixel will be described as an example.
  • the pixel array portion 11 for example, two vertical drive circuits 1 2 A, It has a configuration including a 12 B and a horizontal drive circuit 13.
  • pixels 20 including liquid crystal cells which are electro-optical elements are two-dimensionally arranged in a matrix on a transparent insulating substrate, for example, a glass substrate (not shown), and this matrix (m rows)
  • a transparent insulating substrate for example, a glass substrate (not shown)
  • the scanning lines 1 3 3 1 to 1 3 1 m are wired for each row
  • the signal lines 1 4 1 to 1 4 1 n are wired for each column.
  • the glass substrate is disposed opposite to another glass substrate (not shown) with a predetermined gap, and a liquid crystal material is sealed between the two glass substrates to form a liquid crystal panel.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the pixel (pixel circuit) 20.
  • the pixel 20 is a pixel transistor, for example, a TFT (Thin Film Transistor) 21, a liquid crystal cell 22 in which a pixel electrode is connected to a drain electrode of the TFT 21, and a TFT 21 has a configuration having a holding capacity 2 3 in which one electrode is connected to the drain electrode of 1 1.
  • the liquid crystal cell 22 means a liquid crystal capacitance generated between the pixel electrode and a counter electrode formed opposite to the pixel electrode.
  • the gate electrode of the TFT 2 1 is connected to the scanning line 14 (14-1 to 14-m) and the source electrode is connected to the signal line 15 (15-1 to 15-n). Ru. Further, for example, the other electrode of the counter electrode / storage capacitor 23 of the liquid crystal cell 22 is commonly connected to the common line 16 in each pixel. A common voltage (counter electrode voltage) V cm is commonly applied to the counter electrode of the liquid crystal cell 22 through the common line 16.
  • division in the vertical direction of the pixel array unit 1 1 Is not limited to two divisions, and can be set arbitrarily, such as three divisions, four divisions, ... with equal number of lines in the vertical direction.
  • the peripheral circuits including the vertical drive circuit 1 2 A, 1 2 B and the horizontal drive circuit 1 3 are integrated on the same substrate (liquid crystal panel) as the pixel array unit 1 1, for example.
  • the vertical drive circuits 1 2 A and 1 2 B are provided by the number corresponding to the number of divisions of the pixel array section 1 1, and each pixel of the pixel array section 1 1 via the scanning line 1 6-1 to 16-n. Select 0 sequentially in line units.
  • the present invention is characterized by the specific configuration and the vertical drive circuits 12 A and 12 B, the details of which will be described in detail later.
  • two vertical drive circuits 12 A and 12 B are disposed on one side to the left and right of the pixel array portion 11, and the scanning lines 16-1 to 16-n are driven from one side.
  • the scanning lines 16-1 to 16-n are driven from both sides by arranging the scanning lines 16-1 to 16-n.
  • Horizontal drive circuit 13 is formed of, for example, a shift register, an analog switch, etc., and is externally applied to each pixel 20 of the row sequentially selected by vertical drive circuits 1 2 A and 1 2 B.
  • the video signal V sig is written in pixel units (dot sequential) or row units (line sequential) via the signal lines 15-1 to 15-m.
  • the polarity of the video signal V sig output from the horizontal drive circuit 13 to the signal line 1511 to 15 5-m is inverted every 1 H (H is a horizontal period).
  • Each of the vertical drive circuits 1 2 A and 1 2 B is basically configured by a combination of logic circuits such as shift registers, N AND circuits, and inverters.
  • start of vertical scanning The vertical start pulse VST for commanding the V.sub.C and the vertical phase pulses VCK and V.sub.CKX of opposite phase to each other serving as the reference of the vertical scan are given.
  • each period of vertical start pulse VST and vertical clock pulse VCK, VCKX in this example, pixel array unit 1 1 is divided into two and vertical scanning is performed by two vertical drive circuits 1 2 A and 1 2 B.
  • the vertical start pulse and vertical clock pulse period used when vertically scanning each pixel 20 of the pixel array unit 1 by one vertical drive circuit are used.
  • FIG. 3 is a block diagram showing an example of the configuration of a vertical drive circuit 1 2 A for vertically moving each pixel of the upper pixel portion 1 1 A. As shown in FIG. Here, in order to simplify the drawing, the configuration of only the circuit portion that generates drive pulses VI and V2 for selecting the first and second pixel rows of the upper pixel portion 11 A is described. It shall be shown.
  • the shift register 3 1 is a cascade connection of mZ 2-stage transfer stages (SZR) 3 1-1, 3 1-2, ... corresponding to the number of lines (number of rows) m of the pixel array unit 1 1
  • the vertical start pulse VST is applied, and the transfer (shift) operation is performed in synchronization with the vertical clock pulses VCK and VCKX that are opposite to each other in phase, and each transfer stage 31-1, 3 1-2, Output transfer pulses TR 1 A and TR 2 A sequentially from ....
  • the transfer pulse TR 1 A of the transfer stage 3 1-1 of the current stage and the transfer pulse TR 2 A of the transfer stage 3 1-2 of the next stage are given to the 3-input NAND circuit 32 as its 2 inputs.
  • the enable pulse ENB 1 is given to the NAND circuit 32 as the remaining one input.
  • the enable pulse ENB 1 has a period of 1 ⁇ 4 of the period of the vertical clock pulse VCK. And, it is a panoramic signal with a pulse width narrower than 1 ⁇ 4 of the panoramic clock width of the vertical clock Panoreth VCK.
  • 2-input NAND circuit 3 4 and 3 5 are provided as one input of each.
  • the vertical clock pulse Vck is applied to the NA ND circuit 34 as the other input.
  • the vertical clock pulse for the NAND circuit 35, the vertical clock pulse as the other input
  • a vertical clock pulse V ck X out of phase with V ck is provided.
  • the vertical clock pulses v c k and v c k X are pulse signals having the same cycle with respect to the vertical clock pulses V C K and VCKX and 90 ° out of phase with each other.
  • the output pulses of the NAND circuits 34 and 35 are scan pulses of the first and second rows as drive pulses V1 and V2 for selecting the first and second rows of the upper pixel portion 11A. Drives lines 1 4 -1 and 1 4 12 respectively.
  • Figure 4 shows the vertical drive circuit 1 2 that vertically scans each pixel of the lower pixel section 1 1 B.
  • FIG. 1 It is a block diagram which shows an example of a structure of B.
  • FIG. Here, in order to simplify the drawing, a circuit that generates drive pulses V i and V i + 1 for selecting the i th and i + 1 th pixel rows of the lower pixel portion 1 1 B. It shall show the configuration of the part only.
  • shift register 41 has mZ 2-stage transfer stages (SZR) 4 1-1, 4 1-2,... Connected in cascade as in shift register 3 1, and vertical start pulse VST is applied.
  • SZR 2-stage transfer stages
  • VST vertical start pulse
  • the transfer operation is started in synchronization with the vertical clock pulses VCK and VCKX at the same timing as the shift register 3 1, and transfer pulses TR 1 B, from each transfer stage 41 1 1 4 1 2.
  • Output TR 2 B sequentially.
  • the transfer pulse TR 1 B of the transfer stage 41 of its own stage and the transfer pulse TR 2 B of the transfer stage 4 1-2 of the next stage are given to the 3-input NA ND circuit 4 2 as its 2 inputs.
  • the enable pulse ENB 2 is given to the NAND circuit 42 as the remaining one input.
  • pulse width ENB 2 has a pulse width of 14 cycles of the vertical clock pulse VCK cycle and a narrower pulse width than the pulse width 1 Z 4 of vertical clock pulse VCK, and This is a pulse signal whose phase is 180 degrees out of phase with the enable pulse ENB 1.
  • the output pulse of the NAND circuit 42 is inverted by the inverter 43 and then given to two-input NAND circuits 44 and 45 as one input of each.
  • the vertical clock pulse Vck is applied to the NA ND circuit 44 as the other input.
  • the vertical clock pulse V c k is given to the NAND circuit 35 as the other input.
  • the vertical clock pulses Vck and VckX are pulse signals that are 90 degrees out of phase with the vertical clock pulses VCK and VCKX.
  • Each output pulse of the NAND circuits 44 and 45 is a drive for selecting the first row and the second row of the lower pixel portion 1 1 B, and the i-th row + 1 and the i + second row in the whole.
  • the scanning lines 1 i 1 1 and i 2 2 of the scanning lines 1 41 i 1 1 1 1 1 i 2 are respectively driven.
  • the timing chart in FIG. 5 shows vertical start pulse VST, vertical clock pulses VCK and VCKX opposite to each other in phase, transfer pulses TR 1 A and TR 2 A output from shift register 31 and shift register 41 output. Transfer pulses TR 1 B and TR 2 B, enable pulses ENB 1 and ENB 2, and inverters 3 3 and 4 3 output pulses X 1 A and X 1 B, vertical clock pulses V ck and V ck in reverse phase with each other The timing relationship between drive pulses V 1 and V 2 output from X and vertical drive circuit 12 A and drive pulses V i + 1 and V i + 2 output from vertical drive circuit 12 B is shown. .
  • the vertical start pulse VST is applied to each of the vertical drive circuits 12 A and 12 B. As applied to shift registers 3 1 and 4 1, these shift registers 3 1 and 4 1 simultaneously start transfer operation (shift operation). By this transfer operation, transfer pulses TR 1 A, TR 2 A,... Are sequentially output from the shift register 31, and transfer pulses TR 1 B, TR 2 B,.
  • the logical product of the transfer pulse TR 1 A, TR 2 A and the enable pulse ENB 1 is taken by the NAN D circuit 33 so that the inverter 33 has two enable pulses ENB 1 A pulse signal, that is, two pulses of pulse XIA is output.
  • the inverter 4 3 since the logical product of the transfer pulse TR IB, TR 2 B and the enable pull pulse ENB 2 is taken by the NAND D circuit 43, the inverter 4 3 has two enable pulses ENB 2 The pulse signal of, that is, two series of pulses X 1 B is output.
  • the drive pulse V 1 is outputted from the inverter 36, and then the inverter 3 3
  • the AND pulse of the output pulse X 1 A of V and the vertical clock pulse V ckx is taken by the N AND circuit 35, whereby the drive pulse V 2 is output from the inverter 37.
  • the AND circuit 44 takes the logical product of the output pulse X 1 B of the inverter 4 3 and the vertical cross pulse V ck to output the drive pulse V i + 1 from the inverter 46.
  • the drive pulse V i + 2 is output from the inverter 4 7 by the logical product of the output pulse X 1 B of the inverter 4 3 and the vertical cross pulse V ck X being taken by the NAND circuit 4 5.
  • the enable pulse ENB 1 and the enable pulse ENB 2 are 180 ° out of phase with each other, the timing chart of FIG. As is apparent from the figure, from the vertical drive circuits 12 A and 12 B, drive pulses VI, V 2,... And drive pulses V i +1, V i + 2,. That is, on the time axis, the drive pulse VI, the drive pulse Vi + 1, the drive pulse V2, the drive pulse Vi + 2, ... are output in this order.
  • display drive is performed using drive pulses VI, V 2, ... and drive pulses V i + 1, V i + 2, ... alternately output from the vertical drive circuits 1 2 A, 1 2 B of the above configuration.
  • drive pulse V I, drive pulse V 4, drive pulse V 2, drive pulse V 5, drive pulse V 3 and drive pulse V 6 are output in this order.
  • display is performed using drive pulses V1, V2, ... and drive pulses Vi + 1, Vi + 2, ... alternately output from two vertical drive circuits 12A, 12B.
  • 1 H inversion driving is realized by writing the video signal V sig whose polarity is inverted every 1 H to each pixel of the selected row.
  • 1 F inversion driving is realized in each of the upper pixel portion 1 1 A and the lower pixel portion 1 1 B.
  • the pixel array unit 1 1 is divided into a plurality of regions (in this example, two regions 1 1 A and 1 1 B) in the vertical direction, while the plurality of regions are sequentially arranged in line units (in this embodiment, alternately) ) While vertically scanning, each pixel of a plurality of regions is selected row by row, and a video signal V sig whose polarity is inverted every 1 H is written to each pixel of this selected row.
  • 1 F inversion driving is realized in each of the upper pixel portion 1 1 A and the lower pixel portion 1 1 B, thereby improving contrast and VA liquid crystal, which are advantages of the 1 F inversion driving method. It is possible to achieve a long life.
  • the other parts have the same timing (always 2 H offset), but the system vertical blanking period (1 The influence of the coupling is minor because it deviates by 5 H to 3 0 H).
  • the video signal V sig whose polarity is inverted every 1 H for each pixel 20 of the selected row is signal line 15-1 to 15 _
  • the amount of leak in one screen will be the same, so no shading will occur.
  • the common voltage V com is 7.5 V
  • the potentials of the signal lines 15-1 to 15-n are on the H side 10.
  • the leak period is the same at the top of the screen A, the center of the screen B and C, and the bottom D of the screen, and the leak amount in one screen is the same. become.
  • shading does not occur.
  • the polarity of the video signal V s i g in FIG. 10 shows the case of the field of FIG. 8A, and in the next block, the positive / negative polarity is reversed as shown in FIG. 8B.
  • both crosstalk and leakage are 1/2 or less of those in normal 1 F inversion driving (with respect to the entire surface), so crosstalk Can be reduced to less than 1 or 2 of the normal 1 F reverse drive method.
  • a striped domain is a gray table after holding a black display for a certain period of time above a certain voltage. Even if it is displayed (gray screen), a black line remains, and when expanded, a line of discrimination (defect due to parallel movement of crystal lattice) remains as it is, and the light leakage is multiplied from there to obtain a black line.
  • the polarity of the potential is different at the pixel boundary such as in the 1 H inversion driving method, so that the difference in the liquid crystal inclination occurs at the pixel boundary.
  • the 1 F inversion driving method the inclination of the liquid crystal is the same even at the pixel boundaries because there is the same potential across the pixel boundaries, and there are no stripe domains in principle.
  • the pixel array unit 11 is divided into two in the vertical direction, and the vertical drive means is configured by two vertical drive circuits 12 A and 12 B corresponding to the number of divisions. It is also possible to divide the pixel array unit 11 into three or more in the vertical direction. In that case, assuming that the division number is N, vertical drive circuits are provided by the number N corresponding to the division number, and each pulse width of vertical start pulse VST and vertical clock pulse VCK is not divided into pixel array portions 11. Each pulse width of the vertical start pulse and vertical pulse used when sequentially scanning by one vertical drive circuit is set to N times, and N divided areas are sequentially arranged in row units. While vertically scanning, each pixel of N divided areas may be selected in units of rows.
  • the present invention is applicable to general active matrix display devices in which pixels including electro-optical devices are two-dimensionally arranged in a matrix, such as organic EL display devices using (electro luminescence) devices.
  • the present invention it is possible to enjoy the merits of the 1 F inversion driving method and the 1 H inversion driving method, and therefore, while improving the contrast and prolonging the life using the VA liquid crystal, It can suppress the occurrence of cross talk and shiding.

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Abstract

１Ｆ反転駆動法では、１Ｆ期間に亘って同じ極性の信号電圧を信号線に書き込むことになるため、カップリングに起因するクロストークの発生を抑えることができず、またシェーディングが発生する。画素２０が行列状に２次元配置されてなる画素アレイ部１１を具備するアクティブマトリクス型液晶表示装置において、画素アレイ部１１を垂直方向において複数の領域（本例では、２つの領域１１Ａ，１１Ｂ）に分割する一方、これら複数の領域を行単位で順番に（本例では、交互に）垂直走査しつつ、複数の領域の各画素を行単位で選択して、この選択した行の各画素に対して１Ｈごとに極性が反転する映像信号Ｖｓｉｇを書き込むようにする。

Description

表示装置および表示装置の駆動方法
技術分野
明
本発明は、 表示装置および表示装置の駆動方法に関し、 特に電気光学 細 1
素子を含む画素が行列状に 2次元配置されてなる表示装置おょぴ当該表 示装置の駆動方法に関する。 書
背景技術
電気光学素子を含む画素が行列状に 2次元配置されてなる表示装置、 例えば電気光学素子として液晶セルを用いてなる液晶表示装置では、 液 晶セルに長時間に亘つて直流電圧を印加し続けると、 液晶の比抵抗 （物 質固有の抵抗値） 等の劣化や、 「焼き付き」 と呼ばれる残像現象を引き 起こすため、 液晶セルの対向電極の電位に対して画素電極に印加される 信号電圧の極性を所定の周期で反転させる交流駆動法が採られている。
この交流駆動法としては、 液晶セルの対向電極に印加するコモン電圧 V c o mを一定にして、信号電圧 V s i gの極性を 1 H ( Hは水平期間） ごとに反転させる 1 H反転駆動法や、 液晶セルの対向電極に印加するコ モン電圧 V c o mを一定にして、 信号電圧 V s i gの極性を 1 F ( Fは フィールド期間、 即ち画面の繰り返し期間を言う） ごとに反転させる 1 F反転駆動法などが知られている （例えば、 特開 2 0 0 1— 4 2 2 8 7 号公報参照） 。
ところで、 液晶表示装置においては、 信号電圧 V s i gを画素に書き 込むための信号線と、 液晶セルの対向電極にコモン電圧 V c o mを各画 素共通に与えるためのコモン線とが交差しており、 信号線とコモン線と の間には寄生容量が存在するため、 信号線に信号電圧 V s i gを書き込 む際に、 当該寄生容量による力ップリングによって信号電圧 V s i gが コモン線に飛び込み、 コモン線の電位が信号電圧 V s i g と同じ極性の 方向に摇れ、 クロス トークが発生する。
このような問題に対して、 1 H反転駆動法では、 信号電圧 V s i gが 書き込まれる信号線の電位が 1 Hごとに反転することにより、 カツプリ ングによるコモン線の電位の揺れをライン （画素行） 間で相殺すること ができるため、 カツプリングに起因するクロス トークの発生を抑えるこ とができる。
しかし、 1 F反転駆動法では、 コントラス トを向上できるとともに、 V A (Viewing Angle；垂直配向）液晶を用いた長寿命化が可能になるとい うメ リ ッ トがある反面、 1 F期間に亘つて同じ極性の信号電圧 V s i g を信号線に書き込むことになることから、 カップリングによるコモン線 の電位の摇れをライン間で相殺することができないため、 カップリ ング に起因するクロス トークの発生を抑えることができない。
また、 画素電位 信号線電位との電位差が大きい場合に、 画素のスィ ツチング素子、例えば T F T (Thin Fi lm Transistor ;薄膜トランジスタ） では、 ソース/ドレインの形状が違うことによってリークが生じ、 その リーク量が 1画面内で異なるため、 図 1 1に示すように、 画質劣化の原 因となるシェーディングが発生する。 具体的には、 例えば図 1 2に示す ように、 コモン電圧 V c o mが 7 . 5 Vで、 信号線電位が H側 1 0 . 0 V Z L側 5 . 0 V (中間調） の場合を例に挙げると、 画面上部 A、 画面 中央部 B、 画面下部 Cでリーク期間が違うことにより、 1画面内でのリ ーク量が異なるため、 画面上部 Aではリークの影響はほとんどなく、 画 面中央部 Bではリークの影響で若干白っぽくなり、 画面下部 Cではリ一 クの影響で白つぼくなり、 シエーディングが発生する。 発明の開示
本発明は、 上記課題に鑑みてなされたものであって、 その目的とする ところは、 1 F反転駆動法のメ リ ッ トであるコントラス トの向上と V A 液晶を用いた長寿命化を図りつつ、 クロス トークやシェーディングの発 生を抑制可能とした表示装置および表示装置の駆動方法を提供すること にある。
上記目的を達成するために、 本発明では、 電気光学素子を含む画素が 行列状に 2次元配置され、 垂直方向において複数の領域に分割されてな る画素アレイ部を有する表示装置において、 前記複数の領域を行単位で 順番に垂直走査しつつ、 前記複数の領域の各画素を行単位で選択し、 こ の選択した行の各画素に対して 1水平期間 （ 1 H ) ごとに極性が反転す る映像信号を書き込む構成を採っている。
上記構成の表示装置において、 複数の領域を行単位で順番に、 例えば 2分割の場合には 2つの領域を交互に垂直走査しつつ、 複数の領域の各 画素を行単位で選択することで、 各領域ではそれぞれ 1 F反転駆動を実 現できる。 また、 選択行の各画素に対しては、 1 Hごとに極性が反転す る映像信号を書き込むことで、 1 H反転駆動を実現できる。 その結果、 1 F反転駆動法のメ リ ッ トと 1 H反転駆動法のメ リ ッ トとを享受できる。 図面の簡単な説明
図 1は、 本発明の一実施形態に係るアクティブマ トリ クス型液晶表示 装置の構成の概略を示すプロック図である。
図 2は、 画素 （画素回路） の回路構成の一例を示す回路図である。
図 3は、 上側の垂直駆動回路の構成の一例を示すプロック図である。 図 4は、 下側の垂直駆動回路の構成の一例を示すプロック図である。 図 5は、 上側、 下側の垂直駆動回路の回路動作の説明に供するタイミ ングチヤ一トである。
図 6は、 表示駆動における垂直走査の順番を示す動作説明図である。 図 7は、 表示駆動における走査タイミングを示すタイミングチャート である。
図 8 Aは、 第 1フィールドの画素電位の極性を示す図である。
図 8 Bは、 第 2フィールドの画素電位の極性を示す図である。
図 9は、 シエーディングが発生しないことについての説明に供するタ イミングチャートである。
図 1 0は、 中間調ラスター表示でシエーディングが発生しないことを 示す図である。
図 1 1は、 中間調ラスター表示でシエーディングが発生することを示 す図である。
図 1 2は、従来技術の課題の説明に供するタイミングチャートである。 図 1 3は、 従来例に係る 1 F反転駆動を用いた場合 （A ) と、 本発明 に係る 1 H + 1 F反転駆動を用いた場合 （B ) での画素電位の比較結果 を示す図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図面を参照して詳細に説明する。 図 1は、 本発明の一実施形態に係る表示装置の構成の概略を示すプロ ック図である。 ここでは、 画素の電気光学素子として液晶セルを用いた アクティブマトリタス型液晶表示装置を例に挙げて説明するものとする。 図 1から明らかなように、 本実施形態に係るアクティブマトリクス型 液晶表示装置は、画素アレイ部 1 1、例えば 2つの垂直駆動回路 1 2 A , 1 2 Bおよび水平駆動回路 1 3を有する構成となっている。 画素ァレイ 部 1 1は、 電気光学素子である液晶セルを含む画素 2 0が、 透明絶縁基 板、 例えばガラス基板 （図示せず） 上に行列状に 2次元配置され、 この 行列状 （m行 n列） の画素配列に対して行ごとに走査線 1 3 _ 1〜 1 3 一 mが、 列ごとに信号線 1 4 _ 1〜 1 4一 nがそれぞれ配線された構成 となっている。 ガラス基板は別のガラス基板 （図示せず） と所定の間隙 を持って対向配置され、 これら 2枚のガラス基板間に液晶材料が封止さ れることによって液晶パネルが形成されることになる。
図 2は、画素（画素回路） 2 0の回路構成の一例を示す回路図である。 図 2から明らかなように、 画素 2 0は、 画素トランジスタ、 例えば T F T (Thin Film Transistor；薄膜トランジスタ） 2 1 と、 この T F T 2 1の ドレイン電極に画素電極が接続された液晶セル 2 2と、 T F T 2 1の ド レイン電極に一方の電極が接続された保持容量 2 3 とを有する構成とな つている。 ここで、 液晶セル 2 2は、 画素電極とこれに対向して形成さ れる対向電極との間で発生する液晶容量を意味する。
T F T 2 1はゲー ト電極が走査線 1 4 ( 1 4— 1〜： 1 4— m) に接続 され、 ソース電極が信号線 1 5 ( 1 5— 1〜 1 5— n) に接続されてい る。 また、 例えば、 液晶セル 2 2の 対向電極おょぴ保持容量 2 3の他方 の電極がコモン線 1 6に対して各画素共通に接続されている。 そして、 液晶セル 2 2の対向電極には、 コモン線 1 6を介してコモン電圧 （対向 電極電圧） V c o mが各画素共通に与えられる。
m行 n列の画素配列の画素アレイ部 1 1は、 例えば垂直方向 （図の上 下方向） の中間で上下に 2分割されている。 すなわち、 ライン数 （行数） nの 1 / 2を i (= n/ 2) とすると、 画素アレイ部 1 1は、 1行目〜 i行目の上側画素部 1 1 Aと、 i + 1行目〜 n行目の下側画素部 1 1 B とに分割されている。 なお、 画素アレイ部 1 1の上下方向における分割 は、 2分割に限られるものではなく、 上下方向において均等なライン数 にて 3分割、 4分割、 ……等、 任意に設定可能である。
垂直駆動回路 1 2 A, 1 2 Bおよび水平駆動回路 1 3を含む周辺回路 は、例えば画素アレイ部 1 1 と同じ基板（液晶パネル）上に集積される。 垂直駆動回路 1 2 A， 1 2 Bは、 画素アレイ部 1 1の分割数に対応した 数だけ設けられ、 走査線 1 6— 1〜 1 6— nを介して画素ァレイ部 1 1 の各画素 2 0を行単位で順次選択する。 本発明では、 垂直駆動回路 1 2 A, 1 2 Bの具体的な構成およびを特徴とするものであり、 その詳細に ついては後で詳細に説明する。
なお、 ここでは、 2つの垂直駆動回路 1 2 A， 1 2 Bを画素アレイ部 1 1の左右の一方側に配置し、 走査線 1 6— 1〜1 6— nを片側から駆 動する構成を採っているが、 画素アレイ部 1 1の左右両側に配置し、 走 査線 1 6— 1〜1 6— nを両側から駆動する構成を採ることも可能であ る。
水平駆動回路 1 3は、 例えばシフ トレジスタやアナログスィッチ等に よって構成されており、 垂直駆動回路 1 2 A， 1 2 Bによって順に選択 された行の各画素 2 0に対して、 外部から与えられる映像信号 V s i g を、 信号線 1 5— 1〜 1 5—mを介して画素単位 （点順次） あるいは行 単位 （線順次） にて書き込む。 なお、 水平駆動回路 1 3から信号線 1 5 一 1〜 1 5— mに出力される映像信号 V s i gの極性は、 1 H (Hは水 平期間） ごとに反転するものとする。
次に、 本発明の特徴部分である垂直駆動回路 1 2 A， 1 2 Bの具体的 な構成および動作について説明する。
垂直駆動回路 1 2 A, 1 2 Bは各々、 基本的に、 シフ トレジスタ、 N AND回路、 インバータ等の論理回路の組み合わせによって構成される ことになる。 これら垂直駆動回路 1 2 A， 1 2 Bには、 垂直走査の開始 を指令する垂直スタートパルス V S Tおよび垂直走査の基準となる互い に逆相の垂直ク口ックパルス VCK， V CKXが与えられる。
なお、 垂直スター トパルス V S Tおよび垂直クロックパルス V CK， V C KXの各周期としては、 本例では画素ァレイ部 1 1 を 2分割し、 2 つの垂直駆動回路 1 2 A， 1 2 Bによって垂直走查する構成を採ってい ることから、 画素アレイ部 1 1の各画素 2 0を 1つの垂直駆動回路によ つて垂直走査する構成を採る場合に用いる垂直スタートパルスおよび垂 直クロックパルスの周期の 2倍に設定される。 因みに、 画素アレイ部 1 1を N分割 （N= 3， 4， ···） する場合は、 垂直スタートパルス V S T および垂直クロックパルス V C K， VCKXの各周期を、 上記垂直スタ 一トパルスおよび垂直ク口ックパルスの周期の N倍に設定すれば良い。 図 3は、 上側画素部 1 1 Aの各画素を垂直走查する垂直駆動回路 1 2 Aの構成の一例を示すブロック図である。 ここでは、 図面の簡略化のた めに、 上側画素部 1 1 Aの 1行目、 2行目の画素行を選択するためのド ライブパルス V I， V 2を生成する回路部分のみの構成を示すものとす る。
図 3において、 シフ ト レジスタ 3 1は、 画素ァレイ部 1 1のライン数 (行数） mに対応した mZ 2段の転送段（SZR) 3 1 - 1 , 3 1 - 2 , …が縦続接続され、 垂直スタートパルス V S Tが与えられることで、 互 いに逆相の垂直クロックパルス V C K， V C K Xに同期して転送 （シフ ト） 動作を行い、 各転送段 3 1— 1， 3 1 - 2 , …から転送パルス T R 1 A, TR 2 Aを順次出力する。 自段の転送段 3 1— 1の転送パルス T R 1 Aと次段の転送段 3 1— 2の転送パルス T R 2 Aは、 3入力 NAN D回路 3 2にその 2入力として与えられる。 NAND回路 3 2には、 残 り の 1入力としてイネ一ブルパルス E N B 1が与えられる。 イネ ブル パルス E N B 1は、垂直クロックパルス V C Kの周期の 1 /4の周期で、 かつ垂直クロックパノレス V C Kのパノレス幅の 1 / 4よりも狭いパルス幅 のパノレス信号である。
NAND回路 3 2の出力パルスは、 インバータ 3 3で反転された後、
2入力 NAND回路 3 4， 3 5に各一方の入力として与えられる。 NA ND回路 34には、 他方の入力として垂直クロックパルス V c kが与え られる。 NAND回路 3 5には、 他方の入力として垂直ク口ックパルス
V c kと逆相の垂直クロックパルス V c k Xが与えられる。 垂直ク口ッ クパルス v c k， V c k Xは、 垂直クロックパルス V C K， VCKXに 対して周期が同じで、 位相が 9 0度ずれたパルス信号である。 NAND 回路 34， 3 5の各出力パルスは、 上側画素部 1 1 Aの 1行目、 2行目 の各行を選択するためのドライブパルス V 1， V 2として 1行目、 2行 目の走査線 1 4— 1， 1 4一 2をそれぞれ駆動する。
図 4は、 下側画素部 1 1 Bの各画素を垂直走查する垂直駆動回路 1 2
Bの構成の一例を示すブロック図である。 ここでは、 図面の簡略化のた めに、 下側画素部 1 1 Bの i行目、 i + 1行目の画素行を選択するため のドライブパルス V i， V i + 1を生成する回路部分のみの構成を示す ものとする。
図 4において、シフ トレジスタ 4 1は、シフ トレジスタ 3 1 と同様に、 mZ 2段の転送段 （SZR) 4 1 - 1 , 4 1 - 2 , …が縦続接続され、 垂直スタートパルス V S Tが与えられることで、 即ちシフトレジスタ 3 1 と同じタイミングで垂直ク口ックパルス VCK， VCKXに同期して 転送動作を開始し、 各転送段 4 1一 1， 4 1 - 2, …から転送パルス T R 1 B , TR 2 Bを順次出力する。 自段の転送段 4 1一 1の転送パルス T R 1 Bと次段の転送段 4 1 - 2の転送パルス TR 2 Bは、 3入力 NA ND回路 4 2にその 2入力として与えられる。 NAND回路 4 2には、 残りの 1入力としてイネ一ブルパルス E N B 2が与えられる。 ィネーブ ルパルス E N B 2は、 ィネーブルパルス ENB 1 と同じく、 垂直ク口 ッ クパルス VCKの周期の 1 4の周期で、 かつ垂直クロックパルス VC Kのパルス幅の 1 Z 4よりも狭いパルス幅を持ち、 しかもィネーブルパ ルス E N B 1に対して位相が 1 8 0度ずれたパルス信号である。
NAND回路 4 2の出力パルスは、 インバータ 4 3で反転された後、 2入力 NAND回路 44， 4 5に各一方の入力として与えられる。 NA ND回路 44には、 他方の入力として垂直クロックパルス V c kが与え られる。 NAND回路 3 5には、 他方の入力として垂直クロックパルス V c k が与えられる。 垂直クロックパルス V c k , V c k Xは、 垂直 クロックパルス VCK, V C KXに対して位相が 9 0度ずれたパルス信 号である。 NAND回路 44， 4 5の各出力パルスは、 下側画素部 1 1 Bの 1行目、 2行目、 全体では i行目 + 1、 i + 2行目の各行を選択す るためのドライブパルス V i + 1， V i + 2として i + 1行目、 i + 2 行目の走査線 1 4一 i + 1， 1 4一 i + 2をそれぞれ駆動する。
続いて、上記構成の垂直駆動回路 1 2 A， 1 2 Bの回路動作について、 図 5のタイミングチャートを用いて説明する。
図 5のタイミングチャートは、 垂直スタートパルス V S T、 互いに逆 相の垂直クロックパルス V C K， VCKX、 シフ トレジスタ 3 1から出 力される転送パルス T R 1 A， TR 2 A、 シフトレジスタ 4 1から出力 される転送パルス T R 1 B， TR 2 B、 ィネーブルパルス E N B 1， E NB 2、 インバータ 3 3， 4 3の各出力パルス X 1 A， X 1 B、 互いに 逆相の垂直クロックパルス V c k， V c k X、 垂直駆動回路 1 2 Aから 出力される ドライブパルス V 1 , V 2および垂直駆動回路 1 2 Bから出 力される ドライブパルス V i + 1， V i + 2の各タイミング関係を示し ている。
先ず、 垂直スタートパルス V S Tが垂直駆動回路 1 2 A， 1 2 Bの各 シフ ト レジスタ 3 1， 4 1に与えられるこ とによ り 、 これら各シフ ト レ ジスタ 3 1， 4 1は同時に転送動作 （シフ ト動作） を開始する。 この転 送動作により、シフ トレジスタ 3 1から転送パルス T R 1 A, T R 2 A, …が順に出力され、 シフ ト レジスタ 4 1から転送パルス T R 1 B， TR 2 B , …が順に出力される。
次に、 転送パルス TR 1 A， TR 2 Aとィネーブルパルス E N B 1 と の論理積が NAN D回路 3 3でとられることにより、 インバータ 3 3か らはィネーブルパルス E N B 1が 2個分のパルス信号、 即ち 2連のパル ス X I Aが出力される。 同様にして、 転送パルス TR I B, TR 2 Bと イネ一プルパルス ENB 2との論理積が NAN D回路 4 3でと られるこ とにより、 ィンバータ 4 3力 らはィネーブルパルス E N B 2が 2個分の パルス信号、 即ち 2連のパルス X 1 Bが出力される。
次に、 ィンバータ 3 3の出力パルス X 1 Aと垂直クロックパルス V c kとの論理積が N AND回路 3 4でと られることにより、 ィンバータ 3 6から ドライブパルス V 1が出力され、 次いでインバータ 3 3の出力パ ルス X 1 Aと垂直クロックパルス V c k xとの論理積が N AND回路 3 5でとられることにより、 イ ンバータ 3 7から ドライプパルス V 2が出 力される。
同様にして、 ィンバータ 4 3の出力パルス X 1 Bと垂直ク口ックパル ス V c kとの論理積が NAN D回路 44でと られることにより、 インバ ータ 4 6から ドライブパルス V i + 1が出力され、 次いでィンバータ 4 3の出力パルス X 1 Bと垂直ク口ックパルス V c k X との論理積が N A ND回路 4 5でとられることにより、 ィンバータ 4 7から ドライブパル ス V i + 2が出力される。
ここで、 ィネーブルパルス E N B 1 とィネーブルパルス E N B 2とは 位相が互いに 1 8 0度ずれていることから、 図 5のタイミングチャート から明らかなように、 垂直駆動回路 1 2 A, 1 2 Bからは、 ドライブパ ルス V I， V 2 , …と ドライブパルス V i + 1， V i + 2 , …とが交互 に出力される。 すなわち、 時間軸上において、 ドライブパルス V I、 ド ライブパルス V i + 1、ドライブパルス V 2、ドライブパルス V i + 2、 …の順に出力されることになる。
次に、 上記構成の垂直駆動回路 1 2 A, 1 2 Bから交互に出力される ドライブパルス V I， V 2 , …と ドライブパルス V i + 1， V i + 2 , …とを用いて表示駆動を行う場合の動作について説明する。
ここでは、 理解を容易にするために、 図 6に示すように、 上側画素部 1 1 Aについては上部 （画面上部 A) 、 中央部、 下部 （画面中央部 B) をそれぞれ順に垂直走査し、 下側画素部 1 1 Bについては上部 （画面中 央部 B) 、 中央部、 下部 （画面下部 C) をそれぞれ順に垂直走査して、 計 6回の垂直走查を行う場合を例に挙げて説明するものとする。 このと き、図 7に示すように、垂直駆動回路 1 2 Aからはドライブパルス V 1， V 2 , V 3が、 垂直駆動回路 1 2 Bからはドライブパルス V 4 , V 5 , V 6がそれぞれ順に出力される。
時間軸上では、 ドライプパルス V I、 ドライブパルス V 4、 ドライブ パルス V 2、 ドライブパルス V 5、 ドライブパルス V 3、 ドライブパル ス V 6の順に出力される。
このように、 2つの垂直駆動回路 1 2 A， 1 2 Bから交互に出力され る ドライブパルス V 1， V 2， …と ドライブパルス V i + 1 , V i + 2， …とを用いて表示駆動を行うことにより、 1.上側画素部 1 1 Aの上部、 2. 下側画素部 1 1 Bの上部、 3. 上側画素部 1 1 Aの中央部、 4. 下 側画素部 1 I Bの中央部、 5. 上側画素部 1 1 Aの下部、 6. 下側画素 部 1 1 Bの下部の順番で行の選択が行われる。
一方、 水平駆動回路 1 3からは、 選択された行に対して、 1 H毎に極 性が反転する映像信号 V s i gが信号線 1 5 _ 1〜1 5— nを介して書 き込まれる。 このとき、 映像信号 V s i gを供給する信号源 （図示せず) において、 垂直走査の順番に対応して映像信号 V s i gの並び替えがあ らかじめ行われることは勿論のことである。
かかる表示駆動により、 第 1 ブイールドでは、 映像信号 V s i gの極 性が正 （+ ) 、 負 （一） 、 …の順に反転するものとすると、 図 8 Aに示 すように、 上側画素部 1 1 Aの各画素には正極性の映像信号 V s i g
( + ) のみが書き込まれ、 下側画素部 1 1 Bの各画素には負極性の映像 信号 V s i g (—） のみが書き込まれることになる。 また、 第 2フィー ルドでは、 フィールド反転駆動を実現するために、 映像信号 V s i g の 極性が負、 正、 …の順に反転する。 これにより、 図 8 Bに示すように、 上側画素部 1 1 Aの各画素には負極性の映像信号 V s i g (—） のみが 書き込まれ、 下側画素部 1 1 Bの各画素には正極性の映像信号 V s i g ( + ) のみが書き込まれることになる。
上記の動作説明から明らかなように、 上述した駆動法によれば、 選択 行の各画素に対して 1 Hごとに極性が反転する映像信号 V s i gを書き 込むことで 1 H反転駆動が実現されるとともに、 上側画素部 1 1 Aおよ び下側画素部 1 1 Bにおいてはそれぞれ 1 F反転駆動が実現されること になる。
上述したように、 電気光学素子 （本例では、 液晶セル 2 2 ) を含む画 素 2 0が行列状に 2次元配置されてなる画素アレイ部 1 1を具備するァ タティブマトリ タス型表示装置において、 画素ァレイ部 1 1を垂直方向 において複数の領域 （本例では、 2つの領域 1 1 A， 1 1 B ) に分割す る一方、 これら複数の領域を行単位で順番に （本例では、 交互に） 垂直 走査しつつ、 複数の領域の各画素を行単位で選択し、 この選択した行の 各画素に対して 1 Hごとに極性が反転する映像信号 V s i gを書き込む ことにより、 次のような作用効果を得ることができる。
すなわち、 上側画素部 1 1 Aおよび下側画素部 1 1 Bではそれぞれ 1 F反転駆動が実現されることにより、 1 F反転駆動法のメ リ ッ トである コントラス トの向上と V A液晶を用いた長寿命化を図ることができる。 なお、 上側画素部 1 1 Aと下側画素部 1 1 Bとの境界線部では、 原理上 は他の部分と同タイミング （常に 2 Hずれ） であるが、 システム上垂直 ブランキング期間 （ 1 5 H〜3 0 H) 分だけずれるため、 カップリング の影響は軽微である。
また、 1 F反転駆動法の問題点であるクロス トークについては、 選択 行の各画素 20に対して、 1 Hごとに極性が反転する映像信号 V s i g が信号線 1 5— l〜1 5 _ nを通して書き込まれることにより、 1画面 内でのリーク量が同じになるため、 シェーディングは発生しない。
このことについてより具体的に説明するならば、 例えば図 9に示すよ うに、 コモン電圧 V c o mが 7. 5 Vで、 信号線 1 5— 1〜1 5— nの 電位が H側 1 0. 0 VZL側 5. 0 V (中間調） の場合を例に挙げると、 画面上部 A、画面中央部 B， C、画面下部 Dでリーク期間が同じになり、 1画面内でのリーク量が同じになる。 その結果、 図 1 0に示すように、 シェーディングが発生することはない。 なお、 図 1 0における映像信号 V s i gの極性は、 図 8 Aのフィールドの場合を示しており、 次のブイ 一ルドでは図 8 Bに示すように、 正/負の極性が逆になる。
また、 カップリングやリークに起因するクロス トークについては、 力 ップリング、 リーク共に通常の （面内全体に対しての） 1 F反転駆動法 を採る際の 1 /2以下となるため、 クロス トークについても通常の 1 F 反転駆動法の 1ノ 2以下に低減できる。
さらに、 ストライプドメインに対して強くなる。 ここに、 ス トライプ ドメインとは、 ある電圧以上で黒表示を一定時間保持した後、 グレー表 示 （グレー画面） にしても黒い線が残り、 拡大してみると、 ディスクリ ネーシヨン （結晶格子の平行移動による欠陥） のラインがそのまま残つ ており、 そこから光抜けを乗じて黒線となることを言う。 これは、 1 H 反転駆動法など画素の境界で電位の極性が違うため、 液晶の傾きに画素 の境界で差が生じる。 これに対して、 1 F反転駆動法では、 画素の境界 を挟んでも同電位のため、 画素の境界でも液晶の傾きは同じであり、 原 理上、 ストライプドメインは無い。
因みに、 図 1 3に、従来例に係る 1 F反転駆動を用いた場合（A ) と、. 本発明に係る 1 H + 1 F反転駆動を用いた場合 （B ) での画素電位の比 較結果を示す。 ここでは、 上側画素部 1 1 Aおよび下側画素部 1 1 Bで それぞれ 4回、計 8回の垂直走査を行う場合を例に挙げている。 （A )， ( B )いずれの場合も、見た目は 1 F反転となっていることからわかる。 ただし、本実施形態に係る 1 H + 1 F反転駆動を用いた場合（B )には、 7番目一 2番目（境界の下）で垂直ブランキング期間分だけ少しずれる。 垂直プランキング期間は 1 5 H〜 3 0 H位である。 垂直ブランキング期 間が 1 5 Hで V (電圧） 一 T (透過率） 特性 5 0 %のとき、 0 . 5 %程 度の輝度差となる。
なお、 上記実施形態では、 画素アレイ部 1 1を垂直方向において 2分 割するとともに、 垂直駆動手段をこの分割数に対応した 2つの垂直駆動 回路 1 2 A， 1 2 Bで構成するとしたが、 画素アレイ部 1 1を垂直方向 において 3分割以上に分割することも可能である。 その場合には、 分割 数を Nとすると、 垂直駆動回路を分割数に対応した数 Nだけ設け、 垂直 スタートパルス V S Tおよび垂直クロックパルス V C Kの各パルス幅を 画素アレイ部 1 1を分割せずに 1つの垂直駆動回路によって順に走査す る際に用いる垂直スタートパルスおょぴ垂直ク口ックパルスの各パルス 幅に対して N倍に設定するとともに、 N個の分割領域を行単位で順番に 垂直走査しつつ、 N個の分割領域の各画素を行単位で選択するようにす れば良い。
また、 上記実施形態では、 画素の電気光学素子として液晶セルを用い た液晶表示装置に適用した場合を例に挙げて説明したが、 本発明はこの 適用例に限られるものではなく、 画素の電気光学素子として有機 E L
( electro luminescence)素子を用いた有機 E L表示装置など、電気光学 素子を含む画素が行列状に 2次元配置されてなるアクティブマトリクス 型表示装置全般に適用可能である。 産業上の利用可能性
本発明によれば、 1 F反転駆動法のメ リ ッ トと 1 H反転駆動法のメ リ ッ トとを享受できるため、 コントラス トの向上と V A液晶を用いた長寿 命化を図りつつ、 クロス トークやシヱーディングの発生を抑制すること ができる。

Claims

請求の範囲
1 . 電気光学素子を含む画素が行列状に 2次元配置され、 垂直方向にお いて複数の領域に分割されてなる画素アレイ部と、
前記複数の領域を行単位で順番に垂直走査しつつ、 前記複数の領域の 各画素を行単位で選択する垂直駆動手段と、
前記垂直駆動手段によって選択された行の各画素に対して 1水平期間 ごとに極性が反転する映像信号を書き込む水平駆動手段と
を備えたことを特徴とする表示装置。
2 . 前記画素アレイ部が垂直方向において N個 （Nは 2以上の整数） に 分割されており、
前記垂直駆動手段は、 N個の垂直駆動回路を有し、
前記 N個の垂直駆動回路は、 前記画素ァレイ部を分割せずに順に走査 する際に用いる第 1の垂直スタートパルスおよび第 1の垂直クロックパ ルスの各パルス幅に対して N倍のパルス幅を持つ第 2の垂直スタートパ ルスおよび第 2の垂直駆動クロ ックに基づいて、 前記画素を行単位で選 択するためのドライブパルスを順に発生する
ことを特徴とする請求項 1記載の表示装置。
3 . N = 2であり、 2つの垂直駆動回路は各々、 前記第 2の垂直スター トパルスに応答して前記第 2の垂直駆動クロックに同期して転送動作を 行い、 各転送段から転送パルスを順次出力するシフ トレジスタと、 前記シフトレジスタから出力される自段の転送パルスおょぴ次段の転 送パルスと、前記第 2の垂直クロックパルスの周期の 1 Z 2 Nの周期で、 かつ前記第 2の垂直クロックパルスのパルス幅の 1ノ 2 Nよりも狭いパ ルス幅のイネ一ブルパルスとの論理積をとる第 1 の論理積回路群と、 前記第 2の垂直ク口ックパルスに対して周期が同じで、 位相が 9 0度 ずれた互いに逆相の第 3の垂直ク口ックパルスの各々と前記第 1の論理 積回路群の各出力パルスとの論理積をとる第 2の論理積回路群とを有し、 前記イネ一プルパルスは、 前記 2つの垂直駆動回路間で位相が 1 8 0 度ずれている
ことを特徴とする請求項 2記載の表示装置。
4 . 電気光学素子を含む画素が行列状に 2次元配置され、 垂直方向にお いて複数の領域に分割されてなる画素ァレイ部を有する表示装置に対し、 1 ブイールド期間ごとに反転する映像信号を書き込み 1 フィールド反転 駆動する駆動方法であって、
前記複数の領域を行単位で順番に垂直走査しつつ、 前記複数の領域の 各画素を行単位で選択する第 1 のステップと、
前記第 1のステップで選択した行の各画素に対して 1水平期間ごとに 極性が反転する映像信号を書き込む第 2のステップと
を有することを特徴とする表示装置の駆動方法。
5 . 前記第 1のステップでは、 前記複数の領域を行単位で交互に垂直走 查しつつ、
前記第 2のステップでは、 前記第 1のステップで選択した行の各画素 に対して水平期間ごとに極性が反転する映像信号を書き込む
ことを特徴とする請求項 4記載の表示装置の駆動方法。
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