WO2005109442A1 - 半導体装置およびプログラム方法 - Google Patents

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Yasushi Kasa
Minoru Yamashita
Kazuhiro Kurihara
Hiroaki Wada
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Spansion Japan Ltd
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Definitions

  • the present invention relates to a virtual ground type semiconductor device that shares a drain line and a source line of a memory cell that is in P-contact with each other, and a method of programming a reference cell thereof.
  • the drain current of a read memory cell and the reference current of a reference cell during a read operation are used as a reference current using a current of a reference cell set to a predetermined threshold value. To compare. The data "1” or “0” is determined depending on whether the read drain current of the memory cell is larger than the reference current.
  • the drain voltage and the precharge voltage cannot be made exactly the same, and a leak current occurs when a memory cell adjacent to a memory cell from which data is read is in an erased state. If the memory cell next to the memory cell from which data is read is programmed, no leakage current will occur due to the effect of the charged charge. In other words, the data in the adjacent memory cell determines whether or not there is a leak current, which affects the readout characteristics.
  • the memory cell in the figure is a MONOS type memory cell with a charge trapping layer, which can store 2-bit information by trapping electrons in the left and right regions of the same layer.
  • a white circle indicates a state where electrons are not trapped (erased state), and a black circle indicates a state where electrons are trapped (program state).
  • FIG. 1A a memory cell adjacent to the drain line side of a memory cell to be read (Cell (0) shown in FIG. 1A) is used.
  • Cell (7) shown in Fig. 1A When a memory cell (Cell (7) shown in Fig. 1A) is programmed and recharged, electrons do not flow due to the influence of the charge by the program, and no leak current occurs.
  • the core cell and the reference cell are in the same cell array.
  • Reference Cell Force When provided adjacent to a core cell as shown in FIGS. 1A and 1B, a leakage current flows or does not flow in a reference cell adjacent to the core cell depending on the programming state of the adjacent core cell.
  • the present invention has been made in view of the above circumstances, and has as its object to provide a semiconductor device and a programming method capable of stably supplying a reference current regardless of the position of a cell to be read. .
  • a semiconductor device of the present invention includes a core array having a plurality of memory cells, a reference array for generating a reference current for identifying data stored in the memory cells, At least one programmable dummy cell array is provided adjacent to the reference array. Close to the reference array and at least
  • the dummy cell array may be connected to a word line to which the core cell array and the reference cell array are connected, and may be located between the core cell array and the reference cell array. Can be. Further, the dummy cell array is connected to a word line connecting the core cell array and the reference cell array, and is located between the core cell array and the reference cell array. It is also possible to adopt a configuration having a programmable dummy cell. Since the dummy array including the dummy cell is arranged between the core array and the reference array, the reference current can be stably extracted from the reference array regardless of the data recorded in the core array.
  • the core array, the reference array, and the dummy cell array are of a virtual grounding type in which adjacent cells share a bit line, and the two bits out of two bits of a programmable dummy cell. It is preferable that the bit near the reference cell be in a program state. Since the bit on the reference array side is programmed, current leakage can be more stably prevented when reading the reference current at the end of the reference array.
  • the semiconductor device may further include a decoder that generates a decode signal commonly applied to the core cell array, the reference array, and the dummy cell array. Since the cells of the core array, the reference array, and the dummy array can be selected by the common decode signal, it is not necessary to newly change the decoding to provide the dummy array.
  • the semiconductor device may further include a control circuit that programs the reference cell so that the reference cell starts at both ends of the reference cell and moves toward and toward the center. Since there is a programmed dummy cell at the end of the reference array, by performing programming in the direction from the end of the reference array to the center cell, it is possible to prevent the occurrence of leakage current during programming.
  • the programmable dummy cell at an end of the dummy array is programmed. And then further include a control circuit to program the reference array. Since the reference array is programmed after the dummy cell is programmed when the reference array is programmed, no current leak occurs when the cells at the end of the reference array are programmed.
  • the memory cell preferably has a charge trap layer of an insulating film, and stores information by storing charges in the charge trap layer.
  • the programmable dummy cell located close to the reference cell is in a programmed state.
  • the dummy cell array may have another programmable dummy cell, and the reference cell array may be sandwiched between the programmable dummy cell and the another programmable dummy cell.
  • the dummy cell array has a plurality of programmable dummy cells, and only one or a plurality of programmable dummy cells located in proximity to the reference cell array among the plurality of programmable dummy cells are programmed. A configuration in a state can also be adopted.
  • the programmable dummy cell is adjacent to the reference cell array.
  • the present invention also includes a step of erasing a referrer having a reference cell for identifying data of a memory cell, a step of programming a dummy cell in a dummy cell array located close to the reference array, Programming the reference array after programming is completed.
  • the dummy array is programmed before the reference array is programmed. Therefore, no current leak occurs when the reference array is programmed.
  • the step of programming the reference cell may be started from cells located at both ends of the reference array. Since there is a programmed dummy cell at the end of the reference array, programming from the end of the reference array toward the center cell can prevent leakage current during programming.
  • the semiconductor device of the present invention can supply a reference current stably irrespective of the position of the cell to be read.
  • FIG. 1] 1A and 1B are diagrams for explaining a leak current flowing when reading data from a reference cell.
  • FIG. 2 is a block diagram showing a configuration of a nonvolatile semiconductor memory device.
  • FIG. 3 is a diagram showing a configuration of a cell array.
  • FIG. 4 is a diagram showing a state where cells at the end of the dummy array are programmed.
  • FIG. 5 is a diagram showing a procedure for writing data to a reference array unit.
  • FIG. 6 is a diagram showing a leakage current generated when programming is performed from the center to the outside of the reference array section.
  • FIG. 7 is a diagram showing a configuration of a data input / output circuit.
  • FIG. 8 is a diagram showing a configuration for comparing a reference current with a data read current.
  • FIG. 9 is a diagram showing a configuration of a core array unit, a decoder for selecting a memory cell in the core array unit, and a nos transistor.
  • FIG. 10 is a diagram showing a configuration of a dummy array section, a decoder for selecting a dummy cell in the dummy array section, and a path transistor.
  • FIG. 11 is a flowchart showing a procedure of programming a reference array section and a dummy array section.
  • FIG. 2 shows a configuration of an embodiment in which the present invention is applied to a nonvolatile semiconductor memory device.
  • the nonvolatile semiconductor memory device 1 shown in FIG. 2 has a control circuit 2, a chip enable / output enable circuit 3, an input / output buffer 4, a senor array 5, a row decoder 6, a column decoder 7, an address latch 8, a column gate 9, A data input / output circuit 10, a drive control unit 11, and a power supply unit 20 are provided.
  • the power supply unit 20 includes a high voltage generation unit 21.
  • the control circuit 2 receives control signals such as a write enable (/ WE) and a chip enable (/ CE), an address signal, and a data signal from the outside, and operates as a state machine based on these signals. Each part of the nonvolatile semiconductor memory device 1 is controlled.
  • the input / output buffer 4 receives data from the outside, and supplies the data to the control circuit 2 and the data input / output circuit 10.
  • the chip enable Z output enable circuit 3 receives a chip enable signal (/ CE) and an output enable signal (Z ⁇ E) as control signals from the outside of the device, and operates / outputs the input / output buffer 4 and the cell array 5. Control non-operation.
  • the drive control circuit 11 operates under the control of the control circuit 2, and drives the cell array 5, the row decoder 6, the column decoder 7, and the like to perform operations such as data reading, writing, and erasing. Perform control.
  • the data input / output circuit 10 operates under the control of the control circuit 2, and writes and reads data to and from the cell array 5. Details of the data input / output circuit 10 will be described later.
  • the row decoder 6 selectively drives a plurality of word lines WL based on respective addresses at the time of data writing, erasing, and reading, and requires a word line driver (not shown). Are supplied.
  • the column decoder 7 controls the column gate 9 based on the address held in the address latch 8.
  • the corresponding sense amplifier in the data input / output circuit 10 is selected, and data is read out to the sense amplifier.
  • the cell array 5 is a virtual ground type memory array, including a memory cell layout, word lines, bit lines, etc., and stores two bits of data in each memory cell.
  • An oxide film, a nitride film, and an oxide film are stacked in this order between the control gate and the base, and the nitride film traps electric charges to change the threshold value.
  • the trap layer such as a nitride film is an insulating film, so charges do not move. By storing charges at both ends of the trap layer, two bits can be recorded in one cell.
  • the two-bit recording method is sometimes called a mirror one-bit method, and a floating gate type cell using a polycrystalline silicon layer can be used as a memory cell. By changing the amount of charge stored, multi-bit information can be recorded in one cell.
  • data is read from the memory cell designated by the activated word line to the S bit line.
  • the word line and the bit line are set to appropriate potentials according to the respective operations to execute the operation of injecting or extracting the electric charge to the memory cell.
  • a core array section 51 for recording data a reference array section 53 for supplying a reference current for determining a value of read data
  • a dummy array section 52 are formed in the cell array 5.
  • the reference array unit 53 includes a reference array A (also referred to as Ref. A) (54) for recording data "10" for one page (for example, 8 cells) and a data for one page (for example, 8 cells).
  • Reference array B (referred to also as Ref. B) for recording "01" (55).
  • the dummy array section 52 is formed between the core array section 51 and the reference array section 53 as shown in FIG.
  • FIG. 4A shows the configuration of the dummy array section 52.
  • the dummy array section 52 is composed of a plurality (eight) of programmable memory cells, and memory cells 61 and 62 at both ends of the dummy array section 52 are programmed. Since the dummy cells 61 and 62 at both ends of the dummy array section 52 are programmed, it is possible to prevent the occurrence of a leak current when reading from the reference cell of the reference array section 53 adjacent to the dummy cell 61. . It is preferable that the programmed bit is a bit on the reference cell side of the dummy cell 61, but only the bit on the opposite side to the bit on the reference cell side may be programmed.
  • the dummy array section 52 shown in FIG. 4A has dummy cells 61 and 62 at both ends, that is, a force in which both the dummy cell 62 on the core array section 51 side and the dummy cell 61 on the reference array section 53 side are programmed. As shown in the figure, only the dummy cell 61 on the reference array section 53 side is programmed.
  • the program is performed from the outside to the center of the reference array unit 53 in the direction of the force.
  • a programmed dummy array section 52 is inserted between the core array section 51 and the reference array section 53.
  • the configuration when the programming is performed from the center cell of the reference array unit 53, the force S at which the leak current occurs when the central reference cell is programmed. No leakage current occurs when programming the reference cell at the end.
  • the right bit line (3) is source
  • the left bit line (2) is drain
  • the source next to the drain line is The bit line (1) on the opposite side of the line is connected to the precharge.
  • the reference array section 53 shown in FIG. 3 will be described in detail.
  • the reference array section 53 is erased together with the core array section 51 in order to match the cycling characteristics of writing and erasing with the core array section 51. Thereafter, data "10” is written into eight cells of the reference array A (54), and data "01” is written into eight cells of the reference array B (55).
  • the reference cell A (54), B (55) When data is read, for example, when the second bit from the left end of the core array unit 51 is selected, the reference cell A (54), B (55) also selects the second bit from the left end, respectively. . Then, the average of the currents of the two reference cells, ie, the read data “10” and the data “01”, becomes the reference current.
  • FIG. 7 shows a detailed configuration of the data input / output circuit 10.
  • the data input / output circuit 10 includes a write / erase circuit 21, a cascode amplifier 22, and a sense amplifier (comparison circuit). Road) 23.
  • the write / erase circuit 21 generates a write pulse and an erase pulse to write data to the cell array 5 and erase data from the cell array 5.
  • the cascode amplifier 22 converts the data read on the bit line via the column gate 9 and the current of the reference cell into a voltage.
  • the sense amplifier (comparison circuit) 23 compares the voltage of the data supplied from the core array unit 51 with a reference voltage, which is a voltage of a reference cell, and determines whether the data power is 1 or not. Is determined.
  • the determination result is supplied as read data to the outside via the input / output buffer 4.
  • the verify operation accompanying the program operation and the erase operation is performed by comparing the voltage of the data supplied from the core array unit 51 with a reference voltage for program verify or a reference voltage for erase verify.
  • the reference voltage for program verification is read from an external reference cell for program verification (also referred to as external Ref Ce 11 for PGM) 24 by an external reference cell selection transistor 26 shown in FIG.
  • the reference voltage for erasure verification is read from an external reference cell for erasure verification (also referred to as an external Ref cell for ER) 25 by an external reference cell selection transistor 26.
  • the reference current selected by the external reference cell selection transistor 26 is converted into a voltage by the cascode amplifier 27 and supplied to the sense amplifier (comparison circuit) 23.
  • the sense amplifier (comparison circuit) 23 compares the voltage of the data supplied from the core array unit 51 with a reference voltage for writing or erasing.
  • FIG. 8 shows details of a circuit for determining data read from the core array unit 51.
  • the reference array unit 53 is provided with the same number of reference arrays A (54) recording data "10" and reference arrays B (55) recording data "01".
  • Reference cells in which data "10" and "01" are recorded are selected by the column gate 9 shown in Fig. 2, and a reference current flows from the selected reference cell.
  • the cascode amplifier 22 outputs these reference currents.
  • the switches SW1 and SW2 shown in Fig. 8 are short-circuited, the average value of these voltages is calculated, and the obtained average voltage value is used as a sense amplifier (comparison circuit). Output to 23.
  • the data current is read from the bit line selected by the column gate 9, and is converted into a voltage value by the cascode amplifier 22.
  • the sense amplifier (comparison circuit) 23 compares the data voltage value with the average voltage value from the reference cell to determine whether the data is 0 or 1.
  • FIG. 9 shows the details of the core array unit 51, the column decoder 7 for selecting memory cells of the core array unit 51, and the column gate 9.
  • the core array unit 51 includes a plurality of word lines WL (only one WL is typically shown in FIG. 9 for simplicity), a plurality of metal bit lines MBL, and a word line WL and a metal bit line MBL. It is provided near the intersection and has memory cells MC arranged in a matrix. Two memory cells MC are formed between two metal bit lines MBL.
  • One page which is a unit of writing and reading, is provided with eight memory cells MC (MC0-MC7 shown in FIG. 9), and can store two bits in one memory cell MC.
  • a sub-bit line SBL for connecting the memory cell MC to the two bit lines.
  • the sub-bit line SBL is formed of a diffusion layer, is disposed in parallel with the metal bit line MBL, and is connected to the metal bit line MBL via a selection transistor (STr shown in FIG. 9) having a cell signal as a gate input. .
  • Eight select transistors are formed for each memory cell provided in the page. In one page, eight memory cells from memory cell MC (0) to MC (7) are formed, and the selection transistors correspond to STr (0) to ST r (7). Are formed.
  • the selection transistor STr is formed periodically over each page.
  • the core / reference / dummy first decoder (column decoder) 71 generates and outputs a cell signal (0) -cell signal (7) for selecting the selection transistor SRTr. For example, when the cell signal SEL (O) for selecting the memory cell MC (0) is input, the selection transistor STr (0) of each page is turned on, and the memory cell MC (0) of each page is selected. .
  • the select transistor STr is also formed in the reference array section 53 and the dummy array section 52, and has a common decode signal (cell signal (0) —cell signal (7)) with the core array section 51. ), The corresponding memory cell MC can be selected.
  • a column gate 91 for connecting the selected memory cell MC to a ground line and a data line is formed.
  • Second decoder provided for core / reference The column gate 91 is selectively driven by the input decode signal, and either the data line or the ground line is connected to the bit line MBL and the sub-bit line SBL of the selected memory cell MC.
  • the data P line is connected to the sub bit line SBL of the memory cell MC adjacent to the data line side of the selected memory cell MC.
  • the ground line is connected to the ground potential Vss
  • the data line is connected to the sense amplifier 23, and the data P line is equal to the drain voltage of the selected memory cell MC (voltage supplied from the data line).
  • Precharge voltage is supplied. During programming, the program voltage (high voltage) is supplied from the data line, and the precharge voltage is not supplied from the data P line.
  • FIG. 10 shows details of the dummy array section 52, the column decoder 7 for selecting the memory cells of the dummy array section 52, and the column gate 9.
  • the dummy array section 52 like the core array section 51 and the reference array section 53, one page includes eight memory cells MC.
  • a selection transistor STr is provided in the dummy array section 52 similarly to the core array section 51 and the reference array section 53 described above, and is selected by a decode signal (cell signal) from the first decoder (column decoder) 71. . That is, the selection transistor STr and the first decoder (column decoder) 71 are commonly used in the core array unit 51, the reference array unit 52, and the dummy array unit 52.
  • the dummy column gate 92 for selecting the sub-bit line SBL is formed separately by the core array unit 51, the reference array unit 53, and the dummy array unit 52. That is, a decode signal for selecting the core array unit 51 and the reference array unit 53 and a decode signal for selecting the dummy array unit 52 are different signals. This is because the dummy array 52 is controlled by a decode signal different from that of the core array 51 and the reference array 53 because only the memory cells at the boundary between the core array 51 and the reference array 53 function as program cells. .
  • Step Sl an erase command for the core array unit 51 is input from a user.
  • the control circuit 2 controls each unit such as the row decoder 6, the column decoder 7, and the data input / output circuit 10 to execute the pre-program before erasure (Step Sl).
  • Preprogramming is a memory in the erased state where data 1 is recorded. To execute a program on a cell and write data 0 to all memory cells. This preprogram is performed for the core array unit 51 and the reference array unit 53.
  • Step S2 the control circuit 2 performs the erasing process on the core array unit 51 and the reference array unit 53 collectively.
  • An erase pulse is applied to the core array section 51 and the reference array section 53 using the write / erase circuit 21 shown in FIG. (Step S2).
  • the application of the erase pulse and the erase verify operation are repeated until the threshold voltage Vt of the bit having the highest threshold becomes lower than the erase verify eye level.
  • step S3 if erasure can be performed with a predetermined threshold voltage V lower by an erase verify operation, writing is performed on the core array unit 51 and the reference array unit 52 by slightly increasing the threshold voltage Vt. Execute the soft program (step S3).
  • the threshold voltages of the memory cells of the core array unit 51 and the reference array unit 53 are made uniform by this soft writing.
  • step S4 programming is performed on the dummy cells at the boundary (step S4), and then predetermined data (01) and (10) are programmed on the 16 cells of reference cells (step S5). ). With the above processing, the erasing processing of the core array ends.
  • the dummy cells dummy cells 61 shown in FIG. 4A
  • the reference array unit 53 at the time of program verification to the reference array unit 53, There is no problem such as the difference depending on the read characteristic memory cell. Further, at the time of reading data from the reference array unit 53, it is possible to prevent the occurrence of a problem that the read characteristics differ depending on the memory cell.
  • the above-described embodiment is a preferred embodiment of the present invention.
  • the present invention is not limited to this, and various modifications can be made without departing from the gist of the present invention.
  • a description has been given of a nonvolatile semiconductor memory device as an example.
  • the present invention can be sufficiently applied to a semiconductor device mounted with this nonvolatile semiconductor memory device.

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Abstract

　本発明の半導体装置は、リファレンスアレイ部５３の端部に隣接して、少なくとも１つのプログラムされたダミーセルを配置している。従って、リファレンスアレイ部５３の端部のデータを読み出す時に電流リークが起こらない。また、リファレンスアレイ部５３の中央側のメモリセルは、隣のリファレンスセルがプログラムされているので、すべてのリファレンスセルからのデータ読み出し時に電流リークの発生を防止することができる。よって、リファレンス電流を安定して供給することができる。

Description

明 細 書
半導体装置およびプログラム方法
技術分野
[0001] 本発明は、 P 接するメモリセルのドレイン線とソース線とを互いに共有する仮想接地 型の半導体装置およびそのリファレンスセルへのプログラム方法に関する。 背景技術
[0002] フラッシュメモリ等の不揮発性の半導体装置においては、ある所定の閾値に設定さ れたリファレンスセルの電流をリファレンス電流として、読み出し動作時に読み出しメ モリセルのドレイン電流と、リファレンスセルのリファレンス電流とを比較する。読み出 したメモリセルのドレイン電流がリファレンス電流よりも大きいか否かに応じて、データ "1 "あるいは" 0"の判定を行う。
[0003] また、仮想接地型のメモリアレイにおけるメモリセル又はリファレンスセルからデータ を読み出す時には、セルのドレイン側に電圧をかけてソース側は接地電位 Vssとして 電流を流す。そして、ドレイン線の隣のビット線にはプリチャージをかける。ドレイン線 と同じ電圧をドレイン線の隣のビット線にかけることで、電流のリークを防ぐことができ る。
[0004] し力 ながら、ドレインの電圧とプリチャージ電圧とを全く同じにすることはできず、 データを読み出すメモリセルの隣のメモリセルが消去状態の場合、リーク電流は発生 してしまう。データを読み出すメモリセルの隣りのメモリセルがプログラムされている場 合は、チャージされた電荷の影響を受けてリーク電流が起こらなレ、。すなわち、隣のメ モリセルのデータによって、リーク電流の有無が決まり、読み出し特性に影響を及ぼ す。
[0005] 図 1を参照しながらより詳細に説明する。図中のメモリセルは、電荷トラップ層を有 する MONOS型のメモリセルで、同層の左右の領域に電子をトラップさせることで、 2 ビット情報を記憶可能である。 白丸は電子がトラップされていない（消去状態）状態、 黒丸は電子がトラップされている（プログラム状態）状態を意味している。図 1 Aに示す ように、読み出しを行うメモリセル（図 1Aに示す Cell (0) )のドレイン線側に隣接するメ モリセル（図 1Aに示す Cell (7) )がプログラムされてレ、ると、プログラムによる電荷の 影響を受けて電子が流れず、リーク電流が発生しない。しかし、図 1Bに示すようにデ ータを読み出すメモリセル (Cell (0) )のドレイン線側に隣接するメモリセル（Cell (7) ) に書き込みがないと、リーク電流が発生してしまう。図 1Bに示すプリチャージされたビ ット線の隣のビット線は、フローティング状態になっており、プリチャージされたビット線 力 フローティング状態のビット線に電流リークが起こり、さらに電圧が下がったプリチ ヤージされたビット線へドレイン線からリーク電流が流れる。
発明の開示
発明が解決しょうとする課題
[0006] 電流リークが発生してもすべてのリファレンス電流の読み出し時に、同様な電流リー クが発生していれば、読み出し特性が変化することはなレ、が、リファレンスセルの場合 には、特定のアドレスのリファレンスセルにおいてリーク電流が生じてしまう。
[0007] 図 1A及び 1Bに示すように、コアセルとリファレンスセルとは同じセルアレイの中にあ る。リファレンスセル力 図 1A及び 1Bに示すようにコアセルに隣接して設けられてい た場合、コアセルに隣接するリファレンスセルでは、隣のコアセルのプログラム状況に 応じて、リーク電流がながれたり流れなかったりする。
[0008] 本発明は上記事情に鑑みてなされたものであり、読み出すセルの位置によらず、安 定してリファレンス電流を供給することができる半導体装置及びプログラム方法を提 供することを目的とする。
課題を解決するための手段
[0009] かかる目的を達成するために、本発明の半導体装置は、複数個のメモリセルを有 するコアアレイと、前記メモリセルの記憶データを識別するためのリファレンス電流を 生成するリファレンスアレイと、前記リファレンスアレイに近接して、少なくとも 1つのプ ログラム可能なダミーセルアレイとを有する。リファレンスアレイに近接して、少なくとも
1つのプログラムされたダミーセルを配置したことで、リファレンスアレイの端部のデー タを読み出す時に電流リークが起こらなレ、。リファレンスアレイの中央側のセルは、隣 のリファレンスセルがプログラムされているので、すべてのリファレンスセルからのデー タ読み出し時に電流リークの発生を防止することができる。従って、リファレンス電流 を安定して供給することができる。
[0010] 上記半導体装置において、前記ダミーセルアレイは前記コアセルアレイと前記リフ アレンスセルアレイとが接続されたワード線に接続され、かつ前記コアセルアレイと前 記リファレンスセルアレイとの間に位置する構成とすることができる。また、前記ダミー セルアレイは前記コアセルアレイと前記リファレンスセルアレイとが接続されたワード 線に接続され、かつ前記コアセルアレイと前記リファレンスセルアレイとの間に位置し 、前記ダミーセルアレイは前記コアセルアレイに近接する別のプログラム可能なダミ 一セルを有する構成とすることもできる。ダミーセルを含むダミーアレイがコアアレイと リファレンスアレイの間に配置されているので、コアアレイに記録されたデータによら ず、リファレンスアレイからリファレンス電流を安定して取り出すことができる。
[0011] 上記半導体装置において、前記コアアレイと、前記リファレンスアレイと、前記ダミー セルアレイとは隣り合うセルがビット線を共用する仮想接地タイプであって、プロダラ ム可能なダミーセルの 2ビットのうちの前記リファレンスセル寄りのビットはプログラム状 態にある構成とすることが好ましい。リファレンスアレイ側のビットがプログラムされてい るので、リファレンスアレイ端部のリファレンス電流読み出し時に、電流リークの発生を より安定して防止することができる。
[0012] また上記半導体装置において、 前記コアセルアレイ、前記リファレンスアレイ及び 前記ダミーセルアレイに共通に与えられるデコード信号を生成するデコーダを更に有 する構成とすることができる。コアアレイ、リファレンスアレイ、ダミーアレイのセルを共 通のデコード信号で選択することができるので、ダミーアレイを設けるために新たにデ コードを変更する必要がなくなる。
[0013] また上記半導体装置において、前記リファレンスセルの両端から開始して中央に向 力、つて進むようにリファレンスセルをプログラムする制御回路を更に含む構成とするこ とができる。リファレンスアレイの端部には、プログラムされたダミーセルがあるので、リ ファレンスアレイの端部から中心のセルの方向にプログラムを行うことで、プログラム 時のリーク電流の発生を防止することができる。
[0014] また上記半導体装置において、前記コアアレイと前記リファレンスアレイのデータを 消去した後に、前記ダミ一アレイの端部の前記プログラム可能なダミーセルをプログ ラムし、その後前記リファレンスアレイをプログラムする制御回路を更に含む構成とす ること力 Sできる。リファレンスアレイをプログラムする時に、ダミーセルのプログラムを行 つてからリファレンスアレイのプログラムを行っているので、リファレンスアレイの端部の セルのプログラムを行う時に電流リークが発生しない。
[0015] また上記メモリセルは、絶縁膜の電荷トラップ層を有し、該電荷トラップ層に電荷を 蓄えることで情報を記憶するとよい。
[0016] また上記半導体装置において、前記リファレンスセルに近接して位置する前記プロ グラム可能なダミーセルはプログラムされた状態にあることが好ましい。また、前記ダミ 一セルアレイは別のプログラム可能なダミーセルを有し、前記リファレンスセルアレイ は前記プログラム可能なダミーセルと前記別のプログラム可能なダミーセルとの間に 挟まれている構成とすることができる。更に、前記ダミーセルアレイは複数のプロダラ ム可能なダミーセルを有し、当該複数のプログラム可能なダミーセルのうち前記リファ レンスセルアレイに近接して位置する 1つ又は複数のプログラム可能なダミーセルの みプログラムされた状態にある構成とすることもできる。
[0017] 上記の構成において、前記プログラム可能なダミーセルは前記リファレンスセルァ レイに隣り合うことが好ましい。
[0018] 本発明はまた、メモリセルのデータを識別するためのリファレンスセルを有するリファ ータを消去するステップと、前記リファレンスアレイに近接して位置するダミーセルァ レイのダミーセルをプログラムするステップと、前記プログラム終了後に前記リファレン スアレイをプログラムするステップとを有する方法を含む。リファレンスアレイをプロダラ ムする時に、ダミーセルのプログラムを行ってからリファレンスアレイのプログラムを行 つているので、リファレンスアレイをプログラムする際に電流リークが発生しない。
[0019] 上記方法において、前記リファレンスセルをプログラムするステップは、リファレンス アレイの両端に位置するセルから開始するとよレ、。リファレンスアレイの端部には、プ ログラムされたダミーセルがあるので、リファレンスアレイの端部から中心のセルの方 向にプログラムを行うことで、プログラム時のリーク電流の発生を防止することができる 発明の効果
[0020] 本発明の半導体装置は、読み出すセルの位置によらず、安定してリファレンス電流 を供給すること力 Sできる。
図面の簡単な説明
[0021] [図 1]1A及び 1Bは、リファレンスセルからのデータ読み出し時に流れるリーク電流を 説明するための図である。
[図 2]不揮発性半導体記憶装置の構成を示すブロック図である。
[図 3]セルアレイの構成を示す図である。
[図 4]ダミーアレイの端部のセルがプログラムされている状態を示す図である。
[図 5]リファレンスアレイ部へのデータ書き込み手順を示す図である。
[図 6]リファレンスアレイ部の中心から外側にプログラムを行った時に生じるリーク電流 を示す図である。
[図 7]データ入出力回路の構成を示す図である。
[図 8]リファレンス電流とデータの読み出し電流とを比較する構成を示す図である。
[図 9]コアアレイ部と、コアアレイ部のメモリセルを選択するデコーダ、ノ ストランジスタ の構成を示す図である。
[図 10]ダミーアレイ部と、ダミーアレイ部のダミーセルを選択するデコーダ、パストラン ジスタの構成を示す図である。
[図 11]リファレンスアレイ部とダミーアレイ部のプログラムの手順を示すフローチャート である。
発明を実施するための最良の形態
[0022] 以下、添付図面を参照しながら本発明を実施するための最良の形態について説明 する。
[0023] 図 2に本発明を不揮発性半導体記憶装置に適用した実施例の構成を示す。図 2に 示す不揮発性半導体記憶装置 1は、制御回路 2、チップイネ一ブル/出カイネーブ ノレ回路 3、入出力バッファ 4、セノレアレイ 5、ロウデコーダ 6、カラムデコーダ 7、アドレス ラッチ 8、カラムゲート 9、データ入出力回路 10、駆動制御部 11、電源供給部 20を備 えている。また、電源供給部 20には、高電圧発生部 21が備えられている。 [0024] 制御回路 2は、ライトイネーブル (/WE)やチップィネーブル (/CE)等の制御信 号、アドレス信号、データ信号を外部から受け取り、これらの信号に基づいてステート マシンとして動作し、不揮発性半導体記憶装置 1の各部を制御する。
[0025] 入出力バッファ 4は、外部からデータを受け取り、このデータを制御回路 2およびデ ータ入出力回路 10に供給する。
[0026] チップィネーブル Z出カイネーブル回路 3は、装置外部から制御信号としてチップ ィネーブル信号 (/CE)及びアウトプットィネーブル信号 (Z〇E)を受け取り、入出力 バッファ 4およびセルアレイ 5の動作/非動作を制御する。
[0027] 駆動制御回路 11は、制御回路 2の制御の下で動作し、データの読み出し、書き込 み、消去等の動作を行うためにセルアレイ 5、ロウデコーダ 6、カラムデコーダ 7等の駆 動制御を行う。
[0028] データ入出力回路 10は、制御回路 2の制御の下で動作し、セルアレイ 5へのデー タの書き込みと読み出しを行う。データ入出力回路 10の詳細については、後述する
[0029] ロウデコーダ 6は、データ書込み時、消去時および読出し時に、それぞれのアドレス にもとづいて複数のワード線 WLを選択駆動するものであり、そのワード線ドライバ（ 図示していない）には所要の電圧が供給される。
[0030] カラムデコーダ 7は、アドレスラッチ 8に保持されたアドレスをもとにカラムゲート 9を 制御する。カラムゲート 9がガラムデコーダ 7により選択されることで、データ入出力回 路 10内の対応するセンスアンプが選択され、センスアンプにデータが読み出される。
[0031] セルアレイ 5は仮想接地型のメモリアレイであり、メモリセルの配歹 lj、ワード線、ビット 線等を含み、各メモリセルに 2ビットずつデータを記憶する。コントロールゲートと基盤 との間に、酸化膜、窒化膜、酸化膜の順に積層した膜を形成し、この窒化膜に電荷 をトラップさせることでしきい値を変化させて、データ" 0"ど '1"とを区別する。窒化膜 等のトラップ層は絶縁膜のため、電荷は移動しない。トラップ層の両端に電荷を蓄え ることで 1セルに 2ビットを記録することができる。 1セルに 2ビットを記録する方式をミラ 一ビット方式と呼ぶこともある。また、メモリセノレとして、多結晶シリコン層を用いたフロ 一ティングゲート型のセルを用いることもできる。この場合は、フローティングゲートに 蓄える電荷の量を変えることで、 1セルに多ビット情報を記録することができる。
[0032] データ読み出し時には、活性化したワード線で指定されるメモリセルからのデータ 力 Sビット線に読み出される。書き込み（以下、プログラムと呼ぶ）或いはィレーズ時に は、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、 メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
[0033] ここで、図 3を参照しながらセルアレイ 5の構成を説明する。セルアレイ 5内には、図 3に示すようにデータを記録するコアアレイ部 51と、読み出したデータの値を判定す るためのリファレンス電流を供給するリファレンスアレイ部 53と、ダミーアレイ部 52が 形成されている。リファレンスアレイ部 53は、 1ページ（例えば 8セル）分のデータ" 10 "を記録するリファレンスアレイ A (Ref. Aとも表記する）（54)と、同じく 1ページ (例え ば 8セル）分のデータ "01"を記録するリファレンスアレイ B (Ref. Bとも表記する） (55 )とからなる。ダミーアレイ部 52は、図 3に示すようにコアアレイ部 51とリファレンスァレ ィ部 53との間に形成される。
[0034] 図 4Aにダミーアレイ部 52の構成を示す。図 4Aに示すようにダミーアレイ部 52は、 複数個（8個）のプログラム可能なメモリセルからなり、ダミーアレイ部 52の両端部のメ モリセノレ 61、 62がプログラムされている。ダミーアレイ部 52の両端部のダミーセル 61 、 62がプログラムされていることで、このダミーセル 61に隣接するリファレンスアレイ部 53のリファレンスセルから読み出しを行う時のリーク電流の発生を防止することができ る。また、プログラムされているビットは、ダミーセル 61のリファレンスセル側のビットで あることが好ましいが、このリファレンスセル側のビットとは反対側のビットだけがプログ ラムされていてもよレ、。当然、両方のビットがプログラムされていればなおよレ、。さらに 、図 4Aに示すダミーアレイ部 52は、両端部のダミーセル 61、 62、すなわち、コアァレ ィ部 51側のダミーセル 62とリファレンスアレイ部 53側のダミーセル 61の両方がプログ ラムされている力 図 4Bに示すようにリファレンスアレイ部 53側のダミーセル 61だけ がプログラムされてレ、てもよレ、。
[0035] また、リファレンスアレイ部 53のプログラムを行う時には、図 5に示すようにリファレン スアレイ部 53の外側から中心に向力 向きでプログラムを行う。図 3に示すようにコア アレイ部 51とリファレンスアレイ部 53との間に、プログラムされたダミーアレイ部 52を 設けた構成を取った場合、リファレンスアレイ部 53の中心のセルからプログラムを行う と、中心のリファレンスセルへのプログラム時には、リーク電流が発生する力 S。端部の リファレンスセルへのプログラム時には、リーク電流は発生しない。例えば、図 6に示 す Cell (2)の右側のビットの書き込みべリファイを行う場合、右側のビット線（3)をソー ス、左側のビット線（2)をドレイン、ドレイン線の隣のソース線とは反対側のビット線（1 )をプリチャージに接続する。このとき Cell (2)のドレイン線側の Cell (1)がプログラム されてレ、ないと、ドレイン線（ビット線（2) )からプリチャージのビット線（1)へリーク電流 が流れる。同様に図 6に示す Cell (5)の左側のビットにデータの書き込みを行う場合 、 Cell (5)のドレイン線側の DCell (O)がプログラムされているので、ドレイン線（図 5に 示すビット線（6) )からプリチャージ状態のビット線（0)へのリーク電流は発生しなレ、。 すなわち、リファレンスセルの中心から端部に向けてプログラムを行うと、何も書き込 みがない中心セルへのプログラム時にはリーク電流が発生する力 リファレンスセル の端部にはプログラムされたダミーセル 61が設けられているのでリーク電流は生じな レ、。このようなリファレンスセルの中心と端部でのリーク電流の変化を防止するため、 図 5に示すようにリファレンスアレイ部 53の外側から中心に向力 向きで、プログラム を行う。リファレンスアレイ部 53の外側に設けられたダミーアレイ部 52は、図 4に示す ように端部のダミーセル 61が必ずプログラムされているため、外側から中心方向に向 力 てプログラムを行うことで、常にリーク電流の発生を防止することができる。
[0036] 次に、図 3に示すリファレンスアレイ部 53について詳述する。リファレンスアレイ部 5 3は、コアアレイ部 51と書き込み、消去のサイクリング特性を合わせるために、コアァ レイ部 51と一緒に消去が行われる。その後、リファレンスアレイ A (54)の 8セルにデ ータ" 10"が、リファレンスアレイ B (55)の 8セルにデータ "01"が書き込まれる。
[0037] データの読み出し時に、例えばコアアレイ部 51の左端から 2つ目のビットが選択さ れると、リファレンスセル A (54)， B (55)もそれぞれ左端から 2つ目のビットが選択さ れる。そして、読み出したデータ" 10"とデータ "01"の 2つのリファレンスセルの電流 を平均化したものがリファレンス電流となる。
[0038] 図 7にデータ入出力回路 10の詳細な構成を示す。図 7に示すようにデータ入出力 回路 10は、書き込み/消去回路 21と、カスコードアンプ 22と、センスアンプ（比較回 路） 23とを備えている。
[0039] 書き込み/消去回路 21は、書き込みパルスおよび消去パルスを発生してセルァレ ィ 5へのデータの書き込み及びセルアレイ 5からのデータの消去を行う。カスコードァ ンプ 22は、カラムゲート 9を介してビット線上に読み出されたデータやリファレンスセ ルの電流を電圧に変換する。
[0040] センスアンプ (比較回路） 23は、データ読み出し時にはコアアレイ部 51から供給さ れるデータの電圧を、リファレンスセルの電圧であるリファレンス電圧と比較し、データ 力 ¾である力、 1であるかの判定を行う。判定結果は読み出しデータとして、入出力バッ ファ 4を介して外部に供給される。またプログラム動作及び消去動作に伴うベリファイ 動作は、コアアレイ部 51から供給されたデータの電圧を、プログラムべリファイ用のリ ファレンス電圧或いは消去べリファイ用リファレンス電圧と比較することで行う。プログ ラムべリファイ用のリファレンス電圧は、図 7に示す外部リファレンスセル選択トランジ スタ 26によってプログラムべリファイ用の外部リファレンスセル（PGM用外部 Ref Ce 11とも表記する） 24から読み出される。同様に消去べリファイ用のリファレンス電圧は、 外部リファレンスセル選択トランジスタ 26によって消去べリファイ用の外部リファレンス セル (ER用外部 Ref Cellとも表記する） 25から読み出される。外部リファレンスセル 選択トランジスタ 26によって選択されたリファレンス電流は、カスコードアンプ 27によ つて電圧に変換され、センスアンプ (比較回路） 23に供給される。センスアンプ（比較 回路） 23は、コアアレイ部 51から供給されたデータの電圧と、書き込み又は消去用の リファレンス電圧とを比較する。
[0041] 図 8に、コアアレイ部 51から読み出したデータの判定を行う回路の詳細を示す。上 述したようにリファレンスアレイ部 53には、 "10"のデータを記録したリファレンスアレイ A (54)と、 "01 "のデータを記録したリファレンスアレイ B (55)とが同数設けられてい る。図 2に示すカラムゲート 9で" 10"ど '01"のデータを記録したリファレンスセルがそ れぞれ選択され、選択されたリファレンスセルからリファレンス電流が流れる。カスコー ドアンプ 22は、これらのリファレンス電流の電流値を電圧値に変換する。読み出し時 には、図 8に示すスィッチ SW1， SW2をショートさせてこれらの電圧値の平均値を求 め、求めた平均電圧値をセンスアンプ (比較回路） 23に出力する。一方、コアアレイ 部 51の読み出し対象のコアセル力ももカラムゲート 9で選択されたビット線からデータ の電流が読み出され、カスコードアンプ 22で電圧値に変換される。センスアンプ（比 較回路） 23は、データの電圧値とリファレンスセルからの平均電圧値とを比較してデ ータが 0であるのか、 1であるのかを判定する。
[0042] 図 9にコアアレイ部 51と、コアアレイ部 51のメモリセルを選択するカラムデコーダ 7、 カラムゲート 9の詳細を示す。コアアレイ部 51は、複数のワード線 WL (図 9において は、簡略化のため 1つの WLだけを代表的に示す）と、複数のメタルビット線 MBLと、 ワード線 WLとメタルビット線 MBLとの交差点付近に設けられ、マトリクス状に配列さ れたメモリセル MCとを備えている。メモリセル MCは、 2つのメタルビット線 MBLの間 に 2つ形成される。書き込みや読み出しの単位となる 1ページには、 8個のメモリセル MCが設けられ（図 9に示す MC0— MC7)、 1つのメモリセル MCに 2ビットを記録す ること力 Sできる。また 2つのメタルビット線の間に 2つのメモリセル MSが設けられている ため、メモリセル MCを 2つのビット線に接続するためのサブビット線 SBLが設けられ る。サブビット線 SBLは拡散層で形成され、メタルビット線 MBLと平行して配設されて 、セル信号をゲート入力とする選択トランジスタ（図 9に示す STr)を介してメタルビット 線 MBLに接続される。選択トランジスタは、ページ内に設けられた各メモリセルに対 応して 8個形成されている。 1ページ内には、メモリセル MC (0)— MC (7)までの 8個 のメモリセルが形成されているので、選択トランジスタもこれに対応して STr (0)— ST r (7)までの 8個が形成されている。この選択トランジスタ STrは、各ページに渡って周 期的に形成されている。コア/リファレンス/ダミー用の第 1デコーダ (カラムデコーダ ) 71は、選択トランジスタ SRTrを選択するセル信号 (0)—セル信号（7)を生成して出 力する。例えば、メモリセル MC (0)を選択するセル信号 SEL (O)が入力されると、各 ページの選択トランジスタ STr (0)がオンして、各ページのメモリセル MC (0)が選択 される。なお、図 9には図示していないが選択トランジスタ STrは、リファレンスアレイ 部 53、ダミーアレイ部 52にも形成され、コアアレイ部 51と共通のデコード信号（セル 信号 (0)—セル信号（7) )で該当するメモリセル MCを選択することができる。
[0043] また、セルアレイ 5には、選択されたメモリセル MCをグランド線、データ線につなげ るカラムゲート 91が形成されている。コア/リファレンス用に設けられた第 2デコーダ 力 のデコード信号によってカラムゲート 91を選択駆動させ、選択したメモリセル MC のビット線 MBLとサブビット線 SBLにデータ線、グランド線のいずれか一方を接続す る。また、選択したメモリセル MCのデータ線側に隣接するメモリセル MCのサブビット 線 SBLには、データ P線を接続する。データ読み出し時には、グランド線は接地電位 Vssに、データ線はセンスアンプ 23に接続され、データ P線からは選択されたメモリセ ル MCのドレイン電圧（データ線から供給される電圧）と等しレ、プリチャージ電圧が供 給される。また、プログラム時には、データ線からプログラム電圧（高電圧）が供給され 、データ P線からのプリチャージ電圧の供給はなレ、。
[0044] 図 10にダミーアレイ部 52と、ダミーアレイ部 52のメモリセルを選択するカラムデコー ダ 7、カラムゲート 9の詳細を示す。ダミーアレイ部 52は、コアアレイ部 51、リファレン スアレイ部 53と同様に、 1ページが 8個のメモリセル MCからなる。ダミーアレイ部 52 内にも上述したコアアレイ部 51、リファレンスアレイ部 53と同様に選択トランジスタ ST rが設けられ、第 1デコーダ (カラムデコーダ） 71からのデコード信号 (セル信号）によ つて選択される。すなわち、選択トランジスタ STrと第 1デコーダ (カラムデコーダ） 71 とは、コアアレイ部 51、リファレンスアレイ部 52、ダミーアレイ部 52で共通に使用され る。
[0045] また、サブビット線 SBLを選択するダミー用カラムゲート 92に関しては、コアアレイ 部 51、リファレンスアレイ部 53と、ダミーアレイ部 52とで分けて形成されている。すな わち、コアアレイ部 51とリファレンスアレイ部 53とを選択するデコード信号と、ダミーア レイ部 52を選択するデコード信号は異なる信号となる。これは、ダミーアレイ部 52は 、コアアレイ部 51、リファレンスアレイ部 53の境界部のメモリセルだけをプログラムセ ルとして機能させるため、コアアレイ部 51、リファレンスアレイ部 53とは異なるデコード 信号により制御される。
[0046] 図 11に示すフローチャートを参照しながらリファレンスアレイ部 53とダミーアレイ部 5 2へのプログラム手順について説明する。まず、コアアレイ部 51の消去コマンドがュ 一ザから入力される。制御回路 2は、コマンドを入力すると、ロウデコーダ 6、カラムデ コーダ 7、データ入出力回路 10などの各部を制御し、消去前のプリプログラムを実行 させる（ステップ Sl)。プリプログラムとは、データ 1が記録されている消去状態のメモリ セルに対してプログラムを実行し、すべてのメモリセルにデータ 0を書き込むことであ る。このプリプログラムは、コアアレイ部 51とリファレンスアレイ部 53に対して行われる
[0047] 次に、制御回路 2は、消去処理をコアアレイ部 51とリファレンスアレイ部 53に対して 一括で行う。図 7に示す書き込み/消去回路 21を使用してコアアレイ部 51とリファレ ンスアレイ部 53に消去パルスを印可し、消去処理を行う。 （ステップ S2)。消去後しき い値電圧 Vt分布において、最もしきい値が高いビットのしきい値電圧 Vt力 消去ベリ フアイレベル以下になるまで、消去パルスの印加と、消去べリファイ動作が繰り返し行 われる。
[0048] 次に、消去べリファイ動作により、所定の閾値電圧 Vはりも低く消去することができ たら、コアアレイ部 51とリファレンスアレイ部 52に対して閾値電圧 Vtを少し上げる書き 込みを行って、ソフトプログラムを実行する（ステップ S3)。このソフト書き込みによって コアアレイ部 51とリファレンスアレイ部 53のメモリセルの閾値電圧が揃えられる。
[0049] 次に、境界部分のダミーセルに対してプログラムを行い（ステップ S4)、続いて 16セ ルのリファレンスセルに対して所定のデータ（01)と（10)とをそれぞれプログラムする (ステップ S5)。以上の処理により、コアアレイの消去処理を終了する。
[0050] このようにして本実施例は、リファレンスアレイ部 53の外側のダミーセル（図 4Aに示 すダミーセル 61)をプログラムした状態にしておくことで、リファレンスアレイ部 53への プログラムべリファイ時に、そのリード特性カ モリセルによって異なるといった不具合 が生じない。またリファレンスアレイ部 53からのデータ読み出し時に、メモリセルによ つてリード特性が異なってしまうといった不具合の発生を防止することができる。
[0051] なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるも のではなぐ本発明の要旨を逸脱しない範囲内において種々変形実施可能である。 例えば、上述した実施例では、不揮発性半導体記憶装置を例に説明を行ったが、こ の不揮発性半導体記憶装置を搭載した半導体装置においても本発明を十分に適用 可能である。

Claims

請求の範囲
[1] 複数個のメモリセルを有するコアアレイと、
前記メモリセルの記憶データを識別するためのリファレンス電流を生成するリファレ ンスアレイと、
前記リファレンスアレイに近接して、少なくとも 1つのプログラム可能なダミーセルァ レイとを有する半導体装置。
[2] 前記ダミーセルアレイは前記コアセルアレイと前記リファレンスセルアレイとが接続さ れたワード線に接続され、かつ前記コアセルアレイと前記リファレンスセルアレイとの 間に位置する請求項 1記載の半導体装置。
[3] 前記ダミーセルアレイは前記コアセルアレイと前記リファレンスセルアレイとが接続さ れたワード線に接続され、かつ前記コアセルアレイと前記リファレンスセルアレイとの 間に位置し、
前記ダミーセルアレイは前記コアセルアレイに近接する別のプログラム可能なダミ 一セルを有する請求項 1記載の半導体装置。
[4] 前記コアアレイと、前記リファレンスアレイと、前記ダミーセルアレイとは隣り合うセル がビット線を共用する仮想接地タイプであって、プログラム可能なダミーセルの 2ビット のうちの前記リファレンスセル寄りのビットはプログラム状態にある請求項 1から 3のい ずれかに記載の半導体装置。
[5] 前記コアセルアレイ、前記リファレンスアレイ及び前記ダミーセルアレイに共通に与 えられるデコード信号を生成するデコーダを更に有する請求項 1から 4のいずれかに 記載の半導体装置。
[6] 前記リファレンスセルの両端から開始して中央に向かって進むようにリファレンスセ ルをプログラムする制御回路を更に含む請求項 1から 5のいずれか一項記載の半導 体装置。
[7] 前記コアアレイと前記リファレンスアレイのデータを消去した後に、前記ダミーアレイ の端部の前記プログラム可能なダミーセルをプログラムし、その後前記リファレンスァ レイをプログラムする制御回路を更に含む請求項 1から 6のいずれかに記載の半導 体装置。
[8] 前記メモリセルは、絶縁膜の電荷トラップ層を有し、該電荷トラップ層に電荷を蓄え ることで情報を記憶する請求項 1から 7のいずれかに記載の半導体装置。
[9] 前記リファレンスセルに近接して位置する前記プログラム可能なダミーセルはプログ ラムされた状態にある請求項 1記載の半導体装置。
[10] 前記ダミーセルアレイは別のプログラム可能なダミーセルを有し、前記リファレンス セルアレイは前記プログラム可能なダミーセルと前記別のプログラム可能なダミーセ ルとの間に挟まれている請求項 1記載の半導体装置。
[11] 前記ダミーセルアレイは複数のプログラム可能なダミーセルを有し、当該複数のプ ログラム可能なダミーセルのうち前記リファレンスセルアレイに近接して位置する 1つ 又は複数のプログラム可能なダミーセルのみプログラムされた状態にある請求項 1記 載の半導体装置。
[12] 前記プログラム可能なダミーセルは前記リファレンスセルアレイに隣り合う請求項 1 から 11のいずれか一項記載の半導体装置。
[13] メモリセルのデータを識別するためのリファレンスセルを有するリファレンスセルァレ ィをプログラムする方法であって、
メモリセル及びリファレンスセルのデータを消去するステップと、
前記リファレンスアレイに近接して位置するダミーセルアレイのダミーセルをプロダラ ムするステップと、
前記プログラム終了後に前記リファレンスアレイをプログラムするステップとを有する 方法。
[14] 前記リファレンスセルをプログラムするステップは、リファレンスアレイの両端に位置 するセルから開始する請求項 13記載の方法。
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