WO2005088888A1 - データ受信装置及びデータ受信方法 - Google Patents

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WO2005088888A1
WO2005088888A1 PCT/JP2005/001459 JP2005001459W WO2005088888A1 WO 2005088888 A1 WO2005088888 A1 WO 2005088888A1 JP 2005001459 W JP2005001459 W JP 2005001459W WO 2005088888 A1 WO2005088888 A1 WO 2005088888A1
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Sadayuki Inoue
Toshimitsu Sato
Tsuyoshi Kasaura
Tetsuro Shida
Takashi Fujiwara
Soichiro Matsumoto
Masahiro Tsujishita
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
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Definitions

  • the present invention relates to a data receiving device and a data receiving method for receiving video / audio data such as a transport stream (TS) in a Motion Picture Experts Group (MPEG) 2 system, for example.
  • TS transport stream
  • MPEG Motion Picture Experts Group
  • a data transmission system that wirelessly transmits a stream such as a TS.
  • a TS output from a coding device in a data recording / reproducing device is transmitted to a digital tuner built-in television (TV) via a wireless network (including a wireless transmitting device and a wireless receiving device).
  • TV digital tuner built-in television
  • the wireless transmission device performs packet transmission on the TS transmitted via a wired network (for example, a network conforming to the IEEE 1394 standard), and the encoding device in the data recording / reproducing device. It transmits to the wireless receiver via the wireless network.
  • the wireless receiver restores the received TS packet and sends it to the TV with a built-in digital tuner via a wired network (for example, a network conforming to the IEEE1394 standard).
  • the decoding device in the TV with a built-in digital tuner decodes the received TS.
  • a PCR Program clock reference
  • STC System Time Clock
  • TS packets including PCR must be transmitted at least once every 100 ms. For this reason, for a TS including a PCR, its jitter needs to be suppressed to several tens / z s (for example, 50 ⁇ s) or less.
  • FIGS. 33A to 33C are diagrams for explaining a conventional data transmission method.
  • FIG. 33 (a) illustrates the timing at which TS-0 to TS-17 packets are input to the wireless transmission device, and also includes TSs including PCRs (ie, TS-0, TS-5, and TS-13). Are indicated by arrows.
  • FIG. 33 (b) shows the timing at which a TS knocket (from TS-0 packet to TS-10 packet is shown) is transmitted from the wireless transmission device to the wireless reception device.
  • FIG. 33 (c) shows the timing at which the reception TS (TS-0 to TS-7 are shown) is output from the wireless reception device. As shown in FIGS.
  • the wireless receiving device outputs the TS from the wireless transmitting device with a delay of a certain data delay amount.
  • the jitter amount of the delayed received TS needs to be within a predetermined range. Therefore, for example, an ATM (Asyncronous Transfer Mode) is used (for example, see Patent Document 11). 4).
  • Patent Documents 1 to 4 describe a communication method based on an SRTS (Synchronous Residual Time Stamp) method and a communication method based on an adaptive clock method.
  • the SRTS method is a method used when a common clock on the transmitting side and the receiving side for communication can be referred to.
  • the transmitting side measures the common clock at the interval of the fixed data transfer rate information for every N bits, and inserts only the part of the measured value whose value changes due to the transmission clock frequency fluctuation as synchronous timestamp residual information into the packet. To send.
  • the receiving side reproduces the interval of N-bit fixed speed information from the transmitted synchronous time stamp residual information and the common clock, and reproduces the clock based on this interval.
  • the adaptive clock method uses
  • the fixed speed information stored in the received packet is stored in a buffer, and the read clock information of the buffer is controlled so that the stored information amount holds a reference value.
  • Patent Document 1 Japanese Patent Application Laid-Open No. Hei 9 214477
  • Patent Document 2 JP-A-7-46257
  • Patent Document 3 JP-A-9-36846
  • Patent Document 4 JP-A-5-210914
  • Patent Document 5 JP-A-11 317768 (FIGS. 1 and 2)
  • the clock recovery method disclosed in the above-mentioned Patent Documents 1 to 4 has a fixed bit rate. It is assumed that data is transmitted and received at a constant bit rate (CBR). When data is transmitted and received at a variable bit rate (VBR), an appropriate clock can be reproduced. There is a problem.
  • CBR constant bit rate
  • VBR variable bit rate
  • the data transmission method disclosed in Patent Document 5 can cope with VBR data transmission, but since it is a method in which additional information is added to a valid packet for transmission, it is not applicable to wireless transmission. There is a problem that the throughput is reduced. It should be noted that the network bandwidth is similarly squeezed by wire. Further, in the data transmission method disclosed in Patent Document 5, it is necessary for the receiving device to store the valid packet and the invalid packet added based on the additional information in the buffer, which increases the circuit scale of the receiving device, There is a problem that control of the receiving device becomes complicated.
  • Patent Documents 115 it is basically assumed that the receiving device is connected one-to-one with the transmitting device (peer-to-peer connection).
  • the wireless receiver 111 needs to receive the TS output from the plurality of wireless transmitters 110. is there.
  • N-to-1 or N-to-M connection is assumed (N and M are integers of 2 or more, respectively).
  • N and M are integers of 2 or more, respectively.
  • Patent Document 2 adopts a configuration in which the system clock is PLL-applied according to the remaining memory to perform clock recovery on the receiver side, and Patent Document 4 applies a gate to the clock signal to reproduce the clock. Therefore, there is a problem that it is not possible to perform clock recovery for each TS transmitted from a plurality of transmitters. Also, in Patent Document 5, there is a problem that the transmission throughput of the TS is deteriorated in order to flow new additional information on the network in order to support VBR.
  • the present invention has been made to solve the above-described problems of the related art, and an object of the present invention is to suppress the decrease in throughput and the complexity of a reception circuit while suppressing the reception side memory.
  • An object of the present invention is to provide a data receiving apparatus and a data receiving method capable of continuously outputting data without causing an underflow. Means for solving the problem
  • a data receiving device of the present invention is a data receiving device that receives packet data via a transmission path and outputs the packet data based on time information previously added to the packet data, Storage means for storing the received packet data; control means for separating the time information added to the received packet data, and for reading the packet data from the storage means based on the separated time information; When the reading timing is generated by the control means, based on the integration result of the amount of received packet data temporarily stored in the storage means and the measurement result of the integration period of the integration, Calculate the deviation of the clock frequency between the data transmitting device and the data receiving device, and add the offset amount based on the deviation to the read timing of the received packet data. And it generates a read timing of the serial received packet data.
  • the data receiving method of the present invention is a data receiving method for receiving packet data via a transmission path and outputting the packet data based on time information previously added to the received packet data. Temporarily storing the received packet data in storage means; separating the time information added to the received packet data; and storing the time information added to the received packet data based on the separated time information. Reading out the packet data in the step of reading out the packet data, when the readout timing is generated, the integration result of the amount of the received packet data temporarily stored in the storage means and the integration period of the integration Based on the measurement result, the deviation of the clock frequency between the data transmitting device and the data receiving device is calculated, and The offset timing based on the above deviation is added to the read timing to generate the read timing of the received packet data.
  • the data receiving device or the data receiving method of the present invention when generating the readout timing, the integration result of the amount of the received packet data temporarily stored in the storage means and the measurement result of the integration period of this integration Based on the (measurement time and number of received packets processed), calculate the deviation of the clock frequency between the data transmitting device and the data receiving device, and calculate the offset amount based on the calculated deviation at the timing of reading the received packet data. Adding Since the read timing of the received packet data is generated by this, the effect that the jitter of the TS can be suppressed to a predetermined value or less can be obtained.
  • FIG. 1 is a diagram schematically showing a configuration of a data transmission system that implements a data receiving method according to Embodiments 17 of the present invention.
  • FIG. 2 is a block diagram schematically showing a configuration of a radio transmitting apparatus according to Embodiments 17 to 17.
  • FIG. 3 is a block diagram schematically showing a configuration of a transmission side memory control circuit in the wireless transmission device shown in FIG. 2.
  • FIG. 4 is an explanatory diagram of a TS to which a time stamp is added.
  • FIG. 5 is a block diagram schematically showing a configuration of a wireless reception device (data reception device) according to Embodiments 17 to 17.
  • FIG. 6 is a block diagram schematically showing a configuration of a reception side memory control circuit in the wireless reception device shown in FIG. 5.
  • FIG. 7 is a diagram for explaining a storage area of a memory in the wireless reception device shown in FIG.
  • FIG. 8 is a block diagram schematically showing a configuration of a TS data read timing generation circuit in the reception side memory control circuit shown in FIG. 6.
  • FIG. 9 is a block diagram schematically showing a configuration of a TS memory read control circuit in the reception side memory control circuit shown in FIG. 6.
  • FIG. 10 is a flowchart showing an operation of the receiving-side memory control circuit shown in FIG. 6.
  • FIG. 11 is a flowchart showing a clock jitter detection operation of the wireless reception device according to the first embodiment.
  • FIG. 12 is a flowchart showing an operation of calculating and setting a target value in the flow shown in FIG. 11.
  • FIG. 13 is a diagram showing a change in the amount of data stored in a memory in the radio reception device when a TS of the radio reception device VBR according to the seventeenth embodiment is received.
  • FIG. 14 shows a case where the data transmission system according to the embodiment 17 has clock jitter.
  • FIG. 7 is a diagram showing a change in a data amount stored in a memory in the wireless receiving device.
  • FIG. 15 is a diagram illustrating a conversion table held by the wireless reception device in the first embodiment to calculate a clock jitter correction value.
  • FIG. 16 is a flowchart showing a clock jitter detection operation of the wireless reception device according to the second embodiment.
  • FIG. 17 is a diagram showing a table used for selecting a conversion table by the wireless reception device according to the second embodiment.
  • FIG. 18 is a diagram illustrating a conversion table used by the wireless reception device in the second embodiment to calculate a clock jitter correction value.
  • FIG. 19 is a flowchart showing a clock jitter detection operation of the wireless reception device according to the third embodiment.
  • FIG. 20 is a flowchart showing an operation of calculating and setting an initial value in the flow of FIG. 19.
  • FIG. 21 is a flowchart for explaining the operation of clock jitter correction (clock jitter value calculation) of the flow shown in the flow of FIG. 19.
  • FIG. 22 is a flowchart illustrating an operation of calculating a clock jitter correction value in the flow shown in the flow of FIG. 21.
  • FIG. 23 is a flowchart for explaining a convergence determination operation of a clock jitter correction value when calculating a clock jitter value of the flow shown in the flow of FIG. 21.
  • FIG. 24 is a diagram showing an example of a measurement time used in each correction value calculation stage of Embodiment 3, a threshold table used for convergence determination, and the like.
  • FIG. 25 is a diagram illustrating an example of a conversion table used by the wireless reception device in the third embodiment to calculate a clock jitter correction value.
  • FIG. 26 is a flowchart illustrating an operation of a clock jitter correction value according to the fourth embodiment of the flow shown in the flow of FIG. 21.
  • FIG. 27 is a flowchart illustrating a convergence determination operation of a clock jitter correction value in calculating a clock jitter value according to the fourth embodiment of the flow shown in the flow of FIG. 21.
  • FIG. 28 is a diagram showing an example of a measurement time used in each correction value calculation stage of Embodiment 4, a threshold table used for convergence determination, and the like.
  • FIG. 29 is a flowchart illustrating an operation of a clock jitter correction value according to the fifth embodiment of the flow shown in the flow of FIG. 21.
  • FIG. 30 is a flowchart illustrating an operation of clock jitter correction (clock jitter value calculation) according to the sixth embodiment of the flow shown in the flow of FIG. 19.
  • FIG. 31 is a flowchart for explaining the operation of clock jitter correction (clock jitter value calculation) according to the seventh embodiment of the flow shown in the flow of FIG. 19.
  • FIG. 32 is a flowchart illustrating an operation of clock jitter correction (clock jitter value calculation) according to a modification of the seventh embodiment of the flow shown in the flow of FIG. 19.
  • FIG. 33 (a) One (c) is a diagram for explaining a conventional data transmission method, (a) is a diagram showing a timing at which a TS including a PCR is input to a radio transmission apparatus, (b) is a diagram showing a timing at which a TS packet is transmitted to the wireless receiving device, and (c) is a diagram showing a timing at which the received TS is output to the wireless receiving device.
  • FIG. 34 is a diagram for explaining a configuration of a conventional TS wireless transmission system.
  • FIG. 1 is a diagram schematically showing a configuration of a data transmission system that performs a data receiving method according to Embodiment 1 of the present invention.
  • the data transmission system shown in FIG. 1 has a first wired network 10, a second wired network 20, and a third wired network 30.
  • the first, second, and third wired networks 10, 20, and 30 also constitute a wireless network compliant with the IEEE802.11a standard (wireless LAN) that can perform wireless communication with each other, and the entire configuration shown in FIG. Constitutes a home network.
  • the first wired network 10 includes a wireless transmission / reception device (A) 11, a liquid crystal television (liquid crystal TV) 12, and a DVD (digital versatile disc) recorder (DVD recording / reproducing device) 13, for example, according to the IEEE1394 standard. It is configured by wired connection in a system conforming to the standard.
  • the second wired network 20 includes a wireless transmission / reception device (B) 21, an AV-HDD recording / playback device (audio-visual 'node disk drive recording / playback device) 22, and a D-VHS (data / video home system).
  • the recording / reproducing device 23 is configured to be connected to the recording / reproducing device 23 in a wired manner, for example, in accordance with the IEEE1394 standard.
  • the third wired network 30 is configured by connecting the wireless transmitting / receiving device (C) 31, the television (TV) 32, and the set-top box (STB) 33 by, for example, a wired connection according to the IEEE1394 standard. It is configured.
  • FIG. 1 shows an example of a system configuration to which the data receiving method and the data receiving device of the present invention can be applied.
  • the data receiving method and the data receiving device of the present invention Also applicable to
  • Each of the wired networks 10, 20, and 30 conforming to the IEEE1394 standard is a jitter-free network.
  • a wireless network conforming to the IEEE 802.11a standard is a network having jitter.
  • three wired networks 10, 20, and 30 conforming to the IEEE 1394 standard shown in FIG. 1 are configured to be capable of wireless communication by a system conforming to the IEEE 802.11a standard.
  • the liquid crystal TV 12 in the first wired network 10 is connected to the wireless transceiver 31 and the wireless transceiver 11 (ie, from the STB 33 in the third wired network 30). , Wireless network) And the DVD recorder 13 in the first wired network 10 transmits the content recorded on the AV-HDD recording / reproducing device 22 in the second wired network 20 to the wireless transmission / reception device.
  • the case of receiving and recording via the wireless transmission / reception device 21 and the wireless transmission / reception device 11 that is, a wireless network
  • the wireless transceiver 11 on the receiving side is synchronized with the second wired network 20 to which the wireless transceiver 21 on the transmitting side belongs and the third wired network 30 to which the wireless transceiver 31 on the transmitting side belongs. Need to be regenerated (ie, clock synchronized).
  • VBR variable code rate
  • each of the radio transmission / reception device 11, the radio transmission / reception device 21, and the radio transmission / reception device 31 has a function as a radio transmission device 40 shown in FIG. 2 described later and a function shown in FIG. 5 described later. It has both functions as the wireless transmission device 50.
  • FIG. 2 is a block diagram schematically showing a configuration of radio transmitting apparatus 40 according to the first embodiment.
  • the wireless transmitting device 40 is a wireless transmitting circuit provided in each of the wireless transmitting and receiving devices 11, 21, and 31 shown in FIG.
  • the wireless transmission device 40 includes an input terminal 41 for receiving a TS transmitted by a wired network power conforming to the IEEE 1394 standard, and an input terminal for receiving a TS control signal indicating a head of the TS, a signal area, and the like.
  • a terminal 42 a CPU (Central Processing Unit) 43 for controlling the entire wireless transmission device 40, a transmission side memory control circuit 44, a memory 45, a wireless LAN (Local Area Network) module 46, and a CPU bus 47.
  • the transmission-side memory control circuit 44 attaches a time stamp to the TS input via the input terminal 41 and stores the time-stamped TS (hereinafter also referred to as “TS with time stamp”) in the memory 45. Write to. Further, the transmission-side memory control circuit 44 reads the TS with time stamp stored in the memory 45 based on the control signal input from the CPU 43.
  • the wireless LAN module 46 has a memory 45 The time-stamped TS with the read power is transmitted wirelessly.
  • FIG. 3 is a block diagram schematically showing a configuration of the transmission side memory control circuit 44 in the wireless transmission device 40 shown in FIG.
  • the transmission-side memory control circuit 44 includes a timestamp generation circuit 441, a timestamp-added circuit 442, a TS memory write control circuit 443, and a bus arbiter circuit 444.
  • the time stamp generation circuit 441 generates a time stamp (time information) to be added to the TS input from the input terminal 41 using the reference clock of the wireless transmission device 40.
  • the time stamp generating circuit 442 adds the time stamp generated by the time stamp generating circuit 441 to the TS.
  • the TS memory write control circuit 443 based on the TS control signal input from the input terminal 42, writes a time-stamped TS output from the time-stamped TS 442 to the memory 45, etc. Generates a control signal.
  • the bus arbiter circuit 444 includes a TS write control signal (TS write request) to the memory 45 output from the TS memory write control circuit 443 and a TS read control signal (TS read request) from the memory 45 output from the CPU 43.
  • FIG. 4 is an explanatory diagram showing an example of a signal format of a time-stamped TS transmitted wirelessly in the data transmission system of the first embodiment.
  • a TS packet is composed of 188 bytes, and each TS is prefixed with a 4-byte time stamp! /.
  • the TS input to the input terminal 41 is added with a time stamp by the transmission side memory control circuit 44 and stored in the memory 45.
  • the time-stamped TS stored in the memory 45 is read from the memory 45 based on the memory read control signal output from the CPU 43, and is input to the wireless LAN module 46.
  • the wireless LAN module 46 adds a header for wireless transmission to the input TS with a time stamp, performs packet filtering, and wirelessly transmits the TS to another wireless transmitting / receiving apparatus (a wireless receiving apparatus 50 described later).
  • a predetermined number of time-stamped TSs are collected to form a packet in order to minimize the overhead in a wireless section.
  • the TS control signal T input to the transmission side memory control circuit 44 via the input terminal 42 is a
  • the time stamp-added circuit 442 detects the head of TS-T input via the input terminal 41 based on the input TS control signal T. Thailand
  • the time stamping circuit 442 When detecting the beginning of TS, the time stamping circuit 442 outputs a time stamp request signal T to the time stamp generation circuit 441.
  • the reference time in the wireless transmission device 40 is generated when the time stamp request signal T is input from the time stamping circuit 442.
  • a time stamp is added to the head of the TS input from the input terminal 41, and the TST with the time stamp is output to the bus arbiter circuit 444 as shown in FIG.
  • a 4-byte time stamp is added to the head of the 188-byte TS-T input via the input terminal 41, and a predetermined number of these timestamps are collected and wirelessly transmitted. Construct and transmit packets.
  • a wireless packet is composed of data for 7 TSs.
  • the TS memory write control circuit 443 outputs the output from the time stamped clock circuit 442 based on the TS control signal T input via the input terminal 42.
  • a data read request signal T is generated to the CPU 43 (FIG. 2) via the CPU bus 47.
  • the CPU 43 shown in FIG. 2 receives the data read request signal T from the bus arbiter circuit 444, it activates DMA (Direct Memory Access) and stores 7 TS data including the time stamp into the memory 45. And writes it to the wireless LAN module 46 via the CPU bus 47.
  • the CPU 43 when a predetermined number of input TSs are collected, the CPU 43 outputs a read control signal (read address or the like) to the memory 45.
  • the bus arbiter circuit 444 outputs a signal that also outputs the power of the CPU 43 (FIG. 2).
  • the control signal T 7 arbitrates the TS data writes on the control signal T output from the TS memory write control circuit 443.
  • the bus arbiter circuit 444 receives data from the CPU 43.
  • the wireless LAN module 46 shown in FIG. 2 forms a wireless packet by adding a wireless header to the head of the input data for 7TS when the data for 7TS is input.
  • the wireless header includes data type information for identifying whether the data is for TS data device control, wireless packet length information, and a MAC address (Media Access Control Address: Control device address), information such as device identification information unique to the wireless transmission device 40 (for example, an IP (Internet Protocol) address), and device identification information unique to the wireless transmission device 50 (for example, an IP address) ) Is added.
  • the wireless LAN module 46 shown in FIG. 2 wirelessly transmits the packetized data to which the wireless header is added.
  • FIG. 5 is a block diagram schematically showing a configuration of radio receiving apparatus 50 according to the first embodiment.
  • the wireless receiving device 50 is a wireless receiving circuit provided in each of the wireless transmitting and receiving devices 11, 21, and 31 shown in FIG.
  • radio receiving apparatus 50 has a function of receiving up to two TSs at the same time.
  • the wireless receiving device 50 includes a wireless LAN module 51 that receives wireless packets transmitted from the wireless transmitting device 40, a receiving-side memory control circuit 52, a memory 53, and a wireless receiving device 50.
  • the receiving-side memory control circuit 52 writes the TS received by the wireless LAN module 51 to the memory 53 based on a write control signal (such as a write address signal) output from the CPU 54, and writes the TS to the memory 53.
  • the TS (temporarily stored as a result) is read and output at a timing based on the time stamp.
  • the control signal R is output to a device connected according to the IEEE1394 standard via the output terminal 57.
  • FIG. 6 is a block diagram schematically showing a configuration of the receiving-side memory control circuit 52 in the wireless receiving device 50 shown in FIG.
  • the receiving-side memory control circuit 52 includes a TS data read timing generation circuit 521, a TS memory read control circuit 522, and a bus arbiter circuit 523.
  • the TS data read timing generation circuit 521 shown in FIG. 6 is a TS memory 53 (FIG. 5) that is received by the wireless LAN module 51 (FIG. 5) and temporarily stored in the memory 53 (FIG. 5).
  • the memory read control circuit 522 generates a TS read control signal R based on the TS read timing signal R output from the TS data read timing generation circuit 521.
  • the TS data read timing generation circuit 521 shown in FIG. 6 has a time correction value for correcting the TS read timing generated by the TS data read timing generation circuit 521 via the CPU bus 55. (In the first embodiment, this is also referred to as a clock jitter correction value.) R is input.
  • FIG. 5 The power is also output and the data write request to the memory 53 (FIG. 5) input via the CPU bus 55 and the data read request output from the TS memory read control circuit 522 are arbitrated.
  • FIG. 7 is an explanatory diagram schematically showing a configuration of a storage area of the memory 53 in the wireless receiving device 50 shown in FIG.
  • the memory 53 since the wireless receiving device 50 simultaneously handles a maximum of two TSs, the memory 53 (FIG. 5) includes a first TS storage area 531 for storing the first TS, and a second TS storage area 531 for storing the first TS. And a second TS storage area 532 for storing TS.
  • the number of TSs simultaneously handled by the wireless receiving device 50 may be three or more. In this case, it is necessary to increase the number of storage areas according to the number of TSs simultaneously handled.
  • the TS data read timing generation circuit 521 and the TS memory read control circuit 522 in the reception side memory control circuit 52 Only independently. (The TS data read timing generation circuit 521 and the TS memory read control circuit 522 are arranged independently in each storage area.)
  • FIG. 8 is a timing chart of reading the TS data in the reception-side memory control circuit 52 shown in FIG. FIG. 4 is a block diagram schematically showing a configuration of a generation circuit 521.
  • the TS data read timing generation circuit 521 includes an input terminal 5211 to which the time stamp signal R sent from the TS memory read control circuit 522 (FIG. 6) is input, and a TS read timing
  • a time control circuit 5214, a time correction value storage register 5215, and a time comparison circuit 5216 measures the output timing of the received TS.
  • the time correction value storage register 5215 shown in FIG. 8 stores the time correction value R which is also output from the CPU 54 (FIG. 5) and input via the CPU node 55.
  • the time measurement counter control circuit 5214 controls the count value of the time measurement counter 5213 based on the time correction value stored in the time correction value storage register 5215.
  • the time comparison circuit 5216 shown in FIG. 8 includes a time stamp signal value (time stamp value) R input through the input terminal 5211 and a time measurement clock output from the time measurement counter 5213.
  • FIG. 9 is a block diagram schematically showing a configuration of the TS memory read control circuit 522 in the reception side memory control circuit 52 shown in FIG.
  • the TS memory read control circuit 522 includes a FIFO (First-In First-Out) memory 5225, a FIFO memory control circuit 5226 that controls the FIFO memory 5225, and a TS read address generation circuit 5227.
  • a TS write address storage circuit 5228 a memory storage data amount integration circuit 5229, an integration result storage register 5230, a TS output number measurement counter 5231 for measuring the number of TS outputs, and a count of the TS output number measurement counter 5231.
  • It has a TS output number storage register 5232 for storing the result, a measurement time measurement counter 5233, and a measurement time storage register 5234 for storing the count result of the measurement time measurement counter 5233.
  • the TS read address generation circuit 5227 shown in FIG. 9 is configured based on the TS read timing signal R input via the terminal 5212 of the TS data read timing generation circuit 521 (FIG. 6). (Fig. 5) Generates a read control signal R for TS
  • the TS write address storage circuit 5228 receives the address information input via the CPU 52 (FIG. 5) via the terminal 5224, that is, the wireless LAN module 51 (FIG. 5). Was the TS stores the address information R 7 when writing to the memory 53 (FIG. 5).
  • the memory storage data amount integration circuit 5229 shown in FIG. 9 includes a TS read address information from the memory 53 (FIG. 5) output from the TS read address generation circuit 5227, and a TS write address storage circuit 5228.
  • the amount of data written (temporarily stored) to the memory 53 (FIG. 5) is integrated based on the write address information output from the CPU, and the integration result (corresponding to the area of the shaded area in FIG. 13 described later) is obtained. Output.
  • the integration result storage register 5230 shown in FIG. 9 stores the integration result output from the memory storage data amount integration circuit 5229. In the first embodiment, when the integration result storage register 5230 is accessed by the CPU 54 (FIG. 5), the integrated value measured by the memory storage data amount integration circuit 5229 and the value of the integration result storage register 5230 are stored. The initial value is set to '0'.
  • the TS output number measurement counter 5231 shown in FIG. 9 measures the number of TS outputs, and the TS output number storage register 5232 stores the count result of the TS output number measurement counter 5231.
  • the measurement time measurement counter 5233 shown in FIG. 9 measures the measurement time measured by the memory storage data amount integration circuit 5229 and the TS output number measurement counter 5231.
  • the measurement time storage register 5234 shown in FIG. 9 stores the measurement result output from the measurement time measurement counter 5233.
  • FIG. 10 is a flowchart showing the operation of the receiving-side memory control circuit 52 in the wireless receiving device 50 when receiving a TS.
  • FIG. 11 is a flowchart showing the clock jitter detecting operation by the CPU 54 in the wireless receiving device 50 according to the first embodiment.
  • FIG. 12 shows the calculation and setting of the target value in the flow shown in FIG. 12 is a flowchart showing the operation of step S16) in FIG.
  • FIG. 13 is a diagram schematically showing a change in the amount of data (the number of TS lines) stored in the memory 53 in the wireless reception device 50.
  • FIG. 14 shows that the data transmission system in the first embodiment has a clock jitter.
  • FIG. 9 is a diagram schematically showing a change in the amount of data (the number of TS lines) to be stored when the data is stored.
  • FIG. 15 shows each correction value calculation stage (also referred to as each correction value calculation stage) in which radio receiving apparatus 50 according to Embodiment 1 calculates a time correction value (hereinafter also referred to as “clock jitter correction value”).
  • FIG. 5 is a diagram showing an example of an amplitude conversion table when calculating a clock jitter correction value in FIG.
  • the wireless reception device 50 that has received a wireless packet including a TS transmitted from the wireless transmission device 40 will be described with reference to FIGS. 5 to 15.
  • the wireless LAN module 51 (FIG. 5) in the wireless receiving device 50 transmits the wireless header added to the head of the wireless packet. It analyzes and detects from which wireless transmission device (transmission source) the received packet is transmitted, and to which wireless reception device (transmission destination) it is transmitted. As a result of this detection, if the wireless packet is not sent to its own wireless receiving device 50, the wireless LAN module 51 (FIG. 5) in the wireless receiving device 50 discards the wireless packet.
  • the wireless LAN module 51 (FIG. 5) in the wireless receiving device 50 performs identification of the type of the wireless packet and the like. The result is output to the CPU 54 (FIG. 5) in the wireless receiving device 50.
  • Wireless LAN module 51 (Fig. 5) The CPU 54 (Fig. 5) that receives the power detection result, if the received data is a TS with a time stamp, stores the TS with a time stamp in the memory 53 (Fig. Start DMA to transfer to 5). If the data received by the wireless LAN module 51 (FIG. 5) is device control data, the CPU 54 (FIG. 5) performs predetermined processing on the device control data, and then performs device control data.
  • the IEEE1394 interface multiplexes the video stream (TS signal and DV signal) and AVZC command (device control signal) on the same signal line and transmits them in a time-division manner.
  • the IEEE 1394 interface and the input / output terminals of the device control signal (AVZC command) are omitted in the figure to describe in detail the transmission and reception of the TS stream.
  • the reception side memory control circuit 52 (FIG. 5) in the wireless reception device 50 performs wireless communication based on the TS write control signal transmitted from the CPU 54 (FIG. 5) via the CPU bus 55.
  • the TS received by the LAN module 51 (Fig. 5) is written to the memory 53 (Fig. 5) and temporarily stored in the memory 53.
  • the received TS is written in the first TS recording area 531 (FIG. 7) in the memory 53 (FIG. 5).
  • the TS read timing signal R is generated by the TS data read timing generation circuit 521 (FIG. 6) according to the flow shown in FIG. It should be noted that the reception of the TS from the wireless transmission device 40
  • the CPU 54 (FIG. 5) checks whether there is any free space in the memory 53 (FIG. 5) for storing the TS, and the two storage regions 531 and 532 shown in FIG. If it has already been used, it notifies wireless transmission device 40 via wireless LAN module 51 (FIG. 5) that it cannot receive the TS.
  • the CPU 54 (FIG. 5) in the wireless reception device 50 stores the received TS in a memory 53 (FIG. 5).
  • the storage area in 5) is determined, and the determined storage area is notified to the TS memory read control circuit 522 (FIG. 6) in the reception side memory control circuit 52 (FIG. 5).
  • the TS memory read control circuit 522 (FIG. 6) determines a storage area in the memory 53 (FIG. 5) from which the TS is read based on the determined storage area in the memory 53 (FIG. 5).
  • the TS memory read control circuit 522 (FIG. 6) in the reception side memory control circuit 52 (FIG. 5) writes the received first TS to the memory 53 (FIG. 5). Confirm that it has been completed (Step Sl in Fig. 10).
  • the first TS written at the beginning of the first TS storage area 531 (FIG. 7) in the memory 53 (FIG. 5) after the start of reception is referred to as a “top TS”.
  • the TS memory read control circuit 522 (FIG. 6) in the receiving side memory control circuit 52 (FIG. 5) is output from the TS write address storage circuit 5228 (FIG. 9) in the TS memory read control circuit 522 (FIG.
  • the first TS storage area 53 1 in the memory 53 (FIG. 5) is detected. It can be confirmed that the writing of the first TS to (FIG. 7) has been completed.
  • the TS memory read control circuit 522 (FIG. 6) in the reception-side memory control circuit 52 (FIG. 5) sets the memory 53 (FIG. 5).
  • the time stamp added to the first TS stored in 5) is read (step S2 in FIG. 10).
  • step S2 in FIG. 10 When the reading of the time stamp is completed in step S2 in FIG.
  • the TS memory read control circuit 522 (FIG. 6) in the control circuit 52 (FIG. 5) waits until the amount of data stored in the memory 53 (FIG. 5) exceeds a predetermined value (step S3 in FIG. 10). This standby is performed in order to perform clock recovery on the VBR TS using the clock frequency of the wireless reception device 50.
  • FIG. 13 shows an example in which the clock signals between the wireless transmission device 40 and the wireless reception device 50 are synchronized.
  • the vertical axis represents the amount of data stored in the TS stored in the memory 53 (FIG. 5), and the horizontal axis represents time.
  • FIG. 13 shows TSs output from the AV-HDD recording / reproducing device 22 (FIG. 1) and the like, which corresponds to a case where, for example, control is performed such that video data compressed by the MPEG2 system is read out frame by frame. I do.
  • Embodiment 1 a case where a 20 Mbps HD (High Definition) video stream is transmitted in the TS format in an MPEG2 system will be described.
  • a GOP Group of Pictures
  • the data amount of an intra frame in one GOP is 20% of the total data amount of one GOP. I do.
  • the first TS storage area 531 (FIG. 7) in the memory 53 (FIG. 5) has a storage capacity capable of storing one GOP worth of data.
  • a PCR Program Clock Reference
  • the throughput in the wireless transmission section between the wireless transmitting device 40 and the wireless receiving device 50 is about 20 Mbps, and the amount of TS received via wireless is input to the wireless receiving device 50 at a substantially constant rate.
  • the reading of the data in the memory 53 (FIG. 5) in the wireless receiving device 50 is performed based on the time stamp added to the TS based on the clock frequency of the transmitting side at the time of transmission.
  • Memory 53 (Fig.
  • the change in the amount of stored data in TS is represented by a straight line (line segment D D, line segment
  • the radio receiver 50 stores a predetermined amount of data in the memory 53 (FIG. 5) at the start of reception to prevent the TS stored in the memory 53 (FIG. 5) from overflowing or underflowing. Reading of data from the memory 53 (FIG. 5) is not started until the TS is stored.
  • the memory 53 (FIG. 5) stores a TS of half the data amount of one GOP (F in FIG. 13),
  • step S3 of FIG. 10 when the amount of data stored in the memory 53 (FIG. 5) exceeds a predetermined value, the time measurement counter control circuit 5214 (FIG. 6) in the TS data read timing generation circuit 521 (FIG. 6) 8) sets the time stamp value added to the received first TS to the time control counter 5213 (FIG. 8) as the initial value, and sets the time measurement counter 5213 (FIG. 8) to the time measurement.
  • the control signal is output to start the count-up operation for (step S4 in FIG. 10).
  • step S4 in FIG. 10 the count-up operation of the time measurement counter 5213 (FIG. 8) in the TS data read timing generation circuit 521 (FIG. 6) is started, and thereafter, the time comparison circuit 5216 (FIG. 8) outputs the TS read timing signal R.
  • the TS read address generation circuit 5227 (Fig. 9)
  • the system Based on the signal R, the system reads data for the ITS stored in the memory 53 (Fig. 5).
  • Control signal R is output from terminal 5223 (step S5 in Fig. 10).
  • the TS read out from the memory 53 passes through the bus arbiter circuit 523 (FIG. 6) in the receiving-side memory control circuit 52 (FIG. 5), and the TS memory read control circuit 522 (FIG. Input to FIFO memory 5225 (Fig. 9) in 6).
  • the FIFO memory 5225 uses a bus arbiter circuit 523 (FIG. 6) between the TS write control signal from the CPU 54 (FIG. 5) and the TS read control signal from the TS memory read control circuit 522 (FIG. 6). Absorbs the read data delay time that occurred during bus arbitration.
  • the delay amount for a fixed time is determined based on the TS read timing signal R input from the TS data read timing generation circuit 521 (FIG. 6) in the reception side memory control circuit 52 (FIG. 5).
  • FIFO memory 5225 (FIG. 9)
  • the FIFO memory control circuit 5226 (FIG. 9) outputs a read control signal to the FIFO memory 5225 (FIG. 9) so that the TS is also read.
  • the write control to the FIFO memory 5225 (Fig. 9) in the TS memory read control circuit 522 (Fig. 6) in the reception side memory control circuit 52 (Fig. 5) is output from the TS read address generation circuit 5227 (Fig. 9).
  • the data read completion signal (not shown in FIG. 9 and shown as signal R in FIG. 6), which also outputs the bus arbiter circuit 523 (FIG. 6), is output from the TS read address.
  • step S6 of FIG. 10 when the reading of data for ITS from the memory 53 (FIG. 5) is completed, the TS read address generation circuit 5227 (09) in the TS memory read control circuit 522 (FIG. 6) Based on the write address information stored in the TS write address storage circuit 5228 (FIG. 9), it is checked whether the TS of the next line is stored in the memory 53 (FIG. 5) and stored. If so, a TS data read control signal R for reading the time stamp of the TS of the next line is generated (step S7 in FIG. 10). Note that memory 53 (Fig.
  • step S7 of FIG. 10 when receiving the time stamp of the TS of the next line (also referred to as “next TS”), the time comparison circuit 5216 in the TS data read timing generation circuit 521 (FIG. 6) ( Figure 8) is output from the time stamp signal R and the time measurement counter 5213 ( Figure 8).
  • the time measurement count value R is compared with the input time measurement count value R.
  • the dress generation circuit 5227 (FIG. 9) outputs the TS data read control signal R (see FIG. 10).
  • the reception side memory control circuit 52 repeats the operation of steps S5 to S8 of FIG. 10 (that is, step S9 surrounded by a broken line).
  • the receiving-side reference clock at which the oscillator of the wireless receiving device 50 oscillates is faster than the transmitting-side reference clock at which the oscillator of the wireless transmitting device 40 oscillates (that is, the receiving-side clock frequency of the wireless receiving device 50 is wirelessly
  • the reception reference time (reception clock frequency) and the time stamp signal obtained based on the power counter value of the time measurement counter 5213 (Fig. 8).
  • the first embodiment is configured to control the receiving-side memory control circuit 52 (FIG. 6).
  • the CPU 54 in the wireless receiving device 50 identifies the transmitter (corresponding to the wireless transmitting device 40) based on the header information added to the wireless packet. (Step S11 in FIG. 11).
  • the transmitter is identified using, for example, one or both of the MAC address added to the header information of the wireless packet and the device identification information (eg, IP address) unique to the transmitter. If the MAC address or the IP address is used as the device identification information, the device identification information can be obtained without adding new information to the wireless packet, so that the processing load on the wireless transmitting device 40 and the wireless receiving device 50 can be reduced. In addition, transmission and reception can be performed without increasing the load on the communication band.
  • the CPU 54 (FIG. 5), based on the device identification information of the transmitter, stores in the storage unit (for example, a part of the memory 53 or It is checked whether or not the time correction value (the previous time correction value) of the identified transmitter has already been stored in another memory (not shown) (step S12 in FIG. 11). If the time correction value (that is, the clock jitter correction value) of the identified transmitter is already stored in the wireless receiving device 50, the CPU 54 (FIG. 5) transmits the stored time correction value (clock jitter correction value). (Correction value) as the initial value. It is set in the time correction value storage register 5215 (FIG. 8) in the data read timing generation circuit 521 (FIG. 6) (step S13 in FIG.
  • the CPU 54 sets an initial value '0' to the time correction value storage register 5215 (FIG. 8) ( Step S14 in Fig. 11).
  • the stored previous time correction value is initialized.
  • the reason for using as a value is as follows.
  • the wireless receiving device 50 performs clock reproduction of the VBR TS.
  • the average data transmission rate of VBR TS is about 20Mbps. In short time units, the average data transmission rate fluctuates greatly.
  • the minimum measurement time is set as the period of one GOP.
  • the measurement result (previous time correction value) measured when the previous TS reception was performed is stored in the wireless reception device 50.
  • the time before the time correction value converges within the predetermined range by using the previously stored time correction value (in step S17 in FIG. 11 described later). The time required for the time correction value to converge) can be reduced.
  • the CPU 54 sets the TS memory read control circuit 522
  • the initial value “0” is set in the integration result storage register 5230 (FIG. 9), the TS output number storage register 5232 (FIG. 9), and the measurement time storage register 5234 (FIG. 9) in (FIG. 6).
  • the memory storage data amount integration circuit 5229 (FIG. 9), the TS output number measurement counter 5231 (FIG. 9), and the measurement time measurement counter 5233 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6) are also provided.
  • step S15 in FIG. 11 the CPU 54 (FIG. 5) measures and sets a target value (step S16 in FIG. 11).
  • a method of measuring the target value will be described with reference to FIG.
  • the CPU 54 When the reception of the TS is started, the measurement of the target value is started.
  • the CPU 54 (FIG. 5) first determines whether the memory 53 (FIG. 5) has started reading the TS. (Step S31 in FIG. 12). When it is confirmed that the reading of the memory 53 (Fig. 5) is started, the CPU 54 (Fig. 5) sets the time for measuring the target value (target value measurement time) to the internal timer. (Step S32 in FIG. 12). For example, set the target value measurement time to 0.5 second, which is the time of 1 GOP. Note that the target value measurement time can be set to the time for multiple GOPs.
  • the CPU 54 (FIG. 5) waits until the target value measurement time set in the timer elapses (step S33 in FIG. 12). After the elapse of the target value measurement time, the CPU 54 (FIG. 5) sets the integration result storage register 5230 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6), the TS output number storage register 5232 (FIG. 9), and The measurement result stored in the measurement time storage register 5234 (Fig. 9) is read (step S34 in Fig. 12), and then, the integration result storage register 5230 (Fig. 9), the TS output number storage register 5232 (Fig. 9), The initial value “0” is set in the measurement time storage register 5234 (FIG. 9) (step S35 in FIG.
  • the memory storage data amount integration circuit 5229 (FIG. 9), the TS output number measurement counter 5231 (FIG. 9), and the measurement time measurement counter 5233 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6) are also included. Set to the initial value '0'.
  • the CPU 54 calculates a target value using various register values. Specifically, the value A stored in the TS output number storage register 5232 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6) is stored in the measurement time storage register 5234 (FIG. 9).
  • the integration in the memory storage data amount integration circuit 5229 (FIG. 9) is performed by integrating the reference capacity F and the memory storage as shown in FIG.
  • the area of the hatched part in FIG. 13 is the integration result D in the memory storage data amount integration circuit 5229 (FIG. 9).
  • the integration in the memory storage data amount integration circuit 5229 (FIG. 9) is performed at the timing when the TS is read from the memory 53 (FIG. 5).
  • the measurement and setting of the target value E are completed.
  • the time correction value (clock)
  • the CPU 54 (FIG. 5) waits until a predetermined measurement time has elapsed (step S18 in FIG. 11).
  • the measurement time in step S18 in FIG. 11 is the time of one GOP, similarly to the target value measurement time used in setting the target value (step S32 in FIG. 12).
  • the CPU 54 (FIG. 5) stores the integration result storage register 5230 (FIG. 9), the TS output number storage register 5232 (FIG. 9), as in the case of the target value measurement.
  • the measurement result stored in the measurement time storage register 5234 (FIG. 9) is read (step S19 in FIG.
  • the integration result storage register 5230 (FIG. 9) and the TS output number storage register 5232 (FIG. 9) ) And the measurement time storage register 5234 (FIG. 9) are set to the initial value '0' (step S20 in FIG. 11).
  • the memory storage data amount integration circuit 5229 (FIG. 9), the TS output number measurement counter 5231, and the measurement time measurement counter 5233 are also set to the initial value '0'.
  • the CPU 54 uses the various register values to store in the TS output number storage register 5232 (FIG. 9) as in the case of the target value measurement (step S36 in FIG. 12).
  • the value A 111 is divided by the value B stored in the measurement time storage register 5234 (Fig. 9).
  • the value corresponding to the calculated deviation is set as a time correction value (clock jitter correction value).
  • step 1 for the clock jitter correction value, two predetermined conversion tables as shown in FIG. 15, that is, two conversion tables in which the calculated deviation is associated with the clock jitter correction value are prepared. , And the clock jitter value is calculated.
  • the number of prepared conversion tables may be one or three or more.
  • FIG. 14 shows a case where the receiving side clock frequency of the wireless receiving device 50 is higher than the transmitting side clock frequency of the wireless transmitting device 40, and the reference clock of the wireless receiving device 50 is faster than the reference clock of the wireless transmitting device 40.
  • the actual clock frequency deviation depends on the oscillation of the wireless transmission device 40.
  • the maximum clock deviation is about ⁇ 100 ppm (parts per million) when a crystal oscillator is used, depending on the accuracy of the oscillator of the receiver and the radio receiver 50.
  • the clock jitter value dSUM is emphasized for simplicity of description (ie, the gradient of the line segment DD with respect to the line segment DD is drawn steeper than actual).
  • the receiving clock frequency of the wireless receiving device 50 is higher than the transmitting clock frequency of the wireless transmitting device 40, the count value of the time measurement counter 5213 (FIG. 8) in the wireless receiving device 50 advances rapidly. Then, the data amount of the TS stored in the memory 53 (FIG. 5) gradually decreases (as indicated by the line segment DD in FIG. 14). In this case, the receiving clock frequency and the transmitting clock
  • the deviation between the clock frequency and the clock frequency is constant (ie, does not change due to a change in the input rate of the TS, etc.). Therefore, the hatched portion shown in FIG. 14 is the clock jitter value dSUM (a value corresponding to the difference between the measured value E and the target value E).
  • the CPU 54 calculates a clock jitter correction value according to the clock jitter value. Then, the CPU 54 (FIG. 5) sets the calculated clock jitter correction value in the time correction value storage register 5215 (FIG. 8) (Step S21 in FIG. 11). Since the calculated clock jitter correction value is based on the control result already controlled by the time correction value storage register 5215 (FIG. 8), the clock jitter value calculated by the above algorithm is the difference between the two. It is. Therefore, when setting the clock jitter correction value in the time correction value storage register 5215 (FIG. 8), the calculated clock jitter correction value is added to the currently set clock jitter correction value.
  • the average read rate C of the TS when calculating the target value E) and C (when calculating the measurement value E) are used. This is
  • the TS read address generation circuit 5227 ( Figure 9)
  • the TS is read out in synchronization with the timing at which the power of the memory 53 (FIG. 5) is also read out. Therefore, the clock jitter value (the integrated value in the shaded area in Fig. 14) between the case where a TS with an average data transfer rate of 20 Mbps is received and the case where a TS with an average data transfer rate of 5 Mbps is received is determined. Since the size of) is different, normalization is performed at an average read rate of the TS in order to normalize the difference.
  • the time measurement counter control circuit 5214 (FIG. 8) in the TS data read timing generation circuit 521 (FIG. 6) corrects the time at predetermined time intervals (every 100 ms in the first embodiment).
  • the output value of the time measurement counter 5213 (FIG. 8) is corrected by adding the clock jitter correction value stored in the value storage register 5215 (FIG. 8) to the count value of the time measurement counter 5213.
  • the case shown in FIG. 14 is a case where the amount of data stored in the memory 53 (FIG. 5) in which the receiving clock frequency in the wireless receiving device 50 is higher than the transmitting clock frequency in the wireless transmitting device 40 is decreasing. Is shown.
  • the time measurement counter 5213 returns the time by the clock jitter correction value once every 100 ms (forcibly delays the time). By returning, the reference time based on the clock frequency in the wireless receiving device 50 can be made closer to the reference time based on the clock frequency in the wireless transmitting device 40.
  • time measurement counter 5213 in TS data read timing generation circuit 521 (FIG. 6).
  • the counter value of (Fig. 8) is configured so that the time correction value (clock jitter correction value) stored in the time correction value storage register 5215 (Fig.
  • appropriate clock regeneration can be realized without changing the system clock frequency in the wireless receiving device 50. Therefore, if the wireless receiving device 50 of the first embodiment is used (that is, if the data receiving method of the first embodiment is used), each of the TSs to which a plurality of wireless transmitting devices have also been transmitted is stored in the memory 53 (FIG. 5).
  • the time measurement counter 5213 (FIG. 8) corresponding to each storage area enables the generation of the read timing of each TS sent from a plurality of wireless transmission devices. Then, the clock recovery of the received TSs can be performed in parallel.
  • the CPU 54 determines whether or not the clock jitter correction value has converged. Specifically, when the calculated clock jitter correction value falls within the predetermined range, it is determined that the convergence has occurred (step S22 in FIG. 11). If it is determined that the convergence has not occurred, the clock jitter measurement is started again under the same measurement conditions. If it is determined that the convergence has occurred, the measurement time is changed (step S23 in FIG. 11), The clock jitter measurement is started again (from step S18 in FIG. 11). At this time, it is desirable to change the conversion table for calculating the clock jitter correction value from the solid line conversion table (straight line with a steep slope) shown in Fig.
  • the clock jitter value depends on the deviation of the system clock frequency, it becomes almost constant once the device is specified. Therefore, when pulling the clock jitter correction value to within a certain convergence range (for example, immediately after the start of reception), the gain (the gradient of the straight line indicating the conversion table) for calculating the clock jitter correction value is increased. Save time. Then, after the clock jitter correction value is drawn within a certain convergence range, the gain is reduced and the system stability is emphasized.
  • the reason for increasing the measurement time is to increase the measurement time to improve the accuracy of the measured value, and to operate the wireless receiver 50 stably after the convergence of the clock jitter correction value. This is to make it possible.
  • PLL Phase-Locked Loop
  • the wireless receiving device 50 according to the first embodiment when the data receiving method according to the first embodiment (the wireless receiving device 50 according to the first embodiment) is used, it is possible to receive the VBR TS transmitted through the wireless communication having the jitter. Even in this case, TS can be output continuously without causing underflow or overflow. For this reason, when decoding and playing back the TS of the MPEG2 system on the receiving device, it is possible to play back the MPEG2 data without interrupting the video.
  • receiving-side memory 53 has a plurality of storage areas. Packet data output from a number of data transmitting devices can be received, and data can be continuously output without underflow or overflow for each received packet data. Also, the receiving memory 53 stores a plurality of storage areas. Therefore, a plurality of streams can be handled with a simple circuit configuration, and the circuit scale can be reduced, and power consumption and manufacturing cost can be reduced.
  • FIG. 16 is a flowchart showing a clock jitter detection operation of the wireless reception device according to Embodiment 2 of the present invention.
  • FIG. 17 is a diagram showing a table used for selecting a conversion table by the wireless reception device according to the second embodiment.
  • FIG. 18 is a diagram showing a conversion table used by the radio receiving apparatus according to Embodiment 2 to calculate a clock jitter correction value.
  • the data receiving method according to the second embodiment is the same as that of the first embodiment except for the integration method, the convergence determination method of the clock jitter correction value, and the clock jitter detection method in the memory storage data amount integration circuit 5229 (FIG. 9). Is the same as the data reception method in Specifically, the first embodiment and the second embodiment have the following differences.
  • the timing at which the memory storage data amount integration circuit 5229 (FIG. 9) integrates the storage data amount of the TS stored in the memory 53 (FIG. 5) is determined in order to simplify the control.
  • the TS read address generation circuit 5227 (FIG. 9) in the memory read control circuit 522 (FIG. 6) is configured so that the power of the memory 53 (FIG.
  • the timing for integrating the data amount stored in the TS is configured to be a predetermined timing created based on the clock frequency of the receiving side in the wireless receiving device. .
  • FIG. 1 to FIG. 10 and FIG. 12 used in the first embodiment are also referred to.
  • steps that perform the same processing as the steps in FIG. 11 are denoted by the same reference numerals.
  • a clock recovery flow in radio receiving apparatus 50 when receiving a radio packet including a TS transmitted from radio transmitting apparatus 40 according to Embodiment 2 will be described with reference to FIGS. 16 and 12. .
  • the CPU 54 FIG. 5
  • the radio receiving apparatus 50 transmits the TS (the radio transmitting apparatus) based on the header information added to the radio packet. (Equivalent to 40) is performed (step Sl l in Fig. 16).
  • the transmitter is identified using, for example, one or both of the MAC address added to the header information of the wireless packet and the device identification information (eg, IP address) unique to the transmitter. And implement.
  • the device identification information can be obtained without adding new information to the radio packet, so that the processing load on the wireless transmission device 40 and the wireless reception device 50 is reduced.
  • the transmission and reception can be performed without imposing a load on the communication band, while reducing the load.
  • the CPU 54 (FIG. 5) in the wireless receiving device 50 stores the storage unit (for example, the memory 53 in the wireless receiving device 50) based on the device identification information of the transmitter. It is confirmed whether or not a force has already been stored in a part or in another memory (not shown) of the transmitter in which the time correction value of the transmitter identified in the past (also referred to as “previous time correction value”) is already stored. (Step S12 in Fig. 16)
  • step S12 of FIG. 16 if the previous time correction value (clock jitter correction value) has already been stored in the wireless receiving device 50, the CPU 54 (FIG. 5) The time correction value is set as an initial value in the time correction value storage register 5215 (FIG. 8) in the TS data read timing generation circuit 521 (FIG. 6) (step S13 in FIG. 16).
  • the measurement time T (n) used for measuring the target value is set, and the conversion table for calculating the clock jitter correction value is set to Table (n) (step S41 in FIG. 16).
  • n is i, and as shown in FIG. 17, in the second embodiment, i can take five values from 0 to 4. Further, by switching the value of i according to the convergence result at the time of calculating the clock jitter correction value, the measurement time T (n) and the conversion table for calculating the clock jitter correction value Table (n) can be switched. Make up! /
  • T O
  • step S42 in FIG. 16 the measurement time is set to T (O)
  • the conversion table for calculating the clock jitter correction value is set to Table (0) (step S42 in FIG. 16).
  • the clock In order to estimate the utter value with higher accuracy, it is necessary to lengthen the measurement time.
  • the deviation of the clock frequency of the crystal oscillator between the radio transmitter 40 and the radio receiver 50 is 100 ppm (parts per million) with respect to the center frequency for the radio transmitter 40, and Is +1 OOppm with respect to the center frequency, and if the system clock is 27MHz, each system clock frequency is as follows.
  • the radio receiver 50 since the maximum value of the jitter allowed for the TS is 50 Ps, the radio receiver 50 needs to converge the correction of the clock jitter as soon as possible.
  • the minimum control unit is 1 GOP.
  • clock jitter correction control is performed in units of 1 GOP. Therefore, the clock jitter value must be suppressed to a predetermined clock frequency deviation or less as soon as possible. Therefore, it is configured to have a plurality of measurement times and a plurality of jitter correction tables for estimating the clock jitter value. At the start of transmission / reception (and during the period immediately after the start of transmission / reception), the clock jitter value rapidly converges.
  • the measurement result measured when the previous TS reception was performed with the wireless transmission device 40 is stored.
  • the correction value that is, by using the time correction value that can keep the deviation of the clock frequency small
  • the power at the start of reception can also stabilize the system operation.
  • the CPU 54 sets the integration in the TS memory read control circuit 522 (FIG. 6).
  • the TS memory read control The memory storage data amount integration circuit 5229 (FIG. 9), the TS output number measurement counter 5231, and the measurement time measurement counter 5233 in the path 522 (FIG. 6) are also set to the initial value '0' (step S15 in FIG. 16). ).
  • the target value is measured and set (step S16 in FIG. 16).
  • a method of measuring the target value in the second embodiment will be described with reference to FIG.
  • radio reception apparatus 50 starts measuring a target value when TS reception is started.
  • the operation in steps S31 to S33 in FIG. 12 is the same as in the first embodiment.
  • the measurement time for measuring the target value (hereinafter, referred to as “target value measurement time”) is 2 seconds.
  • the CPU 54 sets the integration result storage register 5230 (FIG. 6) in the TS memory read control circuit 522 (FIG. 6).
  • Fig. 9 the TS output number storage register 5232 (Fig. 9), and the measurement result storage register 5234 (Fig.
  • step S34 in Fig. 12 are read (step S34 in Fig. 12).
  • the memory storage data amount integration circuit 5229 (FIG. 9), the TS output number measurement counter 5231 (FIG. 9), and the measurement time measurement counter 523 3 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6) Is also set to the initial value '0'.
  • the CPU 54 calculates a target value using various register values. Specifically, the value A stored in the TS output number storage register 5232 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6) is stored in the measurement time storage register 5234 (FIG. 9).
  • the CPU 54 (FIG. 5) stores the value D stored in the integration result storage register 5230 (FIG. 9) in the measurement time storage register 5234 (FIG. 9).
  • Step S36 In the second embodiment, as in the first embodiment, the difference A F between the reference capacity F and the amount of data stored in the memory is integrated as shown in FIG. Obedience
  • the integration timing in the memory storage data amount integration circuit 5229 is based on the fact that the integration timing in the memory storage data amount integration circuit 5229 (FIG. 9) is created based on the reference clock in the wireless receiver 50. This is different from the case of Embodiment 1 in which the timing is matched with the TS read timing. Therefore, when setting the target value, as in the first embodiment, the integrated value of the memory storage data amount integration circuit 5229 (FIG. 9) is calculated by averaging the TS read from the memory 53 (FIG. 5). The target value is obtained by dividing the integrated value of the memory storage data amount integration circuit 5229 (Fig. 9) by the measurement time instead of dividing by the reading rate.
  • the calculation power S of the clock jitter correction value is started.
  • the CPU 54 (FIG. 5) waits until a predetermined measurement time T (n) has elapsed (step S18 in FIG. 16).
  • the CPU 54 sets the integration result storage register 5230 (Fig. 9) in the TS memory read control circuit 522 (Fig. 6) and the number of TS outputs.
  • the measurement results stored in the storage register 5232 (Fig. 9) and the measurement time storage register 5234 (Fig. 9) are read (step S19 in Fig. 16), the integration result storage register 5320 (Fig. 9), the number of TS outputs
  • the storage register 5232 (FIG. 9) and the measurement time storage register 5234 (FIG. 9) are set to the initial value '0' (step S20 in FIG. 16).
  • the memory storage data amount integration circuit 5229 (FIG. 9), the TS output number measurement counter 5231 (FIG. 9), and the measurement time measurement counter 5233 (FIG. 9) are also set to the initial value “0”.
  • the CPU 54 uses the various register values to calculate the measured value, as in the case of the target value measurement (Step S36 in FIG. 12). Specifically, the value A stored in the TS output number storage register 5232 (FIG. 9) is written in the measurement time storage register 5234 (FIG. 9).
  • the received data rate of the TS has changed more than the specified value during the measurement period based on Check whether or not. If the average read rate C of TS changes more than the specified value,
  • the target value setting routine is re-entered to change the target value.
  • the clock jitter value is caused by a frequency deviation of the system clock between the wireless transmitting device 40 and the wireless receiving device 50. Therefore, even if the reception rate changes during reception, the clock jitter value does not change.
  • read control is started. Therefore, when the average receiving rate of the TS changes in the wireless receiving apparatus 50, the wireless receiving apparatus 50 has a delay time corresponding to a predetermined number of TSs stored in the memory 53 (FIG. 5).
  • the amount of TS written in the memory 53 (FIG. 5) is compared with the case where a 20 Mbps TS is received. As a result, the average storage data amount stored in the memory 53 (FIG. 5) is reduced by the TS reception rate difference (8 Mbps) corresponding to the delay time. On the other hand, when the average reception data rate increases from 8 Mbps to 20 Mbps, the average storage data amount stored in the memory 53 (FIG. 5) increases by the TS reception rate difference (12 Mbps) corresponding to the delay time. Therefore, in the second embodiment, it is determined whether or not to reset the target value using the calculation result of the average read rate of the TS.
  • the value D stored in the integration result storage register 5230 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6) is stored in the measurement time storage register.
  • the measured value E (that is, obtained for the TS received after the head TS) is obtained.
  • Measured value i.e., the measured value obtained for the first TS.
  • the difference (that is, the difference) is calculated, and a value corresponding to the calculated deviation is set as a time correction value (clock jitter correction value).
  • clock jitter correction value a plurality of conversion tables associating the predetermined calculation result (deviation) with the clock jitter correction value as shown in FIG.
  • the clock jitter correction value is calculated by switching the clock jitter correction table according to the value of i.
  • the calculation result is set as a clock jitter correction value in the time correction value storage register 5215 (FIG. 8) (step S21 in FIG. 16).
  • the calculated clock jitter correction value is already Since it is based on the control result controlled by the value storage register 5215 (FIG. 8), the clock jitter value calculated by the above algorithm is the difference between them, as in the first embodiment. Therefore, when the clock jitter correction value is set in the time correction value storage register 5215 (FIG. 8) in the TS data read timing control circuit 521 (FIG. 6), the clock jitter correction value calculated above is set to the currently set clock jitter correction value. Set the value obtained by adding the clock jitter correction value.
  • the time measurement counter control circuit 5214 (FIG. 8) in the TS data read timing generation circuit 521 (FIG. 6) operates at predetermined time intervals (Embodiment 2).
  • the clock jitter correction value stored in the time correction value storage register 5215 (Fig. 8) is added to the time measurement counter value to output the time measurement counter 5213 (Fig. 8). Correct the value.
  • the case shown in FIG. 14 is a case where the receiving clock frequency in the wireless receiving device 50 is higher than the transmitting clock frequency in the wireless transmitting device 40 and the amount of data stored in the memory 53 (FIG. 5) is decreasing. Is shown.
  • the time measurement counter 5213 returns the time by the clock jitter correction value once every 100 ms (forcibly delays the time.) O In this way, the time is returned by the clock jitter correction value.
  • the reference time based on the clock frequency in the wireless receiving device 50 can be made closer to the reference time based on the clock frequency in the wireless transmitting device 40.
  • the conversion table for calculating the clock jitter correction value is also changed as shown in FIG.
  • the reason for performing the above control is as follows, as in the case of the first embodiment. Since the clock jitter depends on the deviation of the system clock frequency, it becomes almost constant once the device is specified. Therefore, when pulling the clock jitter correction value to within a certain convergence range, the gain (gradient of the straight line in FIG. 18) in calculating the clock jitter correction value is increased to shorten the pull-in time.
  • the gain at the time of calculating the clock jitter correction value is reduced to emphasize the stability of the system.
  • convergence of the system can be accelerated, and the system can be operated more stably even in a stage before convergence.
  • the reason for lengthening the measurement time is to lengthen the measurement time to improve the accuracy of the measured value and to stabilize the system at the time of convergence.
  • the PLL control and the like are not used for the clock jitter even after the convergence, it is necessary to continuously update the clock jitter correction value at the time of data reception.
  • the second embodiment is the same as the first embodiment.
  • the data receiving method of the second embodiment if the data receiving method of the second embodiment is used, if the average receiving rate changes significantly, control is performed so as to reset the target value for calculating the deviation of the clock frequency. Clock recovery can be performed even if the average data reception rate changes. For this reason, when decoding and playing back the TS of the MPEG2 system on the receiving device, the MPEG2 data can be played back without interruption of the video.
  • the data receiving method according to the third embodiment of the present invention is different from the data receiving method according to the first embodiment described above in that the CPU 54 in the wireless receiving device 50 performs a clock jitter detecting operation. Except for this point, the data receiving method according to the third embodiment is the same as the data receiving method according to the first embodiment. Therefore, in Embodiment 3, Reference is also made to FIGS. 1 to 10 and FIGS. 13 and 14 used in the first embodiment.
  • FIG. 19 is a flowchart showing a clock jitter detecting operation by CPU 54 in radio receiving apparatus 50 according to Embodiment 3, and FIG. 20 shows initial value measurement and setting (FIG. 19) in the flow shown in FIG. 20 is a flowchart showing the operation of step S216) in FIG.
  • FIG. 21 is a flowchart illustrating an operation of calculating a clock jitter value according to the third embodiment.
  • FIG. 22 is a flowchart showing an operation of calculating a clock jitter correction value according to the third embodiment.
  • FIG. 23 is a flowchart showing an operation of determining convergence of a clock jitter correction value when calculating a clock jitter value in the third embodiment. Further, FIG.
  • FIG. 24 shows measurement time in each correction value calculation stage (each correction value calculation stage) used when the wireless reception device 50 in the third embodiment calculates a time correction value (clock jitter correction value).
  • FIG. 6 is a diagram showing an example of a table for determining a convergence determination condition and a threshold used for convergence determination.
  • FIG. 25 is a diagram illustrating an example of a conversion table (a gain table by which a measured value is multiplied) used by the wireless receiving apparatus according to Embodiment 3 to calculate a clock jitter correction value.
  • the wireless LAN module 51 (FIG. 5) in the wireless receiving device 50 discards the wireless packet. If the wireless packet is sent to its own wireless receiving device 50, the wireless LAN module 51 (FIG. 5) in the wireless receiving device 50 identifies the type of the wireless packet and performs other operations. The result is output to the CPU 54 (FIG. 5) in the radio receiver 50. Upon receiving the detection result from the wireless LAN module 51 (FIG. 5), the CPU 54 (FIG. 5) converts the received data into a time-stamped TS. If there is, the DMA is started to transfer the TS with the time stamp to the memory 53 (FIG.
  • the CPU 54 (FIG. 5) performs predetermined processing on the device control data, and then performs device control.
  • the IEEE1394 interface multiplexes the video stream (TS signal, DV signal) and AVZC command (device control signal) on the same signal line in time division and transmits them.
  • the IEEE 1394 interface and the input / output terminals of the device control signal (AV ZC command) are omitted in the figure to explain the transmission and reception of the TS stream in detail.
  • the reception side memory control circuit 52 (Fig. 5) in the wireless reception device 50 performs wireless communication based on the TS write control signal transmitted from the CPU 54 (Fig. 5) via the CPU bus 55.
  • the TS received by the LAN module 51 (FIG. 5) is written to the memory 53 (FIG. 5), and is temporarily stored in the memory 53.
  • the received TS is written in the first TS recording area 531 (FIG. 7) in the memory 53 (FIG. 5).
  • the TS read timing signal R is generated by the TS data read timing generation circuit 521 (FIG. 6) according to the flow shown in FIG. It should be noted that the reception of the TS from the wireless transmission device 40
  • the CPU 54 (FIG. 5) checks whether there is any free space in the memory 53 (FIG. 5) for storing the TS, and the two storage regions 531 and 532 shown in FIG. If it has already been used, it notifies wireless transmission device 40 via wireless LAN module 51 (FIG. 5) that it cannot receive the TS.
  • the CPU 54 (FIG. 5) in the wireless reception device 50 stores the received TS in a memory 53 (FIG. 5).
  • the storage area in 5) is determined, and the determined storage area is notified to the TS memory read control circuit 522 (FIG. 6) in the reception side memory control circuit 52 (FIG. 5).
  • the TS memory read control circuit 522 (FIG. 6) determines a storage area in the memory 53 (FIG. 5) from which the TS is read based on the determined storage area in the memory 53 (FIG. 5).
  • the TS memory read control circuit 522 (FIG. 6) in the reception side memory control circuit 52 (FIG. 5) transmits the memory 5 of the received first TS. 3 Confirm that writing to (Fig. 5) is completed (step SI in Fig. 10).
  • the first TS written at the head of the first TS storage area 531 (FIG. 7) in the memory 53 (FIG. 5) after the start of reception is referred to as a “head TS”.
  • the TS memory read control circuit 522 (FIG. 6) in the receiving side memory control circuit 52 (FIG. 5) is output from the TS write address storage circuit 5228 (FIG.
  • the first TS storage area 53 1 in the memory 53 (FIG. 5) is detected. It can be confirmed that the writing of the first TS to (FIG. 7) is completed.
  • the TS memory read control circuit 522 (FIG. 6) in the reception-side memory control circuit 52 (FIG. 5) sets the memory 53 (FIG. 5).
  • the time stamp added to the first TS stored in 5) is read (step S2 in FIG. 10).
  • the TS memory read control circuit 522 (FIG. 6) in the reception side memory control circuit 52 (FIG. 5) stores the data in the memory 53 (FIG. 5). It waits until the data amount becomes equal to or more than the predetermined value (step S3 in FIG. 10). This standby is performed in order to perform clock recovery on the VBR TS using the clock frequency of the wireless reception device 50.
  • FIG. 13 shows an example in which the clock signals between the wireless transmission device 40 and the wireless reception device 50 are synchronized.
  • the vertical axis represents the amount of data stored in the TS stored in the memory 53 (FIG. 5), and the horizontal axis represents time.
  • FIG. 13 shows TSs output from the AV-HDD recording / reproducing device 22 (FIG. 1) and the like, which corresponds to a case where, for example, control is performed such that video data compressed by the MPEG2 system is read out frame by frame. I do.
  • the third embodiment a case where a 20 Mbps HD (High Definition) video stream is transmitted in the TS format in an MPEG2 system will be described.
  • a GOP is composed of 15 frames, and the data amount of an intra frame in one GOP is 20% of the total data amount of one GOP.
  • the first TS storage area 531 (FIG. 7) in the memory 53 (FIG. 5) has a storage capacity capable of storing one GOP worth of data.
  • the PCR is added to the first TS of each frame, and the description is continued assuming that the PCR is transmitted every 33 ms.
  • the throughput in the wireless transmission section between the wireless transmitting device 40 and the wireless receiving device 50 is about 20 Mbps, and the amount of TS received via wireless is input to the wireless receiving device 50 at a substantially constant rate.
  • the reading of the data in the memory 53 (FIG. 5) in the wireless receiving device 50 is performed based on the time stamp added to the TS based on the clock frequency of the transmitting side at the time of transmission.
  • Memory 53 (Fig. 5) When reading the intra frame, the data of 20% of the data amount of 1 GOP is read in a very short time, so as shown in Fig. 13, the memory 53 (Fig. 5) The amount of data stored in the TS of the TS rapidly decreases (the period t segment D in Fig. 13).
  • the amount of stored data gradually returns to the initial value F (line segment D D, line segment D D in FIG. 13).
  • a straight line is drawn to facilitate understanding of the invention.
  • a predetermined amount of TS is stored in the memory 53 (FIG. 5) so that the TS stored in the memory 53 (FIG. 5) does not overflow or underflow. Do not start reading data from memory 53 ( Figure 5) until In the third embodiment, the memory 53 (FIG. 5) stores half the data amount of one GOP (F in FIG. 13).
  • step S3 of FIG. 10 when the amount of data stored in the memory 53 (FIG. 5) exceeds a predetermined value, the time measurement counter control circuit 5214 (FIG. 6) in the TS data read timing generation circuit 521 (FIG. 6) 8) sets the time stamp value added to the received first TS to the time measurement counter 5213 (FIG. 8) as an initial value, and sets the time measurement counter 5213 (FIG. 8) to time measurement.
  • the control signal is output to start the count-up operation for (step S4 in FIG. 10). Then, in step S4 in FIG. 10, the count-up operation of the time measurement counter 5213 (FIG. 8) in the TS data read timing generation circuit 521 (FIG.
  • the time comparison circuit 5216 (FIG. 8) outputs the TS read timing signal R.
  • the TS read address generation circuit 5227 (Fig. 9) Based on the signal R, the system reads data for the ITS stored in the memory 53 (Fig. 5).
  • Control signal R is output from terminal 5223 (step S5 in Fig. 10).
  • the TS read out from the memory 53 passes through the bus arbiter circuit 523 (Fig. 6) in the receiving-side memory control circuit 52 (Fig. 5), and the TS memory read control circuit 522 (Fig. Input to FIFO memory 5225 (Fig. 9) in 6).
  • the FIFO memory 5225 uses a bus arbiter circuit 523 (FIG. 6) between the TS write control signal from the CPU 54 (FIG. 5) and the TS read control signal from the TS memory read control circuit 522 (FIG. 6). Absorbs the read data delay time that occurred during bus arbitration.
  • the delay amount for a fixed time is determined based on the TS read timing signal R input from the TS data read timing generation circuit 521 (FIG. 6) in the reception side memory control circuit 52 (FIG. 5).
  • FIFO memory 5225 (
  • the FIFO memory control circuit 5226 (FIG. 9) outputs a read control signal to the FIFO memory 5225 (FIG. 9) so that the TS is also read.
  • the write control to the FIFO memory 5225 (Fig. 9) in the TS memory read control circuit 522 (Fig. 6) in the reception side memory control circuit 52 (Fig. 5) is output from the TS read address generation circuit 5227 (Fig. 9).
  • the data read completion signal (not shown in FIG. 9 and shown as signal R in FIG. 6), which also outputs the bus arbiter circuit 523 (FIG. 6), is output from the TS read address.
  • step S6 of FIG. 10 when the reading of data for ITS from the memory 53 (FIG. 5) is completed, the TS read address generation circuit 5227 (09) in the TS memory read control circuit 522 (FIG. 6) Based on the write address information stored in the TS write address storage circuit 5228 (FIG. 9), it is checked whether the TS of the next line is stored in the memory 53 (FIG. 5) and stored. If so, a TS data read control signal R for reading the time stamp of the TS of the next line is generated (step S7 in FIG. 10). Note that memory 53 (Fig.
  • step S7 in FIG. 10 when receiving the time stamp of the TS (next TS) of the next line, the time comparison circuit 5216 (FIG. 8) in the TS data read timing generation circuit 521 (FIG. 6) Stamp signal R and time counter output from time measurement counter 5213 (Fig. 8)
  • Step S8 in FIG. 10 the TS read timing signal R is output.
  • FIG. 27 (FIG. 9) outputs the TS data read control signal R (step S5 in FIG. 10).
  • the receiving-side memory control circuit 52 repeats the operation of steps S5 to S8 in Fig. 10 (that is, step S9 surrounded by a broken line).
  • the receiving-side reference clock at which the oscillator of the wireless receiving device 50 oscillates is faster than the transmitting-side reference clock at which the oscillator of the wireless transmitting device 40 oscillates (that is, the receiving-side clock frequency of the wireless receiving device 50 is wirelessly
  • the receiving-side clock frequency of the wireless receiving device 50 is wirelessly
  • the reception reference time reception clock frequency
  • the time stamp signal obtained based on the power counter value of the time measurement counter 5213 (Fig. 8).
  • the third embodiment is configured to control the receiving-side memory control circuit 52 (FIG. 6).
  • the CPU 54 in the wireless receiving device 50 identifies the transmitter (corresponding to the wireless transmitting device 40) based on the header information added to the wireless packet. (Step S211 in FIG. 19).
  • the transmitter is identified using, for example, one or both of the MAC address added to the header information of the wireless packet and the device identification information (eg, IP address) unique to the transmitter. If MAC address or IP address is used as device identification information, new information is added to the wireless packet. Since the device identification information can be obtained without adding a character string, the processing load on the wireless transmission device 40 and the wireless reception device 50 can be reduced, and transmission and reception can be performed without increasing the load on the communication band.
  • the CPU 54 (Fig. 5), based on the device identification information of the transmitter, stores in the storage unit (for example, a part of the memory 53 or a part of the memory 53, It is confirmed whether or not the time correction value (the previous time correction value) of the identified transmitter has already been stored in another memory (not shown) (step S212 in FIG. 19). If the time correction value of the identified transmitter (ie, the clock jitter correction value) is already stored in the wireless receiver 50, the CPU 54 (FIG. 5) stores the stored time correction value (clock jitter correction value). The correction value) is set as an initial value in the time correction value storage register 5215 (FIG. 8) in the TS data read timing generation circuit 521 (FIG.
  • the wireless receiver 50 according to the third embodiment has a five-stage table from 0 to 4 (from tableO to table4) as shown in FIGS. 24 and 25, and stores the time correction value.
  • the wireless reception device 50 when there is a time correction value stored in the wireless reception device 50 (for example, a previous time correction value obtained by receiving past data), the stored previous time is used.
  • the reason for using the correction value as the initial value is as follows.
  • the wireless reception device 50 performs clock recovery of the VBR TS.
  • the average data transmission rate of VBR TS is about 20 Mbps. In short time units, the average data transmission rate fluctuates greatly. Therefore, if the evaluation is performed for a relatively long time, the average data transmission rate is almost constant, and the clock jitter value can be estimated. Therefore, in the third embodiment, the minimum measurement time is set to the period of one GOP (about 0.5 seconds).
  • the radio receiving apparatus 50 receives the previous TS reception.
  • the measurement result (previous time correction value) measured at the time of the execution of the clock recovery is stored.
  • the time required for the correction value to converge within a predetermined range (the time required for the time correction value to converge in step S217 in FIG. 19 described later) can be reduced, and the time received by the MEPG2 decoding device can be reduced.
  • the CPU 54 sets the TS memory read control circuit 522
  • the initial value “0” is set in the integration result storage register 5230 (FIG. 9), the TS output number storage register 5232 (FIG. 9), and the measurement time storage register 5234 (FIG. 9) in (FIG. 6).
  • the memory storage data amount integration circuit 5229 (FIG. 9), the TS output number measurement counter 5231 (FIG. 9), and the measurement time measurement counter 5233 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6) are also provided.
  • step S215 in FIG. 19 the CPU 54 sets initial values to various parameters used when calculating a time correction value (hereinafter, referred to as a clock jitter correction value) (step S215 in FIG. 19).
  • CONVF is a convergence determination flag.
  • CONV—CNT is a counter that counts the number of times that the difference value dCORRECTTM of the clock jitter correction value, described later, enters the predetermined convergence area continuously in the stage of calculating each clock jitter correction value (stage).
  • n indicates that when the TS rate used in another embodiment described later changes significantly, the calculation operation of the clock jitter correction value is stopped until the sudden change in the storage capacity of the TS in the memory 53 (FIG. 5) converges. In this case, it is the counter value of the counter that counts the suspension period.
  • the CPU 54 (FIG. 5) measures and sets initial values (step S216 in FIG. 19).
  • the method of measuring and setting the initial value will be described with reference to FIG.
  • the CPU 54 When the reception of the TS is started, the measurement of the initial value is started.
  • the CPU 54 When measuring the initial value, the CPU 54 (FIG. 5) first determines whether the memory 53 (FIG. 5) has started reading the TS. (Step S231 in FIG. 20). When it is confirmed that the reading of the memory 53 (FIG. 5) is started, the CPU 54 (FIG. 5) sets a time for measuring the initial value (initial value measuring time) in the internal timer ( Step S232 in Figure 20). For example, set the initial value measurement time to 0.5 second, which is the time of 1 GOP. Note that the initial value measurement time can be set to a time for a plurality of GOPs.
  • the CPU 54 (FIG. 5) waits until the initial value measurement time set in the timer elapses (step S233 in FIG. 20). After the elapse of the initial value measurement time, the CPU 54 (FIG. 5) sets the integration result storage register 5230 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6), the TS output number storage register 5232 (FIG. 9), and performs measurement.
  • the measurement result stored in the time storage register 5234 (Fig. 9) is read (step S234 in Fig. 20), and then, the integration result storage register 5230 (Fig. 9), the TS output number storage register 5232 (Fig. 9), and The initial value '0' is set in the measurement time storage register 5234 (Fig.
  • step S235 in Fig. 20 the memory storage data amount integration circuit 5229 (FIG. 9), TS output number measurement counter 5231 (FIG. 9), and measurement time measurement counter 5233 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6). ) Is also set to the initial value '0'.
  • the CPU 54 calculates an initial value using various register values. Specifically, the value D stored in the integration result storage register 5230 (FIG. 9) is stored in the measurement time.
  • the integration in the memory storage data amount integration circuit 5229 calculates the difference between the reference capacity F and the memory storage data amount.
  • the output is output as the integration result D in the area force memory storage data amount integration circuit 5229 (FIG. 9) indicated by the hatched portion in FIG. Also,
  • the integration in the memory storage data amount integration circuit 5229 is performed by the integration value meter (not shown) provided in the memory storage capacity integration circuit 5229 (FIG. 9). Based on the control signal generated by the time measurement counter, the difference AF is measured and integrated at regular intervals. With the above processing, the measurement and setting of the initial value MEMSUM are completed.
  • the memory storage capacity Based on a control signal generated by an integration value measurement time generation counter (not shown) provided in an integration circuit 5229 (FIG. 9), the difference AF is measured at regular intervals and integrated.
  • the difference ⁇ F may be measured based on the TS read timing signal output from the TS data read timing generation circuit 521 (FIG. 6).
  • the measurement and setting of the initial value MEMSUM are completed (step S238 in Fig. 20), and the measurement time (TIME [table]) for calculating the time correction value (clock jitter correction value) Is set (step S239 in FIG. 20).
  • the time correction value measured in the past is stored in the radio receiver 50
  • the time correction value is obtained by using the time correction value when the video stream transmission / reception starts. Stream transmission and reception becomes possible.
  • the reference clocks in the radio transmitter 40 and the radio receiver 50 are crystal-accurate (for example, the maximum frequency deviation is about 100 ppm)
  • this is not a problem, but if the reference clock has a frequency deviation of about 1%, Until the clock jitter correction value is within a certain range, the PLL in the MPEG2 decoding circuit is not inserted and the image may be distorted.
  • the clock jitter correction value is brought to the convergence value immediately after the start of transmission / reception by using the previous correction result instead of measuring the clock jitter correction value from the beginning. Therefore, even in the case described above, there is an effect that images can be transmitted and received without being disturbed from the beginning.
  • the measurement time is shortened in order to converge the clock jitter correction value quickly, and the gain of the system when calculating the clock jitter correction value g [table] (Fig. 25) The slope of the straight line). If the measurement time is shortened, the change in the input rate of the input TS becomes a disturbance, and the stability near the convergence value of the clock jitter correction value is low.
  • the control reacts sensitively to the change in the rate of the input TS.
  • the system gain g [table] in calculating the clock jitter correction is increased, the time until convergence is increased, but the stability around the convergence value of the clock jitter correction value is also low. Therefore, in the third embodiment, when calculating the clock jitter correction value, a plurality of stages are provided, and the measurement time, the threshold for determining convergence, and the system gain when calculating the clock jitter correction value are calculated at each stage. By switching, the measurement time is shortened and the system gain g [table] is increased so that convergence is fast at the start of transmission and reception of the TS stream between the wireless transmitter 40 and the wireless receiver 50.
  • the clock jitter correction value converges substantially, the above measurement time is lengthened, disturbance due to a change in TS rate caused by VBR or the like is reduced, and the system gain g [table] is reduced, thereby stabilizing the system. It is configured so that it is possible to perform a game. As a result, the convergence time when calculating the clock jitter correction value can be shortened, and in the region where the clock jitter correction value has converged, the convergence time is not affected by changes in the TS rate caused by VBR and the like. This has the effect of allowing the system to operate stably.
  • the measurement time (TIME [table]) for calculating the time correction value (clock jitter correction value) in step S239 in FIG. 20 is completed, the calculation of the time correction value starts.
  • the CPU 54 (FIG. 5) waits until a predetermined measurement time has elapsed (step S51 in FIG. 21).
  • the measurement time in step S51 of FIG. 21 is the time of one GOP, similarly to the initial value measurement time (step S232 in FIG. 20) used in setting the initial value.
  • the measurement time elapses in step S51 in FIG. 21 first, the previously measured value MEMSUM and the average read rate TSRate are saved as the previous measured value PMEM SUM and the previous average read rate PTSRate (see FIG. 21). 21 steps S52).
  • the CPU 54 (FIG. 5) 30 (Fig. 9), read the measurement results stored in the TS output number storage register 5232 (Fig. 9), and the measurement time storage register 5234 (Fig. 9) (step S53 in Fig. 21), and then store the integration result storage register 5230 (FIG. 9), TS output number storage register 5232 (FIG. 9), and measurement time storage register 5234 (FIG. 9) are set to the initial value '0' (step S54 in FIG. 21).
  • the memory storage data amount integration circuit 5229 (FIG. 9), the TS output number measurement counter 5231, and the measurement time measurement counter 5233 are also set to the initial value “0”.
  • the CPU 54 (FIG. 5) stores the integration result storage register 5230 (FIG. 9) using the above various register values in the same manner as in the case of the initial value measurement (Step S236 in FIG. 20). Store the value D in the measurement time storage register 5.
  • a deviation that is, a difference between the measured value MEMSUM and the initial value PMEMSUM is calculated by the following equation to obtain a clock jitter value dSUM (step S57 in FIG. 21).
  • step S58 a clock jitter correction value is calculated using the calculated clock jitter value dSUM.
  • a difference value dCORRECTTM also referred to as “clock jitter correction difference value” or “dCORRECTTM value”
  • dCORRECTTM value the clock jitter correction difference value
  • the vertical axis shows the clock jitter correction difference value (dCORRECTTM value), and the horizontal axis shows the measured value (dSUMZTSRate).
  • the slope of the straight line corresponds to the system gain g [table] of each table.
  • the clock jitter value dSUM is divided by the average read rate TSRate of the TS. This is due to the following reason.
  • the magnitude of the required clock jitter value (corresponding to the integrated value in the shaded area in FIG. 14) differs between when receiving a TS with a data transfer rate of 5 Mbps and! /. In order to normalize it, it was configured to normalize with the average read rate of TS.
  • the clock jitter correction value calculated previously (CORRECTTM value) and the clock jitter correction difference value calculated this time (dCORRECTTM value) are added to calculate the clock jitter correction value (step S72 in FIG. 22).
  • the calculated dCORRECTTM value is based on the control result already controlled by the time correction value storage register 5215 (FIG. 8), and the clock jitter correction difference value calculated by the above algorithm is the difference. is there. Therefore, when the clock jitter correction value is set in the time correction value storage register 5215 (FIG. 8), the calculated clock jitter correction difference value is added to the currently set clock jitter correction value.
  • FIG. 14 shows a case where the receiving side clock frequency of the wireless receiving device 50 is higher than the transmitting side clock frequency of the wireless transmitting device 40, and the reference clock of the wireless receiving device 50 is faster than the reference clock of the wireless transmitting device 40.
  • the actual clock frequency deviation depends on the accuracy of the oscillator of the wireless transmitter 40 and the oscillator of the wireless receiver 50.If a crystal oscillator is used, the maximum clock deviation is about ⁇ 100 ppm. .
  • the clock jitter value dSUM is drawn in an emphasized manner to make the description easier to understand (that is, the line segment DD).
  • the count value of the time measurement counter 5213 (FIG. 8) in the wireless receiving device 50 advances rapidly, and the memory 53 (FIG. 5)
  • the amount of TS data stored in the Sea urchin) In this case, the deviation between the clock frequency on the receiving side and the clock frequency on the transmitting side is constant (that is, does not fluctuate due to a change in the input rate of the TS, etc.).
  • the shaded portion is the clock jitter value dSUM (a value corresponding to the difference between the above measured value MEMSUM and the above initial value PMEMSUM).
  • the clock jitter correction value CORRECTTM when calculating the clock jitter correction CORRECTTM, is set to be within a predetermined value range (denoted by ⁇ in FIG. 22). Is carried out.
  • the maximum deviation (clock jitter correction value) of the clock frequency generated between the two devices is as follows. The value is within the maximum clock frequency deviation of the crystal that is the oscillator. Therefore, in the third embodiment, the clock jitter correction value is calculated according to the flowchart shown in FIG. 22, and when a correction value exceeding the range of the correction value determined by the crystal frequency accuracy is calculated, it is determined between the two devices.
  • the third embodiment is configured to control the clock jitter correction value CORRECTTM to be within a predetermined value range.
  • the clock jitter correction value CORRECTTM by controlling the clock jitter correction value CORRECTTM by limiting the amplitude within a predetermined range, it is possible to stabilize the system control (clock jitter correction control) of the wireless reception device 50. effective.
  • step S73 it is checked whether the clock jitter correction value CORRECTTM is within a predetermined range (one ⁇ ⁇ COR RECTTM ⁇ ⁇ ). If it is within the predetermined range, the operation of calculating the clock jitter correction value ends.
  • the clock jitter correction value CORRECTTM is obtained.
  • extreme clock jitter correction is not performed and MPEG2 decoding is not performed.
  • the entire system including the circuit can be operated stably.
  • the clock synchronization does not deviate beyond a predetermined value, the jitter of the TS stream can be suppressed to a predetermined value or less, and the overflow and underflow of the memory 53 can be suppressed.
  • the CPU 54 sets the calculated clock jitter correction value CORRECTTM in the time correction value storage register 5215 in the TS data read timing generation circuit 521 (FIG. 6). (Step S59 in FIG. 21).
  • the CPU 54 determines whether the clock jitter correction value CORRECTTM has converged (step S60 in FIG. 21).
  • the convergence determination flow of the clock jitter correction value CORRECTT M will be described with reference to FIG.
  • FIG. 24 shows the convergence determination threshold (CONV [tabl e]) at each stage.
  • CRCTML is a predetermined constant. As shown in Fig. 24, the threshold value at each stage decreases as the stage goes up (clock jitter correction value CORRECTTM moves toward convergence).
  • the transmission and reception of the video stream will start for a while (wireless transmission (Until the deviation of the clock frequency between the device 40 and the wireless receiving device 50 is reduced to a predetermined range.) Since the TS jitter cannot be sufficiently absorbed, clock synchronization can be performed by the MEPG2 decoding circuit. It is not possible and the displayed image is disturbed. Therefore, in the third embodiment, the convergence determination stage is divided into five stages, and the convergence accuracy of the clock jitter value is gradually increased.
  • the clock jitter value is quickly and quickly drawn to the vicinity of the convergence area, so that the period during which the clock is not synchronized by the MEPG2 decoding circuit and the displayed image is disturbed is minimized.
  • the clock jitter correction value converges, there is an effect that clock synchronization can be compensated by a stable operation with respect to disturbance caused by a change in TS rate or the like.
  • the power described when the convergence determination stages are controlled in five stages is controlled.
  • the present invention is not limited to this. For example, two stages, three stages, ten stages, etc. The same effect can be obtained by setting other than five levels.
  • the parameters of each stage are configured to be different from each other.
  • the present invention is not limited to this.
  • the convergence determination condition is switched from table3 (tableO-table2 has the same value). The same effect can be obtained even if the configuration is adopted.
  • step S81 If it is determined in step S81 that the clock jitter correction difference value dCORRECTTM does not fall within the predetermined range, the CPU 54 (FIG. 5) sets the variable CONV-CNT to 0 and ends the convergence determination operation (FIG. 23). Step S82). On the other hand, if the clock jitter correction difference value dCORRECTTM is within the predetermined range in step S81, the CPU 54 (FIG. 5) sets 1 to CONV-CNT (step S83 in FIG. 23) and converts the result to CONV-CNT. — Compare with NUM [tabl e] (Step S84 in Figure 23). If the result of this comparison is less than CONV-NUM [table], the convergence determination ends.
  • the convergence determination flag (CONVF) is set to "1"
  • CONV-CNT is set to "0". The determination operation ends.
  • the clock jitter correction difference value dCORRECTTM is within a predetermined range continuously plural times, it is determined that the clock jitter correction value CORRECTTM has converged.
  • the clock jitter correction difference value dCORRECTTM accidentally falls within the predetermined range due to a factor such as a TS rate change even though the clock jitter correction value CORRECTTM has not converged. it can.
  • the convergence determination of the clock jitter correction value CORRECTTM can be reliably performed, and the system can be operated stably.
  • the clock jitter correction difference value dCORRECTTM falls within a predetermined range continuously plural times. If the clock jitter correction value CORRECTTM is determined to have converged, the present invention is not limited to this.For example, if the clock jitter correction value CORRECTTM is calculated continuously within a predetermined threshold range, the convergence may occur. The same effect can be obtained even if it is determined that it has been performed.
  • step S62 the table value is compared with a predetermined value
  • 8 4 in the third embodiment) (step S62 in FIG. 21), and if it exceeds ⁇ , the table value is set to j8 (step S62). Step S63 in FIG. 21). In the third embodiment,
  • the CPU 54 FIG.
  • step S64 in FIG. 21 sets a measurement time (step S64 in FIG. 21).
  • the CPU 54 (FIG. 5) detects whether or not the reception of the stream from the wireless transmission device 40 has been completed, and if not, calculates the next clock jitter correction value. Then, wait for the measurement time set in step S64 to elapse (step S51 in FIG. 21), and calculate the clock jitter correction value again.
  • the convergence determination stage (table value) is equal to or greater than ⁇ (step S219 in FIG. 19). If the table value is less than ⁇ , the TS reception operation ends. On the other hand, if the table value is greater than or equal to ⁇ , the current table value and the clock jitter correction value CORRECTTM are stored (step S220 in FIG. 19), and the TS reception operation ends.
  • the time measurement counter control circuit 5214 in the TS data read timing generation circuit 521 (FIG. 6), the time is measured at predetermined time intervals (every 100 ms in the third embodiment).
  • the output value of the time measurement counter 5213 is corrected by adding the clock jitter correction value CORRECTTM stored in the correction value storage register 5215 (Fig. 8) to the count value of the time measurement counter 5213.
  • the case shown in FIG. 14 is when the receiving clock frequency in the wireless receiving device 50 is higher than the transmitting clock frequency in the wireless transmitting device 40, and the amount of data stored in the memory 53 (FIG. 5) is decreasing.
  • the time measurement counter 5213 closes once every 100 ms.
  • the time is returned by the clock jitter correction value CORRECTTM (the time is forcibly delayed.) O
  • the operation time based on the clock frequency in the wireless receiver 50 can be reduced.
  • the operation time based on the clock frequency in the wireless transmission device 40 can be approached.
  • time measurement counter 5213 in clock recovery (clock jitter correction) in radio receiving apparatus 50, time measurement counter 5213 (FIG. 8) in TS data read timing generation circuit 521 (FIG. 6) is used. ), The time correction value (clock jitter correction value) stored in the time correction value storage register 5215 (Fig. 8) can be adjusted at regular intervals as an offset. Appropriate clock regeneration can be realized without changing the system clock frequency in the device 50. Therefore, if the wireless receiving device 50 of the third embodiment is used (that is, if the data receiving method of the third embodiment is used), each of the TSs to which a plurality of wireless transmitting devices have also been transmitted is stored in the memory 53 (FIG. 5). And the time measurement counter 5213 (Fig. 8) corresponding to each storage area. With such a configuration, there is an effect that clock recovery of a plurality of received TSs can be performed independently.
  • the wireless receiving device 50 when the data receiving method according to the third embodiment (the wireless receiving device 50 according to the third embodiment) is used, it is possible to receive a VBR TS transmitted via a wireless communication having jitter.
  • the clock can be synchronized between the wireless transmission device 40 and the wireless reception device 50, and the memory 53 (FIG. 5) in the wireless reception device 50 can be controlled without underflow or overflow. It is possible to output TS continuously. Therefore, when the TS of the MPEG2 system is decoded and reproduced by the receiving device, there is an effect that the MPEG2 data can be reproduced without interrupting the video.
  • receiving side memory 53 has a plurality of storage areas, so that one wireless receiving device 50 Packet data output from a number of data transmitting devices can be received, and the effect is that data can be output continuously without causing underflow or overflow for each received packet data. Also, if the receiving memory 53 Since the storage area is provided, a plurality of streams can be handled with a simple circuit configuration, and there is an effect that the circuit scale can be reduced, and power consumption and manufacturing cost can be reduced. Further, as described above, since the clock jitter value depends on the deviation of the system clock frequency, the value becomes almost constant when the device is specified.
  • the gain (gradient of the straight line indicating the conversion table) for calculating the clock jitter correction value is increased. Save time. Then, after the clock jitter correction value is drawn within a certain convergence range, the gain is reduced and the system stability is emphasized. As a result, the time for drawing the clock jitter correction value to within the convergence range can be reduced, and the radio receiving apparatus 50 can be operated stably after the clock jitter correction value is within the convergence range.
  • the reason for increasing the measurement time is to increase the measurement time to improve the accuracy of the measurement value, and to allow the wireless reception device 50 to operate stably after the convergence of the clock jitter correction value.
  • the clock jitter value converges, since the PLL control or the like is not employed, it is necessary to continuously update the clock jitter correction value when receiving data.
  • FIG. 26 is a flowchart showing an operation of the radio receiving apparatus according to Embodiment 4 of the present invention when calculating a clock jitter correction value.
  • FIG. 27 is a flowchart illustrating a convergence determination operation when calculating a clock jitter correction value in the wireless reception device according to the fourth embodiment.
  • FIG. 28 is a diagram illustrating an example of a measurement time used in each correction value calculation stage and a threshold value table used for convergence determination in Embodiment 4.
  • FIG. 4 a flow for limiting the correction range of the clock jitter correction difference value dCORRECTTM (also referred to as “dC ORRECTTM value”) is newly added as compared with the third embodiment! .
  • the data receiving method according to the fourth embodiment is the same as the data receiving method according to the third embodiment except for the operation flow when calculating the clock jitter correction value and the flow for determining whether the clock jitter correction value converges.
  • the third embodiment and the fourth embodiment have the following two differences.
  • the dCORRECTTM value calculated when calculating the clock jitter correction value Is limited. This is for the following reasons.
  • the TS input in this system targets VBR instead of CBR (fixed bit rate). Therefore, for clock synchronization of a system targeting VBR, the dCORRECTTM value calculated when calculating the clock jitter correction value includes the clock jitter value due to the clock frequency deviation between the wireless transmitter 40 and the wireless receiver 50. In addition to this (see the shaded area in Fig. 14), this also includes fluctuations in the TS reception rate caused by VBR, the effects of wireless packet retransmission control in wireless sections, and the like.
  • the amplitude of the dCORRECTTM value calculated when calculating the clock jitter correction value is limited. Provided. As a result, even if the reception rate of the TS fluctuates based on VBR and the dCORRECTTM value changes greatly, the value is clipped within a predetermined range, and therefore the clock jitter correction value deviates significantly from the original value. Clock jitter can be corrected without the need.
  • the second difference is that an observer-one-bar OBS is introduced in the flow for determining the convergence of the clock jitter correction value.
  • the clock jitter correction value itself is used as the convergence determination condition.
  • the accuracy of the convergence determination is improved by introducing an observer. Specifically, a filter for extracting a low-frequency component of the clock jitter correction value is provided, and the convergence of the clock jitter correction value is determined using the filter output. As a result, it is possible to minimize the influence of disturbances such as fluctuations in the TS reception rate and retransmission control of wireless packets in a wireless section due to the above-described VBR, and to determine the convergence of the clock jitter correction value. .
  • FIGS. 1 to 10, FIG. 13, FIG. 14, and FIGS. 18 to 25 used in the above third embodiment are also referred to.
  • steps that perform the same processing as the steps in FIGS. 22 and 23 are denoted by the same reference numerals.
  • the CPU 54 FIG. 5
  • the radio reception device 50 transmits the TS (the radio transmission device) based on the header information added to the radio packet. (Equivalent to 40) (see step S in FIG. 19). 211).
  • the transmitter is identified using, for example, one or both of the MAC address added to the header information of the wireless packet and the device identification information (eg, IP address) unique to the transmitter.
  • the CPU 54 (FIG. 5) in the wireless receiving device 50 stores the storage unit (for example, a part of the memory 53, Alternatively, it is confirmed whether or not the time correction value of the transmitter identified in the past (also referred to as “previous time correction value”) is already stored in another memory (not shown) (FIG. 19).
  • the CPU 54 (FIG. 5) stores the stored previous time correction value.
  • the initial value is set in the time correction value storage register 5215 (FIG. 8) in the TS data read timing generation circuit 521 (FIG.
  • the initial value '0' is set (step S215 in FIG. 19).
  • the memory storage data amount integration circuit 5229 (FIG. 9), TS output number measurement counter 5231 (FIG. 9), and measurement time measurement counter 5233 (FIG. 9) in the TS memory read control circuit 522 (FIG. 6) ,
  • the initial value '0' is set.
  • the CPU 54 sets initial values to various parameters CONVF, CONV—CN ⁇ , n used when calculating the time correction value (step S215 in FIG. 19).
  • CONVF is a convergence determination flag.
  • the convergence determination flag CONVF is set to '1' and CONV-CNT is At the stage of calculating each clock jitter correction value, a count value of a counter that counts how many times a difference value dCORRECTTM of a clock jitter correction value described later continuously enters a predetermined convergence region, where n is If the TS rate changes significantly, the TS in the memory 53 (Fig. 5) When the calculation operation of the clock jitter correction value is stopped until the rapid change of the storage capacity converges, this is a counter value of a counter that counts the stop period.
  • step S216 in FIG. 19 the initial value is measured and set based on the flow shown in FIG.
  • the CPU 54 (FIG. 5) starts calculating the clock jitter correction value.
  • the operation at the time of calculating the clock jitter correction value will be described with reference to FIG.
  • the CPU 54 (FIG. 5) waits until a predetermined measurement time elapses (step in FIG. 21). S51).
  • step S51 When the measurement time elapses in step S51, the previously measured value MEMSUM and average reading rate TSRate measured in step S52 are saved to PMEMSUM and PTSRate. Then, in step S53, the CPU 54 (FIG. 5) stores the integration result storage register 5230 (FIG. 9), the TS output number storage register 5232 (FIG. 9), and the measurement time storage register 5234 (FIG. 9). The measured result is read and the integration result storage register 5230 (Fig. 9), TS output number storage register 5232 (Fig. 9), and measurement time storage register 5234 (Fig. 9) are initialized to '0' in step S54. Set to. At this time, the memory storage data amount integration circuit 5229 (FIG.
  • the CPU 54 calculates the measured value MEMSUM and the average read rate TSRate using the various register values in the manner described in Embodiment 3 (steps S55 and S55 in FIG. 21). And step S56).
  • step S57 a deviation (ie, difference) between the measured value MEMSUM and the initial value PMEMSUM is calculated, and a clock jitter value dSUM is calculated.
  • step S58 the clock jitter correction value CO RRECTTM is calculated using the calculated clock jitter value dSUM.
  • the clock jitter correction value calculation flow according to the fourth embodiment will be described with reference to FIG.
  • step S71 similarly to the third embodiment, the clock jitter correction difference value dCORRECTTM is calculated using the clock jitter value dSUM.
  • step S91 compares the absolute value of the amplitude with a predetermined constant dCRCTLIM [table] in step S91. If the absolute value exceeds dCRCTLIM [table], the amplitude is limited. To do. Specifically, if the clock jitter correction difference value dCORRECTTM is positive in step S92,
  • the correction range of the clock jitter correction value is limited, so that the clock jitter correction value is limited.
  • Control can be performed so that the value does not greatly deviate from the predetermined range.
  • the clock jitter correction value can be controlled within the range determined in each convergence determination stage, so that the system can be operated stably.
  • the clock jitter value dSUM can be quickly converged immediately after the start of TS reception, and the clock jitter correction value may be significantly disturbed at the converged stage. There is an effect that even when is input, it can be kept within a predetermined range.
  • the clock jitter correction value is calculated by adding the previously corrected clock jitter correction value and the currently calculated clock jitter correction difference value dCORRECTTM (step in FIG. 26). S72). This is because the calculated clock jitter correction difference value is already controlled by the time correction value storage register 5215 (FIG. 8) and is based on the control result. The jitter correction difference value is the difference. Therefore, the time correction value storage register 5 When setting the clock jitter correction value to 215 (Fig. 8), the calculated clock jitter correction difference value is added to the currently set clock jitter correction value.
  • the clock jitter correction value CORRECTTM when calculating the clock jitter correction value, is in a predetermined value range (denoted by ⁇ in FIG. 26). Clipping is performed in step S73—step S76 so that Specifically, in step S73, it is checked that the CORRECTTM value is within a predetermined range (1 ⁇ ⁇ CORRECTTM ⁇ ⁇ ). If it is within the predetermined range, the operation of calculating the clock jitter correction value ends. On the other hand, if the CORRECTTM value is outside the predetermined range, it is checked in step S74 whether the CORRECTTM value is positive.
  • the CPU 54 (FIG. 5) stores the calculated clock jitter correction value in the time correction value storage register 5215 in the TS data read timing generation circuit 521 (FIG. 6). Set (Step S59 in FIG. 21).
  • the CPU 54 (FIG. 5) determines whether the clock jitter correction value has converged (step S60 in FIG. 21).
  • the convergence determination flow of the clock jitter correction value according to the fourth embodiment will be described using FIG. 27 and FIG.
  • the observer OBS is used to determine the convergence of the clock jitter correction value.
  • the calculated clock jitter correction value is input to a low-pass filter having a relatively large time constant! ⁇ , and the low-frequency component is extracted. Then, the convergence of each convergence stage is determined using the extracted low-frequency component of the clock jitter correction value.
  • the CPU 54 (FIG. 5) sets the clock jitter correction value in the time correction value storage register 5215 in the TS data read timing generation circuit 521 (FIG. 6).
  • a convergence determination is performed.
  • the observer OBS measured last time is retracted as POBS in step S101.
  • the observer OBS is not calculated immediately after the start of TS reception. '0' is substituted for POBS.
  • the convergence determination is performed by extracting the low-frequency component of the clock jitter correction value as described above. Therefore, in the fourth embodiment, only the extraction of the low-frequency component of the clock jitter correction value is performed for the predetermined number of times immediately after receiving the TS without performing the convergence determination of the clock jitter correction value (step in FIG. 27). S102).
  • step S102 the convergence determination operation of the clock jitter correction value is binosed in step S102. If it is determined in step S102 that the execution of the clock jitter correction operation has not been completed for a predetermined number of times (for example, 10 times), the CPU 54 (FIG. 5) performs the first time after the initialization in step S104. Is determined. If this is the first process after initialization, the CORRECTTM value is assigned to the observer OBS as an initial value (step S105 in FIG. 27). If power is not applied immediately after initialization, the observer OBS is calculated according to the following equation to extract the low-frequency component of the clock jitter correction value (step S106 in FIG. 27).
  • step S102 in FIG. 27 After the above process is repeated a predetermined number of times and the initial setting of the observer OBS is completed, next, the convergence determination of the clock jitter correction value is started (step S102 in FIG. 27).
  • the CPU 54 calculates the observer-one OBS in step S103.
  • the time constant at the time of calculating the observer OBS in step S106 and the time constant at the time of calculating the observer OBS in step S103 indicate the same force. The same effect can be obtained even if the time constant of step S106 is made smaller than the time constant of step S103.
  • the time constant in step S103 is set to the same value in each convergence stage as shown in FIG. 27. The force is not limited to this. The same effect can be obtained even if the time constant for calculating the OBS is set large.
  • the CPU 54 checks whether the OBS-POBS I is within a predetermined range (OBSCONV [table]) ( Step S107 in FIG. 27).
  • FIG. 28 shows the convergence determination threshold (OBSCONV [table]) at each stage.
  • OBSCRCTML is a predetermined constant.
  • the threshold value at each stage decreases as the stage goes up (clock jitter correction value approaches convergence), as in the third embodiment.
  • the parameters of each stage are not limited to the forces set as shown in FIG.
  • step S107 If it is determined in step S107 that IOBS-POBS
  • the convergence determination flag (CONVF) is set to 1, and CONV-CNT is set to 0 to terminate the convergence determination operation.
  • the CPU 54 detects whether the reception of a stream of as many as 40 wireless transmission devices has been completed, and if not completed, calculates the next clock jitter correction value in step S64. Wait for the measurement time set in to elapse (step S51 in FIG. 21), and calculate the clock jitter correction value again.
  • the stream reception has been completed, it is determined whether the convergence determination stage (table value) is equal to or greater than ⁇ (step S219 in FIG. 19). If it is less than ⁇ , the TS reception operation ends. On the other hand, if it is ⁇ or more, the current table value and clock jitter correction value are stored (see FIG. 19). Step S220), end the TS receiving operation.
  • the clock reproduction method using the clock jitter correction value is the same as that of the third embodiment, and thus the description is omitted.
  • the calculation of the clock jitter correction value and the determination of the convergence of the clock jitter correction value are performed as described above. Therefore, when calculating the dCORRECTTM value, even if a large external disturbance is input, Since the correction range of the clock jitter correction value is limited, the clock jitter correction value does not greatly deviate from the predetermined range. Therefore, the clock jitter correction value can be controlled within the range determined in each convergence determination stage, and the system can be operated stably. In addition, by introducing an observer as described above when determining the convergence of the clock jitter correction value, the convergence determination of the clock jitter correction value can be performed without erroneous determination even when a large external disturbance is input.
  • the radio transmitting apparatus 40 Since the clock synchronization between the wireless receiving devices 50 can be stably achieved, the TS can be continuously output without causing underflow or overflow. Therefore, when the TS of the MPEG2 system is decoded and reproduced by the receiving device, there is an effect that the MPEG2 data can be reproduced without interrupting the video.
  • FIG. 29 is a flowchart illustrating an operation of calculating a clock jitter correction value in radio receiving apparatus 50 according to Embodiment 5 of the present invention.
  • the clock jitter correction value is forcibly offset according to the amount of TS stored in the memory 53 (FIG. 5).
  • Embodiment 3 is different from Embodiment 3 in that a flow for controlling the value to be within a predetermined range is added. By adopting such a configuration, even after the clock jitter correction value has converged, the clock jitter correction can be performed more stably. Will be able to Hereinafter, the principle of the fifth embodiment will be briefly described with reference to FIG. FIG.
  • the reference clock of the wireless receiving device 50 in which the receiving clock frequency of the wireless receiving device 50 is higher than the transmitting clock frequency of the wireless transmitting device 40 is faster than the reference clock of the wireless transmitting device 40.
  • the clock jitter correction value when the clock jitter correction value is calculated, the average TS number temporarily stored in the memory 53 (FIG. 5) gradually decreases until the clock jitter correction value converges.
  • the receiving clock frequency of the wireless receiving device 50 is lower than the transmitting clock frequency of the wireless transmitting device 40, the average number of TSs temporarily stored in the memory 53 (FIG. 5) gradually increases. To go.
  • the clock jitter correction value converges at a position where the maximum value of the storage capacity of the TS temporarily stored in the memory 53 (FIG. 5) is lower than the position F in the figure. .
  • the memory 53 (FIG. 5) underflows.
  • the clock jitter correction difference value also referred to as “dCORRECTTM value”
  • control is performed using only the deviation between PMEMSUM and MEMSUM. This occurs because the average memory in Fig. 5) is controlled at a skewed position, not at the center of the number of TSs.
  • the offset is forcibly adjusted to the clock jitter correction value to become the center of the average storage TS memory in the memory 53 (FIG. 5). By performing such control, the calculation control of the clock jitter correction value is performed so as to be able to cope with the change in the average rate of the input TS.
  • step S216 the CPU 54 (FIG. 5) starts the clock jitter correction operation.
  • step S51 the measurement time has elapsed. After the measurement time has elapsed, the CPU 54 (FIG.
  • a predetermined value the upper limit of the MEMSUM value
  • step S113 if the measured value MEMSUM is larger than the predetermined value (upper limit of the MEMSUM value)! /, The operation of calculating the correction value of the clock jitter correction value using the numerical value (COMPTM) predetermined for the current CORRECTTM value is terminated ( Step S113 in FIG. 29).
  • step S113 if the offset value is forcibly added to the CORRECTTM value through the present routine at the time of the previous calculation of the CORRECTTM value, the CORRECTTM value is output as it is without performing any processing. The flow is not shown.
  • step S112 determines whether the measured value MEMSUM is smaller than the predetermined value (the upper limit of the MEMSUM value). If it is determined in step S112 that the measured value MEMSUM is smaller than the predetermined value (the upper limit of the MEMSUM value), then in step S114 the measured value MEMSUM is reduced to the predetermined value (the lower limit of the MEM SUM value). ) Is smaller! If the value is smaller than the predetermined value (the lower limit of the MEMSUM value), a predetermined numerical value (COMPTM) is subtracted from the current CORRECTTM value, and the correction value calculation operation ends (step S115).
  • COMPTM predetermined numerical value
  • the CORRECTTM value is output without any processing (note that the CORRECTTM value is output as it is). Row is not shown. If the measured value MEMSUM is larger than the predetermined value (the lower limit of the MEMSUM value) in step S114, the clock clock is calculated in step S116 according to the clock jitter correction value calculation flow shown in FIG. 22 described in the third embodiment. Calculate the jitter correction value.
  • the offset is forcibly applied to the CTTM value in step S113 or step 3115 in the previous clock jitter correction value calculation in step S113 or step 3115. If it has been added, as shown in step 72 in FIG. 22, it is necessary to subtract the forcibly added offset value from the current CORRECTTM value instead of calculating the dCORRECTTM value to the current CORRECTTM value from the current CORRECTTM value. To be configured. In this way, in the first stage of returning to the normal clock jitter correction value calculation flow, the calculation of the clock jitter correction value is masked, and the forcibly added offset value is added to the current CORRE CTTM value. In the above control, the offset value added to the converged CORRECTTM value does not cause disturbance, which has the effect of stably controlling the system.
  • Embodiment 5 when calculating the clock jitter correction value, according to the flow shown in FIG. 29, if the clock jitter correction value has converged, the offset of the clock jitter correction value is forcibly set. Since the control is performed so that the center of the number of TS stored in the memory 53 (Fig. 5) is maintained, the clock jitter correction value calculation control ( This is effective in performing control without memory underflow or overflow.
  • FIG. 30 is a flowchart showing an operation of the radio receiving apparatus according to Embodiment 6 of the present invention when calculating a clock jitter correction value.
  • the TS reception rate is newly monitored, and when the TS reception rate greatly changes, the flow for calculating the clock jitter correction value and masking the clock jitter correction value convergence determination is added. Difference from Embodiment 3 described above. As described above, for example, when the broadcast program is switched and the received stream is H When the D stream (20 Mbps) power also changes to the SD stream (6 Mbps), the measured value MEMSUM (also referred to as “MEMSUM value”) changes significantly in the third embodiment. This is due to changes in the average receive rate of the received stream, not due to clock jitter values.
  • MEMSUM also referred to as “MEMSUM value”
  • Embodiment 3 (FIG. 21)
  • the clock jitter correction value deviates greatly. Therefore, the sixth embodiment focuses on the change in the measured TS average rate, and when the change is large, masks the clock jitter correction calculation operation, thereby stably operating the system.
  • step S216 the CPU 54 (FIG. 5) starts the clock jitter correction operation.
  • step S51 the measurement time has elapsed. After the measurement time elapses, the CPU 54 (FIG.
  • the CPU 54 (FIG. 5) calculates the measured value MEMSUM, the average read rate TSRate, and the clock jitter value dSUM, and calculates the correction value (steps S52 to S57 in FIG. 30).
  • step S121 the CPU 54 (FIG. 5) determines the force at which the TS rate has significantly changed in step S121 (FIG. 30). If it is determined that the TS average rate has changed significantly, '0' is input to n in step S123. On the other hand, if it is determined that there has not been a large change, the value of n is incremented by one (step S122 in FIG. 30). And Then, it is determined in step SI24 whether n exceeds a predetermined value (N). If n exceeds the predetermined value N, a clock jitter correction value calculation flow from step S58 is performed. On the other hand, if n is equal to or smaller than the predetermined value N, the flow of calculating the clock jitter correction value is skipped, and the flow of calculating the clock jitter correction value is terminated.
  • N a predetermined value
  • the sixth embodiment controls the clock jitter correction value calculation flow as described above, even when the TS reception rate greatly changes, the clock jitter correction value calculation and the clock jitter correction value convergence determination are masked. For example, when the broadcast program is switched and the receiving stream changes from HD stream (20 Mbps) to SD stream (6 Mbps)! However, there is an effect that the system can be operated stably without the clock jitter correction value being largely deviated.
  • the correction of the clock jitter value is masked a predetermined number of times after the TS rate greatly changes. This is for the following reason. As described above, the received TS is read from the memory 53 (FIG. 5) based on the time stamp information added to the head of the TS.
  • the change in the received TS rate is not limited to the force calculated based on the change in the number of TSs read from the TS output number storage register 5232. Even if a counter for measuring the number of TS input to the memory 53 is prepared and the receiving TS rate is determined based on the counter value of the counter for measuring the number of TS input, the receiving TS rate can be determined. Since a change can be detected, a large change in the received TS rate can be detected, and the calculation of the clock jitter correction value is masked until the control point in the memory 53 is stabilized, thereby stabilizing the system. There is an effect that can be operated. Further, the change in the reception TS rate is not limited to the above.
  • the reception TS rate greatly changes even when the normal reproduction power is switched to the high-speed reproduction in D-VHS. Even in such a case, there is an effect that the system can be operated stably by controlling as described above. [0148] Embodiment 7.
  • FIG. 31 is a flowchart showing an operation of the radio receiving apparatus according to Embodiment 7 of the present invention when calculating a clock jitter correction value.
  • the remaining memory integration difference value clock jitter value dSUM
  • the clock jitter value dSUM changes significantly
  • a point where a flow for masking the clock jitter correction value calculation and the clock jitter correction value convergence judgment is added is different from the third embodiment (FIG. 21).
  • MEMSUM also referred to as “M EMSUM value” greatly changes.
  • Embodiment 7 is configured to detect a change in the average TS rate of the received stream using the clock jitter value dSUM. (In Embodiment 6, the determination is made based on the received TS rate.)
  • step S216 the CPU 54 (FIG. 5) starts the clock jitter correction operation.
  • step S51 the measurement time has elapsed. After the measurement time has elapsed, the CPU 54 (FIG.
  • step S133 it is determined whether the clock jitter value dSUM has changed significantly. If it is determined that the clock jitter value dSUM has changed significantly, '0' is input to n in step S133. On the other hand, if the force is not significantly changed, the value of n is incremented by one (step S1 in FIG. 31).
  • step S134 it is determined in step S134 that n exceeds the predetermined value N. If n exceeds the predetermined value N, a clock jitter correction value calculation flow from step 58 is performed. On the other hand, if n is equal to or smaller than the predetermined value N, the flow of calculating the clock jitter correction value is skipped, and the operation of calculating the clock jitter correction value ends.
  • the clock jitter correction value calculation flow is controlled as described above. Therefore, even when the clock jitter value dSUM (TS reception rate) greatly changes, the clock jitter correction value calculation and the calculation are performed. Since the clock jitter correction value convergence judgment is masked, for example, even if the broadcast program switches and the received stream changes from an HD stream (20 Mbps) to an SD stream (6 Mbps), a system that does not greatly deviate from the clock jitter correction value is stable. There is an effect that can be operated.
  • the correction of the clock jitter value is masked a predetermined number of times. This is for the following reason.
  • the power of the memory 53 (FIG. 5) is also read based on the time stamp information added to the beginning of the TS. Therefore, when the average reception rate of the TS greatly changes, the control points in the memory 53 change as described in the sixth embodiment. Therefore, in the seventh embodiment, when the received TS rate greatly changes, the system is operated stably by masking the calculation of the clock jitter correction value until the control point in the memory 53 is stabilized. It can be configured as follows.
  • the force configured to mask the operation of calculating the clock jitter correction value based on the amplitude of the clock jitter value dSUM is not limited to this.
  • the operation illustrated in FIG. As shown in the flow (steps S141-S144), if the overflow or underflow of the memory 53 (Fig. 5) is detected during the calculation of the clock jitter correction value, the predetermined number of times and the clock jitter correction value Is configured to mask the calculation of In this case, it is possible to stably control the system in which the clock jitter correction value does not largely deviate.
  • Embodiment 17 described above a case where a 4-byte time stamp is added to the beginning of a 188-byte TS and transmitted as shown in FIG. 4 has been described.
  • the scope of the device (wireless receiver) and data receiving method is not limited to such cases.
  • a 2-byte time stamp is added, or a random error that occurs during wireless transmission is corrected.
  • a change such as adding an error correction code such as Reed's Solomon code after the 192 bytes of data shown in FIG. 4 may be made.
  • the error correction code may be added to only the TS, or may be added to each of the time stamp and the TS.
  • the number of TSs with time stamps is set to a predetermined number (7 TSs).
  • a wireless packet may be configured by collecting TSs, or a wireless packet may be configured by collecting six or less TSs.
  • the length of the packet to be transmitted may be changed according to the packet error rate in the wireless section. For example, when the packet error rate is high, TS can be transmitted and received efficiently if the wireless packet length is shortened and the overhead due to retransmission control is controlled as small as possible.
  • the wireless receiving device 50 handles a maximum of two TSs
  • the data receiving device (wireless receiving device) and the data receiving method of the present invention are described. The scope of application is not limited to such a case.
  • Three or more TSs can be handled at the same time.
  • a storage area for the maximum number of TSs to be handled is secured in the memory 53 (FIG. 5), and each storage area is stored. If the read timing of the TS stored in the memory 53 (Fig. 5) is generated using the TS data read timing generation circuit 521 (Fig. 6) corresponding to the TS, clock recovery (clock jitter) is performed for each received TS. Correction) can be performed.
  • the average transmission rate of the received packet is stored in the memory 53.
  • the data receiving device (wireless receiving device) and the applicable range of the data receiving method of the present invention are not limited to such a case.
  • the number of packets when writing the TS in the received wireless packet to the memory 53 may also be calculated.
  • the average transmission rate of the received packet may be obtained when it is directly received by the wireless LAN module 51 (FIG. 5).
  • the power receiving apparatus (wireless receiving apparatus) of the present invention has been described in the case where a MAC address or an IP address is used for device identification of a transmitter (wireless transmitting apparatus).
  • the applicable range of the data receiving method are not limited to such a case, and other device-specific information may be used as long as the information is determined one-to-one with the transmitter.
  • the measurement time is set to the period of 1 GOP (0.5 seconds).
  • the applicable range of the receiving device (wireless receiving device) and the data receiving method is not limited to such a case, and the measurement time may be set to another value such as 1 second or 2 seconds.
  • Embodiments 17 to 17 the case where the time correction interval of the time measurement counter 5213 (FIG. 8) in the TS data read timing generation circuit 52 1 (FIG. 6) is set to 100 ms has been described.
  • the application range of the data receiving device (wireless receiving device) and the data receiving method of the present invention is not limited to such a case, and may be set to another value such as 10 ms or 200 ms. Oscillator, or may be determined based on the accuracy of the oscillator
  • Embodiments 17 to 17 the case has been described where the TS of the MPEG2 system is transmitted via a wireless network having jitter.
  • the data receiving apparatus wireless receiving apparatus
  • the application range of the receiving method is not limited to such a case.
  • PES Packetized Elementary Stream
  • Embodiments 17 to 17 the case where the wired network is a system compliant with the IEEE 1394 standard and the wireless network is a system compliant with the IEEE 802.11a standard has been described.
  • the application range of the data receiving device (wireless receiving device) and the data receiving method is not limited to such a case.
  • the data receiving apparatus and the data receiving method according to the present invention include a network related to IEEE802.11, in which network jitter (clock jitter) is not guaranteed when data is transmitted and received, such as a wireless network, a network using Ethernet,
  • the present invention can be applied to other wireless networks such as a network using ultra wide band (UWB) communication, a network using Bluetooth, and the like.
  • the data receiving apparatus and the data receiving method of the present invention can be applied to a wired network such as high-speed power line communication (PLC: Power Line Control) or communication using an RF line.
  • PLC Power Line Control
  • the power receiving apparatus (wireless receiving apparatus) according to the present invention has been described in the case where the wireless transmitting / receiving apparatus constitutes a part of a wired network conforming to the IEEE1394 standard.
  • the applicable range of the data reception method is not limited to such a case.
  • a wireless transmission / reception device to which TS is directly input, or a radio to which analog video signal or digital video signal is input with built-in MPEG2 encoder It can be applied to a network composed of transmitting and receiving devices.
  • the present invention can be applied to an audio visual home network system using a jittery network such as a wireless LAN, a video monitoring system that distributes a video stream, and the like.
  • a jittery network such as a wireless LAN, a video monitoring system that distributes a video stream, and the like.

Landscapes

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Abstract

　ジッタを有するネットワークを介してＭＰＥＧ２システムのＴＳのような映像、音声データにより構成されるストリームをリアルタイム伝送、あるいは受信する際、ＶＢＲのＴＳについても十分なクロック再生を行うことができる受信装置（５０）を得る。受信したパケットデータをメモリ（５３）に記憶し、受信したパケットデータに付加された時刻情報をもとにパケットデータを出力する際、メモリ（５３）に一時記憶されている受信パケットの量の積分結果、処理した上記受信パケット数、及び上記受信パケットの量を積分している時間を計測しその計測結果をもとに、送信装置と受信装置間のクロック周波数の偏差を計算し、該クロック周波数の偏差計算結果をもとに上記受信パケットの読み出しタイミングオフセットを得るように制御する。

Description

明 細 書
データ受信装置及びデータ受信方法
技術分野
[0001] 本発明は、例えば、 MPEG (Motion Picture Experts Group) 2システムにお けるトランスポートストリーム (TS)のような映像 ·音声データを受信するデータ受信装 置及びデータ受信方法に関するものである。
背景技術
[0002] TSのようなストリームを無線伝送するデータ伝送システムに対する要望がある。例 えば、データ記録再生装置内の符号ィ匕装置から出力される TSを、無線ネットワーク（ 無線送信装置及び無線受信装置を含む。）を経由して、デジタルチューナ内蔵テレ ビ (TV)に伝送するシステムである。このようなデータ伝送システムにおいては、無線 送信装置が、データ記録再生装置内の符号ィ匕装置力も有線ネットワーク (例えば、 I EEE1394規格に準拠したネットワーク)経由で送られてきた TSをパケットィ匕し、無線 ネットワークを経由して無線受信装置に送信する。無線受信装置は、受信した TSパ ケットを復元し、有線ネットワーク（例えば、 IEEE1394規格に準拠したネットワーク） を経由してデジタルチューナ内蔵 TVに送信する。デジタルチューナ内蔵 TV内の復 号化装置は、受信した TSを復号する。
[0003] また、このようなデータ伝送システムにお 、ては、送信側の符号化装置と受信側の 復号化装置の間でクロックの同期を取るため、 TSに、 PCR(Program Clock Ref erence :プログラムクロック基準）が揷入されている。この PCRは、受信側の復号化装 置で時刻の基準となる STC (System Time Clock:システム タイム クロック）の 値を、送信側で意図した値に設定するための情報である。したがって、 PCRが受信 側の復号ィ匕装置に入力されるタイミングは、送信側で意図したタイミングである必要 がある。 TSの場合には、 PCRを含む TSパケットが少なくとも 100msに 1回伝送され る必要がある。このため、 PCRを含む TSに関しては、そのジッタを数十/ z s (例えば、 50 μ s)以下に抑制する必要がある。
[0004] 図 33 (a)乃至 (c)は、従来のデータ伝送方法を説明するための図である。図 33 (a) には、無線送信装置に TS—0パケットから TS— 17パケットまでが入力されるタイミン グが図示されており、また、 PCRを含む TS (すなわち、 TS— 0、 TS— 5、 TS— 13) が矢印で示されている。また、図 33 (b)には、無線送信装置から無線受信装置に TS ノケット（TS—0パケットから TS— 10パケットまでが図示されている。 )が伝送されるタ イミングが示されている。さらに、図 33 (c)には、無線受信装置から受信 TS (TS—0 から TS— 7までが図示されている。）が出力されるタイミングが示されている。図 33 (a )乃至 (c)に示されるように、無線受信装置は、無線送信装置からの TSを、あるデー タ遅延量だけ遅延させて出力している。この遅延された受信 TSのジッタ量は、所定 の範囲内である必要があり、このため、例えば、 ATM (Asyncronous Tranfer M ode：非同期転送モード)が用いられて 、る (例えば、特許文献 1一 4参照)。
[0005] 特許文献 1一 4は、 SRTS (Synchronous Residual Time Stamp :同期残差タ ィムスタンプ)法による通信方法と適応クロック法による通信方法を説明して 1、る。 SR TS法は、通信を行う送信側と受信側の共通クロックを参照できる場合に使用する方 法である。送信側は、 Nビットごとの固定データ転送速度情報の間隔で共通クロック を計測し、計測値の中で送信クロック周波数変動によって値が変わる部分だけを同 期タイムスタンプ残差情報としてパケットに挿入して送信する。受信側は、送られてき た同期タイムスタンプ残差情報と共通クロックとから Nビットの固定速度情報の間隔を 再生し、この間隔に基づいてクロックを再生する。一方、適応クロック法は、受信側が
、受信パケットに格納されている固定速度情報をバッファに格納し、格納した情報量 が基準値を保持するようにバッファの読み出しクロック情報を制御する方法である。
[0006] 特許文献 1 :特開平 9 214477号公報
特許文献 2：特開平 7-46257号公報
特許文献 3：特開平 9— 36846号公報
特許文献 4:特開平 5— 210914号公報
特許文献 5 :特開平 11 317768号公報（図 1、図 2)
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、上記特許文献 1一 4に開示されるクロック再生方法は、固定ビットレー ト（CBR: Constant Bit Rate)でデータの送受信を行う場合を前提としており、可 変ビットレート（VBR: Variable Bit Rate)でデータの送受信を行う場合には、適切 なクロック再生を行うことができな 、と 、う問題がある。
[0008] また、上記特許文献 5に開示されるデータ伝送方法は、 VBRのデータ伝送に対応 できるが、有効パケットに付加情報を添えて伝送を行う方法であるので、無線伝送に 適用した場合にスループットの低下を招くという問題がある。なお、有線でも同様にネ ットワーク帯域を圧迫する。また、上記特許文献 5に開示されるデータ伝送方法では 、受信装置が有効パケットと付加情報に基づいて追加された無効パケットをバッファ に格納する必要があり、受信装置の回路規模が増大すると共に、受信装置の制御が 複雑になるという問題がある。
[0009] また、上記特許文献 1一 5においては、基本的に受信装置は送信装置と一対一で 接続 (ピアツーピア接続)されることを想定している。しかし、図 34に示す無線伝送シ ステムを異なる複数の有線系のネットワークを接続する場合に使用する際は、無線受 信機 111は複数の無線送信機 110から出力される TSを受信する必要がある。しかし 、一対一接続を想定している従来の上記 SRTS法、及び適応クロック法では N対 1、 あるいは N対 Mの接続を想定した場合 (N及び Mはそれぞれ、 2以上の整数である。 )、受信機側でのクロック再生を各 TSごと十分に実施できないといった問題点があつ た。特に、特許文献 2ではメモリ残量に応じて、システムクロックに PLLをかけて受信 機側のクロック再生を実施する構成をとつており、また、特許文献 4ではクロック信号 にゲートをかけてクロック再生を実施するため、複数の送信機力 送られてきた各々 の TSのクロック再生を行うことができないという問題点があった。また、特許文献 5で は VBRへの対応のため新たなる付加情報をネットワーク上に流すため TSの伝送ス ループットを悪くするといつた問題点があった。
[0010] そこで、本発明は、上記したような従来技術の課題を解決するためになされたもの であり、その目的は、スループットの低下及び受信回路の複雑ィヒを抑制しつつ、受信 側メモリにお 、てアンダーフロー、ある 、はオーバーフローを生じさせることなく連続 的にデータを出力することができるデータ受信装置及びデータ受信方法を提供する ことにある。 課題を解決するための手段
[0011] 本発明のデータ受信装置は、伝送路を介してパケットデータを受信し、予め上記パ ケットデータに付加された時刻情報をもとにパケットデータを出力するデータ受信装 置であって、上記受信したパケットデータを記憶する記憶手段と、上記受信したパケ ットデータに付加された上記時刻情報を分離し、上記分離された時刻情報をもとに上 記記憶手段からパケットデータを読み出す制御手段とを有し、上記制御手段にて読 み出しタイミングを生成する際に、上記記憶手段に一時記憶されている受信パケット データの量の積分結果及び上記積分の積分期間の計測結果をもとに、データ送信 装置とデータ受信装置間のクロック周波数の偏差を計算し、上記受信パケットデータ の読み出しタイミングに上記偏差に基づくオフセット量を加え上記受信パケットデータ の読み出しタイミングを生成するものである。
[0012] また、本発明のデータ受信方法は、伝送路を介してパケットデータを受信し、予め 上記受信されたパケットデータに付加された時刻情報をもとにパケットデータを出力 するデータ受信方法であって、上記受信したパケットデータを記憶手段に一時記憶 するステップと、上記受信したパケットデータに付加された上記時刻情報を分離し、 上記分離された時刻情報をもとに上記記憶手段力 パケットデータを読み出すステツ プとを有し、上記パケットデータを読み出すステップにて読み出しタイミングを生成す る際に、上記記憶手段に一時記憶されている受信パケットデータの量の積分結果及 び上記積分の積分期間の計測結果をもとに、データ送信装置とデータ受信装置間 のクロック周波数の偏差を計算し、上記受信パケットデータの読み出しタイミングに上 記偏差に基づくオフセット量を加え上記受信パケットデータの読み出しタイミングを生 成するものである。
発明の効果
[0013] 本発明のデータ受信装置又はデータ受信方法を用いれば、読み出しタイミングを 生成する際に、記憶手段に一時記憶されている受信パケットデータの量の積分結果 及びこの積分の積分期間の計測結果 (計測時間、及び処理した受信パケット数)をも とに、データ送信装置とデータ受信装置間のクロック周波数の偏差を計算し、受信パ ケットデータの読み出しタイミングに計算された偏差に基づくオフセット量を加えること によって受信パケットデータの読み出しタイミングを生成しているので、 TSのジッタを 所定値以下に抑えることができるという効果が得られる。
図面の簡単な説明
[図 1]本発明の実施の形態 1一 7に係るデータ受信方法を実施するデータ伝送システ ムの構成を概略的に示す図である。
[図 2]実施の形態 1一 7における無線送信装置の構成を概略的に示すブロック図であ る。
[図 3]図 2に示される無線送信装置内の送信側メモリ制御回路の構成を概略的に示 すブロック図である。
[図 4]タイムスタンプが付加された TSの説明図である。
[図 5]実施の形態 1一 7における無線受信装置 (データ受信装置)の構成を概略的に 示すブロック図である。
[図 6]図 5に示される無線受信装置内の受信側メモリ制御回路の構成を概略的に示 すブロック図である。
[図 7]図 5に示される無線受信装置内のメモリの記憶領域を説明するための図である
[図 8]図 6に示される受信側メモリ制御回路内の TSデータ読み出しタイミング生成回 路の構成を概略的に示すブロック図である。
[図 9]図 6に示される受信側メモリ制御回路内の TSメモリ読み出し制御回路の構成を 概略的に示すブロック図である。
[図 10]図 6に示される受信側メモリ制御回路の動作を示すフローチャートである。
[図 11]実施の形態 1における無線受信装置のクロックジッタ検出動作を示すフローチ ヤートである。
[図 12]図 11に示されるフローの中の目標値算出及び設定の動作を示すフローチヤ ートである。
[図 13]実施の形態 1一 7の無線受信装置力VBRの TSを受信した場合における、無 線受信装置内のメモリが記憶するデータ量の変動を示す図である。
[図 14]実施の形態 1一 7のデータ伝送システムがクロックジッタを有する場合における 、無線受信装置内のメモリが記憶するデータ量の変動を示す図である。
圆 15]実施の形態 1における無線受信装置がクロックジッタ補正値を算出するために 保有する変換テーブルを示す図である。
[図 16]実施の形態 2における無線受信装置のクロックジッタ検出動作を示すフローチ ヤートである。
圆 17]実施の形態 2における無線受信装置による変換テーブル選択のために使用さ れるテーブルを示す図である。
圆 18]実施の形態 2における無線受信装置がクロックジッタ補正値を算出するために 使用する変換テーブルを示す図である。
[図 19]実施の形態 3における無線受信装置のクロックジッタ検出動作を示すフローチ ヤートである。
[図 20]図 19のフロー中の初期値算出及び設定の動作を示すフローチャートである。
[図 21]図 19のフロー中に示されるフローのクロックジッタ補正（クロックジッタ値算出） の動作を説明するためのフローチャートである。
[図 22]図 21のフロー中に示されるフローのクロックジッタ補正値算出時の動作を説明 するためのフローチャートである。
[図 23]図 21のフロー中に示されるフローのクロックジッタ値算出時におけるクロックジ ッタ補正値の収束判定動作を説明するためのフローチャートである。
[図 24]実施の形態 3の各補正値算出ステージで使用する計測時間、及び収束判定 に使用する閾値テーブル等の一例を示す図である。
圆 25]実施の形態 3における無線受信装置がクロックジッタ補正値を算出するために 使用する変換テーブルの一例を示す図である。
[図 26]図 21のフロー中に示されるフローの実施の形態 4のクロックジッタ補正値の動 作を説明するためのフローチャートである。
[図 27]図 21のフロー中に示されるフローの実施の形態 4のクロックジッタ値算出時に おけるクロックジッタ補正値の収束判定動作を説明するためのフローチャートである。
[図 28]実施の形態 4の各補正値算出ステージで使用する計測時間、及び収束判定 に使用する閾値テーブル等の一例を示す図である。 [図 29]図 21のフロー中に示されるフローの実施の形態 5のクロックジッタ補正値の動 作を説明するためのフローチャートである。
[図 30]図 19のフロー中に示されるフローの実施の形態 6のクロックジッタ補正（クロッ クジッタ値算出）の動作を説明するためのフローチャートである。
[図 31]図 19のフロー中に示されるフローの実施の形態 7のクロックジッタ補正（クロッ クジッタ値算出）の動作を説明するためのフローチャートである。
[図 32]図 19のフロー中に示されるフローの実施の形態 7の変形例のクロックジッタ補 正 (クロックジッタ値算出）の動作を説明するためのフローチャートである。
[図 33] (a)一 (c)は従来のデータ伝送方法を説明するための図であり、 (a)は無線送 信装置に PCRを含む TSが入力されるタイミングを示す図であり、 (b)は無線送信装 置力 無線受信装置に TSパケットが伝送されるタイミングを示す図であり、（c)は無 線受信装置力 受信された TSが出力されるタイミングを示す図である。
[図 34]従来の TSの無線伝送システムの構成を説明するための図である。
符号の説明
10, 20, 30 有線ネットワーク、 11 無線送受信装置 (A)、 21 無線送受信装 置 (B)、 31 無線送受信装置 (C)、 40 無線送信装置 (送信機)、 43 CPU, 44 送信側メモリ制御回路、 45 メモリ、 46 無線 LANモジュール、 47 CPU バス、 441 タイムスタンプ生成回路、 442 タイムスタンプ付カ卩回路、 443 TS メモリ書き込み制御回路、 444 バスアービタ回路、 50 無線受信装置 (受信機） 、 51 無線 LANモジュール、 52 受信側メモリ制御回路、 53 メモリ、 54 CP U、 55 CPUバス、 521 TSデータ読み出しタイミング生成回路、 522 TSメモ リ読み出し制御回路、 523 ノ スアービタ回路、 531 第 1の TS記憶領域、 532 第 2の TS記憶領域、 5213 時刻計測用カウンタ、 5214 時刻計測用カウンタ 制御回路、 5215 時刻補正値記憶レジスタ、 5216 時刻比較回路、 5225 FI FOメモリ、 5226 FIFOメモリ制御回路、 5227 TS読み出しアドレス発生回路、
5228 TS書き込みアドレス記憶回路、 5229 メモリ記憶データ量積分回路、 5 230 積分結果記憶レジスタ、 5231 TS出力数計測カウンタ、 5232 TS出力数 記憶レジスタ、 5233 計測時間測定カウンタ、 5234 計測時間記憶レジスタ。 発明を実施するための最良の形態
[0016] 実施の形態 1.
図 1は、本発明の実施の形態 1に係るデータ受信方法を実施するデータ伝送シス テムの構成を概略的に示す図である。図 1に示されるデータ伝送システムは、第 1の 有線ネットワーク 10と、第 2の有線ネットワーク 20と、第 3の有線ネットワーク 30とを有 している。第 1、第 2、第 3の有線ネットワーク 10, 20, 30は互いに無線通信を行うこと ができる IEEE802. 11a規格 (無線 LAN)に準拠した無線ネットワークをも構成して おり、図 1の構成全体はホームネットワークを構成している。
[0017] 第 1の有線ネットワーク 10は、無線送受信装置 (A) 11と、液晶テレビ (液晶 TV) 12 と、 DVD (digital versatile disc)レコーダ（DVD記録再生装置） 13とを、例えば、 IEEE1394規格に準拠した方式で有線接続することによって構成されている。また、 第 2の有線ネットワーク 20は、無線送受信装置 (B) 21と、 AV - HDD記録再生装置（ オーディオビジュアル'ノヽードディスクドライブ記録再生装置） 22と、 D-VHS (データ •ビデオホームシステム)記録再生装置 23とを、例えば、 IEEE1394規格に準拠した 方式で有線接続することによって構成されている。また、第 3の有線ネットワーク 30は 、無線送受信装置 (C) 31と、テレビ (TV) 32と、セットトップボックス（STB) 33とを、 例えば、 IEEE1394規格に準拠した方式で有線接続することによって構成されてい る。なお、図 1に示された構成は、本発明のデータ受信方法及びデータ受信装置が 適用できるシステム構成の一例を示したものであり、本発明のデータ受信方法及び データ受信装置は、他のシステムにも適用できる。
[0018] IEEE1394規格に準拠した有線ネットワーク 10, 20, 30のそれぞれは、ジッタの無 いネットワークである。一方、 IEEE802. 11a規格に準拠した無線ネットワークは、ジ ッタを有するネットワークである。実施の形態 1においては、図 1に示される IEEE139 4規格に準拠した 3つの有線ネットワーク 10, 20, 30間を、 IEEE802. 11a規格に準 拠した方式で無線通信可能に構成して 、る。
[0019] 図 1に示されるデータ伝送システムにおいて、例えば、第 1の有線ネットワーク 10内 の液晶 TV12が、第 3の有線ネットワーク 30内の STB33から、無線送受信装置 31及 び無線送受信装置 11 (すなわち、無線ネットワーク）を経由して、トランスポートストリ ーム（TS)を受信し、また、第 1の有線ネットワーク 10内の DVDレコーダ 13が、第 2の 有線ネットワーク 20内の AV— HDD記録再生装置 22に記録されているコンテンツを 、無線送受信装置 21及び無線送受信装置 11 (すなわち、無線ネットワーク）を経由 して受信し記録する場合について説明する。この場合、受信側の無線送受信装置 1 1は、送信側の無線送受信装置 21が属する第 2の有線ネットワーク 20及び送信側の 無線送受信装置 31が属する第 3の有線ネットワーク 30と同期のとれたクロックを再生 する（すなわち、クロック同期をとる）必要がある。実施の形態 1においては、 STB33 カゝら出力される TS及び AV— HDD記録再生装置 22から出力される TSがいずれも可 変符号レート (VBR)で出力される場合を説明する。また、実施の形態 1においては、 説明を簡単にするため、無線送受信装置 11を無線受信装置 (後述する図 5の符号 5 0)として、無線送受信装置 21及び無線送受信装置 31を無線送信装置 (後述する図 2の符号 40)として説明する。なお、実際には、無線送受信装置 11、無線送受信装 置 21、及び無線送受信装置 31のそれぞれは、後述する図 2に示される無線送信装 置 40としての機能と、後述する図 5に示される無線送信装置 50としての機能の両方 を併せ持つ。
次に、図 2から図 4までを用いて、無線送信装置 40の構成を説明する。図 2は、実 施の形態 1における無線送信装置 40の構成を概略的に示すブロック図である。無線 送信装置 40は、図 1に示される無線送受信装置 11, 21, 31のそれぞれに装備され る無線送信回路である。図 2に示されるように、無線送信装置 40は、 IEEE1394規 格に準拠した有線ネットワーク力 送られて来る TSを受け取る入力端子 41と、 TSの 先頭、信号エリア等を示す TS制御信号を受け取る入力端子 42と、無線送信装置 40 全体を制御する CPU (Central Processing Unit) 43と、送信側メモリ制御回路 4 4と、メモリ 45と、無線 LAN (Local Area Network)モジュール 46と、 CPUバス 4 7とを有する。送信側メモリ制御回路 44は、入力端子 41を介して入力された TSにタ ィムスタンプを付カロすると共に、タイムスタンプが付カロされた TS (以下「タイムスタンプ 付き TS」とも言う。）をメモリ 45に書き込む。また、送信側メモリ制御回路 44は、 CPU 43から入力される制御信号に基づいて、メモリ 45に記憶されているタイムスタンプ付 き TSを読み出す。無線 LANモジュール 46は、 CPU43の指令に基づいて、メモリ 45 力も読み出されたタイムスタンプ付き TSを、無線で送信する。
[0021] 図 3は、図 2に示される無線送信装置 40内の送信側メモリ制御回路 44の構成を概 略的に示すブロック図である。図 3に示されるように、送信側メモリ制御回路 44は、タ ィムスタンプ生成回路 441と、タイムスタンプ付カ卩回路 442と、 TSメモリ書き込み制御 回路 443と、バスアービタ回路 444とを有する。タイムスタンプ生成回路 441は、無線 送信装置 40の基準クロックを用いて入力端子 41から入力される TSに付加するタイ ムスタンプ（時刻情報）を生成する。タイムスタンプ付カ卩回路 442は、タイムスタンプ生 成回路 441によって生成されたタイムスタンプを TSに付加する。 TSメモリ書き込み制 御回路 443は、入力端子 42から入力される TS制御信号に基づいて、タイムスタンプ 付カ卩回路 442より出力されるタイムスタンプ付き TSをメモリ 45へ書き込む際の書き込 みアドレス等の制御信号を発生する。バスアービタ回路 444は、 TSメモリ書き込み制 御回路 443から出力されるメモリ 45への TS書き込み制御信号 (TS書き込み要求）と 、 CPU43から出力されるメモリ 45からの TS読み出し制御信号 (TS読み出し要求）と を調停する。
[0022] 図 4は、実施の形態 1のデータ伝送システムにおいて無線によって伝送されるタイム スタンプ付き TSの信号フォーマットの一例を示す説明図である。図 4に示されるよう に、実施の形態 1においては、 TSパケットは 188バイトで構成されており、各 TSの先 頭に 4バイトのタイムスタンプが付カ卩されて!/、る。
[0023] 次に、無線送信装置 40の動作の概要を説明する。図 2に示されるように、入力端子 41に入力された TSは、送信側メモリ制御回路 44でタイムスタンプが付加され、ー且 メモリ 45に記憶される。メモリ 45に記憶されたタイムスタンプ付き TSは、 CPU43から 出力されるメモリ読み出し制御信号に基づいて、メモリ 45から読み出され、無線 LAN モジュール 46に入力される。無線 LANモジュール 46は、入力されたタイムスタンプ 付き TSに無線伝送用のヘッダを付加し、パケットィ匕して、他の無線送受信装置 (後 述する無線受信装置 50)に無線送信する。なお、実施の形態 1においては、 TSを無 線伝送する際、無線区間におけるオーバヘッドを極力小さくするため、タイムスタンプ 付き TSを予め定められた数だけ集めてパケットを構成する。
[0024] 次に、図 2から図 4までを用いて、無線送信装置 40を構成する各回路の動作を詳 細に説明する。図 3に示されるように、入力端子 42を介して送信側メモリ制御回路 44 に入力される TS制御信号 Tは、タイムスタンプ付カ卩回路 442及び TSメモリ書き込み
2
制御回路 443に入力される。タイムスタンプ付カ卩回路 442は、入力された TS制御信 号 Tに基づいて、入力端子 41を介して入力される TS—Tの先頭を検出する。タイ
2 一 1
ムスタンプ付カ卩回路 442は、 TSの先頭を検出すると、タイムスタンプ生成回路 441に タイムスタンプの要求信号 Tを出力する。タイムスタンプ生成回路 441は、無線送信
3
装置 40における基準時刻を生成しており、タイムスタンプ付カ卩回路 442からタイムス タンプの要求信号 Tが入力されると、現在の無線送信装置 40における基準時刻 T
3 4 をタイムスタンプ付カ卩回路 442へ出力する。タイムスタンプ付カ卩回路 442は、タイムス タンプ生成回路 441から無線送信装置 40における基準時刻 Tを受け取ると、図 4に
4
示されるように、入力端子 41から入力された TSの先頭にタイムスタンプを付加し、図 3に示されるように、タイムスタンプ付き TS Tをバスアービタ回路 444へ出力する。
一 5
実施の形態 1においては、入力端子 41を介して入力された 188バイトの TS—Tの 先頭に、図 4に示されるように、 4バイトのタイムスタンプを付加し、これを所定数集め て無線パケットを構成し伝送する。なお、実施の形態 1においては、 7TS分のデータ で無線パケットを構成する。
一方、図 3に示されるように、 TSメモリ書き込み制御回路 443は、入力端子 42を介 して入力された TS制御信号 Tに基づいて、タイムスタンプ付カ卩回路 442から出力さ
2
れるタイムスタンプ付き TS Tのメモリ 45への書き込みアドレス及び書き込み制御 一 5
信号 Tを出力する。図 3に示されるように、バスアービタ回路 444は、 7TS分のデー
6
タのメモリ 45への書き込みが終了すると、 CPUバス 47を経由して CPU43 (図 2)に 対してデータ読み出し要求信号 Tを発生する。図 2に示される CPU43は、バスァー ビタ回路 444からデータ読み出し要求信号 Tを受け取ると、 DMA (Direct Memo ry Access :ダイレクト メモリ アクセス）を起動し、タイムスタンプを含む 7TS分のデ ータをメモリ 45から読み出し、 CPUバス 47を経由して無線 LANモジュール 46に書 き込む。具体的には、図 2に示されるように、 CPU43は、入力された TSが所定数集 まると、メモリ 45に対して読み出し制御信号 (読み出しアドレス等）を出力する。また、 図 3に示されるように、バスアービタ回路 444は、 CPU43 (図 2)力も出力される読み 出し制御信号 T7と、 TSメモリ書き込み制御回路 443から出力される TSデータ書き込 み制御信号 Tとを調停する。具体的には、バスアービタ回路 444は、 CPU43からデ
6
ータの読み出されていない期間（CPU43により DMAが起動された場合であっても、 メモリ 45へのアクセスは少なくとも 2クロックに 1回は空く。 )に入力された TSを、メモリ 45に書き込むように制御する。
[0026] 図 2に示される無線 LANモジュール 46は、 7TS分のデータが入力されると、入力さ れた 7TS分のデータの先頭に無線ヘッダを付加し、無線パケットを構成する。実施の 形態 1においては、無線ヘッダには、 TSデータ力機器制御用データか等を識別する データタイプ情報、無線パケット長情報、無線送信装置 40を識別する MACアドレス (Media Access Control Address :メディア アクセス コントローノレ アドレス）、 無線送信装置 40に固有の機器識別情報 (例えば、 IP (Internet Protocol:インタ 一ネット プロトコル)アドレス)等の情報、及び無線送信装置 50に固有の機器識別 情報 (例えば、 IPアドレス)等の情報が付加される。図 2に示される無線 LANモジュ ール 46は、無線ヘッダが付加されパケットィ匕されたデータを、無線で送信する。
[0027] 次に、図 5から図 9までを用いて、本発明の実施の形態 1に係るデータ受信方法を 実施する無線受信装置 (データ受信装置) 50の構成を説明する。図 5は、実施の形 態 1における無線受信装置 50の構成を概略的に示すブロック図である。無線受信装 置 50は、図 1に示される無線送受信装置 11, 21, 31のそれぞれに装備される無線 受信回路である。実施の形態 1においては、無線受信装置 50は、最大で 2本の TSを 同時に受信できる機能を持つ。図 5に示されるように、無線受信装置 50は、無線送 信装置 40から送信された無線パケットを受信する無線 LANモジュール 51と、受信 側メモリ制御回路 52と、メモリ 53と、無線受信装置 50全体を制御する CPU (中央演 算ユニット） 54と、 CPUバス 55と、 TSを出力する出力端子 56と、 TS制御信号を出力 する出力端子 57とを有する。受信側メモリ制御回路 52は、無線 LANモジュール 51 で受信された TSを、 CPU54から出力される書き込み制御信号 (書き込みアドレス信 号等）に基づいて、メモリ 53に書き込むと共に、メモリ 53に書き込まれた (その結果、 一時記憶された) TSをタイムスタンプに基づくタイミングで読み出して出力する。実施 の形態 1においては、図 5に示されるように、 TS Rは出力端子 56を介して、 TS制 御信号 Rは出力端子 57を介して、 IEEE1394規格に準拠して接続された機器に出
2
力される。
[0028] 図 6は、図 5に示される無線受信装置 50内の受信側メモリ制御回路 52の構成を概 略的に示すブロック図である。図 6に示されるように、受信側メモリ制御回路 52は、 T Sデータ読み出しタイミング生成回路 521と、 TSメモリ読み出し制御回路 522と、バス アービタ回路 523とを有する。図 6に示される TSデータ読み出しタイミング生成回路 521は、無線 LANモジュール 51 (図 5)により受信されメモリ 53 (図 5)に一時記憶さ れた TSのメモリ 53 (図 5)力もの読み出しタイミング Rを生成する。図 6に示される TS
4
メモリ読み出し制御回路 522は、 TSデータ読み出しタイミング生成回路 521から出力 される TS読み出しタイミング信号 Rに基づいて、 TSの読み出し制御信号 Rを発生
4 6 する。また、図 6に示される TSデータ読み出しタイミング生成回路 521には、 CPUバ ス 55を経由して、 TSデータ読み出しタイミング生成回路 521により生成される TS読 み出しタイミングを補正するための時刻補正値 (本実施の形態 1ではクロックジッタ補 正値とも言う。 )Rが入力される。図 6に示されるバスアービタ回路 523は、 CPU54 (
5
図 5)力も出力され CPUバス 55を経由して入力されるメモリ 53 (図 5)へのデータ書き 込み要求と、 TSメモリ読み出し制御回路 522から出力されるデータ読み出し要求と を調停する。
[0029] 図 7は、図 5に示される無線受信装置 50内のメモリ 53の記憶領域の構成を概略的 に示す説明図である。実施の形態 1においては、無線受信装置 50は、最大 2本の T Sを同時に扱うので、メモリ 53 (図 5)は、第 1の TSを記憶する第 1の TS記憶領域 531 と、第 2の TSを記憶する第 2の TS記憶領域 532とを有する。なお、無線受信装置 50 が同時に扱う TSの数は 3本以上であってもよぐこの場合には、同時に扱う TSの数 に応じて記憶領域の数を増やす必要がある。また、図示はしていないが受信側メモリ 制御回路 52中（図 5)の TSデータ読み出しタイミング生成回路 521、及び TSメモリ読 み出し制御回路 522は上記メモリ 53内の TSを記憶する領域の数だけ独立して設け る構成となる。（各記憶領域にそれぞれ独立して上記 TSデータ読み出しタイミング生 成回路 521、及び TSメモリ読み出し制御回路 522が配置される。）
[0030] 図 8は、図 6に示される受信側メモリ制御回路 52内の TSデータ読み出しタイミング 生成回路 521の構成を概略的に示すブロック図である。図 8に示されるように、 TSデ ータ読み出しタイミング生成回路 521は、 TSメモリ読み出し制御回路 522 (図 6)から 送られるタイムスタンプ信号 Rが入力される入力端子 5211と、 TS読み出しタイミング
3
信号 Rを出力する出力端子 5212と、時刻計測用カウンタ 5213と、時刻計測用カウ
4
ンタ制御回路 5214と、時刻補正値記憶レジスタ 5215と、時刻比較回路 5216とを有 する。図 8に示される時刻計測用カウンタ 5213は、受信した TSの出力タイミングを計 測する。図 8に示される時刻補正値記憶レジスタ 5215は、 CPU54 (図 5)力も出力さ れ CPUノ ス 55を経由して入力された時刻補正値 Rを記憶する。図 8に示される時
5
刻計測用カウンタ制御回路 5214は、時刻補正値記憶レジスタ 5215に記憶された時 刻補正値に基づいて時刻計測用カウンタ 5213のカウント値を制御する。図 8に示さ れる時刻比較回路 5216は、入力端子 5211を介して入力されるタイムスタンプ信号 の値 (タイムスタンプ値) Rと時刻計測用カウンタ 5213から出力される時刻計測カウ
3
ンタ値 R
9とを比較し、時刻計測カウンタ値 R
9がタイムスタンプ値 R
3より大きくなつたと きに TS読み出しタイミング信号 Rを生成する。
4
[0031] 図 9は、図 6に示される受信側メモリ制御回路 52内の TSメモリ読み出し制御回路 5 22の構成を概略的に示すブロック図である。図 9に示されるように、 TSメモリ読み出 し制御回路 522は、 FIFO (First— In First— Out)メモリ 5225と、 FIFOメモリ 5225 を制御する FIFOメモリ制御回路 5226と、 TS読み出しアドレス発生回路 5227と、 T S書き込みアドレス記憶回路 5228と、メモリ記憶データ量積分回路 5229と、積分結 果記憶レジスタ 5230と、 TSの出力数を計測する TS出力数計測カウンタ 5231と、 T S出力数計測カウンタ 5231のカウント結果を記憶する TS出力数記憶レジスタ 5232 と、計測時間測定カウンタ 5233と、計測時間測定カウンタ 5233のカウント結果を記 憶する計測時間記憶レジスタ 5234とを有する。
[0032] 図 9に示される TS読み出しアドレス発生回路 5227は、 TSデータ読み出しタイミン グ生成回路 521 (図 6)の端子 5212を経由して入力される TS読み出しタイミング信号 Rに基づいて、メモリ 53 (図 5)力もの TSの読み出し制御信号 Rを生成し、端子 522
4 6
3から出力する。 TS書き込みアドレス記憶回路 5228は、 CPU54 (図 5)力も端子 52 24経由で入力されるアドレス情報、すなわち、無線 LANモジュール 51 (図 5)で受信 した TSをメモリ 53 (図 5)へ書き込む際のアドレス情報 R7を記憶する。
[0033] 図 9に示されるメモリ記憶データ量積分回路 5229は、 TS読み出しアドレス発生回 路 5227から出力されるメモリ 53 (図 5)からの TSの読み出しアドレス情報、及び、 TS 書き込みアドレス記憶回路 5228から出力される書き込みアドレス情報に基づいて、メ モリ 53 (図 5)に書き込まれる（一時記憶される）データ量を積分して積分結果 (後述 する図 13の斜線領域の面積に相当する）を出力する。図 9に示される積分結果記憶 レジスタ 5230は、メモリ記憶データ量積分回路 5229から出力される積分結果を記 憶する。なお、実施の形態 1においては、 CPU54 (図 5)により積分結果記憶レジスタ 5230がアクセスされた際には、メモリ記憶データ量積分回路 5229で計測する積分 値、及び積分結果記憶レジスタ 5230の値を初期値' 0'にセットするように構成する。
[0034] 図 9に示される TS出力数計測カウンタ 5231は、 TSの出力数を計測し、 TS出力数 記憶レジスタ 5232は、 TS出力数計測カウンタ 5231のカウント結果を記憶する。また 、図 9に示される計測時間測定カウンタ 5233は、メモリ記憶データ量積分回路 5229 、及び TS出力数計測カウンタ 5231で計測している計測時間を測定する。図 9に示さ れる計測時間記憶レジスタ 5234は、計測時間測定カウンタ 5233から出力される測 定結果を記憶する。なお、実施の形態 1においては、 CPU54 (図 5)により TS出力数 記憶レジスタ 5232、及び計測時間記憶レジスタ 5234がアクセスされた際には、 TS 出力数計測カウンタ 5231の値、 TS出力数記憶レジスタ 5232の値、計測時間測定 カウンタ 5233の値、及び計測時間記憶レジスタ 5234の値を初期値' 0'にセットする
[0035] 図 10は、 TS受信時の無線受信装置 50内の受信側メモリ制御回路 52の動作を示 すフローチャートである。また、図 11は、実施の形態 1の無線受信装置 50内の CPU 54によるクロックジッタ検出動作を示すフローチャートであり、図 12は、図 11に示され るフローの中の目標値算出及び設定（図 11のステップ S16)の動作を示すフローチ ヤートである。また、図 13は、無線受信装置 50内のメモリ 53が記憶するデータ量 (T Sライン数)の変動を概略的に示す図であり、図 14は、実施の形態 1におけるデータ 伝送システムがクロックジッタを有する場合 (無線受信装置 50内の基準クロックが無 線送信装置 40内の基準クロックよりも速い場合）に、無線受信装置 50内のメモリ 53 がー時記憶するデータ量 (TSライン数)の変動を概略的に示す図である。さらに、図 15は、実施の形態 1における無線受信装置 50が時刻補正値 (以下「クロックジッタ補 正値」とも言う。）を算出する各補正値算出段階 (各補正値算出ステージとも言う。）で のクロックジッタ補正値を算出する際の振幅変換テーブルの一例を示す図である。
[0036] 以下に、図 5から図 15までを用いて、無線送信装置 40から送信された TSを含む無 線パケットを受信した無線受信装置 50の動作を説明する。無線受信装置 50が無線 送信装置 40から伝送された無線パケットを受信すると、無線受信装置 50内の無線 L ANモジュール 51 (図 5)は、無線パケットの先頭に付カ卩されている無線ヘッダを解析 し、受信したパケットがどの無線送信装置 (送信元)から送信されたものであり、どの 無線受信装置 (送信先)へ送信されたものであるかを検出する。この検出の結果、無 線パケットが自身の無線受信装置 50に送られて来たものでない場合は、その無線受 信装置 50内の無線 LANモジュール 51 (図 5)は、無線パケットを破棄する。無線パ ケットが自身の無線受信装置 50に送られて来たものである場合は、その無線受信装 置 50内の無線 LANモジュール 51 (図 5)は、無線パケットの種類の識別等を実施し 、その結果を無線受信装置 50内の CPU54 (図 5)に出力する。無線 LANモジユー ル 51 (図 5)力 検出結果を受け取った CPU54 (図 5)は、受信したデータがタイムス タンプ付き TSである場合は、タイムスタンプ付き TSを無線受信装置 50内のメモリ 53 (図 5)へ転送するように DMAを起動する。なお、無線 LANモジュール 51 (図 5)によ り受信されたデータが機器制御用データである場合は、 CPU54 (図 5)内で機器制 御用データに所定の処理を施した後、機器制御用データを IEEE 1394インターフエ イスを介し接続された機器へ送出する。なお、 IEEE1394インターフェイスは上記映 像ストリーム (TS信号、 DV信号）、及び AVZCコマンド (機器制御用信号)を同一の 信号線に時分割に多重して伝送する。本実施の形態 1では、 TSストリームの送受信 について詳細に説明するため、図において、 IEEE1394インターフェイス、及び機器 制御信号 (AVZCコマンド)の入出力端子は省略した。
[0037] 次に、無線受信装置 50内の受信側メモリ制御回路 52 (図 5)は、 CPU54 (図 5)か ら CPUバス 55を経由して送られた TS書き込み制御信号に基づいて、無線 LANモ ジュール 51 (図 5)が受信した TSをメモリ 53 (図 5)に書き込み、メモリ 53に一時記憶 させる。実施の形態 1においては、受信した TSがメモリ 53 (図 5)内の第 1の TS記録 領域 531 (図 7)に書き込まれるものとする。メモリ 53 (図 5)に TSが書き込まれると、図 10に示されるフローに従い、 TSデータ読み出しタイミング生成回路 521 (図 6)により TS読み出しタイミング信号 Rが生成される。なお、無線送信装置 40からの TSの受
4
信を開始したときに、 CPU54 (図 5)は、メモリ 53 (図 5)内に TSを記憶できる空き領 域が有るか無いかを確認し、図 7に示す 2つの記憶領域 531, 532が既に使用されて いる場合は、 TSを受信できないことを、無線 LANモジュール 51 (図 5)を経由して無 線送信装置 40に通知する。
[0038] 次に、受信した TSを記憶領域に格納する動作を説明する。図 10に示されるように 、無線 LANモジュール 51 (図 5)により TSの受信が開始されると、無線受信装置 50 内の CPU54 (図 5)は、受信された TSを記憶するメモリ 53 (図 5)内の記憶領域を決 定し、この決定された記憶領域を、受信側メモリ制御回路 52 (図 5)内の TSメモリ読 み出し制御回路 522 (図 6)に通知する。 TSメモリ読み出し制御回路 522 (図 6)は、 決定されたメモリ 53 (図 5)内の記憶領域に基づいて、 TSを読み出すメモリ 53 (図 5) 内の記憶領域を決定する。そして、 TSの受信開始後に、受信側メモリ制御回路 52 ( 図 5)内の TSメモリ読み出し制御回路 522 (図 6)は、受信された先頭の TSのメモリ 5 3 (図 5)への書き込みが完了したことを確認する（図 10のステップ Sl)。実施の形態 1 においては、メモリ 53 (図 5)内の第 1の TS記憶領域 531 (図 7)の先頭に、受信開始 後、最初に書き込まれた TSを、「先頭 TS」と言う。受信側メモリ制御回路 52 (図 5)内 の TSメモリ読み出し制御回路 522 (図 6)は、 TSメモリ読み出し制御回路 522 (図 6) 内の TS書き込みアドレス記憶回路 5228 (図 9)から出力される書き込みアドレス情報 の変化を検出することによって (すなわち、書き込みアドレス情報が 2ライン目のァドレ スに変化したことを確認することによって）、メモリ 53 (図 5)内の第 1の TS記憶領域 53 1 (図 7)に対する先頭 TSの書き込みが完了したこと確認することができる。
[0039] 先頭 TSのメモリ 53 (図 5)への書き込みが確認できた後に、受信側メモリ制御回路 5 2 (図 5)内の TSメモリ読み出し制御回路 522 (図 6)は、メモリ 53 (図 5)に記憶された 先頭 TSに付加されて ヽるタイムスタンプを読み出す（図 10のステップ S2)。
[0040] 図 10のステップ S2においてタイムスタンプの読み出しが終了すると、受信側メモリ 制御回路 52 (図 5)内の TSメモリ読み出し制御回路 522 (図 6)は、メモリ 53 (図 5)内 の記憶データ量が所定値以上になるまで待機する（図 10のステップ S3)。この待機 は、 VBRの TSに対して、無線受信装置 50のクロック周波数を用いたクロック再生を 行うために実施する。
[0041] VBRの TSを受信した際のメモリ 53 (図 5)に記憶されている TSの記憶データ量は、 例えば、図 13に示されるように変化する。なお、図 13は無線送信装置 40と無線受信 装置 50の間のクロック信号の同期が取れていた場合の例である。図 13において、縦 軸はメモリ 53 (図 5)に記憶されている TSの記憶データ量、横軸は時間を示す。図 13 は、 AV— HDD記録再生装置 22 (図 1)等から出力される TSで、例えば、 MPEG2シ ステムで圧縮された映像データを 1フレーム単位で読み出すような制御を実施した場 合に相当する。具体的には、 MPEG2システムで 20Mbpsの HD (High Definitio n:高精細度）の映像ストリームを TS形式で伝送した場合について説明する。なお、 実施の形態 1においては、 GOP (Group of Pictures)を 15フレームで構成し、 1 GOP内のイントラフレーム（Intra Frame)のデータ量は、 1GOPの全データ量の 2 0%であると仮定する。また、実施の形態 1においては、メモリ 53 (図 5)内の第 1の TS 記憶領域 531 (図 7)は、 1GOP分のデータを記憶できる記憶容量を有するものとす る。
[0042] 本実施の形態 1では、説明をわかりやすくするため、 PCR (Program Clock Ref erence :プログラムクロック基準）は各フレームの先頭 TSに付カ卩されており、 33ms毎 に伝送されるものとして説明を続ける。無線送信装置 40と無線受信装置 50との間の 無線伝送区間におけるスループットは、 20Mbps程度であり、無線経由で受信される TSの量はほぼ一定の割合で無線受信装置 50に入力される。しかし、無線受信装置 50内のメモリ 53 (図 5)力ものデータの読み出しは、送信時に送信側クロック周波数 に基づいて TSに付加されたタイムスタンプを基準に行われる。メモリ 53 (図 5)力ゝらィ ントラフレームを読み出す場合には、非常に短い時間で 1GOPのデータ量の 20%の データが読み出されるので、図 13に示されるように、メモリ 53 (図 5)の TSの記憶デー タ量が急激に低下する（図 13の期間 t 、線分 D D 、又は、期間 t
11一 t
12 11 12 13一 t 、線
14 分 D D )。そして、 1GOPの期間をかけてメモリ 53の記憶データ量は徐々に初期 値 Fに戻る（図 13の線分 D D 、線分 D D )。なお、実際には、メモリ 53 (図 5)に
0 12 13 14 15
おける TSの記憶データ量の変化は、図 13に示されるような直線 (線分 D D 、線分
11 12
D D 、線分 D D 、線分 D D )にはならないが、実施の形態 1においては、発
12 13 13 14 14 15
明の理解を容易にするために、直線で描いている。無線受信装置 50においては、メ モリ 53 (図 5)に記憶されて!、る TSがオーバーフロー又はアンダーフローを起こさな いようにするため、受信開始時には、メモリ 53 (図 5)に所定量の TSが記憶されるまで 、メモリ 53 (図 5)からのデータの読み出しを開始しない。実施の形態 1においては、メ モリ 53 (図 5)に 1GOPの半分のデータ量（図 13の F )の TSが記憶された時点で、受
0
信された TSの読み出しを開始する。
[0043] 図 10のステップ S3において、メモリ 53 (図 5)の記憶データ量が所定値以上になる と、 TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻計測用カウンタ制御 回路 5214 (図 8)は、時刻制御用カウンタ 5213 (図 8)に、受信された先頭 TSに付加 されて 、たタイムスタンプ値を初期値としてセットすると共に、時刻計測用カウンタ 52 13 (図 8)に時刻計測のためのカウントアップ動作を開始するよう制御信号を出力す る（図 10のステップ S4)。そして、図 10のステップ S4において、 TSデータ読み出しタ イミング生成回路 521 (図 6)内の時刻計測用カウンタ 5213 (図 8)のカウントアップ動 作が開始され、その後に、時刻比較回路 5216 (図 8)は、 TS読み出しタイミング信号 Rを出力する。 TS読み出しアドレス発生回路 5227 (図 9)は、 TS読み出しタイミング
4
信号 Rに基づいて、メモリ 53 (図 5)に記憶されている ITS分のデータの読み出し制
4
御信号 Rを端子 5223から出力する（図 10のステップ S5)。
6
[0044] メモリ 53 (図 5)力 読み出された TSは、受信側メモリ制御回路 52 (図 5)内のバスァ ービタ回路 523 (図 6)を経由して、 TSメモリ読み出し制御回路 522 (図 6)内の FIFO メモリ 5225 (図 9)に入力される。 FIFOメモリ 5225 (図 9)は、 CPU54 (図 5)からの T S書き込み制御信号と TSメモリ読み出し制御回路 522 (図 6)からの TS読み出し制御 信号との間の、バスアービタ回路 523 (図 6)によるバス調停時に発生した読み出しデ ータの遅延時間等を吸収する。実施の形態 1においては、受信側メモリ制御回路 52 (図 5)内の TSデータ読み出しタイミング生成回路 521 (図 6)から入力される TS読み 出しタイミング信号 Rを基準にし、一定時間の遅延量を持たせて FIFOメモリ 5225 ( 図 9)力も TSを読み出すように、 FIFOメモリ制御回路 5226 (図 9)は FIFOメモリ 522 5 (図 9)に対して読み出し制御信号を出力する。受信側メモリ制御回路 52 (図 5)に おける TSメモリ読み出し制御回路 522 (図 6)内の FIFOメモリ 5225 (図 9)への書き 込み制御は、 TS読み出しアドレス発生回路 5227 (図 9)から出力される TSデータ読 み出し制御信号 R (図 9)と、受信側メモリ制御回路 52 (図 5)内のバスアービタ回路
6a
523 (図 6)から出力されるデータ読み出し完了信号（図 9には示さず。図 6に信号 R
8 として示す。）、すなわち、メモリ 53 (図 5)力 データの読み出しが完了したことを示す 信号とを用いて実施する。なお、バスアービタ回路 523 (図 6)力も出力されるデータ 読み出し完了信号（図 9には示さず。図 6に信号 Rとして示す。）は、 TS読み出しアド
8
レス発生回路 5227 (図 9)によって、 TS読み出しアドレスを発生する際に使用される
[0045] 図 10のステップ S6において、メモリ 53 (図 5)から ITS分のデータの読み出しが完 了すると、 TSメモリ読み出し制御回路 522 (図 6)内の TS読み出しアドレス発生回路 5227 (09)は、 TS書き込みアドレス記憶回路 5228 (図 9)に記憶されている書き込 みアドレス情報に基づいて、メモリ 53 (図 5)に次のラインの TSが記憶されている力確 認し、記憶されている場合には、次のラインの TSのタイムスタンプを読み出すための TSデータ読み出し制御信号 Rを発生する（図 10のステップ S 7)。なお、メモリ 53 (図
6
5)に次のラインの TSが記憶されていない場合は、メモリ 53 (図 5)にアンダーフロー が起こったものとして、アンダーフローが発生したことを CPU54 (図 5)に通知する。 実施の形態 1では、 CPU54 (図 5)は、アンダーフロー発生が通知されると、ー且、受 信側メモリ制御回路 52 (図 5)を所定の初期状態にリセットし、再度、 TS受信（図 10の ステップ S1から始まる処理)を実行するものとする。
[0046] 図 10のステップ S7において、次のラインの TS (「次 TS」とも記す。）のタイムスタン プを受け取ると、 TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻比較回 路 5216 (図 8)は、タイムスタンプ信号 Rと、時刻計測用カウンタ 5213 (図 8)から出
3
力される時刻計測カウント値 Rとを比較し、時刻計測カウント値 Rが入力されたタイ
9 9
ムスタンプ信号 Rの値より大きくなつたときに（図 10のステップ S8)、 TS読み出しタイ
3
ミング信号 Rを出力する。 TS読み出しタイミング信号 Rを受け取った TS読み出しァ ドレス発生回路 5227 (図 9)は TSデータ読み出し制御信号 Rを出力する（図 10のス
6
テツプ S5)。
[0047] 受信側メモリ制御回路 52 (図 6)は、図 10のステップ S5— S8 (すなわち、破線で囲 うステップ S9)の動作を繰り返す。無線受信装置 50の発振子が発振する受信側基準 クロックが無線送信装置 40の発振子が発振する送信側基準クロックよりも速く（すな わち、無線受信装置 50における受信側クロック周波数が無線送信装置 40における 送信側クロック周波数よりも高く）なったときに、時刻計測用カウンタ 5213 (図 8)の力 ゥンタ値に基づいて得られる受信側基準時刻（受信側クロック周波数)とタイムスタン プ信号に基づいて得られる送信側基準時刻 (送信側クロック周波数)との間に偏差が 生じるので、この偏差に基づいた時間だけ、メモリ 53 (図 5)に一時記憶された TSの 読み出しタイミングを遅らせるように、受信側メモリ制御回路 52 (図 6)を制御するよう 実施の形態 1は構成されている。
[0048] 次に、実施の形態 1におけるクロック再生フローを、図 11及び図 12のフローチヤ一 トを用いて説明する。無線受信装置 50内の CPU54 (図 5)は、 TSの受信が開始され ると、無線パケットに付加されているヘッダ情報に基づいて、送信機 (無線送信装置 4 0に相当する。）の識別を実施する（図 11のステップ S 11)。送信機の識別は、例えば 、無線パケットのヘッダ情報に付加されている MACアドレス、及び、送信機に固有の 機器識別情報 (例えば、 IPアドレス)の一方又は両方を用いて、実施する。機器識別 情報として、 MACアドレス、又は、 IPアドレスを用いれば無線パケットに新たな情報 を付加することなく機器識別情報が入手できるので、無線送信装置 40及び無線受信 装置 50の処理負荷を軽減できると共に、通信帯域に負荷を力けることなく送受信を 行うことができる。
[0049] 送信機の識別を実施した後、 CPU54 (図 5)は、送信機の機器識別情報に基づ ヽ て、無線受信装置 50内の記憶部（例えば、メモリ 53の一部、又は、図示しない他のメ モリ）に、識別した送信機の時刻補正値 (以前の時刻補正値)が既に記憶されている か否かを確認する（図 11のステップ S 12)。無線受信装置 50内に識別した送信機の 時刻補正値 (すなわち、クロックジッタ補正値）が既に記憶されている場合は、 CPU5 4 (図 5)は、記憶されて ヽる時刻補正値 (クロックジッタ補正値)を初期値として TSデ ータ読み出しタイミング生成回路 521 (図 6)内の時刻補正値記憶レジスタ 5215 (図 8 )にセットする（図 11のステップ S13)。無線受信装置 50内に識別した送信機の時刻 補正値が記憶されていない場合は、 CPU54 (図 5)は、時刻補正値記憶レジスタ 52 15 (図 8)に初期値' 0，をセットする（図 11のステップ S14)。このように、無線受信装 置 50内に記憶されている時刻補正値 (例えば、過去のデータ受信によって取得した 以前の時刻補正値)がある場合に、記憶されている以前の時刻補正値を初期値とし て利用する理由は、以下の通りである。無線受信装置 50は、 VBRの TSのクロック再 生を実施する。 VBRの TSの平均データ伝送レートは 20Mbps程度である力 短い 時間単位においては、平均データ伝送レートは大きく変動する。このため、ある程度 長い時間で評価すれば、平均データ伝送レートはほぼ一定であり、クロックジッタ値 の推定が可能になる。そこで、実施の形態 1においては、最小の計測時間を 1GOP の期間としている。このように、クロックジッタ値の推定には非常に時間が力かるので、 無線受信装置 50に、以前 TS受信を実施した際に計測した計測結果 (以前の時刻補 正値）が記憶されている場合には、クロック再生の開始時点において、既に記憶され ている以前の時刻補正値を使用することによって、時刻補正値が所定範囲内に収束 するまでの時間（後述する図 11のステップ S 17において時刻補正値が収束するまで に要する時間）の短縮を図ることができる。
[0050] TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻補正値記憶レジスタ 52 15 (図 8)に初期値のセットが完了した後、 CPU54 (図 5)は、 TSメモリ読み出し制御 回路 522 (図 6)内の積分結果記憶レジスタ 5230 (図 9)、 TS出力数記憶レジスタ 52 32 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に、初期値' 0'をセットする。その 際、 TSメモリ読み出し制御回路 522 (図 6)内のメモリ記憶データ量積分回路 5229 ( 図 9)、 TS出力数計測カウンタ 5231 (図 9)、及び計測時間測定カウンタ 5233 (図 9) にも、初期値' 0，をセットする（図 11のステップ S15)。各種レジスタの初期化が終了 すると、 CPU54 (図 5)は、目標値の計測及び設定を実施する（図 11のステップ S 16 )。以下、図 12を用いて目標値の計測方法について説明する。
[0051] TSの受信が開始されると、目標値の計測が開始される。目標値の計測に際しては 、 CPU54 (図 5)は、はじめに、メモリ 53 (図 5)力も TSの読み出しが開始されたか否 かを確認する（図 12のステップ S31)。メモリ 53 (図 5)力もの TSの読み出しが開始さ れたことを確認すると、 CPU54 (図 5)は、目標値を計測するための時間（目標値計 測時間）を内部のタイマーにセットする（図 12のステップ S32)。例えば、目標値計測 時間を 1GOPの時間である 0. 5秒に設定する。なお、目標値計測時間を複数 GOP 分の時間に設定することもできる。
[0052] 次に、タイマーにセットされた目標値計測時間が経過するまで、 CPU54 (図 5)は待 機する（図 12のステップ S33)。目標値計測時間の経過後、 CPU54 (図 5)は、 TSメ モリ読み出し制御回路 522 (図 6)内の積分結果記憶レジスタ 5230 (図 9)、 TS出力 数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に記憶されて いる計測結果を読み込み（図 12のステップ S34)、その後、積分結果記憶レジスタ 52 30 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 ( 図 9)に初期値' 0'をセットする（図 12のステップ S35)。このとき、 TSメモリ読み出し 制御回路 522 (図 6)内のメモリ記憶データ量積分回路 5229 (図 9)、 TS出力数計測 カウンタ 5231 (図 9)、及び計測時間測定カウンタ 5233 (図 9)をも初期値' 0，にセット する。
[0053] 次に、 CPU54 (図 5)は、各種レジスタ値を用いて目標値の算出を実施する。具体 的には、 TSメモリ読み出し制御回路 522 (図 6)内の TS出力数記憶レジスタ 5232 ( 図 9)に記憶されて 、る値 A を計測時間記憶レジスタ 5234 (図 9)に記憶されて 、
110
る値 B で除算することによって、 TSの平均読み出しレート C ( =A ZB )を算
110 110 110 110 出する。次に、積分結果記憶レジスタ 5230 (図 9)に記憶されている値 D を、 TSの
110 平均読み出しレート C で除算することによって、目標値 E ( = D /C )を算出
110 110 110 110 する（図 12のステップ S36)。なお、実施の形態 1においては、メモリ記憶データ量積 分回路 5229 (図 9)における積分は、図 13に示されるように、基準容量 Fとメモリ記
0 憶データ量との差分 A Fを積分するものとする。従って、図 13において斜線で示した 部分の面積がメモリ記憶データ量積分回路 5229 (図 9)における積分結果 D として
110 出力される。また、実施の形態 1においては、メモリ記憶データ量積分回路 5229 (図 9)における積分を、メモリ 53 (図 5)から TSが読み出されるタイミングで実施する。以 上の処理によって、目標値 E の計測及び設定が完了する。 [0054] 以上の処理によって目標値 E の計測及び設定が完了すると、時刻補正値 (クロッ
110
クジッタ補正値)の算出が開始される。 CPU54(図 5)は、予め定められた計測時間 が経過するまで待機する（図 11のステップ S 18)。図 11のステップ S 18における計測 時間は、目標値設定の際に用いた目標値計測時間（図 12のステップ S32)と同様に 、 1GOPの時間とする。図 11のステップ S18において計測時間が経過した後、目標 値計測の場合と同様に、 CPU54(図 5)は、積分結果記憶レジスタ 5230 (図 9)、 TS 出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に記憶さ れている計測結果を読み込み（図 11のステップ S19)、その後、積分結果記憶レジス タ 5230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 52 34 (図 9)を初期値 ' 0，にセットする（図 11のステップ S 20)。このとき、メモリ記憶デー タ量積分回路 5229 (図 9)、 TS出力数計測カウンタ 5231、及び計測時間測定カウ ンタ 5233をも初期値' 0，にセットする。
[0055] 次に、 CPU54(図 5)は、各種レジスタ値を用いて、目標値計測の場合（図 12のス テツプ S36)と同様に、 TS出力数記憶レジスタ 5232 (図 9)に記憶されている値 A 111 を計測時間記憶レジスタ 5234 (図 9)に記憶されている値 B で除算することによつ
111
て、上記期間における TSの平均読み出しレート C 111 (=A 111 ZB )を算出する。次
111
に、積分結果記憶レジスタ 5230 (図 9)に記憶されている値 D を
111 TSの平均読み出 しレート C で除算することによって、計測値
111 E 111 ( = D /C )を算出する。
111 111
[0056] そして、上記計測値 E と上記目標値
111 E との偏差 (すなわち、差分)を計算し、計
110
算された偏差に対応する値を時刻補正値 (クロックジッタ補正値)とする。実施の形態
1においては、クロックジッタ補正値に関しては、図 15に示すような予め定められた変 換テーブル、すなわち、算出された偏差とクロックジッタ補正値とを対応付けた変換 テーブルを 2つ準備しておき、クロックジッタネ ΐ正値を算出する。なお、準備しておく 変換テーブルの数は 1つ又は 3つ以上であってもよい。
[0057] 次に、図 14を用いて、クロックジッタ値 dSUMを具体的に説明する。図 14は、無線 受信装置 50の受信側クロック周波数が無線送信装置 40の送信側クロック周波数より も高く、無線受信装置 50の基準クロックが無線送信装置 40の基準クロックよりも速 、 場合を示している。なお、実際のクロック周波数の偏差は、無線送信装置 40の発振 子と無線受信装置 50の発振子の精度に依存し、水晶発振子を使用した場合、最大 のクロック偏差は、 ± 100ppm(parts per million)程度となる。なお、図 14におい ては、説明をわかりやすくするため、クロックジッタ値 dSUMを強調して描いている（ すなわち、線分 D D に対する線分 D D の勾配を実際よりも急に描いている)。
21 25 21 25a
このように、無線受信装置 50の受信側クロック周波数が無線送信装置 40の送信側ク ロック周波数よりも高いので、無線受信装置 50内の時刻計測用カウンタ 5213 (図 8) のカウント値が速く進み、メモリ 53 (図 5)に記憶されている TSのデータ量が徐々に（ 図 14の線分 D D のように)減ってくる。この場合、受信側クロック周波数と送信側
21 25a
クロック周波数クロック周波数との間の偏差は、一定である（すなわち、 TSの入カレ ートの変化等に起因して変動しない)。したがって、図 14に示した斜線部分がクロック ジッタ値 dSUM (上記計測値 E と上記目標値 E との差分に対応する値）になる。
111 110
よって、 CPU54 (図 5)は、クロックジッタ値に応じたクロックジッタ補正値を算出する。 そして、 CPU54 (図 5)は、算出したクロックジッタ補正値を時刻補正値記憶レジスタ 5215 (図 8)にセットする（図 11のステップ S21)。なお、算出したクロックジッタ補正 値は、既に時刻補正値記憶レジスタ 5215 (図 8)によって制御されている制御結果に 基づ 、たものであるので、上記アルゴリズムで算出されるクロックジッタ値はその差分 である。従って、時刻補正値記憶レジスタ 5215 (図 8)にクロックジッタ補正値をセット する場合は、現在のセットされているクロックジッタ補正値に、上記算出したクロックジ ッタ補正値を加算する。
実施の形態 1においては、クロックジッタ補正値算出の際、 TSの平均読み出しレー ト C (目標値 E 算出時)及び C (計測値 E 算出時)を使用する。これは以下の
110 110 111 111
理由による。メモリ記憶データ量積分回路 5229 (図 9)でメモリ 53 (図 5)内に書き込ま れた記憶データ量を積分するタイミングの制御を簡単にするために、 TS読み出しァ ドレス発生回路 5227 (図 9)で TSをメモリ 53 (図 5)力も読み出すタイミングに同期し て読み出すよう構成した。従って、平均データ転送レートが 20Mbpsの TSを受信し ている場合と、平均データ転送レートが 5Mbpsの TSを受信している場合とでは、求 めるクロックジッタ値（図 14の斜線領域の積分値に相当する。 )の大きさが異なるため 、それを正規ィ匕するために TSの平均読み出しレートで正規ィ匕するよう構成した。 [0059] 次に、クロックジッタ補正値を用いたクロック再生方法にっ 、て説明する。 TSデータ 読み出しタイミング生成回路 521 (図 6)内の時刻計測用カウンタ制御回路 5214 (図 8)においては、予め定められた時間間隔ごとに（実施の形態 1においては 100msご とに）、時刻補正値記憶レジスタ 5215 (図 8)に記憶されているクロックジッタ補正値を 時刻計測用カウンタ 5213のカウント値に加算することによって、時刻計測用カウンタ 5213 (図 8)の出力値を補正する。図 14に示されるケースは、無線受信装置 50内の 受信側クロック周波数が無線送信装置 40内の送信側クロック周波数よりも高ぐメモリ 53 (図 5)の記憶データ量が減少しつつある場合を示している。この場合には、時刻 計測用カウンタ 5213は、 100msに 1度、クロックジッタ補正値分、時刻が戻される（強 制的に時刻を遅らせる。 ) oこのよう〖こクロックジッタ補正値分、時刻を戻すことによつ て、無線受信装置 50内におけるクロック周波数に基づく基準時刻を、無線送信装置 40内のクロック周波数に基づく基準時刻に近づけることができる。
[0060] 実施の形態 1に示されるように、無線受信装置 50にお ヽてはクロック再生 (クロック ジッタ補正）の際に、 TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻計測 カウンタ 5213 (図 8)のカウンタ値に、一定の周期で時刻補正値記憶レジスタ 5215 ( 図 8)に記憶されている時刻補正値 (クロックジッタ補正値)をオフセットとしてカ卩えるよ う構成しているので、無線受信装置 50内のシステムクロック周波数を変えることなぐ 適切なクロック再生を実現できる。従って、実施の形態 1の無線受信装置 50を用いれ ば (すなわち、実施の形態 1のデータ受信方法を用いれば)、複数の無線送信装置 力も送られてきた TSのそれぞれをメモリ 53 (図 5)内の異なる記憶領域に記憶すると 共に、それぞれの記憶領域に対応した時刻計測カウンタ 5213 (図 8)を備えることに より、複数の無線送信装置から送られてきた TSのそれぞれの読み出しタイミングを発 生すれば、受信した複数の TSのクロック再生を並行して実行できる。
[0061] クロックジッタ補正値の算出及びセットが終了すると、 CPU54 (図 5)は、クロックジッ タ補正値が、収束したカゝ否かを判断する。具体的には、計算されたクロックジッタ補正 値が所定範囲内に入っていた場合に、収束したと判断する（図 11のステップ S22)。 収束していないと判断された場合は、再度、同一の計測条件でクロックジッタ計測を 開始する。収束したと判断した場合は、計測時間を変更し（図 11のステップ S23)、 再度、クロックジッタの計測を開始する（図 11のステップ S18以降)。その際、クロック ジッタ補正値算出用の変換テーブルも、図 15に示される実線の変換テーブル (勾配 の急な直線)から、破線の変換テーブル (勾配の緩やかな直線）に変更することが望 ましい。これは、以下の理由による。クロックジッタ値はシステムクロック周波数の偏差 に依存するため、機器が特定されればほぼ一定の値になる。従って、クロックジッタ 補正値をある一定の収束範囲内まで引き込む際 (例えば、受信開始直後）には、クロ ックジッタ補正値算出の際のゲイン (変換テーブルを示す直線の勾配)を大きくして、 引き込み時間を短縮する。そして、クロックジッタ補正値をある一定の収束範囲内ま で引き込んだ後には、ゲインを小さくして、システムの安定性を重視するよう構成する 。これにより、クロックジッタ補正値を収束範囲内までの引き込む時間を短縮できると 共に、クロックジッタ補正値を収束範囲内にした後には無線受信装置 50を安定に動 作させることができる。また、実施の形態 1において、計測時間を長くする理由は、計 測時間を長くして計測値の精度を向上させ、クロックジッタ補正値の収束後に無線受 信装置 50を安定に動作させることができるようにするためである。なお、実施の形態 1 においては、クロックジッタ値が収束しても、 PLL (Phase— Locked Loop)制御等を 採用して 、な 、ので、データ受信時にはクロックジッタ補正値を更新し続ける必要が ある。
[0062] 以上に説明したように、実施の形態 1のデータ受信方法 (実施の形態 1の無線受信 装置 50)を用いれば、ジッタを有する無線を介して伝送された VBRの TSを受信する 場合であっても、アンダーフロー、あるいはオーバーフローを生じさせることなく連続 的に TSを出力することができる。このため、 MPEG2システムの TSを受信側の機器 で復号し再生する場合に、映像を途切れさせることなく MPEG2データを再生するこ とがでさる。
[0063] また、実施の形態 1のデータ受信方法 (実施の形態 1の無線受信装置 50)を用いれ ば、受信側メモリ 53が複数の記憶領域を有するので、 1台の無線受信装置 50で複 数のデータ送信装置から出力されるパケットデータを受信することができ、各々の受 信パケットデータごとにアンダーフロー、あるいはオーバーフローを生じさせることなく 連続的にデータを出力することができる。また、受信側メモリ 53が複数の記憶領域を 有するので、簡単な回路構成で複数のストリームを扱うことができ、回路規模の抑制、 及び、消費電力及び製造コストの低減を図ることができる。
[0064] 実施の形態 2.
図 16は、本発明の実施の形態 2における無線受信装置のクロックジッタ検出動作を 示すフローチャートである。また、図 17は、実施の形態 2における無線受信装置によ る変換テーブル選択のために使用されるテーブルを示す図である。また、図 18は、 実施の形態 2における無線受信装置がクロックジッタ補正値を算出するために使用 する変換テーブルを示す図である。
[0065] 実施の形態 2におけるデータ受信方法は、メモリ記憶データ量積分回路 5229 (図 9 )における積分方法、クロックジッタ補正値の収束判定方法、及びクロックジッタ検出 方法を除き、上記実施の形態 1におけるデータ受信方法と同じである。具体的に言え ば、実施の形態 1と実施の形態 2は、以下の相違点を持つ。実施の形態 1においては 、メモリ記憶データ量積分回路 5229 (図 9)によってメモリ 53 (図 5)に記憶されている TSの記憶データ量を積分するタイミングは、制御を簡単にするために、 TSメモリ読 み出し制御回路 522 (図 6)内の TS読み出しアドレス発生回路 5227 (図 9)によりメモ リ 53 (図 5)力も TSを読み出すタイミングに同期するように構成している。これに対し、 実施の形態 2においては、 TSの記憶データ量を積分するタイミングは、無線受信装 置内の受信側クロック周波数に基づいて作成した予め定められたタイミングになるよ うに構成している。なお、以下の実施の形態 2の説明においては、上記実施の形態 1 において用いた図 1一図 10及び図 12をも参照する。また、図 16において、図 11のス テツプと同じ処理を行うステップには、同じ符号を付す。
[0066] 実施の形態 2における無線送信装置 40から送信された TSを含む無線パケットを受 信した際の無線受信装置 50におけるクロック再生フローにっ 、て、図 16及び図 12 を用いて説明する。図 16に示されるように、無線受信装置 50内の CPU54 (図 5)は、 TSの受信が開始されると、無線パケットに付加されているヘッダ情報に基づいて、送 信機 (無線送信装置 40に相当する。）の識別を実施する（図 16のステップ Sl l)。送 信機の識別は、例えば、無線パケットのヘッダ情報に付加されている MACアドレス、 及び、送信機に固有の機器識別情報 (例えば、 IPアドレス）の一方又は両方を用い て、実施する。機器識別情報として、 MACアドレス、又は、 IPアドレスを用いれば、無 線パケットに新たな情報を付加することなく機器識別情報が入手できるので、無線送 信装置 40及び無線受信装置 50の処理負荷を軽減することができると共に、通信帯 域に負荷をかけることなく送受信を行うことができる。
[0067] 送信機の識別を実施した後、無線受信装置 50内の CPU54 (図 5)は、送信機の機 器識別情報に基づいて、無線受信装置 50内の記憶部（例えば、メモリ 53の一部、又 は、図示しない他のメモリ）に、過去に識別された送信機の時刻補正値（「以前の時 刻補正値」とも言う。 )が既に記憶されている力否かを確認する（図 16のステップ S 12
) o
[0068] 図 16のステップ S12において、無線受信装置 50内に以前の時刻補正値 (クロック ジッタ補正値）が既に記憶されている場合は、 CPU54 (図 5)は、記憶されている以 前の時刻補正値を初期値として TSデータ読み出しタイミング生成回路 521 (図 6)内 の時刻補正値記憶レジスタ 5215 (図 8)にセットする（図 16のステップ S13)。その後 、 目標値を計測するために用いる計測時間 T(n)をセットし、クロックジッタ補正値算 出用の変換テーブルを Table (n)をセットする（図 16のステップ S41)。ここで、 nは iで あり、図 17に示されるように、実施の形態 2においては、 iは 0から 4までの 5通りの値を とることがでる。また、クロックジッタ補正値算出の際の収束結果に応じて iの値を切り 替えることにより、計測時間 T (n)及びクロックジッタ補正値算出用の変換テーブル T able (n)を切り換えることができるように構成して！/、る。
[0069] 図 16のステップ S12において、無線受信装置 50内に以前の時刻補正値が記憶さ れていない場合は、時刻補正値記憶レジスタ 5215 (図 8)に初期値' 0'をセットする（ 図 16のステップ S14)。その後、 n=i=0とし、計測時間を T(O)にセットし、クロックジ ッタ補正値算出用の変換テーブルを Table (0)にセットする（図 16のステップ S42)。 これは、以下の理由による。実施の形態 1の場合と同様に、 VBRの TSのクロック再生 を実施する場合には、計測時間が短 、時間単位にぉ 、ては平均データ伝送レート が大きく変動する。このため、ある程度長い時間で評価すれば、平均データ伝送レー トはほぼ一定であり、クロックジッタ値の推定が可能になる。しかし、実施の形態 1にお いて用いた 1GOPの受信データ量が常に一定である保証はない。従って、クロックジ ッタ値をより一層高精度に推定しょうとした場合、計測時間を長くする必要がある。一 方、無線送信装置 40と無線受信装置 50の間の水晶発振子のクロック周波数の偏差 力 無線送信装置 40については中心周波数に対して lOOppm (parts per milli on)であり、無線受信装置 50については中心周波数に対して + 1 OOppmである場合 に、システムクロックを 27MHzとすると、それぞれのシステムクロック周波数は以下の ようになる。
無線送信装置 40のクロック周波数 = 26. 9973MHz
無線受信装置 30のクロック周波数 = 27. 0027MHz
従って、 1秒間のクロック数の差は、 5400クロック（ = 27. 0027MHz— 26. 9973M Hz = 0. 0054MHz)になる。よって、 1秒当たりの時間のずれ量は（5400Z27MH z)秒、すなわち、約 200 sとなる。
[0070] 一方、 TSに許容されるジッタの最大値は 50 μ sであるので、無線受信装置 50は、 できるだけ早くクロックジッタの補正を収束させる必要がある。 VBRの場合、最小の制 御単位は 1GOPであり、送受信開始時には 1GOP単位によるクロックジッタ補正制御 になるため、なるべく早く所定のクロック周波数偏差以下にクロックジッタ値を抑え込 まなければならない。従って、クロックジッタ値の推定のために複数の計測時間、及 び複数のジッタ補正テーブルを持つよう構成し、送受信開始時 (及び送受信開始時 直後の期間）にはクロックジッタ値の急速な収束のための粗調整 (ラフなクロックジッタ 補正）を実施し、クロックジッタ値の収束の程度に応じて、徐々に微調整 (精度の高い クロックジッタ補正）を実行するように構成した。また、実施の形態 2においては、実施 の形態 1と同様に、無線送信装置 40と以前 TS受信を実施した際に計測した計測結 果が記憶されて 、た場合は、記憶されて 、た時刻補正値を使用することによって (す なわち、クロック周波数の偏差を小さく抑えることができる時刻補正値を使用すること によって）、受信開始時力もシステム動作の安定ィ匕を図ることができる。
[0071] 計測時間 Τ (η)及びクロックジッタ補正値算出用の変換テーブル Table (n)のセット を完了した後、 CPU54 (図 5)は、 TSメモリ読み出し制御回路 522 (図 6)内の積分結 果記憶レジスタ 5230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記 憶レジスタ 5234 (図 9)に初期値' 0，をセットする。このとき、 TSメモリ読み出し制御回 路 522 (図 6)内のメモリ記憶データ量積分回路 5229 (図 9)、 TS出力数計測カウンタ 5231、及び計測時間測定カウンタ 5233をも初期値' 0，にセットする（図 16のステツ プ S15)。各種レジスタの初期化が終了すると、次に目標値の計測及び設定を実施 する（図 16のステップ S16)。以下、実施の形態 2における目標値の計測方法につい て、図 12を用いて説明する。
[0072] 実施の形態 2における無線受信装置 50は、実施の形態 1の場合と同様に、 TSの受 信が開始されると、目標値の計測を開始する。なお、図 12のステップ S31— S33に おける動作は、実施の形態 1の場合と同様である。なお、実施の形態 2においては、 目標値の計測の際の計測時間 (以下「目標値計測時間」と言う。 )を 2秒とした場合に ついて説明する。目標値計測時間の経過後（受信した先頭の TSが読み出されてか ら 2秒後）、 CPU54 (図 5)は、 TSメモリ読み出し制御回路 522 (図 6)内の積分結果 記憶レジスタ 5230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶 レジスタ 5234 (図 9)に記憶されている計測結果を読み込む（図 12のステップ S34)と 共に、積分結果記憶レジスタ 5230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及 び計測時間記憶レジスタ 5234 (図 9)を初期値 ' 0，にセットする（図 12のステップ S 35 )。このとき、 TSメモリ読み出し制御回路 522 (図 6)内のメモリ記憶データ量積分回路 5229 (図 9)、 TS出力数計測カウンタ 5231 (図 9)、及び計測時間測定カウンタ 523 3 (図 9)をも初期値' 0'にセットする。
[0073] 次に、 CPU54 (図 5)は、各種レジスタ値を用いて目標値の算出を実施する。具体 的には、 TSメモリ読み出し制御回路 522 (図 6)内の TS出力数記憶レジスタ 5232 ( 図 9)に記憶されて 、る値 A を計測時間記憶レジスタ 5234 (図 9)に記憶されて 、
120
る値 B で除算することによって、 TSの平均読み出しレート C (=A ZB )を算
120 120 120 120 出し、算出結果を記憶する。次に、 CPU54 (図 5)は、積分結果記憶レジスタ 5230 ( 図 9)に記憶されて 、る値 D を計測時間記憶レジスタ 5234 (図 9)に記憶されて 、
120
る値 B で除算することによって、目標値 E ( = D ZB )を算出する（図 12のス
120 120 120 120
テツプ S36)。なお、実施の形態 2においては、実施の形態 1と同様に、図 13に示さ れるように、基準容量 Fとメモリ記憶データ量との差分 A Fを積分するものとする。従
0
つて、図 13において斜線で示した部分の面積に相当する値力メモリ記憶データ量積 分回路 5229 (図 9)における積分結果 D として出力される。なお、実施の形態 2に
120
おいては、メモリ記憶データ量積分回路 5229 (図 9)における積分タイミングを無線 受信装置 50内の基準クロックに基づいて作成する点で、メモリ記憶データ量積分回 路 5229 (図 9)における積分タイミングを TS読み出しタイミングに一致させた実施の 形態 1の場合と異なる。このため、目標値を設定する際には、実施の形態 1の場合の ように、メモリ記憶データ量積分回路 5229 (図 9)の積分値をメモリ 53 (図 5)から読み 出した TSの平均読み出しレートで除算するのではなぐメモリ記憶データ量積分回 路 5229 (図 9)の積分値を計測時間で除算することによって、目標値を求める。
[0074] 上記方法で目標値の計測及び設定が完了すると、クロックジッタ補正値の算出力 S 開始される。 CPU54 (図 5)は、予め定められた計測時間 T(n)が経過するまで待機 する（図 16のステップ S18)。実施の形態 2においては、計測時間 T(n)は図 17に示 す i=nの値に基づき設定される。既に、クロックジッタ補正値を取得している場合 (i= 4の場合）には計測時間 T(n)は 8秒（図 17における i=4)に設定され、クロックジッタ 補正値を取得していない場合には計測時間 T(n)は 0. 5秒（図 17における i=0)と する。計測時間 T(n)経過後に、目標値計測の場合と同様に、 CPU54 (図 5)は、 TS メモリ読み出し制御回路 522 (図 6)内の積分結果記憶レジスタ 5230 (図 9)、 TS出力 数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に記憶されて いる計測結果を読み込む（図 16のステップ S19)と共に、積分結果記憶レジスタ 523 0 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)を初期値' 0，にセットする（図 16のステップ S20)。このとき、メモリ記憶データ量積 分回路 5229 (図 9)、 TS出力数計測カウンタ 5231 (図 9)、及び計測時間測定カウン タ 5233 (図 9)も初期値' 0'にセットする。
[0075] 次に、 CPU54 (図 5)は、各種レジスタ値を用いて、目標値計測の場合（図 12のス テツプ S36)と同様に、計測値の算出を実施する。具体的には、 TS出力数記憶レジ スタ 5232 (図 9)に記憶されている値 A を計測時間記憶レジスタ 5234 (図 9)に記
121
憶されている値で B 除算することによって、上記期間における TSの平均読み出し
121
レート C (=A ZB )を算出する。そして、上記 TSの平均読み出しレート情報
121 121 121
に基づいて、計測期間内で TSの受信データレートが所定値よりも大きく変化したか 否かを確認する。 TSの平均読み出しレート C が所定値よりも大きく変化した場合は
121
、実施の形態 2においては、再度、目標値の設定ルーチンに入り、目標値を変更す る。これは、以下の理由による。クロックジッタ値は、無線送信装置 40及び無線受信 装置 50の間のシステムクロックの周波数偏差に起因するものである。従って、受信中 に受信レートが変化してもクロックジッタ値は変化しない。実施の形態 2においては、 メモリ 53 (図 5)内に所定量の TSを記憶した後、読み出し制御を開始する。従って、 無線受信装置 50においては TSの平均受信レートが変化した場合、メモリ 53 (図 5) に記憶する所定の TS数分の遅れ時間を有する。例えば、平均受信データレートが 2 OMbps力ら 12Mbpsに変ィ匕した場合は、メモリ 53 (図 5)に記'隐される TSの量は 20 Mbpsの TSを受信して 、た場合と比較して遅れ時間分の TS受信レート差（8Mbps) 分だけメモリ 53 (図 5)に記憶されている平均記憶データ量が減少する。一方、平均 受信データレートが 8Mbpsから 20Mbpsに上がった場合は、反対に遅れ時間分の T S受信レート差（12Mbps)分だけメモリ 53 (図 5)に記憶されている平均記憶データ 量が増加する。従って、実施の形態 2においては、 TSの平均読み出しレートの算出 結果を用いて、目標値を再度設定し直すか否かを判断する。
[0076] 目標値の再設定の必要がない場合は、 TSメモリ読み出し制御回路 522 (図 6)内の 積分結果記憶レジスタ 5230 (図 9)に記憶されて 、る値 D を計測時間記憶レジスタ
121
5234 (図 9)に記憶されている値 B で除算することによって、計測値 E ( = D /
121 121 121
B )を算出する。
121
[0077] そして、上記計測値 E (すなわち、先頭 TSより後に受信された TSについて得ら
121
れた計測値)と上記目標値 E (すなわち、先頭 TSについて得られた計測値)との偏
120
差 (すなわち、差分)を計算し、計算された偏差に対応する値を時刻補正値 (クロック ジッタ補正値）とする。実施の形態 2においては、クロックジッタ補正値に関しては、図 18に示すような予め定められた計算結果 (偏差)とクロックジッタ補正値とを対応付け た変換テーブルを複数準備しておき（実施の形態 2においては 5つ）、 iの値に応じて クロックジッタ補正用のテーブルを切り換えてクロックジッタ補正値を算出する。そして
、算出結果をクロックジッタ補正値として時刻補正値記憶レジスタ 5215 (図 8)にセッ トする（図 16のステップ S21)。なお、算出したクロックジッタ補正値は、既に時刻補正 値記憶レジスタ 5215 (図 8)によって制御されている制御結果に基づいたものである ので、実施の形態 1と同様に、上記アルゴリズムで算出されるクロックジッタ値はその 差分である。従って、 TSデータ読み出しタイミング制御回路 521 (図 6)内の時刻補 正値記憶レジスタ 5215 (図 8)にクロックジッタ補正値をセットする場合は、現在セット されているクロックジッタ補正値に上記算出したクロックジッタ補正値を加算した値を セットする。
[0078] 次に、クロックジッタ補正値を用いたクロック再生方法に関して説明する。実施の形 態 1と同様に、 TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻計測用カウ ンタ制御回路 5214 (図 8)においては、予め定められた時間間隔ごとに（実施の形態 2においては 100msごと）、時刻補正値記憶レジスタ 5215 (図 8)に記憶されているク ロックジッタ補正値を時刻計測用カウンタ値に加算することによって、時刻計測用カウ ンタ 5213 (図 8)の出力値を補正する。図 14に示されるケースは、無線受信装置 50 内の受信側クロック周波数が無線送信装置 40内の送信側クロック周波数よりも高ぐ メモリ 53 (図 5)の記憶データ量が減少しつつある場合を示している。この場合には、 時刻計測用カウンタ 5213は、 100msに 1度、クロックジッタ補正値分、時刻が戻され る（強制的に時刻を遅らせる。 ) oこのようにクロックジッタ補正値分、時刻を戻すことに よって、無線受信装置 50内におけるクロック周波数に基づく基準時刻を、無線送信 装置 40内のクロック周波数に基づく基準時刻に近づけることができる。
[0079] クロックジッタ補正値の算出及びセットが終了すると、 CPU54 (図 5)は、クロックジッ タ補正値が、収束したカゝ否かを判断する。具体的には、計算されたクロックジッタ補正 値が所定値の範囲内に入っている場合に、収束したと判断する（図 16のステップ S2 2)。収束していないと判断された場合は、再度、同一の計測条件でクロックジッタ計 測を開始する。収束したと判断された場合は、計測時間 T(n)及びクロックジッタ算出 用のテーブル Table (η)を変更し、再度、クロックジッタの計測を開始する（このとき、 i =i+ lも実施する。 ) (図 16のステップ S43)。その際、クロックジッタ補正値算出用の 変換テーブルも、図 18に示されるように変更する。なお、 i=4の場合には、収束は完 了して 、るものと判断し、計測時間及びクロックジッタ補正用のテーブルの変更は行 わない。 [0080] 以上の制御を行う理由は、実施の形態 1の場合と同様に、以下のとおりである。クロ ックジッタは、システムクロック周波数の偏差に依存するため、機器が特定されればほ ぼ一定の値になる。従って、クロックジッタ補正値をある一定の収束範囲内まで引き 込む際にはクロックジッタ補正値算出の際のゲイン（図 18の直線の勾配)を大きくして 引き込み時間を早くする。そして、クロックジッタ補正値をある収束範囲内まで引き込 んだ後には、クロックジッタ補正値算出の際のゲインを小さくしてシステムの安定性を 重視するよう構成する。このような制御を複数の段階に分けて切り換えることによって 、システムの収束を早めると共に、収束前の段階においてもシステムをより安定に動 作させることができる。同様に、計測時間を長くするのは、計測時間を長くして計測値 の精度を向上させ、収束時のシステムの安定ィ匕を図るためである。なお、実施の形態 2においては、クロックジッタに関しては、収束しても PLL制御等を採用していないの で、データ受信時にはクロックジッタ補正値を更新し続ける必要がある。
[0081] 以上に説明したように、実施の形態 2のデータ受信方法を用いれば、ジッタを有す る無線を介して伝送された VBRの TSを受信する場合であっても、アンダーフロー、 あるいはオーバーフローを生じさせることなく連続的に TSを出力することができる。こ のため、 MPEG2システムの TSを受信側の機器で復号し再生する場合に、映像を途 切れさせることなく MPEG2データを再生することができる。なお、実施の形態 2にお いて、上記以外の点は、上記実施の形態 1の場合と同じである。
[0082] また、実施の形態 2のデータ受信方法を用いれば、平均受信レートが大きく変化し た場合はクロック周波数の偏差を計算する際の目標値を再設定するように制御する ので、受信したデータの平均受信レートが変化した場合であっても、クロック再生を行 うことができる。このため、 MPEG2システムの TSを受信側の機器で復号し再生する 場合に、映像を途切れさせることなく MPEG2データを再生することができる。
[0083] 実施の形態 3.
本発明の実施の形態 3に係るデータ受信方法は、無線受信装置 50内の CPU54 によるクロックジッタ検出動作の点において、上記実施の形態 1に係るデータ受信方 法と異なる。この点を除き、実施の形態 3に係るデータ受信方法は、上記実施の形態 1に係るデータ受信方法と同じである。したがって、実施の形態 3においては、上記 実施の形態 1において用いた図 1から図 10まで、並びに、図 13及び図 14をも参照す る。
[0084] 図 19は、実施の形態 3における無線受信装置 50内の CPU54によるクロックジッタ 検出動作を示すフローチャートであり、図 20は、図 19に示されるフローの中の初期 値計測、及び設定（図 19のステップ S216)の動作を示すフローチャートである。また 、図 21は、実施の形態 3におけるクロックジッタ値の算出の動作を示すフローチャート である。図 22は、実施の形態 3におけるクロックジッタ補正値の算出の動作を示すフ ローチャートである。図 23は、実施の形態 3におけるクロックジッタ値算出時における クロックジッタ補正値の収束判定の動作を示すフローチャートである。さらに、図 24は 、実施の形態 3における無線受信装置 50が時刻補正値 (クロックジッタ補正値)を算 出する際に使用する各補正値算出段階 (各補正値算出ステージ)での計測時間、及 び収束判定に使用する閾値、収束判定条件を定めるテーブルの一例を示す図であ る。また、図 25は、実施の形態 3における無線受信装置がクロックジッタ補正値を算 出するために使用する変換テーブル (計測値に乗算するゲインテーブル)の一例を 示す図である。
[0085] 以下に、図 5—図 10、図 13、図 14、図 19一図 25を用いて、無線送信装置 40から 送信された TSを含む無線パケットを受信した実施の形態 3における無線受信装置 5 0の動作を説明する。実施の形態 3における無線受信装置 50が無線送信装置 40か ら伝送された無線パケットを受信すると、無線受信装置 50内の無線 LANモジュール 51 (図 5)は、無線パケットの先頭に付加されている無線ヘッダを解析し、受信したパ ケットがどの無線送信装置 (送信元)カゝら送信されたものであり、どの無線受信装置（ 送信先)へ送信されたものであるかを検出する。この検出の結果、無線パケットが自 身の無線受信装置 50に送られて来たものでない場合は、その無線受信装置 50内の 無線 LANモジュール 51 (図 5)は、無線パケットを破棄する。無線パケットが自身の 無線受信装置 50に送られて来たものである場合は、その無線受信装置 50内の無線 LANモジュール 51 (図 5)は、無線パケットの種類の識別等を実施し、その結果を無 線受信装置 50内の CPU54 (図 5)に出力する。無線 LANモジュール 51 (図 5)から 検出結果を受け取った CPU54 (図 5)は、受信したデータがタイムスタンプ付き TSで ある場合は、タイムスタンプ付き TSを無線受信装置 50内のメモリ 53 (図 5)へ転送す るように DMAを起動する。なお、無線 LANモジュール 51 (図 5)により受信されたデ ータが機器制御用データである場合は、 CPU54 (図 5)内で機器制御用データに所 定の処理を施した後、機器制御用データを IEEE 1394インターフェイスを介し接続さ れた機器へ送出する。なお、 IEEE1394インターフェイスは上記映像ストリーム (TS 信号、 DV信号)、及び AVZCコマンド (機器制御用信号)を同一の信号線に時分割 に多重して伝送する。本実施の形態 3では、 TSストリームの送受信について詳細に 説明するため、図において、 IEEE1394インターフェイス、及び機器制御信号 (AV ZCコマンド)の入出力端子は省略した。
[0086] 次に、無線受信装置 50内の受信側メモリ制御回路 52 (図 5)は、 CPU54 (図 5)か ら CPUバス 55を経由して送られた TS書き込み制御信号に基づいて、無線 LANモ ジュール 51 (図 5)が受信した TSをメモリ 53 (図 5)に書き込み、メモリ 53に一時記憶 させる。実施の形態 3においては、受信した TSがメモリ 53 (図 5)内の第 1の TS記録 領域 531 (図 7)に書き込まれるものとする。メモリ 53 (図 5)に TSが書き込まれると、図 10に示されるフローに従い、 TSデータ読み出しタイミング生成回路 521 (図 6)により TS読み出しタイミング信号 Rが生成される。なお、無線送信装置 40からの TSの受
4
信を開始したときに、 CPU54 (図 5)は、メモリ 53 (図 5)内に TSを記憶できる空き領 域が有るか無いかを確認し、図 7に示す 2つの記憶領域 531, 532が既に使用されて いる場合は、 TSを受信できないことを、無線 LANモジュール 51 (図 5)を経由して無 線送信装置 40に通知する。
[0087] 次に、受信した TSを記憶領域に格納する動作を説明する。図 10に示されるように 、無線 LANモジュール 51 (図 5)により TSの受信が開始されると、無線受信装置 50 内の CPU54 (図 5)は、受信された TSを記憶するメモリ 53 (図 5)内の記憶領域を決 定し、この決定された記憶領域を、受信側メモリ制御回路 52 (図 5)内の TSメモリ読 み出し制御回路 522 (図 6)に通知する。 TSメモリ読み出し制御回路 522 (図 6)は、 決定されたメモリ 53 (図 5)内の記憶領域に基づいて、 TSを読み出すメモリ 53 (図 5) 内の記憶領域を決定する。そして、 TSの受信開始後に、受信側メモリ制御回路 52 ( 図 5)内の TSメモリ読み出し制御回路 522 (図 6)は、受信された先頭の TSのメモリ 5 3 (図 5)への書き込みが完了したことを確認する（図 10のステップ SI)。実施の形態 3 においては、メモリ 53 (図 5)内の第 1の TS記憶領域 531 (図 7)の先頭に、受信開始 後、最初に書き込まれた TSを、「先頭 TS」と言う。受信側メモリ制御回路 52 (図 5)内 の TSメモリ読み出し制御回路 522 (図 6)は、 TSメモリ読み出し制御回路 522 (図 6) 内の TS書き込みアドレス記憶回路 5228 (図 9)から出力される書き込みアドレス情報 の変化を検出することによって (すなわち、書き込みアドレス情報が 2ライン目のァドレ スに変化したことを確認することによって）、メモリ 53 (図 5)内の第 1の TS記憶領域 53 1 (図 7)に対する先頭 TSの書き込みが完了したこと確認することができる。
[0088] 先頭 TSのメモリ 53 (図 5)への書き込みが確認できた後に、受信側メモリ制御回路 5 2 (図 5)内の TSメモリ読み出し制御回路 522 (図 6)は、メモリ 53 (図 5)に記憶された 先頭 TSに付加されて ヽるタイムスタンプを読み出す（図 10のステップ S2)。
[0089] 図 10のステップ S2においてタイムスタンプの読み出しが終了すると、受信側メモリ 制御回路 52 (図 5)内の TSメモリ読み出し制御回路 522 (図 6)は、メモリ 53 (図 5)内 の記憶データ量が所定値以上になるまで待機する（図 10のステップ S3)。この待機 は、 VBRの TSに対して、無線受信装置 50のクロック周波数を用いたクロック再生を 行うために実施する。
[0090] VBRの TSを受信した際のメモリ 53 (図 5)に記憶されている TSの記憶データ量は、 例えば、図 13に示されるように変化する。なお、図 13は無線送信装置 40と無線受信 装置 50の間のクロック信号の同期が取れていた場合の例である。図 13において、縦 軸はメモリ 53 (図 5)に記憶されている TSの記憶データ量、横軸は時間を示す。図 13 は、 AV— HDD記録再生装置 22 (図 1)等から出力される TSで、例えば、 MPEG2シ ステムで圧縮された映像データを 1フレーム単位で読み出すような制御を実施した場 合に相当する。具体的には、 MPEG2システムで 20Mbpsの HD (High Definitio n:高精細度）の映像ストリームを TS形式で伝送した場合について説明する。なお、 実施の形態 3においては、 GOPを 15フレームで構成し、 1GOP内のイントラフレーム のデータ量は、 1GOPの全データ量の 20%であると仮定する。また、実施の形態 3に おいては、メモリ 53 (図 5)内の第 1の TS記憶領域 531 (図 7)は、 1GOP分のデータ を記憶できる記憶容量を有するものとする。 [0091] 本実施の形態 3では、説明をわ力りやすくするため、 PCRは各フレームの先頭 TS に付加されており、 33ms毎に伝送されるものとして説明を続ける。無線送信装置 40 と無線受信装置 50との間の無線伝送区間におけるスループットは、 20Mbps程度で あり、無線経由で受信される TSの量はほぼ一定の割合で無線受信装置 50に入力さ れる。しかし、無線受信装置 50内のメモリ 53 (図 5)力ものデータの読み出しは、送信 時に送信側クロック周波数に基づいて TSに付加されたタイムスタンプを基準に行わ れる。メモリ 53 (図 5)力もイントラフレームを読み出す場合には、非常に短い時間で 1 GOPのデータ量の 20%のデータが読み出されるので、図 13に示されるように、メモ リ 53 (図 5)の TSの記憶データ量が急激に低下する（図 13の期間 t 線分 D
11一 t 、
12 11
D 、又は、期間 t 一 t 、線分 D D )。そして、 1GOPの期間をかけてメモリ 53の
12 13 14 13 14
記憶データ量は徐々に初期値 Fに戻る（図 13の線分 D D 、線分 D D )。なお、
0 12 13 14 15 実際には、メモリ 53 (図 5)における TSの記憶データ量の変化は、図 13に示されるよ うな直線 (線分 D D 、線分 D D 、線分 D D 、線分 D D )にはならないが、実
11 12 12 13 13 14 14 15
施の形態 3においては、発明の理解を容易にするために、直線で描いている。無線 受信装置 50においては、メモリ 53 (図 5)に記憶されている TSがオーバーフロー又 はアンダーフローを起こさないようにするため、受信開始時には、メモリ 53 (図 5)に所 定量の TSが記憶されるまで、メモリ 53 (図 5)からのデータの読み出しを開始しない。 実施の形態 3においては、メモリ 53 (図 5)に 1GOPの半分のデータ量（図 13の F )の
0
TSが記憶された時点で、受信された TSの読み出しを開始する。
[0092] 図 10のステップ S3において、メモリ 53 (図 5)の記憶データ量が所定値以上になる と、 TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻計測用カウンタ制御 回路 5214 (図 8)は、時刻計測用カウンタ 5213 (図 8)に、受信された先頭 TSに付加 されて 、たタイムスタンプ値を初期値としてセットすると共に、時刻計測用カウンタ 52 13 (図 8)に時刻計測のためのカウントアップ動作を開始するよう制御信号を出力す る（図 10のステップ S4)。そして、図 10のステップ S4において、 TSデータ読み出しタ イミング生成回路 521 (図 6)内の時刻計測用カウンタ 5213 (図 8)のカウントアップ動 作が開始され、その後に、時刻比較回路 5216 (図 8)は、 TS読み出しタイミング信号 Rを出力する。 TS読み出しアドレス発生回路 5227 (図 9)は、 TS読み出しタイミング 信号 Rに基づいて、メモリ 53 (図 5)に記憶されている ITS分のデータの読み出し制
4
御信号 Rを端子 5223から出力する（図 10のステップ S5)。
6
[0093] メモリ 53 (図 5)力 読み出された TSは、受信側メモリ制御回路 52 (図 5)内のバスァ ービタ回路 523 (図 6)を経由して、 TSメモリ読み出し制御回路 522 (図 6)内の FIFO メモリ 5225 (図 9)に入力される。 FIFOメモリ 5225 (図 9)は、 CPU54 (図 5)からの T S書き込み制御信号と TSメモリ読み出し制御回路 522 (図 6)からの TS読み出し制御 信号との間の、バスアービタ回路 523 (図 6)によるバス調停時に発生した読み出しデ ータの遅延時間等を吸収する。実施の形態 3においては、受信側メモリ制御回路 52 (図 5)内の TSデータ読み出しタイミング生成回路 521 (図 6)から入力される TS読み 出しタイミング信号 Rを基準にし、一定時間の遅延量を持たせて FIFOメモリ 5225 (
4
図 9)力も TSを読み出すように、 FIFOメモリ制御回路 5226 (図 9)は FIFOメモリ 522 5 (図 9)に対して読み出し制御信号を出力する。受信側メモリ制御回路 52 (図 5)に おける TSメモリ読み出し制御回路 522 (図 6)内の FIFOメモリ 5225 (図 9)への書き 込み制御は、 TS読み出しアドレス発生回路 5227 (図 9)から出力される TSデータ読 み出し制御信号 R (図 9)と、受信側メモリ制御回路 52 (図 5)内のバスアービタ回路
6a
523 (図 6)から出力されるデータ読み出し完了信号（図 9には示さず。図 6に信号 R
8 として示す。）、すなわち、メモリ 53 (図 5)力 データの読み出しが完了したことを示す 信号とを用いて実施する。なお、バスアービタ回路 523 (図 6)力も出力されるデータ 読み出し完了信号（図 9には示さず。図 6に信号 Rとして示す。）は、 TS読み出しアド
8
レス発生回路 5227 (図 9)によって、 TS読み出しアドレスを発生する際にも使用され る。
[0094] 図 10のステップ S6において、メモリ 53 (図 5)から ITS分のデータの読み出しが完 了すると、 TSメモリ読み出し制御回路 522 (図 6)内の TS読み出しアドレス発生回路 5227 (09)は、 TS書き込みアドレス記憶回路 5228 (図 9)に記憶されている書き込 みアドレス情報に基づいて、メモリ 53 (図 5)に次のラインの TSが記憶されている力確 認し、記憶されている場合には、次のラインの TSのタイムスタンプを読み出すための TSデータ読み出し制御信号 Rを発生する（図 10のステップ S 7)。なお、メモリ 53 (図
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5)に次のラインの TSが記憶されていない場合は、メモリ 53 (図 5)にアンダーフロー が起こったものとして、アンダーフローが発生したことを CPU54 (図 5)に通知する。 本実施の形態 3では、 CPU54 (図 5)は、アンダーフロー発生が通知されると、ー且、 受信側メモリ制御回路 52 (図 5)を所定の初期状態にリセットし、再度、 TS受信（図 10 のステップ S1から始まる処理)を実行するものとする。
[0095] 図 10のステップ S7において、次のラインの TS (次 TS)のタイムスタンプを受け取る と、 TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻比較回路 5216 (図 8) は、タイムスタンプ信号 Rと、時刻計測用カウンタ 5213 (図 8)から出力される時刻計
3
測カウント値 R
9とを比較し、時刻計測カウント値 R
9が入力されたタイムスタンプ信号 R
3 の値より大きくなつたときに（図 10のステップ S8)、 TS読み出しタイミング信号 Rを出
4 力する。 TS読み出しタイミング信号 Rを受け取った TS読み出しアドレス発生回路 52
4
27 (図 9)は TSデータ読み出し制御信号 Rを出力する（図 10のステップ S5)。
6
[0096] 受信側メモリ制御回路 52 (図 6)は、図 10のステップ S5— S8 (すなわち、破線で囲 うステップ S9)の動作を繰り返す。無線受信装置 50の発振子が発振する受信側基準 クロックが無線送信装置 40の発振子が発振する送信側基準クロックよりも速く（すな わち、無線受信装置 50における受信側クロック周波数が無線送信装置 40における 送信側クロック周波数よりも高く）なったときに、時刻計測用カウンタ 5213 (図 8)の力 ゥンタ値に基づいて得られる受信側基準時刻（受信側クロック周波数)とタイムスタン プ信号に基づいて得られる送信側基準時刻 (送信側クロック周波数)との間に偏差が 生じるので、この偏差に基づいた時間だけ、メモリ 53 (図 5)に一時記憶された TSの 読み出しタイミングを遅らせるように、受信側メモリ制御回路 52 (図 6)を制御するよう 実施の形態 3は構成している。
[0097] 次に、実施の形態 3におけるクロック再生フローを、図 19一図 23のフローチャートを 用いて説明する。無線受信装置 50内の CPU54 (図 5)は、 TSの受信が開始されると 、無線パケットに付加されているヘッダ情報に基づいて、送信機 (無線送信装置 40 に相当する。）の識別を実施する（図 19のステップ S211)。送信機の識別は、例えば 、無線パケットのヘッダ情報に付加されている MACアドレス、及び、送信機に固有の 機器識別情報 (例えば、 IPアドレス)の一方又は両方を用いて、実施する。機器識別 情報として、 MACアドレス、又は、 IPアドレスを用いれば無線パケットに新たな情報 を付加することなく機器識別情報が入手できるので、無線送信装置 40及び無線受信 装置 50の処理負荷を軽減できると共に、通信帯域に負荷を力けることなく送受信を 行うことができる。
[0098] 送信機の識別を実施した後、 CPU54 (図 5)は、送信機の機器識別情報に基づ ヽ て、無線受信装置 50内の記憶部（例えば、メモリ 53の一部、又は、図示しない他のメ モリ）に、識別した送信機の時刻補正値 (以前の時刻補正値)が既に記憶されている か否かを確認する（図 19のステップ S212)。無線受信装置 50内に識別した送信機 の時刻補正値 (すなわち、クロックジッタ補正値）が既に記憶されている場合は、 CP U54 (図 5)は、記憶されて ヽる時刻補正値 (クロックジッタ補正値)を初期値として TS データ読み出しタイミング生成回路 521 (図 6)内の時刻補正値記憶レジスタ 5215 ( 図 8)にセットする（図 19のステップ S213)。なお、その際にクロックジッタ補正の際に 使用する各種制御閾値を記憶したテーブルをセットする（図 19中' table= a 'と記す 。；)。なお、本実施の形態 3の無線受信装置 50は、図 24、及び図 25に示すように 0か ら 4まで (tableOから table4まで）の 5段階のテーブルを持っており、上記時刻補正値 を記憶した際に使用していた上記テーブル力 であった場合は、例えば α = 3をセッ トするよう本実施の形態 3では制御するものとする。一方、無線受信装置 50内に識別 した送信機の時刻補正値が記憶されていない場合は、 CPU54 (図 5)は、時刻補正 値記憶レジスタ 5215 (図 8)に初期値 0をセットすると共に 'table = 0'をセットする（図 19のステップ S214)。
[0099] このように、無線受信装置 50内に記憶されている時刻補正値 (例えば、過去のデ ータ受信によって取得した以前の時刻補正値）がある場合に、記憶されている以前 の時刻補正値を初期値として利用する理由は、以下の通りである。無線受信装置 50 は、 VBRの TSのクロック再生を実施する。 VBRの TSの平均データ伝送レートは 20 Mbps程度である力 短い時間単位においては、平均データ伝送レートは大きく変動 する。このため、ある程度長い時間で評価すれば、平均データ伝送レートはほぼ一 定であり、クロックジッタ値の推定が可能になる。そこで、実施の形態 3においては、 最小の計測時間を 1GOPの期間（約 0. 5秒程度）としている。このように、 1回のクロッ クジッタ値の推定には非常に時間が力かるので、無線受信装置 50に、以前 TS受信 を実施した際に計測した計測結果 (以前の時刻補正値)が記憶されて 、る場合には 、クロック再生の開始時点において、既に記憶されている以前の時刻補正値を使用 することによって、時刻補正値が所定範囲内に収束するまでの時間（後述する図 19 のステップ S217において時刻補正値が収束するまでに要する時間）の短縮を図るこ とができ、 MEPG2復号ィ匕装置にて受信した TSを復号して画像を再生する際も映像 信号が途切れることなく再生できる効果がある。
[0100] TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻補正値記憶レジスタ 52 15 (図 8)に初期値のセットが完了した後、 CPU54 (図 5)は、 TSメモリ読み出し制御 回路 522 (図 6)内の積分結果記憶レジスタ 5230 (図 9)、 TS出力数記憶レジスタ 52 32 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に、初期値' 0'をセットする。その 際、 TSメモリ読み出し制御回路 522 (図 6)内のメモリ記憶データ量積分回路 5229 ( 図 9)、 TS出力数計測カウンタ 5231 (図 9)、及び計測時間測定カウンタ 5233 (図 9) にも、初期値' 0，をセットする（図 19のステップ S215)。また、 CPU54は時刻補正値 (以下、クロックジッタ補正値と記す。）を算出する際に使用する各種パラメータに初 期値をセットする（図 19のステップ S215)。なお、図中 CONVFは収束判定フラグで 、各クロックジッタ補正値算出する段階 (各ステージ)でクロックジッタ補正値が収束し た場合には収束判定フラグ CONVFを' 1，にセットする（後述する図 23のステップ S8 5)。 CONV— CNTは、各クロックジッタ補正値を算出する段階 (ステージ)で後述す るクロックジッタ補正値の差分値 dCORRECTTMが予め定められた収束域に連続し て何回入つたかをカウントするカウンタのカウント値である（後述する図 23のステップ S83)。 nは、後述する他の実施の形態で使用する TSレートが大きく変化した場合に メモリ 53 (図 5)内の TSの記憶容量の急激な変化が収束するまでクロックジッタ補正 値の算出動作を停止する際、その停止期間をカウントするカウンタのカウンタ値であ る。各種レジスタの初期化が終了すると、 CPU54 (図 5)は、初期値の計測及び設定 を実施する（図 19のステップ S216)。以下、図 20を用いて初期値の計測、及び設定 方法について説明する。
[0101] TSの受信が開始されると、初期値の計測が開始される。初期値の計測に際しては 、 CPU54 (図 5)は、はじめに、メモリ 53 (図 5)力も TSの読み出しが開始されたか否 かを確認する（図 20のステップ S231)。メモリ 53 (図 5)力もの TSの読み出しが開始 されたことを確認すると、 CPU54 (図 5)は、初期値を計測するための時間 (初期値計 測時間）を内部のタイマーにセットする（図 20のステップ S232)。例えば、初期値計 測時間を 1GOPの時間である 0. 5秒に設定する。なお、初期値計測時間を複数 GO P分の時間に設定することもできる。
[0102] 次に、タイマーにセットされた初期値計測時間が経過するまで、 CPU54 (図 5)は待 機する（図 20のステップ S233)。初期値計測時間の経過後、 CPU54 (図 5)は、 TS メモリ読み出し制御回路 522 (図 6)内の積分結果記憶レジスタ 5230 (図 9)、 TS出力 数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に記憶されて いる計測結果を読み込み（図 20のステップ S234)、その後、積分結果記憶レジスタ 5 230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に初期値' 0，をセットする（図 20のステップ S235)。このとき、 TSメモリ読み出 し制御回路 522 (図 6)内のメモリ記憶データ量積分回路 5229 (図 9)、 TS出力数計 測カウンタ 5231 (図 9)、及び計測時間測定カウンタ 5233 (図 9)をも初期値' 0，にセ ッ卜する。
[0103] 次に、 CPU54 (図 5)は、各種レジスタ値を用いて初期値の算出を実施する。具体 的には、積分結果記憶レジスタ 5230 (図 9)に記憶されて 、る値 D を、計測時間記
10
憶レジスタ 5234 (図 9)に記憶されている値 B で除算することによって、初期値 ME
10
MSUM ( = D
10 ZB )を算出する（図 20のステップ S236)。次に、 TSメモリ読み出 10
し制御回路 522 (図 6)内の TS出力数記憶レジスタ 5232 (図 9)に記憶されている値 A を計測時間記憶レジスタ 5234 (図 9)に記憶されている値 B で除算することによ
10 10
つて、 TSの平均読み出しレート TSRate (=A /B )を算出する（図 20のステップ
10 10
S237)。なお、実施の形態 3においては、メモリ記憶データ量積分回路 5229 (図 9) における積分は、図 13に示されるように、基準容量 Fとメモリ記憶データ量との差分
0
A Fを積分するものとする。従って、図 13において斜線で示した部分の面積力メモリ 記憶データ量積分回路 5229 (図 9)における積分結果 D として出力される。また、
10
実施の形態 3においては、メモリ記憶データ量積分回路 5229 (図 9)における積分は 、メモリ記憶容量積分回路 5229 (図 9)中に設けられた (図示していない)積分値計 測時刻発生カウンタより発生される制御信号を元に、一定時間ごとに上記差分 A Fが 計測され、積分されるものとする。以上の処理によって、初期値 MEMSUMの計測 及び設定が完了する。なお、本実施の形態 3では、上記メモリ記憶データ量積分回 路 5229 (図 9)にてメモリ 53 (図 5)内に記憶されている TS数を計測し、積分する場合 、上記メモリ記憶容量積分回路 5229 (図 9)中に設けられた（図示していない)積分 値計測時刻発生カウンタより発生される制御信号を元に、一定時間ごとに上記差分 A Fが計測され、積分される場合について述べた力 これに限るものではなぐ例え ば、 TSデータ読み出しタイミング生成回路 521 (図 6)より出力される TS読み出しタイ ミング信号を基準に上記差分 Δ Fを計測してもよ 、。
[0104] 以上の処理によって初期値 MEMSUMの計測及び設定が完了する（図 20のステ ップ S238)と、時刻補正値 (クロックジッタ補正値)を算出する際の計測時間 (TIME[ table])をセットする（図 20のステップ S239)。計測時間の設定は、上述したように無 線受信装置 50内に識別した送信機の時刻補正値 (すなわち、クロックジッタ補正値） が既に記憶されて 、る場合は、例えば本実施の形態 3では計測時間を 4秒 (table = 3)にセットする。一方、無線受信装置 50内に識別した送信機の時刻補正値が記憶 されていな力つた場合は、計測時間を 0. 5秒 (table = 0)にセットする。このように、無 線受信装置 50内に過去に計測した時刻補正値が記憶されている場合は、この時刻 補正値を使用することで、映像ストリーム送受信開始時カゝら時刻補正値のなされたス トリームの送受信が可能となる。特に、無線送信装置 40、及び無線受信装置 50内の 基準クロックが水晶精度 (例えば周波数偏差の最大が lOOppm程度)であればそれ ほど問題にはならないが、 1%程度の周波数偏差を持つ場合、クロックジッタ補正値 がある程度の範囲に弓 Iき込まれるまでは MPEG2復号ィ匕回路内の PLLが弓 |き込ま れず、画像が乱れる場合がある。しかし、本実施の形態 3に示すように、クロックジッタ 補正値を最初から計測するのではなぐ前回の補正結果を用いることで、送受信開 始直後からクロックジッタ補正値を収束値まで持って来ることができるので、上述した 場合でも画像は最初から乱れず送受信が可能となる効果がある。
[0105] さらに、クロックジッタ補正は、図 24の各テーブルの計測時間を見てもわ力るように 、 1回の計測時間が非常に長い。よって、クロックジッタ補正値が収束するまでには (t ableOから tablelまでの収束時間）、数十秒力も数分程度かかる。従って、通常、 tab leOのステージでは、クロックジッタ補正値を早く収束させるため、計測時間を短くする と共に、計測結果力 クロックジッタ補正値を計算する際のシステムのゲイン g [table ] (図 25の直線の傾き）を大きくする。計測時間を短くした場合は、入力される TSの入 力レートの変化が外乱となり、クロックジッタ補正値の収束値付近での安定性が低 ヽ 。つまり、入力される TSのレート変化に制御が敏感に反応してしまう。また、クロックジ ッタ補正を計算する際のシステムゲイン g [table]を大きくすると、収束するまでの時 間は速くなるが、やはりクロックジッタ補正値の収束値付近での安定性が低い。よって 、本実施の形態 3では、クロックジッタ補正値を算出する際、複数のステージを設け、 各ステージで計測時間、収束判定の際の閾値、及びクロックジッタ補正値を算出する 際のシステムゲインを切り換えることにより、無線送信機 40と無線受信機 50の間で T Sストリームの送受信開始時には早く収束するよう、計測時間を短くすると共に、シス テムゲイン g [table]を大きくする。一方、クロックジッタ補正値がほぼ収束した場合は 、上記計測時間を長くし、 VBR等に起因する TSレートの変化による外乱を小さくする と共に、システムゲイン g [table]を小さくすることによりシステムの安定ィ匕を図ることが できるよう構成する。これにより、クロックジッタ補正値を算出する際の収束時間を短く することができると共に、クロックジッタ補正値が収束した領域では VBR等に起因す る TSレートの変化等の影響を受けに《することができ、システムを安定に動作させる ことができる効果がある。
図 20のステップ S239で時刻補正値 (クロックジッタ補正値)を算出する際の計測時 間 (TIME[table])のセットが完了すると時刻補正値の算出が開始される。 CPU54 ( 図 5)は、予め定められた計測時間が経過するまで待機する（図 21のステップ S51)。 本実施の形態 3では図 21のステップ S 51における計測時間は、初期値設定の際に 用いた初期値計測時間（図 20のステップ S232)と同様に、 1GOPの時間とする。図 21のステップ S51において計測時間が経過すると、まずはじめ、前回計測した計測 値 MEMSUM、及び平均読み出しレート TSRateを、ー且、前回の計測値 PMEM SUMと前回の平均読み出しレート PTSRateとして退避する（図 21のステップ S52) 。その後、初期値計測の場合と同様に、 CPU54 (図 5)は、積分結果記憶レジスタ 52 30 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 ( 図 9)に記憶されている計測結果を読み込み（図 21のステップ S53)、その後、積分 結果記憶レジスタ 5230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間 記憶レジスタ 5234 (図 9)を初期値' 0，にセットする（図 21のステップ S54)。このとき、 メモリ記憶データ量積分回路 5229 (図 9)、 TS出力数計測カウンタ 5231、及び計測 時間測定カウンタ 5233をも初期値' 0'にセットする。次に、 CPU54 (図 5)は、上記 各種レジスタ値を用いて、初期値計測の場合（図 20のステップ S236)と同様に、積 分結果記憶レジスタ 5230 (図 9)に記憶されて 、る値 D を、計測時間記憶レジスタ 5
10
234 (図 9)に記憶されている値 B で除算することによって、 MEMSUM (二 D /B
10 10
)を算出する（図 21のステップ S55)。次に、 TSメモリ読み出し制御回路 522 (図 6)
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内の TS出力数記憶レジスタ 5232 (図 9)に記憶されて 、る値 A を計測時間記憶レ
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ジスタ 5234 (図 9)に記憶されている値 B で除算することによって、 TSの平均読み
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出しレート TSRate ( =A / )を算出する（図 21のステップ S56)。
10 10
そして、上記計測値 MEMSUMと上記初期値 PMEMSUMとの偏差（すなわち、 差分）を次式で計算し、クロックジッタ値 dSUMを得る（図 21のステップ S57)。
dSUM = PMEMSUM— MEMSUM
そして、ステップ S58にて、該算出されたクロックジッタ値 dSUMを用いてクロックジッ タ補正値を算出する。以下、図 22を用いて本実施の形態 3に示すクロックジッタ補正 値算出フローを説明する。ステップ S71では、上記クロックジッタ値 dSUMを用いてク ロックジッタ補正値の差分値 dCORRECTTM (「クロックジッタ補正差分値」又は「dC ORRECTTM値」とも言う。）を算出する（図 22のステップ S71)。具体的には、次式 dCORRECTTM = dSUM/TSRate X g [table]
にて算出する。図 25において、縦軸はクロックジッタ補正差分値 (dCORRECTTM 値）、横軸は計測値（dSUMZTSRate)を示す。図中、直線の傾きが各 tableのシス テムゲイン g [table]に対応する。なお、 dCORRECTTM値を算出する際、実際は 各々測定した時点での TSの平均読み出しレート TSRateにて計測値 MEMSUM ( PMEMSUM)を除算し、その結果同士の差分をとり、偏差 dSUMを計算するが、本 実施の形態 3では計測時間が同一であれば、ほぼ受信する TSのレートはほぼ一定 であるので、説明を簡単にするためステップ S71では、直前に計測した平均読み出し レートで除算した。
[0108] なお、本実施の形態 3では、 dCORRECTTM値を算出する際、クロックジッタ値 dS UMを TSの平均読み出しレート TSRateで除算する。これは以下の理由による。メモ リ記憶データ量積分回路 5229 (図 9)でメモリ 53 (図 5)内に書き込まれた記憶データ 量を積分する場合、平均データ転送レートが 20Mbpsの TSを受信して ヽる場合と、 平均データ転送レートが 5Mbpsの TSを受信して!/、る場合とでは、求めるクロックジッ タ値（図 14の斜線領域の積分値に相当する。）の大きさが異なる。それを正規化する ために TSの平均読み出しレートで正規化するよう構成した。 dCORRECTTM値の 算出が完了すると前回補正したクロックジッタ補正値 (CORRECTTM値）と今回算 出したクロックジッタ補正差分値（dCORRECTTM値）を加算しクロックジッタ補正値 を算出する（図 22のステップ S72)。これは、算出した dCORRECTTM値は、既に 時刻補正値記憶レジスタ 5215 (図 8)によって制御されている制御結果に基づいたも のであるので、上記アルゴリズムで算出されるクロックジッタ補正差分値はその差分で ある。従って、時刻補正値記憶レジスタ 5215 (図 8)にクロックジッタ補正値をセットす る場合は、現在のセットされているクロックジッタ補正値に、上記算出したクロックジッ タ補正差分値を加算する。
[0109] 次に、図 14を用いて、クロックジッタ値 dSUMを具体的に説明する。図 14は、無線 受信装置 50の受信側クロック周波数が無線送信装置 40の送信側クロック周波数より も高く、無線受信装置 50の基準クロックが無線送信装置 40の基準クロックよりも速 、 場合を示している。なお、実際のクロック周波数の偏差は、無線送信装置 40の発振 子と無線受信装置 50の発振子の精度に依存し、水晶発振子を使用した場合、最大 のクロック偏差は、 ± 100ppm程度となる。なお、図 14においては、説明をわかりや すくするため、クロックジッタ値 dSUMを強調して描 、て 、る（すなわち、線分 D D
21 25 に対する線分 D D の勾配を実際よりも急に描いている）。このように、無線受信装
21 25a
置 50の受信側クロック周波数が無線送信装置 40の送信側クロック周波数よりも高い ので、無線受信装置 50内の時刻計測用カウンタ 5213 (図 8)のカウント値が速く進み 、メモリ 53 (図 5)に記憶されている TSのデータ量が徐々に（図 14の線分 D D のよ うに)減ってくる。この場合、受信側クロック周波数と送信側クロック周波数クロック周 波数との間の偏差は、一定である（すなわち、 TSの入力レートの変化等に起因して 変動しない。）したがって、図 14に示した斜線部分がクロックジッタ値 dSUM (上記計 測値 MEMSUMと上記初期値 PMEMSUMとの差分に対応する値）になる。
[0110] 実施の形態 3ではクロックジッタ補正 CORRECTTMを算出する際、クロックジッタ 補正値 CORRECTTMを予め定められた値の範囲（図 22中 εと記す。）になるように ステップ S73—ステップ S76でクリップを実施する。上述したように、無線送信装置 40 、及び無線受信装置 50の基準クロックを水晶発振子を用いて発生させた場合、両装 置間で発生するクロック周波数の偏差 (クロックジッタ補正値)の最大は発振子である 水晶の最大クロック周波数偏差内の値になる。従って、本実施の形態 3では図 22に 示すフローチャートに従いクロックジッタ補正値を算出し、上記水晶の周波数精度で 決まる補正値の範囲を超える補正値が算出された場合は、それは、両装置間の基準 クロックの周波数偏差とは別の要因で発生したと考え、本実施の形態 3ではクロックジ ッタ補正値 CORRECTTMを予め定められた値の範囲になるように制御するよう構 成する。このように、クロックジッタ補正値 CORRECTTMを予め定められた範囲内に 振幅を制限し制御することで、無線受信装置 50のシステム制御（クロックジッタ補正 制御）の安定ィ匕を図ることが可能となる効果がある。上記理由により本実施の形態 3 ではステップ S73でクロックジッタ補正値 CORRECTTMが所定の範囲（一 ε ≤COR RECTTM≤ ε )内であるか確認する。所定の範囲内であれば、クロックジッタ補正 値の算出動作を終了する。一方、所定の範囲を超えていた場合はステップ S74で C ORRECTTMが正であるか確認する。そして、 CORRECTTMが正であれば COR RECTTM = εとしてクロックジッタ補正値の算出動作を終了する（図 22のステップ S 75)。また、 CORRECTTMが負であれば、 CORRECTTM =— εとしてクロックジッ タ補正値の算出動作を終了する（図 22のステップ S76)。
[0111] 上述のように構成することで、無線送信装置 40—無線受信装置 50間の基準クロック の周波数偏差以外に起因する外乱が本システムに入力された場合でも、クロックジッ タ補正値 CORRECTTMを両装置間のクロック周波数精度で決まる予め定められた 値の範囲内に制御することにより極端なクロックジッタ補正が行われず、 MPEG2復 号ィ匕回路を含めたシステム全体を安定に動作させることができる効果がある。また、ク ロック同期が所定値以上は外れないため、 TSストリームのジッタを所定値以下に抑え ることができると共に、メモリ 53のオーバーフロー、アンダーフローを抑えることができ 映像信号を途切れなく MPEG2復号ィ匕回路で復号することができる効果がある。クロ ックジッタ補正値 CORRECTTMの算出が終了すると、 CPU54 (図 5)は、上記算出 されたクロックジッタ補正値 CORRECTTMを TSデータ読み出しタイミング生成回路 521内（図 6)の時刻補正値記憶レジスタ 5215にセットする（図 21のステップ S59)。 クロックジッタ補正値 CORRECTTMのセットが終了すると、 CPU54 (図 5)はクロック ジッタ補正値 CORRECTTMが収束したかを判断する（図 21のステップ S60)。 以下、図 23を用いて、本実施の形態 3におけるクロックジッタ補正値 CORRECTT Mの収束判定フローについて説明する。 CPU54 (図 5)はクロックジッタ補正値 COR RECTTMを TSデータ読み出しタイミング生成回路 521内（図 6)の時刻補正値記憶 レジスタ 5215にセットすると、上記クロックジッタ補正差分値 dCORRECTTMが所 定の範囲内に入っている力^ I dCORRECTTM |く CONV [table]である力）を確 認する（図 23のステップ S81)。図 24に各ステージでの収束判定閾値（CONV[tabl e])を示す。図中、 CRCTMLは、予め定められた定数である。図 24に示すように、 各ステージでの閾値はステージが上がる（クロックジッタ補正値 CORRECTTMが収 束に向かう）につれ小さくなる。これは、上述したがクロックジッタ補正値 CORRECT TMを算出する際、上述したが、 1回の計測時間はステージ O (tableO)においても 0. 5秒と非常に長い。従って、クロックジッタ補正値 CORRECTTMをなるベく早く収束 させるためには、最初はラフにクロックジッタ補正値を算出し、その後複数のステージ に分けてその精度を上げていく必要がある。特に、無線送信装置 40と無線受信装置 50との間のクロッ周波数の偏差が大きい場合は、ラフにすばやくクロックジッタ補正 値を収束させなければ、映像ストリームの送受信開始時、しばらくの間（無線送信装 置 40と無線受信装置 50との間のクロッ周波数の偏差が所定の範囲まで引き込まれ るまでの間） TSジッタを十分吸収できないため、 MEPG2復号ィ匕回路にてクロック同 期を取ることができず表示画像が乱れてしまう。従って、本実施の形態 3では、収束 判定ステージを 5段階に分け、徐々にクロックジッタ値の収束精度を上げていくように 構成することにより、送受信開始時にはラフにすばやくクロックジッタ値を収束域付近 まで引き込むため、 MEPG2復号ィ匕回路にてクロック同期を取ることができず表示画 像が乱れてしまう期間を最小限に抑えることができると共に、ー且クロックジッタ補正 値が収束すると、 TSのレート変化等に起因する外乱に対しても安定した動作でクロッ ク同期を補償することができる効果がある。なお、本実施の形態 3では、収束判定の ステージを 5段階に分けて制御した場合について説明した力 本発明はこれに限るも のではなぐ例えば、 2段階、 3段階、 10段階等のように 5段階以外に設定しても同様 の効果を奏する。また、本実施の形態 3では、各ステージのパラメータを全て異なるよ うに構成したが、これに限るものではなぐ例えば、収束判定条件を table3から切り替 わるように (tableO— table2は同一の値になるように)構成しても同様の効果を奏す る。
ステップ S81にてクロックジッタ補正差分値 dCORRECTTMが所定の範囲に入つ ていないと判断された場合は、 CPU54 (図 5)は、変数 CONV— CNTを 0とし収束判 定動作を終了する（図 23中のステップ S82)。一方、ステップ S81にてクロックジッタ 補正差分値 dCORRECTTMが所定の範囲に入っていた場合、 CPU54 (図 5)は、 CONV— CNTに 1をカ卩え（図 23のステップ S83)、その結果を CONV— NUM [tabl e]と比較する（図 23のステップ S84)。この比較の結果、 CONV— NUM [table]以 下であった場合は収束判定を終了する。一方、比較の結果、 CONV— NUM [table ]を超えて 、た場合は収束したと判断し、収束判定フラグ (CONVF)に' 1 'をセットす ると共に、 CONV— CNTを' 0'とし収束判定動作を終了する。本実施の形態 3では 、複数回連続してクロックジッタ補正差分値 dCORRECTTMが所定の範囲に入って いた場合、クロックジッタ補正値 CORRECTTMが収束したと判断する。これにより、 クロックジッタ補正値 CORRECTTMが収束していないにもかかわらず、 TSのレート 変化等の要因により、偶然にクロックジッタ補正差分値 dCORRECTTMが所定の範 囲に入っていた場合を排除することができる。このように構成することにより、クロック ジッタ補正値 CORRECTTMの収束判定を確実に実施することができ、システムを 安定に動作させることができる効果がある。なお、本実施の形態 3では上述したように 複数回連続してクロックジッタ補正差分値 dCORRECTTMが所定の範囲に入って いた場合、クロックジッタ補正値 CORRECTTMが収束したと判断した力 本発明は これに限るものではなぐ例えば、クロックジッタ補正値 CORRECTTMが予め定めら れた閾値の範囲内で連続して算出されたとき収束したと判断しても同様の効果を奏 する。
[0114] 収束判定の結果、クロックジッタ補正値 CORRECTTMが収束したと判断 (CONV F= lの場合）した場合（図 21のステップ S60)、 CPU54 (図 5)は、 table値に 1をカロ えると共に、収束判定フラグに' 0'をセットする（図 21のステップ S61)。ステップ S62 では table値を所定の値 |8 (本実施の形態 3では |8 =4)と比較し（図 21のステップ S 62)、 βを超えていた場合は table値に j8をセットする（図 21のステップ S63)。なお、 本実施の形態 3では |8は 4となる。収束判定を終了すると、 CPU54 (図 5)は、計測時 間を設定する（図 21のステップ S64)。計測時間の設定が終了すると、 CPU54 (図 5 )は、無線送信装置 40からのストリームの受信が終了したかを検出し、終了していな い場合は、次のクロックジッタ補正値を算出するため、ステップ S64にて設定された計 測時間が経過するのを待ち（図 21のステップ S51)、再度クロックジッタ補正値の算 出を実施する。一方、ストリームの受信が終了していた場合は、上記収束判定のステ ージ（table値）が γ以上であるかを判別する（図 19のステップ S219)。 table値が γ 未満であれば、 TS受信動作を終了する。一方、 table値が γ以上であれば、現在の table値とクロックジッタ補正値 CORRECTTMを記憶し（図 19のステップ S220)、 T S受信動作を終了する。
[0115] 次に、クロックジッタ補正値 CORRECTTMを用いたクロック再生方法について説 明する。 TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻計測用カウンタ 制御回路 5214 (図 8)においては、予め定められた時間間隔ごとに（実施の形態 3に おいては 100msごとに）、時刻補正値記憶レジスタ 5215 (図 8)に記憶されているク ロックジッタ補正値 CORRECTTMを時刻計測用カウンタ 5213のカウント値に加算 することによって、時刻計測用カウンタ 5213 (図 8)の出力値を補正する。図 14に示 されるケースは、無線受信装置 50内の受信側クロック周波数が無線送信装置 40内 の送信側クロック周波数よりも高ぐメモリ 53 (図 5)の記憶データ量が減少しつつある 場合を示している。この場合には、時刻計測用カウンタ 5213は、 100msに 1度、クロ ックジッタ補正値 CORRECTTM分、時刻が戻される（強制的に時刻を遅らせる。 ) o このようにクロックジッタ補正値 CORRECTTM分、時刻を戻すことによって、無線受 信装置 50内におけるクロック周波数に基づく動作時刻を、無線送信装置 40内のクロ ック周波数に基づく動作時刻に近づけることができる。
[0116] 実施の形態 3に示されるように、無線受信装置 50においてはクロック再生 (クロック ジッタ補正）の際に、 TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻計測 カウンタ 5213 (図 8)のカウンタ値に、一定の周期で時刻補正値記憶レジスタ 5215 ( 図 8)に記憶されている時刻補正値 (クロックジッタ補正値)をオフセットとしてカ卩えるよ う構成しているので、無線受信装置 50内のシステムクロック周波数を変えることなぐ 適切なクロック再生を実現できる。従って、実施の形態 3の無線受信装置 50を用いれ ば (すなわち、実施の形態 3のデータ受信方法を用いれば)、複数の無線送信装置 力も送られてきた TSのそれぞれをメモリ 53 (図 5)内の異なる記憶領域に記憶すると 共に、それぞれの記憶領域に対応した時刻計測カウンタ 5213 (図 8)を備えることに より、複数の無線送信装置力 送られてきた TSのそれぞれの読み出しタイミングにて 制御するよう構成すれば、受信した複数の TSのクロック再生を独立に実施できる効 果がある。
[0117] 以上に説明したように、実施の形態 3のデータ受信方法 (実施の形態 3の無線受信 装置 50)を用いれば、ジッタを有する無線を介して伝送された VBRの TSを受信する 場合であっても、無線送信装置 40—無線受信装置 50間のクロック同期を取ることが でき、無線受信装置 50内のメモリ 53 (図 5)をアンダーフロー、あるいはオーバーフロ 一を生じさせることなく制御できるので連続的に TSを出力することができる。このため 、 MPEG2システムの TSを受信側の機器で復号し再生する場合に、映像を途切れさ せることなく MPEG2データを再生することができる効果がある。
[0118] また、実施の形態 3のデータ受信方法 (実施の形態 3の無線受信装置 50)を用いれ ば、受信側メモリ 53が複数の記憶領域を有するので、 1台の無線受信装置 50で複 数のデータ送信装置から出力されるパケットデータを受信することができ、各々の受 信パケットデータごとにアンダーフロー、あるいはオーバーフローを生じさせることなく 連続的にデータを出力することができる効果がある。また、受信側メモリ 53が複数の 記憶領域を有するので、簡単な回路構成で複数のストリームを扱うことができ、回路 規模の抑制、及び、消費電力及び製造コストの低減を図ることができる効果がある。 さらに、上述したがクロックジッタ値はシステムクロック周波数の偏差に依存するため、 機器が特定されればほぼ一定の値になる。従って、クロックジッタ補正値をある一定 の収束範囲内まで引き込む際 (例えば、受信開始直後）には、クロックジッタ補正値 算出の際のゲイン (変換テーブルを示す直線の勾配)を大きくして、引き込み時間を 短縮する。そして、クロックジッタ補正値をある一定の収束範囲内まで引き込んだ後 には、ゲインを小さくして、システムの安定性を重視するよう構成する。これにより、ク ロックジッタ補正値を収束範囲内までの引き込む時間を短縮できると共に、クロックジ ッタ補正値を収束範囲内にした後には無線受信装置 50を安定に動作させることがで きる。また、実施の形態 3において、計測時間を長くする理由は、計測時間を長くして 計測値の精度を向上させ、クロックジッタ補正値の収束後に無線受信装置 50を安定 に動作させることができるようにするためである。なお、実施の形態 3においては、クロ ックジッタ値が収束しても、 PLL制御等を採用していないので、データ受信時にはク ロックジッタ補正値を更新し続ける必要がある。
[0119] 実施の形態 4.
図 26は、本発明の実施の形態 4における無線受信装置のクロックジッタ補正値算 出時の動作を示すフローチャートである。図 27は、実施の形態 4における無線受信 装置のクロックジッタ補正値算出時の収束判定動作を示すフローチャートである。図
28は、実施の形態 4における各補正値算出ステージで使用する計測時間、及び収 束判定に使用する閾値テーブル等の一例を示す図である。なお、実施の形態 4にお いては、実施の形態 3と比較して、クロックジッタ補正差分値 dCORRECTTM (「dC ORRECTTM値」とも言う。 )の補正範囲を制限するフローが新たに追加されて!、る 。また、実施の形態 4におけるデータ受信方法は、上記クロックジッタ補正値算出時 の動作フローと、クロックジッタ補正値の収束判定フローを除き、上記実施の形態 3に おけるデータ受信方法と同じである。具体的に言えば、実施の形態 3と実施の形態 4 は、以下に示す 2つの相違点を持つ。
[0120] 第 1の相違点は、クロックジッタ補正値算出の際に算出される dCORRECTTM値 の振幅に制限を設けたことである。これは、以下に理由による。特にクロックジッタ算 出の際、本システムでは入力される TSは CBR (固定ビットレート）ではなく VBRを対 象としている。従って、 VBRを対象としたシステムのクロック同期に関しては、クロック ジッタ補正値を求める際に算出した dCORRECTTM値には、該無線送信装置 40— 無線受信装置 50間のクロック周波数偏差に起因するクロックジッタ値（図 14斜線部 参照）以外に、 VBRに起因する TSの受信レートの変動、無線区間での無線パケット の再送制御等の影響等が含まれる。本実施の形態 4では、上記クロックジッタ値以外 の要因（外乱）に対してもより安定に動作するシステムを構成するため、クロックジッタ 補正値算出の際に算出される dCORRECTTM値の振幅に制限を設けた。これによ り、 VBRに基づき TSの受信レートが変動し、 dCORRECTTM値が大きく変化した 場合でも、該振幅が所定の範囲内に数値がクリップされるので、本来のクロックジッタ 補正値から大きく離れることなくクロックジッタ補正を行うことができる。
[0121] 第 2の相違点は、クロックジッタ補正値の収束判定を実施する際のフローにォブザ 一バー OBSを導入したことである。実施の形態 3では、クロックジッタ補正値そのもの を収束判定条件に使用していたが、本実施の形態 4では、オブザーバーを導入する ことで収束判定の精度を向上させている。具体的には、クロックジッタ補正値の低域 成分を抽出するフィルタを設け、そのフィルタ出力を用いてクロックジッタ補正値の収 束を判定する。これにより、上述した VBRに起因する TSの受信レートの変動、無線 区間での無線パケットの再送制御等の外乱の影響を最小限に抑え、クロックジッタ補 正値の収束判定を実施することができる。
[0122] 以下、実施の形態 4における無線送信装置 40から送信された TSを含む無線パケ ットを受信した際の無線受信装置 50におけるクロック再生フローについて、図 26— 図 28を用いて説明する。なお、以下の実施の形態 4の説明においては、上記実施の 形態 3において用いた図 1一図 10、図 13、図 14、及び図 18—図 25をも参照する。 また、図 26、及び図 27において、図 22、及び図 23のステップと同じ処理を行うステツ プには、同じ符号を付す。実施の形態 3と同様に、無線受信装置 50内の CPU54 (図 5)は、 TSの受信が開始されると、無線パケットに付加されているヘッダ情報に基づ いて、送信機 (無線送信装置 40に相当する。）の識別を実施する（図 19のステップ S 211)。送信機の識別は、例えば、無線パケットのヘッダ情報に付加されている MAC アドレス、及び、送信機に固有の機器識別情報 (例えば、 IPアドレス）の一方又は両 方を用いて実施する。
送信機の識別を実施した後、無線受信装置 50内の CPU54 (図 5)は、送信機の機 器識別情報に基づいて、無線受信装置 50内の記憶部（例えば、メモリ 53の一部、又 は、図示しない他のメモリ）に、過去に識別された送信機の時刻補正値（「以前の時 刻補正値」とも言う。 )が既に記憶されている力否かを確認する（図 19のステップ S21 2)。図 19のステップ S212において、無線受信装置 50内に以前の時刻補正値 (クロ ックジッタ補正値）が既に記憶されている場合は、 CPU54 (図 5)は、記憶されている 以前の時刻補正値を初期値として TSデータ読み出しタイミング生成回路 521 (図 6) 内の時刻補正値記憶レジスタ 5215 (図 8)にセットすると共に、補正テーブル tableに 値 αをセット（すなわち、 table= α )する（図 19のステップ S213)。無線受信装置 50 内に以前の時刻補正値 (クロックジッタ補正値）が記憶されて 、な 、場合は、 CPU54 (図 5)は、 TSデータ読み出しタイミング生成回路 521 (図 6)内の時刻補正値記憶レ ジスタ 5215 (図 8)に初期値' 0，をセットすると共に、補正テーブル tableに値 0をセッ ト（すなわち、 table = 0)する（図 19のステップ S214)。次に、 CPU54 (図 5)は、 TS メモリ読み出し制御回路 522 (図 6)内の積分結果記憶レジスタ 5230 (図 9)、 TS出力 数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に、初期値' 0' をセットする（図 19のステップ S215)。その際、 TSメモリ読み出し制御回路 522 (図 6 )内のメモリ記憶データ量積分回路 5229 (図 9)、 TS出力数計測カウンタ 5231 (図 9 )、及び計測時間測定カウンタ 5233 (図 9)にも、初期値' 0'をセットする。また、 CPU 54は、時刻補正値を算出する際に使用する各種パラメータ CONVF, CONV— CN Τ, nに初期値をセットする（図 19のステップ S215)。なお、 CONVFは収束判定フラ グで、各クロックジッタ補正値算出する段階 (各ステージ)でクロックジッタ補正値が収 束した場合には収束判定フラグ CONVFを' 1 'にセットし、 CONV— CNTは、各クロ ックジッタ補正値を算出する段階で後述するクロックジッタ補正値の差分値 dCORR ECTTMが予め定められた収束域に連続して何回入つたかをカウントするカウンタの カウント値であり、 nは、 TSレートが大きく変化した場合にメモリ 53 (図 5)内の TSの記 憶容量の急激な変化が収束するまでクロックジッタ補正値の算出動作を停止する際 、その停止期間をカウントするカウンタのカウンタ値である。
[0124] そして、図 19のステップ S216にて、図 20に示すフローに基づき初期値を計測しセ ットする。図 19のステップ S216にて初期値の設定が完了すると、 CPU54 (図 5)は、 クロックジッタ補正値の算出を開始する。次に、図 21を用いてクロックジッタ補正値算 出時の動作について説明する。ステップ S239 (図 20参照）でクロックジッタ補正値を 算出する際の計測時間のセットが完了すると、 CPU54 (図 5)は、予め定められた計 測時間が経過するまで待機する（図 21のステップ S51)。ステップ S51において計測 時間が経過すると、ステップ S52で前回計測した計測値 MEMSUM、及び平均読 み出しレート TSRateを、ー且、 PMEMSUMと PTSRateに退避する。その後、ステ ップ S53にて、 CPU54 (図 5)は、積分結果記憶レジスタ 5230 (図 9)、 TS出力数記 憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に記憶されている計 測結果を読み込み、ステップ S54にて積分結果記憶レジスタ 5230 (図 9)、 TS出力 数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)を初期値' 0' にセットする。このとき、メモリ記憶データ量積分回路 5229 (図 9)、 TS出力数計測力 ゥンタ 5231、及び計測時間測定カウンタ 5233をも初期値' 0，にセットする。次に、 C PU54 (図 5)は、上記各種レジスタ値を用いて、実施の形態 3で説明した要領で、計 測値 MEMSUM、及び平均読み出しレート TSRateを算出する（図 21のステップ S5 5、及びステップ S56)。
[0125] そして、ステップ S57にて、上記計測値 MEMSUMと上記初期値 PMEMSUMと の偏差 (すなわち、差分)を計算し、クロックジッタ値 dSUMを算出する。そして、ステ ップ S58にて該算出されたクロックジッタ値 dSUMを用いてクロックジッタ補正値 CO RRECTTMを算出する。以下、図 26を用いて本実施の形態 4に示すクロックジッタ 補正値算出フローを説明する。ステップ S71では、実施の形態 3と同様に、上記クロ ックジッタ値 dSUMを用いてクロックジッタ補正差分値 dCORRECTTMを算出する 。 CPU54 (図 5)は、クロックジッタ補正差分値 dCORRECTTMの算出を終了すると 、ステップ S91にて、その振幅の絶対値を所定の定数 dCRCTLIM[table]と比較す る。そして、その絶対値が dCRCTLIM[table]を超えていた場合、その振幅を制限 する。具体的には、ステップ S92でクロックジッタ補正差分値 dCORRECTTMが正 である場合は
dCERRECTTM = dCRCTLIM [table]
とする（図 26のステップ S93)。一方、クロックジッタ補正差分値 dCORRECTTMが 負である場合は
dCERRECTTM = -dCRCTLIM [table]
とする（図 26のステップ S 94)。
[0126] これは、以下の理由に基づく。上述したように、クロックジッタ補正差分値 dCORRE CTTMの算出に際しては、上記無線送信装置 40—無線受信装置 50間のクロック周 波数偏差に起因するクロックジッタ値（図 14斜線部参照）以外に、 VBRに起因する T Sの受信レートの変動、無線区間での無線パケットの再送制御等の影響等が含まれ る。一方、クロックジッタ補正値の算出に当たっては、上記クロックジッタ値以外の外 乱に対してシステムを安定に動作させる必要がある。従って、本実施の形態 4ではク ロックジッタ補正差分値 dCORRECTTMの振幅に制限を設けることにより、外部から 大きな外乱が入力されてもクロックジッタ補正値の補正範囲を制限することにより、ク ロックジッタ補正値が所定の範囲を大きく外れることがないよう制御することができる。 これにより、クロックジッタ補正値を各収束判定ステージにて定められた範囲内で制 御することができるため、システムを安定に動作させることができる効果がある。また、 dCRCTLIM[table]値を各収束判定ステージにて変える事により、 TS受信開始直 後では、クロックジッタ値 dSUMを早く収束させることができると共に、収束したステー ジではクロックジッタ補正値を大きな外乱が入力された場合でも所定の範囲内にとど めることができる効果がある。
[0127] クロックジッタ補正差分値 dCORRECTTMの算出が完了すると、前回補正したクロ ックジッタ補正値と今回算出したクロックジッタ補正差分値 dCORRECTTMを加算 することによって、クロックジッタ補正値を算出する（図 26のステップ S72)。これは、 算出したクロックジッタ補正差分値は、既に時刻補正値記憶レジスタ 5215 (図 8)によ つて制御されて 、る制御結果に基づ 、たものであるので、上記アルゴリズムで算出さ れるクロックジッタ補正差分値はその差分である。従って、時刻補正値記憶レジスタ 5 215 (図 8)にクロックジッタ補正値をセットする場合は、現在のセットされているクロッ クジッタ補正値に、上記算出したクロックジッタ補正差分値を加算する。
[0128] また、実施の形態 4では、実施の形態 3と同様に、クロックジッタ補正値を算出する 際クロックジッタ補正値 CORRECTTMを予め定められた値の範囲（図 26中 εと記 す。 )になるように、ステップ S73—ステップ S76でクリップを実施する。具体的には、 ステップ S73で CORRECTTM値が所定の範囲（一 ε ≤ CORRECTTM≤ ε )内で ある力確認する。所定の範囲内であれば、クロックジッタ補正値の算出動作を終了す る。一方、 CORRECTTM値が所定の範囲を超えていた場合は、ステップ S 74で C ORRECTTM値が正であるか確認する。そして、 CORRECTTM値が正であれば、 CORRECTTM = εとして、クロックジッタ補正値の算出動作を終了する（図 26のス テツプ S75)。 CORRECTTM値が負であれば、 CORRECTTM =— εとしてクロッ クジッタ補正値の算出動作を終了する（図 26のステップ S76)。クロックジッタ補正値（ CORRECTTM値）の算出が終了すると、 CPU54 (図 5)は上記算出されたクロック ジッタ補正値を TSデータ読み出しタイミング生成回路 521内（図 6)の時刻補正値記 憶レジスタ 5215にセットする（図 21のステップ S59)。クロックジッタ補正値のセットが 終了すると、 CPU54 (図 5)はクロックジッタ補正値が収束したかを判断する（図 21の ステップ S60)。
[0129] 次に、図 27、及び図 28を用いて本実施の形態 4におけるクロックジッタ補正値の収 束判定フローについて説明する。本実施の形態 4では、上述したようにクロックジッタ 補正値の収束判定にオブザーバー OBSを用いる。具体的には、算出したクロックジ ッタ補正値を時定数が比較的大き!ヽ低域通過フィルタに入力し、その低域成分を抽 出する。そして、抽出した上記クロックジッタ補正値の低域成分を用いて、各収束ステ ージの収束判定を行う。以下、図 27に示すフローに従い、本実施の形態 4の収束判 定フローについて説明する。 CPU54 (図 5)は、クロックジッタ補正値を TSデータ読 み出しタイミング生成回路 521内（図 6)の時刻補正値記憶レジスタ 5215にセットする と、次に、図 26に示す収束判定フローに基づき、収束判定を実施する。収束判定の 実施に当たってはステップ S 101にて前回計測したオブザーバー OBSを POBSとし て退避する。なお、 TS受信開始直後はオブザーバー OBSは算出されていないので POBSには' 0'を代入する。また、本実施の形態 4に示すオブザーバー OBSを用い たクロックジッタ補正値の収束判定に当たっては、上述したように、クロックジッタ補正 値の低域成分を抽出し収束判定を実施する。従って、本実施の形態 4では、 TS受信 直後の予め定められた回数は、クロックジッタ補正値の収束判定を行わずクロックジ ッタ補正値の低域成分の抽出のみを実施する（図 27のステップ S102)。
[0130] ステップ S102で予め定められた回数 (例えば 10回）以上クロックジッタ補正動作の 実施が完了していない場合は、ステップ S102にて、クロックジッタ補正値の収束判定 動作はバイノスされる。ステップ S 102で予め定められた回数 (例えば 10回）以上クロ ックジッタ補正動作の実施が完了していないと判断されると、 CPU54 (図 5)は、ステ ップ S104にて初期化後 1回目の処理化を判断する。初期化後 1回目の処理であつ た場合は、初期値としてオブザーバー OBSに CORRECTTM値を代入する（図 27 のステップ S105)。初期化直後でな力つた場合は、クロックジッタ補正値の低域成分 を抽出するため、次式に従いオブザーバー OBSが算出される（図 27のステップ S10 6)。
OBS = 0. 99水 OBS + 0. 01 * CORRECTTM
上記要領で、予め定められた回数上記処理を繰り返しオブザーバー OBSの初期設 定が終了すると、次に、クロックジッタ補正値の収束判定を開始する（図 27のステップ S102)。
[0131] OBSの初期設定が完了すると、 CPU54 (図 5)は、ステップ S 103にてオブザーバ 一 OBSを算出する。なお、実施の形態 4では、ステップ S 106でのオブザーバー OB S算出時の時定数と、ステップ S103でのオブザーバー OBS算出時の時定数が同一 の場合について示している力 これに限るものではなぐ例えば、ステップ S106の時 定数をステップ S 103の時定数と比較して小さくしても同様の効果を奏する。また、実 施の形態 4では、ステップ S103での時定数を図 27に示すように各収束ステージで同 一の値とした力 これに限るものではなぐ収束判定ステージが上がるにつれてォブ ザ一バー OBSを算出する際の時定数を大きく設定しても同様の効果を奏する。
[0132] ステップ S103にてオブザーバー OBSの算出が終了すると、 CPU54 (図 5)は、 | OBS-POBS Iが所定の範囲（OBSCONV[table])に入っているかを確認する（ 図 27のステップ S107)。図 28に各ステージでの収束判定閾値（OBSCONV [table ])を示す。図中、 OBSCRCTMLは、予め定められた定数である。図に示すように、 各ステージでの閾値はステージが上がる（クロックジッタ補正値が収束に向かう）につ れ、実施の形態 3の場合と同様に小さくなる。なお、本実施の形態 4では、各ステージ のパラメータを、図 28に示すように設定した力 これに限るものではない。
[0133] ステップ S107にて、 I OBS— POBS |が所定の範囲に入っていないと判断された 場合は、 CPU54 (図 5)は、変数 CONV_CNTを 0とし収束判定動作を終了する（ 図 27のステップ S82)。一方、 I OBS— POBS |が所定の範囲に入っていた場合、 CPU54 (図 5)は、 CONV— CNTに 1をカ卩ぇ（図 27のステップ S83)、その結果を C ONV— NUM[table]と比較する（図 27のステップ S84)。比較の結果、 CONV— N UM [table]以下であった場合は、収束判定を終了する。一方、比較の結果 CONV — NUM [table]を超えて 、た場合は、収束したと判断し収束判定フラグ (CONVF) に 1をセットすると共に、 CONV— CNTを 0とし収束判定動作を終了する。本実施の 形態 4では、実施の形態 3と同様に複数回連続して I OBS— POBS Iが所定の範囲 に入って!/、た場合、クロックジッタ補正値が収束したと判断する。
[0134] 収束判定の結果、クロックジッタ補正値が収束したと判断 (CONVF= 1の場合)し た場合（図 21のステップ S60)、 CPU54 (図 5)は、 table値に 1をカ卩えると共に収束 判定フラグに 0をセットする（図 21のステップ S61)。ステップ S62では、 table値を所 定の値 j8 (本実施の形態 3では 4)と比較し（図 21のステップ S62)、 を超えていた 場合は table値に 13をセットする（図 21のステップ S63)。なお、本実施の形態 4では βは 4となる。収束判定を終了すると、 CPU54 (図 5)は計測時間を設定する（図 21 のステップ S64)。計測時間の設定が終了すると、 CPU54 (図 5)は無線送信装置 40 力ものストリームの受信が終了したかを検出し、終了していない場合は、次のクロック ジッタ補正値を算出するためステップ S64にて設定された計測時間が経過するのを 待ち（図 21のステップ S51)、再度クロックジッタ補正値の算出を実施する。一方、スト リームの受信が終了していた場合は、上記収束判定のステージ (table値）が γ以上 であるかを判別する（図 19のステップ S219)。 γ未満であれば TS受信動作を終了 する。一方、 γ以上であれば現在の table値とクロックジッタ補正値を記憶し（図 19の ステップ S220)、 TS受信動作を終了する。なお、クロックジッタ補正値を用いたクロッ ク再生法に関しては実施の形態 3と同一であるので説明は省略する。
[0135] 実施の形態 4では、上述したようにクロックジッタ補正値の算出、及びクロックジッタ 補正値の収束判定を実施するので、 dCORRECTTM値の算出に際しては、外部か ら大きな外乱が入力されてもクロックジッタ補正値の補正範囲を制限するので、クロッ クジッタ補正値が所定の範囲を大きく外れることがない。よって、クロックジッタ補正値 を各収束判定ステージにて定められた範囲内で制御することができ、システムを安定 に動作させることができる効果がある。また、クロックジッタ補正値の収束判定の際、 上述したようにオブザーバーを導入することにより、外部から大きな外乱が入力され てもクロックジッタ補正値の収束判定を誤判定することなく実施できるので、システム をより安定的に制御できる (制御精度を向上することができる)効果がある。具体的に は、クロックジッタ補正値より抽出した低域成分を用いてクロックジッタ補正値の収束 を判定するので、上述した VBRに起因する TSの受信レートの変動、無線区間での 無線パケットの再送制御等の影響等を最小限に抑えクロックジッタ補正値の収束判 定を実施することができる効果がある。
[0136] 以上に説明したように、実施の形態 4のデータ受信方法を用いれば、ジッタを有す る無線を介して伝送された VBRの TSを受信する場合であっても、無線送信装置 40 無線受信装置 50間のクロック同期を安定してとることができるので、アンダーフロー 、あるいはオーバーフローを生じさせることなく連続的に TSを出力することができる。 このため、 MPEG2システムの TSを受信側の機器で復号し再生する場合に、映像を 途切れさせることなく MPEG2データを再生することができる効果がある。
[0137] 実施の形態 5.
図 29は、本発明の実施の形態 5における無線受信装置 50のクロックジッタ補正値 算出時の動作を示すフローチャートである。なお、本実施の形態 5は、新たにメモリ 5 3 (図 5)内の TSの記憶量に応じてクロックジッタ補正値に強制的にオフセットをカロえ、 クロックジッタ補正を実施する際の制御目標値を所定の範囲内に入るように制御する フローを追加した点が、実施の形態 3と相違する。このような構成を採用することによ り、クロックジッタ補正値が収束した後でも、より安定的にクロックジッタ補正を実施す ることができるようになる。以下、本実施の形態 5の原理について図 14を用いて簡単 に説明する。図 14は、無線受信装置 50の受信側クロック周波数が無線送信装置 40 の送信側クロック周波数よりも高ぐ無線受信装置 50の基準クロックが無線送信装置 40の基準クロックよりも速い場合を示している。図に示すように、クロックジッタ補正値 を算出している場合、クロックジッタ補正値が収束するまではメモリ 53 (図 5)内に一時 記憶される平均 TS数は徐々に少なくなつていく。なお、無線受信装置 50の受信側ク ロック周波数が無線送信装置 40の送信側クロック周波数よりも低い場合は反対にメ モリ 53 (図 5)内に一時記憶される平均 TS数は徐々に多くなつていく。
[0138] 従って、図 14に示す例では、クロックジッタ補正値は、メモリ 53 (図 5)内に一時記憶 される TSの記憶容量の最大値が図中 Fの位置より下がった位置で収束する。従つ
0
て、入力される TSの平均レートが急に変化した場合 (例えば、 HDストリームから SD ストリームに変化した場合）、メモリ 53 (図 5)がアンダーフローを起こす。これは、クロッ クジッタ補正差分値（「dCORRECTTM値」とも言う。）を算出する際、 PMEMSUM と MEMSUMの偏差のみを用いて制御しているため、クロックジッタ補正値が収束し た際のメモリ 53 (図 5)内の平均記憶 TS数カ モリのセンターではなく偏った位置で 制御されているため発生する。本実施に形態 3では、クロックジッタ補正値が収束後、 クロックジッタ補正値に強制的にオフセットをカ卩えることで上記メモリ 53 (図 5)内の平 均記憶 TS数力メモリのセンターになるよう制御することにより、入力される TSの平均 レートの変化にも対応できるようクロックジッタ補正値の算出制御を実施する。
[0139] 以下、図 29に示すフローチャートを用いてクロックジッタ補正値の算出フローを説 明する。なお、本実施の形態 5は、図 29に示すクロックジッタ算出フローのみ実施の 形態 3と異なる（実施の形態 3では図 22)。よって、実施の形態 3と同一部分に関して は詳細な動作の説明は省略する。ステップ S216 (図 19)にて初期値の計測、及び設 定が終了すると、 CPU54 (図 5)は、クロックジッタ補正動作を開始する。クロックジッ タ補正動作が開始されると、 CPU54は、まずはじめステップ S51 (図 21)で、計測時 間が経過するまで待機する。計測時間が経過すると、 CPU54 (図 5)は、計測値 ME MSUM、及び平均読み出しレート TSRateを、ー且、 PMEMSUM及び PTSRate として退避させ、その後に、積分結果記憶レジスタ 5230 (図 9)、 TS出力数記憶レジ スタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)に記憶されている計測結 果を読み込み、その後、積分結果記憶レジスタ 5230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)を初期値' 0'にセットすると共 に、メモリ記憶データ量積分回路 5229 (図 9)、 TS出力数計測カウンタ 5231、及び 計測時間測定カウンタ 5233をも初期値' 0'にセットする。次に、 CPU54 (図 5)は、 計測値 MEMSUM、平均読み出しレート TSRate、及びクロックジッタ値 dSUMを算 出しクロックジッタ補正値の算出を実施する（図 21のステップ S52からステップ S58)
[0140] クロックジッタ補正値の算出を開始すると、 CPU54 (図 5)は、ステップ S111 (図 29 )で現在使用して 、る収束判定テーブルが 4 (すなわち、 table = 4)であるか確認す る。そして、補正テーブル (table値）力 未満であった場合は、ステップ S116にて、 実施の形態 3で説明した図 22に示すクロックジッタ補正値 CORRECTTM算出フロ 一に従い、クロックジッタ補正値を算出する。一方、ステップ S 111で現在使用してい る収束判定テーブルが 4であった場合は、計測値 MEMSUMが所定値（MEMSU M値の上限値）より大きいか判断する（図 29のステップ S 112)。計測値 MEMSUM が所定値（MEMSUM値の上限値）より大き!/、場合は、現在の CORRECTTM値に 予め定められた数値 (COMPTM)をカ卩ぇクロックジッタ補正値の算出動作を終了す る（図 29のステップ S113)。なお、ステップ S113において、前回の CORRECTTM 値の算出時に本ルーチンを通り強制的にオフセット値が CORRECTTM値に加えら れていた場合は、 CORRECTTM値に何も処理を施さずそのまま出力する（なお、 該フローは図示していない。）。
[0141] 一方、ステップ S 112で計測値 MEMSUMが所定値（MEMSUM値の上限値）よ り小さ!、と判断された場合は、ステップ S114で計測値 MEMSUMが所定値（MEM SUM値の下限値）より小さ!/、かを判断する。所定値（MEMSUM値の下限値）より 小さい場合は、現在の CORRECTTM値から予め定められた数値（COMPTM)を 減算し、補正値算出動作を終了する (ステップ S115)。なお、前回の CORRECTT M算出時に本ルーチンを通り強制的にオフセット値が CORRECTTM値に加えられ ていた場合は、 CORRECTTM値に何も処理を施さずそのまま出力する（なお、該フ ローは図示していない。 ) oステップ S114で計測値MEMSUMが所定値（MEMSU M値の下限値)より大きい場合は、ステップ S116にて、実施の形態 3で説明した図 2 2に示すクロックジッタ補正値算出フローに従い、クロックジッタ補正値を算出する。な お、本実施の形態 5では、ステップ S116でクロックジッタ補正値を算出する際、前回 のクロックジッタ補正値算出の際、ステップ S113、あるいはステップ 3115で001¾^： CTTM値に強制的にオフセットが加えられていた場合は、図 22中のステップ 72に示 すように現在の CORRECTTM値に dCORRECTTM値をカ卩算するのではなぐ強 制的に加えたオフセット値を現在の CORRECTTM値より減算するように構成する。 このように、通常のクロックジッタ補正値算出フローに復帰する最初のステージで、ク ロックジッタ補正値の算出をマスクし、強制的に加えたオフセット値を現在の CORRE CTTM値に加えることにより、以降の制御において、上記収束した CORRECTTM 値に加えたオフセット値が外乱になることはなぐシステムを安定して制御できる効果 がある。
[0142] また、本実施の形態 5では、クロックジッタ補正値算出の際、図 29に示すフローに 従い、クロックジッタ補正値が収束している場合、強制的にクロックジッタ補正値のォ フセットをカ卩え、メモリ 53 (図 5)内の平均記憶 TS数カ モリのセンターになるよう制御 するので、入力される TSの平均レートの変ィ匕にも対応できるようクロックジッタ補正値 算出制御 (メモリアンダーフロー、あるいはオーバーフローの起こらな 、制御）を実施 することができる効果がある。なお、本実施の形態 5では強制的にオフセットをカ卩える 条件を table=4の場合について説明した力 これに限るものではなぐ各収束判定 ステージにおいて、計測値 MEMSUMの閾値を決めておき、上記制御を各収束ス テージで実施するように構成しても同様の効果を奏する。
[0143] 実施の形態 6.
図 30は、本発明の実施の形態 6における無線受信装置のクロックジッタ補正値算 出時の動作を示すフローチャートである。なお、本実施の形態 6は、新たに TSの受 信レートを監視し、 TS受信レートが大きく変化した場合、クロックジッタ補正値算出、 及びクロックジッタ補正値収束判定をマスクするフローを追カ卩した点力 上記実施の 形態 3と相違する。上述したように、例えば、放送番組が切り替わり受信ストリームが H Dストリーム（20Mbps)力も SDストリーム（6Mbps)に変化すると、実施の形態 3では 計測値 MEMSUM (「MEMSUM値」とも言う。）が大きく変化する。これは、クロック ジッタ値に起因するものではなぐ受信ストリームの平均受信レートの変化に起因する ものである。よって、実施の形態 3に示すフロー（図 21)に従い制御した場合、クロック ジッタ補正値が大きく外れる。よって、本実施の形態 6では、計測した TS平均レート の変化に着目し、大きく変化した場合、クロックジッタ補正算出動作をマスクすること により、システムを安定に動作させるよう構成する。
[0144] 以下、図 30に示すフローチャートを用いてクロックジッタ補正値の算出フローを説 明する。なお、本実施の形態 6は、図 30に示すクロックジッタ補正値算出フローのみ 力 実施の形態 3と異なる（実施の形態 3では図 21)。よって、実施の形態 6において は、実施の形態 3と同一部分に関しては詳細な動作の説明は省略する。ステップ S2 16 (図 19)にて初期値の計測、及び設定が終了すると CPU54 (図 5)はクロックジッタ 補正動作を開始する。クロックジッタ補正動作が開始されると、 CPU54はまずはじめ ステップ S51 (図 21)で計測時間が経過するまで待機する。計測時間が経過すると、 CPU54 (図 5)は、計測値 MEMSUM及び平均読み出しレート TSRateを、ー且 P MEMSUM及び PTSRateとして退避させ、その後に、積分結果記憶レジスタ 5230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9 )に記憶されている計測結果を読み込み、その後、積分結果記憶レジスタ 5230 (図 9 )、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)を 初期値' 0'にセットすると共に、メモリ記憶データ量積分回路 5229 (図 9)、 TS出力 数計測カウンタ 5231、及び計測時間測定カウンタ 5233をも初期値' 0'にセットする 。次に、 CPU54 (図 5)は、計測値 MEMSUM、平均読み出しレート TSRate、及び クロックジッタ値 dSUMを算出し補正値の算出を実施する（図 30のステップ S52から ステップ S 57)。
[0145] クロックジッタ値 dSUMの算出を終了すると、 CPU54 (図 5)は、ステップ S121 (図 30)で TSレートが大きく変化した力判断する。 TS平均レートが大きく変化したと判断 された場合は、ステップ S123で nに' 0'が入力される。一方、大きく変化していなかつ たと判断された場合は、 nの値を 1つインクリメントする（図 30のステップ S122)。そし て、ステップ SI 24で nが所定値 (N)を超えているか判断し、 nが所定値 Nを超えてい た場合は、ステップ S58以降のクロックジッタ補正値算出フローを実施する。一方、 n が所定値 N以下の場合は、クロックジッタ補正値算出フローをスキップし、クロックジッ タ補正値算出フローを終了する。
[0146] 本実施の形態 6は上述のようにクロックジッタ補正値算出フローを制御するので、 T S受信レートが大きく変化した場合においても、クロックジッタ補正値算出、及びクロッ クジッタ補正値収束判定をマスクするので、例えば、放送番組が切り替わり受信ストリ ームが HDストリーム（20Mbps)から SDストリーム（6Mbps)に変化した場合にお！ヽ ても、クロックジッタ補正値が大きく外れることなぐシステムを安定に動作させることが できる効果がある。なお、本実施の形態 6では、 TSレートが大きく変化した後は所定 回クロックジッタ値の補正をマスクする。これは、以下の理由による。上述したように受 信した TSは TSの先頭に付加されて ヽるタイムスタンプ情報を元にメモリ 53 (図 5)か ら読み出される。従って、 TSの平均受信レートが大きく変化した場合は、実施の形態 5でも説明したように、上記メモリ 53内での制御ポイントが変化する。従って、本実施 の形態 6では受信 TSレートが大きく変化した場合は、上記メモリ 53内での制御ポイン トが安定するまでクロックジッタ補正値の算出をマスクすることにより、システムを安定 に動作させるよう構成する。
[0147] なお、本実施の形態 6では受信 TSレートの変化を、 TS出力数記憶レジスタ 5232 より読み出した TS数の変化を元に算出した力 これに限るものではない。メモリ 53に 入力される TS数を計測する TS入力数計測カウンタを準備し、該 TS入力数計測カウ ンタのカウンタ値をもとに受信 TSレートを判断するよう構成しても、受信 TSレートの変 化を検出することができるので、受信 TSレートが大きく変化したことを検出でき、上記 メモリ 53内での制御ポイントが安定するまでクロックジッタ補正値の算出をマスクする ことにより、システムを安定に動作させることができる効果がある。また、受信 TSレート の変化は上述したものに限るものではなぐ例えば、 D— VHSにて通常再生力 高速 再生に切り換えた場合でも、受信 TSレートは大きく変化する。そのような場合におい ても、上述したように制御することでシステムを安定に動作させることができる効果が ある。 [0148] 実施の形態 7.
図 31は、本発明の実施の形態 7における無線受信装置のクロックジッタ補正値算 出時の動作を示すフローチャートである。なお、本実施の形態 7では、実施の形態 3 ( 図 21)と比較して、新たにメモリ残量積分差分値 (クロックジッタ値 dSUM)を監視し、 クロックジッタ値 dSUMが大きく変化した場合、クロックジッタ補正値算出、及びクロッ クジッタ補正値収束判定をマスクするフローを追加した点力 上記実施の形態 3 (図 2 1)と相違する。上述したが、例えば放送番組が切り替わり受信ストリームが HDストリ ーム（20Mbps)から SDストリーム（6Mbps)に変化すると、計測値 MEMSUM (「M EMSUM値」とも記す。）が大きく変化する。これは、クロックジッタ値に起因するもの ではなぐ受信ストリームの平均受信レートの変化に起因するものである。よって、実 施の形態 7では、クロックジッタ値 dSUMを用いて受信ストリームの平均 TSレートの 変化を検出するよう構成した。（なお、実施の形態 6では、受信 TSレートで判断した。 )
[0149] 以下、図 31に示すフローチャートを用いてクロックジッタ補正値の算出フローを説 明する。なお、本実施の形態 7は、図 31に示すクロックジッタ補正のマスクフローのみ 実施の形態 6と異なる（実施の形態 6では図 30)。よって、実施の形態 6と同一部分に 関しては詳細な動作の説明は省略する。ステップ S216 (図 19)にて初期値の計測、 及び設定が終了すると CPU54 (図 5)はクロックジッタ補正動作を開始する。クロック ジッタ補正動作が開始されると CPU54はまずはじめステップ S51 (図 21)で計測時 間が経過するまで待機する。計測時間が経過すると CPU54 (図 5)は、計測値 MEM SUM,及び平均読み出しレート TSRateをー且退避させて後に、積分結果記憶レジ スタ 5230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5 234 (図 9)に記憶されている計測結果を読み込み、その後、積分結果記憶レジスタ 5 230 (図 9)、 TS出力数記憶レジスタ 5232 (図 9)、及び計測時間記憶レジスタ 5234 (図 9)を初期値' 0'にセットすると共に、メモリ記憶データ量積分回路 5229 (図 9)、 T S出力数計測カウンタ 5231、及び計測時間測定カウンタ 5233をも初期値' 0，にセッ トする。次に、 CPU54 (図 5)は、計測値 MEMSUM、平均読み出しレート TSRate、 及びクロックジッタ値 dSUMを算出し補正値の算出を実施する（図 31のステップ S 52 力もステップ S57)。
[0150] クロックジッタ値 dSUMの算出を終了すると、 CPU54 (図 5)は、ステップ S131 (図
31)でクロックジッタ値 dSUMが大きく変化したか判断する。クロックジッタ値 dSUM が大きく変化したと判断された場合は、ステップ S133で nに' 0'が入力される。一方、 大きく変化していな力つた場合は、 nの値を 1つインクリメントする（図 31のステップ S1
32)。そして、ステップ S 134で nが所定値 Nを超えているカゝ判断し、 nが所定値 Nを 超えていた場合は、ステップ 58以降のクロックジッタ補正値算出フローを実施する。 一方、 nが所定値 N以下の場合は、クロックジッタ補正値算出フローをスキップし、クロ ックジッタ補正値算出動作を終了する。
[0151] 本実施の形態 7は、上述のようにクロックジッタ補正値算出フローを制御するので、 クロックジッタ値 dSUM (TS受信レート）が大きく変化した場合においても、クロックジ ッタ補正値算出、及びクロックジッタ補正値収束判定をマスクするので、例えば、放送 番組が切り替わり受信ストリームが HDストリーム（20Mbps)から SDストリーム（6Mbp s)に変化した場合においてもクロックジッタ補正値が大きく外れることなぐシステムを 安定に動作させることができる効果がある。なお、本実施の形態 7では、実施の形態 6と同様、クロックジッタ値 dSUMが大きく変化した後は、所定回クロックジッタ値の補 正をマスクする。これは、以下の理由による。上述したように、受信した TSは TSの先 頭に付加されているタイムスタンプ情報を元にメモリ 53 (図 5)力も読み出される。従つ て、 TSの平均受信レートが大きく変化した場合は、実施の形態 6でも説明したように 、上記メモリ 53内での制御ポイントが変化する。従って、本実施の形態 7では、受信 T Sレートが大きく変化した場合は、上記メモリ 53内での制御ポイントが安定するまでク ロックジッタ補正値の算出をマスクすることにより、システムを安定に動作させるよう構 成できる。
[0152] また、本実施の形態 7ではクロックジッタ値 dSUMの振幅をもとに、クロックジッタ補 正値の算出動作をマスクするよう構成した力 これに限るものではなぐ例えば、図 32 に示す動作フロー（ステップ S141— S144)に示すように、クロックジッタ補正値算出 中にメモリ 53 (図 5)のオーバーフロー、あるいはアンダーフローを検出した場合にお いても、予め定められた回数、クロックジッタ補正値の算出をマスクするように構成す れば、クロックジッタ補正値が大きくはずれる事はなぐシステムを安定に制御すること ができる効果がある。特に、クロックジッタ補正値が収束していた場合は、上記受信 T Sレートの大きな変化が発生したとき（例えば D— VHSが通常再生力 高速再生に移 行する場合、数秒間 TSの受信が途絶えることがある。 )においても、クロックジッタ補 正値が大きく外れることがなぐシステムを安定に動作させることができる効果がある。
[0153] 変形例の説明.
上記実施の形態 1一 7においては、図 4に示されるように、 188バイトの TSの先頭に 4バイトのタイムスタンプを付加し伝送する場合につ ヽて説明したが、本発明のデー タ受信装置 (無線受信装置)及びデータ受信方法の適用範囲はこのような場合に限 定されるものではなぐ例えば、 2バイトのタイムスタンプを付加する、又は、無線伝送 の際に発生するランダム誤りを訂正するためにリード'ソロモン符号等の誤り訂正符号 を、図 4に示される 192バイトのデータの後に付加する等の変更を加えてもよい。また 、誤り訂正符号は、 TSのみに付加してもよぐまた、タイムスタンプと TSのそれぞれに 対して付加してもよい。
[0154] また、上記実施の形態 1一 7においては、 TSを無線伝送する際に、無線区間にお けるオーバヘッドを極力小さくするため、タイムスタンプ付き TSを予め定められた数（ 7個の TS)を集め無線パケットを構成する場合について説明したが、本発明のデータ 受信装置 (無線受信装置)及びデータ受信方法の適用範囲はこのような場合に限定 されるものではなぐ例えば、 8個以上の TSを集めて無線パケットを構成してもよぐ 又は、 6個以下の TSを集めて無線パケットを構成してもよい。さらに、無線区間のパ ケットエラー率に応じて伝送するパケット長を変えてもよい。例えば、パケットエラー率 が高い場合は、無線パケット長を短くし、再送制御によるオーバヘッドを極力小さくす るよう制御すれば、効率よく TSを送受信することができる。
[0155] また、上記実施の形態 1一 7においては、無線受信装置 50で最大 2本の TSを扱う 場合について説明したが、本発明のデータ受信装置 (無線受信装置)及びデータ受 信方法の適用範囲はこのような場合に限定されるものではなぐ 3本以上の TSを同 時に扱うようにすることもできる。 3本以上の TSを無線受信装置 50で扱う場合は、扱 う最大の TS数分の記憶領域をメモリ 53 (図 5)内に確保すると共に、各々の記憶領域 に対応した TSデータ読み出しタイミング生成回路 521 (図 6)を用いてメモリ 53 (図 5) に記憶された TSの読み出しタイミングを発生すれば、受信した各々の TSごとにクロ ック再生（クロックジッタ補正）を行うことができる。
[0156] また、上記実施の形態 1一 7においては、受信パケットの平均伝送レートをメモリ 53
(図 5)力 読み出される TSのパケット数で求めるよう構成した力 本発明のデータ受 信装置 (無線受信装置)及びデータ受信方法の適用範囲はこのような場合に限定さ れるものではなぐ例えば、受信した無線パケット内の TSをメモリ 53 (図 5)へ書き込 む際のパケット数力も算出してもよい。また、受信パケットの平均伝送レートを、直接 無線 LANモジュール 51 (図 5)で受信した際に、求めるように構成してもよい。
[0157] また、上記実施の形態 1一 7においては、送信機 (無線送信装置)の機器識別に、 MACアドレス又は IPアドレスを使用する場合について説明した力 本発明のデータ 受信装置 (無線受信装置)及びデータ受信方法の適用範囲はこのような場合に限定 されるものではなぐ送信機と一対一で決まる情報であれば、他の機器固有情報を用 いてもよい。
[0158] また、上記実施の形態 1一 7においては、クロックジッタ計測のための初期値を算出 する際に、計測時間を 1GOPの期間 (0. 5秒）にセットしたが、本発明のデータ受信 装置 (無線受信装置)及びデータ受信方法の適用範囲はこのような場合に限定され るものではなぐ計測時間を 1秒又は 2秒等の他の値に設定してもよ 、。
[0159] また、上記実施の形態 1一 7においては、 TSデータ読み出しタイミング生成回路 52 1 (図 6)内の時刻計測用カウンタ 5213 (図 8)の時刻補正間隔を 100msとした場合を 説明したが、本発明のデータ受信装置 (無線受信装置)及びデータ受信方法の適用 範囲はこのような場合に限定されるものではなぐ 10ms又は 200ms等の他の値に設 定してもよぐ使用している発振機、又は、発振子の精度に基づいて決定すればよい
[0160] また、上記実施の形態 1一 7においては、 MPEG2システムの TSをジッタを有する 無線ネットワークを介して伝送する場合について説明したが、本発明のデータ受信装 置 (無線受信装置)及びデータ受信方法の適用範囲はこのような場合に限定されるも のではなぐ例えば、他の圧縮方式で伝送されるビデオデータ、 MPEG2システムの PES (Packetized Elementary Stream)フォーマット、電話等の音声データ、又 は CD等力も再生されたデジタルオーディオデータ等のようにリアルタイム性を要求さ れるデータをジッタを有するネットワークを介して伝送する場合等に広く適用できる。
[0161] また、上記実施の形態 1一 7においては、有線ネットワークが IEEE1394規格に準 拠するシステムであり、無線ネットワークが IEEE802. 11 a規格準拠するシステムで ある場合について説明したが、本発明のデータ受信装置 (無線受信装置)及びデー タ受信方法の適用範囲はこのような場合に限定されるものではない。本発明のデー タ受信装置及びデータ受信方法は、無線ネットワークのようにデータを送受信する際 にネットワークジッタ（クロックジッタ）が保証されていない IEEE802. 11関連のネット ワーク、イーサネット (Ethernet)によるネットワーク、超広帯域（UWB： Ultra Wide band)通信を用いたネットワーク、ブルートゥース（Bluetooth)を用いたネットワーク 等のような他の無線ネットワークに適用することができる。さらに、本発明のデータ受 信装置及びデータ受信方法は、高速電力線通信 (PLC : Power Line Control)、 あるいは RF線を使用した通信等の有線のネットワークに適用することもできる。
[0162] また、上記実施の形態 1一 7においては、無線送受信装置が IEEE1394規格に準 拠した有線ネットワークの一部を構成としている場合について説明した力 本発明の データ受信装置 (無線受信装置)及びデータ受信方法の適用範囲はこのような場合 に限定されるものではなぐ TSが直接入力される無線送受信装置、又は、 MPEG2 エンコーダが内蔵されておりアナログビデオ信号又はデジタルビデオ信号が入力さ れる無線送受信装置力 構成されるネットワークにも適用できる。
[0163] また、本発明は、無線 LAN等のジッタを有するネットワークを用いたオーディオビジ ュアル系のホームネットワークシステム、又は、映像ストリームを配信する映像監視シ ステム等に適用することができる。

Claims

請求の範囲
[1] 伝送路を介してパケットデータを受信し、予め上記パケットデータに付加された時 刻情報をもとにパケットデータを出力するデータ受信装置において、
上記受信したパケットデータを記憶する記憶手段と、
上記受信したパケットデータに付加された上記時刻情報を分離し、上記分離された 時刻情報をもとに上記記憶手段からパケットデータを読み出す制御手段とを有し、 上記制御手段にて読み出しタイミングを生成する際に、上記記憶手段に一時記憶 されている受信パケットデータの量の積分結果及び上記積分の積分期間の計測結 果をもとに、データ送信装置とデータ受信装置間のクロック周波数の偏差を計算し、 上記受信パケットデータの読み出しタイミングに上記偏差に基づくオフセット量を加え 上記受信パケットデータの読み出しタイミングを生成する
ことを特徴とする。
[2] 上記データ受信装置は、複数のデータ送信装置から送信された複数のパケットデ ータを受信し、
上記記憶手段が、上記受信手段により受信された上記複数のパケットデータのそ れぞれを記憶する複数の記憶領域を有し、
上記制御手段が、上記複数の記憶領域に対応した複数の上記読み出しタイミング を生成する
ことを特徴とする請求の範囲第 1項記載のデータ受信装置。
[3] 上記制御手段は、
データ送信装置とデータ受信装置間のクロック周波数の偏差を計算し、上記受信 パケットデータの読み出しタイミングを生成する際に、
パケットデータの受信開始時力も予め定められた期間に、上記記憶手段に書き込 まれる受信パケットデータの量の積分結果を、この積分の積分期間における受信パ ケットデータの平均受信レートで除算することによって目標値を計算し、
上記予め定められた期間の後に、上記記憶手段に書き込まれる受信パケットデー タの量の積分結果を、この積分の積分期間における受信パケットデータの平均受信 レートで除算することによって計測値を計算し、 上記目標値と上記計測値との間の差分を、上記クロック周波数の偏差とする ことを特徴とする請求の範囲第 1項記載のデータ受信装置。
[4] 上記制御手段は、
データ送信装置とデータ受信装置間のクロック周波数の偏差を計算し、上記受信 パケットデータの読み出しタイミングを生成する際に、
パケットデータの受信開始時力も予め定められた期間に、上記記憶手段に書き込 まれる受信パケットデータの量の積分結果を、この積分の積分期間で除算することに よって目標値を計算し、
上記予め定められた期間の後に、上記記憶手段に書き込まれる受信パケットデー タの量の積分結果を、この積分の積分期間で除算することによって計測値を計算し、 上記目標値と上記計測値との間の差分を、上記クロック周波数の偏差とする ことを特徴とする請求の範囲第 1項記載のデータ受信装置。
[5] 上記制御手段は、
上記受信手段が受信するパケットデータの平均受信レートを計算し、計算された上 記平均受信レートが所定値以上変化した場合に、上記目標値を再度計算し設定す ることを特徴とする請求の範囲第 4項記載のデータ受信装置。
[6] 以前のパケットデータの受信完了時に、データ送信装置とデータ受信装置間のクロ ック周波数の偏差に基づいて算出された以前のオフセット量、及び、この以前のオフ セット量の算出時におけるデータ送信装置に固有の機器識別情報を記憶する第 2の 記憶手段を有し、
上記制御手段は、新たにパケットデータの受信を開始する際に、上記受信された 新たなパケットデータを送信したデータ送信装置が、上記第 2の記憶手段に記憶さ れて 、る機器識別情報を有するデータ送信装置である場合に、上記第 2の記憶手段 に記憶されているオフセット量を初期値として上記読み出しタイミングを生成する ことを特徴とする請求の範囲第 1項記載のデータ受信装置。
[7] 上記データ送信装置を識別する機器識別情報が、上記データ送信装置の IPァドレ ス又は MACアドレスの少なくとも一方であることを特徴とする請求の範囲第 6項記載 のデータ受信装置。
[8] 上記制御手段が、
上記受信したパケットデータに付加された上記時刻情報を分離する時刻情報分離 手段と、
上記時刻情報分離手段より分離された時刻情報をもとに上記記憶手段よりパケット データを読み出すデータ読み出しタイミング生成手段と、
上記記憶手段に一時記憶されて!、る受信パケットの量の積分結果、処理したパケ ット数、及び上記積分計測時間をもとに、上記記憶手段に一時記憶されている受信 パケット量の正規化された積分値を算出する積分値算出手段とを有し、
上記データ読み出しタイミング生成手段にて読み出しタイミングを生成する際、上 記積分値算出手段より出力される該正規化された受信パケットの積分値から、前回 のクロック周波数偏差を算出する際に上記積分値算出手段にて算出した該正規化さ れた受信パケットの積分値を減算し、該減算結果をもとにデータ送信装置とデータ受 信装置間のクロック周波数の偏差を算出し、該クロック周波数の偏差算出結果をもと に上記受信パケットの読み出しタイミングにオフセットを加え、該受信パケットの読み 出しタイミングを生成するよう制御することを特徴とする請求の範囲第 1項記載のデー タ受信装置。
[9] 該クロック周波数の偏差算出の際、予め定められた回数以上該クロック周波数の偏 差の算出結果の絶対値が連続して所定値以下の場合、データ送信装置とデータ受 信装置間のクロック周波数の偏差が収束したと判断するクロック周波数偏差収束判 定手段を有することを特徴とする請求の範囲第 8項記載のデータ受信装置。
[10] 上記クロック周波数偏差収束判定手段にてデータ送信装置とデータ受信装置間の クロック周波数の偏差の収束を判定する際、少なくとも収束判定を複数の条件で段 階的に切り替え実施するよう制御することを特徴とする請求の範囲第 9項記載のデー タ受信装置。
[11] 収束判定を実施する際、上記受信パケットの積分値を計測する時間、該クロック周 波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングにオフセットを加 える際のゲイン、及び収束判定を行う際の所定値の少なくとも 1つは該各段階で切り 換えるよう制御することを特徴とする請求の範囲第 10項記載のデータ受信装置。
[12] 上記クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミング に加えるオフセット値の低域成分を抽出する低域成分抽出手段を有し、
上記クロック周波数偏差収束判定手段にて該クロック周波数の偏差が収束したか 判定する際、該低域成分抽出手段の出力が予め定められた回数以上連続して所定 の範囲内の振幅であった場合、データ送信装置とデータ受信装置間のクロック周波 数の偏差が収束したと判断するよう制御する
ことを特徴とする請求の範囲第 9項記載のデータ受信装置。
[13] 上記クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミング にオフセットを加える際に、上記オフセット値がデータ送信装置、及びデータ受信装 置に使用されているクロック発生手段の周波数精度より求められる所定の範囲内に ない場合、該オフセット値を所定の範囲内になるよう振幅制限をかけるよう構成するこ とを特徴とする請求の範囲第 8項記載のデータ受信装置。
[14] 上記クロック周波数偏差収束判定手段にてクロック周波数が収束されたと判断され た場合、上記受信パケットの読み出しタイミングに加えるオフセットを強制的に加え、 上記記憶手段に一時記憶されている受信パケット量の正規化された積分値が予め 定められた範囲に入るよう制御することを特徴とする請求の範囲第 8項記載のデータ 受信装置。
[15] 上記受信パケットの読み出しタイミングに加えるオフセットを強制的にカ卩え、上記記 憶手段に一時記憶されている受信パケット量の正規化された積分値が予め定められ た範囲に入るよう制御した直後の、データ送信装置とデータ受信装置間のクロック周 波数の偏差の算出はマスクするよう構成することを特徴とする請求の範囲第 14項記 載のデータ受信装置。
[16] 該クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングに オフセットをカ卩え、該受信パケットの読み出しタイミング生成する際、上記処理したパ ケット数が、前回計測した数値と比較し大きく変化していた場合、受信パケットの受信 レートが大きく変化したと判断し、データ送信装置とデータ受信装置間のクロック周波 数の偏差の算出はマスクするよう構成することを特徴とする請求の範囲第 8項記載の データ受信装置。
[17] 該クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングに オフセットを加え該受信パケットの読み出しタイミング生成する際、上記記憶手段に 入力されるパケット数を計測する入力パケット数計測手段を有し、
該入力パケット計測手段より出力される入力パケット数が、前回計測した入力バケツ ト数と比較し大きく変化して!/、た場合、受信パケットの受信レートが大きく変化したと 判断しデータ送信装置とデータ受信装置間のクロック周波数の偏差の算出はマスク するよう構成すること
を特徴とする請求の範囲第 8項記載のデータ受信装置。
[18] 該クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングに オフセットを加え該受信パケットの読み出しタイミング生成する際、上記積分値算出 手段より出力される該正規化された受信パケットの積分値から、前回のクロック周波 数偏差を算出する際に上記積分値算出手段にて算出した該正規化された受信パケ ットの積分値を減算した結果が所定の範囲を超えて 、た場合、受信パケットの受信レ ートが大きく変化したと判断しデータ送信装置とデータ受信装置間のクロック周波数 の偏差の算出はマスクするよう構成することを特徴とする請求の範囲第 8項記載のデ ータ受信装置。
[19] 該クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングに 加えるオフセット値を算出する際、上記記憶手段に一時記憶されている受信パケット の量の積分結果、処理したパケット数、及び上記積分計測時間の計測中に上記記 憶手段にてオーバーフロー、あるいはアンダーフローが発生した場合、データ送信 装置とデータ受信装置間のクロック周波数の偏差の算出はマスクするよう構成するこ とを特徴とする請求の範囲第 8項記載のデータ受信装置。
[20] 伝送路を介してパケットデータを受信し、予め上記受信されたパケットデータに付 カロされた時刻情報をもとにパケットデータを出力するデータ受信方法において、 上記受信したパケットデータを記憶手段に一時記憶するステップと、
上記受信したパケットデータに付加された上記時刻情報を分離し、上記分離された 時刻情報をもとに上記記憶手段力 パケットデータを読み出すステップとを有し、 上記パケットデータを読み出すステップにて読み出しタイミングを生成する際に、上 記記憶手段に一時記憶されている受信パケットデータの量の積分結果及び上記積 分の積分期間の計測結果をもとに、データ送信装置とデータ受信装置間のクロック 周波数の偏差を計算し、上記受信パケットデータの読み出しタイミングに上記偏差に 基づくオフセット量を加え上記受信パケットデータの読み出しタイミングを生成する ことを特徴とするデータ受信方法。
[21] データ送信装置とデータ受信装置間のクロック周波数の偏差を計算し、上記受信 パケットデータの読み出しタイミングを生成する際に、
パケットデータの受信開始時力も予め定められた期間に、上記記憶手段に書き込 まれる受信パケットデータの量の積分結果を、この積分の積分期間における受信パ ケットデータの平均受信レートで除算することによって目標値を計算し、
上記予め定められた期間の後に、上記記憶手段に書き込まれる受信パケットデー タの量の積分結果を、この積分の積分期間における受信パケットデータの平均受信 レートで除算することによって計測値を計算し、
上記目標値と上記計測値との間の差分を、上記クロック周波数の偏差とする ことを特徴とする請求の範囲第 20項記載のデータ受信方法。
[22] データ送信装置とデータ受信装置間のクロック周波数の偏差を計算し、上記受信 パケットデータの読み出しタイミングを生成する際に、
パケットデータの受信開始時力も予め定められた期間に、上記記憶手段に書き込 まれる受信パケットデータの量の積分結果を、この積分の積分期間で除算することに よって目標値を計算し、
上記予め定められた期間の後に、上記記憶手段に書き込まれる受信パケットデー タの量の積分結果を、この積分の積分期間で除算することによって計測値を計算し、 上記目標値と上記計測値との間の差分を、上記クロック周波数の偏差とする ことを特徴とする請求の範囲第 20項記載のデータ受信方法。
[23] 上記受信するパケットデータの平均受信レートを計算し、計算された上記平均受信 レートが所定値以上変化した場合に、上記目標値を再度計算し設定することを特徴 とする請求の範囲第 22項記載のデータ受信方法。
[24] 以前のパケットデータの受信完了時に、データ送信装置とデータ受信装置間のクロ ック周波数の偏差に基づいて算出された以前のオフセット量、及び、この以前のオフ セット量の算出時におけるデータ送信装置に固有の機器識別情報を第 2の記憶手 段に記憶するステップをさらに有し、
新たにパケットデータの受信を開始する際に、上記受信された新たなパケットデー タを送信したデータ送信装置が、上記第 2の記憶手段に記憶されて 、る機器識別情 報を有するデータ送信装置である場合に、上記第 2の記憶手段に記憶されて 、るォ フセット量を初期値として上記読み出しタイミングを生成する
ことを特徴とする請求の範囲第 20項記載のデータ受信方法。
[25] 伝送路を介してパケットデータを受信し、予め上記パケットデータに付加された時 刻情報をもとにパケットデータを出力するデータ受信方法において、
上記受信したパケットデータを記憶手段に記憶する記憶ステップと、 上記受信したパケットデータに付加された上記時刻情報を分離する時刻情報分離 ステップと、
上記時刻情報分離ステップより分離された時刻情報をもとに上記記憶手段よりパケ ットデータを読み出すデータ読み出しタイミングを指示する読み出しタイミング生成ス テツプと、
上記記憶ステップにて一時記憶されている受信パケットの量を積分する積分ステツ プと、
上記積分ステップでの積分時間、及び処理したパケット数を計測する積分時間計 測ステップと、上記積分ステップでの積分結果、及び積分時間計測ステップでの積 分計測時間、及び処理したパケット数をもとに上記記憶ステップに一時記憶されて ヽ る受信パケット量の正規化された積分値を算出する積分値算出ステップと、
上記積分値算出ステップにおいて算出された該正規化された受信パケットの積分 値から、前回のクロック周波数偏差を算出する際に上記積分値算出ステップにて算 出した該正規化された受信パケットの積分値を減算し、該減算結果をもとにデータ送 信装置とデータ受信装置間のクロック周波数の偏差を算出するクロック周波数偏差 計算ステップを有し、 上記読み出しタイミング生成ステップにて読み出しタイミングを生成する際、クロック 周波数偏差計算ステップにて算出されたクロック周波数の偏差情報をもとに読み出し タイミングにオフセットをカ卩えるよう制御する
ことを特徴とするデータ受信方法。
[26] 該クロック周波数の偏差算出の際、予め定められた回数以上該クロック周波数の偏 差の算出結果の絶対値が連続して所定値以下の場合、データ送信装置とデータ受 信装置間のクロック周波数の偏差が収束したと判断するクロック周波数偏差収束判 定ステップを有することを特徴とする請求の範囲第 25項記載のデータ受信方法。
[27] 上記クロック周波数収束判定ステップにてデータ送信装置とデータ受信装置間のク ロック周波数の偏差の収束を判定する際、少なくとも収束判定を複数の条件で段階 的に切り替え実施するよう制御することを特徴とする請求の範囲第 26項記載のデー タ受信方法。
[28] 収束判定を実施する際、上記受信パケットの積分値を計測する時間、該クロック周 波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングにオフセットをカロ える際のゲイン、及び収束判定を行う際の所定値の少なくとも 1つは該各段階で切り 換えるよう制御することを特徴とする請求の範囲第 27項記載のデータ受信方法。
[29] 上記クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミング に加えるオフセット値の低域成分を抽出する低域成分抽出ステップを有し、
上記クロック周波数偏差収束判定ステップにて該クロック周波数の偏差が収束した か判定する際、該低域成分抽出ステップの出力が予め定められた回数以上連続して 所定の範囲内の振幅であった場合、データ送信装置とデータ受信装置間のクロック 周波数の偏差が収束したと判断するよう制御する
ことを特徴とする請求の範囲第 26項記載のデータ受信方法。
[30] 上記クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミング にオフセットを加える際に、上記オフセット値がデータ送信装置、及びデータ受信装 置に使用されているクロック発生手段の周波数精度より求められる所定の範囲内に ない場合、該オフセット値を所定の範囲内になるよう振幅制限をかけることを特徴とす る請求の範囲第 25項記載のデータ受信方法。
[31] 上記クロック周波数偏差収束判定ステップにてクロック周波数が収束されたと判断 された場合、上記受信パケットの読み出しタイミングに加えるオフセットを強制的にカロ え、上記記憶手段に一時記憶されている受信パケット量の正規化された積分値が予 め定められた範囲に入るよう制御することを特徴とする請求の範囲第 26項記載のデ ータ受信方法。
[32] 上記受信パケットの読み出しタイミングに加えるオフセットを強制的にカ卩え、上記記 憶手段に一時記憶されている受信パケット量の正規化された積分値が予め定められ た範囲に入るよう制御した直後の、データ送信装置とデータ受信装置間のクロック周 波数の偏差の算出はマスクすることを特徴とする請求の範囲第 31項記載のデータ受 信方法。
[33] 該クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングに オフセットをカ卩え、該受信パケットの読み出しタイミング生成する際、上記処理したパ ケット数が、前回計測した数値と比較し大きく変化していた場合、受信パケットの受信 レートが大きく変化したと判断し、データ送信装置とデータ受信装置間のクロック周波 数の偏差の算出はマスクすることを特徴とする請求の範囲第 25項記載のデータ受信 方法。
[34] 該クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングに オフセットを加え該受信パケットの読み出しタイミング生成する際、上記記憶手段に 入力されるパケット数を計測する入力パケット数計測ステップを有し、
該入力パケット計測ステップより出力される入力パケット数が、前回計測した入力パ ケット数と比較し大きく変化していた場合、受信パケットの受信レートが大きく変化した と判断しデータ送信装置とデータ受信装置間のクロック周波数の偏差の算出はマス クする
ことを特徴とする請求の範囲第 25項記載のデータ受信方法。
[35] 該クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングに オフセットを加え該受信パケットの読み出しタイミング生成する際、上記積分値算出ス テツプにおいて出力される該正規ィ匕された受信パケットの積分値から、前回のクロッ ク周波数偏差を算出する際に上記積分値算出ステップにて算出した該正規化された 受信パケットの積分値を減算した結果が所定の範囲を超えて 、た場合、受信パケット の受信レートが大きく変化したと判断しデータ送信装置とデータ受信装置間のクロッ ク周波数の偏差の算出はマスクすることを特徴とする請求の範囲第 25項記載のデー タ受信方法。
該クロック周波数の偏差算出結果をもとに上記受信パケットの読み出しタイミングに 加えるオフセット値を算出する際、上記記憶ステップにおいて上記記憶手段に一時 記憶されている受信パケットの量の積分結果、処理したパケット数、及び上記積分計 測時間の計測中に上記記憶手段にてオーバーフロー、あるいはアンダーフローが発 生した場合、データ送信装置とデータ受信装置間のクロック周波数の偏差の算出は マスクすることを特徴とする請求の範囲第 25項記載のデータ受信方法。
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