JP4896661B2

JP4896661B2 - クロック再生回路

Info

Publication number: JP4896661B2
Application number: JP2006290910A
Authority: JP
Inventors: 健介藤村; 直樹棚橋
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2006-10-26
Filing date: 2006-10-26
Publication date: 2012-03-14
Anticipated expiration: 2026-10-26
Also published as: JP2008109440A; US7836323B2; US20080100359A1

Description

本発明は、通信の受信装置に使用されるクロック再生回路に関する。

テレビジョン等の通信において、ＭＰＥＧ（ＭｏｖｉｎｇＰｉｃｔｕｒｅＥｘｐｅｒｔＧｒｏｕｐ）等の符号化方式により画像データや音声データを圧縮して送信する方法が広く用いられている（例えば、特許文献１等）。

このような符号化方式を用いた通信では、送信装置において、映像信号内の画像データ及び音声データを別々に符号化及び圧縮して各々をストリーム化する。さらに、圧縮符号化されたストリームを時分割多重してパケット化し、パケットを送信する。一方、受信装置では、パケットを受信すると、パケットからストリームを抽出し、伸張及び復号処理を施すことによって元の画像データ及び音声データを得る。

このとき、復号化処理では、送信装置において符号化処理した際の時刻基準に基づいて、時刻基準に合わせて復号化を行う必要がある。そのため、受信装置では、復号化処理部の基準クロックを送信装置の符号化処理部の基準クロックに同期させる必要がある。この同期処理のために、例えば、ＭＰＥＧ２方式では、受信装置の復号化処理部において時刻基準となるＳＴＣ（システム・タイム・クロック）の値を送信装置の符号化処理部での時刻基準に合わせて校正するための同期情報としてＰＣＲ（プログラム・クロック・リファレンス）をパケット内に含める。このＰＣＲは、送信装置の基準クロックの計数値で表される。

受信装置では、ＰＣＲに基づいてＳＴＣを校正するために、制御信号に応じた周波数のＳＴＣを生成するためのＰＬＬ（フェーズ・ロック・ループ）回路、ＰＬＬにより生成されたＳＴＣをカウントしてＰＣＲが受信された時点におけるカウント値を得るためのカウンタを備えている。受信装置の制御部は、ＰＣＲに対するＳＴＣのカウント値の誤差を求め、求められた誤差が小さくなるようにクロック発振回路を制御する。

特開平１１−２２５１３６号公報

ところで、受信装置にはメモリバッファへのデータの転送等の周辺機能が付加される。このような周辺機能を高速に制御するために受信装置の制御部（ＣＰＵ）の基準クロックの周波数を高めるという方法が採られる。

一般的に、ＰＣＲの値をバッファリングするレジスタやＳＴＲのカウント値をバッファリングするレジスタへの書き込みの周波数と、それらのレジスタからデータを読み出す受信装置の制御部（ＣＰＵ）の基準クロックと、が一致しない場合がある。受信装置の制御部のバスのビット幅は、通常、８ビット又は１６ビットであるので、受信装置の制御部の基本クロックの周波数に基づいて読み出し処理を行う際に、レジスタからＰＣＲの値やＳＴＣのカウント値を読み出すために複数回（１２回又は６回）の読み出しを行う必要がある。

このとき、何らかの原因によって受信装置の制御部の処理が遅くなり、ＰＣＲの値やＳＴＣのカウント値を読み出している間に次のＰＣＲが受信されると、レジスタにバッファリングされている値が新たなＰＣＲの値やＳＴＣのカウント値で更新されてしまい、正しい処理ができなくなる問題があった。そこで、レジスタのメモリ容量を増加させ、処理の途中で更新されないように複数のＰＣＲの値や複数のＳＴＣのカウント値を保持しておく方法も考えられている。しかしながら、レジスタのメモリサイズが増大し、受信装置全体のチップサイズが増大してしまう問題がある。

本発明は、上記従来技術の問題を鑑み、レジスタのメモリサイズを増大させることなく、クロック再生処理を確実に行うことを可能とするクロック再生回路を提供することを目的とする。

本発明は、デジタル通信において、送信信号の生成処理に利用された送信側基準クロックに対応する受信側基準クロックを再生するクロック再生回路であって、送信信号から抽出された再生基準同期情報をバッファリングする第１バッファと、クロック制御信号に基づいて生成された前記受信側基準クロックをカウントするカウンタと、前記カウンタのカウント値をバッファリングする前記所定のビット幅のレジスタを含む第２バッファと、前記第１バッファ及び前記第２バッファに保持されている値に基づいて、前記送信側基準クロックと前記受信側基準クロックとの誤差を求めて前記クロック制御信号を生成するクロック制御回路と、を備え、前記第１バッファ及び前記第２バッファに保持されている値が前記クロック制御回路によって読み出される前に、送信信号から抽出された新たな再生基準同期情報が入力された場合、前記第１バッファ及び前記第２バッファを更新させず、前記第１バッファ及び前記第２バッファに保持されている値が前記クロック制御回路によって読み出された後に、送信信号から抽出された新たな再生基準同期情報が入力された場合、前記第１バッファ及び前記第２バッファを更新させることを特徴とする。

例えば、前記クロック制御回路は、前記第１バッファ及び前記第２バッファに保持されている値の差に基づいてパルス幅が調整されたパルス幅変調信号を生成することが好適である。ここで、前記クロック制御回路はＣＰＵであり、前記第１バッファ及び前記第２バッファの更新を制御するものとしてもよい。

また、前記クロック制御信号に基づいて、前記受信側基準クロックを生成するクロック発振回路をさらに備えることが好適である。

本発明によれば、レジスタのメモリサイズを増大させることなく、クロック再生処理を確実に行うことができる。

［装置構成］
本発明の実施の形態における受信装置１００は、図１に示すように、チューナ回路１０２、クロック再生回路１０４、クロック発振回路１０６、トランスポート・ストリーム・デコーダ回路（ＴＳＤ）１０８、映像信号処理回路１１０及び音声信号処理回路１１２を含んで構成される。

受信装置１００は、連続するビット列として到来するパケットを受信し、受信したパケットをバッファに蓄積すると共に、各パケットから識別情報である同期ビットを検出し、識別情報に基づいてパケットから番組毎に映像データ及び音声データを分離して、それぞれのデータをデコードして映像信号及び音声信号を再生する。

チューナ回路１０２は、受信回路１０、アナログ／デジタル変換回路（ＡＤＣ）１２及び復調回路１４を含んで構成される。受信回路１０は、共振回路等を含んで構成され、送信装置（図示しない）から送信された送信波を受信する。受信された信号はＡＤＣ１２へ送られる。ＡＤＣ１２は、信号をアナログ／デジタル変換して復調回路１４へ受け渡す。復調回路１４は、デジタル変換された信号を所定の方式に従って復調し、ＴＳパケット（ＴｒａｎｓｐｏｒｔＳｔｒｅａｍＰａｃｋｅｔ）を生成する。変調方式には、例えば、ＶＳＢ、ＱＡＭ等が挙げられる。復調されたＴＳパケットが複数個集まって構成されたトランスポート・ストリームは、ＴＳＤ１０８へ送られる。

ＴＳＤ１０８は、トランスポート・ストリームから映像データ及び音声データを分離抽出する。映像データは映像信号処理回路１１０へ送信される。また、音声データは音声信号処理回路１１２へ送信される。

また、ＴＳＤ１０８では、トランスポート・ストリームからＴＳパケットに含まれるヘッダ情報（ＰＩＤ）に基づいて抽出されたＴＳパケットのアダプテーションフィールドの解析を行って、ＰＣＲ（プログラム・クロック・リファレンス）を検出する。ＰＣＲは、送信装置において信号を変調する際の基準とした送信側基準クロックＣＫｏの周波数を表す信号である。ＰＣＲは、受信装置１００において送信側基準クロックＣＫｏに合わせて復調等の処理を行うために、受信装置１００での受信側基準クロックＣＫｒを校正するための同期情報として用いられる。抽出されたＰＣＲはクロック再生回路１０４へ送信される。

クロック再生回路１０４は、ＣＰＵ２０、ＰＣＲバッファ２２、カウンタ２４、ＳＴＣバッファ２６を含んで構成される。

ＰＣＲバッファ２２は、受信したＰＣＲの値を一時的に格納及び保持するレジスタである。ＭＰＥＧ２の規格では、ＰＣＲのビット幅は無効ビットも含めて６バイト（４８ビット）と規定されており、そのうち基準クロックを示す実データは４２ビットで構成される。送信装置及び受信装置で用いられる基準クロックは約２７ＭＨｚであるので、この基準クロックを２４時間の範囲で表現できるビット幅としたものである。ＰＣＲは、番組毎に、例えば、０．１秒間隔でパケットに挿入されて送信される。

ＰＣＲバッファ２２は、ＰＣＲの実データ部のビット幅（４２ビット）に合わせて、１６ビットのレジスタを３つ含んで構成される。ＰＣＲバッファ２２は、ＣＰＵ２０から入力されるホールド信号を受けて、ホールド信号がイネーブルである期間に新たなＰＣＲを受信するとそのＰＣＲの値で更新される。

カウンタ２４は、ＣＰＵ２０からのカウント開始信号を受けると、クロック発振回路１０６から入力される受信側基準クロックＣＫｒのカウントを開始する。カウンタ２４は、ＣＰＵ２０から入力されるホールド信号を受けて、図３のタイミングチャートに示すように、ホールド信号がイネーブルである期間にＣＰＵ２０からのバッファ更新信号を受信するとカウント値によりＳＴＣバッファ２６を更新する。ＳＴＣバッファ２６もＰＣＲバッファ２２と同様に４２ビットのビット幅のレジスタで構成される。

ＣＰＵ２０は、ＰＣＲバッファ２２及びＳＴＣバッファ２６に保持されているＰＣＲ値及びＳＴＣのカウント値を取得し、ＰＣＲ値とカウント値との差を求め、その差に対応するパルス幅を有するパルス幅変調信号（ＰＷＭ信号：ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）を生成してクロック発振回路１０６へ出力する。すなわち、ＣＰＵ２０は、クロック発振回路１０６に対する位相検波回路（ＰＤ：ＰｈａｓｅＤｅｔｅｃｔｏｒ）の機能を果たす。

また、ＣＰＵ２０は、ＴＳＤ１０８からのＰＣＲ等を受けて、クロック再生回路１０４内の各部に対して出力されるホールド信号やバッファ更新信号を生成する。ＣＰＵ２０は、これらの制御信号によりクロック再生回路１０４での処理のタイミングを制御する。ＣＰＵ２０は、基本クロックＣＫＬに基づいて動作する。基本クロックＣＫＬは、例えば、受信側基準クロックＣＫｒに基づいて図示しないＰＬＬ回路を用いて生成することができる。

クロック発振回路１０６は、低域通過フィルタ（ＬＰＦ：ＬｏｗＰａｓｓＦｉｌｔｅｒ）３０及び電圧制御発振器（ＶＣＯ：ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）３２を含んで構成される。

ＬＰＦ３０は、ＣＰＵ２０からＰＷＭ信号を受けて、ＰＷＭ信号のパルス幅に対応する電圧値を有する直流電圧Ｖに平滑化する。直流電圧はＶＣＯ３２へ出力される。ＶＣＯ３２は、ＬＰＦ３０から直流電圧Ｖを受けて、直流電圧Ｖに比例する周波数を有する受信側基準クロックＣＫｒを発振させる。受信側基準クロックＣＫｒは、クロック再生回路１０４のカウンタ２４、映像信号処理回路１１０、並びに、音声信号処理回路１１２へ出力される。

映像信号処理回路１１０は、バッファ４０、映像信号デコーダ４２及び表示信号エンコーダ４４を含んで構成される。バッファ４０は、ＦＩＦＯタイプのバッファリング用メモリである。バッファ４０は、ＴＳＤ１０８から映像データを受けて、映像データを順次メモリに格納及び保持する。また、バッファ４０に保持されている映像データは、映像信号デコーダ４２により読み出されると消去される。映像信号デコーダ４２は、クロック発振回路１０６から受信側基準クロックＣＫｒを受けて、受信側基準クロックＣＫｒと同期をとりながらバッファ４０から映像データを順次読み出して元の映像信号に復号する。復号された映像信号は表示信号エンコーダ４４へ出力される。表示信号エンコーダ４４は、受信装置１００に接続される表示装置（ディスプレイ）に応じて、復号された映像信号を表示装置で表示可能な信号方式に変換して出力する。

音声信号処理回路１１２は、バッファ５０、音声信号デコーダ５２及びデジタル／アナログ変換器（ＤＡＣ）５４を含んで構成される。バッファ５０は、ＦＩＦＯタイプのバッファリング用メモリである。バッファ５０は、ＴＳＤ１０８から音声データを受けて、音声データを順次メモリに格納及び保持する。また、バッファ５０に保持されている音声データは、音声信号デコーダ５２により読み出されると消去される。音声信号デコーダ５２は、クロック発振回路１０６から受信側基準クロックＣＫｒを受けて、受信側基準クロックＣＫｒと同期をとりながらバッファ５０から音声データを順次読み出して元の音声信号に復号する。復号された音声信号はＤＡＣ５４へ出力される。ＤＡＣ５４は、復号された音声信号をデジタル／アナログ変換して出力する。

なお、音声信号が複数のチャネル（ＣＨ）で構成されている場合には、音声信号処理回路１１２にバッファ５０、音声信号デコーダ５２及びデジタル／アナログ変換器（ＤＡＣ）５４を複数設け、各チャネルを個別に処理できるものとしてもよい。

［処理］
次に、図２のフローチャート及び図３のタイミングチャートを参照して、クロック再生回路１０４での処理について説明する。

ステップＳ１０では、ＴＳＤ１０８においてＴＳパケットから抽出されたＰＣＲがＣＰＵ２０及びＰＣＲバッファ２２に入力される。これにより、ＣＰＵ２０へ割り込みが発生し、ステップＳ１２以降の処理が開始される。

ステップＳ１２では、ホールド信号がイネーブルであるか、ディスエーブルであるかが判定される。ＣＰＵ２０は、図３の時刻ｔ１のように、ＰＣＲを受信した時点でホールド信号がイネーブルであれば処理をステップＳ１４へ移行させる。一方、ＣＰＵ２０は、図３の時刻ｔ５のように、ＰＣＲを受信した時点でホールド信号がディスエーブルであればステップＳ２２へ処理を移行させる。

ステップＳ１４では、ＰＣＲバッファ２２及びＳＴＣバッファ２６の更新処理が行われる。ＣＰＵ２０は、図３の時刻ｔ２に示すように、ＰＣＲバッファ２２及びＳＴＣバッファ２６へバッファ更新信号を出力する。

ＰＣＲバッファ２２は、バッファ更新信号を受けると、ホールド信号がイネーブルであれば、ステップＳ１０において新たに受信したＰＣＲの値でバッファリング・メモリを更新する。ＰＣＲの実データは４２ビットで構成されるので、ＰＣＲバッファ２２の１６ビット×３バンクのレジスタの総てが更新される。ＰＣＲバッファ２２は、レジスタの更新処理が終了するとＣＰＵ２０へ割り込み信号を出力する。

また、ＳＴＣバッファ２６は、バッファ更新信号を受けると、ホールド信号がイネーブルであれば、カウンタ２４の現在値でバッファリング・メモリを更新する。カウンタ２４は、後述するように、このとき、ＳＴＣバッファ２６も１６ビット×３バンクのレジスタの総てが更新される。ＳＴＣバッファ２６は、レジスタの更新処理が終了するとＣＰＵ２０へ割り込み信号を出力する。

ステップＳ１６では、ホールド信号がディスエーブルに変更される。ＣＰＵ２０は、ＰＣＲバッファ２２及びＳＴＣバッファ２６からレジスタの内容の更新が終了したことを示す割り込み信号を受けると、図３の時刻ｔ３に示すように、ホールド信号をディスエーブルに変更する。

また、ＣＰＵ２０は、カウンタ２４に対してリセット信号を出力する。これによって、カウンタ２４の値がリセットされ、カウンタ２４はクロック発振回路１０６から入力される受信側基準クロックＣＫｒのカウントを新たに開始する。

ステップＳ１８では、ＰＣＲバッファ２２及びＳＴＣバッファ２６に保持されているＰＣＲ値及びカウント値に基づいてＰＷＭ信号が生成されて出力される。

ＣＰＵ２０は、ＰＣＲバッファ２２に保持されているＰＣＲ値を順次読み出す。このとき、ＣＰＵ２０のバスのビット幅は、通常、８ビット又は１６ビットであるので、受信装置のＣＰＵ２０の基本クロックＣＫＬの周波数に基づいて読み出し処理を行う際に、４２ビット幅のＰＣＲバッファ２２のレジスタから８ビット又は１６ビットずつ６回又は３回に分けてＰＣＲ値を読み出す。さらに、ＣＰＵ２０は、ＳＴＣバッファ２６に保持されているカウント値を順次読み出す。このときも、ＣＰＵ２０のバス幅は８ビット又は１６ビットであるので、４２ビット幅のＳＴＣバッファ２６のレジスタから８ビット又は１６ビットずつ６回又は３回に分けてカウント値を読み出す。

ＣＰＵ２０は、読み出されたＰＣＲ値とカウント値との差を演算し、その差に応じてパルス幅が調整されたＰＷＭ信号を生成する。具体的には、現在出力されているＰＷＭ信号のパルス幅を（カウント値−ＰＣＲ値）に応じたパルス幅だけ狭めたＰＷＭ信号を生成する。これによって、カウント値がＰＣＲ値より大きい場合、その差に応じたパルス幅だけパルス幅が狭められたＰＷＭ信号が生成される。一方、ＰＣＲ値がカウント値より大きい場合、その差に応じたパルス幅だけパルス幅が広げられたＰＷＭ信号が生成される。生成されたＰＷＭ信号は、クロック発振回路１０６のＬＰＦへ入力される。

このように、読み出されたＰＣＲ値とカウント値との差に基づいてＰＷＭ信号のパルス幅が調整されることによって、クロック発振回路１０６においてＰＷＭ信号のパルス幅に応じて受信側基準クロックＣＫｒの周波数が調整される。これによって、送信側基準クロックＣＫｏに一致させて受信側基準クロックＣＫｒを再生することができる。

ステップＳ２０では、ホールド信号がイネーブルに変更される。ＣＰＵ２０は、ＰＷＭ信号の生成処理が終了すると、図３の時刻ｔ５に示すように、ホールド信号をイネーブルに変更する。

ステップＳ２２では、受信されたＰＣＲが破棄される。例えば、図３の時刻ｔ４に示すように、ホールド信号がディスイネーブルのときにＰＣＲを受信した場合、ＣＰＵ２０は、ＰＣＲバッファ２２へバッファ更新信号を出力しない。これにより、ステップＳ１０において新たに受信したＰＣＲが破棄される。通常、このようにＰＣＲが破棄される状況は発生しないが、なんらかの原因によってＣＰＵ２０の処理速度が低下した場合等において発生する場合がある。

また、ＣＰＵ２０は、カウンタ２４に対してリセット信号を出力する。これによって、カウンタ２４の値がリセットされ、カウンタ２４はクロック発振回路１０６から入力される受信側基準クロックＣＫｒのカウントを新たに開始する。このとき、リセット動作の直前に受信したＰＣＲ値をカウンタ２４に設定し、その設定した値から受信側基準クロックＣＫｒのカウントを開始することが好適である。これによって、カウンタ２４のカウント値とその後受信したＰＣＲ値との比較を容易に行うことができる。

以上のように、本実施の形態によれば、ＰＣＲバッファ及びＳＴＣバッファからのＣＰＵ２０の読み出し処理が終了する前にはホールド信号をディスエーブルにしておくことによって、新たに受信されたＰＣＲ値やカウント値によってＰＣＲバッファ及びＳＴＣバッファが更新されることを防ぐことができる。したがって、レジスタのメモリサイズを増大させることなく、クロック再生処理を確実に行うことができる。

本発明の実施の形態における受信装置の構成を示す図である。本発明の実施の形態におけるクロック再生処理のフローチャートである。本発明の実施の形態におけるクロック再生処理のタイミングチャートである。

符号の説明

１０受信回路、１２アナログ／デジタル変換器、１４復調回路、２０ＣＰＵ、２２ＰＣＲバッファ、２４カウンタ、２６ＳＴＣバッファ、３０低域通過フィルタ、３２電圧制御発振器、４０バッファ、４２映像信号デコーダ、４４表示信号エンコーダ、５０バッファ、５２音声信号デコーダ、５４デジタル／アナログ変換器、１００受信装置、１０２チューナ回路、１０４クロック再生回路、１０６クロック発振回路、１０８ＴＳＤ回路、１１０映像信号処理回路、１１２音声信号処理回路。

Claims

デジタル通信において、送信信号の生成処理に利用された送信側基準クロックに対応する受信側基準クロックを再生するクロック再生回路であって、
送信信号から抽出された再生基準同期情報をバッファリングする第１バッファと、
クロック制御信号に基づいて生成された前記受信側基準クロックをカウントするカウンタと、
前記カウンタのカウント値をバッファリングする前記所定のビット幅のレジスタを含む第２バッファと、
前記第１バッファ及び前記第２バッファに保持されている値に基づいて、前記送信側基準クロックと前記受信側基準クロックとの誤差を求めて前記クロック制御信号を生成するクロック制御回路と、を備え、
前記第１バッファ及び前記第２バッファに保持されている値が前記クロック制御回路によって読み出される前に、送信信号から抽出された新たな再生基準同期情報が入力された場合、前記第１バッファ及び前記第２バッファを更新させず、
前記第１バッファ及び前記第２バッファに保持されている値が前記クロック制御回路によって読み出された後に、送信信号から抽出された新たな再生基準同期情報が入力された場合、前記第１バッファ及び前記第２バッファを更新させることを特徴とするクロック再生回路。
請求項１に記載のクロック再生回路であって、
前記クロック制御回路は、前記第１バッファ及び前記第２バッファに保持されている値の差に基づいてパルス幅が調整されたパルス幅変調信号を生成することを特徴とするクロック再生回路。
請求項２に記載のクロック再生回路であって、
前記クロック制御回路はＣＰＵであり、前記第１バッファ及び前記第２バッファの更新を制御することを特徴とするクロック再生回路。
請求項１に記載のクロック再生回路であって、
前記クロック制御信号に基づいて、前記受信側基準クロックを生成するクロック発振回路をさらに備えることを特徴とするクロック再生回路。