WO2005076682A1 - 多層プリント配線板 - Google Patents

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Yasushi Inagaki
Katsuyuki Sano
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Ibiden Co., Ltd.
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    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4641—Manufacturing multilayer circuits by laminating two or more circuit boards having integrally laminated metal sheets or special power cores

Definitions

  • the present invention relates to a multilayer printed wiring board, and does not cause malfunction or error even when a high-frequency IC chip, particularly an IC chip in a high-frequency region of 3 GHz or more, is mounted.
  • a multilayer printed wiring board that can improve the performance.
  • an interlayer insulating resin is formed on both sides or one side of a core substrate in which a through hole is formed, so that conduction between layers is achieved. Via holes are opened by laser or photoetching to form an interlayer insulating layer. A conductor layer is formed in the via hole and on the interlayer resin insulation layer by plating or the like, and a pattern is formed through etching or the like to form a conductor circuit. Furthermore, by repeatedly forming the interlayer insulating layer and the conductor layer, a build-up multilayer printed wiring board can be obtained.
  • solder bumps and external terminals (PGA, ZBGA, etc.) on the surface layer as necessary, it becomes a substrate or package substrate on which IC chips can be mounted.
  • the IC chip is electrically connected between the IC chip and the substrate by performing C4 (flip chip) mounting.
  • lands are formed on a core substrate in which through holes are filled with a filling resin, an interlayer insulating layer having via holes on both surfaces is applied, a conductor layer is applied by an additive method, and the lands are connected. It is possible to obtain a multilayer printed wiring board on which high density and fine wiring are formed.
  • Patent Document 1 JP-A-6-260756
  • Patent Document 2 JP-A-6-275959
  • the present inventors have set the thickness of the conductor on the core substrate to be larger than the thickness of the conductor layer on the interlayer insulating layer as described in Japanese Patent Application No. 2002-233775. To do so.
  • the insulation interval between the wiring patterns is reduced, resulting in a printed wiring board having poor insulation reliability.
  • An object of the first invention is to provide an IC chip in a high-frequency region, particularly a multilayer printed wiring board which can form a printed circuit board or a package board having high insulation reliability without causing malfunction or error even if it exceeds 3 GHz. It is to propose.
  • the present inventor examined using a multilayer core substrate as a core substrate and providing a thick conductor layer in the multilayer core substrate. did.
  • the multilayer printed wiring board 10 uses a multilayer core substrate 30.
  • an interlayer insulating layer 50 having a via hole 60 and a conductor circuit 58 formed thereon, and a via hole 160 and a conductor circuit 158 are formed.
  • the inter-layer insulation layer 150 is provided!
  • a solder resist layer 70 is formed on the upper layer of the via hole 160 and the conductor circuit 158, and bumps 76U and 76D are formed on the via hole 160 and the conductor circuit 158 through the opening 71 of the solder resist layer 70. I have.
  • the power supply circuit 34P on the upper side of the multilayer core substrate 30 is formed as a plane layer for power supply
  • the lower ground circuit 34E is formed as a ground plane layer.
  • the inner layer earth circuit 16E and the dummy land 16D extending from the power supply through hole 36T HP extend on the inner surface side of the multilayer core substrate 30, and the power supply circuit 16P and the earth through hole 36THE extend on the back side.
  • Dummy land 16D is formed.
  • a dummy land is a conductor circuit that extends through-hole force and is not connected to other wiring in the same layer, or a wiring pattern that is electrically connected to the same potential (Fig. 36 (A) means 16D1).
  • the upper ground circuit 16E is formed as a ground plane layer
  • the lower power circuit 16P is formed as a power plane layer.
  • FIG. 36 (A) shows a cross section taken along line X4-4 in FIG. 35
  • FIG. 36 (B) shows a cross section taken along line X5-X5.
  • a through-hole 36 is provided for connection between the front and back of the multilayer core substrate 30!
  • the dummy land 16D is provided around the through hole 36 that is not connected to the ground circuit 16E and the power supply circuit 16P.
  • Around the dummy land there is a non-conductor-formed portion (non-conductor-formed portion 35) to secure the insulation between the dummy land and other wiring patterns.
  • a dummy land 16D1 may be formed around the through-holes.
  • the switch is turned on, and a force is generated a plurality of times.
  • the voltage drop was improved.
  • the first and second voltage drops were not significantly improved.
  • the second invention has been made to solve the above-described problem, and an object of the invention is to provide an IC chip in a high-frequency region, in particular, a circuit which does not cause malfunction or error even if it exceeds 3 GHz.
  • Another object of the present invention is to propose a multilayer printed wiring board which can constitute a printed board or a package board.
  • the objective is to improve the first and second voltage drops that generate power when the switch is turned on.
  • a first invention is a multilayer printed wiring board in which an interlayer insulating layer and a conductor layer are formed on a core substrate and are electrically connected through via holes, and for a power supply or a ground for the core substrate. At least one of the sums of the thicknesses of the conductor layers is larger than the thickness of the conductor layer on the interlayer insulating layer.
  • the core substrate is a multilayer core substrate, and the thickness of the conductor layers only on the front and back of the core substrate is increased, but the sum of the conductor layers is increased.
  • the total thickness of the front and back conductor layers and the inner conductor layer of the core substrate is a thickness that contributes to power supply to the IC and its stability.
  • it is applied when the surface conductor layer and the inner conductor layer have an electrical connection and two or more electrical connections.
  • the conductor layer of the core as a ground layer, it is possible to reduce the noise superimposed on the signal and the power supply to the IC chip and to stably supply the power supply to the IC. Therefore, when an IC chip is mounted on the multilayer printed board, the loop inductance from the IC chip to the board and the power supply can be reduced. As a result, power shortage during initial operation is reduced, and power shortage is unlikely to occur. Therefore, even if an IC chip in the high-frequency region is mounted, no malfunction or error will occur during initial startup. Also, since noise is reduced, no malfunction or error occurs.
  • the thickness of each conductor layer of the multilayer core substrate while maintaining the sum of the thicknesses of the conductor layers of the multilayer core substrate. That is, even if a fine wiring pattern is formed, the insulation interval between the wiring patterns can be reliably ensured, so that a printed wiring board with high insulation reliability can be provided.
  • Another effect is that by increasing the thickness of the power supply or grounding conductor layer of the core substrate, the strength of the core substrate is increased. Thus, even if the core substrate itself is made thinner, warpage and generated stress can be reduced. It is possible to relax by itself.
  • the conductor layer on the interlayer insulating layer is a conductor layer on the interlayer insulating layer in a so-called build-up portion of a build-up printed wiring board (in the present application, 58, 158 in FIG. 8). ).
  • the power supply layer of the core substrate may be disposed on the surface layer, the inner layer, or both of the substrate.
  • the substrate may be arranged on at least one of the front surface, the back surface, and the inner layer of the substrate, or on a plurality of layers. In the case of an inner layer, it may be multilayered over two or more layers. The remaining layer should be the ground layer. Basically, if the thickness of the conductor layer for the power supply of the core substrate is thicker than the conductor layer of the interlayer insulating layer, the effect is obtained. It is desirable to alternately arrange the power supply conductor layer and the ground conductor layer to improve the electrical characteristics!
  • the power supply layer is placed between the IC chip and the external terminals or capacitors. This is because the distance between the two is uniform, the cause of obstruction is reduced, and power shortage is suppressed.
  • a multilayer printed wiring board in which an interlayer insulating layer and a conductor layer are formed on a core substrate and are electrically connected via a via hole.
  • ⁇ 2 is ⁇ 1 ⁇ 40 ⁇ 2.
  • ⁇ ⁇ of the sum of the thicknesses of the power supply conductor layers of the multilayer core substrate is 1.2 ⁇ 2 ⁇ 1 ⁇ 40 ⁇ 2. Within this range, it has been confirmed that IC chips do not malfunction or errors due to insufficient power (voltage drop).
  • the core substrate in this case is a resin substrate in which a core material is impregnated with a glass epoxy resin or the like, a ceramic substrate, a metal substrate, a composite core substrate using a composite of resin, ceramic, and metal.
  • a substrate in which a conductor layer is provided as an inner layer of these substrates a substrate using a multilayer core substrate in which three or more multilayered conductor layers are formed, and the like.
  • a printed wiring board for forming a conductor layer such as plating and sputtering, which is generally performed on a substrate in which a metal is embedded. It is also possible to use the one formed by the above method.
  • a multilayer printed wiring board in which an interlayer insulating layer and a conductor layer are formed on a core substrate and are electrically connected via a via hole.
  • Te, 3 the sum of thickness of the conductor layer for ⁇ over scan of the multilayer core substrate alpha, when the thickness of the conductive layer on the interlayer insulating layer was alpha 2, alpha 3 and alpha 2 is, a 2 rather a 3 ⁇ 40 a 2 in a multilayer printed rooster board.
  • noise superimposed on the signal power supply to the IC chip can be reduced.
  • the multilayer printed wiring boards are formed of materials having the same thickness and are stacked. Then, a layer or substrate having a power supply layer as a conductor layer on a printed circuit board is defined as a core substrate.
  • the multilayer core substrate has a relatively thick conductor layer as an inner layer and a relatively thin conductor layer as a surface layer
  • the inner conductor layer is mainly composed of a power supply layer conductor layer or a ground conductor layer.
  • it is a layer.
  • the surface conductor layer may be used as a power supply or grounding conductor layer, or one surface may be used as a power supply conductor layer and the other surface may be grounded. It may be used as a conductive layer.
  • the resin layer can be formed so as to cover the inner conductor layer. Is obtained. Therefore, undulation does not occur in the conductor layer of the interlayer insulating layer. Even if a thin conductor layer is arranged on the surface layer of the multilayer core substrate, a sufficient thickness of the conductor layer as the core conductor layer can be ensured by the thickness added to the inner conductor layer. By using these as a conductor layer for the power supply layer or a conductor layer for the ground, it becomes possible to improve the electrical characteristics of the multilayer printed wiring board.
  • the inner conductor layer has a relatively large thickness of the conductor layer, and is used as a power supply layer, and the surface conductor layer sandwiches the inner conductor layer. It is also desirable that it be formed and used as a signal line. With this structure, the power supply described above can be strengthened.
  • the core substrate may have a through hole pitch of 600 ⁇ m or less.
  • an inner conductor layer is provided on both sides of an electrically isolated metal plate with a resin layer interposed therebetween, and further a resin layer is provided outside the inner conductor layer. It is preferable that a conductor layer on the surface is formed. Place an electrically isolated metal plate in the center Thereby, sufficient mechanical strength can be ensured. Furthermore, a metal layer is formed on both surfaces of the metal plate to form an inner conductor layer, and a resin layer is formed on the outer surface of the metal layer by forming a resin layer on the outside of the metal layer. Symmetrical properties on both sides of the film to prevent warping and swelling during heat cycles.
  • the multilayer core substrate has an inner conductor layer with an insulating layer interposed on both sides of a metal plate having a low coefficient of thermal expansion such as a 36 alloy or a 42 alloy, and an insulating layer outside the inner conductor layer.
  • the conductor layer on the surface may be formed.
  • both surfaces of the metal plate are formed. Symmetry is provided to prevent the occurrence of warpage and swell in heat cycles.
  • FIG. 10 shows the voltage of the IC chip on the vertical axis and the lapse of time on the horizontal axis.
  • Figure 10 is a model of a printed wiring board without a power supply capacitor mounted with a high-frequency IC chip of 1 GHz or higher.
  • Line A shows the change over time of the voltage of the IC chip at 1 GHz
  • line B shows the change over time of the voltage of the IC chip at 3 GHz.
  • This figure shows the third voltage drop among the voltage drops that occur multiple times when the switch is turned on. The change over time requires a large amount of power instantly when the IC chip starts to operate. If the supply is insufficient, the voltage will drop (points X and X '). After that, the supplied power is gradually filled, so that the voltage drop is eliminated.
  • the power supply stored in the capacitor is discharged by connecting to an external capacitor to reduce the power shortage or the voltage drop. can do.
  • FIG. 11 is a model of a printed circuit board having a capacitor.
  • Line C shows the change over time in the voltage of a 1GHz IC chip with a small-capacity capacitor mounted.
  • the degree of voltage drop is smaller than that of line A.
  • the line D shows a time-dependent change as in the case of the line C, by mounting a capacitor having a larger capacity than that of the line C.
  • the degree of the voltage drop is getting smaller as compared with the line C.
  • Fig. 10 when the IC chip is in the higher frequency range, more capacitor capacity is required, and it is necessary to set the area where the capacitor is mounted. This makes it difficult to secure operation, and it is not possible to improve operation and function, and it becomes difficult in terms of high density.
  • the power supply shortage or the voltage drop is decreasing as the sum of the thickness of the conductor layers of the core is increased. It can be said that the occurrence of malfunctions in functions and operations is reduced.
  • the volume of the conductor layer increases, and as the volume increases, the conductor resistance decreases, so that there is no loss in the voltage and current in the transmitted power supply.
  • the power loss is reduced and power is supplied, which prevents malfunctions and errors, etc.
  • the power supply conductors on the core board are particularly large due to the sum of the thicknesses of the power supply conductor layers. The effect is obtained by making the sum of the thicknesses of the layers larger than the thickness of the conductor layer on the interlayer insulating layer.
  • the core substrate has a built-in electronic component such as a capacitor, a dielectric layer, and a resistor, the effect is remarkable.
  • a built-in electronic component such as a capacitor, a dielectric layer, and a resistor
  • the distance from the dielectric layer can be reduced. Therefore, the loop inductance can be reduced. Power shortage or voltage drop can be reduced.
  • the thickness of the conductor layer of the core substrate and the thickness of the conductor layer of the power supply layer are made larger than the thickness of the conductor layer on the interlayer insulating layer, so that the Since the conductor resistance of both the built-in capacitor and the power supply of the dielectric layer can be reduced, the transmission loss can be reduced, and the effect of the board with the built-in capacitor can be further enhanced.
  • the material of the core substrate was verified using a resin substrate, but it was found that a ceramic or metal core substrate also exhibited the same effect.
  • the conductor layer was made of a metal that also has copper power, it was confirmed that the effects of other metals were canceled out, and that malfunctions and errors would increase. It is considered that the difference in the material or the material forming the conductor layer has no effect on the effect. More preferably, the conductor layer of the core substrate and the conductor layer of the interlayer insulating layer are formed of the same metal. Since the characteristics and physical properties such as the electrical characteristics and thermal expansion coefficient do not change, the effects of the present application are achieved.
  • the resistance in the conductor of the IC chip, the substrate and the power supply can be reduced, and the transmission loss is reduced. Therefore, the transmitted signal and the power supply exhibit the desired capability. As a result, malfunctions and errors do not occur because the functions and operations of the IC chip operate normally.
  • the resistance of the conductor of the IC chip / substrate / ground can be reduced, the superimposition of noise on the signal line and power supply line can be reduced, and malfunctions and errors can be prevented.
  • the first invention reduces the degree of power shortage (voltage drop) that occurs during the initial startup of the IC chip, and even if an IC chip in a high-frequency region, particularly an IC chip of 3 GHz or more, is mounted. Helped, can start without any problems. Therefore, the electrical characteristics and electrical connectivity can also be improved.
  • the resistance in the circuit of the printed circuit board is made smaller than that of the conventional printed circuit board. be able to. Therefore, even if a noise is added and a reliability test (high-temperature high-humidity bias test) performed under high temperature and high humidity is performed, the time required for destruction becomes long, and the reliability can be improved.
  • an interlayer insulating layer and a conductor layer are provided on a multilayer core substrate having three or more layers having a plurality of through holes for connecting the front surface and the back surface and having a conductor layer on the front surface and the back surface and an inner conductor layer.
  • the plurality of through-holes are electrically connected to a power supply circuit, an earth circuit, or a signal circuit of an IC chip, and are formed from a number of power supply through-holes, a number of ground through-holes, and a number of signal through-holes.
  • the power supply through-holes at least directly under the IC, or at least 70% or more of the power supply through-holes do not have a conductor circuit extending from the power supply through-hole in the grounding conductor layer, or
  • ground through holes At least immediately below the IC or at least 70% of the ground through holes shall not have a conductor circuit extending from the ground through hole in the power supply conductor layer.
  • an interlayer insulating layer and a conductor layer are formed on a multilayer core substrate of three or more layers having a plurality of through holes for connecting the front and back surfaces and having a conductor layer on the front and back surfaces and an inner conductor layer. Is formed on the printed wiring board where electrical connection is made via holes.
  • the plurality of through-holes are electrically connected to a power supply circuit, an earth circuit, or a signal circuit of an IC chip, and are formed from a number of power supply through-holes, a number of ground through-holes, and a number of signal through-holes.
  • some of the power supply through-holes directly below the IC do not have a conductor circuit extending from the power supply through-hole in the grounding conductor layer, and the ground through-hole
  • some of the ground through holes directly under the IC among the many ground through holes are connected to the power supply conductor layer through the ground through hole.
  • This is a printed wiring board characterized by having no conductor circuit that extends the Hall force.
  • the power supply through-hole has no conductor circuit extending in the grounding conductor layer, and the power supply through-hole and the power supply conductor layer have a conductor circuit extending the grounding through-hole force in the power supply conductor layer.
  • ground through holes are arranged in a lattice or in a staggered manner. In this case, it is preferable that the power supply through-hole and the ground through-hole are alternately located!
  • the power supply through-hole does not have a conductor circuit extending in the grounding conductor layer, and the power supply through-hole does not have a dummy land.
  • Through-hole force There is no conductor circuit to extend! /
  • the grounding through hole is called V ⁇ Snorrehole, which does not have dummy land, and does not have grounding through hole, just dummy land.
  • the sum a 1 of the thickness of the power supply conductor layer of the multilayer core substrate is a S a ⁇ O a 2 with respect to the thickness a 2 of the conductor layer on the interlayer insulating layer.
  • the through hole of 70% or more has no dummy land in the inner layer of the multilayer core substrate.
  • the wiring length for supplying power to the transistors of the IC is reduced, so that the voltage drop of the IC is less likely to occur.
  • the wiring length for supplying power to the IC transistor becomes long. This is because the electric current easily flows on the surface of the conductor, and the wiring length in the case where the dummy land is provided is obtained by adding the wiring length of the dummy land surface to the wiring length of the through hole.
  • the same effect can be obtained even if the through hole is a part directly below the IC without the dummy land. Because electricity flows preferentially through wiring with low resistance, power can be supplied to IC transistors via through holes that do not have dummy lands, even if some of the through holes do not have dummy lands That's why.
  • the power supply through-hole and the ground through-hole without dummy lands should each be at least 30% of the total power supply through-hole and all ground through-holes, respectively. % Or more is preferable. If the number of through holes without dummy lands is small, electricity concentrates on such through holes, and the effect of the present invention is reduced.
  • the power supply through-holes having no dummy land and the grounding through-holes having no dummy land are arranged in a lattice or staggered manner. In this case, they are more preferably arranged alternately. Because the mutual inductance is reduced, the power supply to the IC transistor is performed in a short time.
  • a fourth effect is that the conductor area of the inner power supply layer and the ground layer in the multilayer core can be increased, so that the conductor resistance of both conductor layers is reduced, so that power is smoothly supplied to the transistors of the IC. Be done. Because there is no dummy land, closer to the through hole Thus, a power supply layer and an earth layer can be formed (see FIG. 37). When comparing the periphery of the through hole V and the periphery of the W in FIG. 37, since there is no dummy land in the W, a conductor layer can be formed close to the through hole, and thus more conductor layers are formed than the periphery of the V.
  • the transistor of the IC is unlikely to be short of the power supply, so that a malfunction hardly occurs.
  • the thicknesses of the conductor layers on the front and back surfaces of the multilayer core substrate and the inner conductor layer are increased. In particular, it is preferable to increase the thickness of the inner conductor layer.
  • the distance X shown in FIG. 34 is preferably 15 to 150 m. If it is less than 15 m, insulation reliability will decrease. On the other hand, if it exceeds 150 / zm, the effect of improving the voltage drop becomes small.
  • the dummy conductor is not provided in the through-hole directly under the IC or 70% or more, and by increasing the conductor thickness, the initial operation is improved.
  • the main voltage drop that occurs (the first voltage drop and the third voltage drop) can be improved. Therefore, even if a high-frequency IC chip is mounted on the printed wiring board, a malfunction or an error in the initial startup does not occur. The same effect can be obtained even if the through hole without the dummy land is a part directly under the IC.
  • the thickness of the inner layer is particularly thicker than the thickness of the conductor on the front and back surfaces of the multilayer core substrate, and the sum of the thicknesses of the conductor layers of the core (a1 This is effective when securing).
  • through-hole lands are essential for the front and back conductor layers in order to establish electrical connection with the build-up layer formed thereon. If the thickness of the front and back conductor layers is large, it is necessary to increase the insulation distance between the through-hole land and other through-hole lands or other conductor circuits to ensure insulation reliability. This is because the pitch of the through holes cannot be narrowed. Also, if the conductor thicknesses on the front and back sides of the multilayer core substrate are increased, undulation occurs in the interlayer insulating layer formed thereon, so that impedance matching cannot be performed.
  • the total thickness of the surface conductor layer and the inner conductor layer of the multilayer core substrate is the thickness of the core conductor layer. In this case, it is applied when the surface conductor layer and the inner conductor layer have an electrical connection, and there is an electrical connection at two or more places. If the area is approximately the same as a pad or land, the thickness of the conductor layer of that area is not the sum of the thicknesses.
  • the conductor layer is preferably a power supply layer or an earth layer.
  • a multilayer core substrate composed of three layers (a surface layer and an inner layer) may be used.
  • a multilayer core substrate having three or more layers may be used.
  • a multilayer core substrate containing electronic components formed by embedding components such as a capacitor, a dielectric layer, and a resistor in the inner layer of the multilayer core substrate may be used.
  • the thickness of the inner conductor layer of the multilayer core substrate is increased, it is better to dispose the corresponding conductor layer immediately below the IC chip.
  • the distance between the IC chip and the power supply layer can be minimized, and therefore the inductance can be further reduced.
  • the third voltage drop is particularly eliminated.
  • the sum of the thicknesses of the conductor layers of the multilayer core substrate is ⁇ 1, and the thickness of the conductor layer on the interlayer insulating layer is ⁇ 2, where 0; 2 ⁇ 0; 1 ⁇ 400; 2 Is desirable.
  • the inner conductor layer of the multilayer core substrate is made thicker than the conductor layer on the interlayer insulating layer. As a result, even if a thin conductor layer is arranged on the surface of the multilayer core substrate, the inner conductor layer and the thick conductor layer can be combined. By doing so, it is possible to secure a sufficient thickness as the conductor layer of the core. In other words, even if a large-capacity power supply is supplied, it can be started without any problem, and does not cause malfunction or malfunction.
  • the sum of the thicknesses of the conductor layers of the multilayer core substrate is ⁇ 1
  • the thickness of the conductor layer on the interlayer insulating layer is ⁇ 2 , where 0; 2 ⁇ 0;1 ⁇ 400; 2 Is desirable.
  • FIG. 28 shows a temporal change in the voltage of the IC from the moment when the power is turned on.
  • the vertical axis shows the IC voltage
  • the horizontal axis shows the passage of time.
  • Fig. 28 is a model of a printed wiring board with a high-frequency IC chip of 1GHz or higher mounted and no capacitor for power supply.
  • Line B shows the change over time of the voltage to the 1 GHz IC chip
  • line A shows the change over time of the voltage to the 3 GHz IC chip.
  • the change over time requires a large amount of power instantaneously when the IC chip starts to start. If the supply is insufficient, the voltage will drop (points X and X ': the first voltage drop).
  • the voltage rises, falls again (the second voltage drop), rises, then falls (the third voltage drop), and thereafter the voltage gradually rises while repeating a small amplitude. .
  • the IC chip may malfunction or cause errors. In other words, this is a malfunction that occurs because the function of the IC chip does not function sufficiently and does not start due to insufficient power supply.
  • This power shortage increases as the frequency of the IC chip increases. Therefore, it takes time to eliminate the voltage drop, and a time lag occurs for performing a desired function and starting.
  • FIG. 29 shows a temporal change of the voltage of the IC when a high-frequency chip is mounted on the printed wiring board having the conventional structure and the printed wiring board of the present invention. Since the IC voltage cannot be measured directly, a measurement circuit was formed on the printed wiring board so that it could be measured.
  • the multilayer core of A (conventional structure) has 4 layers, all through holes have dummy lands, and the conductor thickness of each layer for power supply is the same and 15 m (the power supply layer of the core substrate is 2 m2). The conductor thickness on the layer and interlayer insulating layer is 30 m).
  • the multilayer core of B has four layers as in A, but has a power layer of 30 ⁇ m on the surface and an inner layer of 30 ⁇ m, and the power supply through hole directly under the IC is grounded to the inner layer of the multilayer core.
  • the layer does not have a conductor circuit that extends through the power supply through-hole force, and the ground through-hole directly below the IC has a conductor circuit that extends through the power supply through-hole force in the inner layer power supply layer of the multilayer core.
  • C is B multilayer In this example, the conductor thickness of the inner layer is set to 75 / zm. In the conductor layer of the multilayer core, a power supply layer and a dull layer are alternately arranged.
  • A, B, and C are multilayer printed wiring boards in which interlayer insulation layers and conductor layers are alternately built up on the multilayer core. From FIG. 29, it can be seen that the first and second voltage drops are improved by using the multilayer core structure having no conductor circuit extending from the through hole according to the present invention. Therefore, it can be said that the occurrence of defects in the functions and operations of the IC chip is reduced. It is also apparent that increasing the inner conductor thickness further improves the first and second voltage drops. When the thickness of the inner layer circuit was 40-150 ⁇ m, the result was similar to that of 75 ⁇ m.
  • the thickness of the conductor layers of the power supply layers of all the layers of the multilayer core substrate is larger than the thickness of the conductor layer on the interlayer insulating layer, the thickness of all the layers of the multilayer core substrate is reduced. Even when the thickness of the conductor layer of the power supply layer is equal to or less than the thickness of the conductor layer on the interlayer insulation layer, the total force of the thickness of the conductors on all layers plus the thickness of the conductor layer on the interlayer insulation layer The effect is exhibited when the film becomes thicker.
  • FIG. 8 is a cross-sectional view of the multilayer printed wiring board 10, and FIG. 9 shows a state where the IC chip 90 is mounted on the multilayer printed wiring board 10 shown in FIG.
  • the multilayer printed wiring board 10 uses a multilayer core substrate 30.
  • the conductor circuit 34 and the conductor layer 34P are formed on the front side of the multilayer core substrate 30, and the conductor circuit 34 and the conductor layer 34E are formed on the back side.
  • the upper conductor layer 34P is formed as a power supply plane layer
  • the lower conductor layer 34E is formed as a ground plane layer.
  • the conductor circuit 16 and the conductor layer 16E of the inner layer are formed on the front side inside the multilayer core substrate 30, and the conductor circuit 16 and the conductor layer 16P are formed on the back side.
  • the upper conductor layer 16E is formed as a ground plane layer
  • the lower conductor layer 16P is formed as a power supply plane layer. Electric
  • the connection to the source plane layer is made by through holes and via holes.
  • the plane layer may be a single layer on only one side or a layer arranged on two or more layers. It is desirable that it be formed with two layers and four layers. It has been confirmed that the electrical characteristics are improved when the number of layers is 5 or more.
  • the thickness of the core substrate is increased, and conversely, the electric characteristics may be deteriorated.
  • the formation of the two layers makes it difficult for the multilayer core substrate to be warped because the elongation of the substrate is uniform in terms of rigidity matching.
  • the electrically isolated metal plate 12 is accommodated in the center of the multilayer core substrate 30.
  • the metal plate 12 also plays a role as a core material, but is not connected to any electrical connection such as a through hole or a via hole.
  • 34, a conductor layer 34P, and a conductor circuit 34 and a conductor layer 34E are formed on the back surface.
  • the multilayer core substrate 30 has a front side and a back side connected through a through hole 36. In addition, electrical connection with the inner layer has been established.
  • a fat insulating layer 150 is provided.
  • a solder resist layer 70 is formed on the upper layer of the via hole 160 and the conductor circuit 158, and bumps 76U and 76D are formed in the via hole 160 and the conductor circuit 158 through the opening 71 of the solder resist layer 70. .
  • the solder bumps 76U on the upper surface side of the multilayer printed wiring board 10 are connected to the lands 92 of the IC chip 90. Further, a chip capacitor 98 is mounted.
  • the lower external terminal 76D is connected to the land 96 of the daughter board 94.
  • the external terminals refer to PGA, BGA, solder bumps, and the like.
  • Bisphenol A-type epoxy resin (epoxy equivalent: 455, Yuka Shell Epoxy Co., Ltd. Coat 1001) 29 parts by weight, cresol novolak type epoxy resin (epoxy equivalent: 215, Epicon N-673 manufactured by Dainippon Ink and Chemicals, Inc.) 39 parts by weight, triazine structure-containing phenol novolak resin (phenolic hydroxyl equivalent: 120, 30 parts by weight of FENOLITE KA-7052 manufactured by Dainippon Ink and Chemicals, Inc.
  • the obtained epoxy resin composition is applied on a 38 ⁇ m-thick PET film using a roll coater so that the thickness after drying becomes 50 ⁇ m, and then dried at 80-120 ° C for 10 minutes. By doing so, a resin film for an interlayer resin insulating layer was produced.
  • Bisphenol F type epoxy monomer manufactured by Yuka Shell Co., Ltd., molecular weight: 310, YL983U 100 parts by weight, the average particle diameter of which is coated with a silane coupling agent on the surface is 1.
  • the maximum particle diameter is 15 ⁇ m 170 parts by weight of the following Si02 spherical particles (CRS 1101-CE, manufactured by Adtec) and 5 parts by weight of a leveling agent (Perenol S4, manufactured by San Nopco) are placed in a container, and the viscosity is reduced to 23 by mixing with stirring.
  • a resin filler of 44-49 Pa's at ⁇ 1 ° C was prepared.
  • an imidazole curing agent 2E4MZ-CN, manufactured by Shikoku Chemicals Co., Ltd.
  • a thermosetting resin such as another epoxy resin (for example, bisphenol A type, novolak type, etc.), a polyimide resin, or a phenol resin may be used.
  • an opening 12a penetrating the front and back is provided (Fig. 1 (B)).
  • a metal plate of 20 m was used.
  • metals such as copper, nickel, zinc, aluminum, and iron are blended. Can be used.
  • the thermal expansion coefficient of the core substrate can be made closer to the thermal expansion coefficient of the IC, so that thermal stress can be reduced.
  • the opening 12a is formed by punching, etching, drilling, laser or the like.
  • the metal film 13 may be covered by electrolytic plating, electroless plating, substitution plating, or sputtering over the entire surface of the metal layer 12 in which the opening 12a is formed (FIG. 1 (C)).
  • the metal plate 12 may be a single layer or two or more layers. It is preferable that the metal film 13 has a curved surface at the corner of the opening 12a. As a result, there is no point where stress concentrates, and defects such as cracks around the point are unlikely to occur. Note that the metal plate 12 does not have to be built in the core substrate.
  • Insulating resin is used to cover the entire metal layer 12 and fill the opening 12a.
  • a B-stage resin film having a thickness of about 30 to 400 m is sandwiched between metal plates 12 (FIG. 1 (D)), and a copper foil of 12 to 275 m is further outside thereof.
  • the insulating resin layer 14 and the conductor layer 16 can be formed by thermocompression bonding and curing (FIG. 1 (E)). Depending on the case, it may be formed by coating, mixing of coating and film pressing, or coating only the unopened area, and then forming a film.
  • thermosetting resin such as a polyimide resin, an epoxy resin, a phenol resin, or a BT resin is impregnated into a core material such as a glass cloth or an aramide nonwoven fabric.
  • a resin may be used.
  • a 50 m prepreg was used.
  • the conductor layer 16 may be formed by plating or the like on a metal foil.
  • the metal layer may be formed by an additive method.
  • the inner conductor layers 16, 16P, and 16E were formed from the inner metal layer 16 through a tenting method, an etching step, and the like (FIG. 1 (F)).
  • the thickness of the inner conductor layer at this time was 10 to 250 m. However, it may exceed the above range.
  • the thickness of the inner conductor layer for power supply is thick.
  • a test pattern (a butter for evaluating insulation resistance of the core substrate) was used to evaluate the insulation reliability of the core substrate. As a result, a comb-tooth pattern for measuring insulation resistance with a conductor width of Z and a spacing between conductors of 150 ⁇ m / 150 ⁇ m was formed.
  • the power supply through-hole electrically connected to the power supply of the IC penetrates the ground layer of the internal circuit, it is not necessary to have a wiring pattern for extending the power supply through-hole force.
  • the ground through-hole electrically connected to the IC ground may not have a wiring pattern that extends through the ground through-hole force when penetrating the power supply layer of the inner layer circuit.
  • Insulating resin is used to cover the entire inner conductor layers 16, 16P and 16E and to fill gaps between the circuits.
  • a stage-like resin film having a thickness of about 30 to 200 ⁇ m and a metal foil having a thickness of 10 to 275 ⁇ m were laminated on both surfaces of the intermediate substrate formed up to (3).
  • the substrate is thermo-compressed and then cured to form the outer insulating resin layer 18 of the core substrate and the outermost conductor layer 34 ⁇ of the core substrate (FIG. 2 (B)).
  • it may be formed by coating, mixing of coating and film pressing, or coating only the opening, and then forming a film.
  • the surface can be flattened by pressing.
  • a stage pre-predator made of glass cloth or aramide non-woven fabric may be used.
  • a 200 / zm-thick pre-preda was used.
  • a single-sided copper-clad laminate is laminated. Two or more layers may be formed on a metal foil by plating or the like. The metal layer may be formed by an additive method.
  • a through-hole 36a with an opening diameter of 50-400 ⁇ m is formed through the front and back of the board (Fig. 2 (C)).
  • a forming method it is formed by a drill, a laser or a combination of a laser and a drill.
  • the opening of the outermost insulating layer is made with a laser, and in some cases, the opening with the laser is used as a target mark. To open and penetrate). It is desirable that the shape be one having straight side walls. In some cases, it may be tapered.
  • a plated film is formed in the through-hole 36a.
  • a filling resin 23 (FIG. 2 (E)).
  • Filled resin includes electrically insulated resin material (eg, containing resin components, hardeners, particles, etc.), and conductive particles that are electrically connected by metal particles. Any of materials (for example, those containing metal particles such as gold and copper, a resin material, a curing agent, and the like) can be used.
  • the substrate was temporarily dried to remove excess filler resin adhered on the electrolytic copper plating film 22 on the substrate surface by polishing, and dried at 150 ° C. for 1 hour to be completely cured.
  • electrolytic plating electroless plating, panel plating (electroless plating and electrolytic plating) and the like can be used.
  • a metal it is formed by containing copper, nickel, conoret, phosphorus, and the like. It is desirable that the thickness of the plated metal is formed between 5 and 30 m.
  • an insulating material which is also strong, such as a resin material, a hardener, and particles.
  • a resin material such as silica and alumina, metal particles such as gold, silver and copper, resin particles and the like can be used alone or in combination. Particles with a particle size of 0.1-5 ⁇ m of the same diameter or a mixture of multiple diameters can be used.
  • the resin materials include epoxy resins (for example, bisphenol-type epoxy resins, novolak-type epoxy resins, etc.), thermosetting resins such as phenol resins, UV-sensitive resins having photosensitivity, A single or mixed thermoplastic resin or the like can be used.
  • an imidazole-based curing agent, an amine-based curing agent, or the like can be used.
  • a curing stabilizer, a reaction stabilizer, particles and the like may be contained.
  • a conductive material may be used.
  • the conductive paste which is a conductive material, is a material that also has power, such as metal particles, a resin component, and a curing agent.
  • a material in which a conductive metal film is formed on a surface layer of an insulating material such as solder or insulating resin may be used. It is also possible to fill the through holes 36 ⁇ with plating by plating. This is because the conductive paste undergoes curing shrinkage, which may result in the formation of recesses in the surface layer.
  • a lid plating 25 is formed just above the through hole 36. (Fig. 3 (A)). Then, through a tenting method, an etching step, etc., the outer conductor circuits 34, 34P, 34E are formed (FIG. 3 (B)). Thus, the multilayer core substrate 30 is completed.
  • the thickness of the power supply conductor layer on the surface of the multilayer core substrate is 15 m.
  • the electric connection with the inner conductor layer 16 etc. of the multilayer core substrate may be made by via holes, blind through holes, and blind via holes as shown in FIG. ,.
  • the multilayer core substrate 30 on which the conductor circuit 34 is formed is subjected to a blackening process and a reduction process to form a roughened surface 3418 on the entire surface of the conductor circuit 34 and the conductor layers 34P and 34E. (Fig. 3 (C)).
  • a layer of the resin filler 40 is formed on the portion of the multilayer core substrate 30 where no conductive circuit is formed (FIG. 4 (A)).
  • resin filling between the conductor circuits may not be performed.
  • a resin layer such as an interlayer insulating layer is used to form an insulating layer and fill between conductive circuits.
  • the multilayer core substrate 30 is sprayed with an etching solution by spraying on both surfaces of the substrate, and the conductor circuit 34, the surfaces of the conductor layers 34P and 34E, and the land surfaces of the through holes 36 are etched to form conductors.
  • a roughened surface 36 ⁇ was formed on the entire surface of the circuit (Fig. 4 (C)).
  • a resin film 50 ⁇ for an interlayer resin insulating layer is placed on both surfaces of the multilayer core substrate 30, temporarily cut and cut, and then bonded using a vacuum laminator device. By attaching, an interlayer resin insulation layer was formed (Fig. 5 ( ⁇ )).
  • a via hole opening 50a with a diameter of 80—100 ⁇ m was formed in the interlayer resin insulation layer (Fig. 5 (B)).
  • the substrate 30 is immersed in a solution containing 60 gZl of permanganate at 80 ° C. for 10 minutes, and the surface of the interlayer resin insulating layer 50 including the inner wall of the via hole opening 50 a is roughened. 50a was formed (Fig. 5 (C)). The roughened surface was formed between 0.1-5 / zm.
  • the substrate 30 after the above treatment was immersed in a neutralizing solution (manufactured by Shipley Co., Ltd.) and then washed with water. Further, by applying a palladium catalyst to the surface of the substrate subjected to the surface roughening treatment (roughing depth: 3 m), catalyst nuclei adhere to the surface of the interlayer resin insulating layer and the inner wall surface of the via hole opening. Was.
  • the substrate provided with the catalyst is immersed in an electroless copper plating aqueous solution to form a 0.6-3.0 m-thick electroless copper plating film on the entire rough surface. Then, a substrate is obtained in which the electroless copper plating film 52 is formed on the surface of the interlayer resin insulating layer 50 including the inner wall of the via hole opening 50a (FIG. 5 (D)).
  • Polyethylene glycol 0.1 lOg / 1
  • the substrate 30 is subjected to electrolytic plating, and the portion where the plating resist 54 is not formed has a thickness of 5—2 A 0 ⁇ m electrolytic copper plating film 56 was formed (FIG. 6 (B)).
  • solder resist composition 70 is applied on both sides of the multilayer wiring board in a thickness of 12 to 30 m, and the conditions are set at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes. in after drying (FIG. 7 (B)), a solder resist pattern of openings is brought into close contact with the solder resist layer 70 a photo mask of 5mm thick drawn and exposed to ultraviolet rays of 1000 mj / cm 2, Development was performed with a DMTG solution to form an opening 71 having a diameter of 200 ⁇ m (FIG. 7 (C)).
  • solder resist layer is further heated under the conditions of 1 hour at 80 ° C, 1 hour at 100 ° C, 1 hour at 120 ° C, and 3 hours at 150 ° C to cure the solder resist layer and to form an opening. Then, a solder resist pattern layer having a thickness of 10 to 25 ⁇ m was formed.
  • the substrate on which the solder resist layer 70 was formed was immersed in an electroless nickel plating solution to form a nickel plating layer 72 having a thickness of 5 m in the opening 71. Furthermore, the substrate was immersed in an electroless plating solution to form a plating layer 74 having a thickness of 0.03 ⁇ m on the nickel plating layer 72 (FIG. 7 (D)).
  • a single layer of tin or a noble metal layer gold, silver, palladium, platinum, etc. may be formed.
  • solder paste containing tin ⁇ 0 is printed in the opening 71 of the solder resist layer 70 on the surface of the substrate on which the IC chip is to be mounted, and the solder resist layer on the other surface is printed.
  • external terminals were formed by reflow at 200 ° C, and a multilayer printed wiring board with solder bumps was manufactured (Figure 8).
  • the IC chip 90 is attached via the solder bump 76U, and the chip capacitor 98 is mounted.
  • a first embodiment 1-2-a first embodiment 28 and a first comparative example 11-a first comparative example 3 were produced.
  • the thickness of the conductor layer of the core substrate, the number of conductor layers of the core substrate, the number of through holes having no dummy land, the region having no dummy land, and the conductor on the interlayer insulating layer was changed.
  • the thickness of the copper foil was changed in Fig. 1 (E).
  • the thickness of the copper foil in Fig. 2 (B) and the plating thickness in Figs.
  • the number of core layers, the thickness of the power supply conductor layer, the thickness of the conductor layer on the interlayer insulating layer, the number of through holes without dummy lands, the area thereof, and the like are shown below for each of the examples and comparative examples.
  • Thickness of inner conductor layer for power supply on 4-layer core board 25 m
  • the thickness of the power supply conductor layer on the surface of the 4-layer core board 15 m
  • the sum of the thicknesses of the power supply conductor layers on the core board 40 m
  • the thickness of the conductor layer on the interlayer insulating layer 20 / zm
  • Thickness of inner power supply conductor layer of 4-layer core board 15 m
  • Thickness of power supply conductor layer of 4-layer core board surface layer 9 m
  • Thickness of power supply conductor layer in inner layer of 4-layer core board 45 m Thickness of power supply conductor layer on surface of 4-layer core board: 15 m Sum of thickness of power supply conductor layer of core board: 60 m On interlayer insulating layer Conductor layer thickness: 20 / zm
  • Thickness of inner power supply conductor layer of 4-layer core board 60 m
  • Thickness of power supply conductor layer on 4-layer core board surface layer 15 m
  • Sum of thickness of power supply conductor layer of core board 75 m
  • Above interlayer insulating layer Conductor layer thickness: 20 / zm
  • Thickness of power supply conductor layer of each inner layer of 14-layer core board 100 ⁇ m Thickness of power supply conductor layer of 14-layer core board surface layer: 15 m Sum of thickness of power supply conductor layer of core board: 615 m Interlayer insulation Thickness of conductor layer on layer: 20 / zm
  • Thickness of power supply conductor layer of each inner layer of 18-layer core board 100 ⁇ m Thickness of power supply conductor layer of 18-layer core board surface layer: 15 m Sum of thickness of power supply conductor layer of core board: 815 m Interlayer insulation Thickness of conductor layer on layer: 20 / zm [0086] (First Embodiment 7)
  • Thickness of inner conductor layer for power supply of 4-layer core board 15 m
  • Thickness of power supply conductor layer on 4-layer core board 45 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • Thickness of inner conductor layer for power supply of 4-layer core board 15 m
  • Thickness of power supply conductor layer on the surface of 4-layer core board 60 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • Thickness of inner conductor layer for power supply of 4-layer core board 50 m
  • Power supply conductor layer thickness on the surface of the 4-layer core board 15 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • Thickness of inner power supply conductor layer of 4-layer core board 150 m
  • Power supply conductor layer thickness on the surface of the 4-layer core board 15 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • Thickness of inner conductor layer for power supply on 4-layer core board 175 ⁇ m
  • Power supply conductor layer thickness on the surface of the 4-layer core board 15 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • Thickness of inner power supply conductor layer of 4-layer core board 200 m
  • Power supply conductor layer thickness on the surface of the 4-layer core board 15 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • a part of the power supply through-hole and the ground through-hole was a through-hole having no dummy land shown in the above (3) ⁇ Step of forming circuit of inner metal layer>.
  • the area is directly below the IC.
  • the number of power supply through holes without dummy lands is 50% of all power supply through holes, and the number of ground through holes without dummy lands is in all ground through holes. On the other hand, it was set to 50%.
  • a part of the power supply through-hole and the ground through-hole was changed to the through-hole having no dummy land shown in the above (3) ⁇ Step of forming circuit of inner metal layer>.
  • the area is directly below the IC.
  • the number of power supply through holes without dummy lands is 50% of all power supply through holes, and the number of ground through holes without dummy lands is in all ground through holes. On the other hand, it was set to 50%.
  • a part of the power supply through-hole and the ground through-hole is a through-hole having no dummy land shown in the above (3) ⁇ Process of forming inner metal layer circuit>.
  • the area is directly below the IC.
  • the number of power supply through holes without dummy lands is 50% of all power supply through holes, and the number of ground through holes without dummy lands is in all ground through holes. On the other hand, it was set to 50%.
  • a part of the power supply through-hole and the ground through-hole was a through hole having no dummy land shown in the above (3) ⁇ Step of forming circuit of inner metal layer>.
  • the area is directly below the IC.
  • the number of power supply through holes without dummy lands is 50% of all power supply through holes, and the number of ground through holes without dummy lands is all ground through holes. To 50%.
  • V and a part of the power supply through-hole and the ground through-hole are not provided with the dummy land shown in the above (3) Circuit forming step of inner metal layer>! ⁇ Sul One hole.
  • the area is directly below the IC.
  • the number of power supply through holes without dummy lands is 50% of all power supply through holes, and the number of ground through holes without dummy lands is all ground through holes. To 50%.
  • V and all the power supply through holes and the ground One hole was a through hole without the dummy land shown in (3) ⁇ Step of forming circuit of inner metal layer>.
  • Example-12 a part of the power supply through-hole and the ground through-hole was a through hole having no dummy land as described in the above (3) ⁇ Step of forming inner metal layer circuit>.
  • the area is directly below the IC.
  • the number of power supply through holes without dummy lands is 50% of all power supply through holes, and the number of ground through holes without dummy lands is all ground through holes. To 50%.
  • Example 1-12 all the power supply through holes and the all ground through holes immediately below the IC do not have the dummy lands shown in (3) ⁇ Circuit formation process of inner metal layer> above. /, Through holes.
  • all the power supply through holes and all the ground through holes immediately below the IC have the dummy lands shown in the above (3) ⁇ Circuit forming step of inner metal layer>. In addition, it was a through hole.
  • Thickness of power supply conductor layer of each inner layer of 6-layer core board 32.5 m
  • Thickness of power supply conductor layer on 6-layer core board 15 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • Power supply conductor layer thickness on the surface of the 4-layer core board 15 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • a through hole having no dummy land shown in (3) ⁇ Step of forming circuit of inner metal layer> was used.
  • the area is directly below the IC.
  • the number of power supply through holes without dummy lands is 50% of all power supply through holes, and the number of ground through holes without dummy lands is all ground through holes. To 50%.
  • the through holes for all power supply and the through holes for all ground immediately below the IC do not have the dummy lands shown in the above (3) ⁇ Process of forming inner metal layer>. /, Through holes.
  • Thickness of inner conductor layer for power supply on 4-layer core board 10 ⁇ m
  • Thickness of power supply conductor layer on 4-layer core board 10 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • Thickness of power supply conductor layer of each inner layer of 18-layer core board 100 ⁇ m
  • Power supply conductor layer thickness on the surface of the 18-layer core board 40 m
  • Thickness of conductor layer on interlayer insulating layer 20 / z m
  • Power supply conductor layer thickness of each inner layer of 22-layer core board 100 ⁇ m
  • Thickness of power supply conductor layer on the surface of the 22-layer core board 15 m
  • First Embodiment 1 11 First Embodiment 1 12, First Embodiment 27, 28 and First Comparative Example 1-First Comparative Example 3
  • a multi-layer printed wiring board with a frequency of 3.1 GHz IC We mounted the chip, supplied the same amount of power, and measured the amount of voltage drop when starting up (the third drop of multiple voltage drops). Since the voltage of the IC cannot be directly measured in the IC, a measurable circuit was formed on the printed wiring board, and the voltage of the IC was measured. The values of the voltage drop at this time are shown in FIGS. Power supply voltage 1. The value of the fluctuating voltage drop at OV.
  • the HAST test (85 ° C, humidity) was performed on the printed wiring boards of the first embodiment-1-the first embodiment-12, the first embodiment-28 and the first comparative example-1-the first comparative example-3. 85%, 3,3V mark).
  • the pattern to be evaluated is a test pattern for insulation resistance evaluation formed on the core substrate.
  • Figure 13 shows the results.
  • the test time is 115 hours, and the pass is the insulation resistance value of 10 7 ⁇ or more after 115 hours.
  • the evaluation of the minimum line spacing and line width forming ability evaluation pattern was performed during the production of the printed wiring board.
  • the results are shown in FIG. 14 as forming ability.
  • ⁇ indicates that there was no short circuit
  • X indicates that there was a short circuit in the adjacent wiring.
  • FIG. 13 and FIG. 15 show the results of the voltage drop amount and the insulation resistance after HAST for various ⁇ 2.
  • the results after the HAST test were marked with "P” for pass and "X” for poor.
  • FIG. 17 is a graph showing the voltage drop amounts for various ⁇ 1Z ⁇ 2.
  • the thickness of the conductor layers on the front and back sides of the multilayer core substrate is smaller than the thickness of the inner conductor layer. Understand. This is because if a thick conductor layer is formed on the front and back surfaces, the effect of the interlayer agent will be affected by the influence, so that fine wiring cannot be formed on the interlayer insulation layer.
  • the multilayer printed wiring board manufactured according to the first embodiment 11-12, 27, 28, and the first comparative example 11-3 has a malfunction in the mounted IC chip by the method described below. I checked if there was.
  • the ratio of 0:17 0: 2 is in the range of 1.2-40. It can be seen that no malfunction is observed in the IC. This is presumed to be because power supply to the IC is instantaneous because the conductor resistance of the power supply layer is low. As a result of mounting the No. 2 IC chip, it can be seen that when the driving frequency of the IC becomes higher, it is necessary to supply power to the IC in a shorter time, so that there is a more suitable range. The reason why malfunctions occurred in the first and second embodiments 11 and 12 and the first and fifth embodiments where the number of inner layers is large is that the core substrate is thicker.
  • the signal may deteriorate when transmitting through the signal through-hole (through-hole (not shown) electrically connected to the signal circuit of the IC).
  • Signal through-hole force When penetrating the S4 layer core, the through-hole is formed by the upper insulating layer (the insulating layer between the surface power layer and the inner ground layer in Fig. 9), the ground layer, and the insulating layer (Fig. 9). 9 through the power supply layer and the insulation layer (the insulation layer between the inner power supply layer and the ground plane on the back in Fig. 9).
  • the impedance of the signal wiring changes depending on the surrounding ground and the presence or absence of a power supply, for example, the impedance value differs at the interface between the insulating layer and the ground layer between the surface power supply layer and the ground layer. Therefore, signal reflection occurs at the interface. The same happens at other interfaces.
  • the amount of change in the impedance increases as the distance between the signal through-hole and the ground layer and the power supply layer becomes shorter, the thickness of the ground layer and the power supply layer increases, and the number of interfaces increases.
  • IC chip As an IC chip, one of the following IC chips selected from No. 1-3 was mounted on each multilayer printed wiring board, and simultaneous switching was performed 100 times to evaluate the presence or absence of malfunction.
  • Figure 16 shows the results.
  • TH in the figure is an abbreviation for through hole.
  • First Example The printed wiring boards of 3, 4, 13, 14, 17, 18, and 28 were left for 100 hours in a high-temperature and high-humidity (85 ° C./85%) environment. After that, the above-mentioned No. 3 IC chip was mounted on each printed wiring board, and simultaneous switching was performed to check for malfunction. Except for the first embodiment-3, it did not malfunction. Since the resistance of the conductor layer was increased by the high-temperature / high-humidity test, it is presumed that malfunction occurred in the first embodiment-3. Similarly, in the other embodiments, the resistance is increased, but in contrast to the first embodiment-3, the other has a thicker conductor layer or a through hole without a dummy land.
  • the thickness of the inner conductor layer is preferably 60 m to 125 mS. From the above, it can be inferred that in the case of a multilayer core, the conductor thickness of the inner layer and the through hole having no dummy land affect each other.
  • FIGS. 18 to 25 a multilayer printed wiring board according to a second embodiment-1 of the present invention will be described. Will be explained.
  • FIG. 22 is a cross-sectional view of the multilayer printed wiring board 10, and FIG. 23 shows a state in which an IC chip 90 is mounted on the multilayer printed wiring board 10 shown in FIG.
  • the multilayer printed wiring board 10 uses a multilayer core substrate 30.
  • a signal circuit 34S, a power supply circuit 34P, and a ground circuit 34E are formed on the front and back of the multilayer core substrate 30.
  • an earth circuit 16E and a signal circuit 16S1 of the inner layer are formed on the front side inside the multilayer core substrate 30, and a power supply circuit 16P and a signal circuit 16S2 are formed on the back side.
  • the upper ground circuit 16E is formed as a ground plane layer
  • the lower power circuit 16P is formed as a power plane layer.
  • the plane layer may be a single layer on only one side or a layer arranged on two or more layers. It is desirable to be formed with two layers and four layers. When the number of layers is more than four, the thickness of the core becomes thicker, and it is confirmed that the electrical characteristics are improved. Therefore, even if the number of layers is increased, the effect is about the same as that of four layers. On the contrary, it may worsen.
  • the formation of two layers makes the through-hole length shorter and the rigidity matching of the multilayer core substrate the same, so that the elongation ratio of the substrate is uniform, so that warpage does not easily occur.
  • the multi-layer core substrate 30 includes an inner layer through a signal through hole (not shown) electrically connected to an IC signal circuit, a ground circuit, and a power circuit, a ground through hole 36E, and a power through hole 36P. The connection between the front side and the back side is established.
  • an interlayer insulating layer 50 having a via hole 60 and a conductor circuit 58 formed thereon, and a via hole 160 and a conductor circuit 158 formed thereon.
  • An interlayer insulating layer 150 is provided.
  • a solder resist layer 70 is formed on the upper layer of the via hole 160 and the conductor circuit 158, and bumps 76U and 76D are formed in the via hole 160 and the conductor circuit 158 via the opening 71 of the solder resist layer 70. ing.
  • the solder bumps 76U on the upper surface side of the multilayer printed wiring board 10 are connected to the lands 92 of the IC chip 90. Further, a chip capacitor 98 is mounted.
  • the lower external terminal 76D is connected to the land 96 of the daughter board 94. In this case, the external terminals refer to PGA, BGA, solder bumps, and the like.
  • FIG. 25 (A) shows the X3-X3 cross section in FIG. 22, that is, the plane of the inner-layer ground plane layer 16E
  • FIG. 25 (B) shows the X2-X2 cross section, ie, the inner layer.
  • the plane of the power supply plane layer 16P is shown.
  • FIG. 22 and FIGS. 25A and 25B do not have the same arrangement because FIG. 22 schematically shows the vertical structure of the multilayer printed wiring board.
  • the power supply through-hole 36P when the power supply through-hole 36P penetrates the inner-layer ground plane layer 16E of the multilayer core, the power supply through-hole 36P
  • the hole 36P does not have a conductor circuit such as a land extending from the through hole.
  • the power supply through-hole 36P is disposed in a hole 35 provided in the ground plane layer 16E.
  • the ground through hole 36E is the same as the ground through hole 36E that penetrates the power plane layer 16P, and the ground through hole 36E is the inner power plane layer 16P.
  • the grounding through hole 36E is arranged in the hollow 35, and does not have a conductor circuit such as a land extending through the through hole.
  • the power supply through-hole and the ground through-hole, the power supply through-hole and the ground plane between layers in the horizontal direction of the core, and the ground through-hole and the power supply in the core horizontal direction are provided. It is possible to reduce the interval between the use plane layers, and to reduce the mutual inductance. Further, since the through hole has no dummy land, it is possible to increase the conductor area of the power supply plane layer and the ground plane layer. This makes it possible to reduce the first and second voltage drops described above with reference to FIG. 28 and FIG. 29, making power supply shortage unlikely to occur, and mounting an IC chip in a higher frequency range. Does not cause malfunction or error in the initial startup.
  • the through-hole force of the multilayer core substrate is configured such that through-holes 36P for power supply and through-holes 36E for ground are alternately arranged. Such an alternate arrangement thus, the mutual inductance is reduced, and the first and second voltage drops can be reduced.
  • FIGS. 31 (A) and 31 (B) it is not always necessary to arrange them alternately.
  • Some power supply through holes and ground through holes may be adjacent to each other.
  • the power supply through holes 36P and 36P When the power supply through holes 36P and 36P are adjacent as shown in Fig. 31 (A), they may be connected by the power supply circuit 16P1 in the ground plane layer 16E, or they may be disconnected without being connected.
  • a through hole 36P may be formed in 35. The same applies to the case where the ground through holes 36E are adjacent to each other as shown in FIG. 31 (B). It is preferable to form the hollow 35 because the conductor volume of the plane layer increases.
  • the conductor circuit extending in the power supply plane layer 16P and the ground plane layer 16E has a single-hole force. It is not necessary to provide a circuit, but the circuit may be formed on any plane layer as long as there is a space for forming the circuit. Arranging signal circuits in the core is advantageous for finer wiring when wiring in the build-up layer.
  • the conductor thickness of the multilayer core substrate 30 is preferably such that the conductor thickness of the inner layer is not less than the conductor thickness of the surface layer.
  • Multilayer core board 30 Surface power circuit 34P, ground circuit 34E, signal circuit 34S is formed with a thickness of 10-60 / zm, and inner layer power circuit 16P, ground circuit 16E, signal circuit 16S1, 16S2 have thickness 10 —
  • the conductor circuit 58 on the interlayer insulating layer 50 and the conductor circuit 158 on the interlayer insulating layer 150 are formed to have a length of 5 to 25 m.
  • the thickness of the conductor circuit in the inner layer of the multilayer core board is more preferably twice or more the thickness of the conductor circuit on the front and back sides of the multilayer core board.
  • the power supply layer (conductor layer) 34P, the ground circuit 34E, the signal circuit 34S, the power supply circuit 16P of the inner layer, and the ground circuit 16E of the multilayer core substrate 30 need to be thickened. Thereby, the strength of the multilayer core substrate is increased. As a result, even if the multilayer core substrate itself is thinned, the warpage and the generated stress can be reduced by the substrate itself.
  • the volume of the conductor itself can be increased.
  • the resistance of the conductor can be reduced.
  • the power supply circuits 34P and 16P as a power supply layer, the ability to supply power to the IC chip 90 can be improved. Therefore, when the IC chip is mounted on the multilayer printed circuit board, the inductance from the IC chip to the substrate to the power supply can be reduced.
  • the third voltage drop in the initial operation is reduced, and power shortage is unlikely to occur.Therefore, even if an IC chip in a high frequency region is mounted, no malfunction or error will occur in the initial startup. . Further, by using the ground circuits 34E and 16E as ground layers, noise is not superimposed on the signal and power supply of the IC chip, and malfunctions and errors can be prevented.
  • the power stored in the capacitor can be used as an auxiliary power source, causing a power shortage.
  • the effect becomes remarkable. The reason is that if it is directly below the IC chip, the wiring length on the multilayer printed wiring board can be shortened.
  • the multilayer core substrate 30 has a thick power supply circuit 16P and an earth circuit 16E on the inner layer and a thin power circuit 34P and the earth circuit 34E on the surface, and the inner layer power circuit 16P and the The ground circuit 16E, the power circuit 34P on the surface, and the ground circuit 34E are used as a conductor layer for the power layer and a conductor layer for the ground. That is, even if the thick power supply circuit 16P and the earth circuit 16E are arranged on the inner layer side, the insulating layer covering the conductor circuit is formed. Therefore, the surface of the multilayer core substrate 30 can be made flat by offsetting the unevenness due to the conductive circuit.
  • the internal power supply circuit 16P With the thickness added to the ground circuit 16E, a sufficient thickness can be secured as the conductor layer of the core. Since no undulation occurs, no problem occurs in the impedance of the conductor layer on the interlayer insulating layer.
  • the power supply circuits 16P and 34P as conductor layers for the power supply layer and the ground circuits 16E and 34E as conductor layers for grounding, it becomes possible to improve the electrical characteristics of the multilayer printed wiring board. Further, as shown in FIG. 34, the opposing area (opposing distance) between the through hole having the opposite potential and the inner conductor layer increases, so that the electric characteristics can be further improved.
  • the thickness of the power supply circuit 16P and the ground circuit 16E in the inner layer of the multilayer core substrate is changed by interlayer insulation. Thicker than conductor circuits 58, 158 on layers 50, 150. As a result, even when the thin earth circuit 34E and the power circuit 34P are arranged on the surface of the multilayer core substrate 30, a sufficient thickness is secured as the conductor layer of the core by adding the thick inner power circuit 16P and the earth circuit 16E. it can.
  • the ratio is desirably 1 (the thickness of the conductor circuit in the inner layer of the core and the thickness of the conductor circuit in the interlayer insulating layer) ⁇ 40. It is more desirable that 1.2 ⁇ (thickness of conductor circuit in inner layer of core Z thickness of conductor circuit in interlayer insulating layer) ⁇ 30.
  • a microstrip structure can be formed.
  • a microstrip structure can be formed by arranging a signal line (not shown, in the same layer as the power supply circuit 16P) between the ground circuit 16E and the ground circuit 34E.
  • FIG. 24 shows a modification of the second embodiment-1.
  • a capacitor 98 is disposed immediately below an IC chip 90. Therefore, the distance between the IC chip 90 and the capacitor 98 is short, and a voltage drop of the power supply supplied to the IC chip 90 can be prevented.
  • Insulating substrate 14 made of 0.6 mm thick glass epoxy resin or BT (bismaleimide triazine) resin 10-250 m copper foil 16 laminated on both sides of copper-clad laminate 10 was used as a starting material (FIG. 18 (A)). In the second embodiment-1, 30 / zm copper foil was used.
  • FIG. 19B shows a conductor circuit 16P having no dummy land
  • a conductor circuit 16P having no dummy land was formed in the punch 35.
  • Figure 38 shows a conventional example for reference.
  • the conventional example there is a circuit 16DD serving as a dummy land 16D in all the holes 35, and a through hole 36 is formed in the circuit 16DD.
  • Through Ho A hole (opening) 35 is formed at the position where the hole is formed.
  • the circuit 16DD which becomes the dummy land 16D, is formed with a diameter of 150 to 250 ⁇ m with respect to the diameter of the through hole.
  • the distance between the through-holes, between the power supply through-hole and the ground conductor layer (X in FIG. 34), and between the ground through-hole and the power supply conductor layer can be reduced.
  • the area where the power supply layer and the earth layer can be formed increases.
  • the substrate was treated with NaOH (10 gZD, NaCIO (40 g / l), Na ⁇ (6 g / l)
  • a rough surface 16 ⁇ is formed on the surfaces of Sl, 16P, and 16S2 (FIG. 18C).
  • a 200 m thick pre-preder 18 and a 18 m thick copper foil 20 are laminated in this order on both sides of the above substrate, and then heated and pressed to form a four-layer multilayer core substrate 30. (Fig. 18 (D)).
  • the thickness of the pre-preda is changed according to the thickness of the copper foil 16.
  • This multilayer core substrate 30 is drilled to form a through hole 36 (FIG. 20).
  • the substrate on which 36E was formed was treated with NaOH (lOgZD, NaCIO (40g / l), Na PO (6g / l).
  • a reduction treatment using an aqueous solution containing (6 g / l) as a reduction bath is performed to form a roughened surface 34 ⁇ on the surfaces of the upper conductor circuit and the through hole (FIG. 20 (C)).
  • the resin composition 40 for filling through-holes prepared in the same manner as in the first embodiment 1 described above was placed between the conductor circuits 34S, 34P, and 34E and inside the snoring holes 36S, 36P, 36E. After filling with a squeegee, drying was performed at 100 ° C. for 20 minutes (FIG. 21 (A)). Polish the surface of the substrate 30 until the surface of the conductor circuit and the land surface of the through hole are exposed. By heating at 100 ° C for 1 hour and at 150 ° C for 1 hour, a resin filler layer was formed by curing the resin composition 40 for filling through holes. 36S (not shown), 36P and 36E (Fig. 21 (B)).
  • the copper thickness on the front and back surfaces of the multilayer core substrate was 7.5 to 70 m. Thus, it is preferable that the copper thickness on the front and back surfaces of the multilayer core substrate is smaller than the copper thickness of the inner layer. In the second embodiment 1, the thickness was set to 25 ⁇ m.
  • the front and back layers can form a finer circuit than the inner layer, and can reduce the diameter of the through hole land and the gap between the conductor circuits and between the through hole land and the conductor circuit. Therefore, through-hole lands and conductor circuits on the front and back layers do not hinder narrowing of the through-hole pitch.
  • the thickness of the conductor circuits 58 and 158 was adjusted to 15 m by adjusting the plating time.
  • the area where the through-hole without the conductor circuit extending through-hole exists is located directly below the IC.
  • the following changes are made. The other parts are the same as in the second embodiment-1.
  • FIG. 26 (A) shows a cross section of a typical ground layer of the inner layer of the four-layer core, and (B) shows a cross section of a representative power layer of the inner layer of the four-layer core.
  • the multilayer core of the second embodiment is also a four-layer core, and when the power supply through-hole 36P penetrates through the ground layer 16E, the through-hole also extends without the conductor circuit 16D. Is 50% of all through-holes connected to the power supply circuit of the IC, and the through-hole 36E for grounding With no conductor circuit extending from the IC, the through hole for grounding accounts for 50% of all through holes connected to the ground circuit of the IC. Adjustment of the number of through-holes without dummy lands can be achieved by changing the pattern of the exposure film when forming a circuit on the copper foil 16 in the process (2) described above with reference to FIG. It is possible.
  • the second embodiment 3 is the same as the second embodiment-2, except that the through-hole force is not extended and the conductor circuit is extended to 70% in the second embodiment-2.
  • the second embodiment 4 is the same as the second embodiment-2, except that the through-hole force is not extended, and the through-hole is 80%.
  • the second embodiment 5 is the same as the second embodiment-2, except that the through-hole force is not extended and the conductor circuit is extended to 90% in the second embodiment-2.
  • the conductor thickness of the inner power supply layer and the ground layer in the second embodiment 1 is changed to 45 m. Otherwise, it is the same as the second embodiment 1.
  • the conductor thickness of the inner power supply layer and the ground layer in the second embodiment 1 is changed to 60 / zm. Otherwise, it is the same as the second embodiment 1.
  • the conductor thickness of the inner power supply layer and the ground layer in the second embodiment 1 is changed to 75 / zm. Otherwise, it is the same as the second embodiment 1.
  • the conductor thickness of the inner power supply layer and the ground layer in the second embodiment is changed to 75 / zm. Other than that, it is the same as the second embodiment-3.
  • FIG. 10 A multilayer printed wiring board according to a second embodiment 10 of the present invention will be described with reference to FIG.
  • the multilayer core substrate 30 in which the two-layer ground circuits 16E and 16P are arranged in the inner layer was used.
  • the multi-layer core substrate 20 provided with the four-layer inner ground circuits 16E, 116E, 16P, and 116PP is used. Ground circuits and power supply circuits are arranged alternately.
  • Example 2 In Example 19, the thickness of the starting material and the thickness of the conductor layers on the front and back of the core substrate were changed. Specifically, the thickness of the copper-clad laminate 10 in FIG. 18 (A) was 0.2 mm, and the thickness of the conductor layers (34S, 34P, 34E) on the front and back of the core substrate in FIG. 20 (B) was 10 m. . Subsequent steps were the same as in Example 11 of the second embodiment.
  • the second embodiment 20 is different from the second embodiment 16 in that the number of power supply through-holes having no dummy land directly under the IC is 30% of the total number of through-holes for the power supply, The number of grounding through holes without lands was 30% of the total number of grounding throughholes.
  • the conductor thickness of the inner power supply layer and the ground layer of the multilayer core substrate in the second embodiment-20 is set to 60 ⁇ m.
  • the conductor thickness of the inner power supply layer and the ground layer of the multilayer core substrate in the second embodiment-20 is set to 75 ⁇ m.
  • the conductor thicknesses of the inner power supply layer and the ground layer of the multilayer core substrate in the second embodiment-20 are set to 150 ⁇ m.
  • the thickness of the pre-preda in FIG. 18 (D) was 275 ⁇ m.
  • the conductor thickness of the power supply layer and the ground layer in the inner layer of the multilayer core substrate in the second embodiment-20 is set to 300 ⁇ m.
  • the thickness of the pre-preda in FIG. 18 (D) was 450 ⁇ m.
  • the second embodiment 25 is different from the second embodiment-20 in that the number of power supply through holes having no dummy land directly under the IC is 50% of the total number of through holes for the power supply, The number of through holes for ground without lands was 50% of the total number of through holes for ground.
  • the second embodiment 26 is different from the second embodiment 21 in that the number of power supply through-holes having no dummy land directly under the IC is 50% of the total number of power supply through-holes and the dummy The number of through holes for ground without lands was 50% of the total number of through holes for ground.
  • the second embodiment 27 is different from the second embodiment-22 in that the number of power supply through-holes having no dummy land directly under the IC is set to 50% of the total number of through holes for the power supply, The number of through holes for ground without lands was 50% of the total number of through holes for ground.
  • the second embodiment-28 is different from the second embodiment-23 in that the number of power supply through-holes having no dummy land directly under the IC is 50% of the total number of power supply through-holes, The number of through holes for ground without dummy land was set to 50% of the total number of through holes for ground.
  • the second embodiment—29 is different from the second embodiment—24 in that the number of power supply through-holes having no dummy land directly under the IC is 50% of the total number of power supply through-holes, and The number of through holes for ground without dummy land was set to 50% of the total number of through holes for ground.
  • the second embodiment 30 is different from the second embodiment-20 in that the number of power supply through-holes having no dummy land directly under the IC is 70% of the total number of power supply through-holes, and The number of through holes for ground without the lower dummy land was set to 70% of the total number of through holes for ground.
  • the second embodiment 31 is different from the second embodiment-21 in that the number of power supply through-holes having no dummy land directly under the IC is 70% of the total number of through holes for the power supply, The number of through holes for ground without lands was 70% of the total number of through holes for ground.
  • the second embodiment 32 is different from the second embodiment-22 in that the number of power supply through-holes having no dummy land directly under the IC is set to 70% of the total number of power supply through-holes and the dummy The number of through holes for ground without lands was 70% of the total number of through holes for ground.
  • the second embodiment 33 is different from the second embodiment 23 in that the number of power supply through-holes having no dummy land directly under the IC is set to 70% of the total number of through holes for the power supply and the dummy Number of through holes for ground without lands is 70 for all through holes for ground. / 0 .
  • the second embodiment 34 is different from the second embodiment 24 in that the number of power supply through-holes having no dummy land directly under the IC is set to 70% of the total number of power supply through-holes and the dummy The number of through holes for ground without lands was 70% of the total number of through holes for ground.
  • the second embodiment 35 is different from the second embodiment-12 in that the conductor thicknesses of the inner power supply layer and the ground layer of the multilayer core substrate are set to 60 ⁇ m.
  • the conductor thickness of the power supply layer and the ground layer in the inner layer of the multilayer core substrate in the second embodiment-25 was set to 30 ⁇ m.
  • the number of through holes without a dummy land immediately below the IC was reduced by 10—15% from the percentage shown in FIG. 30 and FIG. It is a number.
  • a multilayer core substrate was formed so as to have an inner conductor layer and a surface conductor layer having the same thickness as in the second embodiment 1.
  • the dummy lands 16 were arranged in all the through holes in the same manner as in the related art described above with reference to FIGS.
  • the second comparative example 1 was the same as the second comparative example-1 except that the conductor thickness of the multilayer core substrate was changed to 15 m.
  • the thickness of the starting material was changed. Specifically, the thickness of the copper-clad laminate 10 of FIG. 18A was set to 0.2 mm. In FIG. 18A, the thickness of the copper foil 16 was set to 5 ⁇ m.
  • the first and second voltage drops are improved by increasing the number of through holes that do not have a conductor circuit that extends. I understand. And, when it becomes 70% or more, malfunction of the IC does not occur. If the number of through-holes having no conductor circuit extending therethrough is set to 70% or more, the effect of the improvement is diminished.
  • the above test results show that the configuration of the present invention reduces the degree of power shortage (voltage drop) that occurs during the initial startup of the IC chip. I realized that even if implemented, it could be started without any problems. Therefore, electrical characteristics and electrical connectivity can also be improved. Further, the resistance in the circuit of the printed circuit board can be reduced as compared with the conventional printed circuit board. Therefore, even if a noise is added and a reliability test (high-temperature high-humidity bias test) performed under high temperature and high humidity is performed, the time required for destruction becomes long, and the reliability can be improved.
  • a reliability test high-temperature high-humidity bias test
  • the voltage drop amount of the IC chip was measured by the method described below. Simultaneous switching was performed on each multilayer printed wiring board on which the No. 3 IC chip was mounted, and the voltage drop amount of the IC chip at that time was measured. Since the voltage of the IC chip cannot be measured directly, a circuit capable of measuring the voltage of the IC is formed on the printed wiring board. Power supply voltage 1. The value of the amount of voltage drop that fluctuates when OV.
  • the multilayer printed wiring manufactured according to the second embodiment 11-36 and the second comparative example-3 was checked for malfunctions in the mounted IC chip by the method described below.
  • the area where the through hole is formed without the dummy land is preferably directly below the IC! Help.
  • the conductor thickness of the inner ground layer is the same as the conductor thickness of the inner power supply layer, and the conductor thickness of the ground layer on the back surface of the core substrate is the same as the conductor thickness of the power supply layer on the front surface. For this reason, since the sum of the conductor thicknesses of the ground layers is as thick as that of the power supply layers, noise can be reduced and malfunctions are less likely to occur.
  • the thickness of the conductor layer of the multilayer core and the number of through holes without dummy lands are the same. Even so
  • FIG. 1 is a process diagram illustrating a method for manufacturing the multilayer printed wiring board according to the first embodiment 1 of the present invention.
  • 2) is a process diagram illustrating a method for manufacturing the multilayer printed wiring board according to the first embodiment 1.
  • ⁇ 3 ⁇ is a view showing the step of the method for producing the multilayer printed wiring board of the first embodiment 1.
  • ⁇ 4 is a view showing the step of the method for producing the multilayer printed wiring board of the first embodiment 1.
  • FIG. 5 is a process chart showing a method for manufacturing the multilayer printed wiring board of the first embodiment 1.
  • FIG. 6 is a process drawing showing the method for manufacturing the multilayer printed wiring board of the first embodiment 1.
  • FIG. 7 is a process chart showing a method for manufacturing the multilayer printed wiring board of the first embodiment 1.
  • FIG. 8 is a cross-sectional view of the multilayer printed wiring board according to the first embodiment.
  • FIG. 9 is a cross-sectional view showing a state where an IC chip is mounted on the multilayer printed wiring board according to the first embodiment-1.
  • FIG. 10 is a graph showing a voltage change during the operation of the IC chip.
  • FIG. 11 is a graph showing a voltage change during the operation of the IC chip.
  • FIG. 12 is a graph showing a voltage change during the operation of the IC chip.
  • FIG. 13 is a table showing test results of the first example and the first comparative example.
  • Fig. 14 is a chart showing evaluation results of a minimum line gap and line width forming ability evaluation pattern of the first example.
  • FIG. 15 is a table showing test results of the first example and the first comparative example.
  • FIG. 16 is a table showing test results of the first example.
  • FIG. 17 is a graph of a voltage drop amount with respect to a l / a 2.
  • a process diagram showing a method for manufacturing a multilayer printed wiring board according to the second embodiment-1 of the present invention A process diagram showing a method for manufacturing the multilayer printed wiring board according to the second embodiment-1.
  • FIG. 20 is a process drawing illustrating the method for manufacturing the multilayer printed wiring board of the second embodiment-1.
  • FIG. 21 is a process drawing illustrating the method for manufacturing the multilayer printed wiring board of the second embodiment-1.
  • FIG. 22 is a cross-sectional view of the multilayer printed wiring board according to the second embodiment.
  • FIG. 23 A cross-section showing a state in which an IC chip is mounted on the multilayer printed wiring board according to the second embodiment-1 FIG.
  • FIG. 24 is a cross-sectional view showing a state in which an IC chip is mounted on a multilayer printed wiring board according to a modification of the second embodiment 1.
  • FIG. 25 (A) is a plan view of the inner power supply plane layer 16P in FIG. 22, and FIG. 25 (B) is a plan view of the inner ground plane layer 16E.
  • FIG. 26 (A) is a plan view of the inner power supply plane layer 16P in FIG. 22, and FIG.
  • (B) is a plan view of the inner-layer ground plane layer 16E.
  • FIG. 27 is a sectional view of a multilayer printed wiring board according to Example 10-10.
  • FIG. 28 is a graph showing a voltage change during the operation of the IC chip.
  • FIG. 29 is a graph showing a voltage change during the operation of the IC chip.
  • FIG. 30 is a table showing test results of the second example and the second comparative example.
  • FIG. 31 (A) is a plan view of another example of the power supply plane layer 16P of the inner layer in FIG. 22.
  • FIG. 25 (B) is a plan view of the inner ground plane layer 16E.
  • V 7 is a graph showing V, the number of through holes, and a vertical axis showing a value (V) of a voltage drop amount.
  • FIG. 33 is a chart showing the relationship between the conductor thickness of the inner layer and the first to third voltage drops.
  • FIG. 34 is an explanatory diagram showing a relationship between a through hole and a conductor layer.
  • FIG. 35 is a cross-sectional view of a multilayer printed wiring board according to the related art of the present invention.
  • FIG. 36 is a cross-sectional view of the multilayer printed wiring board taken along line X4-X4 in FIG. 35, and FIG. 36 (B) is a cross-sectional view taken along line X5-X5.
  • FIG. 37 (A) is a plan view of an inner power plane layer 16P
  • FIG. 37 (B) is a plan view of an inner ground plane layer 16E.
  • FIG. 38 is a cross-sectional view of a conventional multilayer printed wiring board.
  • FIG. 39 is a schematic view of a signal through hole penetrating a multilayer core.
  • FIG. 40 is a graph showing the first and second voltage drops.

Landscapes

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Abstract

　　【課題】　高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しないパッケージ基板を提供する。 　　【解決手段】　コア基板３０上の導体層３４Ｐを厚さ３０μｍに形成し、層間樹脂絶縁層５０上の導体回路５８を１５μｍに形成する。導体層３４Ｐを厚くすることにより、導体自体の体積を増やすし抵抗を低減することができる。更に、導体層３４を電源層として用いることで、ＩＣチップへの電源の供給能力を向上させることができる。

Description

明 細 書
多層プリント配線板
技術分野
[0001] この発明は、多層プリント配線板に係り、高周波の ICチップ、特に 3GHz以上の高 周波領域での ICチップを実装したとしても誤作動やエラーなどが発生することなぐ 電気特性や信頼性を向上させることができる多層プリント配線板に関することを提案 する。
背景技術
[0002] ICチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、スル 一ホールが形成されたコア基板の両面もしくは片面に、層間絶縁榭脂を形成し、層 間導通のためのバイァホールをレーザもしくはフォトエッチングにより開口させて、層 間榭脂絶縁層を形成させる。そのバイァホール内と層間榭脂絶縁層上にめっきなど により導体層を形成し、エッチングなどを経て、パターンを形成し、導体回路を作り出 させる。さらに、層間絶縁層と導体層を繰り返し形成させることにより、ビルドアップ多 層プリント配線板が得られる。必要に応じて、表層には半田バンプ、外部端子 (PGA ZBGAなど)を形成させることにより、 ICチップを実装することができる基板やパッケ ージ基板となる。 ICチップは C4 (フリップチップ)実装を行うことにより、 ICチップと基 板との電気的接続を行って ヽる。
[0003] ビルドアップ式の多層プリント配線板の従来技術としては、特開平 6-260756号公報 、特開平 6-275959号公報などがある。ともに、スルーホールを充填樹脂で充填された コア基板上に、ランドが形成されて、両面にバイァホールを有する層間絶縁層を施し て、アディティブ法により導体層を施し、ランドと接続すること〖こより、高密度化、微細 配線を形成された多層プリント配線板を得られる。
[0004] 特許文献 1：特開平 6-260756号公報
特許文献 2：特開平 6-275959号公報
発明の開示
発明が解決しょうとする課題 [0005] し力しながら、 ICチップが高周波になるにつれて、誤動作やエラーの発生の頻度が 高くなつてきた。特に周波数が 3GHzを越えたあたりから、その度合いが高くなつてき ている。 5GHzを越えると全く動かなくなることもあった。そのために、該 ICチップを C PUとして備えるコンピュータで、機能すべきはずの動作、例えば、画像の認識、スィ ツチの切り替え、外部へのデータの伝達などの所望の機能や動作を行えなくなつてし まった。
[0006] それらの ICチップ、基板をそれぞれ非破壊検査や分解したところ ICチップ、基板自 体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい（特に 1GH z未満) ICチップを実装した場合には、誤動作やエラーの発生はな力つた。
[0007] 本発明者らは、上述した課題を解決するために、特願 2002-233775中に記載し たようにコア基板上の導体厚の厚みを層間絶縁層上の導体層の厚みより厚くすること を提案した。しかしながら、上述した発明では、微細な配線パターンを有するコア基 板を作製しょうとすると配線パターン間の絶縁間隔が狭くなり、絶縁信頼性に劣るプリ ント配線板となってしまった。
第 1の発明の目的とするところは、高周波領域の ICチップ、特に 3GHzを越えても 誤動作やエラーの発生せず、絶縁信頼性が高いプリント基板もしくはパッケージ基板 を構成し得る多層プリント配線板を提案することにある。
[0008] 第 2の発明にお 、て、高周波での誤動作の対策として、本発明者は、コア基板とし て多層コア基板を用い、多層コア基板内に厚みの厚い導体層を設けることを検討し た。
この多層プリント配線板について、図 35を参照して説明する。多層プリント配線板 1 0では多層コア基板 30を用いている。多層コア基板 30の表面の信号回路 34S、電 源回路 34P、アース回路 34Eの上には、バイァホール 60及び導体回路 58の形成さ れた層間絶縁層 50と、バイァホール 160及び導体回路 158の形成された層間絶縁 層 150とが配設されて!/、る。該バイァホール 160及び導体回路 158の上層にはソル ダーレジスト層 70が形成されており、該ソルダーレジスト層 70の開口部 71を介して、 バイァホール 160及び導体回路 158にバンプ 76U、 76Dが形成されている。
[0009] 多層コア基板 30の上側の電源回路 34Pは、電源用のプレーン層として形成され、 下側のアース回路 34Eは、アース用のプレーン層として形成されている。更に、多層 コア基板 30の内部の表面側に、内層のアース回路 16E、電源用スルーホール 36T HPから延出しているダミーランド 16D力 裏面に電源回路 16P、アース用スルーホ ール 36THEカも延出しているダミーランド 16Dが形成されている。ダミーランドとは、 スルーホール力 延出している導体回路であって、同一層内で他の配線とは導通し ていない配線パターン、または、同電位を電気的に接続している配線パターン（図 36 (A)中の 16D1)を意味する。上側のアース回路 16Eは、アース用のプレーン層とし て形成され、下側の電源回路 16Pは、電源用のプレーン層として形成されている。図 36 (A)は図 35中の X4— 4横断面を示し、図 36 (B)は X5— X5横断面を示している。 多層コア基板 30の表裏の接続のためにスルーホール 36が設けられて!/、る。ダミーラ ンド 16Dは、アース回路 16E、電源回路 16Pと接続していないスルーホール 36の周 りに設けられている。ダミーランドの周囲には、ダミーランドと他の配線パターンとの絶 縁を確保するための (非導体形成部分 (非導体形成部分抜き 35)がある。また、図 36 (A)に示すように隣接する位置に同電位のスルーホールが位置した場合、それらの スルーホール周辺に一括形成したダミーランド 16D1を形成する場合もある。
[0010] 係る構成の多層プリント配線板において、多層コア基板 30のアース回路 16E、 16 Pを厚くすることで、スィッチを ONして力も複数回発生する ICの電圧降下のうち、主 に 3回目の電圧降下が改善されることが分力つた。し力しながら、 1回目、 2回目の電 圧降下に関しては大きく改善されないことが分力つた。
[0011] 第 2の発明は、上述した課題を解決するためになされたものであり、その目的とする ところは、高周波領域の ICチップ、特に 3GHzを越えても誤動作やエラーの発生しな V、プリント基板もしくはパッケージ基板を構成し得る多層プリント配線板を提案するこ とにある。特に、スィッチを ONして力も発生する電圧降下のうち 1回目と 2回目の電 圧降下を改善することにある。
課題を解決するための手段
[0012] [第 1の発明]
発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨 構成とする第 1の発明に想到した。すなわち、 第 1の発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイァホールを 介して、電気的な接続を行われる多層プリント配線板において、コア基板の電源用も しくはアース用の導体層の厚みの和の少なくとも一方は、層間絶縁層上の導体層の 厚みよりも厚いことを特徴とする多層プリント配線板にある。
[0013] すなわち、コア基板を多層コア基板とし、コア基板の表裏のみの導体層の厚みを厚 くするのではなぐ各導体層の和を厚くしたことにある。多層コア基板の場合、コア基 板の表裏の導体層と内層の導体層をそれぞれ足した厚みが、 ICへの電源供給やそ の安定ィ匕に寄与する厚みとなる。この場合、表層の導体層と内層の導体層とが電気 的な接続があり、かつ、 2箇所以上での電気的な接続があるものであるときに適用さ れる。つまり、多層化して、多層コア基板の各導体層の厚みの和を厚くし、コアの導 体層を電源用の導体層として用いることで、 ICチップへの電源の供給能力が向上さ せることができる。また、コアの導体層をアース層として用いることで、 ICチップへの信 号、電源に重畳するノイズを低減させたり、 ICに電源を安定的に供給することができ る。そのため、該多層プリント基板上に ICチップを実装したときに、 ICチップ一基板 一電源までのループインダクタンスを低減することができる。そのために、初期動作に おける電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波 領域の ICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起 こすことがない。また、ノイズが低減されるため、誤動作やエラーを引き起こすことがな い。
さらに、多層コア基板とすることで、多層コア基板の導体層の厚みの和を確保したま ま、多層コア基板の各導体層の厚みを薄くすることができる。つまり、これにより、微細 な配線パターンを形成しても、配線パターン間の絶縁間隔を確実に確保できるため、 絶縁信頼性に高いプリント配線板を提供することも可能となる。
その他の効果として、コア基板の電源用もしくはアース用の導体層の厚みを厚くす ることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反 りや発生した応力を基板自体で緩和することが可能となる。
[0014] また、 ICチップ一基板一コンデンサもしくは電源層一電源を経て、 ICチップに電源 を供給する場合にも、同様の効果を奏する。前述のループインダクタンスを低減する ことができる。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさな い。そもそも ICチップは、瞬時的に電力を消費して、複雑な演算処理や動作が行わ れる。電源層からの ICチップへの電力供給により、高周波領域の ICチップを実装し たとしても、初期動作における電源不足 (電圧降下の発生という状況）に対して、大量 のコンデンサを実装することなぐ電源の供給をすることができる。そもそも高周波領 域の ICチップを用いるためには初期動作時の電源不足 (電圧降下）が発生するが、 周波数の低い ICチップでは実装されたコンデンサもしくは内蔵された誘電体層の容 量で足りていた。
[0015] 特に、コア基板の電源層として用いられる導体層の厚みの和力 コア基板の片面も しくは両面上の層間絶縁層上の導体層の厚みより、厚いときに、上記の効果を最大 限にさせることができるのである。この場合の層間絶縁層上の導体層とは、所謂、ビ ルドアッププリント配線板のビルドアップ部における層間絶縁層上の導体層のことで ある（本願であれば、図 8中の 58、 158)。
[0016] コア基板の電源層は、基板の表層、内層もしくは、その両方に配置させてもよい。
基板の表面、裏面、内層の内少なくとも 1層、もしくは複数の層に配置させてもよい。 内層の場合は、 2層以上に渡り多層化してもよい。残りの層をアース層とするのがよい 。基本的には、コア基板の電源用の導体層の和力 層間絶縁層の導体層よりも厚く なっていれば、その効果を有するのである。電源用の導体層とアース用の導体層と が交互に配置することが電気特性を改善するために望まし!/、。
ただ、内層に形成することが望ましい。内層に形成されると ICチップと外部端子もし くはコンデンサとの中間に電源層が配置される。そのため、双方の距離が均一であり 、阻害原因が少なくなり、電源不足が抑えられるからである。
[0017] また、本発明では、コア基板上に、層間絶縁層と導体層が形成されて、バイァホー ルを介して、電気的な接続を行われる多層プリント配線板にぉ 、て、
多層コア基板の電源用の導体層の厚みの和を α 1、層間絶縁層上の導体層の厚 みを a 2とした時、 α 2く α 1≤40 α 2であることを特徴とする多層プリント配線板にあ る。
[0018] α 1≤ « 2の場合は、電源不足に対する効果が全くない。つまり、いいかえると初期 動作時に発生する電圧降下に対して、その降下度を抑えるということが明確にならな いということである。
a 1 >40 a 2を越えた場合についても検討を行ったところ、基板厚みが厚くなるた め、逆に ICへの電源供給に時間が要する結果となった。つまり、本願の効果の臨界 点であると理解できる。これ以上厚くしても、電気的な効果の向上は望めない。また、 この厚みを越えると、コア基板の表層に導体層を形成した場合にコア基板と接続を行 うランド等が形成するのに困難が生じてしまう。さらに上層の層間絶縁層を形成すると 、凹凸が大きくなつてしまい、層間絶縁層にうねりを生じてしまうために、インピーダン スを整合することが出来なくなってしまうことがある。し力しながら、その範囲 1 >4 0 α 2)でも問題がな 、ときもある。
[0019] 多層コア基板の電源用の導体層の厚みの和の α ΐは、 1. 2 α 2≤ α 1≤40 α 2で あることがさらに望ましい。その範囲であれば、電源不足（電圧降下）〖こよる ICチップ の誤動作やエラーなどが発生しな 、ことが確認されて 、る。
[0020] この場合のコア基板とは、ガラスエポキシ榭脂などを芯材に含浸した榭脂基板、セ ラミック基板、金属基板、榭脂、セラミック、金属を複合して用いた複合コア基板、それ らの基板の内層に導体層が設けられた基板、 3層以上の多層化した導体層が形成さ れた多層コア基板を用いたもの等をさす。
[0021] 多層コア基板の電源用の導体層の厚みの和を、厚くするために、金属を埋め込ま れた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント 配線板の方法で形成したものを用いてもょ 、。
[0022] また、本発明では、コア基板上に層間絶縁層と導体層が形成されて、ノィァホール を介して電気的な接続が行われる多層プリント配線板にお！、て、多層コア基板のァ ース用の導体層の厚みの和を α 3、層間絶縁層上の導体層の厚みを α 2とした時、 α 3と α 2は、 a 2く a 3≤40 a 2であることを特徴とする多層プリント酉己線板にある。 この範囲にすることで、 ICチップへの信号電源に重畳するノイズを低減できる。また、 ICへの電源供給を安定的に行うことが可能になる。さらに、 1. 2 α 1 < α 3≤40 α 2 の範囲にするとその効果は増す。
[0023] なお、同一厚みの材料で形成されたもので、積層された多層プリント配線板である ならば、プリント基板における導体層として電源層を有する層もしくは基板をコア基板 として定義される。
[0024] 更に、多層コア基板は、内層に相対的に厚い導体層を、表層に相対的に薄い導体 層を有し、内層の導体層が、主として電源層用の導体層又はアース用の導体層であ ることが好適である。（相対的に厚い、薄いとは、全ての導体層の厚みを比較して、そ の傾向がある場合、この場合は、内層は他の導体層と比較すると相対的に厚いという こととなり、表層はその逆であると言うことを示している。）但し、表層の導体層を電源 用、または、アース用の導体層として用いてもよいし、一面を電源用の導体層、他面 をアース用の導体層として用 ヽてもよ 、。
即ち、内層側に厚い導体層を配置させることにより、その厚みを任意に変更したとし ても、その内層の導体層を覆うように、榭脂層を形成させることが可能となるため、コ ァとしての平坦性が得られる。そのため、層間絶縁層の導体層にうねりを生じさせるこ とがない。多層コア基板の表層に薄い導体層を配置しても、内層の導体層と足した 厚みでコアの導体層として十分な導体層の厚みを確保することができる。これらを、 電源層用の導体層又はアース用の導体層として用いることで、多層プリント配線板の 電気特性を改善することが可能になる。
[0025] 多層コア基板にしたとき、内層の導体層は，導体層の厚みを相対的に厚くし、かつ 、電源層として用いて、表層の導体層は、内層の導体層を挟むようにし、形成され、 かつ、信号線として用いられている場合であることも望ましい。この構造により、前述 の電源強化を図ることができる。
[0026] さらに、コア基板内で導体層と導体層との間に信号線を配置することでマイクロスト リップ構造を形成させることができるために、インダクタンスを低下させ、インピーダン ス整合を取ることができるのである。そのために、電気特性も安定化することができる のである。また、表層の導体層を相対的に薄くすることがさらに望ましい構造となるの である。コア基板は、スルーホールピッチを 600 μ m以下にしてもよい。
[0027] 多層コア基板は、電気的に隔絶された金属板の両面に、榭脂層を介在させて内層 の導体層が、更に、当該内層の導体層の外側に榭脂層を介在させて表面の導体層 が形成されて成ることが好適である。中央部に電気的に隔絶された金属板を配置す ることで、十分な機械的強度を確保することができる。更に、金属板の両面に榭脂層 を介在させて内層の導体層を、更に、当該内層の導体層の外側に榭脂層を介在さ せて表面の導体層を形成することで、金属板の両面で対称性を持たせ、ヒートサイク ル等において、反り、うねりが発生することを防げる。
多層コア基板は、 36合金や 42合金等の低熱膨張係数の金属板の両面に、絶縁層 を介在させて内層の導体層が、更に、当該内層の導体層の外側に絶縁層を介在さ せて表面の導体層が形成されても良 ヽ。中央部に電気的に隔絶された金属板を配 置することで、多層プリント配線板の X— Y方向の熱膨張係数を ICの熱膨張係数に近 づけることができ、 ICと多層プリント配線板の接続部での榭脂層の局所ヒートサイクル 性が向上する。更に、金属板の両面に絶縁層を介在させて内層の導体層を、更に、 当該内層の導体層の外側に絶縁層を介在させて表面の導体層を形成することで、 金属板の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生する ことを防げる。
[0028] 図 10は、縦軸に ICチップの電圧、横軸には時間経過を示している。図 10は、 1GH z以上の高周波 ICチップを実装した電源供給用のコンデンサを備えないプリント配線 板をモデルにしたものである。線 Aは、 1GHzの ICチップの電圧の経時変化を示した ものであり、線 Bは、 3GHzの ICチップの電圧の経時変化を示したものである。この図 においては、スィッチを ONして力も複数回発生する電圧降下の内、 3回目の電圧降 下を示している。その経時変化は、 ICチップが起動し始めたとき、瞬時に大量の電源 が必要となる。その供給が不足していると電圧が降下する (X点、 X'点)。その後、供 給する電源が徐々に充足されるので、電圧降下は解消される。しかしながら、電圧が 降下したときには、 ICチップの誤作動やエラーを引き起こしやすくなる。つまり、電源 の供給不足による ICチップの機能が十分に機能、起動しないがために起こる不具合 である。この電源不足（電圧降下）は ICチップの周波数は増えるにつれて、大きくな つてくる。そのために、電圧降下を解消するためには、時間が掛カつてしまい、所望 の機能、起動を行うために、タイムラグが生じてしまう。
[0029] 前述の電源不足 (電圧降下)を補うために、外部のコンデンサと接続させて、該コン デンサ内に蓄積された電源を放出することにより、電源不足もしくは電圧降下を小さく することができる。
図 11には、コンデンサを備えたプリント基板をモデルにしたものである。線 Cは、小 容量のコンデンサを実装して、 1GHzの ICチップにおける電圧の経時変化を示した ものである。コンデンサを実装して 、な 、線 Aに比べると電圧降下の度合 、が小さく なってきている。さらに、線 Dは、線 Cで行ったものに比べて大容量のコンデンサを実 装して、線 C同様に経時変化を示したものである。さらに線 Cと比較しても、電圧降下 の度合いが小さくなつてきている。それにより、所望の ICチップも機能、起動を行うこ とができるのである。し力しながら、図 10に示したように、 ICチップがより高周波領域 になると、より多くのコンデンサ容量が必要になってしまい、そのためにコンデンサの 実装する領域を設定する必要となるため、電圧の確保が困難になってしまい、動作、 機能を向上することができないし、高密度化という点でも難しくなつてしまう。
[0030] 多層コア基板の電源用の導体層の厚みの和を α 1、層間絶縁層上の導体層の厚 み (X 2として、 a l/ a 2を変えたときの電圧降下の様子を図 12中のグラフに示す。 図 12中に、線 Cは、小容量のコンデンサを実装して、 1GHzの ICチップで、 α 1 = α 2における電圧の経時変化を示している。また、線 Fは、小容量のコンデンサを実装し て、 1GHzの ICチップで、 a l = l . 5 α 2における電圧の経時変化を示し、線 Εは、 小容量のコンデンサを実装して、 1GHzの ICチップで、 α 1 = 2. Ο α 2における電圧 の経時変化を示している。コアの導体層の厚みの和が厚くなるにつれて、電源不足 もしくは電圧降下が小さくなつてきている。そのために、 ICチップの機能、動作の不具 合の発生が少なくなるということがいえる。コア基板の電源用の導体層の厚みの和を 厚くすることにより、導体層の体積が増すことになる。体積が増すと導体抵抗が低減さ せるので、伝達される電源における電圧、電流への損失がなくなる。そのために、 IC チップ一電源間での伝達損失が小さくなり、電源の供給が行われるので、誤動作や エラーなどを引き起こさない。この場合は、特に電源用の導体層の厚みの和による要 因が大きぐコア基板における電源用の導体層の厚みの和を層間絶縁層上の導体 層の厚みよりも厚くすることにより、その効果を奏する。
[0031] さらに、コア基板内にコンデンサや誘電体層、抵抗などの電子部品を内蔵した基板 であっても、その効果は顕著に表れる。内蔵させることにより、 ICチップとコンデンサ もしくは誘電体層との距離を短くすることができる。そのために、ループインダクタンス を低減することができる。電源不足もしくは電圧降下を小さくすることができる。例えば 、コンデンサや誘電体層を内蔵したコア基板においても、コアの基板の導体層および 電源層の導体層の厚みを層間絶縁層上の導体層の厚みよりも厚くすることにより、メ インの電源と内蔵されたコンデンサや誘電体層の電源との双方の導体抵抗を減らす ことができるので、伝達損失を低減することができ、コンデンサを内蔵した基板の効果 を 、つそう発揮されるようになる。
[0032] コア基板の材料は、榭脂基板で検証を行ったが、セラミック、金属コア基板でも同様 の効果を奏することがわ力つた。また、導体層の材質も銅力もなる金属で行ったが、 その他の金属でも、効果が相殺されて、誤動作やエラーが発生が増加するということ は確認されて 、な 、ことから、コア基板の材料の相違もしくは導体層を形成する材質 の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の 導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱 膨張係数などの特性や物性が変わらな ヽことから、本願の効果を奏される。
[0033] [第 1の発明の効果]
第 1の発明により、 ICチップ一基板一電源の導体における抵抗を低減させることが でき、伝達損失が低減される。そのために、伝達される信号や電源が所望の能力が 発揮される。そのために、 ICチップの機能、動作などが正常に作動するために、誤作 動やエラーを発生することがな 、。 ICチップ一基板一アースの導体における抵抗を 低減させることができ、信号線、電源線でのノイズの重畳を軽減し、誤作動やエラー を防ぐことができる。
また、第 1の発明により、 ICチップの初期起動時に発生する電源不足 (電圧降下） の度合いを小さくなることもわかり、高周波領域の ICチップ、特に 3GHz以上の ICチ ップを実装したとしても、問題なく起動することができることが分力つた。そのため、電 気的な特性や電気接続性をも向上させることができるのである。
そして、コア基板を多層化して、導体層の厚みの和を厚くすることで、絶縁信頼性 にも優れたプリント配線板とすることができる。
さらに、プリント基板の回路内での抵抗を従来のプリント基板に比べても、小さくする ことができる。そのために、ノ ィァスを付加して、高温高湿下で行う信頼性試験（高温 高湿バイアス試験)を行っても、破壊する時間も長くなるので、信頼性も向上すること ができる。
また、電源用の導体層の抵抗が低くなるため、多量の電気が流れても発熱を抑えら れる。アース層も同様である。この点でも、誤動作が発生しにくいし、 IC実装後のプリ ント配線板の信頼性が高くなる。
[0034] [第 2の発明]
第 2の発明として、発明者らは、上記目的の実現に向け鋭意研究した結果、以下に 示す内容を要旨構成とする発明に想到した。すなわち、
第 2の発明は、表面と裏面とを接続する複数のスルーホールを備え表面及び裏面 の導体層と内層の導体層とを有する 3層以上の多層コア基板上に、層間絶縁層と導 体層が形成されてバイァホールを介して電気的な接続の行なわれるプリント配線板 において、
前記複数のスルーホールは、 ICチップの電源回路またはアース回路または信号回 路と電気的に接続して 、る多数の電源用スルーホールと多数のアース用スルーホー ルと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際
、多数の電源用スルーホールの内、少なくとも IC直下、または、 70%以上の電源用ス ルーホールは、アース用導体層において、電源用スルーホールから延出する導体回 路を有しない、 または Zおよび
前記アース用スルーホールが、多層コァ基板の内層の電源用導体層を貫通する際
、多数のアース用スルーホールの内、少なくとも IC直下、または、 70%以上のアース 用スルーホールは、電源用導体層において、アース用スルーホールから延出する導 体回路を有しな ヽことを技術的特徴とする。
[0035] 但し、 IC直下の全スルーホールを上述した特徴のスルーホールとする必要は無ぐ 一部のスルーホールに本発明を適用してもよい。
すなわち、表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導 体層と内層の導体層とを有する 3層以上の多層コァ基板上に、層間絶縁層と導体層 が形成されてバイァホールを介して電気的な接続の行なわれるプリント配線板にお いて、
前記複数のスルーホールは、 ICチップの電源回路またはアース回路または信号回 路と電気的に接続して 、る多数の電源用スルーホールと多数のアース用スルーホー ルと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際
、多数の電源用スルーホールの内、 IC直下の一部の電源用スルーホールは、アース 用導体層において、電源用スルーホールから延出する導体回路を有せず、前記ァ ース用スルーホールが、多層コア基板の内層の電源用導体層を貫通する際、多数の アース用スルーホールの内、 IC直下の一部のアース用スルーホールは、電源用導体 層にお 、て、アース用スルーホール力 延出する導体回路を有しな 、ことを技術的 特徴とするプリント配線板である。
[0036] さらに、アース用導体層において電源用スルーホールカも延出する導体回路を有 しな 、電源用スルーホールと電源用導体層にお 、てアース用スルーホール力 延出 する導体回路を有しな 、アース用スルーホールが、格子状または千鳥状に配置され ていることを特徴とする。この場合、電源用スルーホールとアース用スルーホールが 交互に位置して 、ることが好まし!/、。
以下、アース用導体層において電源用スルーホール力 延出する導体回路を有し な 、電源用スルーホールをダミーランドを有しな 、電源用スルーホール、電源用導 体層にお 、てアース用スルーホール力 延出する導体回路を有しな!/、アース用スル 一ホールをダミーランドを有しな 、アース用スルーホール、単にダミーランドを有しな Vヽスノレーホ一ノレと言う。
[0037] 更に、多層コア基板の電源用の導体層の厚みの和 a 1が、層間絶縁層上の導体層 の厚み a 2に対して、 a S a l ^ O a 2であることを技術的特徴とする。
更に、多層コア基板のアース用の導体層の厚みの和 a 3が、層間絶縁層上の導体 層の厚み a 2に対して、 α 3く α 1≤40 α 2であることを技術的特徴とする。
[0038] [第 2の発明の効果]
第 2の発明では、電源用または Ζおよびアース用スルーホールのうち、 IC直下また は 70%以上のスルーホールは、多層コア基板の内層にダミーランドを有しない。 第 2の発明の第 1の効果として、スルーホール間隔が狭ピッチとなるので、ファイン 化が可能となる。それにより、プリント配線板の小型化が可能となる。
第 2の効果として、電源用スルーホールとアース用スルーホール間の間隔を狭くで きるので、相互インダクタンスを減少させることが可能となる。そのために、主に、 の 初期動作における 1回目および 2回目の電源降下による電源不足が小さくなる。電源 不足が起き難くなり、そのためにより高周波領域の ICチップを実装したとしても、初期 起動における誤動作やエラーなどを引き起こし難くなる。
[0039] 第 3の効果として、 ICのトランジスタに電源を供給する配線長が短くなるので、 ICの 電圧降下がおきにくい。それに対し、ダミーランドを有する多層プリント配線板では、 I Cのトランジスタに電源を供給する配線長が長くなる。なぜなら、電気は導体の表面 を流れやすいので、ダミーランドを有する場合の配線長は、スルーホールの配線長 にダミーランド表面の配線長が加わるからである。
ダミーランドを有しな 、スルーホールが IC直下の一部であっても同様な効果が得ら れる。なぜなら、電気は抵抗が小さい配線を優先的に流れるため、ダミーランドを有し ないスルーホールが一部であっても、ダミーランドを有しないスルーホールを経由し て ICのトランジスタに電源を供給できるためである。し力しながら、ダミーランドを有し ない電源用スルーホールとアース用スルーホールは、それぞれ、全電源用スルーホ ール、全アース用スルーホールに対して各々 30%以上が好ましぐさらには 50%以 上が好ましい。ダミーランドを有しないスルーホール数が少ないと、そのようなスルー ホールに電気が集中するため本発明の効果が小さくなつてしまう。
さらに、ダミーランドを有しない電源用スルーホールとダミーランドを有しないアース 用スルーホールは格子状または千鳥状に配置されるのが好適である。この場合、交 互に配置されるのがより好ましい。なぜなら、相互インダクタンスが減少するため、 IC のトランジスタへの電源供給が短時間に行われる。
[0040] 第 4の効果としては、多層コアにおける内層の電源層やアース層の導体面積を多く できるため、両導体層の導体抵抗が小さくなるので、 ICのトランジスタへの電源供給 がスムーズに行われる。なぜなら、ダミーランドがないので、よりスルーホールに近接 して電源層やアース層を形成できる（図 37参照）。図 37中のスルーホール V周辺と W周辺を比較すると、 Wにはダミーランドがないため、スルーホールに近接して導体 層を形成できるので、 V周辺より多くの導体層が形成されている。
以上の効果より、同時スイッチングを行っても本発明の多層プリント配線板によれば 、 ICのトランジスタが電源不足になりにくいため、誤動作が発生しずらい。
さらに、多層コア基板の表面および裏面の導体層と内層の導体層との厚みを厚く する。特に内層の導体層の厚みを厚くするのが好適である。
この効果として、導体層を厚くすることにより、導体自体の体積を増やすことができる 。その体積を増やすことにより、導体での抵抗を低減することができる。そのため、導 体層を電源層として用いることで、 ICチップへの電源の供給能力が向上する。また、 導体層をアース層として用いることで、 ICチップへの信号、電源に重畳するノイズを 低減することができる。そのため、該プリント配線板に ICチップを実装したときに、 IC チップ一基板一電源までのインダクタンスを低減することができ、初期動作における 3 回目の電圧降下を主に改善することができる。また、図 34に示すように、電位が逆の スルーホールと導体層とが対向している部分の面積 (対向面積)、距離が増大すると 共に両者が接近するため、 1回目および 2回目の電圧降下が更に低減する。スルー ホールがダミーランドを有して!/ヽな 、ので、例えばダミーランドを有しな 、電源用スル 一ホールと逆電位のアース層との距離が近接することとなる。さらに、アース層が厚い ので、電源用スルーホールとアース層が対向する距離が長くなる。このため、単に、 ダミーランドを有しない多層プリント配線板とするよりも電源降下を改善することが可 能となる。図 34に示した Xの距離としては、 15— 150 mが好ましい。 15 m以下だ と絶縁信頼性が低下する。一方、 150 /z mを越えると電圧降下を改善する効果が小 さくなる。
このように、スルーホールが多層コア基板の他の電位を有する内層を貫通する際、 I C直下または 70%以上のスルーホールにダミーランドを設けず、導体厚を厚くするこ とで、初期動作時に発生する主な電圧降下（1回目力 3回目の電圧降下)を改善す ることができる。そのため、該プリント配線板に高周波の ICチップを実装したとしても、 初期起動における誤動作やエラーなどを引き起こすことがない。 ダミーランドを有しないスルーホールが IC直下において一部であっても同様な効果 が得られる。
[0041] 内層にお 、てダミーランドを設けな 、多層コア構造は、特に、多層コア基板の表裏 の導体厚みより内層の導体厚を厚くして、コアの導体層の厚みの和（ a 1)を確保す る場合に有効である。その理由は、表裏の導体層には、その上に形成するビルドアツ プ層との電気的接続を取るためスルーホールランドが必須となる。もし、表裏の導体 層の厚みが厚 、と、スルーホールランドと他のスルーホールランドまたは他の導体回 路との絶縁信頼性を確保するためそれらの間の絶縁間隔を広くする必要があるので 、スルーホール間隔の狭ピッチ化が出来ないからである。また、多層コア基板の表裏 の導体厚を厚くすると、その上に形成する層間絶縁層にうねりが生じてしまうために、 インピーダンス整合することが出来なくなってしまう。
[0042] 多層コア基板の表層の導体層と内層の導体層をそれぞれ足した厚みが、コアの導 体層の厚みとなる。この場合、表層の導体層と内層の導体層とが電気的な接続があ り、かつ、 2箇所以上での電気的な接続があるものであるときに適用される。なお、パ ッド、ランド程度の面積であれば、その面積の導体層の厚みは、足した厚みとはなら ない。導体層とは、電源層或いはアース層であることが望ましい。
この場合は、 3層（表層 +内層）からなる多層コア基板でもよい。 3層以上の多層コ ァ基板でもよい。必要に応じて、多層コア基板の内層にコンデンサや誘電体層、抵 抗などの部品を埋め込み、形成させた電子部品収納多層コア基板を用いてもょ 、。
[0043] さらに、多層コア基板の内層の導体層を厚くしたとき、 ICチップの直下に該当の導 体層を配置したほうがよい。 ICチップの直下に配設させることにより、 ICチップと電源 層との距離を最短にすることができ、そのために、よりインダクタンスを低減することが できるのである。そのためにより効率よく電源供給がなされることとなり、特に 3回目の 電圧降下が解消されるのである。このときも、多層コア基板の導体層の厚みの和を α 1、層間絶縁層上の導体層の厚みを α 2に対して、 0；2< 0；1≤40 0；2でぁることが 望ましい。
[0044] 多層コア基板の内層の導体層の厚みを、層間絶縁層上の導体層よりも厚くする。こ れにより、多層コア基板の表面に薄い導体層を配置しても、内層の厚い導体層と足 すことで、コアの導体層として十分な厚みを確保できる。つまり、大容量の電源が供 給されたとしても、問題なく起動することができるため、誤作動や動作不良を引き起こ さない。このときも、多層コア基板の導体層の厚みの和を α 1、層間絶縁層上の導体 層の厚みを α 2に対して、 0；2< 0；1≤40 0；2でぁることが望ましぃ。
[0045] 図 28は、電源が ONされた瞬間から ICの電圧の時間的変化を示している。縦軸に I Cの電圧、横軸には時間経過を示している。図 28は、 1GHz以上の高周波 ICチップ を実装し、電源用のコンデンサを備えな 、プリント配線板をモデルにしたものである。 線 Bは、 1GHzの ICチップへの電圧の経時変化を示したものであり、線 Aは、 3GHz の ICチップへの電圧の経時変化を示したものである。その経時変化は、 ICチップが 起動し始めたとき、瞬時に大量の電源が必要となる。その供給が不足していると電圧 が降下する (X点、 X'点：1回目の電圧降下)。その後、ー且電圧が上昇した後、また 下がり（2回目の電圧降下）、更に、上昇した後、下がり（3回目の電圧降下）、以降は 小さな振幅を繰り返しながら徐々に電圧は上昇していく。し力しながら、電圧が降下し たときには、 ICチップの誤作動やエラーを引き起こしやすくなる。つまり、電源の供給 不足による ICチップの機能が十分に機能、起動しないがために起こる不具合である 。この電源不足（電圧降下）は ICチップの周波数は増えるにつれて、大きくなつてくる 。そのために、電圧降下を解消するためには、時間が掛カつてしまい、所望の機能、 起動を行うために、タイムラグが生じてしまう。
[0046] 図 29は、従来構造のプリント配線板および本発明のプリント配線板に、高周波の チップを実装したときの ICの電圧の時間的変化を示している。尚、 ICの電圧測定は、 直接測定できないので、プリント配線板において、測定できるよう測定回路を形成し た。 Aの多層コア（従来構造）は、 4層で、全てのスルーホールがダミーランドを有し、 かつ、電源用の各層の導体厚は全て同じで 15 mである（コア基板の電源層は 2層 、層間絶縁層上の導体厚みは 30 m)。 Bの多層コアは、 Aと同じく 4層であるが、表 層〖こ m、内層に 30 μ mの電源用導体層を有し、 IC直下の電源用スルーホール は、多層コアの内層のアース層において電源用スルーホール力 延出する導体回路 を有しておらず、 IC直下のアース用スルーホールは、多層コアの内層の電源層にお いてアース用スルーホール力 延出する導体回路を有していない。 Cは、 Bの多層コ ァにおいて、内層の導体厚を 75 /z mにしてある。多層コアの導体層は電源層とダラ ンド層が交互配置である。 A, B, Cとも上記多層コアに層間絶縁層と導体層を交互 にビルドアップした多層プリント配線板である。図 29より、本発明のスルーホールから 延出する導体回路を有しない多層コア構造にすることで、 1回目および 2回目の電圧 降下が改善されていることがわかる。そのために、 ICチップの機能、動作の不具合の 発生が少なくなることが言える。また、内層の導体厚を厚くすることで、更に、 1回目及 び 2回目の電圧降下が改善されて 、ることがわ力る。内層回路の厚みが 40— 150 ^ mの場合も 75 μ mと同様な結果であった。
[0047] なお、多層コア基板では、多層コア基板のすべての層の電源層の導体層の厚みが 、層間絶縁層上の導体層の厚みよりも厚いときでも、多層コア基板のすべての層の 電源層の導体層の厚みが、層間絶縁層上の導体層の厚みと同等もしくはそれ以下 のときでも、全ての層の導体の厚みを足した厚みの総和力 層間絶縁層上の導体層 の厚みより、厚くなつたときに、その効果を奏する。
発明を実施するための最良の形態
[0048] A.第 1実施例
(第 1実施例 1)
図 1一図 9を参照して本発明の第 1実施例 1に係る多層プリント配線板について説 明する。
先ず、第 1実施例 1に係る多層プリント配線板 10の構成について、図 8、図 9を参 照して説明する。図 8は、該多層プリント配線板 10の断面図を、図 9は、図 8に示す多 層プリント配線板 10に ICチップ 90を取り付け、ドータボード 94へ載置した状態を示し ている。図 8に示すように、多層プリント配線板 10では多層コア基板 30を用いている 。多層コア基板 30の表面側に導体回路 34、導体層 34P、裏面に導体回路 34、導体 層 34Eが形成されている。上側の導体層 34Pは、電源用のプレーン層として形成さ れ、下側の導体層 34Eは、アース用のプレーン層として形成されている。更に、多層 コア基板 30の内部の表面側に、内層の導体回路 16、導体層 16E、裏面に導体回路 16、導体層 16Pが形成されている。上側の導体層 16Eは、アース用のプレーン層と して形成され、下側の導体層 16Pは、電源用のプレーン層として形成されている。電 源用のプレーン層との接続は、スルーホールやバイァホールにより行われる。プレー ン層は、片側だけの単層であっても、 2層以上に配置したものでもよい。 2層一 4層で 形成されることが望まし ヽ。 5層以上では電気的な特性の向上が確認されて ヽな ヽこ と力 それ以上多層にしてもその効果は 4層と同等程度である。内層が 5層以上とな るとコア基板の厚みが厚くなるので逆に電気的特性が悪ィ匕する場合もある。特に、 2 層で形成されることが、多層コア基板の剛性整合という点において基板の伸び率が 揃えられるので反りが出にくいからである。多層コア基板 30の中央には、電気的に隔 絶された金属板 12が収容されている。（該金属板 12は、心材としての役目も果たして いるが、スルーホールやバイァホールなどどの電気な接続がされていない。主として 、基板の反りに対する剛性を向上させているのである。）該金属板 12に、絶縁榭脂層 14を介して表面側に、内層の導体回路 16、導体層 16E、裏面に導体回路 16、導体 層 16Pが、更に、絶縁榭脂層 18を介して表面側に導体回路 34、導体層 34Pが、裏 面に導体回路 34、導体層 34Eが形成されている。多層コア基板 30は、スルーホー ル 36を介して表面側と裏面側との接続が取られている。また、内層との電気的接続も 取られている。
[0049] 多層コア基板 30の表面の導体層 34P、 34Eの上には、バイァホール 60及び導体 回路 58の形成された層間榭脂絶縁層 50と、バイァホール 160及び導体回路 158の 形成された層間榭脂絶縁層 150とが配設されている。該バイァホール 160及び導体 回路 158の上層にはソルダーレジスト層 70が形成されており、該ソルダーレジスト層 70の開口部 71を介して、バイァホール 160及び導体回路 158にバンプ 76U、 76D が形成されている。
[0050] 図 9中に示すように、多層プリント配線板 10の上面側のハンダバンプ 76Uは、 IC チップ 90のランド 92へ接続される。更に、チップコンデンサ 98が実装される。一方、 下側の外部端子 76Dは、ドータボード 94のランド 96へ接続されている。この場合に おける外部端子とは、 PGA、 BGA,半田バンプ等を指している。
[0051] 第 1実施例 1の多層プリント配線板の製造工程
A.層間榭脂絶縁層の榭脂フィルムの作製
ビスフエノール A型エポキシ榭脂（エポキシ当量 455、油化シェルエポキシ社製ェピ コート 1001) 29重量部、クレゾ一ルノボラック型エポキシ榭脂（エポキシ当量 215、大 日本インキ化学工業社製 ェピクロン N— 673) 39重量部、トリァジン構造含有フエノ 一ルノボラック榭脂 (フエノール性水酸基当量 120、大日本インキ化学工業社製 フ エノライト KA— 7052) 30重量部をェチルジグリコールアセテート 20重量部、ソルベン トナフサ 20重量部に攪拌しながら加熱溶解させ、そこへ末端エポキシィ匕ポリブタジェ ンゴム（ナガセ化成工業社製 デナレックス R— 45EPT) 15重量部と 2—フエ-ルー 4、 5—ビス (ヒドロキシメチル)イミダゾール粉砕品 1. 5重量部、微粉砕シリカ 2. 5重量部 、シリコン系消泡剤 0. 5重量部を添加しエポキシ榭脂組成物を調製した。
得られたエポキシ榭脂組成物を厚さ 38 μ mの PETフィルム上に乾燥後の厚さが 50 μ mとなるようにロールコーターを用いて塗布した後、 80— 120°Cで 10分間乾燥さ せることにより、層間榭脂絶縁層用榭脂フィルムを作製した。
[0052] B.榭脂充填材の調製
ビスフエノール F型エポキシモノマー（油化シェル社製、分子量： 310、 YL983U) 10 0重量部、表面にシランカップリング剤がコーティングされた平均粒径が 1. で、 最大粒子の直径が 15 μ m以下の Si02球状粒子（アドテック社製、 CRS 1101-C E) 170重量部およびレべリング剤（サンノプコ社製 ペレノール S4) l. 5重量部を容 器にとり、攪拌混合することにより、その粘度が 23± 1°Cで 44一 49Pa' sの榭脂充填 材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、 2E4MZ- CN) 6. 5重量部を用いた。充填材用榭脂としては、他のエポキシ榭脂（例えば、ビス フエノール A型、ノボラック型など）、ポリイミド榭脂、フエノール榭脂などの熱硬化性榭 脂を用いてもよい。
[0053] C.多層プリント配線板の製造
図 8に示す多層プリント配線板 10の製造方法について図 1一図 7を参照して説明す る。
(1) <金属層の形成工程 >
図 1 (A)に示す厚さ 20— 400 mの間の内層金属層（金属板） 12に、表裏を貫通 する開口 12aを設ける（図 1 (B) )。第 1実施例では、 20 mの金属板を用いた。金属 層の材質としては、銅、ニッケル、亜鉛、アルミニウム、鉄などの金属が配合されてい るものを用いることができる。ここで、低熱膨張係数の 36合金や 42合金を用いるとコ ァ基板の熱膨張係数を ICの熱膨張係数に近づけることが可能となるので、熱ストレス を低減できる。開口 12aは、パンチング、エッチング、ドリリング、レーザなどによって 穿設する。場合によっては、開口 12aを形成した金属層 12の全面に電解めつき、無 電解めつき、置換めつき、スパッタによって、金属膜 13を被覆してもよい（図 1 (C) )。 なお、金属板 12は、単層でも、 2層以上の複数層でもよい。また、金属膜 13は、開口 12aの角部において、曲面を形成するほうが望ましい。それにより、応力の集中する ポイントがなくなり、その周辺でのクラックなどの不具合が引き起こしにくい。なお、金 属板 12はコア基板内に内蔵しなくてもよい。
[0054] (2) <内層絶縁層及び導体層の形成工程 >
金属層 12の全体を覆い、開口 12a内を充填するために、絶縁榭脂を用いる。形成 方法としては、例えば、厚み 30— 400 m程度の Bステージ状の榭脂フィルムで金 属板 12で挟んで（図 1 (D) )、さらに、その外側に 12— 275 mの銅箔を積層してか ら、熱圧着して硬化させ絶縁榭脂層 14及び導体層 16を形成することができる（図 1 ( E) )。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは閑口部分だけを塗 布して、その後、フィルムで形成してもよい。
材料としては、ポリイミド榭脂、エポキシ榭脂、フエノール榭脂、 BT榭脂等の熱硬化 性榭脂をガラスクロス、ァラミド不織布等の心材に含浸させたプリプレダを用いること が望ましい。それ以外にも榭脂を用いてもよい。第 1実施例では、 50 mのプリプレ グを用いた。
導体層 16を形成する方法は、金属箔上に、めっきなどで形成してもよい。
[0055] (3) <内層金属層の回路形成工程 >
2層以上にしてもよい。アディティブ法により金属層を形成してもよい。
テンティング法、エッチング工程等を経て、内層金属層 16から内層導体層 16、 16 P、 16Eを形成させた（図 1 (F) )。このときの内層導体層の厚みは、 10— 250 mで 形成させた。しカゝしながら、上述の範囲を超えてもよい。なお、第 1実施例では、内層 の電源用の導体層の厚みは、 厚である。この回路形成工程において、コア基 板の絶縁信頼性を評価できるよう、テストパターン (コア基板の絶縁抵抗評価用バタ ーン）として、導体幅 Z導体間の間隔 = 150 μ m/150 μ mの絶縁抵抗測定用の櫛 歯パターンを形成した。この時、 ICの電源と電気的に接続している電源用スルーホー ルが内層回路のグランド層を貫通する際、電源用スルーホール力 延出する配線パ ターンを有しなくてもよい。同様に、 ICのグランドと電気的に接続しているグランド用ス ルーホールも、内層回路の電源層を貫通する際、グランド用スルーホール力 延出 する配線パターンを有しなくてもよい。このような構造にすることで、スルーホールピッ チを狭くできる。また、スルーホールと内層回路間の間隔が狭ピッチとなるため、相互 インダクタンスが減少する。
[0056] (4) <外層絶縁層及び導体層の形成工程 >
内層導体層 16、 16P、 16Eの全体を覆い、およびその回路間の隙間を充填するた めに、絶縁榭脂を用いる。形成方法としては、（3)までで形成した途中基板の両面に 、例えば、厚み 30— 200 μ m程度の Βステージ状の榭脂フィルム、厚み 10— 275 μ mの金属箔の順で積層した後、熱圧着してから硬化させ、コア基板の外層絶縁榭脂 層 18及びコア基板最外導体層 34 αを形成させる（図 2 (B) )。場合によっては、塗布 、塗布とフィルム圧着の混合、もしくは開口部分だけを塗布して、その後、フィルムで 形成してもよい。加圧することで表面を平坦にすることができる。また、ガラスクロス、 ァラミド不織布を心材とする Βステージのプリプレダを用いてもょ 、。第 1実施例では、 200 /z m厚のプリプレダを用いた。金属箔を形成させる以外の方法として、片面銅張 積層板を積層させる。金属箔上に、めっきなどで 2層以上にしてもよい。アディティブ 法により金属層を形成してもよい。
[0057] (5) <スルーホールの形成工程 >
基板の表裏を貫通する開口径 50— 400 μ mのスルーホール用通孔 36 aを形成す る（図 2 (C) )。形成方法としては、ドリル、レーザもしくはレーザとドリルの複合により形 成させる（最外層の絶縁層の開口をレーザで行い、場合によっては、そのレーザでの 開口をターゲットマークとして用いて、その後、ドリルで開口して貫通させる)。形状と しては、直線状の側壁を有するものであることが望ましい。場合によっては、テーパ状 であってもよい。
[0058] スルーホールの導電性を確保するために、スルーホール用通孔 36 a内にめっき膜 22を形成し、表面を粗ィ匕した後（図 2 (D) )、充填榭脂 23を充填することが望ましい（ 図 2 (E) )。充填榭脂としては、電気的な絶縁されている榭脂材料、（例えば 榭脂成 分、硬化剤、粒子等が含有されているもの）、金属粒子による電気的な接続を行って いる導電性材料 (例えば、金、銅などの金属粒子、榭脂材料、硬化剤などが含有され ているもの。）のいずれかを用いることができる。充填後、仮乾燥して、基板表面の電 解銅めつき膜 22上に付着した余分な充填榭脂を研磨で除去し、 150°Cで 1時間乾 燥し完全硬化した。
めっきとしては、電解めつき、無電解めつき、パネルめつき（無電解めつきと電解めつ き）などを用いることができる。金属としては、銅、ニッケル、コノ レト、リン、等が含有し てもので形成されるのである。めっき金属の厚みとしては、 5— 30 mの間で形成さ れることが望ましい。
[0059] スルーホール用通孔 36 a内に充填する充填榭脂 23は、榭脂材料、硬化剤、粒子 など力もなるものを絶縁材料を用いることが望ましい。粒子としては、シリカ、アルミナ などの無機粒子、金、銀、銅などの金属粒子、榭脂粒子などの単独もしくは複合で配 合させる。粒径が 0. 1— 5 μ mのものを同一径もしくは、複合径のもの混ぜたものを 用いることができる。榭脂材料としては、エポキシ榭脂（例えば、ビスフエノール型ェポ キシ榭脂、ノボラック型エポキシ榭脂など)、フエノール榭脂などの熱硬化性榭脂、感 光性を有する紫外線硬化榭脂、熱可塑性榭脂などが単一もしくは混合したものを用 いることができる。硬化剤としては、イミダゾール系硬化剤、アミン系硬化剤などを用 いることができる。それ以外にも、硬化安定剤、反応安定剤、粒子等を含まれていて もよい。導電性材料を用いてもよい。この場合は、金属粒子、榭脂成分、硬化剤など 力もなるものが導電性材料である導電性ペーストとなる。場合によっては、半田、絶縁 榭脂などの絶縁材料の表層に導電性を有する金属膜を形成したものなどを用いても よい。めっきでスルーホール用通孔 36 α内を充填することも可能である。導電性べ 一ストは硬化収縮がなされるので、表層に凹部を形成してしまうことがあるからである
[0060] (6) <最外層の導体回路の形成工程 >
全体にめつき膜を被覆することで、スルーホール 36の直上に蓋めつき 25を形成し てもよい（図 3 (A) )。その後、テンティング法、エッチング工程等を経て、外層の導体 回路 34、 34P、 34Eを形成する（図 3 (B) )。これにより、多層コア基板 30を完成する 。なお、第 1実施例では、多層コア基板の表面の電源用の導体層の厚みは、 15 m 厚である。
このとき、図示されて!ヽな ヽが多層コア基板の内層の導体層 16等との電気接続を、 バイァホールやブラインドスルーホール、ブラインドバイァホールにより行ってもよ！、。
[0061] (7)導体回路 34を形成した多層コア基板 30を黒化処理、および、還元処理を行 ヽ、 導体回路 34、導体層 34P、 34Eの全表面に粗ィ匕面 34 18を形成する（図 3 (C) )。
[0062] (8)多層コア基板 30の導体回路非形成部に榭脂充填材 40の層を形成する（図 4 (A ) )。
[0063] (9)上記処理を終えた基板の片面を、ベルトサンダー等の研磨により、導体層 34P、 34Eの外縁部に榭脂充填材 40が残らないように研磨し、次いで、上記研磨による傷 を取り除くため、導体層 34P、 34Eの全表面 (スルーホールのランド表面を含む）にバ フ等でさらに研磨を行った。このような一連の研磨を基板の他方の面についても同様 に行った。次いで、 100°Cで 1時間、 150°Cで 1時間の加熱処理を行って榭脂充填 材 40を硬化した（図 4 (B) )。
また、導体回路間の榭脂充填を行わなくてもよい。この場合は、層間絶縁層などの榭 脂層で絶縁層の形成と導体回路間の充填を行う。
[0064] (10)上記多層コア基板 30に、エッチング液を基板の両面にスプレイで吹きつけて、 導体回路 34、導体層 34P、 34Eの表面とスルーホール 36のランド表面をエッチング 等により、導体回路の全表面に粗化面 36 βを形成した（図 4 (C) )。
[0065] (11)多層コア基板 30の両面に、層間榭脂絶縁層用榭脂フィルム 50 γを基板上に 載置し、仮圧着して裁断した後、さらに、真空ラミネーター装置を用いて貼り付けるこ とにより層間榭脂絶縁層を形成した (図 5 (Α) )。
[0066] (12)次に、波長 10. 4 μ mの C02ガスレーザにて、ビーム径 4. Omm、トップハット モード、パルス幅 3. 0—7. 9 ^秒、マスクの貫通孔の径 1. 0—5. Omm、 1一 3ショッ トの条件で層間榭脂絶縁層に、直径 80— 100 μ mのバイァホール用開口 50aを形 成した（図 5 (B) )。 [0067] (13)基板 30を、 60gZlの過マンガン酸を含む 80°Cの溶液に 10分間浸漬し、バイァ ホール用開口 50aの内壁を含む層間榭脂絶縁層 50の表面に粗ィ匕面 50 aを形成し た（図 5 (C) )。粗化面は 0. 1— 5 /z mの間で形成した。
[0068] (14)次に、上記処理を終えた基板 30を、中和溶液 (シプレイ社製）に浸漬してから 水洗いした。さらに、粗面化処理 (粗ィ匕深さ 3 m)した該基板の表面に、パラジウム 触媒を付与することにより、層間榭脂絶縁層の表面およびバイァホール用開口の内 壁面に触媒核を付着させた。
[0069] (15)次に、無電解銅めつき水溶液中に、触媒を付与した基板を浸漬して、粗面全体 に厚さ 0. 6— 3. 0 mの無電解銅めつき膜を形成し、バイァホール用開口 50aの内 壁を含む層間榭脂絶縁層 50の表面に無電解銅めつき膜 52が形成された基板を得 る（図 5 (D) )。
無電解銅めつき液
硫酸銅：0. O3mol/1
EDTA: 0. 200mol/l
Figure imgf000026_0001
NaOH : 0. lOOmol/L
α、 αしビピジジル： lOOmgZl
ポリエチレングリコール： 0. lOg/1
めっき条件
34°Cの液温で 40分
[0070] (16)無電解銅めつき膜 52が形成された基板に市販の感光性ドライフィルムを張り付 け、マスクを載置して露光したのち、現像処理することにより、めっきレジスト 54を設け た（図 6 (A) )。なお、この層間絶縁層上の一部に、多層コア基板の導体厚により発生 する層間絶縁層のうねりの影響を評価するために、めっき形成後の配線パターン (最 小線間、線幅形成能力評価パターン)が導体幅 Z導体間の間隔 = 5Ζ5 ;ζ ΐη、 7. 5 /7. 5 /ζ πι、 10/10 ^ m, 12. 5/12. 5 m、 15/15となるようにめつきレジストを 形成した。めっきレジストの厚みは、 10— 30 mの間を用いた。
[0071] (17)ついで、基板 30に電解めつきを施し、めっきレジスト 54非形成部に、厚さ 5— 2 0 μ mの電解銅めつき膜 56を形成した（図 6 (B) )。
〔電解めつき液〕
硫酸 2. 24 mol/1
硫酸銅 0. 26 mol/1
添加剤 19. 5 ml/1
(アトテックジャパン社製、カバラシド GL)
〔電解めつき条件〕
電流密度 1 AZdm2
時間 90± 5 分
温度 22 ± 2 °C
[0072] (18)さらに、めっきレジストを 5%程度の KOHで剥離除去した後、そのめつきレジスト 下の無電解めつき膜を硫酸と過酸ィ匕水素との混合液でエッチング処理して溶解除去 し、独立の導体回路 58及びバイァホール 60とした（図 6 (C) )。
[0073] (19)ついで、上記（12)と同様の処理を行い、導体回路 58及びバイァホール 60の 表面に粗ィ匕面 58 α、 60 αを形成した。本実施例の層間絶縁層上の導体層の厚み は 20 mであつた（図 6 (D) )。
[0074] (20)上記（11)一（19)の工程を繰り返すことにより、さらに上層の導体回路を形成し 、多層配線板を得た (図 7 (A) )。
[0075] (21)次に、多層配線基板の両面に、市販のソルダーレジスト組成物 70を 12— 30 mの厚さで塗布し、 70°Cで 20分間、 70°Cで 30分間の条件で乾燥処理を行った後（ 図 7 (B) )、ソルダーレジスト開口部のパターンが描画された厚さ 5mmのフォトマスク をソルダーレジスト層 70に密着させて 1000mj/cm2の紫外線で露光し、 DMTG溶 液で現像処理し、 200 μ mの直径の開口 71を形成した（図 7 (C) )。
そして、さらに、 80°Cで 1時間、 100°Cで 1時間、 120°Cで 1時間、 150°Cで 3時間 の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、そ の厚さが 10— 25 μ mのソルダーレジストパターン層を形成した。
[0076] (22)次に、ソルダーレジスト層 70を形成した基板を、無電解ニッケルめっき液に浸 漬して、開口部 71に厚さ 5 mのニッケルめっき層 72を形成した。さらに、その基板 を無電解金めつき液に浸漬して、ニッケルめっき層 72上に、厚さ 0. 03 μ mの金めつ き層 74を形成した（図 7 (D) )。ニッケル-金層以外にも、スズ、貴金属層（金、銀、パ ラジウム、白金など）の単層を形成してもよい。
[0077] (23)この後、基板の ICチップを載置する面のソルダーレジスト層 70の開口 71に、ス ズ^ 0を含有する半田ペーストを印刷し、さらに他方の面のソルダーレジスト層の開 口にスズーアンチモンを含有する半田ペーストを印刷した後、 200°Cでリフローするこ とにより外部端子を形成し、はんだバンプを有する多層プリント配線板を製造した（図 8)。
[0078] 半田バンプ 76Uを介して ICチップ 90を取り付け、チップコンデンサ 98を実装する。
そして、外部端子 76Dを介してドータボード 94へ取り付ける（図 9)。
[0079] 上述した第 1実施例一 1に準じて、第 1実施例一 2—第 1実施例一 28と第 1比較例一 1 一第 1比較例— 3を作製した。但し、それぞれの実施例、比較例において、コア基板 の導体層の厚み、コア基板の導体層の層数、ダミーランドを有しないスルーホール数 、ダミーランドを有しない領域、層間絶縁層上の導体層の厚みを変えた。内層の導体 層の厚みを変更する場合は、図 1 (E)において、銅箔の厚みを変更した。コア基板の 表裏の導体層の厚みを変える場合は、図 2 (B)における銅箔の厚み、図 2 (D)、図 3 ( A)におけるめっき厚みを変更した。コア基板の導体層の層数を変更する場合は、図 2 (B)の工程後に、回路形成、回路表面の粗化、プリプレダと銅箔の積層を所定回数 繰り返すことで行った。ダミーランドを有しな 、スルーホール数やダミーランドを有しな V、領域を変更する場合は、図 1 (F)の回路形成 (テンティング法)時お 、て、銅箔をェ ツチングするためのエッチングレジスト形成時の露光マスクを変更することで行った（ 図 19、図 38参照、図 19ではダミーランドが無い例、図 38はダミーランドが全てある 例である)。層間絶縁層上の導体層の厚みを変更する場合は、図 6 (B)において、め つき厚みを変更することで行った。
以下に、各実施例と比較例のコアの層数、電源用導体層の厚み、層間絶縁層上の 導体層の厚み、ダミーランドを有しないスルーホール数、その領域等を示す。
[0080] (第 1実施例— 1)
4層コア基板の内層の電源用導体層の厚み： 25 m 4層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 40 m 層間絶縁層上の導体層の厚み： 20 /z m
[0081] (第 1実施例 2)
4層コア基板の内層の電源用導体層の厚み： 15 m 4層コア基板表層の電源用導体層の厚み： 9 m コア基板の電源用の導体層の厚みの和： 24 m 層間絶縁層上の導体層の厚み： 20 /z m
[0082] (第 1実施例 3)
4層コア基板の内層の電源用導体層の厚み: 45 m 4層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 60 m 層間絶縁層上の導体層の厚み： 20 /z m
[0083] (第 1実施例 4)
4層コア基板の内層の電源用導体層の厚み： 60 m 4層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 75 m 層間絶縁層上の導体層の厚み： 20 /z m
[0084] (第 1実施例 5)
14層コア基板の各内層の電源用導体層の厚み： 100 μ m 14層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 615 m 層間絶縁層上の導体層の厚み： 20 /z m
[0085] (第 1実施例 6)
18層コア基板の各内層の電源用導体層の厚み： 100 μ m 18層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 815 m 層間絶縁層上の導体層の厚み： 20 /z m [0086] (第 1実施例 7)
4層コア基板の内層の電源用導体層の厚み： 15 m
4層コア基板表層の電源用導体層の厚み: 45 m
コア基板の電源用の導体層の厚みの和： 60 m
層間絶縁層上の導体層の厚み： 20 /z m
[0087] (第 1実施例 8)
4層コア基板の内層の電源用導体層の厚み： 15 m
4層コア基板表層の電源用導体層の厚み： 60 m
コア基板の電源用の導体層の厚みの和： 75 m
層間絶縁層上の導体層の厚み： 20 /z m
[0088] (第 1実施例 9)
4層コア基板の内層の電源用導体層の厚み： 50 m
4層コア基板表層の電源用導体層の厚み： 15 m
コア基板の電源用の導体層の厚みの和： 65 m
層間絶縁層上の導体層の厚み： 20 /z m
[0089] (第 1実施例 10)
4層コア基板の内層の電源用導体層の厚み： 150 m
4層コア基板表層の電源用導体層の厚み： 15 m
コア基板の電源用の導体層の厚みの和： 165 μ m
層間絶縁層上の導体層の厚み： 20 /z m
尚、上記（4)の〈外層絶縁層及び導体層の形成〉工程において、 300 /z m厚のプリプ レグを用いた。
[0090] (第 1実施例 11)
4層コア基板の内層の電源用導体層の厚み： 175 μ m
4層コア基板表層の電源用導体層の厚み： 15 m
コア基板の電源用の導体層の厚みの和： 190 m
層間絶縁層上の導体層の厚み： 20 /z m
尚、上記（4)の〈外層絶縁層及び導体層の形成〉工程において、 300 /z m厚のプリプ レグを用いた。
[0091] (第 1実施例 12)
4層コア基板の内層の電源用導体層の厚み： 200 m
4層コア基板表層の電源用導体層の厚み： 15 m
コア基板の電源用の導体層の厚みの和： 215 μ m
層間絶縁層上の導体層の厚み： 20 /z m
尚、上記（4)の〈外層絶縁層及び導体層の形成〉工程において、 300 /z m厚のプリプ レグを用いた。
[0092] (第 1実施例 13)
第 1実施例— 3において、電源用スルーホールとグランド用スルーホールの一部を、 上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルー ホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホー ル数は、全電源用スルーホールに対して 50%、ダミーランドを有しないグランド用ス ルーホール数は、全グランド用スルーホールに対して 50%とした。
[0093] (第 1実施例 14)
第 1実施例ー3において、 IC直下部の全電源用スルーホールと全グランド用スルー ホールを、上記（3) <内層金属層の回路形成工程〉中で示したダミーランドを有し な 、スルーホールとした。
[0094] (第 1実施例 15)
第 1実施例— 9において、電源用スルーホールとグランド用スルーホールの一部を、 上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルー ホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホー ル数は、全電源用スルーホールに対して 50%、ダミーランドを有しないグランド用ス ルーホール数は、全グランド用スルーホールに対して 50%とした。
[0095] (第 1実施例 16)
第 9実施例— 9にお 、て、 IC直下部の全電源用スルーホールと全グランド用スルーホ ールを、上記（3) <内層金属層の回路形成工程〉中で示したダミーランドを有しな いスルーホールとした。 [0096] (第 1実施例 17)
第 1実施例 4において、電源用スルーホールとグランド用スルーホールの一部を、 上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルー ホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホー ル数は、全電源用スルーホールに対して 50%、ダミーランドを有しないグランド用ス ルーホール数は、全グランド用スルーホールに対して 50%とした。
[0097] (第 1実施例 18)
第 1実施例— 4にお 、て、 IC直下部の全電源用スルーホールと全グランド用スルー ホールを、上記（3)く内層金属層の回路形成工程 >中で示したダミーランドを有し な 、スルーホールとした。
[0098] (第 1実施例 19)
第 1実施例—10において、電源用スルーホールとグランド用スルーホールの一部を 、上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスル 一ホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホ ール数は、全電源用スルーホールに対して 50%、ダミーランドを有しないグランド用 スルーホール数は、全グランド用スルーホールに対して 50%とした。
[0099] (第 1実施例 20)
第 1実施例— 10において、 IC直下部の全電源用スルーホールと全グランド用スル 一ホールを、上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有 しな!/、スルーホールとした。
[0100] (第 1実施例 21)
第 1実施例 11にお V、て、電源用スルーホールとグランド用スルーホールの一部を 、上記（3)く内層金属層の回路形成工程 >中で示したダミーランドを有しな!/ヽスル 一ホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホ ール数は、全電源用スルーホールに対して 50%、ダミーランドを有しないグランド用 スルーホール数は、全グランド用スルーホールに対して 50%とした。
[0101] (第 1実施例 22)
第 1実施例 11にお V、て、 IC直下部の全電源用スルーホールと全グランド用スル 一ホールを、上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有 しな!/、スルーホールとした。
[0102] (第 1実施例 23)
第 1実施例— 12において、電源用スルーホールとグランド用スルーホールの一部を 、上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスル 一ホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホ ール数は、全電源用スルーホールに対して 50%、ダミーランドを有しないグランド用 スルーホール数は、全グランド用スルーホールに対して 50%とした。
[0103] (第 1実施例 24)
第 1実施例— 12において、 IC直下部の全電源用スルーホールと全グランド用スル 一ホールを、上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有 しな!/、スルーホールとした。
[0104] (第 1実施例 25)
第 1実施例— 7において、電源用スルーホールとグランド用スルーホールの一部を、 上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルー ホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホー ル数は、全電源用スルーホールに対して 50%、ダミーランドを有しないグランド用ス ルーホール数は、全グランド用スルーホールに対して 50%とした。
[0105] (第 1実施例 26)
第 1実施例— 7にお ヽて、 IC直下部の全電源用スルーホールと全グランド用スルー ホールを、上記（3) <内層金属層の回路形成工程〉中で示したダミーランドを有し な 、スルーホールとした。
[0106] (第 1実施例 27)
6層コア基板の各内層の電源用導体層の厚み： 32. 5 m
6層コア基板表層の電源用導体層の厚み： 15 m
コア基板の電源用の導体層の厚みの和： 80 m
層間絶縁層上の導体層の厚み： 20 /z m
[0107] (第 1実施例 28) 4層コア基板の内層の電源用導体層の厚み： 125 μ m
4層コア基板表層の電源用導体層の厚み： 15 m
コア基板の電源用の導体層の厚みの和： 140 m
層間絶縁層上の導体層の厚み： 20 /z m
[0108] (第 1実施例 29)
第 1実施例— 27において、電源用スルーホールとグランド用スルーホールの一部を
、上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスル 一ホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホ ール数は、全電源用スルーホールに対して 50%、ダミーランドを有しないグランド用 スルーホール数は、全グランド用スルーホールに対して 50%とした。
[0109] (第 1実施例 30)
第 1実施例— 29において、 IC直下部の全電源用スルーホールと全グランド用スル 一ホールを、上記（3) <内層金属層の回路形成工程 >中で示したダミーランドを有 しな!/、スルーホールとした。
[0110] (第 1比較例 1)
4層コア基板の内層の電源用導体層の厚み： 10 μ m
4層コア基板表層の電源用導体層の厚み： 10 m
コア基板の電源用の導体層の厚みの和： 20 m
層間絶縁層上の導体層の厚み： 20 /z m
(第 1比較例 2)
18層コア基板の各内層の電源用導体層の厚み： 100 μ m
18層コア基板表層の電源用導体層の厚み: 40 m
コア基板の電源用の導体層の厚みの和： 840 m
層間絶縁層上の導体層の厚み： 20 /z m
(第 1比較例 - 3)
22層コア基板の各内層の電源用導体層の厚み： 100 μ m
22層コア基板表層の電源用導体層の厚み： 15 m
コア基板の電源用の導体層の厚みの和： 1015 μ m 層間絶縁層上の導体層の厚み： 20 /z m
尚、第 1実施例、第 1比較例の多層プリント配線板において、ダミーランドに関する 記述がな 、ものは、全てのスルーホールがダミーランドを有して!/、る。
[0111] 第 1実施例一 1一第 1実施例一 12、第 1実施例一 27、 28と第 1比較例 1一第 1比較 例— 3の多層プリント配線板に周波数 3. 1GHzの ICチップを実装して、同じ量の電源 を供給して、起動させたときの電圧の降下した量 (複数発生する電圧降下のうち 3回 目に相当する降下量)を測定した。なお、 ICにおいて ICの電圧を直接測定することは 出来ないので、プリント配線板上に測定可能な回路を形成して、 ICの電圧を測定した 。このときの電圧降下量の値、図 13,図 15に示した。電源電圧 1. OVのときの変動し た電圧降下量の値である。
また、第 1実施例 - 1一第 1実施例 - 12、第 1実施例 - 28と第 1比較例 - 1一第 1比較 例— 3のプリント配線板に、 HAST試験（85°C、湿度 85%、 3, 3V印カロ）を行った。な お、被評価パターンは、コア基板に形成した絶縁抵抗評価用テストパターンである。 その結果を図 13に示す。試験時間は、 115hrで、合格は、 115時間後の絶縁抵抗 値が 107 Ω以上であり、それを下回ると不良である。
また、第 1実施例 3、 4、 7、 8は、プリント配線板作成中において、最小線間、線幅 形成能力評価パターン (第 1実施例 1の上記（16)工程参照）の評価を行った。この 結果を、形成能力として図 14中に示す。図中で〇はショートなし、 Xは隣り合う配線 でショートがあったことを表して 、る。
[0112] 様々な α ΐΖ α 2に対して、電圧降下量と HAST後の絶縁抵抗の結果を図 13、 図 15に示す。 HAST試験後の結果は、合格が〇、不良は Xで記載した。また、様々 な α 1Z α 2に対しての電圧降下量をグラフ化したものを図 17に示す。
[0113] 図 13、図 15の結果において、電源電圧 1. OVのとき、変動許容範囲が ± 10%(3 回目の電圧降下量)であれば、電圧の挙動が安定していることになり、 ICチップの誤 動作などを引き起こさない。つまり、この場合、電圧降下量が 0. IV以内であれば、 電圧降下による ICチップへの誤動作等を引き起こさないことになる。従って、 0. 09V 以下であれば、安定性が増すことになる。それ故に、（多層コア基板の電源用の導体 層の厚みの和 Ζ層間絶縁層上の導体層の厚み）の比が 1. 0を越えるのが良いので ある。さらに、 1. 2≤ (多層コア基板の電源用の導体層の厚みの和 Z層間絶縁層上 の導体層の厚み）≤ 40の範囲であれば、変動許容範囲内である。
し力しながら、その値が 8. 25を越えると上昇し始め、 40を越えると、電圧降下量が 0. IVを越えてしまう。これは、多層コア基板の導体層が厚くなつたり、内層の層数が 増えるたりして、スルーホール長が長くなり ICへの電源供給に時間を要するようにな るためと推察している。
[0114] しかしながら、（多層コア基板の電源用の導体層の厚みの和 Z層間絶縁層上の導 体層の厚み）が上述の範囲であっても、 1層のみの導体層を厚くした第 1実施例—11 , 12は、コア基板の絶縁信頼性がその他の実施例よりも劣っていて不良であった（図 13参照）。このことから、 1層のみを厚くするのではなぐコアを多層化して電源用の 導体層の厚みの和を上述の範囲にすることで、高周波の ICを搭載しても誤動作が発 生せず、絶縁信頼性に優れたプリント配線板とすることができることがわかる。
[0115] なお、第 1実施例- 11, 12のコア基板の絶縁性評価用テストパターンを解析したと ころ、線間の間隔が狭くなつていた。これが原因で絶縁抵抗は規格を下回ったと推察 している。また、図 14の第 1実施例— 3、 4と第 1実施例— 7、 8の比較により多層コア基 板の表裏の導体層の厚みが内層の導体層の厚みより薄い方がよいこともわかる。こ れは、表裏に厚い導体層を形成すると、その影響で層間剤力^ねつてしまうため、層 間絶縁層上に微細な配線を形成できないからである。
[0116] 第 1実施例 1一 12、 27、 28、第 1比較例— 1一 3にしたがって製造した多層プリン ト配線板について、以下に説明するような方法によって、搭載した ICチップに誤動作 があるかどうかを確認した。
ICチップとしては、以下の No.1— 3から選ばれるいずれか 1の ICチップを各多層プ リント配線板に実装し、同時スイッチングを 100回行って誤動作の有無を評価した。 それらの結果を図 15に示す。
No.l:駆動周波数: 3.06GHz、バスクロック (FSB) : 533MHz
No.2:駆動周波数: 3.2GHz、バスクロック (FSB)： 800MHz
No.3:駆動周波数: 3.46GHz、バスクロック (FSB) : 1066MHz
[0117] No.lの ICチップを実装した結果より、 0；17 0：2の比率が1. 2— 40の範囲であれ ば、 ICに誤動作が観察されないことが分かる。これは、電源層の導体抵抗が低いた め、 ICへの電源供給が瞬時に行われているからと推察している。 No.2の ICチップを 実装した結果より、 ICの駆動周波数がより高速になると、より短時間に ICへ電源供給 する必要があるので、より好適な範囲が存在することがわかる。多層コアにおける内 層の導体層が厚い第 1実施例 11、 12や内層の層数が多い第 1実施例- 5, 6にお いて誤動作が発生した理由としては、コア基板が厚くなることによる電源供給遅延以 外に、信号が信号用スルーホール (ICの信号回路と電気的に接続しているスルーホ ール (図示せず) )を伝達する際に劣化して 、る可能性もあると推察して 、る。信号用 スルーホール力 S4層コアを貫通する場合、該スルーホールは、上力 絶縁層（図 9に おける表層の電源層と内層のグランド層の間の絶縁層）、グランド層、絶縁層（図 9に おける内層のグランド層と内層の電源層の間の絶縁層）、電源層、絶縁層（図 9にお ける内層の電源層と裏面のグランド層の間の絶縁層）を貫通する。信号配線は、周囲 のグランドや電源の有無などによりインピーダンスが変化するため、例えば、表層の 電源層とグランド層の間の絶縁層とグランド層との界面を境にしてインピーダンスの値 が異なる。そのため、その界面において信号の反射が起こる。同様なことが他の界面 でも起こる。このようなインピーダンスの変化量は、信号用スルーホールとグランド層、 電源層との距離が近いほど、グランド層、電源層の厚みが厚いほど、界面の数が多 いほど大きくなる力も第 1実施例— 5、 6、 11、 12では誤動作が発生したと推察してい る (信号用スルーホールとその周囲の電源層、グランド層、絶縁層の模式図と信号が 反射する界面 (Xl、 X2、 X3, X4)は図 39にも示した)。また、第 1実施例一 1, 2の誤 動作の理由は、電源層の厚みの和が少な 、ためと推察して 、る。
No.3の ICを実装した結果より、さらに ICが高速ィ匕すると、内層に厚い導体層を有し ていて、 α ΐΖ α 2が 3— 7である 4層コアにすることが効果的であることがわかる。こ れは、短時間での電源供給と信号劣化の防止を同時に達成できるからと推察してい る。また、第 1実施例- 3, 4と第 1実施例- 7, 8の比較から、電気的にも内層に厚い導 体層を配設することが有利である事が分る。これは、内層に厚い導体層を有するため 、電源用スルーホールと内層のグランド層間及びグランド用スルーホールと内層の電 源層間における相互作用によりインダクタンスが小さくなるためと推察している。 [0119] 第 1実施例— 13— 26にしたがって製造した多層プリント配線板について、以下に説 明するような方法によって、搭載した ICチップに誤動作があるかどうかを確認した。
ICチップとしては、以下の No.1— 3から選ばれるいずれか 1の ICチップを各多層プ リント配線板に実装し、同時スイッチングを 100回行って誤動作の有無を評価した。 それらの結果を図 16に示す。図中で用いられて!/、る THはスルーホールの略であ る。
No.l:駆動周波数: 3.06GHz、バスクロック (FSB) : 533MHz
No.2:駆動周波数: 3.2GHz、バスクロック (FSB)： 800MHz
No.3:駆動周波数: 3.46GHz、バスクロック (FSB) : 1066MHz
[0120] 第 1実施例一 10、 27と第 1実施例— 19, 20、 29、 30を比較すると、ダミーランドを 有しな 、スルーホールとすることで ICの誤動作が発生し難くなつて 、ることが分かる。 これは、ダミーランドを有しない分、電位が逆のスルーホールと内層の導体層が近接 したため、相互インダクタンスが減少したためと推察している。あるいは、電気は導体 の表面を流れやすいため、ダミーランドがない分、電気の流れにおける配線長が短く なったためと推察している。
第 1実施例— 3, 4、 13、 14、 17、 18、 28のプリント配線板を、高温'高湿（85度 · 85 %)環境下に 100時間放置した。その後、それぞれのプリント配線板に上述した No.3 の ICチップを実装し、同時スイッチングを行ない誤動作の有無を確認した。第 1実施 例- 3以外は誤動作しな力つた。高温 ·高湿試験により、導体層の抵抗が大きくなつた ため、第 1実施例— 3では、誤動作が発生したと推察している。その他の実施例も同 様に、抵抗は上昇するが、第 1実施例- 3に対して、その他は導体層の厚みが厚い、 もしくは、ダミーランドを有しないスルーホールとなっているため、第 1実施例一 3よりィ ンダクタンスが低いから誤動作が発生しな力つたと推察している。従って、内層の導 体層の厚みは、さら〖こ、 60 m— 125 m力 S好ましいと思われる。以上より、多層コア とすると、内層の導体厚みとダミーランドを有しないスルーホールとすことは相互に影 響し合って 、ると推察できる。
[0121] B.第 2実施例
図 18—図 25を参照して本発明の第 2実施例— 1に係る多層プリント配線板につい て説明する。
先ず、第 2実施例 1に係る多層プリント配線板 10の構成について、図 22、図 23を 参照して説明する。図 22は、該多層プリント配線板 10の断面図を、図 23は、図 22に 示す多層プリント配線板 10に ICチップ 90を取り付け、ドータボード 94へ載置した状 態を示している。図 22に示すように、多層プリント配線板 10では多層コア基板 30を 用いている。多層コア基板 30の表裏には、信号回路 34S、電源回路 34P、アース回 路 34Eが形成されている。更に、多層コア基板 30の内部の表面側に、内層のアース 回路 16E及び信号回路 16S1、裏面に電源回路 16P及び信号回路 16S2が形成さ れている。上側のアース回路 16Eは、アース用のプレーン層として形成され、下側の 電源回路 16Pは、電源用のプレーン層として形成されている。プレーン層は、片側だ けの単層であっても、 2層以上に配置したものでもよい。 2層一 4層で形成されること が望ましい。 4層を越えるとコアの厚みが厚くなるため、電気的な特性の向上が確認 されて 、な 、ことからそれ以上多層にしてもその効果は 4層と同等程度である。逆に 悪化する場合もある。特に、 2層で形成されることが、スルーホール長が短くなる点と 多層コア基板の剛性整合という点において基板の伸び率が揃えられるので反りが出 にくいからである。多層コア基板 30の中央に、電気的に隔絶された金属板を収容し てもよい。該金属板は、心材としての役目も果たしている力 スルーホールやバイァホ ールなどどの電気な接続がされていない。主として、基板の反りに対する剛性を向上 させているのである。多層コア基板 30は、 ICの信号回路、アース回路、電源回路と 電気的に接続している信号用スルーホール（図示せず）、アース用スルーホール 36 E、電源用スルーホール 36Pを介して内層及び表面側と裏面側との接続が取られて いる。
多層コア基板 30の表面の電源回路 34P、アース回路 34E、信号回路 34Sの上に は、バイァホール 60及び導体回路 58の形成された層間絶縁層 50と、バイァホール 1 60及び導体回路 158の形成された層間絶縁層 150とが配設されている。該バイァホ ール 160及び導体回路 158の上層にはソルダーレジスト層 70が形成されており、該 ソルダーレジスト層 70の開口部 71を介して、バイァホール 160及び導体回路 158に バンプ 76U、 76Dが形成されている。 [0123] 図 23中に示すように、多層プリント配線板 10の上面側のハンダバンプ 76Uは、 IC チップ 90のランド 92へ接続される。更に、チップコンデンサ 98が実装される。一方、 下側の外部端子 76Dは、ドータボード 94のランド 96へ接続されている。この場合に おける外部端子とは、 PGA、 BGA,半田バンプ等を指している。
[0124] 図 25 (A)は、図 22中の X3— X3横断面、即ち、内層のアース用プレーン層 16Eの 平面を示し、図 25 (B)は、 X2— X2横断面、即ち、内層の電源用プレーン層 16Pの平 面を示している。ここで、図 22と、図 25 (A)、（B)とは、配置が一致していないのは、 図 22が多層プリント配線板の縦構造を模式的に示しているためである。
図 25 (A)に示すように多層プリント配線板 30では、電源用のスルーホール 36Pが 、多層コアにおける内層のアース用プレーン層 16Eを貫通する際、アース用プレーン 層 16E内において、電源用スルーホール 36Pは、そのスルーホールから延出してい るランド等の導体回路を有していない。電源用スルーホール 36Pは、アース用プレー ン層 16Eに設けられた抜き 35に配置される。図 25 (B)に示すように該アース用スル 一ホール 36Eは、電源用プレーン層 16Pを貫通するアース用スルーホール 36Eも同 様で、アース用スルーホール 36Eが内層の電源用プレーン層 16Pを貫通する際、電 源用プレーン層 16P内において、アース用スルーホール 36Eは、抜き 35内に配置さ れ、そのスルーホール力 延出しているランド等の導体回路を有していない。このよう なコア構造とすることにより、電源用スルーホールとアース用スルーホール間、コアの 水平方向における電源用スルーホールとアース用プレーン層間、および、コアの水 平方向におけるアース用スルーホールと電源用プレーン層間の間の間隔を狭くする ことが可能となり、相互インダクタンスを減少させることが可能となる。また、スルーホ ールがダミーランドを有しないため、電源用プレーン層及びアース用プレーン層の導 体面積を多くすることが可能となる。それにより、図 28、図 29を参照して上述した 1回 目と 2回目の電圧降下を減少させることが可能となるため、電源不足が起き難くなり、 より高周波領域の ICチップを実装したとしても初期起動における誤動作やエラーなど を引き起こさない。
[0125] 図 25では、多層コア基板のスルーホール力 電源用スルーホール 36Pとアース用 スルーホール 36Eとを交互に配置する構造になって!/、る。このような交互配置にする ことで、相互インダクタンスが減少し、 1回目と 2回目の電圧降下を減少することができ るカゝらである。
[0126] 但し、必ずしも全て交互に配置する必要はなぐ図 31 (A)、図 31 (B)に示すように 一部電源用スルーホール、アース用スルーホール同士が隣合ってもよい。図 31 (A) に示すように電源用スルーホール 36P、 36Pが隣り合った場合は、アース用プレーン 層 16E内で両者を電源回路 16P1で接続してもよいし、両者を接続せず、抜き 35中 にスルーホール 36Pを形成してもよい。図 31 (B)に示すようにアース用スルーホール 36E同士が隣り合った場合も同様である。抜き 35に形成した方がプレーン層の導体 体積が増すので好ましい。
[0127] 信号用スルーホールは、電源用プレーン層 16P及びアース用プレーン層 16Eと接 続しないので、電源用プレーン層 16P及びアース用プレーン層 16E内に、そのスル 一ホール力 延出する導体回路を設ける必要はないが、回路形成を行うスペースが あれば、いずれのプレーン層においても回路形成を行ってもよい。信号回路をコアで 配置しておくと、ビルドアップ層で配線を行うときにファイン化のためには有利になる。
[0128] 更に、多層コア基板 30の導体厚みは、内層の導体厚みが表層の導体厚み以上で あることが望ましい。多層コア基板 30表層の電源回路 34P、アース回路 34E、信号 回路 34Sは、厚さ 10— 60 /z mに形成され、内層の電源回路 16P、アース回路 16E、 信号回路 16S1、 16S2は、厚さ 10— 250 mに形成され、層間絶縁層 50上の導体 回路 58及び層間絶縁層 150上の導体回路 158は 5— 25 mに形成されている。多 層コア基板の内層の導体回路の厚みは、多層コア基板の表裏の導体回路の厚みの 2倍以上がより望ましい。
[0129] 第 2実施例 1の多層プリント配線板では、多層コア基板 30の電源層（導体層） 34P 、アース回路 34E、信号回路 34S、内層の電源回路 16P、アース回路 16Eを厚くす ることにより、多層コア基板の強度が増す。それにより多層コア基板自体を薄くしたと しても、反りや発生した応力を基板自体で緩和することが可能となる。
[0130] また、信号回路 34S、電源回路 34P、アース回路 34E、電源回路 16P、アース回路 16Eを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やす ことにより、導体での抵抗を低減することができる。 [0131] 更に、電源回路 34P、 16Pを電源層として用いることで、 ICチップ 90への電源の供 給能力が向上させることができる。そのため、該多層プリント基板上に ICチップを実 装したときに、 ICチップ一基板一電源までのインダクタンスを低減することができる。 そのために、初期動作における 3回目の電圧降下が小さくなるため、電源不足が起き 難くなり、そのためにより高周波領域の ICチップを実装したとしても、初期起動におけ る誤動作やエラーなどを引き起こすことがない。更に、アース回路 34E、 16Eをァー ス層として用いることで、 ICチップの信号、電力供給にノイズが重畳しなくなり、誤動 作やエラーを防ぐことができる。コンデンサを実装することにより、コンデンサ内の蓄 積されている電源を補助的に用いることができるので、電源不足を起しに《なる。特 に、 ICチップの直下に配設させることにより、その効果 (電源不足を起しに《する）は 顕著によくなる。その理由として、 ICチップの直下であれば、多層プリント配線板での 配線長を短くすることができるからである。
[0132] 第 2実施例 1では、多層コア基板 30は、内層に厚い電源回路 16P、アース回路 1 6Eを、表面に薄い電源回路 34P、アース回路 34Eを有し、内層の電源回路 16P、ァ ース回路 16Eと表面の電源回路 34P、アース回路 34Eとを電源層用の導体層、ァー ス用の導体層として用いる。即ち、内層側に厚い電源回路 16P、アース回路 16Eを 配置しても、導体回路を覆う絶縁層が形成されている。そのために、導体回路が起因 となって凹凸を相殺させることで多層コア基板 30の表面を平坦にすることができる。 このため、層間絶縁層 50、 150の導体回路 58、 158にうねりを生じせしめないように 、多層コア基板 30の表面に薄い電源回路 34P、アース回路 34Eを配置しても、内層 の電源回路 16P、アース回路 16Eと足した厚みでコアの導体層として十分な厚みを 確保することができる。うねりが生じないために、層間絶縁層上の導体層のインピー ダンスに不具合が起きない。電源回路 16P、 34Pを電源層用の導体層として、アース 回路 16E、 34Eをアース用の導体層として用いることで、多層プリント配線板の電気 特性を改善することが可能になる。また、図 34に示すように電位が逆のスルーホール と内層導体層の対向面積 (対向距離)が増大するので、さらに電気特性を改善できる
[0133] 更に、多層コア基板の内層の電源回路 16P、アース回路 16Eの厚みを、層間絶縁 層 50、 150上の導体回路 58、 158よりも厚くする。これにより、多層コア基板 30の表 面に薄いアース回路 34E、電源回路 34Pを配置しても、内層の厚い電源回路 16P、 アース回路 16Eと足すことで、コアの導体層として十分な厚みを確保できる。その比 率は、 1く（コアの内層の導体回路の厚み Z層間絶縁層の導体回路の厚み）≤40で あることが望ましい。 1. 2≤ (コアの内層の導体回路の厚み Z層間絶縁層の導体回 路の厚み）≤ 30であることがさらに望ましい。
[0134] また、多層コア基板内で電源回路 34Pと電源回路 16Pとの間の信号線 16S1を配 置することでマイクロストリップ構造を形成させることができる。同様に、アース回路 16 Eとアース回路 34Eとの間の信号線（図示せず、電源回路 16Pと同層）を配置するこ とでマイクロストリップ構造を形成させることができる。マイクロストリップ構造を形成さ せることにより、インダクタンスも低下し、インピーダンス整合を取ることができるのであ る。そのために、電気特性も安定化することができる。
[0135] 図 24は、第 2実施例— 1の改変例を示している。この改変例では、 ICチップ 90の直 下にコンデンサ 98を配置してある。このため、 ICチップ 90とコンデンサ 98との距離が 近く、 ICチップ 90へ供給する電源の電圧降下を防ぐことができる。
[0136] 引き続き、図 22に示す多層プリント配線板 10の製造方法について図 18—図 23を 参照して説明する。
[0137] C.多層プリント配線板の製造
多層コア基板の作成
(1) 厚さ 0. 6mmのガラスエポキシ榭脂または BT (ビスマレイミドトリアジン)榭脂から なる絶縁性基板 14の両面に 10— 250 mの銅箔 16がラミネートされている銅張積 層板 10を出発材料とした（図 18 (A) )。第 2実施例— 1では、 30 /z mの銅箔を使用し た。
[0138] (2) 続いて、サブトラクティブ法で銅箔 16に、 IC直下は、表面側を示す図 19 (A)に 表すように抜き 35内にダミーランドを有しな 、導体回路 16E、裏面側を示す図 19 (B )に表すように抜き 35にダミーランドを有しない導体回路 16Pを形成した。参考として 図 38に従来例を示す。従来例ではすべての抜き 35にダミーランド 16Dとなる回路 1 6DDがあって、該回路 16DD内にスルーホール用通孔 36を形成する。スルーホー ルを形成する位置には抜き（開口） 35を形成してある。通常、ダミーランド 16Dとなる 回路 16DDは、スルーホール径に対して + 150— 250 μ m径で形成するので、ダミ 一ランドを有しな 、導体回路とすることで、ダミーランドを有する通常の構造に対して 、スルーホール間及び電源用スルーホールとアース用導体層間（図 34中の X)、ァー ス用スルーホールと電源用導体層間の間隔を狭くできる。このようにダミーランドを設 けな ヽことで、相互インダクタンスを減少させたり導体抵抗を低くすることが可能にな る。また、電源層、アース層を形成できる領域が増す。
[0139] (3) その後、その基板を NaOH (10gZD、 NaCIO (40g/l) , Na ΡΟ (6g/l)
2 3 4 を含む水溶液を黒化浴 (酸化浴）とする黒化処理、および、 NaOH (10gZD、 NaB H
4 (6gZDを含む水溶液を還元浴とする還元処理を行い、下層導体回路 16E、 16
Sl、 16P、 16S2の表面に粗ィ匕面 16 αを形成する（図 18 (C) )。
[0140] (4) 上記基板の両面に 200 m厚のプリプレダ 18と 18 m厚の銅箔 20の順で積 層し、その後、加熱、加圧プレスして 4層の多層コア基板 30を作成した（図 18 (D) )。 プリプレダの厚みは銅箔 16の厚みに合わせて変更する。
[0141] (5) この多層コア基板 30をドリル削孔し、スルーホール用通孔 36を穿設する（図 20
(A) )。その後、無電解めつき、電解めつきを施し、パターン状にエッチングすることに より、多層コア基板の表裏面に導体回路 34S、 34P、 34Eと 250 /z m径の信号用ス ルーホール 36S (図示せず）、電源用スルーホール 36P、アース用スルーホール 36
Eを形成した（図 20 (B) )。
[0142] (6) 多層コア基板の表裏面に導体回路 34S、 34P、 34Eとスルーホール 36S、 36P
、 36Eを形成した基板を NaOH (lOgZD、 NaCIO (40g/l)、 Na PO (6g/l)を
2 3 4 含む水溶液を黒化浴 (酸化浴）とする黒化処理、および、 NaOH (10gZD、 NaBH
4
(6g/l)を含む水溶液を還元浴とする還元処理を行い、上層導体回路とスルーホー ルの表面に粗ィ匕面 34 βを形成する（図 20 (C) )。
[0143] (7) ついで、前述した第 1実施例 1と同様に作成したスルーホール充填用榭脂組 成物 40を導体回路 34S、 34P、 34E間とスノレーホ一ノレ 36S、 36P、 36E内に、スキ ージを用いて充填した後、 100°C、 20分の条件で乾燥を行った（図 21 (A) )。その基 板 30表面を、導体回路表面およびスルーホールのランド表面が露出するまで研磨し て平坦ィ匕し、 100°Cで 1時間、 150°Cで 1時間の加熱を行うことにより、スルーホール 充填用榭脂組成物 40を硬化させた榭脂充填材層を形成し、スルーホール 36S (図 示せず）、 36P、 36Eとした（図 21 (B) )。
[0144] 多層コア基板の表裏面の銅厚は 7. 5— 70 mで形成した。このように、多層コア基 板表裏面の銅厚は、内層の銅厚に比べて薄くするのが好適である。第 2実施例 1で ίま 25 μ mとした。
これにより、表裏層は、内層に比べて微細な回路を形成することが可能になり、スル 一ホールランドの小径ィ匕及び導体回路間やスルーホールランドと導体回路間の隙間 を小さくできる。従って、表裏層のスルーホールランドや導体回路はスルーホールピ ツチを狭くする邪魔にはならない。
[0145] (8)上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次 、で、エッチング液を 基板の両面にスプレイで吹きつけて、信号回路 34S、電源回路 34P、アース回路 34 Eの表面とスルーホール 36のランド表面をエッチングすることにより、導体回路の全 表面に粗ィ匕面 36 βを形成した（図 21 (C) )。エッチング液としては、イミダゾール銅 (I I)錯体 10重量部、グリコール酸 7. 3重量部、塩ィ匕カリウム 5重量部力 なるエツチン グ液 (メック社製、メックエッチボンド)を使用した。
以降の工程は、図 5—図 7を参照して上述した第 1実施例 1と同様であるため説明 を省略する。但し、導体回路 58、 158の厚みはめつき時間を調整して 15 mとした。
[0146] [第 2実施例 2]
第 2実施例ー1は、スルーホール力 延出する導体回路を有しないスルーホールが 存在する領域を IC直下としたが、第 2実施例— 2では、以下の様に変更した。それ以 外の部分は第 2実施例- 1と同様である。
図 26 (A)は、 4層コアの内層の代表的なアース層の横断面を、（B)は、 4層コアの 内層の代表的な電源層の横断面を示している。
第 2実施例— 2の多層コアも 4層コアであって、電源用スルーホール 36Pが、アース 層 16Eを貫通する際、該スルーホールカも延出する導体回路 16Dを有しない電源用 スルーホールが、 ICの電源回路に接続している全スルーホールに対して 50%であり 、かつ、アース用スルーホール 36E力 電源層 16Pを貫通する際、該スルーホールか ら延出する導体回路を有しな 、アース用スルーホールが、 ICのアース回路に接続し て 、る全スルーホールに対して 50%である。ダミーランドを有しな 、スルーホール数 の調整は、図 18 (B)を参照して上述した（2)の工程において、銅箔 16に回路形成 する際に露光フィルムのパターンを変更することで可能である。
[0147] [第 2実施例 3]
第 2実施例 3は、第 2実施例— 2において、スルーホール力 延出する導体回路を 有しな 、スルーホールを 70%とした以外は、第 2実施例— 2と同様である。
[0148] [第 2実施例 4]
第 2実施例 4は、第 2実施例— 2において、スルーホール力 延出する導体回路を 有しな 、スルーホールを 80%とした以外は、第 2実施例— 2と同様である。
[0149] [第 2実施例 5]
第 2実施例 5は、第 2実施例— 2において、スルーホール力 延出する導体回路を 有しな 、スルーホールを 90%とした以外は、第 2実施例— 2と同様である。
[0150] [第 2実施例 6]
第 2実施例 6は、第 2実施例 1において、内層の電源層とアース層の導体厚の厚 みを 45 mに変更した。それ以外は、第 2実施例 1と同様である。
[0151] [第 2実施例 7]
第 2実施例 7は、第 2実施例 1において、内層の電源層とアース層の導体厚の厚 みを 60 /z mに変更した。それ以外は、第 2実施例 1と同様である。
[0152] [第 2実施例 8]
第 2実施例 8は、第 2実施例 1において、内層の電源層とアース層の導体厚の厚 みを 75 /z mに変更した。それ以外は、第 2実施例 1と同様である。
[0153] [第 2実施例 9]
第 2実施例 9は、第 2実施例 3において、内層の電源層とアース層の導体厚の厚 みを 75 /z mに変更した。それ以外は、第 2実施例— 3と同様である。
[0154] [第 2実施例 10]
図 27を参照して本発明の第 2実施例 10に係る多層プリント配線板について説明 する。 図 22を参照して上述した第 2実施例 1の多層プリント配線板では、内層に 2層の アース回路 16E、 16Pが配置された多層コア基板 30を使用した。これに対して、第 2 実施例— 10では、 4層の内層アース回路 16E、 116E、 16P、 116PPが設けられた多 層コア基板 20を用いて 、る。アース回路と電源回路が交互に配置してある。
[0155] 「第 2実施例— 11一 19」
第 2実施例— 1一 9において、出発材料の厚みとコア基板表裏の導体層の厚みを変 更した。具体的には、図 18 (A)の銅張積層板 10の厚みを 0. 2mmとし、図 20 (B)の コア基板表裏の導体層（34S、 34P、 34E)の厚みを 10 mとした。それ以降の工程 は第 2実施例一 1に準じた。
[0156] 〔第 2実施例 20〕
第 2実施例 20は、第 2実施例— 16において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 30%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 30%とした。
[0157] 〔第 2実施例 21〕
第 2実施例 21は、第 2実施例— 20において、多層コア基板の内層の電源層とァ ース層の導体厚の厚みを 60 μ mとした。
[0158] 〔第 2実施例 22〕
第 2実施例 22は、第 2実施例— 20において、多層コア基板の内層の電源層とァ ース層の導体厚の厚みを 75 μ mとした。
[0159] 〔第 2実施例 23〕
第 2実施例 23は、第 2実施例— 20において、多層コア基板の内層の電源層とァ ース層の導体厚の厚みを 150 μ mとした。図 18 (D)におけるプリプレダの厚みを 275 μ mとした。
[0160] 〔第 2実施例 24〕
第 2実施例 24は、第 2実施例— 20において、多層コア基板の内層の電源層とァ ース層の導体厚の厚みを 300 μ mとした。図 18 (D)におけるプリプレダの厚みを 450 μ mとした。 [0161] 〔第 2実施例 25〕
第 2実施例 25は、第 2実施例— 20において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 50%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 50%とした。
[0162] 〔第 2実施例 26]
第 2実施例 26は、第 2実施例— 21において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 50%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 50%とした。
[0163] 〔第 2実施例 27〕
第 2実施例 27は、第 2実施例— 22において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 50%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 50%とした。
[0164] 〔第 2実施例 28〕
第 2実施例— 28は、第 2実施例— 23において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 50%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 50%とした。
[0165] 〔第 2実施例 29〕
第 2実施例— 29は、第 2実施例— 24において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 50%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 50%とした。
[0166] 〔第 2実施例 30〕
第 2実施例 30は、第 2実施例— 20において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 70%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 70%とした。
[0167] 〔第 2実施例 31〕
第 2実施例 31は、第 2実施例— 21において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 70%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 70%とした。
[0168] 〔第 2実施例 32〕
第 2実施例 32は、第 2実施例— 22において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 70%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 70%とした。
[0169] 〔第 2実施例 33〕
第 2実施例 33は、第 2実施例— 23において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 70%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 70。/0とした。
[0170] 〔第 2実施例 34〕
第 2実施例 34は、第 2実施例— 24において、 IC直下のダミーランドを有しない電 源用スルーホール数を全電源用スルーホール数に対して 70%とするとともに、 IC直 下のダミーランドを有しないアース用スルーホール数を全アース用スルーホール数に 対して 70%とした。
[0171] 〔第 2実施例 35〕
第 2実施例 35は、第 2実施例— 12において、多層コア基板の内層の電源層とァ ース層の導体厚の厚みを 60 μ mとした。
[0172] 〔第 2実施例 36〕
第 2実施例 36は、第 2実施例—25において、多層コア基板の内層の電源層とァ ース層の導体厚の厚みを 30 μ mとした。 [0173] 第 2実施例— 2— 5、 12— 15、 19、 35における IC直下のダミーランドを有しないス ルーホール数は、図 30及び図 33中に示した％から 10— 15%引いた数字である。
[0174] (第 2比較例 1)
第 2実施例 1と同じ厚みの内層の導体層及び表層の導体層となるように多層コア 基板を形成した。但し、図 36、図 38を参照して上述した関連技術と同様にダミーラン ド 16を全てのスルーホールに配置した。
[0175] (第 2比較例 2)
第 2比較例 1において、多層コア基板の導体厚を 15 mにした以外は第 2比較例 —1と同様である。
[0176] (第 2比較例一 3)
第 2比較例— 1において、出発材料の厚みを変更した。具体的には、図 18 (A)の銅 張積層板 10の厚みを 0. 2mmとした。また、図 18 (A)において、銅箔 16の厚みを 5 μ mとした。
[0177] 第 2実施例 1一 9と第 2比較例 1, 2の基板に周波数 3. 1GHzの ICチップを実装 して、同じ量の電源を供給して、起動させたときの電圧の降下した量を測定した。な お、 ICチップの電圧は直接測定できないので、プリント配線板に ICの電圧を測定で きる回路を形成してある。このときの電圧降下量の値を示した。電源電圧 1. OVのとき の変動した電圧降下量の値である。
また、第 2実施例 1一 9と第 2比較例 1, 2の初期動作を確認した。この結果を図 3 3中の図表に表す。
さらに、ダミーランドを有しないスルーホール数についても検証を行った。以下にそ れらの結果を示す。横軸にダミーランドを有しないスルーホール数、縦軸に電圧降下 量の値とした (V)結果を図 32 (A)、 (B)に示した。
[0178] 第 2実施例— 1と第 2比較例— 1の比較から、 IC直下のスルーホールを、スルーホー ルカ 延出する導体回路を有しないスルーホールにすることで、 1回目および 2回目 の電圧降下が改善され、 ICの誤動作が生じなくなったことがわかる。
第 2実施例 2— 5及び第 2比較例 1の結果から、電源用、アース用スルーホール を、ダミーランドを有しないスルーホールとし、その数を多くしていくと、 1回目および 2 回目の電圧降下が改善されていることがわかる（図 32 (A)、（B)、図 33参照)。
第 2実施例 1、 6、 7、 8の比較から、多層コアの内層の導体厚を厚くすることで、 1 回目及び 2回目の電圧降下が、さらに改善されていることがわかる（図 40参照)。そし て、内層の導体厚がビルドアップ層の導体厚の 3倍以上になると、その改善効果は薄 れてくる。
第 2実施例ー2— 5及び第 2比較例 1から、スルーホール力 延出する導体回路を 有しないスルーホールの数を増やすことで、 1回目と 2回目の電圧降下が改善されて いることがわかる。そして、 70%以上となると ICの誤動作が発生しなくなる。そして、ス ルーホール力 延出する導体回路を有しないスルーホールの数を 70%以上とすると 、その改善効果は薄れてくる。
第 2比較例 1および第 2比較例— 2から、導体厚を厚くすることで、 3回目の電圧降 下が改善されて 、ることがわかる。
[0179] 上記試験結果力も本願発明の構成により、 ICチップの初期起動時に発生する電源 不足 (電圧降下)の度合いを小さくなることもわかり、高周波領域の ICチップ、特に 3 GHz以上の ICチップを実装したとしても、問題なく起動することができることが分かつ た。そのため、電気的な特性や電気接続性をも向上させることができるのである。 さらに、プリント基板の回路内での抵抗を従来のプリント基板に比べても、小さくする ことができる。そのために、ノ ィァスを付加して、高温高湿下で行う信頼性試験（高温 高湿バイアス試験)を行っても、破壊する時間も長くなるので、信頼性も向上すること ができる。
[0180] 次に、第 2実施例 11一 36、第 2比較例ー3にしたがって製造した多層プリント配線 板について、以下に説明するような方法によって、 ICチップの電圧降下量を測定した 下記の No.3の ICチップを実装した各多層プリント配線板にぉ 、て、同時スィッチン グを行い、その際の ICチップの電圧降下量を測定した。なお、 ICチップの電圧は直 接測定できな 、ので、プリント配線板に ICの電圧を測定できる回路を形成してある。 電源電圧 1. OVのときの変動した電圧降下量の値である。
また、第 2実施例 11一 36、第 2比較例— 3にしたがって製造した多層プリント配線 板について、以下に説明するような方法によって、搭載した ICチップに誤動作がある かどうかを確認した。
ICチップとしては、以下の No.1— 3から選ばれるいずれか 1の ICチップを各多層プ リント配線板に実装し、同時スイッチングを 100回行って誤動作の有無を評価した。 それらの結果を図 30に示す。
No.l:駆動周波数: 3.06GHz、バスクロック (FSB) : 533MHz
No.2:駆動周波数: 3.2GHz、バスクロック (FSB)： 800MHz
No.3:駆動周波数: 3.46GHz、バスクロック (FSB) : 1066MHz
[0181] No.lの ICチップを実装した結果より、スルーホールの一部がダミーランドを有しない スルーホールであれば、 ICチップの誤動作や電圧降下を抑制できることが分かる。こ れは、明細書内で説明した第 2発明の効果 2— 4によるものと推察している。
No.2の ICチップを実装した第 2実施例— 12と第 2実施例— 36の比較から、ダミーラ ンドを有しな 、スルーホールを形成する領域は IC直下の好まし!/、事がわ力る。
また、 No.3の ICチップを実装した第 2実施例— 20— 24と第 2実施例— 25— 29の比 較から、内層の導体厚みとダミーランドを有しないスルーホール数には相互作用があ ることが分る。内層の導体厚みが薄い場合は、ダミーランドを有しないスルーホール を多くする必要があり、内層の導体厚みが厚い場合は、少なくてもよい。これは、図 3 4を用いて説明した効果によるものと推察している。
尚、内層のグランド層の導体厚みは、内層の電源層の導体厚みと同じであり、コア 基板の裏面のグランド層の導体厚みは、表面の電源層の導体厚みと同じである。こ のため、グランド層の導体厚みの和も電源層と同様厚いため、ノイズを低減できるの で誤動作が発生しにくい。
[0182] また、 No.2の ICチップを実装した第 2実施例— 12と第 2実施例— 36を比較すると、 多層コアの導体層の厚みやダミーランドを有しないスルーホール数が同一であっても
、ダミーランドを有しないスルーホールを設ける領域により、電圧降下量や誤動作が 異なることがわかる。これは、 IC直下のスルーホールは ICまでの接続配線長が短い ため、 IC直下にダミーランドを有しないスルーホールを設けることで、より本願の特徴 が効果的になって 、るものと推察して 、る 図面の簡単な説明
圆 1]本発明の第 1実施例 1の多層プリント配線板を製造方法を示す工程図である 圆 2]第 1実施例 1の多層プリント配線板を製造方法を示す工程図である。
圆 3]第 1実施例 1の多層プリント配線板を製造方法を示す工程図である。
圆 4]第 1実施例 1の多層プリント配線板を製造方法を示す工程図である。
圆 5]第 1実施例 1の多層プリント配線板を製造方法を示す工程図である。
圆 6]第 1実施例 1の多層プリント配線板を製造方法を示す工程図である。
圆 7]第 1実施例 1の多層プリント配線板を製造方法を示す工程図である。
[図 8]第 1実施例 1に係る多層プリント配線板の断面図である。
圆 9]第 1実施例- 1に係る多層プリント配線板に ICチップを載置した状態を示す断面 図である。
[図 10]ICチップの動作中における電圧変化を示したグラフである。
[図 11]ICチップの動作中における電圧変化を示したグラフである。
[図 12]ICチップの動作中における電圧変化を示したグラフである。
[図 13]第 1実施例と第 1比較例との試験結果を示す図表である。
圆 14]第 1実施例の最小線間、線幅形成能力評価パターンの評価結果を示す図表 である。
[図 15]第 1実施例と第 1比較例との試験結果を示す図表である。
[図 16]第 1実施例の試験結果を示す図表である。
[図 17] a l/ a 2に対する電圧降下量のグラフである。
圆 18]本発明の第 2実施例- 1の多層プリント配線板を製造方法を示す工程図である 圆 19]第 2実施例- 1の多層プリント配線板を製造方法を示す工程図である。
圆 20]第 2実施例- 1の多層プリント配線板を製造方法を示す工程図である。
圆 21]第 2実施例- 1の多層プリント配線板を製造方法を示す工程図である。
[図 22]第 2実施例 1に係る多層プリント配線板の断面図である。
圆 23]第 2実施例- 1に係る多層プリント配線板に ICチップを載置した状態を示す断 面図である。
[図 24]第 2実施例 1の変形例に係る多層プリント配線板に ICチップを載置した状態 を示す断面図である。
[図 25]図 25 (A)は、図 22中の内層の電源用プレーン層 16Pの平面図であり、図 25 ( B)は、内層のアース用プレーン層 16Eの平面図である。
[図 26]図 26 (A)は、図 22中の内層の電源用プレーン層 16Pの平面図であり、図 26 (
B)は、内層のアース用プレーン層 16Eの平面図である。
[図 27]第 2実施例— 10に係る多層プリント配線板の断面図である。
[図 28]ICチップの動作中における電圧変化を示したグラフである。
[図 29]ICチップの動作中における電圧変化を示したグラフである。
[図 30]第 2実施例と第 2比較例との試験結果を示す図表である。
[図 31]図 31 (A)は、図 22中の内層の別例の電源用プレーン層 16Pの平面図であり
、図 25 (B)は、内層のアース用プレーン層 16Eの平面図である。
[図 32]ダミーランドを有しな!/、スルーホール数にっ 、て、横軸にダミーランドを有しな
V、スルーホール数、縦軸に電圧降下量の値 (V)を示すグラフである。
[図 33]内層の導体厚と 1回目一 3回目の電圧降下の関係を示す図表である。
[図 34]スルーホールと導体層との関係を示す説明図である。
[図 35]本願発明の関連技術に係る多層プリント配線板の断面図である。
[図 36]図 35の多層プリント配線板の X4— X4横断面図であり、図 36 (B)は X5— X5断 面である。
[図 37]図 37 (A)は、内層の電源用プレーン層 16Pの平面図であり、図 37 (B)は、内 層のアース用プレーン層 16Eの平面図である。
[図 38]従来技術の多層プリント配線板の横断面図である。
[図 39]多層コアを貫通する信号用スルーホールの模式図である。
[図 40]第 1回目と第 2回目の電圧降下量を示すグラフである。
符号の説明
12 金属層（金属板）
14 榭脂層 導体回路
P 導体層
E 導体層
榭脂層
基板
銅箔
導体回路
P 導体層
E 導体層
スノレーホ一ノレ 榭脂充填層 層間榭脂絶縁層 導体回路 バイァホール ソノレダーレジスト層 開口
U、 76D 半田ノ ンプ ICチップ ドータボード チップコンデンサ

Claims

請求の範囲
[1] 表裏の導体層と少なくとも 1層以上の内層の導体層からなる多層コア基板上に、層間 絶縁層と導体層が形成されて、バイァホールを介して電気的な接続の行われる多層 プリント配線板において、
前記多層コア基板の電源用の導体層の厚みの和、もしくは、アース用の導体層の 厚みの和のうち、少なくとも一方は、層間絶縁層上の導体層の厚みよりも厚いことを 特徴とする多層プリント配線板。
[2] 前記多層コア基板の電源用の導体層の厚みの和を ex 1、層間絶縁層上の導体層の 厚みを α 2とした時、 α ΐと α 2は、 α 2く α 1≤ 40 α 2であることを特徴とする請求項
1に記載の多層プリント配線板。
[3] 前記多層コア基板のアース用の導体層の厚みの和を ex 3、層間絶縁層上の導体層 の厚みを α 2とした時、 α 3と α 2は、 α 2く α 3≤ 40 α 2であることを特徴とする請求 項 1に記載の多層プリント配線板。
[4] 前記多層コア基板の電源用の導体層の厚みの和を ex 1、層間絶縁層上の導体層の 厚みを α 2とした時、 α ^ α 2«、 1. 2 α 2≤ α 1≤40 α 2であることを特徴とする請 求項 1に記載の多層プリント配線板。
[5] 前記多層コア基板のアース用の導体層の厚みの和を ex 3、層間絶縁層上の導体層 の厚みをひ 2とした時、 0；3と0；2は、 1. 2 0；2≤ 0；3≤40 0；2でぁることを特徴とする 請求項 1に記載の多層プリント配線板。
[6] 前記多層コア基板の電源用の導体層の厚みの和を ex 1、層間絶縁層上の導体層の 厚みを α 2とした時、 α ^ α 2«、 α 2く α 1≤40 α 2であり、
前記多層コア基板のアース用の導体層の厚みの和を α 3とした時、 a 3と前記 α 2 は、 α 2 < ひ 3≤40ひ 2であることを特徴とする請求項 1に記載の多層プリント配線板
[7] 前記多層コア基板の電源用の導体層の厚みの和を ex 1、層間絶縁層上の導体層の 厚みを α 2とした時、 α ^ α 2«、 1. 2 α 2≤ α 1≤40 α 2であり、
前記多層コア基板のアース用の導体層の厚みの和を α 3とした時、 a 3と前記 α 2 は、 1. 2ひ 2≤ひ 3≤40ひ 2であることを特徴とする請求項 1に記載の多層プリント配 線板。
[8] 前記多層コア基板の表裏の導体層の厚みは、内層の導体層の厚みよりも薄いことを 特徴とする請求項 1一請求項 7のいずれ力 1にに記載の多層プリント配線板。
[9] 表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層 の導体層とを有する 3層以上の多層コア基板上に、層間絶縁層と導体層が形成され てノィァホールを介して電気的な接続の行なわれる多層プリント配線板において、 前記複数のスルーホールは、 ICチップの電源回路またはアース回路または信号回 路と電気的に接続して 、る多数の電源用スルーホールと多数のアース用スルーホー ルと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際 、多数の電源用スルーホールの内、少なくとも IC直下の電源用スルーホールは、ァ ース用導体層にお 、て、電源用スルーホールカも延出する導体回路を有しな 、こと を特徴とする多層プリント配線板。
[10] 表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層 の導体層とを有する 3層以上の多層コア基板上に、層間絶縁層と導体層が形成され てノィァホールを介して電気的な接続の行なわれる多層プリント配線板において、 前記複数のスルーホールは、 ICチップの電源回路またはアース回路または信号回 路と電気的に接続して 、る多数の電源用スルーホールと多数のアース用スルーホー ルと多数の信号用スルーホールとからなり、
前記アース用スルーホールが、多層コァ基板の内層の電源用導体層を貫通する際 、多数のアース用スルーホールの内、少なくとも IC直下のアース用スルーホールは、 電源用導体層にお 、て、アース用スルーホール力 延出する導体回路を有しな 、こ とを特徴とする多層プリント配線板。
[11] 表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層 の導体層とを有する 4層以上の多層コア基板上に、層間絶縁層と導体層が形成され てノィァホールを介して電気的な接続の行なわれる多層プリント配線板において、 請求項 9に記載の電源用スルーホールおよび請求項 10に記載のアース用スルー ホールを共に有することを特徴とする多層プリント配線板。
[12] 表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層 の導体層とを有する 3層以上の多層コア基板上に、層間絶縁層と導体層が形成され てノィァホールを介して電気的な接続の行なわれる多層プリント配線板において、 前記複数のスルーホールは、 ICチップの電源回路またはアース回路または信号回 路と電気的に接続して 、る多数の電源用スルーホールと多数のアース用スルーホー ルと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際 、多数の電源用スルーホールの内、 70%以上の電源用スルーホールは、アース用 導体層にお 、て、電源用スルーホールカも延出する導体回路を有しな 、ことを特徴 とする多層プリント配線板。
[13] 表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層 の導体層とを有する 3層以上の多層コア基板上に、層間絶縁層と導体層が形成され てノィァホールを介して電気的な接続の行なわれる多層プリント配線板において、 前記複数のスルーホールは、 ICチップの電源回路またはアース回路または信号回 路と電気的に接続して 、る多数の電源用スルーホールと多数のアース用スルーホー ルと多数の信号用スルーホールとからなり、
前記アース用スルーホールが、多層コァ基板の内層の電源用導体層を貫通する際 、多数のアース用スルーホールの内、 70%以上のアース用スルーホールは、電源用 導体層にお 、て、アース用スルーホール力 延出する導体回路を有しな 、ことを特 徴とする多層プリント配線板。
[14] 表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層 の導体層とを有する 4層以上の多層コア基板上に、層間絶縁層と導体層が形成され てノィァホールを介して電気的な接続の行なわれる多層プリント配線板において、 請求項 12に記載の電源用スルーホールおよび請求項 13に記載のアース用スルー ホールを共に有することを特徴とする多層プリント配線板。
[15] 前記多層コア基板の電源用の導体層の厚みの和 ex 1が、層間絶縁層上の導体層の 厚み α 2に対して、 α 2く a l≤40 a 2であることを特徴とする請求項 9一請求項 14 の!、ずれか 1に記載の多層プリント配線板。
[16] 前記 a lは、 1. 2 a 2≤ a 1≤ 40 a 2であることを特徴とする請求項 15に記載の多層 プリント配線板。
[17] 前記多層コア基板の表面及び裏面の導体層は、電源層用の導体層又はアース用の 導体層である請求項 9一請求項 16のいずれかに記載の多層プリント配線板。
[18] 前記多層コア基板は、内層に厚みの厚い導体層、表面及び裏面に厚みの薄い導体 層を備えることを特徴とする請求項 9一請求項 16のいずれ力 1に記載の多層プリント 酉己 板。
[19] 前記多層コア基板の内層の導体層は、 2層以上であることを特徴とする請求項 9一請 求項 16のいずれか 1に記載の多層プリント配線板。
[20] コンデンサが表面に実装されていることを特徴とする請求項 9一請求項 16のいずれ 力 1に記載の多層プリント配線板。
[21] 表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層 の導体層とを有する 3層以上の多層コア基板上に、層間絶縁層と導体層が形成され てノィァホールを介して電気的な接続の行なわれる多層プリント配線板において、 前記複数のスルーホールは、 ICチップの電源回路またはアース回路または信号回 路と電気的に接続して 、る多数の電源用スルーホールと多数のアース用スルーホー ルと多数の信号用スルーホールとからなり、
前記電源用スルーホールが、多層コア基板の内層のアース用導体層を貫通する際
、多数の電源用スルーホールの内、 IC直下の一部の電源用スルーホールは、アース 用導体層にお 、て、電源用スルーホールカも延出する導体回路を有しな 、ことを特 徴とする多層プリント配線板。
[22] 表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層 の導体層とを有する 3層以上の多層コア基板上に、層間絶縁層と導体層が形成され てノィァホールを介して電気的な接続の行なわれる多層プリント配線板において、 前記複数のスルーホールは、 ICチップの電源回路またはアース回路または信号回 路と電気的に接続して 、る多数の電源用スルーホールと多数のアース用スルーホー ルと多数の信号用スルーホールとからなり、
前記アース用スルーホールが、多層コァ基板の内層の電源用導体層を貫通する際 、多数のアース用スルーホールの内、 IC直下の一部のアース用スルーホールは、電 源用導体層にお 、て、アース用スルーホール力 延出する導体回路を有しな 、こと を特徴とする多層プリント配線板。
[23] 表面と裏面とを接続する複数のスルーホールを備え表面及び裏面の導体層と内層 の導体層とを有する 4層以上の多層コア基板上に、層間絶縁層と導体層が形成され てノィァホールを介して電気的な接続の行なわれる多層プリント配線板において、 請求項 21に記載の電源用スルーホールおよび請求項 22に記載のアース用スルー ホールを共に有することを特徴とする多層プリント配線板。
[24] 請求項 11にお 、て、 IC直下のスルーホールが格子状または千鳥状に配置されて ヽ ることを特徴とする多層プリント配線板。
[25] 請求項 24において、 IC直下の電源用スルーホールとアース用スルーホールとが交 互に配置されていることを特徴とする多層プリント配線板。
[26] 請求項 14において、アース用導体層において電源用スルーホール力 延出する導 体回路を有しな 、電源用スルーホールと電源用導体層にお 、てアース用スルーホ 一ルカ 延出する導体回路を有しな 、アース用スルーホールが、 IC直下部分では 格子状または千鳥状に配置されていることを特徴とする多層プリント配線板。
[27] 請求項 26において、アース用導体層において電源用スルーホール力 延出する導 体回路を有しな 、電源用スルーホールと電源用導体層にお 、てアース用スルーホ 一ルカ 延出する導体回路を有しないアース用スルーホールとが交互に配置されて
V、ることを特徴とする多層プリント配線板。
[28] 請求項 23において、アース用導体層において電源用スルーホール力 延出する導 体回路を有しな 、電源用スルーホールと電源用導体層にお 、てアース用スルーホ 一ルカ 延出する導体回路を有しな 、アース用スルーホールが、 IC直下部分では 格子状または千鳥状に配置されていることを特徴とする多層プリント配線板。
[29] 請求項 28において、アース用導体層において電源用スルーホール力 延出する導 体回路を有しな 、電源用スルーホールと電源用導体層にお 、てアース用スルーホ 一ルカ 延出する導体回路を有しないアース用スルーホールとが交互に配置されて
V、ることを特徴とする多層プリント配線板。
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