KR20100080634A - 다층프린트배선판 - Google Patents

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KR20100080634A
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hole
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야스시 이나가키
카츠유키 사노
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이비덴 가부시키가이샤
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Abstract

고주파영역의 IC칩, 특히 3GHz를 초과하여도 오동작이나 에러가 발생하지 않는 패키지기판을 제공하는 것을 목적으로 하며, 상기 목적을 달성하기 위해 코어기판(30) 상의 도체층(34P)을 두께 30㎛로 형성하고, 층간수지절연층(50) 상의 도체회로(58)를 15㎛로 형성한다. 도체층(34P)을 두껍게 하므로, 도체자체의 체적이 증가되고, 저항을 저감시킬 수 있다. 또한, 도체층(34)을 전원층으로서 사용하므로, IC칩으로의 전원 공급능력을 향상시킬 수 있다.

Description

다층프린트배선판{MULTILAYER PRINTED WIRING BOARD}
본 발명은 다층프린트배선판에 관한 것으로서, 고주파의 IC칩, 특히 3GHz 이상의 고주파영역에서의 IC칩을 실장하여도 오작동과 에러 등이 발생하지 않고, 전기특성과 신뢰성을 향상시킬 수 있는 다층프린트배선판에 관한 발명을 제안한다.
IC칩용 패키지를 구성하는 빌드업 식의 다층프린트배선판에서는 스루홀이 형성된 코어기판의 양면 또는 편면에 층간절연수지를 형성하고, 층간 도통을 위한 비아홀을 레이저 또는 포토에칭에 의해 개구시켜서, 층간수지절연층을 형성시킨다. 상기 비아홀 내부와 층간수지절연층 상(上)에 도금 등에 의해 도체층을 형성하고, 에칭 등을 거쳐, 패턴을 형성하여 도체회로를 만들기 시작한다. 또한, 층간절연층과 도체층을 반복하여 형성시키므로, 빌드업 다층프린트배선판이 얻어진다. 필요에 따라서, 표층에는 땜납범프, 외부단자(PGA/BGA 등)를 형성시키는 것에 의해, IC칩을 실장할 수 있는 기판과 패키지기판이 된다. IC칩은 C4(플립칩) 실장을 하므로, IC칩과 기판과의 전기적 접속을 실행한다.
빌드업 식의 다층프린트배선판의 종래기술로서는 특개평 6-260756호 공보, 특개평 6-275959호 공보 등이 있다. 아울러, 스루홀을 충전수지로 충전한 코어기판 상에 랜드가 형성되어, 양면에 비아홀을 가지는 층간절연층을 형성하여, 아디티브법에 의해 도체층을 형성하고, 랜드와 접속하는 것에 의해 고밀도화, 미세배선이 형성된 다층프린트배선판을 얻을 수 있다.
[특허문헌1]
특개평 6-260756호 공보
[특허문헌2]
특개평 6-275959호 공보
그러나, IC칩이 고주파가 됨에 따라서, 오동작이나 에러의 발생 빈도가 높아지게 되고, 특히 고주파가 3GHz를 초과한 무렵부터는 그 정도가 높아지며, 5GHz를 초과하면 전혀 작동하지 않는 경우도 있었다. 따라서, 상기 IC칩을 CPU로서 구비한 컴퓨터에서, 당연히 기능을 해야하는 동작, 예를 들면, 화상의 인식, 스위치의 변환, 외부로의 데이터 전달 등의 소망하는 기능과 동작을 실행할 수 없게 되었다.
상기 IC칩, 기판을 각각 비파괴검사 및 분석을 한 결과, IC칩 기판 자체에는 단락이나 오픈 등의 문제는 발생하지 않았고, 주파수가 작은(특히 1GHz 미만) IC칩을 실장한 경우에는 오동작이나 에러의 발생이 없었다.
본 발명자들은 상술한 문제를 해결하기 위해, 특원 2002-233775 중에 기재한 것처럼, 코어기판 상의 도체층의 두께를 층간절연층 상의 도체층의 두께 보다 두껍게 하는 것을 제안하였다. 그러나, 상술한 발명에서는 미세한 배선패턴을 가지는 코어기판을 제작할려고 하면, 배선패턴 사이의 절연 간격이 좁게 되고, 절연 신뢰성이 떨어지는 프린트배선판이 되어 버렸다.
제 1의 발명의 목적으로 하는 바는 고주파영역의 IC칩, 특히 3GHz를 초과해도 오동작이나 에러가 발생하지 않고, 절연신뢰성이 높은 프린트기판 또는 패키지기판을 구성할 수 있는 다층프린트배선판을 제안하는 것이다.
제 2의 발명에 있어서 본 발명자들은 고주파에서의 오동작에 대한 대책으로, 코어기판으로서 다층코어기판을 사용하고, 다층코어기판 내에 두께가 두꺼운 도체층을 형성하는 것을 검토하였다.
상기 다층프린트배선판에 관해서, 도 35를 참조하여 설명한다. 다층프린트배선판(10)에서는 다층코어기판(30)을 사용하고 있다. 다층코어기판(30)의 표면의 신호회로(34S), 전원회로(34P), 어스회로(34E)의 상에는 비아홀(60) 및 도체회로(58)가 형성된 층간절연층(50)과 비아홀(160) 및 도체회로(158)가 형성된 층간절연층(150)이 형성되어 있다. 상기 비아홀(160) 및 도체회로(158)의 상층에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성되어 있다.
다층코어기판(30)의 상측의 전원회로(34P)는 전원용의 플레인층으로서 형성되고, 하측의 어스회로(34E)는 어스용의 플레인층으로서 형성되어 있다. 또한, 다층코어기판(30)의 내부의 표면측에, 내층의 어스회로(16E), 전원용스루홀(36THP)로부터 연장되는 더미랜드(16D)가 형성되고, 이면에 전원회로(16P), 어스용스루홀(36THE)로부터 연장되는 더미랜드(16D)가 형성되어 있다. 더미랜드란, 스루홀로부터 연장되는 도체회로로서, 동일층내에서 다른 배선과는 도통하고 있지 않은 배선패턴, 또는 동일 전위를 전기적으로 접속하고 있는 배선패턴(도 36(A) 중의 16D1)을 의미한다. 상측의 어스회로(16E)는 어스용의 플레인층으로서 형성되고, 하측의 전원회로(16P)는 전원용의 플레인층으로서 형성되어 있다. 도 36(A)는 도 35 중의 X4-X4 횡단면을 도시하고, 도 36(B)는 X5-X5 횡단면을 도시하고 있다. 다층코어기판(30)의 표리(表裏)의 접속을 위한 스루홀(36)이 형성되어 있다. 더미랜드(16D)는 어스회로(16E), 전원회로(16P)와 접속되어 있지 않은 스루홀(36)의 둘레에 형성되어 있다. 더미랜드의 주위에는 더미랜드와 다른 배선패턴과의 절연을 확보하기 위한 비도체형성부분(비도체형성부분은 백색부로 됨)(35)이 있다. 또, 도 36(A)에 도시한 것처럼, 인접하는 위치에 동일 전위의 스루홀이 위치한 경우, 상기 스루홀 주변에 일괄적으로 형성한 더미랜드(16D1)을 형성하는 경우도 있다.
관계되는 구성의 다층프린트배선판에 있어서, 다층코어기판(30)의 어스회로(16E, 16P)를 두껍게 하므로, 스위치를 온(ON)하고 나서, 여러 번 발생하는 IC의 전압강하 중에, 주로 3회째의 전압강하가 개선되는 것을 알았다. 그러나, 1회째, 2회째의 전압강하에 관해서는 크게 개선되지 않는 것을 알았다.
제 2의 발명은 상술한 과제를 해결하기 위해 실시된 것으로서, 그 목적으로 하는 것은 고주파영역의 IC칩, 특히 3GHz를 초과하여도 오동작이나 에러가 발생하지 않는 프린트기판 또는 패키지기판을 구성할 수 있는 다층프린트배선판을 제안하는 것이다. 특히, 스위치를 온(ON)하고 나서, 발생하는 전압강하 중, 1회째와 2회째의 전압강하를 개선한 것이다.
발명자들은 상기 목적의 실현을 위해 예의 연구한 결과, 이하의 내용을 요지구성으로 하는 제 1의 발명에 생각이 이르게 되었다.
즉, 제 1의 발명은 코어기판 상에 층간절연층과 도체층이 형성되어, 비아홀을 개재하여, 전기적인 접속을 실행하게 되는 다층프린트배선판에 있어서, 코어기판의 전원용 또는 어스용 도체층의 두께 합의 적어도 한쪽은 층간절연층 상의 도체층의 두께보다도 두꺼운 것을 특징으로 하는 다층프린트배선판에 있다.
제 2의 발명으로서 발명자들은 상기 목적을 실현하기 위해 예의연구한 결과, 이하에 나타낸 내용을 요지구성으로 하는 발명에 도달하였다. 즉, 제 2의 발명은 표면과 이면을 접속하는 다수의 스루홀을 구비하여 표면 및 이면의 도체층과 내층의 도체층을 가지는 3층 이상의 다층코어기판 상에, 층간절연층과 도체층이 형성되어 비아홀을 개재하여 전기적인 접속이 실행되는 프린트배선판에 있어서,
상기 다수의 스루홀은 IC칩의 전원회로 또는 어스회로 내지 신호회로와 전기적으로 접속하고 있는 다수의 전원용 스루홀과 다수의 어스용 스루홀 및 다수의 신호용 스루홀로부터 되고,
상기 전원용 스루홀이 다수코어기판의 내층의 어스용 도체층을 관통할 즈음, 다수의 전원용 스루홀의 내에, 적어도 IC직하, 또는 70% 이상의 전원용 스루홀은, 어스용 도체층에 있어서, 전원용 스루홀로부터 연장되는 도체회로를 갖지 않는다,
또는/및 상기 어스용 스루홀이 다층코어기판의 내층의 전원용 도체층을 관통할 즈음, 다수의 어스용 스루홀의 내에, 적어도 IC직하, 또는 70% 이상의 어스용 스루홀은 전원용 도체층에 있어서, 어스용 스루홀로부터 연장되는 도체회로를 갖지 않는 것을 기술적 특징으로 한다.
제 1 발명에 의해, IC칩∼기판∼전원의 도체에 대한 저항을 저감시킬 수 있고, 전달손실이 저감된다. 따라서, 전달되는 신호나 전원이 원하는 능력으로 발휘된다. 따라서, IC칩의 기능, 동작 등이 정상적으로 작동하기 때문에, 오작동이나 에러를 발생하는 경우가 없다. IC칩∼기판∼어스의 도체에 대한 저항을 저감시킬 수 있으며, 신호선, 전원선에서의 노이즈 중첩을 경감하고, 오작동이나 에러를 방지할 수 있다.
또, 제 1 발명에 의해, IC칩의 초기기동 시에 발생하는 전원부족(전압강하)의 정도를 작게 되는 것도 알게 되고, 고주파 영역의 IC칩, 특히 3GHz 이상의 IC칩을 실장했다고 해도, 문제없이 기동할 수 있는 것을 알았다. 따라서, 전기적인 특성이나 전기접속성을 향상시킬 수 있는 것이다.
그리고 코어기판을 다층화하여, 도체층 두께의 합을 두껍게 하므로, 절연신뢰성도 우수한 프린트배선판을 형성할 수 있다.
또한, 프린트기판의 회로 내에서의 저항을 종래의 프린트기판과 비교하여도, 작게 할 수 있다. 따라서, 바이어스를 부가하여 고온고습 하에서 실시하는 신뢰성 시험(고온고습 바이어스 시험)을 실행하여도, 파괴하는 시간도 길어지므로, 신뢰성도 향상될 수 있다.
또, 전원용의 도체층의 저항이 낮아지기 때문에, 다량의 전기가 흘러도 발열이 억제된다. 어스층도 같다. 이 점에서도 오동작이 발생하기 어렵고, IC실장 후의 프린트배선판의 신뢰성이 높게 된다.
제 2 발명에서는 전원용 또는/및 어스용 스루홀 중에서, IC직하 또는 70% 이상이 스루홀은, 다층코어기판의 내층에 더이랜드를 구비하지 않는다.
제 2 발명의 제 1의 효과로서, 스루홀 간격이 좁은 피치가 되므로, 파인화가 가능하게 된다. 따라서, 프린트배선판의 소형화가 가능하다.
제 2의 효과로서, 전원용 스루홀과 어스용 스루홀 사이의 간격을 좁게 할 수 있으므로, 상호 인덕턴스를 감소시키는 것이 가능하게 된다. 따라서, 주로 IC의 초기 동작에 대한 1회째 및 2회째의 전원 강하에 의한 전원 부족이 작게 된다. 전원 부족이 일어나기 어렵게 되고, 따라서, 고주파 영역의 IC칩을 실장했다고 해도, 초기동작에 대한 오동작이나 에러 등을 야기하기 어렵게 된다.
제 3의 효과로서 IC의 트랜지스트에 전원을 공급하는 배선 길이가 짧게 되므로, IC의 전압강하가 일어나기 어렵다. 이에 대하여, 더미랜드를 가지는 다층프린트배선판에서는 IC의 트랜지스트에 전원을 공급하는 배선길이가 길게 된다. 왜냐하면, 전기는 도체의 표면을 흐르기 쉬우므로, 더미랜드를 가질 경우의 배선길이는 스루홀의 배선길이에 더미랜드 표면의 배선길이가 더해지기 때문이다.
더미랜드를 구비하지 않는 스루홀이 IC직하의 일부이어도 같은 효과가 얻어진다. 왜냐하면, 전기는 저항이 작은 배선을 우선적으로 흐르기 때문에, 더미랜드를 갖지 않는 스루홀이 일부이어도, 더미랜드를 갖지 않는 스루홀을 경유하여 IC의 트랜지스트에 전원을 공급할 수 있기 때문이다. 그러나, 더미랜드를 구비하지 않은 전원용 스루홀과 어스용 스루홀은, 각각 모든 전원용 스루홀, 모든 어스용 스루홀에 대하여 각각 30% 이상이 바람직하고, 나아가서는 50% 이상이 바람직하다. 더미랜드를 구비하지 않은 스루홀 수가 적으면, 그러한 스루홀에 전기가 집중하므로 본 발명의 효과가 작게 되어 버린다.
또한, 더미랜드를 구비하지 않은 전원용 스루홀과 더미랜드를 구비하지 않은 어스용 스루홀은 격자상 또는 지그재그상으로 배치되는 것이 바람직하다. 이 경우, 교호로 배치되는 것이 보다 바람직하다. 왜냐하면, 상호 인덕턴스가 감소하기 때문에, IC의 트랜지스터로의 전원공급이 단시간에 실행된다.
제 4의 효과로서는 다층코어에 대한 내층의 전원층이나 어스층의 도체면적을 많게 할 수 있고, 양 도체층의 도체저항이 작게 되므로, IC의 트랜지스터 쪽으로 원활하게 전원이 공급된다. 왜냐하면, 더미랜드가 없으므로, 스루홀에 보다 근접하여 전원층이나 어스층을 형성할 수 있다(도 37 참조). 도 37 중의 스루홀(V) 주변과 다른 스루홀(W) 주변을 비교하면, W에는 더미랜드가 없기 때문에, 스루홀에 근접하여 도체층을 형성할 수 있으므로, V주변보다 많은 도체층이 형성되어 있다.
도 1은 본 발명의 제 1 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 2는 제 1 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 3은 제 1 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 4는 제 1 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 5는 제 1 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 6은 제 1 실시예-1이 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 7은 제 1 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 8은 제 1 실시예-1에 관한 다층프린트배선판의 단면도이다.
도 9는 제 1 실시예-1에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
도 10은 IC칩의 동작 중에 있어서의 전압 변화를 도시한 그래프이다.
도 11은 IC칩의 동작 중에 있어서의 전압 변화를 도시한 그래프이다.
도 12는 IC칩의 동작 중에 있어서의 전압 변화를 도시한 그래프이다.
도 13은 제 1 실시예와 제 1 비교예와의 시험 결과를 도시한 도표이다.
도 14는 제 1 실시예의 최소선간, 선폭 형성능력 평가패턴의 평가결과를 도시한 도표이다.
도 15는 제 1 실시예와 제 1 비교예와의 시험 결과를 도시한 도표이다.
도 16은 제 1 실시예의 시험 결과를 도시한 도표이다.
도 17은 α1/α2에 대한 전압 강하량의 그래프이다.
도 18은 본 발명의 제 2 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 19는 제 2 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 20은 제 2 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 21은 제 2 실시예-1의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 22는 제 2 실시예-1에 관한 다층프린트배선판의 단면도이다.
도 23은 제 2 실시예-1에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
도 24는 제 2 실시예-1의 변형례에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
도 25에서 도25(A)는 도 22 중 내층의 전원용 플레인층(16P)의 평면도이고, 도 25(B)는 내층의 어스용 플레인층(16E)의 평면도이다.
도 26에서 도 26(A)는 도 22 중 내층의 전원용 플레인층(16P)의 평면도이고, 도 26(B)는 내층의 어스용 플레인층(16E)의 평면도이다.
도 27은 제 2 실시예-10에 관한 다층프린트배선판의 단면도이다.
도 28은 IC칩의 동작 중에 있어서의 전압 변화를 도시한 그래프이다.
도 29는 IC칩의 동작 중에 있어서의 전압 변화를 도시한 그래프이다.
도 30은 제 2 실시예와 제 2 비교예와의 시험 결과를 도시한 도표이다.
도 31에서 도 31(A)는 도 22 중 내층의 다른 예인 전원용 플레인층(16P)의 평면도이고, 도 25(B)는 내층의 어스용 플레인층(16E)의 평면도이다.
도 32는 더미랜드를 갖지 않은 스루홀 수에 대해서, 횡축에 더미랜드를 갖지 않은 스루홀 수, 종축에 전압 강하량의 값(V)을 도시한 그래프이다.
도 33은 내층의 도체 두께와 1회째∼3회째의 전압강하 관계를 도시한 도표이다.
도 34는 스루홀과 도체층과의 관계를 도시한 설명도이다.
도 35는 본원 발명의 관련 기술에 관한 다층프린트배선판의 단면도이다.
도 36은 도 35의 다층프린트배선판의 X4-X4 횡단면도이고, 도 36(B)는 X5-X5단면이다.
도 37(A)는 내층의 전원용 플레인층(16P)의 평면도이고, 도 37(B)는 내층의 어스용 플레인층(16E)의 평면도이다.
도 38은 종래기술의 다층프린트배선판의 횡단면도이다.
도 39는 다층코어를 관통하는 신호용 스루홀의 모식도이다.
도 40은 제 1 회째와 제 2 회째의 전압 강하량을 도시한 그래프이다.
[제 1의 발명]
발명자들은 상기 목적의 실현을 위해 예의 연구한 결과, 이하의 내용을 요지구성으로 하는 제 1의 발명에 생각이 이르게 되었다.
즉, 제 1의 발명은 코어기판 상에 층간절연층과 도체층이 형성되어, 비아홀을 개재하여, 전기적인 접속을 실행하게 되는 다층프린트배선판에 있어서, 코어기판의 전원용 또는 어스용 도체층의 두께 합의 적어도 한쪽은 층간절연층 상의 도체층의 두께보다도 두꺼운 것을 특징으로 하는 다층프린트배선판에 있다.
즉, 코어기판을 다층코어기판으로 하고, 코어기판의 표리(表裏)만의 도체층 두께만을 두껍게 하지 않고, 각 도체층의 합을 두껍게 하는 데 있다. 다층코어기판의 경우, 코어기판의 표리의 도체층과 내층의 도체층을 각각 더한 두께가 IC로의 전원공급과 그 안정화에 기여하는 두께가 된다. 이 경우, 표층의 도체층과 내층의 도체층이 전기적인 접속이 있고, 또한, 2개소 이상에서의 전기적인 접속이 있을 때에 적용된다. 결국, 다층화하여 다층코어기판의 각 도체층의 두께의 합을 두껍게 하고, 코어의 도체층을 전원용의 도체층으로 하여 사용하므로, IC칩으로의 전원 공급 능력을 향상시킬 수 있다. 그리고, 코어의 도체층을 어스층으로서 사용하므로, IC칩으로의 신호, 전원에 중첩하는 노이즈를 저감시키거나, IC에 전원을 안정적으로 공급할 수 있다. 따라서, 상기 다층프린트기판 상에 IC칩을 실장한 때에, IC칩∼기판∼전원까지의 루프인덕턴스를 저감시킬 수 있다. 아울러, 초기동작에 대한 전원부족이 작아지기 때문에, 전원부족이 일어나기 어렵게 되고, 이 때문에, 보다 고주파 영역인 IC칩을 실장했다고 해도, 초기기동에 대한 오동작이나 에러 등을 야기시키지 않게 되며, 노이즈가 저감되므로 오동작이나 에러를 발생시키지 않게 된다.
또한, 다층코어기판으로 하는 경우에, 다층코어기판의 도체층의 두께의 합을 확보한 채로, 다층코어기판의 각 도체층의 두께를 얇게 할 수 있다. 즉, 이것에 의해, 미세한 배선패턴을 형성하여도, 배선패턴 사이의 절연 간격을 확실하게 확보할 수 있기 때문에, 절연신뢰성이 높은 프린트배선판을 제공하는 것도 가능하게 된다.
이외의 효과로서는 코어기판의 전원용 또는 어스용의 도체층 두께를 두껍게 하므로, 코어기판의 강도가 증가하고, 이로 인해서 코어기판 자체를 얇게 했다고 해도, 굽힘과 발생한 응력을 기판 자체에서 완화하는 것이 가능하다.
또한, IC칩∼기판∼콘덴서 또는 전원층∼전원을 거쳐, IC칩에 전원을 공급하는 경우에도 동일한 효과가 있으며, 전술한 루프인덕턴스를 저감시킬 수 있다. 따라서, 콘덴서 또는 유전체층의 전원 공급에 손실을 일으키지 않는다. 처음부터 IC칩은 순간적으로 전력을 소비하여, 복잡한 연산처리나 동작이 실행된다. 전원층에서 IC칩으로의 전력공급에 의해, 고주파영역의 IC칩을 실장했다고 해도, 초기동작에 대한 전원부족(전압강하의 발생 상황)에 대하여, 대량의 콘덴서를 실장하지 않고, 전원 공급을 할 수 있다. 처음부터 고주파 영역의 IC칩을 사용하기 위해서는 초기동작 시의 전원부족(전압강하)이 발생하지만, 주파수가 낮은 IC칩에서는 실장된 콘덴서 또는 내장된 유전체층의 용량으로 충분하다.
특히, 코어기판의 전원층으로서 사용되는 도체층의 두께의 합이 코어기판의 편면 또는 양면 상의 층간절연층 상의 도체층 두께보다 두꺼운 때에, 상기 효과를 최대한으로 거둘 수 있다. 이 경우의 층간절연층 상의 도체층이란, 이른바 빌드업프린트배선판의 빌드업 부분에 대한 층간절연층 상의 도체층인 것이다(본원에서는 도 8 중의 58, 158).
코어기판의 전원층은 기판의 표층, 내층 또는 상기 양쪽에 배치시켜도 된다. 기판의 표면, 이면, 내층 중, 적어도 1층, 또는 복수의 층에 배치시켜도 된다. 내층의 경우에는 2층 이상에 걸쳐서 다층화하여도 된다. 그리고, 남은 층을 어스층으로 하는 것이 좋다. 기본적으로는 코어기판의 전원용 도체층의 합이 층간절연층의 도체층 보다도 두껍게 되어 있으면, 그 효과를 거두게 된다. 전원용의 도체층과 어스용의 도체층이 교호로 배치하는 것이 전기특성을 개선하기 위해 바람직하다.
보통, 내층에 형성하는 것이 바람직하다. 내층에 형성되면 IC칩과 외부단자 또는 콘덴서와의 중간에 전원층이 배치됨으로써, 쌍방의 거리가 균일하고, 저해원인이 적게되고, 전원부족이 억제되기 때문이다.
또, 본 발명에서는 코어기판 상에 층간절연층과 도체층이 형성되어, 비아홀을 개재하여, 전기적인 접속을 실행하는 다층프린트배선판에 있어서, 다층코어기판의 전원용의 도체층 두께의 합을 α1, 층간절연층 상의 도체층의 두께를 α2로 한 경우, α2＜α1
Figure pat00001
40α2 인 것을 특징으로 하는 다층프린트배선판을 제공하는 데 목적이 있다.
α1
Figure pat00002
α2 의 경우에는 전원부족에 대한 효과가 전혀 없다. 즉, 바꾸어 말하면, 초기동작 시에 발생하는 전압 강하에 대하여, 그 강하정도를 억제한다고 하는 것이 명확하게 되지 않는다는 것이다.
α1＞40α2 를 초과한 경우에 대해서도 검토한 결과, 기판 두께가 두껍게 되기 때문에, 역으로 IC쪽으로 전원공급에 시간이 요하는 결과가 되었다. 결국, 본원의 효과의 임계점이라면 이해된다. 이 이상으로 두껍게 하여도, 전기적인 효과의 향상은 기대할 수 없다. 또, 이 두께를 초과하면, 코어기판의 표층에 도체층을 형성한 경우에 코어기판과 접속을 실행하는 랜드 등이 형성되는 데 곤란하게 된다. 또한, 상층의 층간절연층을 형성하면, 요철이 크게 되고, 층간절연층에 굽힘 현상이 발생하기 때문에, 인피던스를 일치시킬 수 없게 되어 버린다. 그러나, 상기 범위(α1＞40α2 )에서도 문제가 없을 경우도 있다.
다층코어기판의 전원용의 도체층의 두께의 합 α1은 1.2α2
Figure pat00003
α1
Figure pat00004
40α2인 것이 또한 바람직하다. 상기 범위이면, 전원부족(전압강하)에 의한 IC 칩의 오동작이나 에러 등이 발생하지 않는 것이 확인되어 있다.
이 경우의 코어기판이란, 글래스에폭시수지 등을 심재로 함침시킨 수지기판, 세라믹기판, 금속기판, 수지, 세라믹, 금속을 복합시켜 사용한 복합코어기판, 상기 기판의 내층에 도체층이 형성된 기판, 3층 이상의 다층화한 도체층이 형성된 다층코어기판을 사용한 것 등을 가리킨다.
다층코어기판의 전원용의 도체층 두께의 합을, 두껍게 하기 위해, 금속이 매립된 기판 상에, 도금, 스패터 등의 일반적인 도체층을 형성하는 프린트배선판의 방법으로 형성한 것을 사용해도 좋다.
또한, 본 발명에서는 코어기판 상에 층간절연층과 도체층이 형성되어, 비아홀을 개재하여 전기적인 접속이 행해지는 다층프린트배선판에 있어서, 다층코어기판의 어스용의 도체층 두께의 합을 α3, 층간절연층 상의 도체층의 두께를 α2로 한 경우, α3과 α2는 α2＜α3
Figure pat00005
40α2 인 것을 특징으로 하는 다층프린트배선판을 제공하는 데 목적이 있다. 상기 범위로 하는 것으로, IC칩으로의 신호전원에 중첩하는 노이즈가 저감된다. 또한, IC쪽으로의 전원 공급을 안정적으로 실행하는 것이 가능하게 된다. 또한, 1.2α1＜α3
Figure pat00006
40α2 의 범위로 하면 그 효과는 증가한다.
또한, 동일한 두께의 재료로 형성된 경우, 적층된 다층프린트배선판이라면, 프린트기판에 대한 도체층으로서 전원층을 가지는 층 또는 기판을 코어기판으로서 정의한다.
또한, 다층코어기판은 내층에 상대적으로 두껍게 도체층을, 표층에 상대적으로 얇은 도체층을 가지고, 내층의 도체층이 주로 전원층용의 도체층 또는 어스용의 도체층인 것이 바람직하다. (상대적으로 두껍다, 얇다라고 하는 것은, 전체 도체층의 두께와 비교해서, 그 경향을 나타내는 데, 내층은 다른 도체층과 비교하면 상대적으로 두껍다는 것이 되고, 표층은 그 역인 것을 나타내고 있다.) 단, 표층의 도체층을 전원용, 또는, 어스용의 도체층으로서 사용해도 되고, 일면을 전원용의 도체층, 타면을 어스용의 도체층으로서 사용해도 좋다.
즉, 내층 측에 두꺼운 도체층을 배치시키므로, 그 두께를 임의로 변경했다고 해도, 그 내층의 도체층을 덮는 것처럼, 수지층을 형성시킨 것이 가능하기 때문에, 코어로서의 평탄성이 얻어진다. 따라서, 층간절연층의 도체층에 굽힘 현상이 발생하지 않는다. 다층코어기판의 표층에 얇은 도체층을 배치하여도, 내층의 도체층으로 더해진 두께에서 코어의 도체층으로서 충분한 도체층 두께를 확보할 수 있다. 이것들을 전원층용의 도체층 또는 어스용의 도체층으로서 사용하므로 다층프린트배선판의 전기특성을 개선하는 것이 가능하게 된다.
다층코어기판으로 한 경우, 내층의 도체층은 도체층의 두께를 상대적으로 두껍게 하고, 또한, 전원층으로서 사용하여, 표층의 도체층은 내층의 도체층을 사이에 두는 것처럼 하여 형성되고, 또한, 신호선으로서 사용되고 있는 경우인 것도 바람직하다. 이 구조에 의해, 전술한 전원강화를 도모할 수 있다.
또한, 코어기판 내에서 도체층과 도체층과의 사이에 신호선을 배치하는 것으로 마이크로스트립 구조를 형성시킬 수가 있기 때문에, 인덕턴스를 저하시켜, 인피던스 일치를 취할 수 있다. 따라서, 전기특성도 안정화시킬 수 있다. 또, 표층의 도체층을 상대적으로 얇게 하는 것이 바람직한 구조가 된다. 코어기판은 스루홀 피치를 600㎛ 이하로 해도 된다.
다층코어기판은 전기적으로 격절된 금속판의 양면에 수지층을 개재시켜 내층의 도체층이 상기 내층의 도체층 외측에 수지층을 개재시켜 표면의 도체층이 형성되어 구성되는 것이 바람직하다. 중앙부에 전기적으로 격절된 금속판을 배치하는 것으로, 충분한 기계적 강도를 확보할 수 있다. 또한, 금속판의 양면에 수지층을 개재시켜 내층의 도체층을 상기 내층의 도체층 외측에 수지층을 개재시켜 표면의 도체층을 형성하므로써, 금속판의 양면에서 대칭성을 갖게하여, 히트사이클 등에 있어서, 굽힘, 굴곡이 발생하는 것을 방지할 수 있다.
다층코어기판은 36합금이나 42합금 등의 저열팽창계수의 금속판의 양면에 절연층을 개재시켜 내층의 도체층이 상기 내층의 도체층 외측에 절연층을 개재시켜 표면의 도체층이 형성되어도 된다. 중앙부에 전기적으로 격절된 금속판을 배치하는 것으로써, 다층프린트배선판의 X-Y 방향의 열팽창계수를 IC의 열팽창계수에 근접시킬 수 있고, IC와 다층프린트배선판의 접속부에서의 수지층의 국소 히트사이클성이 향상된다. 또한, 금속판의 양면에 절연층을 개재시켜 내층의 도체층을 상기 내층의 도체층 외측에 절연층을 개재시켜 표면의 도체층을 형성하는 것으로, 금속판의 양면에서 대칭성을 갖게 하여, 히트사이클 등에 있어서, 굽힘, 굴곡이 발생하는 것을 방지할 수 있다.
도 10은 종축에 IC칩의 전압, 횡축에는 시간 경과를 나타내고 있다. 도 10은 1GHz 이상의 고주파 IC칩을 실장한 전원공급용 콘덴서를 구비하지 않은 프린트배선판을 모델로 한 것이다. 선A는 1GHz의 IC칩의 전압의 경과시간변화를 나타낸 것이며, 선B는 3GHz의 IC칩의 전압의 경과시간변화를 표현한 것이다. 상기 도면에 있어서는 스위치를 온(ON)하고 나서 다수회 발생하는 전압강하 중, 3회째의 전압강하를 도시하고 있다. 상기 경과시간변화는 IC칩이 기동하기 시작한 때, 순간적으로 대량의 전원이 필요하게 된다. 상기 공급이 부족하면 전압이 강하하게 된다(X점, X'점). 이후, 공급하는 전원이 서서히 충족되므로, 전압강하는 해소된다. 그러나, 전압이 강하한 때에는 IC칩의 오동작이나 에러를 야기하기 쉽게 된다. 결국, 전원의 공급 부족에 의한 IC칩의 기능이 충분하게 기능, 기동하지 않기 때문에 발생하는 나쁜 상태이다. 상기 전원부족(전압강하)은 IC칩의 주파수가 증가함에 따라 커지므로, 전압강하를 해소하기 위해서는, 시간이 걸리고, 바라는 기능, 기동을 실행하기 때문에, 타임래그가 발생하게 된다.
전술한 전원부족(전압강하)을 보충하기 위해서, 외부의 콘덴서와 접속시켜서, 상기 콘덴서 내에 축적된 전원을 방출하므로, 전원부족 또는 전압강하를 작게 할 수 있다.
도 11에는 콘덴서를 구비한 프린트기판을 모델로 한 것이다. 선C는 소용량의 콘덴서를 실장하여, 1GHz의 IC칩에 대한 전압의 경과시간변화를 나타낸 것이다. 콘덴서를 실장하지 않은 선A와 비교하면, 전압강하의 정도가 작게 된다. 또한, 선D는 선C에서 실행한 것과 비교하여 대용량의 콘덴서를 실장하여, 선C와 동일하게 경과시간변화를 도시한 것이다. 또한, 선C와 비교해서도, 전압강하의 정도가 작게 된다. 따라서, 원하는 IC칩이 기능, 기동을 실행할 수 있게 된다. 그러나, 도 10에 표현한 것처럼, IC칩이 보다 고주파영역이 되면, 보다 많은 콘덴서 용량이 필요하게 되고, 따라서, 콘덴서의 실장하는 영역을 설정할 필요가 있기 때문에, 전압 확보가 곤란하게 되어 버리고, 동작, 기능을 향상시킬 수 없게 되며, 고밀도화란 점에서도 어렵게 되어 버린다.
다층코어기판의 전원용 도체층의 두께의 합을 α1, 층간절연층 상의 도체층의 두께 α2로서, α1/α2를 변경했을 때의 전압강하의 모양을 도 12 중의 그래프로 도시한다. 도 12 중에 선C는 소용량 콘덴서를 실장하여, 1GHz의 IC칩으로서, α1=α2에 대한 전압의 경과시간변화를 나타내고 있다. 또, 선F는 소용량 콘덴서를 실장하여, 1GHz의 IC칩으로서, α1=1.5α2에 대한 전압의 경과시간변화를 표현하고, 선E는 소용량 콘덴서를 실장하여, 1GHz의 IC칩으로서, α1=2.0α2에 대한 전압의 경과시간변화를 나타내고 있다. 코어의 도체층의 두께의 합이 두껍게 됨에 따라서, 전원부족 또는 전압강하가 작게 된다. 따라서, IC칩의 기능, 동작의 나쁜 상태의 발생이 적게 된다고 할 수 있다. 코어기판의 전원용의 도체층 두께의 합을 두껍게 하는 것에 의해, 도체층의 체적이 증가하게 된다. 체적이 증가하면, 도체저항이 저감되므로, 전달되는 전원에 대한 전압, 전류의 손실이 없게 된다. 따라서, IC칩∼전원 사이에서의 전달손실이 작게 되고, 전원이 공급되므로, 오동작이나 에러 등을 야기되지 않는다. 특히, 이 경우에는 전원용 도체층의 두께의 합에 의한 요인이 크고, 코어기판에 대한 전원용의 도체층의 두께의 합을 층간절연층 상의 도체층의 두께 합보다도 두껍게 하므로, 그 효과를 거둘 수 있다.
또한, 코어기판 내에 콘덴서나 유전체층, 저항 등의 전자부품을 내장한 기판에 있어서도, 그 효과는 현저하게 나타난다. 내장시키는 것에 의해, IC칩과 콘덴서 또는 유전체층과의 거리를 짧게 할 수 있다. 따라서, 루프인덕턴스를 저감할 수 있다. 전원부족 또는 전압강하를 작게 할 수 있다. 예를 들면, 콘덴서나 유전체층을 내장한 코어기판에 있어서도, 코어기판의 도체층 및 전원층의 도체층 두께를 층간절연층 상의 도체층 두께 보다도 두껍게 하므로, 메인 전원과 내장된 콘덴서나 유전체층의 전원과의 쌍방의 도체저항을 감소시킬 수 있으므로, 전달손실을 저감시킬 수 있으며, 콘덴서를 내장한 기판의 효과를 더욱 발휘하게 된다.
코어기판의 재료는 수지기판으로 검증을 하였지만, 세라믹, 금속코어기판으로도 같은 효과를 거두는 것을 알았다. 또, 도체층의 재질도 동으로 되는 금속으로 하였지만, 그 외의 금속에서도 효과가 상쇄되어, 오동작이나 에러의 발생이 증가한다고 하는 것은 확인된 것이 아니므로, 코어기판의 재료의 상이함 또는 도체층을 형성하는 재질의 상이함에는 그 효과의 영향은 없는 것으로 생각된다. 보다 바람직하게는, 코어기판의 도체층과 층간절연층의 도체층은 동일 금속으로 형성되는 것이다. 전기특성, 열팽창계수 등의 특성이나 물성이 변하지 않기 때문에 본원의 효과를 거둘 수 있다.
[제 1 발명의 효과]
제 1 발명에 의해, IC칩∼기판∼전원의 도체에 대한 저항을 저감시킬 수 있고, 전달손실이 저감된다. 따라서, 전달되는 신호나 전원이 원하는 능력으로 발휘된다. 따라서, IC칩의 기능, 동작 등이 정상적으로 작동하기 때문에, 오작동이나 에러를 발생하는 경우가 없다. IC칩∼기판∼어스의 도체에 대한 저항을 저감시킬 수 있으며, 신호선, 전원선에서의 노이즈 중첩을 경감하고, 오작동이나 에러를 방지할 수 있다.
또, 제 1 발명에 의해, IC칩의 초기기동 시에 발생하는 전원부족(전압강하)의 정도를 작게 되는 것도 알게 되고, 고주파 영역의 IC칩, 특히 3GHz 이상의 IC칩을 실장했다고 해도, 문제없이 기동할 수 있는 것을 알았다. 따라서, 전기적인 특성이나 전기접속성을 향상시킬 수 있는 것이다.
그리고 코어기판을 다층화하여, 도체층 두께의 합을 두껍게 하므로, 절연신뢰성도 우수한 프린트배선판을 형성할 수 있다.
또한, 프린트기판의 회로 내에서의 저항을 종래의 프린트기판과 비교하여도, 작게 할 수 있다. 따라서, 바이어스를 부가하여 고온고습 하에서 실시하는 신뢰성 시험(고온고습 바이어스 시험)을 실행하여도, 파괴하는 시간도 길어지므로, 신뢰성도 향상될 수 있다.
또, 전원용의 도체층의 저항이 낮아지기 때문에, 다량의 전기가 흘러도 발열이 억제된다. 어스층도 같다. 이 점에서도 오동작이 발생하기 어렵고, IC실장 후의 프린트배선판의 신뢰성이 높게 된다.
[제 2 발명]
제 2의 발명으로서 발명자들은 상기 목적을 실현하기 위해 예의연구한 결과, 이하에 나타낸 내용을 요지구성으로 하는 발명에 도달하였다. 즉, 제 2의 발명은 표면과 이면을 접속하는 다수의 스루홀을 구비하여 표면 및 이면의 도체층과 내층의 도체층을 가지는 3층 이상의 다층코어기판 상에, 층간절연층과 도체층이 형성되어 비아홀을 개재하여 전기적인 접속이 실행되는 프린트배선판에 있어서,
상기 다수의 스루홀은 IC칩의 전원회로 또는 어스회로 내지 신호회로와 전기적으로 접속하고 있는 다수의 전원용 스루홀과 다수의 어스용 스루홀 및 다수의 신호용 스루홀로부터 되고,
상기 전원용 스루홀이 다수코어기판의 내층의 어스용 도체층을 관통할 즈음, 다수의 전원용 스루홀의 내에, 적어도 IC직하, 또는 70% 이상의 전원용 스루홀은, 어스용 도체층에 있어서, 전원용 스루홀로부터 연장되는 도체회로를 갖지 않는다,
또는/및 상기 어스용 스루홀이 다층코어기판의 내층의 전원용 도체층을 관통할 즈음, 다수의 어스용 스루홀의 내에, 적어도 IC직하, 또는 70% 이상의 어스용 스루홀은 전원용 도체층에 있어서, 어스용 스루홀로부터 연장되는 도체회로를 갖지 않는 것을 기술적 특징으로 한다.
단, IC직하의 모든 스루홀을 상술한 특징의 스루홀로 할 필요는 없고, 일부의 스루홀에 본 발명을 적용해도 된다.
즉, 표면과 이면을 접속하는 복수의 스루홀을 구비하여 표면 및 이면의 도체층과 내층의 도체층을 가지는 3층 이상의 다층코어기판 상에, 층간절연층과 도체층이 형성되어 비아홀을 개재하여 전기적인 접속이 실행되는 프린트 배선판에 있어서,
상기 복수의 스루홀은 IC칩의 전원회로 또는 어스회로 내지 신호회로와 전기적으로 접속하고 있는 다수의 전원용 스루홀과 다수의 어스용 스루홀 및 다수의 신호용 스루홀로부터 되고,
상기 전원용 스루홀이 다층코어기판의 내층의 어스용 도체층을 관통할 즈음, 다수의 전원용 스루홀의 내에, IC직하의 일부의 전원용 스루홀은, 어스용 도체층에 있어서, 전원용 스루홀로부터 연장되는 도체회로를 갖지 않는다. 그리고, 상기 어스용 스루홀이 다층코어기판의 내층의 전원용 도체층을 관통할 즈음, 다수의 어스용 스루홀의 내에, IC직하의 일부인 어스용 스루홀은 전원용 도체층에 있어서, 어스용 스루홀로부터 연장되는 도체회로를 갖지 않는 것을 기술적 특징으로 하는 프린트 배선판이다.
또한 어스용 도체층에 있어서, 전원용 스루홀로부터 연장되는 도체회로를 갖지 않는 전원용 스루홀과 전원용 도체층에 있어서 어스용 스루홀로부터 연장되는 도체회로를 갖지 않는 어스용 스루홀이 격자상 또는 지그재그상으로 배치되어 있는 것을 특징으로 한다. 이 경우, 전원용 스루홀과 어스용 스루홀이 교호로 위치하고 있는 것이 바람직하다.
이하, 어스용 도체층에 있어서, 전원용 스루홀로부터 연장되는 도체회로를 갖지 않는 전원용 스루홀을 더미랜드를 갖지 않는 전원용 스루홀, 전원용 도체층에 있어서, 어스용 스루홀로부터 연장되는 도체회로를 갖지 않는 어스용 스루홀을 더미랜드를 갖지 않는 어스용 스루홀, 단지, 더미랜드를 갖지 않는 스루홀이라고 한다.
또한, 다층코어기판의 전원용 도체층의 두께의 합 α1이 층간절연층 상의 도체층의 두께 α2에 대하여, α2 ＜ α1
Figure pat00007
40α2 인 것을 기술적 특징으로 한다.
아울러, 다층코어기판의 어스용의 도체층의 두께의 합 α3이 층간절연층 상의 도체층 두께 α2에 대하여, α3 ＜ α1
Figure pat00008
40α2 인 것을 기술적 특징으로 한다.
[제 2 발명의 효과]
제 2 발명에서는 전원용 또는/및 어스용 스루홀 중에서, IC직하 또는 70% 이상이 스루홀은, 다층코어기판의 내층에 더이랜드를 구비하지 않는다.
제 2 발명의 제 1의 효과로서, 스루홀 간격이 좁은 피치가 되므로, 파인화가 가능하게 된다. 따라서, 프린트배선판의 소형화가 가능하다.
제 2의 효과로서, 전원용 스루홀과 어스용 스루홀 사이의 간격을 좁게 할 수 있으므로, 상호 인덕턴스를 감소시키는 것이 가능하게 된다. 따라서, 주로 IC의 초기 동작에 대한 1회째 및 2회째의 전원 강하에 의한 전원 부족이 작게 된다. 전원 부족이 일어나기 어렵게 되고, 따라서, 고주파 영역의 IC칩을 실장했다고 해도, 초기동작에 대한 오동작이나 에러 등을 야기하기 어렵게 된다.
제 3의 효과로서 IC의 트랜지스트에 전원을 공급하는 배선 길이가 짧게 되므로, IC의 전압강하가 일어나기 어렵다. 이에 대하여, 더미랜드를 가지는 다층프린트배선판에서는 IC의 트랜지스트에 전원을 공급하는 배선길이가 길게 된다. 왜냐하면, 전기는 도체의 표면을 흐르기 쉬우므로, 더미랜드를 가질 경우의 배선길이는 스루홀의 배선길이에 더미랜드 표면의 배선길이가 더해지기 때문이다.
더미랜드를 구비하지 않는 스루홀이 IC직하의 일부이어도 같은 효과가 얻어진다. 왜냐하면, 전기는 저항이 작은 배선을 우선적으로 흐르기 때문에, 더미랜드를 갖지 않는 스루홀이 일부이어도, 더미랜드를 갖지 않는 스루홀을 경유하여 IC의 트랜지스트에 전원을 공급할 수 있기 때문이다. 그러나, 더미랜드를 구비하지 않은 전원용 스루홀과 어스용 스루홀은, 각각 모든 전원용 스루홀, 모든 어스용 스루홀에 대하여 각각 30% 이상이 바람직하고, 나아가서는 50% 이상이 바람직하다. 더미랜드를 구비하지 않은 스루홀 수가 적으면, 그러한 스루홀에 전기가 집중하므로 본 발명의 효과가 작게 되어 버린다.
또한, 더미랜드를 구비하지 않은 전원용 스루홀과 더미랜드를 구비하지 않은 어스용 스루홀은 격자상 또는 지그재그상으로 배치되는 것이 바람직하다. 이 경우, 교호로 배치되는 것이 보다 바람직하다. 왜냐하면, 상호 인덕턴스가 감소하기 때문에, IC의 트랜지스터로의 전원공급이 단시간에 실행된다.
제 4의 효과로서는 다층코어에 대한 내층의 전원층이나 어스층의 도체면적을 많게 할 수 있고, 양 도체층의 도체저항이 작게 되므로, IC의 트랜지스터 쪽으로 원활하게 전원이 공급된다. 왜냐하면, 더미랜드가 없으므로, 스루홀에 보다 근접하여 전원층이나 어스층을 형성할 수 있다(도 37 참조). 도 37 중의 스루홀(V) 주변과 다른 스루홀(W) 주변을 비교하면, W에는 더미랜드가 없기 때문에, 스루홀에 근접하여 도체층을 형성할 수 있으므로, V주변보다 많은 도체층이 형성되어 있다.
이상의 효과로부터, 동시스위치를 작동하여도 본 발명의 다층프린트배선판에 의하면, IC의 트랜지스터가 전원부족이 되기 어렵기 때문에, 오동작이 발생하기 어렵다.
또한, 다층코어기판의 표면 및 이면의 도체층과 내층의 도체층과의 두께를 두껍게 한다. 특히, 내층의 도체층 두께를 두껍게 하는 것이 바람직하다.
상기 효과로서, 도체층을 두껍게 하므로, 도체 자체의 체적을 증가시킬 수 있다. 상기 체적을 증가시키는 것에 의해, 도체에서의 저항을 저감시킬 수 있다. 따라서, 도체층을 전원층으로서 사용하는 것으로, IC칩으로의 전원 공급 능력이 향상된다. 또한, 도체층을 어스층으로서 사용하므로, IC칩으로의 신호, 전원에 중첩하는 노이즈를 저감시킬 수 있다. 따라서, 상기 프린트배선판에 IC칩을 실장한 때에 IC칩∼기판∼전원까지의 인덕턴스를 저감시킬 수 있으며, 초기동작에 대한 3회째의 전압강하를 주로 개선할 수 있다. 또, 도 34에 도시한 것처럼, 전위가 역의 스루홀과 도체층이 대향하고 있는 부분의 면적(대향면적), 거리가 증대함과 동시에 양자가 접근하기 때문에, 1회째 및 2회째의 전압강하가 또한 저감된다. 스루홀이 더미랜드를 구비하지 않으므로, 예를 들면, 더미랜드를 갖지 않는 전원용 스루홀과 역전위의 어스층과의 거리가 근접하는 것이 된다. 또한, 어스층이 두꺼우므로, 전원용 스루홀과 어스층이 대향하는 거리가 길게 된다. 따라서, 단지, 더미랜드를 구비하지 않은 다층프린트배선판으로 하는 것보다도 전원강하를 개선하는 것이 가능하게 된다. 도 34에 도시한 X의 거리로서는 15∼150㎛가 바람직하다. 15㎛ 이하이면, 절연신뢰성이 저하된다. 한편, 150㎛를 초과하면 전압강하를 개선하는 효과가 작게 된다.
이렇게, 스루홀이 다층코어기판의 다른 전위를 구비하는 내층을 관통할 즈음, IC직하 또는 70% 이상의 스루홀에 더미랜드를 형성하지 않고, 도체 두께를 두껍게 하는 것으로, 초기동작 시에 발생하는 주된 전압강하(1회째부터 3회째의 전압강하)를 개선할 수 있다. 따라서, 상기 프린트배선판에 고주파의 IC칩을 실장했다고 해도, 초기기동에 대한 오동작이나 에러 등을 야기하는 경우가 없다.
더미랜드를 구비하지 않은 스루홀이 IC직하에 있어서 일부이어도 같은 효과를 얻을 수 있다.
내층에 있어서, 더미랜드를 형성하지 않은 다층코어 구조는 특히, 다층코어기판의 표리의 도체 두께보다 내층의 도체 두께를 두껍게 하여, 코어의 도체층의 두께의 합(α1)을 확보하는 경우에 유효하다. 그 이유는 표리의 도체층에는 그 상부에 형성하는 빌드업층과의 전기적 접속을 취하기 때문에, 스루홀랜드가 필수가 된다. 만약, 표리의 도체층 두께가 두꺼우면, 스루홀랜드와 다른 스루홀랜드 또는 다른 도체회로와의 절연신뢰성을 확보하기 위해, 이들 사이의 절연간격을 넓게 할 필요가 있으므로, 스루홀 간격의 좁은 피치가 되지 않기 때문이다. 또, 다층코어기판의 표리의 도체 두께를 두껍게 하면, 그 상부에 형성하는 층간절연층에 굴곡이 발생하기 때문에, 인피던스가 일치할 수 없게 된다.
다층코어기판의 표층의 도체층과 내층의 도체층을 각각 더한 두께가 코어의 도체층의 두께가 된다. 이 경우, 표층의 도체층과 내층의 도체층이 전기적인 접속이 되고, 또한, 2개소 이상에서의 전기적인 접속이 있을 때에 적용된다. 또한, 패드, 랜드 정도의 면적이면, 그 면적의 도체층 두께는 더해진 두께는 되지 않는다. 도체층이란, 전원층 혹은 어스층인 것이 바람직하다.
이 경우에는 3층(표층 ＋ 내층)으로 되는 다층코어기판이라도 좋다. 3층 이상의 다층코어기판이라도 바람직하다. 필요에 따라, 다층코어기판의 내층에 콘덴서나 유전체층, 저항 등의 부품을 매립하고, 형성시킨 전자부품수납 다층코어기판을 사용해도 된다.
또한, 다층코어기판의 내층의 도체층을 두껍게 한 경우, IC칩의 직하에 해당하는 도체층을 배치한 쪽이 좋다. IC칩의 직하에 배설시킨 것에 의해, IC칩과 전원층과의 거리를 최단거리로 할 수 있다. 따라서, 인덕턴스를 보다 저감할 수 있는 것이다. 따라서, 보다 효율 좋게 전원이 공급되고, 특히, 3회째의 전압강하가 해소되는 것이다. 이 때도, 다층코어기판의 도체층 두께의 합을 α1, 층간절연층 상의 도체층의 두께 α2에 대하여, α2 ＜ α1
Figure pat00009
40α2 인 것이 바람직하다.
다층코어기판의 내층의 도체층의 두께를 층간절연층 상의 도체층 보다도 두껍게 한다. 이것에 의해, 다층코어기판의 표면에 얇은 도체층을 배치하여도, 내층의 두꺼운 도체층으로 더한 것으로, 코어의 도체층으로서 충분한 두께를 확보할 수 있다. 즉, 대용량의 전원이 공급되었다고 해도, 문제없이 기동할 수 있으므로, 오작동이나 동작불량을 야기시키지 않는다. 이때에도, 다층코어기판의 도체층의 두께의 합 α1, 층간절연층 상의 도체층의 두께를 α2에 대하여, α2 ＜ α1
Figure pat00010
40인 것이 바람직하다.
도 28은 전원이 온(ON)된 순간부터 IC의 전압의 시간적 변화를 도시하고 있다. 종축에 IC의 전압, 횡축에는 시간경과를 나타내고 있다. 도 28은 1GHz 이상의 고주파 IC칩을 실장하고, 전원용의 콘덴서를 구비하지 않은 프린트배선판을 모델로 한 것이다. 선B는 1GHz의 IC칩으로의 전압의 경과시간 변화를 나타낸 것이며, 선A는 3GHz의 IC칩으로의 전압 경과시간 변화를 나타낸 것이다. 상기 경과시간 변화는 IC칩이 기동하기 시작한 때, 순간적으로 대량의 전원이 필요하게 된다. 상기 공급이 부족하면 전압이 강하한다(X점, X'점: 1회째의 전압강하). 이후, 일단 전압이 상승한 후, 다시 내려가고(2회째의 전압강하), 다시 상승한 후, 내려가고(3회째의 전압강하), 이후는 작은 진폭을 반복하면서 서서히 전압은 상승된다. 그러나, 전압이 강하한 때에는, IC칩의 오작동이나 에러를 야기하기 쉽게 된다. 즉, 전원의 공급 부족에 의한 IC칩의 기능이 충분히 기능, 기동하지 않기 때문에 일어나는 나쁜 상태이다. 상기 전원부족(전압강하)은 IC칩의 주파수는 증가함에 따라, 크게 된다. 따라서, 전압강하를 해소하기 위해서는, 시간이 걸리고, 원하는 기능, 기동을 실행하기 때문에, 타임래그가 발생 되어 버린다.
도 29는 종래구조의 프린트배선판 및 본 발명의 프린트배선판에, 고주파의 IC칩을 실장한 때의 IC의 전압의 시간적 변화를 도시하고 있다. 또한, IC의 전압측정은 직접 측정할 수 없으므로, 프린트배선판에 있어서, 측정되도록 측정회로를 형성하였다. A의 다층코어(종래구조)는 4층이고, 모든 스루홀이 더미랜드를 가지고, 또한 전원용의 각층의 도체 두께는 모두 동일하게 15㎛이다(코어기판의 전원층은 2층, 층간절연층 상의 도체 두께는 30㎛). B의 다층코어는 A와 동일하게 4층이지만, 표층에 15㎛, 내층에 30㎛의 전원용 도체층을 가지고, IC직하의 전원용 스루홀은 다층코어의 내층의 어스층에 있어서, 전원용 스루홀로부터 연장되는 도체회로를 구비하지 않고, IC직하의 어스용 스루홀은 다층코어의 내층의 전원층에 있어서, 어스용 스루홀로부터 연장되는 도체회로를 구비하지 않는다. C는 B의 다층코어에 있어서, 내층의 도체 두께를 75㎛로 하고 있다. 다층코어의 도체층은 전원층과 그랜드층이 교호로 배치된다. A, B, C 모두 상기 다층코어에 층간절연층과 도체층을 교호로 빌드업한 다층프린트배선판이다. 도 29에서, 본 발명의 스루홀로부터 연장되는 도체회로를 구비하지 않는 다층코어구조로 하므로, 1회째 및 2회째의 전압강하가 개선되고 있는 것을 알 수 있다. 따라서, IC칩의 기능, 동작의 나쁜 상태가 적게 발생 된다고 할 수 있다. 또, 내층의 도체 두께를 두껍게 하는 것으로, 1회째 및 2회째의 전압강하가 개선되고 있는 것을 알 수 있다. 내층회로의 두께가 40∼150㎛의 경우도 75㎛와 동일한 결과를 얻었다.
또한, 다층코어기판에서는 다층코어기판의 모든 층의 전원층의 도체층 두께가 층간절연층 상의 도체층 두께보다도 두꺼울 경우에도, 다층코어기판의 모든 층의 전원층의 도체층 두께가 층간절연층 상의 도체층 두께와 동등 또는 그 이하인 경우라도, 모든 층의 도체 두께를 더한 두께의 총합이 층간절연층 상의 도체층 두께보다, 두껍게 된 때에 그 효과를 거둘 수 있다.
[실시예]
A. 제 1 실시예
(제 1 실시예-1)
도 1 ∼ 도 9를 참조하여 본 발명의 제 1 실시예-1에 관한 다층프린트배선판에 대해서 설명한다.
먼저, 제 1 실시예-1에 관한 다층프린트배선판(10)의 구성에 대해서, 도 8, 도 9를 참조하여 설명한다. 도 8은 상기 다층프린트배선판(10)의 단면도를 도 9는 도 8에 도시한 다층프린트배선판(10)에 IC칩(90)을 장착하고, 도터보드(94)에 탑재한 상태를 도시하고 있다. 도 8에 도시한 것처럼, 다층프린트배선판(10)에서는 다층코어기판(30)을 사용하고 있다. 다층코어기판(30)의 표면측에 도체회로(34P), 도체층(34P), 이면에 도체회로(34), 도체층(34E)이 형성되어 있다. 상측의 도체층(34P)은 전원용의 플레인층으로서 형성되고, 하측의 도체층(34E)은 어스용의 플레인층으로서 형성되어 있다. 또한, 다층코어기판(30)의 내부의 표면측에 내층의 도체회로(16), 도체층(16E), 이면에 도체회로(16), 도체층(16P)이 형성되어 있다. 상측의 도체층(16E)은 어스용의 플레인층으로서 형성되고, 하측의 도체층(16P)은 전원용의 플레인층으로서 형성되어 있다. 전원용의 플레인층과의 접속은 스루홀이나 비아홀에 의해 행해진다. 플레인층은 편측만의 단층이어도, 2층 이상으로 배치한 경우도 된다. 2층∼4층으로 형성되는 경우도 바람직하다. 5층 이상에서는 전기적인 특성의 향상이 확인되어 있지 않은 것으로부터 그 이상의 다층으로 하여도 그 효과는 4층과 동등한 정도이다. 내층이 5층 이상이 되면, 코어기판의 두께가 두껍게 되므로, 역으로 전기적 특성이 악화되는 경우도 있다. 특히, 2층으로 형성되는 것이, 다층코어기판의 강성일치라는 점에 있어서 기판의 신률(伸率)이 일치되므로 굽힘이 발생하기 어렵기 때문이다. 다층코어기판(30)의 중앙에는 전기적으로 격절된 금속판(12)이 수용되어 있다.(상기 금속판(12)은 심재로서의 기능도 완수하고 있지만, 스루홀이나 비아홀 등과의 전기적 접속이 되어 있지 않다. 주로, 기판의 굽힘에 대한 강성을 향상시키고 있다.) 상기 금속판(12)에 절연수지층(14)을 개재하여 표면측에, 내층의 도체회로(16), 도체층(16E), 이면에 도체회로(16), 도체층(16P)이 절연수지층(18)을 개재하여 표면측에 도체회로(34), 도체층(34P)이 이면에 도체회로(34), 도체층(34E)가 형성되어 있다. 다층코어기판(30)은 스루홀(36)을 개재하여 표면측과 이면측과 접속되고 있다. 또, 내층과의 전기적 접속도 실행되고 있다.
다층코어기판(30)의 표면의 도체층(34P, 34E) 상에는 비아홀(60) 및 도체회로(58)가 형성된 층간수지절연층(50)과 비아홀(160) 및 도체회로(158)가 형성된 층간수지절연층(150)이 배설되어 있다. 상기 비아홀(160) 및 도체회로(158)의 상측에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성되어 있다.
도 9 중에 도시한 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)로 접속된다. 또한, 칩콘덴서(98)가 실장된다. 한편, 하측의 외부단자(76D)는 도터보드(94)의 랜드(96)로 접속되어 있다. 이 경우에 대한 외부단자로는 PGA, BGA, 땜납범프 등을 가리킨다.
제 1 실시예-1의 다층프린트배선판의 제조공정
A. 층간수지절연층의 수지필름의 제작
비스페놀A형에폭시수지(에폭시 당량 455, 유화셀 에폭시사제(社製) 에피코트 1001) 29중량부, 크레졸노보락형에폭시수지(에폭시 당량 215, 다이닛폰잉키 화학공업사제 에피크론N-673) 39중량부, 트리아진 구조함유 페놀노보락 수지(페놀성 수산기 당량 120, 다이닛폰잉키화학공업사제 페노라이트 KA-7052) 30중량부를 에틸지글리콜아세테이트 20중량부, 솔벤트나프타 20중량부에 교반하면서 가열용해시켜, 그곳에 말단 에폭시화 폴리부타디엔 고무(나가세 화성공업사제 데나렉스 R-45EPT) 15 중량부와 2-페닐-4, 5-비스(히드록시메틸) 이미다졸 분쇄품 1.5 중량부, 미분쇄 실리카 2.5중량부, 실리콘계 소포제 0.5중량부를 첨가하여 에폭시수지 조성물을 조제하였다.
얻어진 에폭시수지 조성물을 두께 38㎛의 PET 필름 상에 건조 후 두께가 50㎛가 되도록 롤코터를 사용하여 도포한 후, 80∼120℃ 10분간 건조시키므로, 층간수지절연층용 수지필름을 제작하였다.
B. 수지충전재의 조제
비스페놀 F형 에폭시모노마(유화셀사제, 분자량: 310, YL983U) 100중량부, 표면에 실란카플링제가 코팅된 평균입경이 1.6㎛이고, 최대입자의 직경이 15㎛ 이하인 SiO₂구상입자(아도텍사제, CRS 1101-CE) 170중량부 및 레벨링제(산노푸코사제 페레놀S4) 1.5중량부를 용기에 담고, 교반혼합하는 것에 의해, 그 점도가 23±1℃에서 44∼49 Paㆍs인 수지충전재를 조제하였다. 또한, 경화제로서 이미다졸 경화제(시코쿠화성사제, 2E4MZ-CN) 6.5중량부를 사용하였다. 충전재용 수지로서는 다른 에폭시수지(예를 들면, 비스페놀 A형, 노보락 형 등), 폴리이미드 수지, 페놀 수지 등의 열경화성 수지를 사용해도 된다.
C. 다층프린트 배선판의 제조
도 8에 도시하는 다층프린트배선판(10)의 제조방법에 대해서 도 1∼도 7을 참조하여 설명한다.
(1)〈금속층의 형성공정〉
도 1(A)에 도시하는 두께 20∼400㎛ 사이의 내층금속층(금속판)(12)에 표리를 관통하는 개구(12a)를 형성한다(도 1(B)). 제 1 실시예에서는 20㎛인 금속판을 사용하였다. 금속판의 재질로서는 동, 니켈, 아연, 알루미늄, 철 등의 금속이 배합되어 있는 것을 사용할 수 있다. 그리고, 저열팽창계수의 36합금이나 42합금을 사용하면, 코어기판의 열팽창계수를 IC의 열팽창계수에 근접하는 것이 가능하게 되므로, 열스트레스를 저감시킬 수 있다. 개구(12a)는 펀칭, 에칭, 드릴링, 레이저 등에 의해 천공한다. 경우에 따라서는, 개구(12a)를 형성한 금속층(12)의 전면에 전해도금, 무전해도금, 치환도금, 스패트에 의해, 금속막(13)을 피복해도 된다(도 1(C)). 또한, 금속판(12)은 단층이라도, 2층 이상의 복수층이라도 된다. 또, 금속막(13)은 개구(12a)의 각부(角部)에 있어서, 곡면을 형성하는 쪽이 바람직하다. 따라서, 응력이 집중하는 포인트가 없게 되고, 그 주변에서의 크랙 등의 나쁜 상태가 발생하기 어렵다. 또한, 금속판(12)은 코어기판 내에 내장하지 않아도 된다.
(2)〈내층절연층 및 도체층의 형성공정〉
금속층(12) 전체를 덮고, 개구(12a) 내부를 충전하기 위해, 절연수지를 사용한다. 형성방법으로서는, 예를들면, 두께 30∼400㎛ 정도의 B스테이지 형상의 수지 필름에 금속판(12)을 끼우고(도 1(D)), 또한, 그 외측에 12∼275㎛의 동박을 적층하고나서, 열압착하여 경화시켜 절연수지층(14) 및 도체층(16)을 형성할 수 있다(도 1(E)). 경우에 따라서는, 도포, 도포와 필름 압착의 혼합, 내지는 개구 부분만을 도포하고나서, 필름으로 형성하여도 된다.
재료로서는 폴리이미드수지, 에폭시수지, 페놀수지, BT수지 등의 열경화성수지를 글래스크로스, 아라미드부직포 등의 심재에 함침시킨 프리프래그를 사용하는 것이 바람직하다. 이외에도 수지를 사용해도 된다. 제 1 실시예로서는 50㎛의 프리프래그를 사용하였다.
도체층(16)을 형성하는 방법은 금속박 상에 도금 등으로 형성해도 된다.
(3)〈내층금속층의 회로형성공정〉
2층 이상으로 해도 된다. 아디티브법에 의해 금속층을 형성해도 된다. 텐팅법, 에칭공정 등을 거쳐, 내층금속층(16)에서 내층도체층(16, 16P, 16E)을 형성시켰다(도 1(F)). 이때 내층도체층의 두께는 10∼250㎛로 형성시켰다. 그러나, 상술한 범위를 초과해도 된다. 또한, 제 1 실시예에서는 내층의 전원용의 도체층 두께는 25㎛이다. 상기 회로형성공정에 있어서, 코어기판의 절연신뢰성을 평가하도록, 테스트패턴(코어기판의 절연저항평가용 패턴)으로서, 도체폭/도체 사이의 간격=150㎛/150㎛의 절연저항측정용의 빗살패턴을 형성하였다. 이때, IC의 전원과 전기적으로 접속하고 있는 전원용스루홀이 내층회로의 그랜드층을 관통할 때, 전원용스루홀로부터 연장되는 배선패턴을 갖지 않아도 된다. 마찬가지로, IC의 그랜드와 전기적으로 접속하고 있는 그랜드용 스루홀도, 내층회로의 전원층을 관통할 때, 그랜드용스루홀로부터 연장되는 배선패턴을 구비하지 않아도 된다. 이러한 구조에 의해, 스루홀피치를 좁게 할 수 있다. 또한, 스루홀과 내층회로 사이의 간격이 좁은 피치로 되기 때문에, 상호 인덕턴스가 감소된다.
(4)〈외층절연층 및 도체층의 형성공정〉
내층도체층(16, 16P, 16E)의 전체를 덮고, 상기 회로 사이의 극간을 충전하기 위해, 수지절연층을 사용한다. 형성방법으로서는 상기 (3)까지 형성한 도중의 기판 양면에, 예로써, 두께 30∼200㎛ 정도의 B스테이지 형상의 수지필름, 두께 10∼275㎛인 금속박 순서로 적층한 후, 열압착하고 나서, 경화시켜, 코어기판의 외층절연수지층(18) 및 코어기판 최외도체층(34α)을 형성시킨다(도 2(B)). 경우에 따라서는, 도포, 도포와 필름압착의 혼합, 또는 개구 부분만을 도포하고, 그후, 필름으로 형성해도 된다. 가압하는 것으로 표면을 평탄하게 할 수 있다. 또, 글래스크로스, 아라미드부직포를 심재로 하는 B스테이지의 프리프래그를 사용해도 된다. 제 1 실시예에서는 200㎛ 두께의 프리프래그를 사용하였다. 금속박을 형성시킨 이외의 방법으로서, 편면동장적층판을 적층시킨다. 금속박 상에 도금 등으로 2층 이상으로 해도 된다. 아디티브법에 의해 금속층을 형성해도 된다.
(5)〈스루홀의 형성공정〉
기판의 표리를 관통하는 개구경 50∼400㎛인 스루홀용 통공(36α)을 형성한다(도 2(C)). 형성방법으로서는 드릴, 레이저 또는 레이저와 드릴의 복합에 의해 형성시킨다(최외층의 절연층 개구를 레이저로 실행하고, 경우에 따라서는, 상기 레이저의 개구를 타겟 마크로서 사용하여, 이후, 드릴로 개구하여 관통시킨다). 형상으로서는 직선형상의 측벽을 가지는 것이 바람직하다. 경우에 따라서는, 테이퍼 형상이어도 된다.
스루홀의 도전성을 확보하기 위해, 스루홀용 통공(36α) 내에 도금막(22)을 형성하고, 표면을 조화(粗化)한 후(도 2(D)), 충전수지(23)를 충전하는 것이 바람직하다(도 2(E)). 충전수지로서는 전기적으로 절연되어 있는 수지재료, (예를 들면, 수지성분, 경화제, 입자 등이 함유되어 있는 것), 금속입자에 의한 전기적인 접속을 실행하고 있는 도전성 재료(예를 들면, 금, 동 등의 금속입자, 수지재료, 경화제 등이 함유되어 있는 것.)의 어느 쪽을 사용할 수 있다. 충전 후, 가건조하여, 기판표면의 전해동도금막(22) 상에 부착된 여분의 충전수지를 연마하여 제거하고, 150℃에서 1시간 건조하여 완전 경화시켰다.
도금으로서는, 전해도금, 무전해도금, 패널도금(무전해도금과 전해도금) 등을 사용할 수 있다. 금속으로서는 동, 니켈, 코발트, 인, 등이 함유된 것으로 형성된 것이다. 도금금속의 두께로서는, 5∼30㎛의 사이에서 형성되는 것이 바람직하다.
스루홀용 통공(36α) 내에 충전되는 충전수지(23)는 수지재료, 경화제, 입자 등으로 되는 것을 절연재료로 사용하는 것이 바람직하다. 입자로서는, 실리카, 알루미나 등의 무기입자, 금, 은, 동 등의 금속입자, 수지입자 등의 단독 또는 복합으로 배합시킨다. 입경이 0.1∼5㎛의 것을 동일경(지름) 또는, 복합경(지름)의 것이 혼합된 것을 사용할 수 있다. 수지재료로서는, 에폭시수지(예를 들면, 비스페놀형 에폭시수지, 노보락형 에폭시수지 등), 페놀수지 등의 열경화성수지, 감광성을 가지는 자외선 경화수지, 열가소성수지 등이 단일 또는 혼합된 것을 사용할 수 있다. 경화제로서는 이미다졸계 경화제, 아민계 경화제 등을 사용할 수 있다. 이외에도 경화안정제, 반응안정제, 입자 등이 함유되어도 된다. 도전성 재료를 사용해도 된다. 이 경우에는 금속입자, 수지성분, 경화제 등으로 되는 것이 도전성 재료인 도전성 페이스트가 된다. 경우에 따라서는, 땜납, 절연수지 등의 절연재료의 표층에 도전성을 가지는 금속막을 형성한 것 등을 사용해도 된다. 도금으로 스루홀용 통공(36α) 내부를 충전하는 것도 가능하다. 도전성 페이스트는 경화수축이 되므로, 표층에 요부를 형성해버리기 때문이다.
(6)〈최외층 도체회로의 형성공정〉
전체에 도금막을 피복하는 것으로, 스루홀(36)의 직상에 커버도금(25)을 형성하여도 된다(도 3(A)). 이후, 텐팅법, 에칭 공정 등을 거쳐, 외층의 도체회로(34, 34P, 34E)를 형성한다(도 3(B)). 따라서, 다층코어기판(30)을 완성한다. 또한, 제 1 실시예에서는 다층코어기판의 표면의 전원용 도체층의 두께는 15㎛이다.
이때, 도시되어 있지 않지만, 다층코어기판의 내층의 도체층(16) 등과의 전기접속을 비아홀이나 블라인드 스루홀, 블라인드 비아홀에 의해 실행되어도 된다.
(7) 도체회로(34)를 형성한 다층코어기판(30)을 흑화처리, 및, 환원처리를 하여, 도체회로(34), 도체층(34P, 34E)의 전표면에 조화면(粗化面)(34β)을 형성한다(도 3(C)).
(8) 다층코어기판(30)의 도체회로 비형성부에 수지충전재(40)의 층을 형성한다(도 4(A)).
(9) 상기 처리를 종료한 기판의 편면을 벨트샌드 등의 연마에 의해, 도체층(34P, 34E)의 외연부에 수지충전재(40)가 잔류하지 않도록 연마하고, 다음으로, 상기 연마에 의한 흠집을 제거하기 위해, 도체층(34P, 34E)의 전표면(스루홀의 랜드 표면을 포함)에 버프 등으로 또한 연마를 실시하였다. 이러한 일련의 연마를 기판의 다른 쪽 면에 대해서도 동일하게 하였다. 다음으로, 100℃에서 1시간, 150℃에서 1시간의 가열처리를 실시하여 수지충전재(40)를 경화하였다(도 4(B)).
또한, 도체회로 사이의 수지충전을 실행하지 않아도 된다. 이 경우에는, 층간절연층 등의 수지층으로 절연층의 형성과 도체회로 사이의 충전을 실행한다.
(10) 상기 다층코어기판(30)에 에칭액을 기판의 양면에 스프레이로 분사하여, 도체회로(34), 도체층(34P, 34E)의 표면과 스루홀(36)의 랜드 표면을 에칭 등에 의해, 도체회로의 전표면에 조화면(36β)을 형성하였다(도 4(C)).
(11) 다층코어기판(30)의 양면에 층간수지절연층용 수지필름(50
Figure pat00011
)을 기판 상에 탑재하고, 가압착(假壓着)하여 재단한 후, 또한, 진공 래미네이트 장치를 사용하여 부착하는 것에 의해 층간수지절연층을 형성하였다(도 5(A)).
(12) 다음으로, 파장 10.4㎛인 CO₂가스레이저로 빔경(빔지름) 4.0mm, 톱핫모드, 펄스폭 3.0∼7.9μ초, 마스크의 관통공 지름 1.0∼5.0mm, 1∼3 쇼트의 조건으로 층간수지절연층에, 직경 80∼100㎛의 비아홀용 개구(50a)를 형성하였다(도 5(B)).
(13) 기판(30)을 60g/ℓ의 과망간산을 포함하는 80℃의 액체에 10분간 침지하고, 비아홀용 개구(50a)의 내벽을 포함하는 층간수지절연층(50)의 표면에 조화면(50α)을 형성하였다(도 5(C)). 조화면은 0.1∼5㎛의 사이에서 형성하였다.
(14) 다음으로, 상기 처리를 종료한 기판(30)을 중화용액(시프레이 사제(社製))에 침지하고 나서 세척하였다. 또한, 조면화처리(조화깊이 3㎛)한 상기 기판의 표면에 팔라듐 촉매를 부여하므로, 층간수지절연층의 표면 및 비아홀용 개구의 내벽면에 촉매핵을 부착시켰다.
(15) 다음으로, 무전해동도금 수용액 중에, 촉매를 부여한 기판을 침지하여, 조면 전체에 두께 0.6∼3.0㎛인 무전해동도금막을 형성하고, 비아홀용 개구(50a)의 내벽을 포함하는 층간수지절연층(50)의 표면에 무전해동도금막(52)이 형성된 기판을 얻게 된다,(도 5(D)).
무전해동도금액
유산동: 0.03 mol/ℓ
EDTA: 0.200 mol/ℓ
HCHO: 0.18 g/ℓ
NaOH: 0.100 mol/ℓ
α, α'-비피리딜: 100 mg/ℓ
폴리에틸렌글리콜: 0.10 g/ℓ
도금 조건
34℃의 액체 온도에서 40분
(16) 무전해동도금막(52)이 형성된 기판에 시판되는 감광성 드라이필름을 붙이고, 마스크를 얹어서 노광한 후, 현상처리하므로, 도금레지스트(54)를 형성하였다(도 6(A)). 또한, 상기 층간절연층 상의 일부에, 다층코어기판의 도체두께에 의해 발생하는 층간절연층의 굴곡의 영향을 평가하기 때문에, 도금 형성 후의 배선패턴(최소선사이, 선폭형성 능력평가 패턴)이 도체폭/도체 사이의 간격=5/5㎛, 7.5/7.5㎛, 10/10㎛, 12.5/12.5㎛, 15/15㎛가 되도록 도금레지스트를 형성하였다. 도금레지스트의 두께는 10∼30㎛의 사이값을 사용하였다.
(17) 다음으로, 기판(30)에 전해도금을 실시하고, 도금레지스트(54) 비형성부에 두께 5∼20㎛의 전해동도금막(56)을 형성하였다(도 6(B)).
[전해도금액]
유산 2.24 mol/ℓ
유산동 0.26 mol/ℓ
첨가제 19.5 mℓ/ℓ
(아트텍제팬사제, 카파라시드GL)
[전해도금 조건]
전류밀도 1 A/dm²
시간 90±5 분
온도 22±2 ℃
(18) 또한, 도금레지스트를 5% 정도의 KOH로 박리제거한 후, 상기 도금레지스트 하의 무전해도금막을 유산과 과산화수소와의 혼합액으로 에칭처리하여, 용해제거하고, 독립의 도체회로(58) 및 비아홀(60)로 하였다(도 6(C)).
(19) 다음으로, 상기(12)와 동일한 처리를 실행하여, 도체회로(58) 및 비아홀(60)의 표면에 조화면(58α, 60α)을 형성하였다. 본 실시예의 층간절연층 상의 도체층의 두께는 20㎛이었다(도 6(D)).
(20) 상기 (11)∼(19)이 공정을 반복하므로, 또한 상층의 도체회로를 형성하고, 다층배선판을 얻었다(도 7(A)).
(21) 다음으로 다층배선기판의 양면에 시판되는 솔더레지스트 조성물(70)을 12∼30㎛의 두께로 도포하고, 70℃에서 20분간, 70℃에서 30분간의 조건에서 건조처리한 후(도 7(B)), 솔더레지스트 개구부의 패턴이 표현된 두께 5mm의 포토마스크를 솔더레지스트층(70)으로 밀착시켜 1000mJ/cm²인 자외선으로 노광하고, DMTG용액으로 현상처리하고, 200㎛의 직경의 개구(71)를 형성하였다(도 7(C)).
그리고, 80℃에서 1시간, 100℃에서 1시간, 120℃에서 1시간, 150℃에서 3시간인 조건에서 각각 가열처리하여 솔더레지스트층을 경화시켜, 개구를 가지고, 그 두께가 10∼25㎛인 솔더레지스트 패턴층을 형성하였다.
(22) 다음으로 솔더레지스트층(70)을 형성한 기판을 무전해 니켈 도금액에 침지하여, 개구부(71)에 두께 5㎛인 니켈도금층(72)을 형성하였다. 또한, 상기 기판을 무전해 금도금액에 침지하여, 니켈도금층(72) 상에, 두께 0.03㎛인 금도금층(74)을 형성하였다(도 7(D)). 니켈-금층 이외에도 주석, 귀금속층(금, 은, 팔라듐, 백금 등)의 단층을 형성해도 된다.
(23) 이후, 기판의 IC칩을 탑재하는 면의 솔더레지스트층(70)의 개구(71)에 주석-납을 함유하는 땜납 페이스트를 인쇄하고, 또한 다른 쪽 면의 솔더레지스트층의 개구에 주석-안티몬을 함유하는 땜납 페이스트를 인쇄한 후, 200℃에서 리플로어하는 것에 의해, 외부단자를 형성하고, 땜납 범프를 가지는 다층프린트배선판을 제조하였다(도 8).
땜납범프(76U)를 개재하여 IC칩(90)을 장착하고, 칩콘덴서(98)를 실장한다. 그리고, 외부단자(76D)를 개재하여 도터보드(94)에 장착한다(도 9).
상술한 제 1 실시예-1에 준하여, 제 1 실시예-2∼제 1 실시예-28과 제 1 비교예-1∼제 1 비교예-3을 제작하였다. 단, 각각의 실시예, 비교예에 있어서, 코어기판의 도체층의 두께, 코어기판의 도체층의 층수, 더미랜드를 갖지 않은 스루홀 수, 더미랜드를 구비하지 않은 영역, 층간절연층 상의 도체층 두께를 바꾸었다. 내층의 도체층 두께를 변경할 경우에는 도 1(E)에 있어서, 동박의 두께를 변경하였다. 코어기판의 표리의 도체층 두께를 바꾼 경우에는 도 2(B)에 대한 동박의 두께, 도 2(D), 도 3(A)에 대한 도금 두께를 변경하였다. 코어기판의 도체층의 층수를 변경할 경우에는, 도 2(B)의 공정 후에, 회로형성, 회로표면의 조화(粗化), 프리플래그와 동박의 적층을 소정회수 반복하였다. 더미랜드를 구비하지 않은 스루홀 수나 더미랜드를 갖지 않은 영역을 변경하는 경우에는, 도 1(F)의 회로형성(텐팅법) 시에 있어서, 동박을 에칭하기 위한 에칭레지스트 형성 시의 노광마스크를 변경하였다(도 19, 도 38 참조, 도 19에서는 더미랜드가 없는 예, 도 38은 더미랜드가 모두 있는 예이다). 층간절연층 상의 도체층의 두께를 변경하는 경우에는 도 6(B)에 있어서, 도금두께를 변경하였다.
이상으로, 각 실시예와 비교예의 코어의 층수, 전원용 도체층의 두께, 층간절연층 상의 도체층의 두께, 더미랜드를 구비하지 않은 스루홀 수, 그 영역 등을 나타낸다.
(제 1 실시예-1)
4층 코어기판 내층의 전원용 도체층의 두께: 25㎛
4층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 40㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-2)
4층 코어기판 내층의 전원용 도체층의 두께: 15㎛
4층 코어기판 표층의 전원용 도체층의 두께: 9㎛
코어기판의 전원용 도체층의 두께의 합: 24㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-3)
4층 코어기판 내층의 전원용 도체층의 두께: 45㎛
4층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 60㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-4)
4층 코어기판 내층의 전원용 도체층의 두께: 60㎛
4층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 75㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-5)
14층 코어기판 각 내층의 전원용 도체층의 두께: 100㎛
14층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 615㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-6)
18층 코어기판 각 내층의 전원용 도체층의 두께: 100㎛
18층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 815㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-7)
4층 코어기판 내층의 전원용 도체층의 두께: 15㎛
4층 코어기판 표층의 전원용 도체층의 두께: 45㎛
코어기판의 전원용 도체층의 두께의 합: 60㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-8)
4층 코어기판 내층의 전원용 도체층의 두께: 15㎛
4층 코어기판 표층의 전원용 도체층의 두께: 60㎛
코어기판의 전원용 도체층의 두께의 합: 75㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-9)
4층 코어기판 내층의 전원용 도체층의 두께: 50㎛
4층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 65㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-10)
4층 코어기판 내층의 전원용 도체층의 두께: 150㎛
4층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 165㎛
층간절연층 상의 도체층의 두께: 20㎛
또한, 상기 (4)의〈외층절연층 및 도체층의 형성〉공정에 있어서, 300㎛ 두께의 프리플래그를 사용하였다.
(제 1 실시예-11)
4층 코어기판 내층의 전원용 도체층의 두께: 175㎛
4층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 190㎛
층간절연층 상의 도체층의 두께: 20㎛
또한, 상기 (4)의〈외층절연층 및 도체층의 형성〉공정에 있어서, 300㎛ 두께의 프리플래그를 사용하였다.
(제 1 실시예-12)
4층 코어기판 내층의 전원용 도체층의 두께: 200㎛
4층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 215㎛
층간절연층 상의 도체층의 두께: 20㎛
또한, 상기 (4)의〈외층절연층 및 도체층의 형성〉공정에 있어서, 300㎛ 두께의 프리플래그를 사용하였다.
(제 1 실시예-13)
제 1 실시예-3에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 갖지 않는 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀 수는 전체 전원용 스루홀에 대해서 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀 수는 전체 그랜드용 스루홀에 대해서 50%로 하였다.
(제 1 실시예-14)
제 1 실시예-3에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 1 실시예-15)
제 1 실시예-9에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀 수는 전체 전원용 스루홀에 대해서 50%, 더미랜드를 갖지 않은 그랜드용 스루홀 수는 전체 그랜드용 스루홀에 대해서 50%로 하였다.
(제 1 실시예-16)
제 9 실시예-9에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 1 실시예-17)
제 1 실시예-4에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상기 (3)〈내층금속층의 회로형성공정〉중에서 실시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀 수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 갖지 않은 그랜드용 스루홀수는 전체그랜드용 스루홀에 대하여 50%로 하였다.
(제 1 실시예-18)
제 1 실시예-4에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 갖지 않은 스루홀로 하였다.
(제 1 실시예-19)
제 1 실시예-10에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀 수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀 수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 1 실시예-20)
제 1 실시예-10에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 1 실시예-21)
제 1 실시예-11에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀 수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀 수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 1 실시예-22)
제 1 실시예-11에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 1 실시예-23)
제 1 실시예-12에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀 수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀 수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 1 실시예-24)
제 1 실시예-12에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 1 실시예-25)
제 1 실시예-7에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상기 (3) 〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀 수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀 수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 1 실시예-26)
제 1 실시예-7에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 1 실시예-27)
6층 코어기판의 각 내층의 전원용 도체층이 두께: 32.5㎛
6층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 80㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-28)
4층 코어기판의 내층의 전원용 도체층의 두께: 125㎛
4층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 140㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 실시예-29)
제 1 실시예-27에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀 수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀 수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 1 실시예-30)
제 1 실시예-29에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상기 (3)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 1 비교예-1)
4층 코어기판 내층의 전원용 도체층의 두께: 10㎛
4층 코어기판 표층의 전원용 도체층의 두께: 10㎛
코어기판의 전원용 도체층의 두께의 합: 20㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 비교예-2)
18층 코어기판의 각 내층의 전원용 도체층의 두께: 100㎛
18층 코어기판 표층의 전원용 도체층의 두께: 40㎛
코어기판의 전원용 도체층 두께의 합: 840㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 1 비교예-3)
22층 코어기판의 각 내층의 전원용 도체층의 두께: 100㎛
22층 코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 1015㎛
층간절연층 상의 도체층의 두께: 20㎛
또한, 제 1 실시예, 제 1 비교예의 다층프린트배선판에 있어서, 더미랜드에 관한 기재가 없는 모든 스루홀은 더미랜드를 가지고 있다.
제 1 실시예-1∼제 1 실시예-12, 제1실시예-27, 28과 제 1 비교예-1∼제 1 비교예-3의 다층프린트배선판에 주파수 3.1GHz의 IC칩을 실장하여, 동일한 양의 전원을 공급하여, 기동시킨 때의 전압이 강하한 양(여러번 발생하는 전압강하 중 3회째에 상당하는 강하량)을 측정하였다. 또한, IC에 있어서, IC의 전압을 직접 측정할 수 없으므로, 프린트배선판 상에 측정 가능한 회로를 형성하여, IC의 전압을 측정하였다. 이때의 전압강하량의 값을 도 13, 도 15에 도시하였다. 전원전압 1.0V인 때의 변동한 전압 강하량의 값이다.
또한, 제 1 실시예-1∼제 1 실시예-12, 제 1 실시예-28과 제 1 비교예-1∼제 1 비교예-3의 프린트배선판에 HAST시험(85℃, 습도 85%, 3, 3V인가)을 하였다. 또한, 피평가패턴은 코어기판에 형성된 절연저항평가용 테스트패턴이다. 그 결과를 도 13에 도시한다. 시험시간은 115hr에서 합격은 115시간 후의 절연저항치가
Figure pat00012
Ω 이상이고, 이것을 하회하면 불량이다.
또한, 제 1 실시예-3, 4, 7, 8은 프린트배선판 작성 중에 있어서, 최소선 사이, 선폭형성 능력평가 패턴(제 1 실시예-1의 상기(16) 공정 참조)의 평가를 하였다. 이 결과는 형성능력으로서 도 14 중에 도시한다. 도면 중에서 ○는 쇼트 없음, ×는 상호 이웃하는 배선에서 쇼트가 있었던 경우를 나타내고 있다.
다양한 α1/α2에 대해서, 전압강하량과 HAST 후의 절연저항의 결과를 도 13, 도 15에 나타낸다. HAST 시험 후의 결과는 합격이 ○, 불량은 ×로 기재하였다. 또한, 다양한 α1/α2에 대하여 전압강하량을 그래프화한 것을 도 17에 도시한다.
도 13, 도 15의 결과에 있어서, 전원전압 1.0V인 때, 변동허용범위가 ±10%(3회째의 전압강하량)이면, 전압의 거동이 안정되어 있는 것이 되고, IC칩의 오동작 등을 야기시킨다. 결국, 이경우, 전압강하량이 0.1V 이내이면, 전압강하에 의한 IC칩으로의 오동작 등을 야기하게 된다. 따라서, 0.09V 이하이면, 안정성이 증가하는 것이 된다. 따라서, (다층코어기판 전원용의 도체층의 두께의 합/층간절연층 상 도체층의 두께)의 비가 1.0을 초과하는 것이 바람직하다. 또한, 1.2
Figure pat00013
(다층코어기판의 전원용 도체층의 두께의 합/층간절연층 상의 도체층 두께)
Figure pat00014
40이 범위이면, 변동허용범위 내이다.
그러나, 그 값이 8.25를 초과하면 상승하기 시작하고, 40을 초과하면, 전압강하량이 0.1V를 초과해 버린다. 이것은 다층코어기판의 도체층이 두껍게 되기도 하고, 내층의 층수가 증가하기도 하여, 스루홀 길이가 길게 되어 IC쪽으로의 전원공급에 시간을 요하게 되기 때문이라고 생각된다.
그러나, (다층코어기판의 전원용 도체층의 두께의 합/ 층간절연층 상의 도체층의 두께)가 상술한 범위에 있어도, 1층만의 도체층을 두껍게 한 제 1 실시예-11, 12는 코어기판의 절연신뢰성이 다른 실시예 보다도 뒤떨어져 있어 불량이었다(도 13 참조). 따라서, 1층만을 두껍게 할 뿐만 아니라, 코어를 다층화하여 전원용의 도체층 두께의 합을 상술한 범위로 하므로, 고주파의 IC를 탑재하여도 오동작이 발생하지 않고, 절연신뢰성이 우수한 프린트배선판으로 할 수 있는 것을 알았다.
또한, 제 1 실시예-11, 12의 코어기판의 절연성 평가용 테스트 패턴을 해석한 결과, 선 사이의 간격이 좁게 되어 있었다. 이것이 원인이 되어 절연저항은 규격을 하회하였다고 추측하고 있다. 또, 도 14의 제 1 실시예-3. 4와 제 1 실시예-7, 8의 비교에 의해 다층코어기판의 표리의 도체층 두께가 내층의 도체층 두께 보다도 얇은 쪽이 바람직하다는 것도 알았다. 이것은 표리에 두꺼운 도체층을 형성하면, 그 영향으로 층간제가 굴곡되어 구불구불해지기 때문에, 층간절연층 상에 미세한 배선을 형성할 수 없기 때문이다.
제 1 실시예-1∼12, 27, 28, 제 1 비교예-1∼3에 따라서 제조된 다층프린트배선판에 대해서, 이하에 설명한 방법에 의해, 탑재된 IC칩에 오동작 여부를 확인하였다.
IC칩으로서는 이하의 No.1∼3에서 선정된 어느 하나의 IC칩을 각 다층프린트배선판에 실장하고, 동시 스위칭을 100회 실시하여 오동작의 유무를 평가하였다.
그 결과를 도 15에 도시하였다.
No.1: 구동주파수: 3.06GHz, 바스크락(FSB):533MHz
No.2: 구동주파수: 3.2GHz, 바스크락(FSB):800MHz
No.3: 구동주파수: 3.46GHz, 바스크락(FSB):1066MHz
No.1의 IC칩을 실장한 결과로부터, α1/α2의 비율이 1.2∼40의 범위이면, IC에 오동작이 관찰되지 않는 것을 알았다. 이것은 전원층의 도체저항이 낮기 때문에, IC로의 전원공급이 순간적으로 실행되고 있기 때문이라고 생각된다. No.2의 IC칩을 실장한 결과로부터, IC의 구동주파수가 보다 고속이 되면, 보다 단시간에 IC 쪽으로 전원을 공급할 필요가 있으므로, 보다 알맞은 범위가 존재하는 것을 알았다. 다층코어에 관한 내층의 도체층이 두꺼운 제 1 실시예-11, 12와 내층의 층수가 많은 제 1 실시예-5, 6에 있어서, 오동작이 발생한 이유로서는 코어기판이 두껍게 되는 것에 의한 전원공급지연 이외에는 신호가 신호용 스루홀(IC의 신호회로와 전기적으로 접속되어 있는 스루홀(미도시))을 전달할 즈음에 열화되는 가능성도 있다고 생각된다. 신호용 스루홀이 4층 코어를 관통하는 경우, 상기 스루홀은 상부로부터 절연층(도 9에 대한 표층의 전원층과 내층의 그랜드층 사이의 절연층), 그랜드층, 절연층(도 9에 대한 내층의 그랜드층과 내층의 전원층 사이의 절연층), 전원층, 절연층(도 9에 대한 내층의 전원층과 이면의 그랜드층 사이의 절연층)을 관통한다. 신호배선은 주위의 그랜드와 전원의 유무 등에 의해 인피던스가 변화하기 때문에, 예를 들면, 표층의 전원층과 그랜드층 사이의 절연층과 그랜드층의 계면을 경계로하여 인피던스값이 다르다. 따라서, 상기 계면에 있어서, 신호의 반사가 일어난다. 같은 현상이 다른 계면에서도 발생한다. 이러한 인피던스의 변화량은 신호용 스루홀과 그랜드층, 전원층과의 거리가 근접할수록, 그랜드층, 전원층의 두께가 두꺼울수록, 계면의 수가 많을수록 크게 되기 때문에 제 1 실시예-5, 6, 11, 12에서는 오동작이 발생했다고 생각된다(신호용 스루홀과 그 주위의 전원층, 그랜드층, 절연층의 모식도와 신호가 반사하는 계면(X1, X2, X3, X4)은 도 39에 도시하였다. 또, 제 1 실시예-1, 2의 오동작 이유는 전원층의 두께의 합이 적기 때문이라고 생각된다.
No.3의 IC를 실장한 결과로부터 또한 IC가 고속화하면, 내층에 두꺼운 도체층을 가지고 있어, α1/α2가 3∼7인 4층코어로 하는 것이 효과적인 것을 알았다. 이것은 단시간에서의 전원공급과 신호열화의 방지를 동시에 달성할 수 있기 때문이라고 생각되고 있다. 또한, 제 1 실시예-3, 4와 제 1 실시예-7, 8의 비교에서, 전기적으로도 내층에 두꺼운 도체층을 배설하는 것이 유리한 것을 알았다. 이것은 내층에 두꺼운 도체층을 가지기 때문에, 전원용 스루홀과 내층의 그랜등층 사이 및 그랜드용 스루홀과 내층의 전원층 사이에 대한 상호 작용에 의해 인피던스가 작아지기 때문이라고 생각된다.
제 1 실시예-13∼26에 따라서 제조된 다층프린트배선판에 대해서, 이하에 설명한 방법에 의해, 탑재된 IC칩에 오동작 여부를 확인하였다.
IC칩으로서는 이하의 No.1∼3으로부터 선택되는 어느 하나의 IC칩을 각 다층프린트배선판에 실장하고, 동시 스위칭을 100회 실행하여 오동작의 유무를 평가하였다.
그 결과를 도 16에 도시한다. 도면 중에서 사용되고 있는 TH는 스루홀의 약칭이다.
No.1: 구동주파수: 3.06GHz, 바스크락(FSB):533MHz
No.2: 구동주파수: 3.2GHz, 바스크락(FSB):800MHz
No.3: 구동주파수: 3.46GHz, 바스크락(FSB):1066MHz
제 1 실시예-10, 27과 제 1 실시예-19, 20, 29, 30을 비교하면, 더미랜드를 갖지 않는 스루홀로 하는 것으로 IC의 오동작이 발생하기 어렵게 되어 있는 것을 알았다. 이것은 더미랜드를 구비하지 않은 부분, 전위가 역의 스루홀과 내층의 도체층이 근접하였기 때문에, 상호 인피던스가 감소하였기 때문이라고 생각된다. 아니면, 전기가 도체의 표면을 흐르기 쉽기 때문에, 더미랜드가 없는 부분, 전기의 흐름에 대한 배선 길이가 짧게 되었기 때문이라고 생각된다.
제 1 실시예-3, 4, 13, 14, 17, 18, 28의 프린트배선판을 고온ㆍ고습(85도ㆍ85%)환경 하에서 100시간 방치하였다. 그후, 각각의 프린트배선판에 상술한 No.3의 IC칩을 실장하고, 동시 스위칭을 실행하지 않는 오동작의 유무를 확인하였다. 제 1 실시예-3 이외는 오동작하지 않았다. 고온ㆍ고습 시험에 의해, 도체층의 저항이 크게 되었기 때문에, 제 1 실시예-3에서는 오동작이 발생했다고 생각된다. 이외의 실시예도 동일하게 저항은 상승하지만, 제 1 실시예-3에 대해서, 이외는 도체층의 두께가 두껍거나, 더미랜드를 갖지 않는 스루홀이 되어 있기 때문에, 제 1 실시예-3으로부터 인덕턴스가 낮아지기 때문에 오동작이 발생하지 않았다고 생각된다. 따라서, 내층의 도체층 두께는 60㎛∼125㎛가 바람직하다고 생각된다. 이상으로부터, 다층코어라고 하면, 내층의 도체층 두께와 더미랜드를 구비하지 않은 스루홀이라고 하는 것은 상호 영향을 미치고 있다고 생각된다.
B. 제 2 실시예
도 18∼도 25를 참조하여 본 발명의 제 2 실시예-1에 대한 다층프린트배선판에 대해서 설명한다.
먼저, 제 2 실시예-1에 대한 다층프린트배선판(10)의 구성에 대해서, 도 22, 도 23을 참조하여 설명한다. 도 22는 상기 다층프린트배선판(10)의 단면도를, 도 23은 도 22에 도시하는 다층프린트배선판(10)에 IC칩(90)을 장착하고, 도터보드(94)에 탑재한 상태를 나타내고 있다. 도 22에 도시한 것처럼, 다층프린트배선판(10)에서는 다층코어기판(30)을 사용하고 있다. 다층코어기판(30)의 표리에는 신호회로(34S), 전원회로(34P), 어스회로(34E)가 형성되어 있다. 또한, 다층코어기판(30)의 내부의 표면측에 내층의 어스회로(16E) 및 신호회로(16S1), 이면에 전원회로(16P) 및 신호회로(16S2)가 형성되어 있다. 상측의 어스회로(16E)는 어스용의 플레인층으로서 형성되고, 하측의 전원회로(16P)는 전원용 플레인층으로서 형성되어 있다. 플레인층은 편측만의 단층이어도, 2층 이상으로 배치한 경우도 바람직하다. 2층∼4층으로 형성되는 것이 바람직하다. 4층을 초과하면 코어두께가 두꺼워지기 때문에, 전기적인 특성 향상이 확인되지 않은 것으로부터 그 이상으로 다층으로 하여도 그 효과는 4층과 동등한 정도이다. 역으로 악화되는 경우도 있다. 특히, 2층으로 형성되는 경우가 스루홀 길이가 짧게 되는 점과 다층코어기판의 강성일치라고 하는 점에 있어서, 기판의 신률이 일치되므로 굽힘이 발생하기 어렵게 되기 때문이다. 다층코어기판(30)의 중앙에 전기적으로 격절된 금속판을 수용해도 된다. 상기 금속판은 심재로서의 역할도 할 수 있지만, 스루홀이나 비아홀 등의 전기 접속이 되어 있지 않다. 주로 기판의 굽힘에 대한 강성을 향상시키게 된다. 다층코어기판(30)은 IC의 신호회로, 어스회로, 전원회로와 전기적으로 접속하고 있는 신호용 스루홀(미도시), 어스용 스루홀(36E), 전원용 스루홀(36P)을 개재하여 내층 및 표면측과 이면측의 접속이 실행된다.
다층코어기판(30)의 표면의 전원회로(34P), 어스회로(34E), 신호회로(34S) 상에는 비아홀(60) 및 도체회로(58)가 형성된 층간절연층(50)과 비아홀(160) 및 도체회로(158)가 형성된 층간절연층(150)이 배설되어 있다. 상기 비아홀(160) 및 도체회로(158)의 상층에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성되어 있다.
도 23 중에 도시한 것처럼, 다층프린트배선판(10)의 상면 측의 땜납범프(76U)는 IC칩(90)의 랜드(92)에 접속된다. 또한, 칩콘덴서(98)가 실장된다. 한편, 하측의 외부단자(76D)는 도터보드(94)로 접속되어 있다. 이 경우에 대한 외부단자란, PGA, BGA, 땜납범프 등을 가리킨다.
도 25(A)는 도 22 중의 X3-X3 횡단면, 즉, 내층의 어스용 플레인층(16E)의 평면을 도시하고, 도 25(B)는 X2-X2 횡단면, 즉, 내층의 전원용 플레인층(16P)의 평면을 나타내고 있다. 그리고, 도 22와 도 25(A),(B)는 배치가 일치하지 않은 것은 도 22가 다층프린트배선판의 종구조를 모식적으로 나타내고 있기 때문이다.
도 25(A)에 도시한 것처럼 다층프린트배선판(30)에서는 전원용 스루홀(36P)이 다층코어에 대한 내층의 어스용 플레인층(16E)을 관통한 때에, 어스용 플레인층(16E) 내에 있어서, 전원용 스루홀(36P)은 상기 스루홀에서 연장되는 랜드 등의 도체회로를 가지고 있지 않다. 전원용 스루홀(36P)은 어스용 플레인층(16E)에 설치된 제외부(35)에 배치된다. 도 25(B)에 도시한 것처럼 상기 어스용 스루홀(36E)은 전원용 플레인층(16P)을 관통하는 어스용 스루홀(36E)도 동일하고, 어스용 스루홀(36E)이 내층의 전원용 플레인층(16P)을 관통할 즈음, 전원용 플레인층(16P) 내에 있어서, 어스용 스루홀(36E)은 제외부(35) 내에 배치되고, 상기 스루홀로부터 연장되고 있는 랜드 등의 도체회로를 가지고 있지 않다. 이러한 코어구조로 하는 것에 의해, 전원용 스루홀과 어스용 스루홀 사이, 코어의 수평방향에 대한 전원용 스루홀과 어스용 플레인층 사이, 및 코어의 수평방향에 대한 어스용 스루홀과 전원용 플레인층 사이의 간격을 좁게 하는 것이 가능하고, 상호 인덕턴스를 감소시키는 것이 가능하게 된다. 또, 스루홀이 더미랜드를 갖지 않기 때문에, 전원용 플레인층 및 어스용 플레인층의 도체면적을 많게 하는 것이 가능하게 된다. 이것에 의해, 도 28, 도 29를 참조하여 상술한 1회째와 2회째의 전압강하를 감소시키는 것이 가능하기 때문에, 전원부족이 발생하기 어렵게 되고, 보다 고주파 영역인 IC칩을 실장했다고 해도 초기 기동에 대한 오동작이나 에러 등이 발생하지 않게 된다.
도 25에서는 다층코어기판의 스루홀이 전원용 스루홀(36P)과 어스용 스루홀(36E)과 교호로 배치되는 구조로 되어 있다. 이러한 교호배치에 의해, 상호 인덕턴스가 감소되고, 1회째와 2회째의 전압 강하를 감소시킬 수 있기 때문이다.
단, 반드시 모두 교호로 배치할 필요는 없고, 도 31(A), 도 31(B)에 나타낸 것처럼, 일부 전원용 스루홀, 어스용 스루홀끼리 서로 이웃해도 된다. 도 31(A)에 나타낸 것처럼 전원용 스루홀(36P)이 서로 이웃한 경우는 어스용 플레인층(16E) 내에서 양자를 전원회로(16P1)로 접속해도 되고, 양자를 접속하지 않고, 제외부(35) 중에 스루홀(36P)을 형성해도 된다. 도 31(B)에 나타낸 것처럼, 어스용 스루홀(36E)끼리 서로 이웃한 경우도 동일하며, 제외부(35)에 형성된 쪽이 플레인층의 도체체적이 증가하므로 바람직하다.
신호용 스루홀은 전원용 플레인층(16P) 및 어스용 플레인층(16E)과 접속하고 있지 않으므로, 전원용 플레인층(16P) 및 어스용 플레인층(16E) 내에, 상기 스루홀에서 연장되는 도체회로를 형성할 필요는 없지만, 회로 형성을 실행하는 스페이스가 있으면, 어느 쪽의 플레인층에 있어서도 회로형성을 실행하여도 된다. 신호회로를 코어로 배치하여 두면, 빌드업층에서 배선을 실행할 때에 파인화를 위해서는 유리하게 된다.
또한, 다층코어기판(30)의 도체 두께는 내층의 도체 두께가 표층의 도체 두께 이상인 것이 바람직하다. 다층코어기판(30) 표층의 전원회로(34P), 어스외로(34E), 신호회로(34S)는 두께 10∼60㎛로 형성되고, 내층의 전원회로(16P), 어스회로(16E), 신호회로(16S1, 16S2)는 두께 10∼250㎛로 형성되고, 층간절연층(50) 상의 도체회로(58) 및 층간절연층(150) 상의 도체회로(158)는 5∼25㎛로 형성되어 있다. 다층코어기판의 내층의 도체회로의 두께는 다층코어기판의 표리의 도체회로 두께의 2배 이상이 보다 바람직하다.
제 2 실시예-1의 다층프린트배선판에서는 다층코어기판(30)의 전원층(도체층)(34P), 어스회로(34E), 신호회로(34S), 내층의 전원회로(16P), 어스회로(16E)를 두껍게 하므로, 다층코어기판의 강도가 증가된다. 따라서, 다층코어기판 자체를 얇게 했다고 해도, 굽힘이나 발생한 응력을 기판 자체에서 완화하는 것이 가능하다.
또, 신호회로(34S), 전원회로(34P), 어스회로(34E), 전원회로(16P), 어스회로(16E)를 두껍게 하는 것에 의해, 도체자체의 체적을 증가시킬 수 있다. 상기 체적을 증가시키는 것에 의해, 도체에서의 저항을 저감시킬 수 있다.
또한, 전원회로(34P, 16P)를 전원층으로서 사용하는 것으로, IC칩(90)으로의 전원 공급 능력이 향상시킬 수 있다. 따라서, 상기 다층프린트기판 상에 IC칩을 실장한 때에, IC칩∼기판∼전원까지의 인덕턴스를 저감시킬 수 있다. 따라서, 초기동작에 대한 3회째의 전압강하가 작아지기 때문에, 전원부족이 일어나기 어렵게 되고, 따라서, 보다 고주파영역인 IC칩을 실장했다고 해도, 초기 기동에 대한 오동작이나 에러 등을 야기하는 현상이 없다. 또한, 어스회로(34E, 16E)를 어스층으로서 사용하므로, IC칩의 신호, 전력 공급에 노이즈가 중첩하지 않게 되고, 오동작이나 에러를 방지할 수 있다. 콘덴서를 실장하므로, 콘덴서 내에 축적되어 있는 전원을 보조적으로 사용할 수 있으므로, 전원 부족을 일으키기 어렵게 된다. 특히, IC칩의 직하에 배설시키는 것에 의해, 그 효과(전원 부족을 일이키기 어렵게 된다)는 현저하게 향상된다. 그 이유로서는 IC칩의 직하이면, 다층프린트배선판에서의 배선 길이를 짧게 할 수 있기 때문이다.
제 2 실시예-1에서 다층코어기판(30)은 내층에 두꺼운 전원회로(16P), 어스회로(16E)를 표면에 얇은 전원회로(34P), 어스회로(34E)를 가지고, 내층의 전원회로(16P), 어스회로(16E)와 표면의 전원회로(34P), 어스회로(34E)를 전원층용의 도체층, 어스용의 도체층으로서 사용한다. 즉, 내층 측에 두꺼운 전원회로(16P), 어스회로(16E)를 배치하여도 도체회로를 덮는 절연층이 형성되어 있다. 따라서, 도체회로가 기인되어 요철을 상쇄시키는 것으로 다층코어기판(30)의 표면을 평탄하게 할 수 있다. 따라서, 층간절연층(50, 150)의 도체회로(58, 158)에 굴곡을 발생시키지 않도록, 다층코어기판(30)의 표면에 얇은 전원회로(34P), 어스회로(34E)를 배치하여도, 내층의 전원회로(16P), 어스회로(16E)를 더한 두께로 코어의 도체층으로서 충분한 두께를 확보할 수 있다. 굴곡이 발생하지 않기 때문에, 층간절연층 상의 도체층의 인피던스에 나쁜 상태가 발생하지 않는다. 전원회로(16P, 34P)를 전원층용의 도체층으로서, 어스회로(16E, 34E)를 어스용의 도체층으로서 사용하는 것으로, 다층프린트배선판의 전기 특성을 개선하는 경우가 가능하게 된다. 또, 도 34에 도시하는 것처럼, 전위가 역의 스루홀과 내층 도체층의 대향면적(대향거리)이 증대하므로, 또한 전기 특성을 개선할 수 있다.
또한, 다층코어기판의 내층의 전원회로(16P), 어스회로(16E)의 두께를 층간절연층(50, 150) 상의 도체회로(58, 158) 보다도 두껍게 한다. 따라서, 다층코어기판(30)의 표면에 얇은 어스회로(34E), 전원회로(34P)를 배치하여도, 내층의 두꺼운 전원회로(16P), 어스회로(16E)를 더한 것으로, 코어의 도체층으로서 충분한 두께를 확보할 수 있다. 그 비율은, 1＜(코어 내층의 도체회로의 두께 / 층간절연층의 도체회로의 두께)
Figure pat00015
40 인 것이 바람직하다. 1.2
Figure pat00016
(코어 내층의 도체회로의 두께 / 층간절연층의 도체회로의 두께)
Figure pat00017
30 인 것이 또한 바람직하다.
또한, 다층코어기판 내에서 전원회로(34P)와 전원회로(16P) 사이의 신호선(16S1)을 배치하는 것으로 마이크로 스트립 구조를 형성시킬 수 있다. 동일하게, 어스회로(16E)와 어스회로(34E) 사이의 신호선(미도시, 전원회로(16P)와 동층)을 배치하는 것으로 마이크로 스트립 구조를 형성시킬 수 있다. 마이크로 스트립 구조를 형성시키는 것에 의해, 인덕턴스도 저하되고, 인피던스 일치를 취할 수 있다. 따라서, 전기특성도 안정화시킬 수 있다.
도 24는 제 2 실시예-1의 변형예를 도시하고 있다. 상기 변형예에서는 IC칩(90)의 직하에 콘덴서(98)를 배치하고 있다. 따라서, IC칩(90)과 콘덴서(98)와의 거리가 가깝고, IC칩(90)으로 공급하는 전원의 전압 강하를 방지할 수 있다.
계속해서, 도 22에 도시하는 다층프린트배선판(10)의 제조방법에 대해서 도 18 ∼ 도 23을 참조하여 설명한다.
C. 다층프린트배선판의 제조
다층코어기판의 작성
(1) 두께 0.6mm의 글래스에폭시수지 또는 BT(비스말레이미도트리아진)수지로 되는 절연성기판(14)의 양면에 10∼250㎛의 동박(16)이 라미네이트 되어 있는 동장적층판(10)을 출발재료로 하였다(도 18(A)). 제 2 실시예-1에서는 30㎛인 동박을 사용하였다.
(2) 이어서, 서브트랙티브법에서 동박(16)에, IC직하는, 표면측을 도시하는 도 19(A)에 도시하는 것처럼 제외부(35) 내에 더미랜드를 갖지 않는 도체회로(16E), 이면측을 도시하는 도 19(B)에 나타낸 것처럼 제외부(35)에 더미랜드를 갖지 않는 도체회로(16P)를 형성하였다.
참고로서 도 38에 종래예를 도시한다. 종래예에서는 모든 제외부(35)에 더미랜드(16D)가 되는 회로(16DD)가 있고, 상기 회로(16DD) 내에 스루홀용 통공(36)을 형성한다. 스루홀을 형성하는 위치에는 제외부(개구)(35)를 형성하고 있다. 통상, 더미랜드(16D)가 되는 회로(16DD)는 스루홀경에 대하여 ＋150∼250㎛ 지름으로 형성하므로, 더미랜드를 구비하지 않는 도체회로로 함으로, 더미랜드를 가지는 통상의 구조에 대하여, 스루홀 사이 및 전원용 스루홀과 어스용 도체층 사이(도 34 중의 X), 어스용 스루홀과 전원용 도체층 사이의 간격을 좁게 할 수 있다. 이렇게 더미랜드를 형성하지 않으므로, 상호 인덕턴스를 감소시키거나, 도체저항을 낮게 하는 것이 가능하다. 또한, 전원층, 어스층이 형성되는 영역이 증가한다.
(3) 그 후, 상기 기판을 NaOH(10 g/ℓ), NaClO₂(40 g/ℓ), Na₃PO₄(6 g/ℓ)를 포함하는 수용액을 흑화욕(산화욕)하는 흑화처리, 및 NaOH(10 g/ℓ), NaBH₄(6 g/ℓ)를 포함하는 수용액을 환원욕하는 환원처리를 실행하고, 하층도체회로(16E, 16S1, 16P, 16S2)의 표면에 조화면(16α)을 형성한다(도 18(C)).
(4) 상기 기판의 양면에 200㎛ 두께의 프리플레그(18)와 18㎛ 두께의 동박(20)의 순으로 적층하고, 이후, 가열, 가압 프레스하여 4층의 다층코어기판(30)을 작성하였다(도 18(D)). 프리플레그의 두께는 동박(16)의 두께에 맞추어 변경한다.
(5) 상기 다층코어기판(30)을 드릴링에 의해 스루홀용 통공(36)을 천공한다(도 20(A)). 이후, 무전해도금, 전해도금을 실시하고, 패턴 형상으로 에칭하므로, 다층코어기판의 표면, 이면에 도체회로(34S, 34P, 34E)와 250㎛ 지름의 신호용 스루홀(36S)(미도시), 전원용 스루홀(36P), 어스용 스루홀(36E)을 형성하였다(도 20(B)).
(6) 다층코어기판의 표면, 이면에 도체회로(34S, 34P, 34E)와 스루홀(36S, 36P, 36E)을 형성한 기판을 NaOH(10 g/ℓ), NaClO₂(40 g/ℓ), Na₃PO₄(6 g/ℓ)를 포함하는 수용액을 흑화욕(산화욕)하는 흑화처리, 및, NaOH(10 g/ℓ), NaBH₄(6 g/ℓ)를 포함하는 수용액을 환원욕하는 환원처리를 실시하고, 상층 도체회로와 스루홀의 표면에 조화면(34β)을 형성한다(도 20(C)).
(7) 계속해서, 전술한 제 1 실시예-1과 동일하게 작성한 스루홀 충전용 수지조성물(40)을 도체회로(34S, 34P, 34E) 사이와 스루홀(36S, 36P, 36E) 내에 스퀴지를 사용하여 충전한 후, 100℃, 20분의 조건에서 건조를 실행하였다(도 21(A)). 상기 기판(30) 표면을 도체회로 표면 및 스루홀의 랜드표면이 노출되기까지 연마하여 평탄화하고, 100℃에서 1시간, 150℃에서 1시간의 가열을 실행함으로써, 스루홀 충전용 수지조성물(40)을 경화시킨 수지충전재층을 형성하여, 스루홀(36S(미도시), 36P, 36E)에 구성하였다(도 21(B)).
다층코어기판의 표면과 이면의 동박은 7.5∼70㎛로 형성하였다. 이렇게 다층코어기판의 표면과 이면의 동박은 내층의 동두께에 비하여 얇게 하는 것이 적당하다. 제 2 실시예-1에서는 25㎛로 하였다.
따라서, 표면과 이면은 내층과 비교하여 미세한 회로를 형성하는 것이 가능하게 되고, 스루홀 랜드의 소경화 및 도체회로 사이 내지 스루홀 랜드와 도체회로 사이의 극간을 작게 할 수 있다. 따라서, 표면과 이면의 스루홀 랜드나 도체회로는 스루홀 피치를 좁게 하는 장애는 되지 않는다.
(8) 상기 기판을 세척, 산성탈지한 후, 소프트에칭하고, 이어서 에칭액을 기판의 양면에 스프레이로 분사하여, 신호회로(34S), 전원회로(34P), 어스회로(34E)의 표면과 스루홀(36)의 랜드표면을 에칭하므로, 도체회로의 전표면에 조화면(36β)을 형성하였다(도 21(C)). 에칭액으로서는 이미다졸동(II)착체10중량부, 글리콜산7.3중량부, 염화칼륨5중량부로 되는 에칭액(맥 사제, 맥에치본드)을 사용하였다.
이후의 공정은 도 5∼도 7을 참조하여 상술한 제 1 실시예-1과 동일하기 때문에 설명을 생략한다. 단, 도체회로(58, 158)의 두께는 도금시간을 조정하여 15㎛로 하였다.
[제 2 실시예-2]
제 2 실시예-1은 스루홀에서 연장되는 도체회로를 구비하지 않은 스루홀이 존재하는 영역을 IC 직하로 하였지만, 제 2 실시예-2에서는 이하대로 변경하였다. 이외의 부분은 제 2 실시예-1과 동일하다.
도 26(A)는 4층코어의 내층의 대표적인 어스층의 횡단면을 (B)는 4층코어의 내층의 대표적인 전원층의 횡단면을 나타내고 있다.
제 2 실시예-2의 다층코어도 4층코어로서, 전원용 스루홀(36P)이 어스층(16E)을 관통할 즈음, 상기 스루홀에서 연장되는 도체회로(16D)를 갖지 않은 전원용 스루홀이 IC의 전원회로에 접속하고 있는 모든 스루홀에 대하여 50%이며, 또한, 어스용 스루홀(36E)이 전원층(16P)을 관통할 즈음, 상기 스루홀로부터 연장되는 도체회로를 구비하지 않는 어스용 스루홀이 IC의 어스회로에 접속하고 있는 모든 스루홀에 대하여 50%이다. 더미랜드를 구비하지 않은 스루홀 수의 조정은 도 18(B)를 참조하여 상술한 (2)의 공정에 있어서, 동박(16)에 회로 형성할 때에 노광필름 패턴을 변경하는 것으로 가능하다.
[제 2 실시예-3]
제 2 실시예-3은 제 2 실시예-2에 관해서, 스루홀로부터 연장되는 도체회로를 구비하지 않는 스루홀을 70%로 한 이외에는 제 2 실시예-2와 동일하다.
[제 2 실시예-4]
제 2 실시예-4는 제 2 실시예-2에 관해서, 스루홀로부터 연장되는 도체회로를 구비하지 않는 스루홀을 80%로 한 이외에는 제 2 실시예-2와 동일하다.
[제 2 실시예-5]
제 2 실시예-5는 제 2 실시예-2에 관해서, 스루홀로부터 연장되는 도체회로를 구비하지 않는 스루홀을 90%로 한 이외에는 제 2 실시예-2와 동일하다.
[제 2 실시예-6]
제 2 실시예-6은 제 2 실시예-1에 관해서, 내층의 전원층과 어스층의 도체층의 두께를 45㎛로 변경하였다. 이외에는 제 2 실시예-1과 동일하다.
[제 2 실시예-7]
제 2 실시예-7은 제 2 실시예-1에 관해서, 내층의 전원층과 어스층의 도체층의 두께를 60㎛로 변경하였다. 이외에는 제 2 실시예-1과 동일하다.
[제 2 실시예-8]
제 2 실시예-8은 제 2 실시예-1에 관해서, 내층의 전원층과 어스층의 도체층의 두께를 75㎛로 변경하였다. 이외에는 제 2 실시예-1과 동일하다.
[제 2 실시예-9]
제 2 실시예-9는 제 2 실시예-3에 있어서, 내층의 전원층과 어스층의 도체층 두께를 75㎛로 변경하였다. 이외에는 제 2 실시예-3과 동일하다.
[제 2 실시예-10]
도 27을 참조하여 본 발명의 제 2 실시예-10에 관한 다층프린트배선판에 대해서 설명한다.
도 22를 참조하여 상술한 제 2 실시예-1의 다층프린트배선판에서는 내층에 2층의 어스회로(16E, 16P)가 배치된 다층코어기판(30)을 사용하였다. 이에 대해서, 제 2 실시예-10에서는 4층의 내층어스회로(16E, 116E, 16P, 116PP)가 형성된 다층코어기판(20)을 사용하고 있다. 어스회로와 전원회로가 교호로 배치되어 있다.
[제 2 실시예-11∼19]
제 2 실시예-1∼9에 관해서, 출발재료의 두께와 코어기판 표리의 도체층 두께를 변경하였다. 도 18(A)의 동장적층판(10)의 두께를 0.2mm로 하고, 도 20(B)의 코어기판 표리의 도체층(34S, 34P, 34E)의 두께를 10㎛로 하였다. 이후의 공정은 제 2 실시예-1에 준한다.
[제 2 실시예-20]
제 2 실시예-20은 제 2 실시예-16에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 모든 전원용 스루홀 수에 대하여 30%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않는 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 30%로 하였다.
[제 2 실시예-21]
제 2 실시예-21은 제 2 실시예-20에 있어서, 다층코어기판의 내층의 전원층과 어스층의 도체 두께를 60㎛로 하였다.
[제 2 실시예-22]
제 2 실시예-22는 제 2 실시예-20에 있어서, 다층코어기판의 내층의 전원층과 어스층의 도체 두께를 75㎛로 하였다.
[제 2 실시예-23]
제 2 실시예-23은 제 2 실시예-20에 있어서, 다층코어기판의 내층의 전원층과 어스층의 도체 두께를 150㎛로 하였다. 도 18(D)에 대한 프리플래그의 두께를 275㎛로 하였다.
[제 2 실시예-24]
제 2 실시예-24는 제 2 실시예-20에 있어서, 다층코어기판의 내층의 전원층과 어스층의 도체층의 두께를 300㎛로 하였다. 도 18(D)에 대한 플리플래그 두께를 450㎛로 하였다.
[제 2 실시예-25]
제 2 실시예-25는 제 2 실시예-20에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 모든 전원용 스루홀 수에 대하여 50%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 50%로 하였다.
[제 2 실시예-26]
제 2 실시예-26은 제 2 실시예-21에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 전체 전원용 스루홀 수에 대하여 50%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 50%로 하였다.
[제 2 실시예-27]
제 2 실시예-27은 제 2 실시예-22에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 전체 전원용 스루홀 수에 대하여 50%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 애하여 50%로 하였다.
[제 2 실시예-28]
제 2 실시예-28은 제 2 실시예-23에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 전체 전원용 스루홀 수에 대하여 50%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 50%로 하였다.
[제 2 실시예-29]
제 2 실시예-29는 제 2 실시예-24에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 전체 전원용 스루홀 수에 대하여 50%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 50%로 하였다.
[제 2 실시예-30]
제 2 실시예-30은 제 2 실시예-20에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 전체 전원용 스루홀 수에 대하여 70%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 70%로 하였다.
[제 2 실시예-31]
제 2 실시예-31은 제 2 실시예-21에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 전체 전원용 스루홀 수에 대하여 70%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 70%로 하였다.
[제 2 실시예-32]
제 2 실시예-32는 제 2 실시예-22에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 전체 전원용 스루홀 수에 대하여 70%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 70%로 하였다.
[제 2 실시예-33]
제 2 실시예-33은 제 2 실시예-23에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 전체 전원용 스루홀 수에 대하여 70%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 70%로 하였다.
[제 2 실시예-34]
제 2 실시예-34는 제 2 실시예-24에 있어서, IC 직하의 더미랜드를 구비하지 않은 전원용 스루홀 수를 전체 전원용 스루홀 수에 대하여 70%로 함과 동시에, IC 직하의 더미랜드를 구비하지 않은 어스용 스루홀 수를 전체 어스용 스루홀 수에 대하여 70%로 하였다.
[제 2 실시예-35]
제 2 실시예-35는 제 2 실시예-12에 있어서, 다층코어기판의 내층의 전원층과 어스층의 도체층의 두께를 60㎛로 하였다.
[제 2 실시예-36]
제 2 실시예-36은 제 2 실시예-25에 있어서, 다층코어기판의 내층의 전원층과 어스층의 도체층 두께를 30㎛로 하였다.
제 2 실시예-2∼5, 12∼15, 19, 35에 대한 IC 직하의 더미랜드를 구비하지 않은 스루홀 수는 도 30 및 도 33 중에 도시한 %로부터 10∼15% 빼낸 수자이다.
(제 2 비교예-1)
제 2 실시예-1과 동일 두께의 내층의 도체층 및 표층의 도체층이 되도록 다층코어기판을 형성하였다. 단, 도 36, 도 38을 참조하여 상술한 관련기술과 동일하게 더미랜드(16)를 모든 스루홀에 배치하였다.
(제 2 비교예-2)
제 2 비교예-1에 있어서, 다층코어기판의 도체 두께를 15㎛로 한 이외에는 제 2 비교예-1과 동일하다.
(제 2 비교예-3)
제 2 비교예-1에 있어서, 출발재료의 두께를 변경하였다. 구체적으로는 도 18(A)의 동장적층판(10)의 두께를 0.2mm로 하였다. 또, 도 18(A)에 있어서, 동박(16)의 두께를 5㎛로 하였다.
제 2 실시예-1∼9와 제 2 비교예-1, 2의 기판에 주파수 3.1GHz인 IC칩을 실장하고, 동일량의 전원을 공급하여, 기동시킨 때의 전압이 강하된 양을 측정하였다. 또한, IC칩의 전압은 직접 측정되지 않으므로, 프린트배선판에 IC의 전압을 측정할 수 있는 회로를 형성하고 있다. 이때의 전압강하량의 값을 도시하였다. 전원전압 1.0V인 때의 변동된 전압강하량의 값이다.
또, 제 2 실시예-1∼9와 제 2 비교예-1, 2의 초기동작을 확인하였다. 이 결과를 도 33 중의 도표에 도시한다.
또한, 더미랜드를 구비하지 않은 스루홀 수에 대해서도 검증을 하였으며, 이하에 이것들에 대한 결과를 나타낸다. 횡축에 더미랜드를 구비하지 않은 스루홀 수, 종축에 전압강하량의 값으로 한 (V) 결과를 도 32(A),(B)에 도시하였다.
제 2 실시예-1과 제 2 비교예-1의 비교에서, IC 직하의 스루홀을 스루홀에서 연장된 도체회로를 구비하지 않은 스루홀로 하므로, 1회째 및 2회째의 전압강하가 개선되고, IC의 오동작이 생기지 않는 것을 알았다.
제 2 실시예-2∼5 및 제 2 비교예-1의 결과에서, 전원용, 어스용 스루홀을, 더미랜드를 구비하지 않은 스루홀로 하고, 그 수를 많아지게 하면, 1회째 및 2회째의 전압강하가 개선되어 있는 것을 알았다(도 32(A),(B), 도 33참조).
제 2 실시예-1, 6, 7, 8의 비교에서, 다층코어의 내층 도체두께를 두껍게 하는 것으로, 1회째 및 2회째의 전압강하가 또한 개선되어 있는 것을 알았다(도 40 참조). 그리고, 내층의 도체층이 빌드업층의 도체 두께의 3배 이상이 되면, 그 개선 효과는 줄어들게 된다.
제 2 실시예-2∼5 및 제 2 비교예-1로부터, 스루홀에서 연장되는 도체회로를 구비하지 않은 스루홀 수를 증가하므로, 1회째와 2회째의 전압 강하가 개선되어 있는 것을 알았다. 그리고, 70% 이상이 되면 IC의 오동작이 발생하지 않게 된다. 그리고, 스루홀에서 연장되는 도체회로를 구비하지 않은 스루홀의 수를 70% 이상으로 하면, 그 개선효과는 줄어들게 된다.
제 2 비교예-1 및 제 2 비교예-2로부터 도체 두께를 두껍게 하므로, 3회째의 전압 강하가 개선되어 있는 것을 알았다.
상기 시험결과로부터 본원 발명의 구성에서, IC칩의 초기기동 시에 발생하는 전원부족(전압강하)의 정도를 작아지는 것도 알게 되고, 고주파 영역의 IC칩, 특히 3GHz 이상의 IC칩을 실장했다고 해도, 문제없이 기동할 수 있는 것을 알았다. 따라서, 전기적인 특성이나 전기접속성을 향상시키는 것을 알았다.
또한, 프린트기판의 회로 내에서의 저항을 종래의 프린트기판과 비교하여도, 작은 것을 알았다. 따라서, 바이어스를 부가하여, 고온고습 하에서 실행하는 신뢰성 시험(고온고습 바이어스 시험)을 실행하여도, 파괴되는 시간도 길어지므로, 신뢰성도 향상될 수 있다.
다음으로, 제 2 실시예-11∼36, 제 2 비교예-3에 따라서 제조된 다층프린트배선판에 대해서, 다음에 설명한 것 같은 방법에 의해서, IC칩의 전압 강하를 측정하였다.
하기의 No.3의 IC칩을 실장한 각 다층프린트배선판에 있어서, 동시 스위칭을 실행하고, 이때의 IC칩 전압 강하량을 측정하였다. 또한, IC칩의 전압은 직접 측정할 수 없으므로, 프린트배선판에 IC의 전압을 측정할 수 있는 회로를 형성하고 있다. 전원 전압 1.0V인 때의 변동된 전압 강하량의 값이다.
또한, 제 2 실시예-11∼36, 제 2 비교예-3에 따라서, 제조된 다층프린트배선판에 대해서, 다음에 설명한 것 같은 방법에 의해서, 탑재된 IC칩에 오동작이 있는지 어떤지를 확인하였다.
IC칩으로서는 이하의 No.1∼3에서 선택되는 어느 하나의 IC칩을 각 다층프린트배선판에 실장하고, 동시 스위칭을 100회 실시하여 오동작 유무를 평가하였다.
상기 결과를 도 30에 도시한다.
No.1: 구동 주파수: 3.06GHz, 바스크락(FSB): 533MHz
No.2: 구동 주파수: 3.2GHz, 바스크락(FSB): 800MHz
No.3: 구동 주파수: 3.46GHz, 바스크락(FSB): 1066MHz
No.1의 IC칩을 실장한 결과로부터, 스루홀의 일부가 더미랜드를 구비하지 않은 스루홀이면, IC칩의 오동작이나 전압강하를 억제할 수 있는 것을 알았다. 이것은 명세서 내에서 설명한 제 2 발명의 효과 2∼4에 의한 것으로 생각된다.
No.2의 IC칩을 실장한 제 2 실시예-12와 제 2 실시예-36의 비교로부터, 더미랜드를 구비하지 않은 스루홀을 형성하는 영역은 IC 직하가 바람직한 것을 알았다.
No.3의 IC칩을 실장한 제 2 실시예-20∼24와 제 2 실시예-25∼29의 비교로부터, 내층의 도체 두께와 더미랜드를 구비하지 않은 스루홀 수에는 상호 작용이 있는 것을 알았다. 내층의 도체층 두께가 얇은 경우에는 더미랜드를 구비하지 않은 스루홀을 많게 할 필요가 있고, 내층의 도체층 두께가 두꺼운 경우에는 적어도 된다. 이것은 도 34를 사용하여 설명한 효과에 의한 것으로 생각된다.
또한, 내층의 그랜드층의 도체 두께는 내층의 전원층의 도체 두께와 동일하고, 코어기판의 이면의 그랜드층의 도체 두께는 표면의 전원층의 도체 두께와 동일하다. 따라서, 그랜드층의 도체 두께의 합도 전원층과 동일한 두께이기 때문에, 노이즈를 저감시킬 수 있으므로, 오동작이 발생하기 어렵게 된다.
또한, No.2의 IC칩을 실장한 제 2 실시예-12와 제 2 실시예-36을 비교하면, 다층코어의 도체층의 두께나 더미랜드를 구비하지 않은 스루홀 수가 동일하여도, 더미랜드를 구비하지 않은 스루홀을 형성하는 영역으로부터, 전압 강하량이나 오동작이 다른 것을 알았다. 이것은 IC 직하의 스루홀은 IC까지의 접속 배선 길이가 짧기 때문에, IC 직하에 더미랜드를 구비하지 않은 스루홀을 형성하는 것으로서,보다 본원의 특징이 효과적인 것으로 생각된다.
12: 금속층(금속판)
14: 수지층
16: 도체회로
16P: 도체층
16E: 도체층
18: 수지층
30: 기판
32: 동박
34: 도체회로
34P: 도체층
34E: 도체층
36: 스루홀
40: 수지충전층
50: 층간수지절연층
58: 도체회로
60: 비아홀
70: 솔더레지스트층
71: 개구
76U, 76D: 땜납범프
90: IC칩
94: 도터보드
98: 칩콘덴서

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