WO2005050464A1 - 通信システム、リアルタイム制御装置及び情報処理システム - Google Patents

通信システム、リアルタイム制御装置及び情報処理システム Download PDF

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WO2005050464A1
WO2005050464A1 PCT/JP2004/014470 JP2004014470W WO2005050464A1 WO 2005050464 A1 WO2005050464 A1 WO 2005050464A1 JP 2004014470 W JP2004014470 W JP 2004014470W WO 2005050464 A1 WO2005050464 A1 WO 2005050464A1
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WO
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node
slave
master node
communication
transmission
Prior art date
Application number
PCT/JP2004/014470
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English (en)
French (fr)
Inventor
Nobuyasu Kanekawa
Shoji Sasaki
Takanori Yokoyama
Kunihiko Tsunedomi
Junji Miyake
Katsuya Oyama
Original Assignee
Hitachi, Ltd.
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Publication date
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Priority to US10/578,188 priority patent/US7680228B2/en
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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Definitions

  • the present invention relates to a control device, particularly a control device suitable for real-time control, that is, a real-time control device, a communication system enabling high-speed communication in the real-time control device, and a communication system incorporating the communication system.
  • the present invention relates to a control device and an information processing system.
  • the output can be controlled even with a deviation from an SPI (Serial Peripheral Interface) and an individual signal line !.
  • SPI Serial Peripheral Interface
  • the output of a relay or the like having a long ON / OFF cycle is controlled by serial communication such as SPI, and the number of control signals can be greatly reduced.
  • the output that repeats on / off with a short cycle such as PWM (Pulse Width Modulation) is controlled by an individual signal, enabling high-speed on / off without serial communication overhead.
  • PWM Pulse Width Modulation
  • Non-Patent Document 1 Data Sheet TLE4230 GP, Infineon Technologies AG, Electrics
  • Patent Document 1 JP-A-61-166244
  • the SPI does not require arbitration prior to communication because the master is fixed.
  • the slave node is selected by the slave node selection signal (chip select signal), and between the master node and the selected slave node, transmission (transmission) from the master node to the slave node and slave communication are performed. Transmission (reception) from the node to the master node is performed simultaneously.
  • SPI presupposes communication between the microprocessing unit and peripheral IO, so it supports only one-to-one communication and does not support one-to-many, that is, broadcast. If a chip select signal to a plurality of slave nodes is activated in order to realize a broadcast by SPI, the slave node can receive a signal transmitted by a master power. The adverse effect of collision occurs.
  • the present invention has been made in view of the above-described problems of the related art, and provides a method of transmitting instruction information of an output waveform such as an amplitude and a slope through a signal line with a small amount of time at high-speed on / off timing.
  • This is the first object of the present invention.
  • It is a second object of the present invention to provide a communication system that realizes a broadcast function while activating the simplicity of the conventional technology.
  • instruction information of an output waveform such as amplitude and slope (hereinafter referred to as “output waveform modification information”) is transmitted by serial communication and turned on. / Off timing is sent by individual signal.
  • the present invention outputs a signal for selecting only one of the transmission * reception operations in addition to the slave node selection signal (chip select signal). That is, a communication selection signal group indicating the force / non-force and the direction of communication selected as the partner of signal transmission with the master node is output from the master node to the slave node.
  • Selection signal indicating the direction of communication H: Simultaneous operation of transmission and reception
  • Selection signal indicating communication direction L: Transmission operation
  • Selection signal indicating the direction of communication H: Simultaneous operation of transmission and reception
  • Selection signal indicating communication direction L: Transmission operation
  • Selection signal indicating the direction of communication H: Reception operation
  • Selection signal indicating communication direction (H, L): Transmission operation
  • Selection signal indicating the direction of communication (H, H): Simultaneous operation of transmission and reception
  • the communication direction can be selected independently for each slave node. It has the highest degree of freedom because it can.
  • a communication system based on the method (1) includes a master node and a plurality of slave nodes, and performs communication between the master node and the slave nodes.
  • the node includes a clock transmitting means for outputting a clock signal to the plurality of slave nodes, and a second signal indicating, for each of the plurality of slave nodes, whether or not the method is selected as a method of transmitting the signal of the master node power.
  • Means for outputting a second selection signal indicating whether the transmission data is transmitted to a plurality of slave nodes in synchronization with a clock signal, and means for synchronizing with a clock.
  • Each of the plurality of slave nodes is configured to: capture transmission data output from the master node in synchronization with a clock signal when the first selection signal selects the slave node; Means for outputting transmission data to the master node in synchronization with a clock signal when the selection signal selects the slave node.
  • a control device is a communication device that performs communication between one master node, a plurality of slave nodes, an actuator connected to the slave nodes via switch means, and the master node and the slave nodes.
  • a control device for controlling the actuator according to a command from a master node the control device including a master node and a slave node.
  • the information processing system includes one master node having a microprocessor and performing information processing, a plurality of slave nodes each having a microprocessor and performing information processing, a master node and a slave.
  • An information processing system including a communication system for communicating with a node, characterized by having the above-mentioned master node and slave node.
  • a plurality of slave nodes can receive a transmission signal from a master node, and there is no collision of reception signals output by the slave node for the master node. That is, a broadcast function can be realized.
  • FIG. 1 is a diagram showing a basic configuration example of the present invention.
  • Serial communication path 1 and individual signal 20 are connected from main processor (also called main node or master node) 100 to I / O processor (also called I / O device, I / O node, slave node) 200 and output
  • the waveform decoration information 19 is transmitted via the serial communication path 1, and the output timing information 21 is transmitted via the individual signal 20.
  • the output control unit 201 outputs an output 30 according to the output waveform modification information 19 at the timing when the output timing information 21 arrives.
  • SPI Serial Peripheral
  • the output waveform such as amplitude and slope is instructed.
  • Information can be transmitted through a small number of signal lines. Therefore, the main processor 100 controls the general output control, and the I / O processor (or I / O device) 200 controls the detailed output control. Can be improved.
  • FIG. 2 shows an embodiment in which a plurality of I / O processors (or I / O devices) 200-1-1 200-n are connected to the main processor 100.
  • Output waveform modification information 19-1-1 19-n is transmitted via a common serial communication path 1, and output timing information 21-1-1- 21-n is transmitted via individual signals 20-1-20-n, respectively. I do.
  • FIG. 3 shows an embodiment of serial communication suitable for the present invention.
  • the master node (main processor) 100 is a slave node (I / O processor) 200—1-1200—n connected to signal lines (SCLK 10, TXD11, and RXD12) and a communication selection signal group (as a partner for signal transmission with the master node). (Selection signal indicating whether or not the communication has been selected and the direction of communication).
  • TXD 11 is a master node (main processor) 100 to a slave node (I / O processor)
  • RXD12 is the transmission signal to the master node (main processor) 100 from the slave node (I / O processor).
  • SCLK10 indicates a clock for transmitting TXD11 and RXD12.
  • TXD11 and RXD12 are output at the rising edge of SCLK10, and TXD11 and RXD12 are latched at the falling edge of SCLK10.
  • TXD11 and RXD12 are output at the falling edge of SCLK10, and TXD11 and RXD12 are latched at the rising edge of SCLK10.
  • the destination of the TXD11, the slave node that can output the RXD12, and the like are specified by the communication selection signal group 18.
  • the specification method using the communication selection signal group 18 is exemplified in the embodiment shown in FIGS.
  • FIG. 4 shows that the communication selection signal group 18 is composed of TXCS1 # (13—1) —TXCSn # (13—n) and RXCS1.
  • Master node (main processor) 100 is slave node (I / O processor) 200—1 200—n is connected to signal line (SCLK10, TXD11, RXD12, TXCS1 # (13—1) —TXCSn # (13—n) , RXCS1 # (14—1) — RXCSn # (14—n)).
  • TXCS1 # (13-1) —TXCSn # (13—n) is a chip select signal for transmission signal TXD11, and indicates that transmission signal TXD11 is for the corresponding slave node. For example, when TXCS1 # (13-1) is valid (L), it indicates that the transmission signal TXD11 is for the slave node (I / O processor) 200-1. Note that TXCS1 # (13-1) A plurality of signals in one TXCSn # (13-n) may be valid (L).
  • RXCS1 # (14-1) -RXCSn # (14-n) is a chip select signal for the received signal RXD12, and indicates that the corresponding slave node outputs RXD12, for example, RXCS1 # (14 — When 1) is valid (L), it indicates that only slave node (I / O processor) 200-1 outputs RXD12. Note that if multiple slave nodes output RXD12 at the same time, the signals will collide, so multiple signals of RXCS1 # (14-1) and RXCSn # (14-n) must not be valid (L). ,.
  • FIG. 5 shows an operation example of the communication system shown in FIG.
  • TXCS1 # (13-1) -one TXCSn # (13-n) is ON (L), and RXCSn # (14-n) of RXCS1 # (14-1) —RXCSn # (14 n) Only ON (L) and others OFF (H).
  • TXD11 is for all slave nodes (I / O processors) 200-1-1 200-n, indicating that only slave node (I / O processor) 200-n outputs RXD12. .
  • FIG. 6 shows a method of setting TXCS1 # (13-1) —TXCSn # (13—n) and RXCS1 # (14—1) —RXCSn # (14—n) and a communication operation of the present invention. Note that ON indicates active (L) and OFF indicates inactive (H).
  • TXCS1 # (13-1) —TXCSn # (13—n) can be arbitrarily combined as shown in case 1-8.
  • case 9-16 only RXCS1 # (14-1) -RXCSn # (14-n) can be used in combination with only one of them turned ON at the maximum, and the others are turned ON Combinations are prohibited due to collision of slave force signals.
  • case 19 it is also possible to transfer data from a specific slave node to the master node (main processor) while transferring data from the master node (main processor) to all slave nodes.
  • case 20 it is also possible to exchange data for the same slave node as before, and it is different from the slave node that transfers the master node (main processor) power data as shown in case 21. It is also possible to transfer data from slave nodes.
  • FIG. 7 shows that the communication selection signal group 18 is composed of the signal lines CS1 # (15-1) —CSn # (15—n) and TZTR.
  • Signal line CS1 # (15-1) — CSn # (15-n) is a chip select signal for each corresponding slave node. In this embodiment, it is active low when active low logic. Indicates that the corresponding slave node has been selected as the communication partner with the master node (main processor).
  • the signal line TZTR # (16) indicates the direction of communication. When it is at the H level, transmission (transmission) from the master node (main processor) 100 to the slave node (I / O processor) 200—1-1200—n is performed. Indicates that it is valid.
  • TZTR # (16) is TR #, that is, L
  • the slave nodes (I / O processors) 200-1-200-n to the master node (main processor)
  • transmission (reception) to 100
  • only one slave node (I / O processor) 200-i can be selected as the communication partner.
  • FIG. 9 shows that the communication selection signal group 18 is composed of the signal lines CS1 # (15—1) —CSn # (15—n) and RZTR. # This is an embodiment consisting of (17).
  • Signal line CS1 # (15-1) — CSn # (15-n) is a chip select signal for each corresponding slave node. In this embodiment, the signal is low because it is based on active-low logic. Valid and indicates that the corresponding slave node has been selected as the communication partner with the master node (main processor).
  • Signal line RZTR # (17) is a signal that indicates the direction of communication.
  • transmission (reception) from slave node (I / O processor) 200 1 to 200—n to master node (main processor) 100 is valid
  • FIG. 11 is a diagram illustrating a configuration example of a slave node.
  • the slave node (I / O processor) 200-i in this example has a serial / parallel converter 201 and a parallel / serial converter 202.
  • the serial / parallel conversion 201 converts TXD11 transmitted as serial data into parallel data 204 according to SCLK10 when TXCSi # is valid (L).
  • the normal / serial conversion 202 converts the parallel data 205 into serial data according to SCLK10 and outputs it as RXD12 when RXCSi # is valid (L).
  • a state transition monitor 203 may be provided. State transition supervisor The viewing device 203 counts the number of SCLK10s input during a period in which the TXCSi # is continuously valid (L), and outputs “OK” as the monitoring result 206 when the number is a predetermined number.
  • FIG. 12 is a diagram showing another configuration example of the slave node.
  • the slave node (I / O processor) 200-i in this example has an MPU (Micro-processing Unit) 210.
  • the received data converted into the parallel data 204 by the serial / parallel conversion 201 is stored in the buffer 207 when a predetermined number of SCLKs 10 has arrived, based on the monitoring result 206 of the state transition monitor 203, and the bus 209
  • the data is read out to the MPU 210 according to the request of the MPU 210 via the.
  • the transmission data is written to the buffer 208 by the MPU 210 via the bus 209, input to the parallel / serial converter 202 as parallel data 205, converted to serial data, and output as RXD 12.
  • FIG. 13 is a diagram illustrating a configuration example of a master node.
  • the master node (main processor) 100 in this example has a transmission destination control register 105 and a reception destination control register 106, and the data transmission destination and the reception destination must be set in the transmission destination control register 105 and the reception destination control register 106.
  • the transmission data is input to the parallel / serial conversion 101 as parallel data 103, is converted to serial data according to SCLK10 when any of the transmission destinations is selected in the transmission destination control register 105, and is transmitted as TXD11. .
  • Received data RXD12 is input to serial / parallel converter 102 and converted to parallel data 104 according to SCLK10.
  • the SCLK 10 is generated by the clock generation circuit 107 to operate the parallel / serial conversion 101 and the serial / parallel conversion 102 and output to the outside of the master node (main processor) 100. Also, by setting the communication start register 120, the clock generation circuit 107 generates a predetermined number of clocks and clears the communication start register 120.
  • the destination control register 105 and the destination control register 106 are set, and the transmission data is converted into parallel data 103 as parallel data 103. Enter it into 101. After that, the communication start register 12 Communication is started by setting 0. Finally, the received data is output from the serial / parallel conversion 102 as parallel data 104.
  • FIG. 14 is a diagram showing another configuration example of the master node.
  • the master node (main processor) 100 of this example has an MPU (Micro Processing Unit) 111.
  • the destination control register 105, the destination control register 106, and the communication start register 120 are set by the MPU 111 via the bus 110.
  • the transmission data is written to the buffer 108 by the MPU 111 via the bus 110, input to the parallel / serial conversion 101 as parallel data 103, converted to serial data, and output as TXD 11.
  • the received data converted to the parallel data 104 by the serial / parallel conversion 102 is stored in the buffer 109 and read out to the MPU 111 via the bus 110 in accordance with a request from the MPU 111.
  • FIG. 15 is an explanatory diagram of a signal waveform of the communication system according to the present invention.
  • RXCS1 # (14—1) —RXCSn # (14—n) are output to specify the transmission destination and reception destination.
  • TXCS 1 # (13-1) — TXCSn # (13—n) are all active (L):
  • Only RXCSi # (14—i) is active (L) and the others are not active.
  • TXD11 is sent from the master node (main processor) 100 at the rising edge of SCLK10, and TXD11 is latched at the falling edge of SCLK10 at the slave node (I / O processor) 200—1-1200—n. I do. Also, only slave node (I / O processor) 200-i sends RXD12 on the rising edge of SCLK10, and the other slave nodes go into a high impedance state without outputting.
  • data can be sent simultaneously from the master node (main processor) 100 to the slave nodes (I / O processors) 200—1—200—n, and the master node (main processor) 100 Can receive data from a particular slave node (I / O processor) 200-i.
  • FIG. 16 is a diagram showing an embodiment of the control device according to the present invention.
  • a master node (main processor) 100 having an MPU as shown in FIG. 14 is used.
  • Slave node (I / O processor) 200-1-1- 200- n Output semiconductor elements 250-1-1- 250-, respectively n and the actuator 251-1-251-n are connected to control the control target.
  • the output semiconductor elements 250-1-1-250-n are high-side drivers connected to the power supply VB side rather than the actuators, but low-side drivers connected to the ground side than the actuators may be used. Needless to say, this is possible.
  • the actuator may be a solenoid, a motor, or the like.
  • the actuator is a motor, if the output semiconductor element is an H-bridge, the applied voltage polarity can be reversed to cause reverse rotation.
  • the slave nodes (I / O processors) 200-1-1200-n are connected to one output semiconductor element and one actuator, respectively, but are connected to a plurality of output semiconductor elements and actuators. It is also possible to connect.
  • the controlled objects 252-1-252-n are controlled by the actuators 251-1-251-n.
  • the status of the control target or the status of the actuator is fed back to the slave nodes (I / O processors) 200-1 to 200-n as shown in the figure.
  • the MPU 210 is provided in the slave node (1 / O processor) 200—1—200—n
  • the output semiconductor element 250-1-250-n is used as an H-bridge for driving a motor that operates an electronic control throttle, and an in-cylinder.
  • Igniter dryno to ignite the air-fuel mixture ⁇ Injector dryno which drives the injector that injects fuel inside the cylinder or between the intakes of the cylinders between intake cylinders, EGR valve dryno which controls exhaust gas recirculation, and transmission
  • a solenoid driver for controlling the pressure may be considered.
  • the igniter driver and the injector driver supply a current at a predetermined timing for a predetermined length of time, and control the timing and energy of ignition, the timing and amount of fuel injection.
  • the H-bridge, EGR valve driver, and solenoid driver control the average current flowing by PWM (pulse width modulation), which changes the pulse time width of the current, and adjusts the throttle opening, EGR valve opening, and solenoid.
  • PWM pulse width modulation
  • the connecting force of the connected clutch is controlled, and the H-bridge further controls the direction of current flow to control the rotation direction of the motor that moves the throttle valve.
  • the state of the control target to be fed back includes an engine rotation angle, a water temperature, an intake flow rate, and the like, and the sensors include a crank angle sensor, a water temperature system, and an intake flow meter.
  • an H-bridge or a three-phase inverter for driving the motor of the electric brake may be used as the output semiconductor element 250-1-1 250-n.
  • the slave nodes (I / O processors) 200-1 to 200-n are preferably provided for each wheel (brake).
  • the state of the control target to be fed back includes the pressing force (thrust) of the brake pad, the wheel speed, and the like, and the sensors include a pressure sensor, a wheel speed sensor, and the like.
  • an H-bridge or a half-bridge for driving the electric actuator can be considered as the output semiconductor element 250-1-1250-n.
  • the slave node (I / O processor) 200-1-1 200-n is preferably provided for each wheel (suspension).
  • the state of the control target to be fed back includes the position and acceleration of the suspension, and the sensors include a position sensor and an acceleration sensor.
  • the command from the master node (main processor) 100 is transmitted to the slave nodes (I / O processors) 200-1-1 200-n by the communication system provided by the present invention.
  • the slave node (I / O processor) 200—1—200—n based on the command from the master node (main processor) 100, the actuator 251—1—251— through the output semiconductor element 250-1—250-n n can be controlled. Also, since the command from the master node (main processor) 100 can be broadcast to the slave nodes (I / O processors) 200-1-1200-n, the transmission time of the command can be reduced.
  • various information is transmitted from the slave nodes (I / O processors) 200-1 to 200-n to the master node (main processor) 100 by the communication system provided by the present invention.
  • the information transmitted from the slave node (I / O processor) 200-1 to 200-n to the master node (main processor) 100 includes an actuator input from a sensor, a state of a control target, and an output semiconductor element, not shown.
  • FIG. 17 is a diagram showing an embodiment of the information processing system according to the present invention.
  • a master node (main processor) 100 having an MPU as shown in FIG. 14 and a slave node having an MPU as shown in FIG. 12 are used.
  • the storage device 252-0 is connected to the master node (main processor) 100, and the storage device 252-1-252-n is connected to the slave node (I / O processor) 200-1-1200-n.
  • a normal semiconductor memory or a magnetic disk device can be used for the storage device 252-0-252-n.
  • Each master node (main processor) 100 and each slave node (I / O processor) 200-1-1 200-n are assigned using the storage device 252-0-252-n connected to itself. Although processing is performed, necessary information can be exchanged via the communication system provided by the present invention, and an integrated operation can be realized as a whole. In particular, according to the communication system provided by the present invention, information is broadcast from the master node (main processor) 100 to the slave nodes (1 / O processor) 200-1-200-n, and simultaneously transmitted to different parties. Since reception is possible, the efficiency of communication between nodes for information exchange can be improved.
  • the master node (main processor) 100 to the slave node (I / O processor) 200 0—11—200—n, the numerical value that is the source of the operation at each slave node and the content type of the operation are described.
  • the master node (main processor) 100 transmits the calculation results and the calculation status (during calculation, calculation completion, error occurrence status, etc.) By transmitting the information of (1), high-performance information processing can be realized as a distributed processing system as a whole.
  • FIGS. 18 to 21 show examples of the transmission method of the output waveform modification information 19 and the output timing information 21.
  • FIG. 18 shows an embodiment in which the output waveform modification information 19 indicates amplitude information (output peak value) of the output waveform, and the output timing is indicated by the rising edge of the output timing information 21.
  • the output waveform modification information is output at the rising timing of the output timing information 21.
  • the I / O processor (or I / O device) 200 outputs an output 30 having an amplitude represented by the information 19.
  • the output waveform modification information 19 indicating an amplitude of 10 V is input at the time when the first output timing information 21 rises, and an output 30 having an amplitude of 10 V is output.
  • FIG. 19 shows that the output waveform modification information 19 represents the amplitude information of the output waveform
  • the rising of the output timing information 21 is the timing of the rising of the waveform of the output signal 30
  • the falling of the output timing information 21 is the timing of the output signal 30.
  • the output 30 of the amplitude represented by the output waveform modification information 19 is output by the I / O processor (or 1 / O device) 200 from the rising timing of the output timing information 21 to the falling. I do.
  • the output waveform modification information 19 indicating an amplitude of 10 V is input at the rising edge S of the first output timing information 21. Give output 30.
  • the output waveform modification information 19 indicating an amplitude of 5V is input, and an output 30 having an amplitude of 5V is output.
  • the output waveform modification information 1 indicating the amplitude IV is input, and the output 30 of the amplitude IV is output.
  • FIG. 20 shows an embodiment in which the output waveform modification information 19 indicates the slope (slope) of the output waveform.
  • the output 20 of the slope (slope) represented by the output waveform modification information 19 is output to the I / O processor (or I / O processor) in accordance with the rising timing and the falling power S of the output timing information 21.
  • Device 200 outputs.
  • the output waveform modification information 19 indicating the slope lOV / us is input, and the output timing information 21 rises, and the output of the slope lOV / us 30 coincides with the fall. Put out.
  • output waveform modification information 19 indicating a slope of 5 V / us is input, and an output 30 having a slope of 5 V / us is output.
  • an output waveform showing a slope of 2 V / us Modification information 1 is input, and output 30 with slope 2V / us is output.
  • FIG. 21 shows an embodiment in which the output waveform modification information 19 represents a control parameter of the output waveform.
  • the I / O processor (or I / O device) 200 controls the output 30 by feedback control
  • the output waveform modification information 19 indicates the parameters of the feedback control.
  • the I / O processor (or I / O device) 200 has a feedback input for feeding back the value of the output 30, and the feedback input and the set value are used. Correct the value of output 30 by comparing or by comparing the two.
  • the set value may be the amplitude information of the output waveform represented by the output waveform modification information 19 as in the embodiment of FIG.
  • a control parameter with a slower response in the second output than in the first output is set by the output waveform modification information 19.
  • the third output has a very responsive control parameter set, and output 30 has overshoot.
  • control parameters can be set by the output waveform modification information 19.
  • output waveform modification information 19 There are various formats for the output waveform modification information 19. For example, information such as amplitude information (output peak value), slope (slope), and control parameters can be converted into a binary number or ASCII code in a predetermined field of serial data. Can be considered as
  • the output waveform decoration information 19 may indicate a plurality of pieces of information. In this case, it is conceivable to provide fields corresponding to multiple pieces of information in the serial data, and to express the information in each field with a binary number or an ASCII code.
  • FIG. 22 shows an embodiment of the main processor 100.
  • the main processor 100 of this example includes a microphone opening processing unit (MPU) 101, a memory 102, a serial communication interface 103, and a timer 104.
  • the microprocessing unit (MPU) 101 determines the output timing and output waveform while storing necessary information in the memory 102, and transmits the information based on the determined output waveform (output waveform modification information 19) through the serial communication interface 103. Start communication. Further, the timer 104 is set based on the determined output timing.
  • the microprocessing unit (MPU) 101 determines the output timing and output waveform while storing necessary information in the memory 102, and transmits the information based on the determined output waveform (output waveform modification information 19) through the serial communication interface 103. Start communication. Further, the timer 104 is set based on the determined output timing.
  • the microprocessing unit (MPU) 101 determines the output timing and output waveform while storing necessary information in the memory 102, and transmit
  • the serial communication interface 103 transmits the output waveform modification information 19 to the I / O processor (or I / O device) 200 via one serial communication path based on the communication activation.
  • the timer 104 outputs the output timing information 21 at a predetermined time based on the timer setting. Further, as shown in FIG. 23, the performance of the control device can be improved by performing the processing in a pipeline manner.
  • the MPU 101 performs a process for output control. Through this process, the output timing and its waveform (output waveform modification information 19) are obtained.
  • the MPU 101 activates communication to the serial communication interface 103 based on the processing result. In most cases, communication activation is realized by writing predetermined information in a control register of the serial communication interface 103 and writing output waveform modification information 19 as a message to be transmitted to a message buffer. Upon receiving the communication start, the serial communication interface 103 transmits the output waveform modification information 19 written in the message buffer to the 1 / O processor 200-i.
  • MPU 101 sets timer 104 based on the processing result.
  • the setting of the timer is performed by writing the value of the counter of the timing at which the signal should be output to the register of the timer 104.
  • the timer 104 outputs when the value of the counter reaches the set value written in the register, that is, transmits the timing information 21 to the I / O processor 200-i.
  • the I / O processor (or the I / O device) also provides the main processor with high-speed on / off timing, so that the number of pieces of output waveform instruction information such as amplitude and slope is small. Can be transmitted over the signal line. Therefore, the main processor can control the general output control, and the I / O processor (or I / O device) can control the detailed output control, thereby improving the performance of the control device. be able to. Further, according to the present invention, it is possible to realize a broadcast function in which a transmission signal from a master node can be received by a plurality of slave nodes, and a collision of received signals does not occur for the master node.
  • FIG. 1 is a diagram showing a basic embodiment of the present invention.
  • FIG. 2 is a diagram showing an embodiment in which a plurality of I / O processors are connected to a main processor.
  • FIG. 4 is a diagram showing a configuration example in which communication is controlled by TXCSi # and RXCSi #.
  • FIG. 5 is a diagram showing an operation example (broadcast) of the communication system shown in FIG. 4.
  • FIG. 6 is an explanatory diagram of settings of TXCSi # and RXCSi # and communication operations.
  • FIG. 7 A diagram showing a configuration example in which communication is controlled by CSi # and TZTR #.
  • FIG. 11 is a diagram showing a configuration example of a slave node.
  • FIG. 12 is a diagram showing a configuration example of a slave node having a microprocessing unit.
  • FIG. 13 is a diagram showing a configuration example of a master node.
  • FIG. 14 is a diagram showing a configuration example of a master node having a microprocessing unit.
  • FIG. 16 A diagram showing an embodiment of a control device according to the present invention.
  • FIG. 17 is a diagram showing an embodiment of an information processing system according to the present invention.
  • Fig. 18 is a diagram showing an embodiment in which the output waveform modification information indicates the amplitude of the output waveform.
  • Fig. 19 is a diagram showing an embodiment in which the output waveform modification information indicates the amplitude of the output waveform.
  • FIG. 20 is a diagram showing an embodiment in which the output waveform modification information indicates a slope (slope) of the output waveform.
  • FIG. 21 is a diagram showing an embodiment in which output waveform modification information represents a control parameter of an output waveform.
  • FIG. 22 is a diagram showing an embodiment of a main processor.
  • FIG. 23 is a diagram showing an embodiment of the operation of the main processor 100.

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Abstract

　高速でのオン/オフのタイミングに加えて、振幅やスロープなどの出力波形の指示情報を少ない信号線で伝送する。 　振幅やスロープなどの出力波形修飾情報をシリアル通信１で転送し、オン/オフのタイミング信号を個別情信号２０で送る。

Description

明 細 書
通信システム、リアルタイム制御装置及び情報処理システム
技術分野
[0001] 本発明は制御装置にかかり、特にリアルタイム制御に好適な制御装置即ちリアルタ ィム制御装置、及びリアルタイム制御装置内の高速な通信を可能にする通信システ ム、及びその通信システムを組み込んだ制御装置及び情報処理システムに関する。 背景技術
[0002] 電子機器の機能の高度化に伴い、配線基板の配線は複雑なものとなり配線の本数 は増加する傾向にある。一方、利便性の見地力 は電子機器の小型化が求められて いる。これらの相反する要求を満たすために信号をシリアル化して伝送し、配線数を 削減する手段が従来よりとられている。制御装置内の通信路、特にマイクロプロセッ シングユニットと周辺 IOとの通信に関して従来から SPI (Serial Peripheral Interface)と いう通信規格、方式があった。 SPIを使用した周辺 IO (出力ドライバ）の例も、文献 1〔 Data Sheet TLE4230 GP, Innneon Tecnnologies AG, Bereichs Kommunikation (28 August, 2000)〕等に記載されている。上記文献 1等に示されるパワー素子では、 SPI (Serial Peripheral Interface)及び個別信号線!、ずれにでも出力が制御できるようにな つている。この方法によれば、リレー等のオン/オフの周期の長い出力は SPIに代表 されるようなシリアル通信により制御し、制御のための信号の本数を大幅に削減する ことができる。また、 PWM(Pulse Width Modulation)などの短い周期でオン/オフを繰 り返す出力は個別信号で制御し、シリアル通信のオーバーヘッドのない高速なオン/ オフが可能となる。またクロックに同期してシリアルデータを伝送する従来技術として は、文献 2 (特開昭 61—166244号公報）の図 15に記載のものがある。
[0003] 非特許文献 1： Data Sheet TLE4230 GP, Infineon Technologies AG, Bereichs
Kommunikation (28 August, 2000)
特許文献 1：特開昭 61— 166244号公報
発明の開示
[0004] 以上述べた従来技術は、単純なオン/オフを制御するには効果的な技術である。し かし、高速で動作し、かつ複雑な出力を制御するためにはさらに考慮が必要である。 例えば、単なるオン/オフだけでなく振幅やスロープなどの出力波形を制御する必要 がある場合には従来技術では対応できな 、。
[0005] また、前記 SPIは、マスタを固定として通信に先立つアービトレーションが不要な上
、通信の相手をチップセレクト信号で指定する方式により、簡単なハードウェア、ソフト ウェアで実現可能な優れた方式である。つまり、スレーブノードの選択信号 (チップセ レクト信号）によりスレーブノードを選択し、マスタノードとその選択されたスレーブノー ドとの間にお 、て、マスタノードからスレーブノードへの伝送（送信）及びスレーブノー ドからマスタノードへの伝送（受信）を同時に行う。しかし SPIは、マイクロプロセッシン グユニットと周辺 IOとの通信を前提にしているため、 1対 1通信しかサポートしておら ず、 1対多、即ちブロードキャストには対応していない。 SPIによりブロードキャストを実 現しようとして、複数のスレーブノードへのチップセレクト信号をアクティブにすると、ス レーブノードではマスタ力 の送信信号は受信できる力 複数のスレーブノードが信 号をマスタに送ろうとして信号が衝突するという弊害が発生する。
[0006] 制御の分野で広く導入されている自律分散の概念では、制御をつ力さどるノードが 情報を共有することがポイントである。したがって、情報共有のためにはブロードキヤ スト機能が必要である。また、マイクロプロセッシングユニットと周辺 IOではなく複数の マイクロプロセッシングユニット間の通信を考えた場合にはやはりブロードキャスト機 能の必要性があることはいうまでもない。また、特開昭 61— 166244号公報の図 15に 記載されている従来技術によれば、信号 RQI1, RQI2をアクティブすることによりブロ ードキャスト機能が実現可能であるように見える力 スレーブ CPUが個別に信号 RQ 0 (マスタ CPUでは信号 RQOl, RQ02)を出力するため、スレーブ CPUからマスタ CPUへのシリアル信号 SOが衝突する畏れがある。
[0007] 本発明は、上記従来技術の問題点に鑑み、高速でのオン/オフのタイミングにカロえ て、振幅やスロープなどの出力波形の指示情報を少な 、信号線で伝送する方式を 提供することを本発明の第 1の目的とする。また、本発明は、従来技術の簡便さという 特徴を活力しながら、ブロードキャスト機能を実現する通信システムを提供することを 第 2の目的とする。 [0008] 本発明では、上記第 1の目的を達成するために、シリアル通信で振幅やスロープな どの出力波形の指示情報 (以下「出力波形修飾情報」と呼ぶ)をシリアル通信で転送 し、オン/オフのタイミングを個別信号で送る。
[0009] さらに第 2の目的を達成するために、本発明ではスレーブノードの選択信号 (チップ セレクト信号）に加えて送信 *受信のいずれかの動作のみを選択するための信号を出 力する。すなわち、マスタノードとの信号伝送の相手方として選択されている力否力と 通信の方向とを示す通信選択信号群を、マスタノードからスレーブノードに対して出 力する。
[0010] 通信選択信号群のエンコードの方法には種々考えられる力 大きく以下の 2つの方 法に分けられる。
(1)送信動作、受信動作それぞれにスレーブノードの選択信号 (チップセレクト信号） を設ける方法
(2)スレーブノードの選択信号 (チップセレクト信号）にカ卩えて、通信の方向を示す選 択信号を設ける方法
(a)例 1
通信の方向を示す選択信号 =L :受信動作
通信の方向を示す選択信号 =H :送信 ·受信同時動作
(b)例 2
通信の方向を示す選択信号 =L :送信動作
通信の方向を示す選択信号 =H :送信 ·受信同時動作
(c)例 3
通信の方向を示す選択信号 =L :送信動作
通信の方向を示す選択信号 =H :受信動作
(d)例 4
通信の方向を示す選択信号 = (H, L)：送信動作
通信の方向を示す選択信号 = (L, H)：受信動作
通信の方向を示す選択信号 = (H, H)：送信'受信同時動作
これらの方法のうち (1)の方法は、スレーブノード毎に独立して通信の方向を選択で きるので最も自由度が高い。
[0011] 前記 (1)の方法に基づく本発明の通信システムは、 1つのマスタノードと複数のスレ ーブノードを有し、マスタノードとスレーブノードとの間で通信を行う通信システムにお いて、マスタノードは、複数のスレーブノードにクロック信号を出力するクロック送信手 段と、複数のスレーブノードの各々に対して、当該マスタノード力 の信号伝送の相 手方として選択されているか否かを示す第 1の選択信号を出力する手段と、複数のス レーブノードの各々に対して、同時に最大で 1つのスレーブノードを選択するようにし て、当該マスタノードへの信号伝送の相手方として選択されている力否かを示す第 2 の選択信号を出力する手段と、クロック信号に同期して複数のスレーブノードに向け て伝送データを出力する手段と、クロックに同期してスレーブノード力 の伝送データ を取り込む手段とを備える。
[0012] 複数のスレーブノードの各々は、第 1の選択信号が当該スレーブノードを選択して いるときクロック信号に同期して前記マスタノードから出力された伝送データを取り込 む手段と、第 2の選択信号が当該スレーブノードを選択しているときクロック信号に同 期して前記マスタノードに伝送データを出力する手段とを備える。
[0013] 本発明による制御装置は、 1つのマスタノードと、複数のスレーブノードと、スレーブ ノードにスィッチ手段を介して接続されたァクチユエータと、マスタノードとスレーブノ ードとの間で通信を行う通信システムとを含み、マスタノードからの指令によって前記 ァクチユエータを制御する制御装置であり、上記したマスタノードとスレーブノードを 備えることを特徴とする。
[0014] また、本発明による情報処理システムは、マイクロプロセッサを有し情報処理を行う 1つのマスタノードと、それぞれがマイクロプロセッサを有して情報処理を行う複数の スレーブノードと、マスタノードとスレーブノードとの間で通信を行う通信システムとを 含む情報処理システムであり、上記したマスタノードとスレーブノードを備えることを特 徴とする。
[0015] 本発明によれば、マスタノードからの送信信号を複数のスレーブノードが受信でき、 かつスレーブノードが出力するマスタノードにとっての受信信号の衝突が発生しない 。つまり、ブロードキャスト機能を実現することができる。 発明を実施するための最良の形態
[0016] 以下、図に基づいて本発明の実施例について説明を加える。
[0017] 図 1は、本発明の基本的な構成例を示す図である。メインプロセッサ (メインノードあ るいはマスタノードともいう） 100から I/Oプロセッサ（I/Oデバイス、 I/Oノード、スレー ブノードともいう） 200にシリアル通信路 1及び個別信号 20が接続され、出力波形修 飾情報 19はシリアル通信路 1を介して伝送し、出力タイミング情報 21は個別信号 20 を介して伝送する。出力制御部 201は出力タイミング情報 21が到来したタイミングで 出力波形修飾情報 19に従った出力 30を出力する。
[0018] なお、制御装置などに用いられるシリアル通信として SPI(Serial Peripheral
Interface)などが提供されて 、るが、本発明ではシリアル通信の種別には依存しな!ヽ 。したがって、本明細書では個々のシリアル通信方式に関しての説明は省略する。
[0019] 本実施例によれば、メインプロセッサ 100から I/Oプロセッサ（または I/Oデバイス） 2 00への高速でのオン Zオフのタイミングに加えて、振幅やスロープなどの出力波形 の指示情報を少ない本数の信号線で伝送することができる。したがって、メインプロ セッサ 100では出力の概略の制御を司り、 I/Oプロセッサ（または I/Oデバイス） 200 では出力の詳細な制御を司るという機能分担を図ることができ、結果として制御装置 の性能を向上させることができる。
[0020] 図 2は、メインプロセッサ 100に複数の I/Oプロセッサ（または I/Oデバイス） 200— 1 一 200-nを接続した実施例を示している。出力波形修飾情報 19-1一 19-nは共通 のシリアル通信路 1を介して伝送し、出力タイミング情報 21— 1一 21— nはそれぞれ個 別信号 20— 1— 20-nを介して伝送する。
[0021] 本実施例によれば、先に述べた図 1の実施例よりも多くの出力を持つ制御システム の性能を向上させることができる。
[0022] 図 3は、本発明に好適なシリアル通信の実施例を示して!/ヽる。マスタノード (メインプ ロセッサ） 100はスレーブノード（I/Oプロセッサ） 200— 1一 200— nに信号線（SCLK 10、 TXD11、 RXD12)、通信選択信号群（マスタノードとの信号伝送の相手方とし て選択されているか否か、及び通信の方向を示す選択信号） 18で接続している。
[0023] TXD 11はマスタノード (メインプロセッサ） 100からスレーブノード（I/Oプロセッサ） 200—1— 200— nへの送信信号、 RXD12はスレーブノード（I/Oプロセッサ） 200—1 一 200— nの!、ずれ力からマスタノード (メインプロセッサ） 100への受信信号である。 SCLK10は TXD11、 RXD12を転送するクロックを示し、例えば SCLK10の立上が りエッジで TXD11、 RXD12が出力され、 SCLK10の立下りエッジで TXD11、 RXD 12がラッチされる。あるいはその逆に、 SCLK10の立下がりエッジで TXD11、 RXD 12が出力され、 SCLK10の立上がりエッジで TXD11、 RXD12がラッチされる。 TX D11の送り先、 RXD12を出力できるスレーブノード等は、通信選択信号群 18によつ て指定される。通信選択信号群 18による指定の方法は、図 4から図 10に示す実施 例に例示する。
[0024] 図 4は、通信選択信号群 18が TXCS1 # (13—1)— TXCSn # (13— n)、 RXCS1
# (14— 1)一 RXCSn # (14— n)からなる実施例である。マスタノード (メインプロセッ サ） 100はスレーブノード（I/Oプロセッサ） 200— 1一 200— nに信号線（SCLK10、 T XD11、RXD12、TXCS1 # (13—1)— TXCSn # (13— n)、 RXCS1 # (14—1)— RXCSn# (14— n) )で接続している。
[0025] なお、信号名に後置している「 #」は当該信号がアクティブロー、即ち Lのときに有 効な信号であることを示している。 TTL(Transistor-Transistor Logic)レベルの論理回 路では Lと認識するためのしき ヽ (スレツショールド)値が低 、ため、電気的ノイズによ り誤って Lと認識されることが少ない。この性質を利用してストローブ信号、チップセレ タト信号などには耐ノイズ性を高めるために本実施例のようにアクティブロー信号を使 用することが一般的である。もし Hレベルと認識するためのしきい (スレツショールド） 値が通常より高い論理回路を使用する場合、または耐ノイズ性に特に注意を払わな くともよい場合にはアクティブハイ、即ち Hのときに有効な信号を使用することも可能 である。以下、本明細書では通信選択信号群 18にアクティブロー信号を使用した実 施例を記載することにする。
[0026] TXCS1 # (13— 1)— TXCSn # (13—n)は送信信号 TXD 11についてのチップセ レクト信号で、送信信号 TXD11が対応するスレーブノードに対するものであることを 示す。例えば TXCS1 # (13— 1)が有効 (L)であるときには送信信号 TXD11がスレ ーブノード（I/Oプロセッサ） 200— 1に対するものであることを示す。なお、 TXCS1 # (13-1)一 TXCSn # ( 13— n)のうち複数の信号が有効 (L)であっても構わな 、。
[0027] RXCS1 # (14— 1)一 RXCSn# (14— n)は受信信号 RXD 12についてのチップセ レクト信号で、対応するスレーブノードが RXD12を出力することを示す、例えば、 RX CS1 # (14— 1)が有効（L)であるときにはスレーブノード（I/Oプロセッサ） 200— 1の みが RXD12を出力することを示す。なお、複数のスレーブノードが同時に RXD12を 出力すると信号が衝突するので、 RXCS1# (14— 1)一 RXCSn# (14— n)のうち複 数の信号が有効 (L)となってはならな 、。
[0028] 図 5に、図 4に示した通信システムの動作例を示す。本実施例では TXCS1 # (13— 1)一 TXCSn# (13— n)は全て ON (L)となり、 RXCS1 # (14— 1)— RXCSn# (14 n)のうち RXCSn# (14— n)のみが ON (L)となり、ほかが OFF (H)となっている。こ のとき、 TXD11は全てのスレーブノード（I/Oプロセッサ） 200— 1一 200— nに対する ものであり、スレーブノード（I/Oプロセッサ） 200— nのみが RXD12を出力することを 示している。したがって本実施例によれば、マスタノード (メインプロセッサ） 100から 全てのスレーブノード（I/Oプロセッサ） 200—1— 200— nに一斉に情報を伝達するこ とができ、同時に特定のスレーブノード (I/Oプロセッサ） 200— nからの信号を受信す ることがでさる。
[0029] 図 6に、本発明の TXCS1# (13— 1)— TXCSn# (13— n)、 RXCS1 # (14— 1)— RXCSn# (14— n)の設定方法と通信動作を示す。なお、 ONはアクティブ (L)、 OFF はインアクティブ (H)であることを示す。
[0030] まず、 TXCS1 # (13— 1)— TXCSn# (13— n)は、 case 1— 8に示すように任意の 組み合わせが可能である。 RXCS1 # (14— 1)一 RXCSn# (14— n)は、 case 9— 16 に示すように最大でもいずれか 1つのみが ONとなる組み合わせのみが可能であり、 他の複数が ONとなる組み合わせはスレーブ力 の信号が衝突するために禁止され る。
[0031] また case 17に示すように、マスタノード (メインプロセッサ）からスレーブノードにデー タを転送するだけで、スレーブノード力もマスタノード (メインプロセッサ）にデータを転 送しないということも可能であり、その逆に case 18に示すように、スレーブノードからマ スタノード (メインプロセッサ）にデータを転送するだけで、マスタノード (メインプロセッ サ）からスレーブノードにデータを転送しないことも可能である。
[0032] また case 19に示すように、全てのスレーブノードにマスタノード (メインプロセッサ）か らデータを転送しながら特定のスレーブノードからマスタノード (メインプロセッサ）に データを転送することも可能である。 case 20に示すように従来と同様に同一のスレー ブノードを対象にデータを交換することも可能であり、 case 21に示すようにマスタノー ド (メインプロセッサ）力 データを転送するスレーブノードにとは異なるスレーブノード 力 データを転送することも可能である。
[0033] 図 7は、通信選択信号群 18が信号線 CS1 # (15— 1)— CSn # (15— n)と TZTR
# (16)からなる実施例である。信号線 CS1 # (15— 1)— CSn # (15—n)は対応する 各スレーブノードについてのチップセレクト信号であり、本実施例ではアクティブロー の論理をとつているので Lのときに有効で、対応するスレーブノードがマスタノード (メ インプロセッサ）との通信の相手として選択されていることを示す。信号線 TZTR# ( 16)は通信の方向を示す信号で、 Hレベルのときにはマスタノード (メインプロセッサ） 100からスレーブノード（I/Oプロセッサ） 200— 1一 200— nへの伝送（送信）が有効で あることを示し、 Lレベルのときにはマスタノード（メインプロセッサ） 100からスレーブノ ード（I/Oプロセッサ） 200— 1一 200— nへの伝送（送信）及びスレーブノード（I/Oプロ セッサ） 200—1— 200— nからマスタノード（メインプロセッサ） 100への伝送（受信）が 有効であることを示す。
[0034] これら 2つの信号により、マスタノード (メインプロセッサ） 100とスレーブノード（I/O プロセッサ） 200— 1— 200-nとの間の通信は、図 8に示すように制御される。 case 1 一 8に示すように、 TZTR# (16)が T即ち Lレベルであるときには、マスタノード (メイ ンプロセッサ） 100からスレーブノード（I/Oプロセッサ） 200— 1一 200— nへの伝送（ 送信）のみが有効である。このときには任意の複数のスレーブノードへの転送が可能 である。また、 case 9— 16に示すように、 TZTR# (16)が TR#即ち Lである場合に は、スレーブノード（I/Oプロセッサ） 200—1— 200— nからマスタノード（メインプロセッ サ） 100への伝送（受信）が競合しな 、ようにひとつのスレーブノード (I/Oプロセッサ） 200— iしか通信の相手方として選択できな 、。
[0035] 図 9は、通信選択信号群 18が信号線 CS1 # (15— 1)— CSn # (15— n)と RZTR # (17)からなる実施例である。信号線 CS1 # (15— 1)— CSn # (15—n)は対応する 各スレーブノードにつ 、てのチップセレクト信号で、本実施例ではアクティブローの論 理ととっているので Lのときに有効で、対応するスレーブノードがマスタノード (メインプ ロセッサ）との通信の相手として選択されていることを示す。信号線 RZTR # (17)は 通信の方向を示す信号で、 Hレベルのときにはスレーブノード（I/Oプロセッサ） 200 1一 200— nからマスタノード（メインプロセッサ） 100への伝送（受信）が有効であるこ とを示し、 Lレベルのときにはマスタノード（メインプロセッサ） 100からスレーブノード（I /Oプロセッサ） 200— 1一 200— nへの伝送（送信）及びスレーブノード（I/Oプロセッ サ） 200— 1一 200— nからマスタノード（メインプロセッサ） 100への伝送（受信）が有効 であることを示す。
[0036] これら 2つの信号により、マスタノード (メインプロセッサ） 100とスレーブノード（I/O プロセッサ） 200— 1— 200-nとの間の通信は、図 10に示すように制御される。 case 1 一 8に示すように、 RZTR# (17)が R即ち Hレベルであるときには、スレーブノード（I /Oプロセッサ） 200— 1— 200— nからマスタノード（メインプロセッサ） 100への伝送（ 受信）のみが有効である。また、 case 9— 16に示すように、 RZTR# (17)が丁1^#即 ち Lである場合には、マスタノード (メインプロセッサ） 100からスレーブノード（I/Oプロ セッサ） 200— 1一 200— nへの伝送（送信）及びスレーブノード（I/Oプロセッサ） 200— 1一 200— nからマスタノード (メインプロセッサ） 100への伝送（受信）が有効である。
[0037] 何れの場合でも、スレーブノード（I/Oプロセッサ） 200— 1— 200— nからマスタノード
(メインプロセッサ） 100への伝送（受信）が競合しないように、ひとつのスレーブノード (I/Oプロセッサ） 200— iしか通信の相手方として選択できな 、。
[0038] 図 11は、スレーブノードの構成例を示す図である。本例のスレーブノード（I/Oプロ セッサ） 200— iは、シリアル/パラレル変 201とパラレル/シリアル変 202を備 えている。シリアル/パラレル変翻 201は、 TXCSi#が有効 (L)であるときに、シリ アルデータとして送られてきた TXD11を SCLK10にしたがってパラレルデータ 204 に変換する。ノ ラレル /シリアル変翻 202は、 RXCSi#が有効 (L)であるときに、パ ラレルデータ 205を SCLK10にしたがってシリアルデータに変換し RXD12として出 力する。また、図 11に示すように、状態遷移監視器 203を有してもよい。状態遷移監 視器 203は、 TXCSi #が連続して有効 (L)である期間に入力された SCLK10の数 を計数し、所定の数であるときに監視結果 206として" OK"を出力する。
[0039] 図 12は、スレーブノードの他の構成例を示す図である。本例のスレーブノード（I/O プロセッサ） 200— iは MPU (Micro- processing Unit) 210を有する。シリアル/パラレ ル変翻 201でパラレルデータ 204に変換された受信データは、状態遷移監視器 2 03の監視結果 206に基づき、所定の数の SCLK10が到来したときにバッファ 207に 記憶され、バス 209を介して MPU210の要求にしたがって MPU210に読み出され る。一方、送信データはバス 209を介して MPU210によりバッファ 208に書き込まれ 、パラレルデータ 205としてパラレル/シリアル変^ ^202に入力され、シリアルデー タに変換され RXD 12として出力される。
[0040] 図 13は、マスタノードの構成例を示す図である。本例のマスタノード (メインプロセッ サ） 100は送信先制御レジスタ 105及び受信先制御レジスタ 106を有し、データ送信 先及び受信先は、送信先制御レジスタ 105、受信先制御レジスタ 106に設定すること により指定することができる。具体的には、 TXCS1 # (13— 1)— TXCSn # (13— n) 、 RXCS1 # (14— 1)一 RXCSn # (14— n)のうち、レジスタ設定に対応した信号線が アクティブお)になる。
[0041] 送信データはパラレルデータ 103としてパラレル/シリアル変翻 101に入力され、 送信先制御レジスタ 105にいずれかの送信先を選択したときに SCLK10に従ってシ リアルデータに変換され、 TXD11として送出される。
[0042] 受信データ RXD12はシリアル/パラレル変^^ 102に入力され、 SCLK10に従い パラレルデータ 104に変換される。
[0043] SCLK10はクロック生成回路 107で生成され、パラレル/シリアル変^^ 101、シリ アル/パラレル変^ ^102を動作させると共に、マスタノード (メインプロセッサ） 100の 外部に出力される。また、通信開始レジスタ 120をセットすることによりクロック生成回 路 107は所定の数のクロックを生成し、通信開始レジスタ 120をクリアする。
[0044] 本実施例のマスタノード (メインプロセッサ） 100を用いて通信するためには、送信 先制御レジスタ 105、受信先制御レジスタ 106に設定し、送信データをパラレルデー タ 103としてパラレル/シリアル変翻 101に入力する。その後、通信開始レジスタ 12 0をセットすることにより通信が開始される。最後に受信データがシリアル/パラレル変 翻 102からパラレルデータ 104として出力される。
[0045] 図 14は、マスタノードの他の構成例を示す図である。本例のマスタノード（メインプロ セッサ） 100は、 MPU (Micro— processing Unit) 111を有する。送信先制御レジスタ 1 05、受信先制御レジスタ 106及び通信開始レジスタ 120は、バス 110を介して MPU 111により設定される。
[0046] 送信データはバス 110を介して MPU111によりバッファ 108に書き込まれ、パラレ ルデータ 103としてパラレル/シリアル変翻 101に入力され、シリアルデータに変換 され TXD11として出力される。シリアル/パラレル変^ ^102でパラレルデータ 104 に変換された受信データはバッファ 109に記憶され、バス 110を介して MPU111の 要求にしたがって MPU111に読み出される。
[0047] 図 15は、本発明にかかる通信システムの信号波形の説明図である。通信に先立ち 送信相手、受信相手を指定するために、 TXCS1 # (13— 1)— TXCSn # (13-n)、 RXCS1 # (14— 1)— RXCSn# (14— n)が出力される。図 15に示した例は、 TXCS 1 # (13— 1)— TXCSn # (13—n)は全てアクティブ（L)、： RXCS1 # (14— 1)— RXC Sn# (14— n)のうち RXCSi # (14— i)のみアクティブ (L)で他はアクティブでない場 合を示している。
[0048] このとき、 SCLK10の立上がりエッジでマスタノード (メインプロセッサ） 100から TX D11が送出され、スレーブノード（I/Oプロセッサ） 200— 1一 200— nでは SCLK10の 立下がりエッジで TXD11をラッチする。また、スレーブノード（I/Oプロセッサ） 200— i のみが SCLK10の立上がりエッジで RXD12を送出し、他のスレーブノードは出力せ ずに高インピーダンス状態となる。以上のようにして、マスタノード (メインプロセッサ） 1 00からスレーブノード（I/Oプロセッサ） 200—1— 200— nに対して同時にデータを送 ることができ、かつマスタノード (メインプロセッサ） 100は特定のスレーブノード (I/O プロセッサ） 200— iからのデータを受け取ることができる。
[0049] 図 16は、本発明による制御装置の実施例を示す図である。本実施例では、図 14に 示すような、 MPUを備えるマスタノード (メインプロセッサ） 100を用いる。スレーブノ ード（I/Oプロセッサ） 200—1— 200— nにそれぞれ出力半導体素子 250—1— 250— nとァクチユエータ 251—1— 251— nが接続され、制御対象を制御する。図示した実 施例では、出力半導体素子 250— 1一 250— nはァクチユエータよりも電源 VB側に接 続されるハイサイドドライバとなっているが、ァクチユエータよりもグランド側に接続され るローサイドドライバでも可能であるのは言うまでもない。また、出力半導体素子 250
—1一 250— nは Hブリッジなどとすることも同様に可能である。
[0050] ァクチユエータはソレノイドやモータ等とすることができる。ァクチユエータがモータ の場合には、出力半導体素子を Hブリッジとすると、印加される電圧極性を逆転させ て逆回転させることができる。また図 16の実施例では、スレーブノード（I/Oプロセッ サ） 200— 1一 200— nは夫々 1つずつの出力半導体素子、ァクチユエータに接続され ているが、複数の出力半導体素子、ァクチユエータに接続することも可能である。
[0051] ァクチユエータ 251— 1— 251— nにより制御対象 252— 1— 252— nが制御される。制 御対象の状態またはァクチユエータの状態は図に示すようにスレーブノード (I/Oプロ セッサ） 200—1— 200— nにフィードバックする。図 12に示すようにスレーブノード（1/ Oプロセッサ） 200— 1— 200— nに MPU210を備えれば、制御対象 252— 1—252— nとスレーブノード（I/Oプロセッサ） 200— 1一 200— nだけでマスタノード（メインプロセ ッサ） 100と独立にフィードバック制御系を形成することも可能である。この場合、制御 対象の状態またはァクチユエータの状態は図示しないセンサを介してフィードバック されることちある。
[0052] 例えば、本実施例の制御装置がエンジンを制御する場合には、出力半導体素子 2 50— 1一 250— nとして、電子制御スロットルを動作させるモータを駆動するための H ブリッジ、気筒内の混合気を点火するためのィグナイタドライノ^気筒内または吸気 間気筒入り口近くで燃料を噴射するインジェクタを駆動するインジェクタドライノく、排 気ガス還流量を制御する EGRバルブドライノ 、トランスミッションを制御するためのソ レノイドドライバなどが考えられる。これらのドライバのうち、ィグナイタドライバ、インジ ェクタドライバは所定のタイミングで所定の長さの時間だけ電流を流し、点火のタイミ ング及びエネルギ、燃料噴射の時期及びその量を制御する。 Hブリッジ、 EGRバル ブドライバ、ソレノイドドライバは電流を流すパルス時間幅を変える PWM (パルス幅変 調）により流れる平均電流を制御し、スロットル開度、 EGRバルブ開度、ソレノイドに 接続したクラッチの締結力を制御し、 Hブリッジではさらに電流の流れる方向を制御し てスロットル弁を動かすモータの回転方向を制御する。またこの場合、フィードバック する制御対象の状態としてはエンジンの回転角、水温、吸気流量などがあり、センサ としてはクランク角センサ、水温系、吸気流量計などがある。
[0053] また、電動ブレーキを制御する場合には、出力半導体素子 250— 1一 250— nとして 、電動ブレーキのモータを駆動するための Hブリッジまたは 3相インバータなどが考え られる。この場合、スレーブノード（I/Oプロセッサ） 200— 1— 200— nは車輪（ブレー キ)ごとに備えるのが好適である。またこの場合、フィードバックする制御対象の状態 としてはブレーキパッドの押し付け力（推力）、車輪の速度等があり、センサとしては圧 力センサ、車輪速センサ等がある。
[0054] さらに、電動ァクチユエータで構成したサスペンションを制御する場合には、出力半 導体素子 250— 1一 250— nとして、電動ァクチユエータを駆動するための Hブリッジま たはハーフブリッジなどが考えられる。この場合、スレーブノード（I/Oプロセッサ） 200 —1一 200-nは車輪 (サスペンション）ごとに備えるのが好適である。またこの場合、フ イードバックする制御対象の状態としてはサスペンションの位置、加速度等があり、セ ンサとしては位置センサ、加速度センサ等がある。
[0055] 以上述べた実施例によれば、マスタノード (メインプロセッサ） 100からの指令は本 発明の提供する通信システムによりスレーブノード（I/Oプロセッサ） 200— 1一 200— n に伝送され、スレーブノード（I/Oプロセッサ） 200—1— 200— nではマスタノード（メイ ンプロセッサ） 100からの指令に基づき、出力半導体素子 250-1— 250-nを介して ァクチユエータ 251— 1— 251— nを制御することができる。また、マスタノード (メインプ ロセッサ） 100からの指令をスレーブノード（I/Oプロセッサ） 200— 1一 200— nにブロ ードキャストすることができるため、指令の伝送時間を短縮することが可能である。
[0056] 一方、スレーブノード（I/Oプロセッサ） 200— 1一 200— nからは、マスタノード (メイン プロセッサ） 100へ本発明の提供する通信システムにより種々の情報が伝送される。 スレーブノード（I/Oプロセッサ） 200—1— 200— nからマスタノード（メインプロセッサ） 100へ伝送される情報としては、図示しな 、センサより入力されるァクチユエータ及び 制御対象の状態、出力半導体素子 250 - 1一 250 - nでの診断結果 (過電流検出、 短絡検出、断線検出、過熱検出）、スレーブノード (I/Oプロセッサ） 200— 1一 200— n の状態 (制御演算及び制御に関するエラー情報、状態遷移情報など）に関する情報 などがある。
[0057] 図 17は、本発明による情報処理システムの実施例を示す図である。本実施例では 、図 14に示すような MPUを備えるマスタノード (メインプロセッサ） 100及び図 12に示 すような MPUを備えるスレーブノードを用いる。マスタノード (メインプロセッサ） 100 には記憶装置 252— 0が、スレーブノード（I/Oプロセッサ） 200— 1一 200— nには記憶 装置 252— 1— 252-nが接続されている。記憶装置 252— 0— 252—nには、通常の 半導体メモリや磁気ディスク装置などの使用が可能である。
[0058] 個々のマスタノード（メインプロセッサ） 100、スレーブノード（I/Oプロセッサ） 200— 1 一 200— nでは、自身に接続された記憶装置 252— 0— 252— nを用いて割り当てられ た処理を実行するが、本発明が提供する通信システムを経由して必要な情報を交換 し、全体として統合のとれた動作を実現することが可能である。特に本発明の提供す る通信システムによれば、マスタノード（メインプロセッサ） 100からスレーブノード（1/ Oプロセッサ） 200—1— 200— nへの情報のブロードキャスト、異なる相手への同時送 信 Z受信が可能であるため、情報交換のためのノード間の通信の効率を高めること が可能である。
[0059] 例えば、マスタノード（メインプロセッサ） 100からスレーブノード（I/Oプロセッサ） 20 0— 1一 200— nに対して個々のスレーブノードで演算の元となる数値、演算の内容種 別を表す情報などを伝送し、スレーブノード（I/Oプロセッサ） 200— 1一 200— n力 マ スタノード (メインプロセッサ） 100へは演算結果、演算の状態 (演算中、演算終了、誤 り発生状況など）の情報を伝送するようにすれば、全体としては分散処理システムとし て高性能な情報処理を実現することができる。
[0060] 続いて、図 18から図 21に、出力波形修飾情報 19及び出力タイミング情報 21の伝 送方法にっ ヽての実施例を示す。
[0061] 図 18は、出力波形修飾情報 19が出力波形の振幅情報（出力波高値)を表し、出 力タイミング情報 21の立ち上がりで出力タイミングを表している実施例である。本実 施例によれば、出力タイミング情報 21の立ち上がりのタイミングで、出力波形修飾情 報 19が表す振幅の出力 30を I/Oプロセッサ (または I/Oデバイス） 200が出力する。 図示の例では、最初の出力タイミング情報 21の立ちあがり時点で振幅 10Vを示す出 力波形修飾情報 19が入力され、振幅 10Vの出力 30を出す。続いて出力タイミング 情報 21の 2番目の立ちあがり時点では振幅 5Vを示す出力波形修飾情報 19が入力 され、振幅 5Vの出力 30を出す。さらに続いて出力タイミング情報 21の 3番目の立ち あがり時点では振幅 0Vを示す出力波形修飾情報 0が入力され、振幅 0Vの出力 30を 出す。
[0062] 図 19は、出力波形修飾情報 19が出力波形の振幅情報を表し、出力タイミング情報 21の立ち上がりが出力信号 30の波形が立ち上がるタイミング、出力タイミング情報 2 1の立ち下がりが出力信号 30の波形が立ち下がるタイミングを表している実施例であ る。本実施例によれば、出力タイミング情報 21の立ち上がりのタイミングから立ち下が るまでの間、出力波形修飾情報 19が表す振幅の出力 30を I/Oプロセッサ（または 1/ Oデバイス） 200が出力する。図示の例では、最初の出力タイミング情報 21の立ちあ 力 Sり時点では振幅 10Vを示す出力波形修飾情報 19が入力され、出力タイミング情報 21の立ち上がりから立ち下がりまでの間振幅の間、 10Vの出力 30を出す。続いて出 力タイミング情報 21の 2番目の立ちあがり時点では振幅 5Vを示す出力波形修飾情 報 19が入力され、振幅 5Vの出力 30を出す。さらに続いて出力タイミング情報の 3番 目の立ちあがり時点では振幅 IVを示す出力波形修飾情報 1が入力され、振幅 IVの 出力 30を出す。
[0063] 図 20は、出力波形修飾情報 19が出力波形のスロープ (傾き）を表している実施例 である。本実施例によれば、出力タイミング情報 21の立ち上がりのタイミングと立ち下 力 Sりのタイミングにあわせて出力波形修飾情報 19が表すスロープ (傾き）の出力 20を I/Oプロセッサ (または I/Oデバイス） 200が出力する。図示した例では、最初の出力 タイミング情報 21の立ちあがり時点では傾き lOV/usを示す出力波形修飾情報 19が 入力され、出力タイミング情報 21に立ち上がり、立下りに合わせて傾き lOV/usの出 力 30を出す。続いて出力タイミング情報 21の 2番目の立ちあがり時点では傾き 5 V/usを示す出力波形修飾情報 19が入力され、傾き 5V/usの出力 30を出す。さらに 続いて出力タイミング情報の 3番目の立ちあがり時点では傾き 2V/usを示す出力波形 修飾情報 1が入力され、傾き 2V/usの出力 30を出す。
[0064] 図 21は、出力波形修飾情報 19が出力波形の制御パラメータを表している実施例 である。本実施例では I/Oプロセッサ（または I/Oデバイス） 200がフィードバック制御 により出力 30を制御し、そのフィードバック制御のパラメータを出力波形修飾情報 19 が表している。つまり、図 16の実施例に示すように、 I/Oプロセッサ（または I/Oデバ イス） 200は出力 30の値をフィードバックするためのフィードバック入力を有し、該フィ ードバック入力と設定値とを比較することあるいは両者の差により出力 30の値を修正 する。なお、該設定値は図 18の実施例にあるように出力波形修飾情報 19が表す出 力波形の振幅情報としてもょ 、。
[0065] 図示の例では、最初の出力に比べて 2番目の出力ではより応答の遅い制御パラメ ータが出力波形修飾情報 19により設定されている。 3番目の出力では非常に応答の 早い制御パラメータが設定されており、出力 30にオーバーシュートが見られる。
[0066] また同様に（または I/Oデバイス） 200がフィードフォワード制御により出力 30を制 御している場合も出力波形修飾情報 19により制御パラメータを設定できることは言う までもない。
[0067] 出力波形修飾情報 19のフォーマットは種々考えられるが、例えば振幅情報（出力 波高値）、スロープ (傾き）、制御パラメータなどの情報をシリアルデータの所定のフィ 一ルドの 2進数またはアスキーコードで表すことが考えられる。
[0068] 以上、出力波形修飾情報 19が様々な情報を表す実施例を示したが、出力波形修 飾情報 19が複数の情報を示すことも可能である。この場合にはシリアルデータに複 数の情報に対応するフィールドを設けて、それぞれのフィールドで情報を 2進数また はアスキーコードで表すことが考えられる。
[0069] 図 22は、メインプロセッサ 100の実施例である。本例のメインプロセッサ 100は、マ イク口プロセッシングユニット（MPU) 101、メモリ 102、シリアル通信インタフェース 10 3、タイマ 104を備える。マイクロプロセッシングユニット（MPU) 101は必要な情報を メモリ 102に記憶しながら出力タイミング及び出力波形を決定し、決定した出力波形 に基づく情報（出力波形修飾情報 19)を送るためにシリアル通信インタフェース 103 での通信を起動する。さらに決定された出力タイミングに基づき、タイマ 104を設定す る。
[0070] シリアル通信インタフェース 103は、通信起動に基づき、出力波形修飾情報 19をシ リアル通信路 1経路で I/Oプロセッサ（または I/Oデバイス） 200に伝送する。タイマ 1 04は、タイマ設定に基づき所定の時刻に出力タイミング情報 21を出力する。また図 2 3に示すように、処理をパイプラインィ匕することにより制御装置の性能を向上させるこ とができる。 MPU101では出力制御のための処理をする。その処理により出力のタ イミング及びにその波形（出力波形修飾情報 19)を求める。
[0071] MPU101は、処理の結果に基づきシリアル通信インタフェース 103に通信起動を 力ける。通信起動は、多くの場合、シリアル通信インタフェース 103の制御レジスタに 所定の情報を書き込むとともに、メッセージバッファに送信すべきメッセージとして出 力波形修飾情報 19を書き込むことにより実現する。シリアル通信インタフェース 103 は、通信起動を受けて、メッセージバッファに書き込まれた出力波形修飾情報 19を 1/ Oプロセッサ 200— iに送信する。
[0072] またさらに MPU101は、処理結果に基づきタイマ 104を設定する。タイマの設定は 、タイマ 104のレジスタに、信号を出力すべきタイミングのカウンタの値を書き込むこと により行う。タイマ 104は、カウンタの値がレジスタに書き込まれた設定値になったとき に出力、即ちタイミング情報 21を I/Oプロセッサ 200— iに伝送する。
産業上の利用可能性
[0073] 本発明によれば、メインプロセッサ力も I/Oプロセッサ（または I/Oデバイス）に高速 でのオン/オフのタイミングにカ卩えて、振幅やスロープなどの出力波形の指示情報を 少ない本数の信号線で伝送することができる。したがって、メインプロセッサは出力の 概略の制御を司り、 I/Oプロセッサ（または I/Oデバイス）は出力の詳細な制御を司る という機能分担を図ることができ、結果として制御装置の性能を向上させることができ る。また本発明によれば、マスタノードからの送信信号を複数のスレーブノードで受信 でき、かつマスタノードにとって受信信号の衝突が発生しないブロードキャスト機能を 実現することができる。
図面の簡単な説明
[0074] [図 1]本発明の基本的な実施例を示す図。 [図 2]メインプロセッサに複数の I/Oプロセッサを接続した実施例を示す図。
圆 3]本発明に好適なシリアル通信の実施例を示す図。
[図 4]TXCSi#、 RXCSi#により通信を制御する構成例を示す図。
[図 5]図 4に示した通信システムの動作例（ブロードキャスト）を示す図。
[図 6]TXCSi#、 RXCSi#の設定と通信動作の説明図。
圆 7]CSi #、 TZTR#により通信を制御する構成例を示す図。
圆 8]CSi #、 TZTR #の設定と通信動作の説明図。
圆 9]CSi #、 RZTR #により通信を制御する構成例を示す図。
圆 10]CSi #、 RZTR #の設定と通信動作の説明図。
[図 11]スレーブノードの構成例を示す図。
[図 12]マイクロプロセッシングユニットを有するスレーブノードの構成例を示す図。
[図 13]マスタノードの構成例を示す図。
[図 14]マイクロプロセッシングユニットを有するマスタノードの構成例を示す図。 圆 15]本発明による通信システムの信号波形の説明図。
圆 16]本発明による制御装置の実施例を示す図。
[図 17]本発明による情報処理システムの実施例を示す図。
圆 18]出力波形修飾情報が出力波形の振幅を表す実施例を示す図。
圆 19]出力波形修飾情報が出力波形の振幅を表す実施例を示す図。
圆 20]出力波形修飾情報が出力波形のスロープ (傾き)を表す実施例を示す図。 圆 21]出力波形修飾情報が出力波形の制御パラメータを表す実施例を示す図。
[図 22]メインプロセッサの実施例を示す図。
[図 23]メインプロセッサ 100の動作の実施例を示す図。

Claims

請求の範囲
[1] 1つのマスタノードと複数のスレーブノードを有し、前記マスタノードと前記スレーブノ ードとの間で通信を行う通信システムにお 、て、前記マスタノードは、
前記複数のスレーブノードにクロック信号を出力するクロック送信手段と、 前記複数のスレーブノードの各々に対して、当該マスタノードとの信号伝送の相手 方として選択されているか否かと通信の方向とを示す通信選択信号群を出力する手 段と、
前記クロック信号に同期して前記複数のスレーブノードに向けて伝送データを出力 する手段と、
前記クロックに同期してスレーブノード力 の伝送データを取り込む手段とを備える ことを特徴とする通信システム。
[2] 請求項 1記載の通信システムにお 、て、前記通信選択信号群は、各スレーブノード が前記マスタノードからの信号伝送の相手方として選択されているカゝ否かを示す第 1 の選択信号と、各スレーブノードが前記マスタノードへの信号伝送の相手方として選 択されている力否かを示す第 2の選択信号とからなり、該第 2の選択信号は同時に最 大で 1つのスレーブノードを選択することを特徴とする通信システム。
[3] 請求項 1記載の通信システムにお 、て、前記通信選択信号群は、各スレーブノード が前記マスタノードとの信号伝送の相手方として選択されている力否かを示す第 1の 選択信号と、前記マスタノードとの信号伝送の方向を示す第 2の選択信号力 なるこ とを特徴とする通信システム。
[4] 請求項 1記載の通信システムにお 、て、前記複数のスレーブノードの各々は、
前記通信選択信号群が当該スレーブノードを前記マスタノードからの伝送の相手 方として選択しているとき前記クロック信号に同期して前記マスタノードから出力され た伝送データを取り込む手段と、
前記通信選択信号群が当該スレーブノードを前記マスタノードへの伝送の相手方 として選択しているとき前記クロック信号に同期して前記マスタノードに伝送データを 出力する手段とを備えることを特徴とする通信システム。
[5] 1つのマスタノードと、複数のスレーブノードと、前記スレーブノードにスィッチ手段を 介して接続されたァクチユエータと、前記マスタノードとスレーブノードとの間で通信を 行う通信システムとを含み、前記マスタノードからの指令によって前記ァクチユエータ を制御する制御装置において、
前記マスタノードは、前記複数のスレーブノードにクロック信号を出力するクロック送 信手段と、前記複数のスレーブノードの各々に対して、当該マスタノードとの信号伝 送の相手方として選択されているか否力と通信の方向とを示す通信選択信号群を出 力する手段と、前記クロック信号に同期して前記複数のスレーブノードに向けて伝送 データを出力する手段と、前記クロックに同期してスレーブノード力 の伝送データを 取り込む手段とを備え、
前記複数のスレーブノードの各々は、
前記通信選択信号群が当該スレーブノードを前記マスタノードからの伝送の相手 方として選択しているとき前記クロック信号に同期して前記マスタノードから出力され た伝送データを取り込む手段と、
前記通信選択信号群が当該スレーブノードを前記マスタノードへの伝送の相手方 として選択しているとき前記クロック信号に同期して前記マスタノードに伝送データを 出力する手段とを備えることを特徴とする制御装置。
[6] 請求項 5記載の制御装置にお 、て、前記通信選択信号群は、各スレーブノードが前 記マスタノードからの信号伝送の相手方として選択されているか否かを示す第 1の選 択信号と、各スレーブノードが前記マスタノードへの信号伝送の相手方として選択さ れている力否かを示す第 2の選択信号とからなり、該第 2の選択信号は同時に最大 で 1つのスレーブノードを選択することを特徴とする制御装置。
[7] 請求項 5記載の制御装置にお 、て、前記通信選択信号群は、各スレーブノードが前 記マスタノードとの信号伝送の相手方として選択されているか否かを示す第 1の選択 信号と、前記マスタノードとの信号伝送の方向を示す第 2の選択信号力 なることを 特徴とする制御装置。
[8] マイクロプロセッサを有し情報処理を行う 1つのマスタノードと、それぞれがマイクロプ 口セッサを有して情報処理を行う複数のスレーブノードと、前記マスタノードとスレー ブノードとの間で通信を行う通信システムとを含む情報処理システムにおいて、 前記マスタノードは、前記複数のスレーブノードにクロック信号を出力するクロック送 信手段と、前記複数のスレーブノードの各々に対して、当該マスタノードとの信号伝 送の相手方として選択されているか否力と通信の方向とを示す通信選択信号群を出 力する手段と、前記クロック信号に同期して前記複数のスレーブノードに向けて伝送 データを出力する手段と、前記クロックに同期してスレーブノード力 の伝送データを 取り込む手段とを備え、
前記複数のスレーブノードの各々は、前記通信選択信号群が当該スレーブノード を前記マスタノードからの伝送の相手方として選択しているとき前記クロック信号に同 期して前記マスタノードから出力された伝送データを取り込む手段と、前記通信選択 信号群が当該スレーブノードを前記マスタノードへの伝送の相手方として選択してい るとき前記クロック信号に同期して前記マスタノードに伝送データを出力する手段とを 備えることを特徴とする情報処理システム。
[9] 請求項 8記載の情報処理システムにお 、て、前記通信選択信号群は、各スレーブノ ードが前記マスタノードからの信号伝送の相手方として選択されているか否かを示す 第 1の選択信号と、各スレーブノードが前記マスタノードへの信号伝送の相手方とし て選択されている力否かを示す第 2の選択信号とからなり、該第 2の選択信号は同時 に最大で 1つのスレーブノードを選択することを特徴とする情報処理システム。
[10] 請求項 8記載の情報処理システムにお 、て、前記通信選択信号群は、各スレーブノ ードが前記マスタノードとの信号伝送の相手方として選択されている力否かを示す第 1の選択信号と、前記マスタノードとの信号伝送の方向を示す第 2の選択信号力 な ることを特徴とする情報処理システム。
[11] 出力タイミング及び出力波形を決定するメインノードと、それぞれの出力タイミングに おいてそれぞれの出力波形の出力を出力する複数の I/Oノードとを含むリアルタイム 制御装置において、
前記メインノードと前記複数の複数の I/Oノードを接続する共通のシリアル通信路と 、前記メインノードと前記複数の I/Oノードを個別に接続する個別信号線とを備え、 前記メインノードが決定した出力タイミングの情報は前記メインノードから前記複数 の I/Oノードに前記個別信号線で伝送され、前記メインノードが決定した出力波形の 情報は前記メインノードから前記複数の I/Oノードに前記共通のシリアル通信路で伝 送されることを特徴とするリアルタイム制御装置。
[12] 請求項 11記載のリアルタイム制御装置において、前記メインノードは、前記出力タイ ミング及び出力波形を決定するマイクロプロセッサユニットと、前記出力波形の情報を 出力するシリアル通信インタフェースと、前記出力タイミング情報を出力するタイマと を有することを特徴とするリアルタイム制御装置。
[13] 請求項 11記載のリアルタイム制御装置において、前記メインノードは、各 I/Oノード に対して当該 I/Oノードがメインノードとの伝送の相手方であるか否かを示す I/Oノー ド選択信号を出力する手段と、転送クロックを発生する手段とを有し、前記転送クロッ クに同期して伝送データを出力し、各 I/Oノードは当該 I/Oノードに対応する I/Oノー ド選択信号が有効であるとき前記転送クロックに同期して伝送データを出力すること を特徴とするリアルタイム制御装置。
[14] 請求項 11記載のリアルタイム制御装置であって、前記メインプロセッサと前記 I/Oノ ードは請求項 1記載の通信システムで接続され、前記メインプロセッサは前記マスタノ ードで、前記 I/Oノードは前記スレーブノードであることを特徴とするリアルタイム制御 装置。
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