JP2005141412A - 通信システム、リアルタイム制御装置及び情報処理システム - Google Patents

Abstract

【課題】 高速でのオン/オフのタイミングに加えて、振幅やスロープなどの出力波形の指示情報を少ない信号線で伝送する。
【解決手段】 振幅やスロープなどの出力波形修飾情報をシリアル通信１で転送し、オン/オフのタイミング信号を個別情信号２０で送る。
【選択図】 図１

Description

本発明は制御装置にかかり、特にリアルタイム制御に好適な制御装置即ちリアルタイム制御装置、及びリアルタイム制御装置内の高速な通信を可能にする通信システム、及びその通信システムを組み込んだ制御装置及び情報処理システムに関する。

電子機器の機能の高度化に伴い、配線基板の配線は複雑なものとなり配線の本数は増加する傾向にある。一方、利便性の見地からは電子機器の小型化が求められている。これらの相反する要求を満たすために信号をシリアル化して伝送し、配線数を削減する手段が従来よりとられている。制御装置内の通信路、特にマイクロプロセッシングユニットと周辺ＩＯとの通信に関して従来からＳＰＩ（Serial Peripheral Interface）という通信規格、方式があった。ＳＰＩを使用した周辺ＩＯ（出力ドライバ）の例も、非特許文献１等に記載されている。非特許文献１等に示されるパワー素子では、ＳＰＩ(Serial Peripheral Interface)及び個別信号線いずれにでも出力が制御できるようになっている。この方法によれば、リレー等のオン/オフの周期の長い出力はＳＰＩに代表されるようなシリアル通信により制御し、制御のための信号の本数を大幅に削減することができる。また、ＰＷＭ(Pulse Width Modulation)などの短い周期でオン/オフを繰り返す出力は個別信号で制御し、シリアル通信のオーバーヘッドのない高速なオン/オフが可能となる。またクロックに同期してシリアルデータを伝送する従来技術としては、特開昭６１−１６６２４４号公報の図１５に記載のものがある。

Data Sheet TLE4230 GP, Infineon Technologies AG, Bereichs Kommunikation (28 August, 2000) 特開昭６１−１６６２４４号公報

以上述べた従来技術は、単純なオン/オフを制御するには効果的な技術である。しかし、高速で動作し、かつ複雑な出力を制御するためにはさらに考慮が必要である。例えば、単なるオン/オフだけでなく振幅やスロープなどの出力波形を制御する必要がある場合には従来技術では対応できない。

また、前記ＳＰＩは、マスタを固定として通信に先立つアービトレーションが不要な上、通信の相手をチップセレクト信号で指定する方式により、簡単なハードウェア、ソフトウェアで実現可能な優れた方式である。つまり、スレーブノードの選択信号（チップセレクト信号）によりスレーブノードを選択し、マスタノードとその選択されたスレーブノードとの間において、マスタノードからスレーブノードへの伝送（送信）及びスレーブノードからマスタノードへの伝送（受信）を同時に行う。しかしＳＰＩは、マイクロプロセッシングユニットと周辺ＩＯとの通信を前提にしているため、１対１通信しかサポートしておらず、１対多、即ちブロードキャストには対応していない。ＳＰＩによりブロードキャストを実現しようとして、複数のスレーブノードへのチップセレクト信号をアクティブにすると、スレーブノードではマスタからの送信信号は受信できるが、複数のスレーブノードが信号をマスタに送ろうとして信号が衝突するという弊害が発生する。

制御の分野で広く導入されている自律分散の概念では、制御をつかさどるノードが情報を共有することがポイントである。したがって、情報共有のためにはブロードキャスト機能が必要である。また、マイクロプロセッシングユニットと周辺ＩＯではなく複数のマイクロプロセッシングユニット間の通信を考えた場合にはやはりブロードキャスト機能の必要性があることはいうまでもない。また、特開昭６１−１６６２４４号公報の図１５に記載されている従来技術によれば、信号ＲＱＩ１，ＲＱＩ２をアクティブすることによりブロードキャスト機能が実現可能であるように見えるが、スレーブＣＰＵが個別に信号ＲＱＯ（マスタＣＰＵでは信号ＲＱＯ１，ＲＱＯ２）を出力するため、スレーブＣＰＵからマスタＣＰＵへのシリアル信号ＳＯが衝突する畏れがある。

本発明は、上記従来技術の問題点に鑑み、高速でのオン/オフのタイミングに加えて、振幅やスロープなどの出力波形の指示情報を少ない信号線で伝送する方式を提供することを本発明の第１の目的とする。また、本発明は、従来技術の簡便さという特徴を活かしながら、ブロードキャスト機能を実現する通信システムを提供することを第２の目的とする。

本発明では、上記第１の目的を達成するために、シリアル通信で振幅やスロープなどの出力波形の指示情報（以下「出力波形修飾情報」と呼ぶ）をシリアル通信で転送し、オン/オフのタイミングを個別信号で送る。

さらに第２の目的を達成するために、本発明ではスレーブノードの選択信号（チップセレクト信号）に加えて送信・受信のいずれかの動作のみを選択するための信号を出力する。すなわち、マスタノードとの信号伝送の相手方として選択されているか否かと通信の方向とを示す通信選択信号群を、マスタノードからスレーブノードに対して出力する。

通信選択信号群のエンコードの方法には種々考えられるが、大きく以下の２つの方法に分けられる。
(1) 送信動作、受信動作それぞれにスレーブノードの選択信号（チップセレクト信号）を設ける方法
(2)スレーブノードの選択信号（チップセレクト信号）に加えて、通信の方向を示す選択信号を設ける方法
(a) 例１
通信の方向を示す選択信号＝Ｌ：受信動作
通信の方向を示す選択信号＝Ｈ：送信・受信同時動作
(b) 例２
通信の方向を示す選択信号＝Ｌ：送信動作
通信の方向を示す選択信号＝Ｈ：送信・受信同時動作
(c) 例３
通信の方向を示す選択信号＝Ｌ：送信動作
通信の方向を示す選択信号＝Ｈ：受信動作
(d) 例４
通信の方向を示す選択信号＝（Ｈ，Ｌ）：送信動作
通信の方向を示す選択信号＝（Ｌ，Ｈ）：受信動作
通信の方向を示す選択信号＝（Ｈ，Ｈ）：送信・受信同時動作
これらの方法のうち(1)の方法は、スレーブノード毎に独立して通信の方向を選択できるので最も自由度が高い。

前記(1)の方法に基づく本発明の通信システムは、１つのマスタノードと複数のスレーブノードを有し、マスタノードとスレーブノードとの間で通信を行う通信システムにおいて、マスタノードは、複数のスレーブノードにクロック信号を出力するクロック送信手段と、複数のスレーブノードの各々に対して、当該マスタノードからの信号伝送の相手方として選択されているか否かを示す第１の選択信号を出力する手段と、複数のスレーブノードの各々に対して、同時に最大で１つのスレーブノードを選択するようにして、当該マスタノードへの信号伝送の相手方として選択されているか否かを示す第２の選択信号を出力する手段と、クロック信号に同期して複数のスレーブノードに向けて伝送データを出力する手段と、クロックに同期してスレーブノードからの伝送データを取り込む手段とを備える。

複数のスレーブノードの各々は、第１の選択信号が当該スレーブノードを選択しているときクロック信号に同期して前記マスタノードから出力された伝送データを取り込む手段と、第２の選択信号が当該スレーブノードを選択しているときクロック信号に同期して前記マスタノードに伝送データを出力する手段とを備える。

本発明による制御装置は、１つのマスタノードと、複数のスレーブノードと、スレーブノードにスイッチ手段を介して接続されたアクチュエータと、マスタノードとスレーブノードとの間で通信を行う通信システムとを含み、マスタノードからの指令によって前記アクチュエータを制御する制御装置であり、上記したマスタノードとスレーブノードを備えることを特徴とする。

また、本発明による情報処理システムは、マイクロプロセッサを有し情報処理を行う１つのマスタノードと、それぞれがマイクロプロセッサを有して情報処理を行う複数のスレーブノードと、マスタノードとスレーブノードとの間で通信を行う通信システムとを含む情報処理システムであり、上記したマスタノードとスレーブノードを備えることを特徴とする。

本発明によれば、マスタノードからの送信信号を複数のスレーブノードが受信でき、かつスレーブノードが出力するマスタノードにとっての受信信号の衝突が発生しない。つまり、ブロードキャスト機能を実現することができる。

本発明によれば、メインプロセッサからＩ/Ｏプロセッサ（またはＩ/Ｏデバイス）に高速でのオン/オフのタイミングに加えて、振幅やスロープなどの出力波形の指示情報を少ない本数の信号線で伝送することができる。したがって、メインプロセッサは出力の概略の制御を司り、Ｉ/Ｏプロセッサ（またはＩ/Ｏデバイス）は出力の詳細な制御を司るという機能分担を図ることができ、結果として制御装置の性能を向上させることができる。また本発明によれば、マスタノードからの送信信号を複数のスレーブノードで受信でき、かつマスタノードにとって受信信号の衝突が発生しないブロードキャスト機能を実現することができる。

以下、図に基づいて本発明の実施例について説明を加える。

図１は、本発明の基本的な構成例を示す図である。メインプロセッサ（メインノードあるいはマスタノードともいう）１００からＩ/Ｏプロセッサ（Ｉ/Ｏデバイス、Ｉ/Ｏノード、スレーブノードともいう）２００にシリアル通信路１及び個別信号２０が接続され、出力波形修飾情報１９はシリアル通信路１を介して伝送し、出力タイミング情報２１は個別信号２０を介して伝送する。出力制御部２０１は出力タイミング情報２１が到来したタイミングで出力波形修飾情報１９に従った出力３０を出力する。

なお、制御装置などに用いられるシリアル通信としてＳＰＩ(Serial Peripheral Interface)などが提供されているが、本発明ではシリアル通信の種別には依存しない。したがって、本明細書では個々のシリアル通信方式に関しての説明は省略する。

本実施例によれば、メインプロセッサ１００からＩ/Ｏプロセッサ（またはＩ/Ｏデバイス）２００への高速でのオン／オフのタイミングに加えて、振幅やスロープなどの出力波形の指示情報を少ない本数の信号線で伝送することができる。したがって、メインプロセッサ１００では出力の概略の制御を司り、Ｉ/Ｏプロセッサ（またはＩ/Ｏデバイス）２００では出力の詳細な制御を司るという機能分担を図ることができ、結果として制御装置の性能を向上させることができる。

図２は、メインプロセッサ１００に複数のＩ/Ｏプロセッサ（またはＩ/Ｏデバイス）２００−１〜２００−ｎを接続した実施例を示している。出力波形修飾情報１９−１〜１９−ｎは共通のシリアル通信路１を介して伝送し、出力タイミング情報２１−１〜２１−ｎはそれぞれ個別信号２０−１〜２０−ｎを介して伝送する。

本実施例によれば、先に述べた図１の実施例よりも多くの出力を持つ制御システムの性能を向上させることができる。

図３は、本発明に好適なシリアル通信の実施例を示している。マスタノード（メインプロセッサ）１００はスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎに信号線（ＳＣＬＫ１０、ＴＸＤ１１、ＲＸＤ１２）、通信選択信号群（マスタノードとの信号伝送の相手方として選択されているか否か、及び通信の方向を示す選択信号）１８で接続している。

ＴＸＤ１１はマスタノード（メインプロセッサ）１００からスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎへの送信信号、ＲＸＤ１２はスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎのいずれかからマスタノード（メインプロセッサ）１００への受信信号である。ＳＣＬＫ１０はＴＸＤ１１、ＲＸＤ１２を転送するクロックを示し、例えばＳＣＬＫ１０の立上がりエッジでＴＸＤ１１、ＲＸＤ１２が出力され、ＳＣＬＫ１０の立下りエッジでＴＸＤ１１、ＲＸＤ１２がラッチされる。あるいはその逆に、ＳＣＬＫ１０の立下がりエッジでＴＸＤ１１、ＲＸＤ１２が出力され、ＳＣＬＫ１０の立上がりエッジでＴＸＤ１１、ＲＸＤ１２がラッチされる。ＴＸＤ１１の送り先、ＲＸＤ１２を出力できるスレーブノード等は、通信選択信号群１８によって指定される。通信選択信号群１８による指定の方法は、図４から図１０に示す実施例に例示する。

図４は、通信選択信号群１８がＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）、ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ）からなる実施例である。マスタノード（メインプロセッサ）１００はスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎに信号線（ＳＣＬＫ１０、ＴＸＤ１１、ＲＸＤ１２、ＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）、ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ））で接続している。

なお、信号名に後置している「＃」は当該信号がアクティブロー、即ちＬのときに有効な信号であることを示している。ＴＴＬ(Transistor-Transistor Logic)レベルの論理回路ではＬと認識するためのしきい（スレッショールド）値が低いため、電気的ノイズにより誤ってＬと認識されることが少ない。この性質を利用してストローブ信号、チップセレクト信号などには耐ノイズ性を高めるために本実施例のようにアクティブロー信号を使用することが一般的である。もしＨレベルと認識するためのしきい（スレッショールド）値が通常より高い論理回路を使用する場合、または耐ノイズ性に特に注意を払わなくともよい場合にはアクティブハイ、即ちＨのときに有効な信号を使用することも可能である。以下、本明細書では通信選択信号群１８にアクティブロー信号を使用した実施例を記載することにする。

ＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）は送信信号ＴＸＤ１１についてのチップセレクト信号で、送信信号ＴＸＤ１１が対応するスレーブノードに対するものであることを示す。例えばＴＸＣＳ１＃（１３−１）が有効（Ｌ）であるときには送信信号ＴＸＤ１１がスレーブノード（Ｉ/Ｏプロセッサ）２００−１に対するものであることを示す。なお、ＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）のうち複数の信号が有効（Ｌ）であっても構わない。

ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ）は受信信号ＲＸＤ１２についてのチップセレクト信号で、対応するスレーブノードがＲＸＤ１２を出力することを示す、例えば、ＲＸＣＳ１＃（１４−１）が有効（Ｌ）であるときにはスレーブノード（Ｉ/Ｏプロセッサ）２００−１のみがＲＸＤ１２を出力することを示す。なお、複数のスレーブノードが同時にＲＸＤ１２を出力すると信号が衝突するので、ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ）のうち複数の信号が有効（Ｌ）となってはならない。

図５に、図４に示した通信システムの動作例を示す。本実施例ではＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）は全てON（Ｌ）となり、ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ）のうちＲＸＣＳｎ＃（１４−ｎ）のみがON（Ｌ）となり、ほかがOFF（Ｈ）となっている。このとき、ＴＸＤ１１は全てのスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎに対するものであり、スレーブノード（Ｉ/Ｏプロセッサ）２００−ｎのみがＲＸＤ１２を出力することを示している。したがって本実施例によれば、マスタノード（メインプロセッサ）１００から全てのスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎに一斉に情報を伝達することができ、同時に特定のスレーブノード（Ｉ/Ｏプロセッサ）２００−ｎからの信号を受信することができる。

図６に、本発明のＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）、ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ）の設定方法と通信動作を示す。なお、ONはアクティブ（Ｌ）、OFFはインアクティブ（Ｈ）であることを示す。

まず、ＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）は、case 1〜8に示すように任意の組み合わせが可能である。ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ）は、case 9〜16に示すように最大でもいずれか１つのみがONとなる組み合わせのみが可能であり、他の複数がONとなる組み合わせはスレーブからの信号が衝突するために禁止される。

またcase 17に示すように、マスタノード（メインプロセッサ）からスレーブノードにデータを転送するだけで、スレーブノードからマスタノード（メインプロセッサ）にデータを転送しないということも可能であり、その逆にcase 18に示すように、スレーブノードからマスタノード（メインプロセッサ）にデータを転送するだけで、マスタノード（メインプロセッサ）からスレーブノードにデータを転送しないことも可能である。

またcase 19に示すように、全てのスレーブノードにマスタノード（メインプロセッサ）からデータを転送しながら特定のスレーブノードからマスタノード（メインプロセッサ）にデータを転送することも可能である。case 20に示すように従来と同様に同一のスレーブノードを対象にデータを交換することも可能であり、case 21に示すようにマスタノード（メインプロセッサ）からデータを転送するスレーブノードにとは異なるスレーブノードからデータを転送することも可能である。

図７は、通信選択信号群１８が信号線ＣＳ１＃（１５−１）〜ＣＳｎ＃（１５−ｎ）とＴ／ＴＲ＃（１６）からなる実施例である。信号線ＣＳ１＃（１５−１）〜ＣＳｎ＃（１５−ｎ）は対応する各スレーブノードについてのチップセレクト信号であり、本実施例ではアクティブローの論理をとっているのでＬのときに有効で、対応するスレーブノードがマスタノード（メインプロセッサ）との通信の相手として選択されていることを示す。信号線Ｔ／ＴＲ＃（１６）は通信の方向を示す信号で、Ｈレベルのときにはマスタノード（メインプロセッサ）１００からスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎへの伝送（送信）が有効であることを示し、Ｌレベルのときにはマスタノード（メインプロセッサ）１００からスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎへの伝送（送信）及びスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからマスタノード（メインプロセッサ）１００への伝送（受信）が有効であることを示す。

これら２つの信号により、マスタノード（メインプロセッサ）１００とスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎとの間の通信は、図８に示すように制御される。case 1〜8に示すように、Ｔ／ＴＲ＃（１６）がＴ即ちＬレベルであるときには、マスタノード（メインプロセッサ）１００からスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎへの伝送（送信）のみが有効である。このときには任意の複数のスレーブノードへの転送が可能である。また、case 9〜16に示すように、Ｔ／ＴＲ＃（１６）がＴＲ＃即ちＬである場合には、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからマスタノード（メインプロセッサ）１００への伝送（受信）が競合しないようにひとつのスレーブノード（Ｉ/Ｏプロセッサ）２００−ｉしか通信の相手方として選択できない。

図９は、通信選択信号群１８が信号線ＣＳ１＃（１５−１）〜ＣＳｎ＃（１５−ｎ）とＲ／ＴＲ＃（１７）からなる実施例である。信号線ＣＳ１＃（１５−１）〜ＣＳｎ＃（１５−ｎ）は対応する各スレーブノードについてのチップセレクト信号で、本実施例ではアクティブローの論理ととっているのでＬのときに有効で、対応するスレーブノードがマスタノード（メインプロセッサ）との通信の相手として選択されていることを示す。信号線Ｒ／ＴＲ＃（１７）は通信の方向を示す信号で、Ｈレベルのときにはスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからマスタノード（メインプロセッサ）１００への伝送（受信）が有効であることを示し、Ｌレベルのときにはマスタノード（メインプロセッサ）１００からスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎへの伝送（送信）及びスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからマスタノード（メインプロセッサ）１００への伝送（受信）が有効であることを示す。

これら２つの信号により、マスタノード（メインプロセッサ）１００とスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎとの間の通信は、図１０に示すように制御される。case 1〜8に示すように、Ｒ／ＴＲ＃（１７）がＲ即ちＨレベルであるときには、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからマスタノード（メインプロセッサ）１００への伝送（受信）のみが有効である。また、case 9〜16に示すように、Ｒ／ＴＲ＃（１７）がＴＲ＃即ちＬである場合には、マスタノード（メインプロセッサ）１００からスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎへの伝送（送信）及びスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからマスタノード（メインプロセッサ）１００への伝送（受信）が有効である。

何れの場合でも、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからマスタノード（メインプロセッサ）１００への伝送（受信）が競合しないように、ひとつのスレーブノード（Ｉ/Ｏプロセッサ）２００−ｉしか通信の相手方として選択できない。

図１１は、スレーブノードの構成例を示す図である。本例のスレーブノード（Ｉ/Ｏプロセッサ）２００−ｉは、シリアル/パラレル変換器２０１とパラレル/シリアル変換器２０２を備えている。シリアル/パラレル変換器２０１は、ＴＸＣＳｉ＃が有効（Ｌ）であるときに、シリアルデータとして送られてきたＴＸＤ１１をＳＣＬＫ１０にしたがってパラレルデータ２０４に変換する。パラレル/シリアル変換器２０２は、ＲＸＣＳｉ＃が有効（Ｌ）であるときに、パラレルデータ２０５をＳＣＬＫ１０にしたがってシリアルデータに変換しＲＸＤ１２として出力する。また、図１１に示すように、状態遷移監視器２０３を有してもよい。状態遷移監視器２０３は、ＴＸＣＳｉ＃が連続して有効（Ｌ）である期間に入力されたＳＣＬＫ１０の数を計数し、所定の数であるときに監視結果２０６として“ＯＫ”を出力する。

図１２は、スレーブノードの他の構成例を示す図である。本例のスレーブノード（Ｉ/Ｏプロセッサ）２００−ｉはＭＰＵ（Micro-processing Unit）２１０を有する。シリアル/パラレル変換器２０１でパラレルデータ２０４に変換された受信データは、状態遷移監視器２０３の監視結果２０６に基づき、所定の数のＳＣＬＫ１０が到来したときにバッファ２０７に記憶され、バス２０９を介してＭＰＵ２１０の要求にしたがってＭＰＵ２１０に読み出される。一方、送信データはバス２０９を介してＭＰＵ２１０によりバッファ２０８に書き込まれ、パラレルデータ２０５としてパラレル/シリアル変換器２０２に入力され、シリアルデータに変換されＲＸＤ１２として出力される。

図１３は、マスタノードの構成例を示す図である。本例のマスタノード（メインプロセッサ）１００は送信先制御レジスタ１０５及び受信先制御レジスタ１０６を有し、データ送信先及び受信先は、送信先制御レジスタ１０５、受信先制御レジスタ１０６に設定することにより指定することができる。具体的には、ＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）、ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ）のうち、レジスタ設定に対応した信号線がアクティブ（Ｌ）になる。

送信データはパラレルデータ１０３としてパラレル/シリアル変換器１０１に入力され、送信先制御レジスタ１０５にいずれかの送信先を選択したときにＳＣＬＫ１０に従ってシリアルデータに変換され、ＴＸＤ１１として送出される。

受信データＲＸＤ１２はシリアル/パラレル変換器１０２に入力され、ＳＣＬＫ１０に従いパラレルデータ１０４に変換される。

ＳＣＬＫ１０はクロック生成回路１０７で生成され、パラレル/シリアル変換器１０１、シリアル/パラレル変換器１０２を動作させると共に、マスタノード（メインプロセッサ）１００の外部に出力される。また、通信開始レジスタ１２０をセットすることによりクロック生成回路１０７は所定の数のクロックを生成し、通信開始レジスタ１２０をクリアする。

本実施例のマスタノード（メインプロセッサ）１００を用いて通信するためには、送信先制御レジスタ１０５、受信先制御レジスタ１０６に設定し、送信データをパラレルデータ１０３としてパラレル/シリアル変換器１０１に入力する。その後、通信開始レジスタ１２０をセットすることにより通信が開始される。最後に受信データがシリアル/パラレル変換器１０２からパラレルデータ１０４として出力される。

図１４は、マスタノードの他の構成例を示す図である。本例のマスタノード（メインプロセッサ）１００は、ＭＰＵ（Micro-processing Unit）１１１を有する。送信先制御レジスタ１０５、受信先制御レジスタ１０６及び通信開始レジスタ１２０は、バス１１０を介してＭＰＵ１１１により設定される。

送信データはバス１１０を介してＭＰＵ１１１によりバッファ１０８に書き込まれ、パラレルデータ１０３としてパラレル/シリアル変換器１０１に入力され、シリアルデータに変換されＴＸＤ１１として出力される。シリアル/パラレル変換器１０２でパラレルデータ１０４に変換された受信データはバッファ１０９に記憶され、バス１１０を介してＭＰＵ１１１の要求にしたがってＭＰＵ１１１に読み出される。

図１５は、本発明にかかる通信システムの信号波形の説明図である。通信に先立ち送信相手、受信相手を指定するために、ＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）、ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ）が出力される。図１５に示した例は、ＴＸＣＳ１＃（１３−１）〜ＴＸＣＳｎ＃（１３−ｎ）は全てアクティブ（Ｌ）、ＲＸＣＳ１＃（１４−１）〜ＲＸＣＳｎ＃（１４−ｎ）のうちＲＸＣＳｉ＃（１４−ｉ）のみアクティブ（Ｌ）で他はアクティブでない場合を示している。

このとき、ＳＣＬＫ１０の立上がりエッジでマスタノード（メインプロセッサ）１００からＴＸＤ１１が送出され、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎではＳＣＬＫ１０の立下がりエッジでＴＸＤ１１をラッチする。また、スレーブノード（Ｉ/Ｏプロセッサ）２００−ｉのみがＳＣＬＫ１０の立上がりエッジでＲＸＤ１２を送出し、他のスレーブノードは出力せずに高インピーダンス状態となる。以上のようにして、マスタノード（メインプロセッサ）１００からスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎに対して同時にデータを送ることができ、かつマスタノード（メインプロセッサ）１００は特定のスレーブノード（Ｉ/Ｏプロセッサ）２００−ｉからのデータを受け取ることができる。

図１６は、本発明による制御装置の実施例を示す図である。本実施例では、図１４に示すような、ＭＰＵを備えるマスタノード（メインプロセッサ）１００を用いる。スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎにそれぞれ出力半導体素子２５０−１〜２５０−ｎとアクチュエータ２５１−１〜２５１−ｎが接続され、制御対象を制御する。図示した実施例では、出力半導体素子２５０−１〜２５０−ｎはアクチュエータよりも電源ＶＢ側に接続されるハイサイドドライバとなっているが、アクチュエータよりもグランド側に接続されるローサイドドライバでも可能であるのは言うまでもない。また、出力半導体素子２５０−１〜２５０−ｎはＨブリッジなどとすることも同様に可能である。

アクチュエータはソレノイドやモータ等とすることができる。アクチュエータがモータの場合には、出力半導体素子をＨブリッジとすると、印加される電圧極性を逆転させて逆回転させることができる。また図１６の実施例では、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎは夫々１つずつの出力半導体素子、アクチュエータに接続されているが、複数の出力半導体素子、アクチュエータに接続することも可能である。

アクチュエータ２５１−１〜２５１−ｎにより制御対象２５２−１〜２５２−ｎが制御される。制御対象の状態またはアクチュエータの状態は図に示すようにスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎにフィードバックする。図１２に示すようにスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎにＭＰＵ２１０を備えれば、制御対象２５２−１〜２５２−ｎとスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎだけでマスタノード（メインプロセッサ）１００と独立にフィードバック制御系を形成することも可能である。この場合、制御対象の状態またはアクチュエータの状態は図示しないセンサを介してフィードバックされることもある。

例えば、本実施例の制御装置がエンジンを制御する場合には、出力半導体素子２５０−１〜２５０−ｎとして、電子制御スロットルを動作させるモータを駆動するためのＨブリッジ、気筒内の混合気を点火するためのイグナイタドライバ、気筒内または吸気間気筒入り口近くで燃料を噴射するインジェクタを駆動するインジェクタドライバ、排気ガス還流量を制御するＥＧＲバルブドライバ、トランスミッションを制御するためのソレノイドドライバなどが考えられる。これらのドライバのうち、イグナイタドライバ、インジェクタドライバは所定のタイミングで所定の長さの時間だけ電流を流し、点火のタイミング及びエネルギ、燃料噴射の時期及びその量を制御する。Ｈブリッジ、ＥＧＲバルブドライバ、ソレノイドドライバは電流を流すパルス時間幅を変えるPWM（パルス幅変調）により流れる平均電流を制御し、スロットル開度、ＥＧＲバルブ開度、ソレノイドに接続したクラッチの締結力を制御し、Ｈブリッジではさらに電流の流れる方向を制御してスロットル弁を動かすモータの回転方向を制御する。またこの場合、フィードバックする制御対象の状態としてはエンジンの回転角、水温、吸気流量などがあり、センサとしてはクランク角センサ、水温系、吸気流量計などがある。

また、電動ブレーキを制御する場合には、出力半導体素子２５０−１〜２５０−ｎとして、電動ブレーキのモータを駆動するためのＨブリッジまたは３相インバータなどが考えられる。この場合、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎは車輪（ブレーキ）ごとに備えるのが好適である。またこの場合、フィードバックする制御対象の状態としてはブレーキパッドの押し付け力（推力）、車輪の速度等があり、センサとしては圧力センサ、車輪速センサ等がある。

さらに、電動アクチュエータで構成したサスペンションを制御する場合には、出力半導体素子２５０−１〜２５０−ｎとして、電動アクチュエータを駆動するためのＨブリッジまたはハーフブリッジなどが考えられる。この場合、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎは車輪（サスペンション）ごとに備えるのが好適である。またこの場合、フィードバックする制御対象の状態としてはサスペンションの位置、加速度等があり、センサとしては位置センサ、加速度センサ等がある。

以上述べた実施例によれば、マスタノード（メインプロセッサ）１００からの指令は本発明の提供する通信システムによりスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎに伝送され、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎではマスタノード（メインプロセッサ）１００からの指令に基づき、出力半導体素子２５０−１〜２５０−ｎを介してアクチュエータ２５１−１〜２５１−ｎを制御することができる。また、マスタノード（メインプロセッサ）１００からの指令をスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎにブロードキャストすることができるため、指令の伝送時間を短縮することが可能である。

一方、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからは、マスタノード（メインプロセッサ）１００へ本発明の提供する通信システムにより種々の情報が伝送される。スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからマスタノード（メインプロセッサ）１００へ伝送される情報としては、図示しないセンサより入力されるアクチュエータ及び制御対象の状態、出力半導体素子２５０−１〜２５０−ｎでの診断結果（過電流検出、短絡検出、断線検出、過熱検出）、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎの状態（制御演算及び制御に関するエラー情報、状態遷移情報など）に関する情報などがある。

図１７は、本発明による情報処理システムの実施例を示す図である。本実施例では、図１４に示すようなＭＰＵを備えるマスタノード（メインプロセッサ）１００及び図１２に示すようなＭＰＵを備えるスレーブノードを用いる。マスタノード（メインプロセッサ）１００には記憶装置２５２−０が、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎには記憶装置２５２−１〜２５２−ｎが接続されている。記憶装置２５２−０〜２５２−ｎには、通常の半導体メモリや磁気ディスク装置などの使用が可能である。

個々のマスタノード（メインプロセッサ）１００、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎでは、自身に接続された記憶装置２５２−０〜２５２−ｎを用いて割り当てられた処理を実行するが、本発明が提供する通信システムを経由して必要な情報を交換し、全体として統合のとれた動作を実現することが可能である。特に本発明の提供する通信システムによれば、マスタノード（メインプロセッサ）１００からスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎへの情報のブロードキャスト、異なる相手への同時送信／受信が可能であるため、情報交換のためのノード間の通信の効率を高めることが可能である。

例えば、マスタノード（メインプロセッサ）１００からスレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎに対して個々のスレーブノードで演算の元となる数値、演算の内容種別を表す情報などを伝送し、スレーブノード（Ｉ/Ｏプロセッサ）２００−１〜２００−ｎからマスタノード（メインプロセッサ）１００へは演算結果、演算の状態（演算中、演算終了、誤り発生状況など）の情報を伝送するようにすれば、全体としては分散処理システムとして高性能な情報処理を実現することができる。

続いて、図１８から図２１に、出力波形修飾情報１９及び出力タイミング情報２１の伝送方法についての実施例を示す。

図１８は、出力波形修飾情報１９が出力波形の振幅情報（出力波高値）を表し、出力タイミング情報２１の立ち上がりで出力タイミングを表している実施例である。本実施例によれば、出力タイミング情報２１の立ち上がりのタイミングで、出力波形修飾情報１９が表す振幅の出力３０をＩ/Ｏプロセッサ（またはＩ/Ｏデバイス）２００が出力する。図示の例では、最初の出力タイミング情報２１の立ちあがり時点で振幅１０Vを示す出力波形修飾情報１９が入力され、振幅１０Vの出力３０を出す。続いて出力タイミング情報２１の２番目の立ちあがり時点では振幅５Vを示す出力波形修飾情報１９が入力され、振幅５Vの出力３０を出す。さらに続いて出力タイミング情報２１の３番目の立ちあがり時点では振幅０Vを示す出力波形修飾情報０が入力され、振幅０Vの出力３０を出す。

図１９は、出力波形修飾情報１９が出力波形の振幅情報を表し、出力タイミング情報２１の立ち上がりが出力信号３０の波形が立ち上がるタイミング、出力タイミング情報２１の立ち下がりが出力信号３０の波形が立ち下がるタイミングを表している実施例である。本実施例によれば、出力タイミング情報２１の立ち上がりのタイミングから立ち下がるまでの間、出力波形修飾情報１９が表す振幅の出力３０をＩ/Ｏプロセッサ（またはＩ/Ｏデバイス）２００が出力する。図示の例では、最初の出力タイミング情報２１の立ちあがり時点では振幅１０Vを示す出力波形修飾情報１９が入力され、出力タイミング情報２１の立ち上がりから立ち下がりまでの間振幅の間、１０Vの出力３０を出す。続いて出力タイミング情報２１の２番目の立ちあがり時点では振幅５Vを示す出力波形修飾情報１９が入力され、振幅５Vの出力３０を出す。さらに続いて出力タイミング情報の３番目の立ちあがり時点では振幅１Vを示す出力波形修飾情報１が入力され、振幅１Vの出力３０を出す。

図２０は、出力波形修飾情報１９が出力波形のスロープ（傾き）を表している実施例である。本実施例によれば、出力タイミング情報２１の立ち上がりのタイミングと立ち下がりのタイミングにあわせて出力波形修飾情報１９が表すスロープ（傾き）の出力２０をＩ/Ｏプロセッサ（またはＩ/Ｏデバイス）２００が出力する。図示した例では、最初の出力タイミング情報２１の立ちあがり時点では傾き１０V/usを示す出力波形修飾情報１９が入力され、出力タイミング情報２１に立ち上がり、立下りに合わせて傾き１０V/usの出力３０を出す。続いて出力タイミング情報２１の２番目の立ちあがり時点では傾き５V/usを示す出力波形修飾情報１９が入力され、傾き５V/usの出力３０を出す。さらに続いて出力タイミング情報の３番目の立ちあがり時点では傾き２V/usを示す出力波形修飾情報１が入力され、傾き２V/usの出力３０を出す。

図２１は、出力波形修飾情報１９が出力波形の制御パラメータを表している実施例である。本実施例ではＩ/Ｏプロセッサ（またはＩ/Ｏデバイス）２００がフィードバック制御により出力３０を制御し、そのフィードバック制御のパラメータを出力波形修飾情報１９が表している。つまり、図１６の実施例に示すように、Ｉ/Ｏプロセッサ（またはＩ/Ｏデバイス）２００は出力３０の値をフィードバックするためのフィードバック入力を有し、該フィードバック入力と設定値とを比較することあるいは両者の差により出力３０の値を修正する。なお、該設定値は図１８の実施例にあるように出力波形修飾情報１９が表す出力波形の振幅情報としてもよい。

図示の例では、最初の出力に比べて２番目の出力ではより応答の遅い制御パラメータが出力波形修飾情報１９により設定されている。３番目の出力では非常に応答の早い制御パラメータが設定されており、出力３０にオーバーシュートが見られる。

また同様に（またはＩ/Ｏデバイス）２００がフィードフォワード制御により出力３０を制御している場合も出力波形修飾情報１９により制御パラメータを設定できることは言うまでもない。

出力波形修飾情報１９のフォーマットは種々考えられるが、例えば振幅情報（出力波高値）、スロープ（傾き）、制御パラメータなどの情報をシリアルデータの所定のフィールドの２進数またはアスキーコードで表すことが考えられる。

以上、出力波形修飾情報１９が様々な情報を表す実施例を示したが、出力波形修飾情報１９が複数の情報を示すことも可能である。この場合にはシリアルデータに複数の情報に対応するフィールドを設けて、それぞれのフィールドで情報を２進数またはアスキーコードで表すことが考えられる。

図２２は、メインプロセッサ１００の実施例である。本例のメインプロセッサ１００は、マイクロプロセッシングユニット（ＭＰＵ）１０１、メモリ１０２、シリアル通信インタフェース１０３、タイマ１０４を備える。マイクロプロセッシングユニット（ＭＰＵ）１０１は必要な情報をメモリ１０２に記憶しながら出力タイミング及び出力波形を決定し、決定した出力波形に基づく情報（出力波形修飾情報１９）を送るためにシリアル通信インタフェース１０３での通信を起動する。さらに決定された出力タイミングに基づき、タイマ１０４を設定する。

シリアル通信インタフェース１０３は、通信起動に基づき、出力波形修飾情報１９をシリアル通信路１経路でＩ/Ｏプロセッサ（またはＩ/Ｏデバイス）２００に伝送する。タイマ１０４は、タイマ設定に基づき所定の時刻に出力タイミング情報２１を出力する。また図２３に示すように、処理をパイプライン化することにより制御装置の性能を向上させることができる。ＭＰＵ１０１では出力制御のための処理をする。その処理により出力のタイミング及びにその波形（出力波形修飾情報１９）を求める。

ＭＰＵ１０１は、処理の結果に基づきシリアル通信インタフェース１０３に通信起動をかける。通信起動は、多くの場合、シリアル通信インタフェース１０３の制御レジスタに所定の情報を書き込むとともに、メッセージバッファに送信すべきメッセージとして出力波形修飾情報１９を書き込むことにより実現する。シリアル通信インタフェース１０３は、通信起動を受けて、メッセージバッファに書き込まれた出力波形修飾情報１９をＩ/Ｏプロセッサ２００−ｉに送信する。

またさらにＭＰＵ１０１は、処理結果に基づきタイマ１０４を設定する。タイマの設定は、タイマ１０４のレジスタに、信号を出力すべきタイミングのカウンタの値を書き込むことにより行う。タイマ１０４は、カウンタの値がレジスタに書き込まれた設定値になったときに出力、即ちタイミング情報２１をＩ/Ｏプロセッサ２００−ｉに伝送する。

本発明の基本的な実施例を示す図。 メインプロセッサに複数のＩ/Ｏプロセッサを接続した実施例を示す図。 本発明に好適なシリアル通信の実施例を示す図。 ＴＸＣＳｉ＃、ＲＸＣＳｉ＃により通信を制御する構成例を示す図。 図４に示した通信システムの動作例（ブロードキャスト）を示す図。 ＴＸＣＳｉ＃、ＲＸＣＳｉ＃の設定と通信動作の説明図。 ＣＳｉ＃、Ｔ／ＴＲ＃により通信を制御する構成例を示す図。 ＣＳｉ＃、Ｔ／ＴＲ＃の設定と通信動作の説明図。 ＣＳｉ＃、Ｒ／ＴＲ＃により通信を制御する構成例を示す図。 ＣＳｉ＃、Ｒ／ＴＲ＃の設定と通信動作の説明図。 スレーブノードの構成例を示す図。 マイクロプロセッシングユニットを有するスレーブノードの構成例を示す図。 マスタノードの構成例を示す図。 マイクロプロセッシングユニットを有するマスタノードの構成例を示す図。 本発明による通信システムの信号波形の説明図。 本発明による制御装置の実施例を示す図。 本発明による情報処理システムの実施例を示す図。 出力波形修飾情報が出力波形の振幅を表す実施例を示す図。 出力波形修飾情報が出力波形の振幅を表す実施例を示す図。 出力波形修飾情報が出力波形のスロープ（傾き）を表す実施例を示す図。 出力波形修飾情報が出力波形の制御パラメータを表す実施例を示す図。 メインプロセッサの実施例を示す図。 メインプロセッサ１００の動作の実施例を示す図。

符号の説明

１００…メインプロセッサ、１０１…マイクロプロセッシングユニット（ＭＰＵ）、１０２…メモリ、１０３…シリアル通信インタフェース、１０４…タイマ、２００，２００−１〜２００−ｎ…Ｉ/Ｏプロセッサ（またはＩ/Ｏデバイス）、１…シリアル通信路、１９，１９−１〜１９−ｎ…出力波形修飾情報、２０，２０−１〜２０−ｎ…個別信号、２１，２１−１〜２１−ｎ…出力タイミング情報、３０，３０−１〜３０−ｎ…出力

Claims (14)

1. １つのマスタノードと複数のスレーブノードを有し、前記マスタノードと前記スレーブノードとの間で通信を行う通信システムにおいて、前記マスタノードは、
   前記複数のスレーブノードにクロック信号を出力するクロック送信手段と、
   前記複数のスレーブノードの各々に対して、当該マスタノードとの信号伝送の相手方として選択されているか否かと通信の方向とを示す通信選択信号群を出力する手段と、
   前記クロック信号に同期して前記複数のスレーブノードに向けて伝送データを出力する手段と、
   前記クロックに同期してスレーブノードからの伝送データを取り込む手段とを備えることを特徴とする通信システム。
2. 請求項１記載の通信システムにおいて、前記通信選択信号群は、各スレーブノードが前記マスタノードからの信号伝送の相手方として選択されているか否かを示す第１の選択信号と、各スレーブノードが前記マスタノードへの信号伝送の相手方として選択されているか否かを示す第２の選択信号とからなり、該第２の選択信号は同時に最大で１つのスレーブノードを選択することを特徴とする通信システム。
3. 請求項１記載の通信システムにおいて、前記通信選択信号群は、各スレーブノードが前記マスタノードとの信号伝送の相手方として選択されているか否かを示す第１の選択信号と、前記マスタノードとの信号伝送の方向を示す第２の選択信号からなることを特徴とする通信システム。
4. 請求項１記載の通信システムにおいて、前記複数のスレーブノードの各々は、
   前記通信選択信号群が当該スレーブノードを前記マスタノードからの伝送の相手方として選択しているとき前記クロック信号に同期して前記マスタノードから出力された伝送データを取り込む手段と、
   前記通信選択信号群が当該スレーブノードを前記マスタノードへの伝送の相手方として選択しているとき前記クロック信号に同期して前記マスタノードに伝送データを出力する手段とを備えることを特徴とする通信システム。
5. １つのマスタノードと、複数のスレーブノードと、前記スレーブノードにスイッチ手段を介して接続されたアクチュエータと、前記マスタノードとスレーブノードとの間で通信を行う通信システムとを含み、前記マスタノードからの指令によって前記アクチュエータを制御する制御装置において、
   前記マスタノードは、前記複数のスレーブノードにクロック信号を出力するクロック送信手段と、前記複数のスレーブノードの各々に対して、当該マスタノードとの信号伝送の相手方として選択されているか否かと通信の方向とを示す通信選択信号群を出力する手段と、前記クロック信号に同期して前記複数のスレーブノードに向けて伝送データを出力する手段と、前記クロックに同期してスレーブノードからの伝送データを取り込む手段とを備え、
   前記複数のスレーブノードの各々は、
   前記通信選択信号群が当該スレーブノードを前記マスタノードからの伝送の相手方として選択しているとき前記クロック信号に同期して前記マスタノードから出力された伝送データを取り込む手段と、
   前記通信選択信号群が当該スレーブノードを前記マスタノードへの伝送の相手方として選択しているとき前記クロック信号に同期して前記マスタノードに伝送データを出力する手段とを備えることを特徴とする制御装置。
6. 請求項５記載の制御装置において、前記通信選択信号群は、各スレーブノードが前記マスタノードからの信号伝送の相手方として選択されているか否かを示す第１の選択信号と、各スレーブノードが前記マスタノードへの信号伝送の相手方として選択されているか否かを示す第２の選択信号とからなり、該第２の選択信号は同時に最大で１つのスレーブノードを選択することを特徴とする制御装置。
7. 請求項５記載の制御装置において、前記通信選択信号群は、各スレーブノードが前記マスタノードとの信号伝送の相手方として選択されているか否かを示す第１の選択信号と、前記マスタノードとの信号伝送の方向を示す第２の選択信号からなることを特徴とする制御装置。
8. マイクロプロセッサを有し情報処理を行う１つのマスタノードと、それぞれがマイクロプロセッサを有して情報処理を行う複数のスレーブノードと、前記マスタノードとスレーブノードとの間で通信を行う通信システムとを含む情報処理システムにおいて、
   前記マスタノードは、前記複数のスレーブノードにクロック信号を出力するクロック送信手段と、前記複数のスレーブノードの各々に対して、当該マスタノードとの信号伝送の相手方として選択されているか否かと通信の方向とを示す通信選択信号群を出力する手段と、前記クロック信号に同期して前記複数のスレーブノードに向けて伝送データを出力する手段と、前記クロックに同期してスレーブノードからの伝送データを取り込む手段とを備え、
   前記複数のスレーブノードの各々は、前記通信選択信号群が当該スレーブノードを前記マスタノードからの伝送の相手方として選択しているとき前記クロック信号に同期して前記マスタノードから出力された伝送データを取り込む手段と、前記通信選択信号群が当該スレーブノードを前記マスタノードへの伝送の相手方として選択しているとき前記クロック信号に同期して前記マスタノードに伝送データを出力する手段とを備えることを特徴とする情報処理システム。
9. 請求項８記載の情報処理システムにおいて、前記通信選択信号群は、各スレーブノードが前記マスタノードからの信号伝送の相手方として選択されているか否かを示す第１の選択信号と、各スレーブノードが前記マスタノードへの信号伝送の相手方として選択されているか否かを示す第２の選択信号とからなり、該第２の選択信号は同時に最大で１つのスレーブノードを選択することを特徴とする情報処理システム。
10. 請求項８記載の情報処理システムにおいて、前記通信選択信号群は、各スレーブノードが前記マスタノードとの信号伝送の相手方として選択されているか否かを示す第１の選択信号と、前記マスタノードとの信号伝送の方向を示す第２の選択信号からなることを特徴とする情報処理システム。
11. 出力タイミング及び出力波形を決定するメインノードと、それぞれの出力タイミングにおいてそれぞれの出力波形の出力を出力する複数のＩ/Ｏノードとを含むリアルタイム制御装置において、
    前記メインノードと前記複数の複数のＩ/Ｏノードを接続する共通のシリアル通信路と、前記メインノードと前記複数のＩ/Ｏノードを個別に接続する個別信号線とを備え、
    前記メインノードが決定した出力タイミングの情報は前記メインノードから前記複数のＩ/Ｏノードに前記個別信号線で伝送され、前記メインノードが決定した出力波形の情報は前記メインノードから前記複数のＩ/Ｏノードに前記共通のシリアル通信路で伝送されることを特徴とするリアルタイム制御装置。
12. 請求項１１記載のリアルタイム制御装置において、前記メインノードは、前記出力タイミング及び出力波形を決定するマイクロプロセッサユニットと、前記出力波形の情報を出力するシリアル通信インタフェースと、前記出力タイミング情報を出力するタイマとを有することを特徴とするリアルタイム制御装置。
13. 請求項１１記載のリアルタイム制御装置において、前記メインノードは、各Ｉ/Ｏノードに対して当該Ｉ/Ｏノードがメインノードとの伝送の相手方であるか否かを示すＩ/Ｏノード選択信号を出力する手段と、転送クロックを発生する手段とを有し、前記転送クロックに同期して伝送データを出力し、各Ｉ/Ｏノードは当該Ｉ/Ｏノードに対応するＩ/Ｏノード選択信号が有効であるとき前記転送クロックに同期して伝送データを出力することを特徴とするリアルタイム制御装置。
14. 請求項１１記載のリアルタイム制御装置であって、前記メインプロセッサと前記Ｉ/Ｏノードは請求項１記載の通信システムで接続され、前記メインプロセッサは前記マスタノードで、前記Ｉ/Ｏノードは前記スレーブノードであることを特徴とするリアルタイム制御装置。

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