JP2002215560A - Ｄｍａによるデータ転送方法および装置 - Google Patents
Ｄｍａによるデータ転送方法および装置Info
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Abstract
(57)【要約】
【課題】バス速度を上げたりバス幅を広げたりせずにＤ
ＭＡ転送速度を上げる。 【解決手段】システムコントローラＩＣ１から外部デー
タバスライン５１を介して、クロック５６のＨｉパルス
の期間にＩＣ２へのデータを、クロック５６のＬｏパル
ス期間にＩＣ３へのデータを転送する。受信側のＩＣ２
は、クロック５６のＨｉパルスの半周期間発行されるＤ
ＭＡアクノリッジ信号５２のＨｉパルス期間でデータの
有効な時間を判断し受信する。ＩＣ３は、クロック５６
のＬｏパルス期間発光されるＤＭＡアクノリッジ信号５
３でデータの有効な時間を判断し受信する。ＩＣ２、３
からシステムコントローラＩＣ１に転送する場合は、Ｉ
Ｃ２、３それぞれにＤＭＡアクノリッジ信号５２、５３
を発行し、ＤＭＡアクノリッジ信号５２、５３が有効で
ないＬｏパルス期間のときＩＣ２，３は、外部データバ
スライン５１での信号衝突を防ぐためにハイインピーダ
ンス状態とする。
ＭＡ転送速度を上げる。 【解決手段】システムコントローラＩＣ１から外部デー
タバスライン５１を介して、クロック５６のＨｉパルス
の期間にＩＣ２へのデータを、クロック５６のＬｏパル
ス期間にＩＣ３へのデータを転送する。受信側のＩＣ２
は、クロック５６のＨｉパルスの半周期間発行されるＤ
ＭＡアクノリッジ信号５２のＨｉパルス期間でデータの
有効な時間を判断し受信する。ＩＣ３は、クロック５６
のＬｏパルス期間発光されるＤＭＡアクノリッジ信号５
３でデータの有効な時間を判断し受信する。ＩＣ２、３
からシステムコントローラＩＣ１に転送する場合は、Ｉ
Ｃ２、３それぞれにＤＭＡアクノリッジ信号５２、５３
を発行し、ＤＭＡアクノリッジ信号５２、５３が有効で
ないＬｏパルス期間のときＩＣ２，３は、外部データバ
スライン５１での信号衝突を防ぐためにハイインピーダ
ンス状態とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＡ（ダイレク
ト メモリー アクセス）によるデータ転送方法および
装置に関し、特にクロック信号の２倍の高速でデータ転
送を行うＤＭＡによるデータ転送方法および装置に関す
る。
ト メモリー アクセス）によるデータ転送方法および
装置に関し、特にクロック信号の２倍の高速でデータ転
送を行うＤＭＡによるデータ転送方法および装置に関す
る。
【０００２】
【従来の技術】従来、ＩＣ間のデータ転送をシステムに
負荷をかけずに高速に行うためにＤＭＡ転送が採用され
ている。さらなる高速ＤＭＡ転送のためにはバス速度を
上げるか、もしくはバス幅を広げる方式が採用されてき
た。
負荷をかけずに高速に行うためにＤＭＡ転送が採用され
ている。さらなる高速ＤＭＡ転送のためにはバス速度を
上げるか、もしくはバス幅を広げる方式が採用されてき
た。
【０００３】
【発明が解決しようとする課題】しかし、この従来技術
は以下のような問題点があった。
は以下のような問題点があった。
【０００４】第１の問題点は、バス速度を上げ高速ＤＭ
Ａ転送を行うとＩＣの消費電力が増えることである。
Ａ転送を行うとＩＣの消費電力が増えることである。
【０００５】その理由は、ＩＣの多くはＣＭＯＳプロセ
スで設計製造されており、クロック同期で動作してい
る。この場合クロックの切り替え時に貫通電流が流れ、
動作クロックに比例して消費電流が増えるからである。
スで設計製造されており、クロック同期で動作してい
る。この場合クロックの切り替え時に貫通電流が流れ、
動作クロックに比例して消費電流が増えるからである。
【０００６】第２の問題点は、バス幅を広げると基板設
計に悪影響を及ぼすためである。
計に悪影響を及ぼすためである。
【０００７】その理由は、基板上のＩＣ間の接続におい
て信号の接続数が多いと配線が困難になるからである。
また、それを実現するために基板層数を増やすことも必
要になり、これは基板設計や製造時の必要時間やコスト
の面でも悪影響を及ぼすこととなる。
て信号の接続数が多いと配線が困難になるからである。
また、それを実現するために基板層数を増やすことも必
要になり、これは基板設計や製造時の必要時間やコスト
の面でも悪影響を及ぼすこととなる。
【０００８】第３の問題点は、バスの速度を上げ、バス
幅を広げることによりバスラインからの放射ノイズが多
く発生する可能性が高くなり、ＥＭＩ対策が必要となる
ことである。
幅を広げることによりバスラインからの放射ノイズが多
く発生する可能性が高くなり、ＥＭＩ対策が必要となる
ことである。
【０００９】その理由は、基板上のパターンからはデジ
タル信号の高調波ノイズが放射されるからである。ＥＭ
Ｉ対策を行う場合には、バス信号の１ピン毎に対策部品
等を追加する必要があるためにコストを上げる要因にな
る。
タル信号の高調波ノイズが放射されるからである。ＥＭ
Ｉ対策を行う場合には、バス信号の１ピン毎に対策部品
等を追加する必要があるためにコストを上げる要因にな
る。
【００１０】本発明は、以上の問題点を解決する２倍速
ＤＭＡ転送を組み合わせた高効率なデータ転送方法およ
び装置を提供することを目的にする。
ＤＭＡ転送を組み合わせた高効率なデータ転送方法およ
び装置を提供することを目的にする。
【００１１】
【課題を解決するための手段】本発明のＤＭＡによるデ
ータ転送方法は、システムコントローラ回路（図１の
１）と第１および第２の回路（図１の２、３）とを共通
のデータバスライン（図１の５１）で接続し、このデー
タバスラインを通してクロック信号（図１の５６）のＨ
ｉパルス期間で前記システムコントロール回路と前記第
１の回路との間でデータを転送し、クロック信号のＬｏ
パルス期間で前記システムコントロール回路と前記第２
の回路との間でデータを転送し、前記データバスライン
はクロック信号の１周期で２回のデータ転送を行うこと
を特徴とする。
ータ転送方法は、システムコントローラ回路（図１の
１）と第１および第２の回路（図１の２、３）とを共通
のデータバスライン（図１の５１）で接続し、このデー
タバスラインを通してクロック信号（図１の５６）のＨ
ｉパルス期間で前記システムコントロール回路と前記第
１の回路との間でデータを転送し、クロック信号のＬｏ
パルス期間で前記システムコントロール回路と前記第２
の回路との間でデータを転送し、前記データバスライン
はクロック信号の１周期で２回のデータ転送を行うこと
を特徴とする。
【００１２】ＤＭＡによるデータ転送方法は、システム
コントロール回路（図６の１０１）と第１〜第ｎ（この
ｎは２以上の整数）の回路とを共通のデータバスライン
（図６の１０２）で接続し、前記システムコントロール
回路はクロック信号（図６の５６）のＨｉパルス期間に
第１のアクノリッジ信号（図６の５２）をＬｏパルス期
間に第２のアクノリッジ信号（図６の５３）を発生し、
前記第１のアクノリッジ信号を前記第１〜第ｎの回路か
ら選択した一の回路に送り、前期第２のアクノリッジ信
号を第１〜第ｎの回路から選択した他の回路に送り、前
記データバスラインを通して前記クロック信号のＨｉパ
ルス期間で前記システムコントロール回路と前記一の回
路との間でデータを転送し、クロック信号のＬｏパルス
期間で前記システムコントロール回路と前記他の回路と
の間でデータを転送し、前記データバスラインはクロッ
ク信号の１周期で２回のデータ転送を行うことを特徴と
する。
コントロール回路（図６の１０１）と第１〜第ｎ（この
ｎは２以上の整数）の回路とを共通のデータバスライン
（図６の１０２）で接続し、前記システムコントロール
回路はクロック信号（図６の５６）のＨｉパルス期間に
第１のアクノリッジ信号（図６の５２）をＬｏパルス期
間に第２のアクノリッジ信号（図６の５３）を発生し、
前記第１のアクノリッジ信号を前記第１〜第ｎの回路か
ら選択した一の回路に送り、前期第２のアクノリッジ信
号を第１〜第ｎの回路から選択した他の回路に送り、前
記データバスラインを通して前記クロック信号のＨｉパ
ルス期間で前記システムコントロール回路と前記一の回
路との間でデータを転送し、クロック信号のＬｏパルス
期間で前記システムコントロール回路と前記他の回路と
の間でデータを転送し、前記データバスラインはクロッ
ク信号の１周期で２回のデータ転送を行うことを特徴と
する。
【００１３】本発明のＤＭＡによるデータ転送装置は、
システムコントロール回路（図１の１）ならびに第１お
よび第２の回路（図１の２、３）を接続するデータバス
ライン（図１の５１）と、このデータバスラインを通し
てクロック信号（図１の５６）のＨｉパルス期間で前記
システムコントロール回路と前記第１の回路との間でデ
ータを転送し、クロック信号のＬｏパルス期間で前記シ
ステムコントロール回路と前記第２の回路との間でデー
タを転送するデータ転送手段（図１の４、５、６、７、
８）とを含むことを特徴とする。
システムコントロール回路（図１の１）ならびに第１お
よび第２の回路（図１の２、３）を接続するデータバス
ライン（図１の５１）と、このデータバスラインを通し
てクロック信号（図１の５６）のＨｉパルス期間で前記
システムコントロール回路と前記第１の回路との間でデ
ータを転送し、クロック信号のＬｏパルス期間で前記シ
ステムコントロール回路と前記第２の回路との間でデー
タを転送するデータ転送手段（図１の４、５、６、７、
８）とを含むことを特徴とする。
【００１４】本発明のＤＭＡによるデータ転送装置は、
システムコントローラ回路（図１の１）ならびに第１お
よび第２の回路（図１の２、３）を接続するデータバス
ライン（図１の５１）と、前記システムコントローラ回
路に接続された第１および第２の内部出力データバスラ
イン（図１の６１、６２）と、クロック信号（図１の５
６）の立ち上がり時に前記第１の内部出力データバスラ
インで転送されてきたデータを取り込む第１のフリップ
フロップ（図４の９）と、クロック信号の立ち下がり時
に前記第２の内部出力データバスラインで転送されてき
たデータを取り込む第２のフリップフロップ（図４の１
０）と、クロック信号のＨｉパルス期間に出力される第
１のアクノリッジ信号（図１の５２）に制御されクロッ
ク信号のＨｉパルス期間にのみ前記第１のフリップフロ
ップの出力を前記データバスラインに送出する第１のス
リーステートバッファ（図４の１１）と、クロック信号
のＬｏパルス期間に出力される第２のアクノリッジ信号
（図１の５３）に制御されクロック信号のＬｏパルス期
間にのみ前記第２のフリップフロップの出力を前記デー
タバスラインに送出する第２のスリーステートバッファ
（図４の１２）と、前記第１のアクノリッジ信号が出力
されている時に前記データバスラインで転送されてきた
データを取り込んで出力する前記第１の回路に設けられ
た第１のアンドゲート（図５の１７）と、この第１のア
ンドゲートの出力をクロック信号の立ち上がり時に取り
込む第３のフリップフロップ（図５の１９）と、前記第
１のアンドゲートの出力をクロック信号の立ち下がり時
に取り込む第４のフリップフロップ（図５の２０）と、
前記第３のフリップフロップの出力および前記第４のフ
リップフロップの出力を前記第１の回路に設けられた第
１の内部入力データバスライン（図１の８１）に送出す
る第１のオアゲート（図５の２２）と、前記第２のアク
ノリッジ信号が出力されている時に前記データバスライ
ンで転送されてきたデータを取り込んで出力する前記第
２の回路に設けられた第２のアンドゲートと、この第２
のアンドゲートの出力をクロック信号の立ち上がり時に
取り込む第５のフリップフロップと、前記アンドゲート
の出力をクロック信号の立ち下がり時に取り込む第６の
フリップフロップと、前記第５のフリップフロップの出
力および前記第６のフリップフロップの出力を前記第２
の回路に設けられた第２の内部入力データバスラインに
送出する第２のオアゲートとを含むことを特徴とする。
システムコントローラ回路（図１の１）ならびに第１お
よび第２の回路（図１の２、３）を接続するデータバス
ライン（図１の５１）と、前記システムコントローラ回
路に接続された第１および第２の内部出力データバスラ
イン（図１の６１、６２）と、クロック信号（図１の５
６）の立ち上がり時に前記第１の内部出力データバスラ
インで転送されてきたデータを取り込む第１のフリップ
フロップ（図４の９）と、クロック信号の立ち下がり時
に前記第２の内部出力データバスラインで転送されてき
たデータを取り込む第２のフリップフロップ（図４の１
０）と、クロック信号のＨｉパルス期間に出力される第
１のアクノリッジ信号（図１の５２）に制御されクロッ
ク信号のＨｉパルス期間にのみ前記第１のフリップフロ
ップの出力を前記データバスラインに送出する第１のス
リーステートバッファ（図４の１１）と、クロック信号
のＬｏパルス期間に出力される第２のアクノリッジ信号
（図１の５３）に制御されクロック信号のＬｏパルス期
間にのみ前記第２のフリップフロップの出力を前記デー
タバスラインに送出する第２のスリーステートバッファ
（図４の１２）と、前記第１のアクノリッジ信号が出力
されている時に前記データバスラインで転送されてきた
データを取り込んで出力する前記第１の回路に設けられ
た第１のアンドゲート（図５の１７）と、この第１のア
ンドゲートの出力をクロック信号の立ち上がり時に取り
込む第３のフリップフロップ（図５の１９）と、前記第
１のアンドゲートの出力をクロック信号の立ち下がり時
に取り込む第４のフリップフロップ（図５の２０）と、
前記第３のフリップフロップの出力および前記第４のフ
リップフロップの出力を前記第１の回路に設けられた第
１の内部入力データバスライン（図１の８１）に送出す
る第１のオアゲート（図５の２２）と、前記第２のアク
ノリッジ信号が出力されている時に前記データバスライ
ンで転送されてきたデータを取り込んで出力する前記第
２の回路に設けられた第２のアンドゲートと、この第２
のアンドゲートの出力をクロック信号の立ち上がり時に
取り込む第５のフリップフロップと、前記アンドゲート
の出力をクロック信号の立ち下がり時に取り込む第６の
フリップフロップと、前記第５のフリップフロップの出
力および前記第６のフリップフロップの出力を前記第２
の回路に設けられた第２の内部入力データバスラインに
送出する第２のオアゲートとを含むことを特徴とする。
【００１５】本発明のＤＭＡによるデータ転送装置は、
システムコントローラ回路（図１の１）ならびに第１お
よび第２の回路（図１の２、３）を接続するデータバス
ライン（図１の５１）と、前記システムコントローラ回
路に接続された第１および第２の内部出力データバスラ
イン（図１の６１）と、クロック信号（図１の５６）の
立ち上がり時に前記第１の内部出力データバスラインで
転送されてきたデータを取り込む第１のフリップフロッ
プ（図４の９）と、クロック信号の立ち下がり時に前記
第２の内部出力データバスラインで転送されてきたデー
タを取り込む第２のフリップフロップ（図４の１０）
と、クロック信号のＨｉパルス期間に出力される第１の
アクノリッジ信号（図１の５２）に制御されクロック信
号のＨｉパルス期間にのみ前記第１のフリップフロップ
の出力を前記データバスラインに送出する第１のスリー
ステートバッファ（図４の１１）と、クロック信号のＬ
ｏパルス期間に出力される第２のアクノリッジ信号（図
１の５３）に制御されクロック信号のＬｏパルス期間に
のみ前記第２のフリップフロップの出力を前記データバ
スラインに送出する第２のスリーステートバッファ（図
４の１０）と、前記第１のアクノリッジ信号が出力され
ている時に前記データバスラインで転送されてきたデー
タを取り込んで出力する前記第１の回路に設けられた第
１のアンドゲート（図５の１７）と、この第１のアンド
ゲートの出力をクロック信号の立ち上がり時に取り込む
第３のフリップフロップ（図５の１９）と、前記第１の
アンドゲートの出力をクロック信号の立ち下がり時に取
り込む第４のフリップフロップ（図５の２０）と、前記
第３のフリップフロップの出力および前記第４のフリッ
プフロップの出力を前記第１の回路に設けられた第１の
内部入力データバスライン（図１の８１）に送出する第
１のオアゲート（図５の２２）と、前記第２のアクノリ
ッジ信号が出力されている時に前記データバスラインで
転送されてきたデータを取り込んで出力する前記第２の
回路に設けられた第２のアンドゲートと、この第２のア
ンドゲートの出力をクロック信号の立ち上がり時に取り
込む第５のフリップフロップと、前記アンドゲートの出
力をクロック信号の立ち下がり時に取り込む第６のフリ
ップフロップと、前記第５のフリップフロップの出力お
よび前記第６のフリップフロップの出力を前記第２の回
路に設けられた第２の内部入力データバスラインに送出
する第２のオアゲートと、前記第１の回路に設けられた
第３の内部出力データバスライン（図１の９１）と、前
記第１のアクノリッジ信号に制御され前記第２の回路の
データ出力時のクロック信号のＨｉパルス期間にのみ前
記第３の内部出力データバスラインの転送データを前記
データバスラインに送出する第３のスリーステートバッ
ファ（図５の２１）と、前記第２の回路に設けられた第
４の内部出力データバスラインと、前記第２のアクノリ
ッジ信号に制御され前記第３の回路のデータ出力時のク
ロック信号のＬｏパルス期間にのみ前記第４の内部出力
データバスラインの転送データを前記データバスライン
に送出する第４のスリーステートバッファと、クロック
信号の立ち下がり時に前記データバスラインで転送され
てきたデータを取り込み出力を前記システムコントロー
ラ回路に接続された第３の内部入力データバスライン
（図１の７１）に送出する第９のフリップフロップ（図
４の１３）と、クロック信号の立ち上がり時に前記デー
タバスラインで転送されてきたデータを取り込み出力を
前記システムコントローラ回路に接続された第４の内部
入力データバスライン（図１の７２）に送出する第１０
のフリップフロップ（図５の１４）とを含むことを特徴
とする。
システムコントローラ回路（図１の１）ならびに第１お
よび第２の回路（図１の２、３）を接続するデータバス
ライン（図１の５１）と、前記システムコントローラ回
路に接続された第１および第２の内部出力データバスラ
イン（図１の６１）と、クロック信号（図１の５６）の
立ち上がり時に前記第１の内部出力データバスラインで
転送されてきたデータを取り込む第１のフリップフロッ
プ（図４の９）と、クロック信号の立ち下がり時に前記
第２の内部出力データバスラインで転送されてきたデー
タを取り込む第２のフリップフロップ（図４の１０）
と、クロック信号のＨｉパルス期間に出力される第１の
アクノリッジ信号（図１の５２）に制御されクロック信
号のＨｉパルス期間にのみ前記第１のフリップフロップ
の出力を前記データバスラインに送出する第１のスリー
ステートバッファ（図４の１１）と、クロック信号のＬ
ｏパルス期間に出力される第２のアクノリッジ信号（図
１の５３）に制御されクロック信号のＬｏパルス期間に
のみ前記第２のフリップフロップの出力を前記データバ
スラインに送出する第２のスリーステートバッファ（図
４の１０）と、前記第１のアクノリッジ信号が出力され
ている時に前記データバスラインで転送されてきたデー
タを取り込んで出力する前記第１の回路に設けられた第
１のアンドゲート（図５の１７）と、この第１のアンド
ゲートの出力をクロック信号の立ち上がり時に取り込む
第３のフリップフロップ（図５の１９）と、前記第１の
アンドゲートの出力をクロック信号の立ち下がり時に取
り込む第４のフリップフロップ（図５の２０）と、前記
第３のフリップフロップの出力および前記第４のフリッ
プフロップの出力を前記第１の回路に設けられた第１の
内部入力データバスライン（図１の８１）に送出する第
１のオアゲート（図５の２２）と、前記第２のアクノリ
ッジ信号が出力されている時に前記データバスラインで
転送されてきたデータを取り込んで出力する前記第２の
回路に設けられた第２のアンドゲートと、この第２のア
ンドゲートの出力をクロック信号の立ち上がり時に取り
込む第５のフリップフロップと、前記アンドゲートの出
力をクロック信号の立ち下がり時に取り込む第６のフリ
ップフロップと、前記第５のフリップフロップの出力お
よび前記第６のフリップフロップの出力を前記第２の回
路に設けられた第２の内部入力データバスラインに送出
する第２のオアゲートと、前記第１の回路に設けられた
第３の内部出力データバスライン（図１の９１）と、前
記第１のアクノリッジ信号に制御され前記第２の回路の
データ出力時のクロック信号のＨｉパルス期間にのみ前
記第３の内部出力データバスラインの転送データを前記
データバスラインに送出する第３のスリーステートバッ
ファ（図５の２１）と、前記第２の回路に設けられた第
４の内部出力データバスラインと、前記第２のアクノリ
ッジ信号に制御され前記第３の回路のデータ出力時のク
ロック信号のＬｏパルス期間にのみ前記第４の内部出力
データバスラインの転送データを前記データバスライン
に送出する第４のスリーステートバッファと、クロック
信号の立ち下がり時に前記データバスラインで転送され
てきたデータを取り込み出力を前記システムコントロー
ラ回路に接続された第３の内部入力データバスライン
（図１の７１）に送出する第９のフリップフロップ（図
４の１３）と、クロック信号の立ち上がり時に前記デー
タバスラインで転送されてきたデータを取り込み出力を
前記システムコントローラ回路に接続された第４の内部
入力データバスライン（図１の７２）に送出する第１０
のフリップフロップ（図５の１４）とを含むことを特徴
とする。
【００１６】本発明のＤＭＡによるデータ転送装置は、
システムコントローラ回路（図６の１０１）と、第１〜
第ｎ（このｎは、２以上の整数）の回路と、前記システ
ムコントローラおよび第１〜第ｎの回路を接続するデー
タバスライン（図６の１０２）とを備え、前記システム
コントローラ回路は、第１および第２の内部出力データ
バスライン（図６の６１、６２）が接続され、クロック
信号（図６の５６）の立ち上がり時に前記第１の内部出
力データバスラインで転送されてきたデータを取り込む
第１のフリップフロップと、クロック信号の立ち下がり
時に前記第２の内部出力データバスラインで転送されて
きたデータを取り込む第２のフリップフロップと、クロ
ック信号のＨｉパルス期間に出力される第１のアクノリ
ッジ信号（図６の５２）に制御されクロック信号のＨｉ
パルス期間にのみ前記第１のフリップフロップの出力を
前記データバスラインに送出する第１のスリーステート
バッファと、クロック信号のＬｏパルス期間に出力され
る第２のアクノリッジ信号（図６の５３）に制御されク
ロック信号のＬｏパルス期間にのみ前記第２のフリップ
フロップの出力を前記データバスラインに送出する第２
のスリーステートバッファと、前記第１のアクノリッジ
信号を前記第１〜第ｎの回路から選択した一の回路に送
出し前記第２のアクノリッジ信号を前記第１〜第ｎから
選択した他の回路に送出するセレクタ（図６の２６）と
を備え、前記第１〜第ｎの回路のそれぞれは、内部入力
データバスラインと、前記セレクタにより選択されて前
記第１または第２のアクノリッジ信号が入力された時に
前記データバスラインの転送データを出力するアンドゲ
ートと、このアンドゲートの出力をクロック信号の立ち
上がり時に取り込む第３のフリップフロップと、前記ア
ンドゲートの出力をクロック信号の立ち下がり時に取り
込む第４のフリップフロップと、前記第３のフリップフ
ロップの出力および前記第４のフリップフロップの出力
を前記内部入力データバスラインに送出するオアゲート
とを備えたことを特徴とする。
システムコントローラ回路（図６の１０１）と、第１〜
第ｎ（このｎは、２以上の整数）の回路と、前記システ
ムコントローラおよび第１〜第ｎの回路を接続するデー
タバスライン（図６の１０２）とを備え、前記システム
コントローラ回路は、第１および第２の内部出力データ
バスライン（図６の６１、６２）が接続され、クロック
信号（図６の５６）の立ち上がり時に前記第１の内部出
力データバスラインで転送されてきたデータを取り込む
第１のフリップフロップと、クロック信号の立ち下がり
時に前記第２の内部出力データバスラインで転送されて
きたデータを取り込む第２のフリップフロップと、クロ
ック信号のＨｉパルス期間に出力される第１のアクノリ
ッジ信号（図６の５２）に制御されクロック信号のＨｉ
パルス期間にのみ前記第１のフリップフロップの出力を
前記データバスラインに送出する第１のスリーステート
バッファと、クロック信号のＬｏパルス期間に出力され
る第２のアクノリッジ信号（図６の５３）に制御されク
ロック信号のＬｏパルス期間にのみ前記第２のフリップ
フロップの出力を前記データバスラインに送出する第２
のスリーステートバッファと、前記第１のアクノリッジ
信号を前記第１〜第ｎの回路から選択した一の回路に送
出し前記第２のアクノリッジ信号を前記第１〜第ｎから
選択した他の回路に送出するセレクタ（図６の２６）と
を備え、前記第１〜第ｎの回路のそれぞれは、内部入力
データバスラインと、前記セレクタにより選択されて前
記第１または第２のアクノリッジ信号が入力された時に
前記データバスラインの転送データを出力するアンドゲ
ートと、このアンドゲートの出力をクロック信号の立ち
上がり時に取り込む第３のフリップフロップと、前記ア
ンドゲートの出力をクロック信号の立ち下がり時に取り
込む第４のフリップフロップと、前記第３のフリップフ
ロップの出力および前記第４のフリップフロップの出力
を前記内部入力データバスラインに送出するオアゲート
とを備えたことを特徴とする。
【００１７】本発明のＤＭＡによるデータ転送装置は、
システムコントローラ回路（図６の１０１）と、第１〜
第ｎ（このｎは、２以上の整数）の回路と、前記システ
ムコントローラおよび第１〜第ｎの回路を接続するデー
タバスライン（図６の１０２）とを備え、前記システム
コントローラ回路は、第１および第２の内部出力データ
バスライン（図６の６１、６２）ならびに第３および第
４の内部入力データバスライン（図６の７１、７２）が
接続され、クロック信号（図６の５６）の立ち上がり時
に前記第１の内部出力データバスラインで転送されてき
たデータを取り込む第１のフリップフロップと、クロッ
ク信号の立ち下がり時に前記第２の内部出力データバス
ラインで転送されてきたデータを取り込む第２のフリッ
プフロップと、クロック信号のＨｉパルス期間に出力さ
れる第１のアクノリッジ信号（図６の５２）に制御され
クロック信号のＨｉパルス期間にのみ前記第１のフリッ
プフロップの出力を前記データバスラインに送出する第
１のスリーステートバッファと、クロック信号のＬｏパ
ルス期間に出力される第２のアクノリッジ信号（図６の
５３）に制御されクロック信号のＬｏパルス期間にのみ
前記第２のフリップフロップの出力を前記データバスラ
インに送出する第２のスリーステートバッファと、クロ
ック信号の立下り時に前記データバスラインで転送され
てきたデータを取り込み前記第３の内部入力データバス
ラインに送出する第９のフリップフロップと、クロック
信号の立上り時に前記データバスラインで転送されてき
たデータを取り込み前記第４の内部入力データバスライ
ンに送出する第１０のフリップフロップと、前記前記第
１のアクノリッジ信号を前記第１〜第ｎの回路から選択
した一の回路に送出し前記第２のアクノリッジ信号を前
記第１〜第ｎから選択した他の回路に送出するセレクタ
（図６の２６）とを備え、前記第１〜第ｎの回路のそれ
ぞれは、内部入力データバスラインと、内部出力バスラ
インと、前記セレクタにより選択されて前記第１または
第２のアクノリッジ信号が入力された時に前記データバ
スラインの転送データを出力するアンドゲートと、この
アンドゲートの出力をクロック信号の立ち上がり時に取
り込む第３のフリップフロップと、前記アンドゲートの
出力をクロック信号の立ち下がり時に取り込む第４のフ
リップフロップと、前記第３のフリップフロップの出力
および前記第４のフリップフロップの出力を前記内部入
力データバスラインに送出するオアゲートと、データの
出力時に前記セレクタにより選択されて前記第１または
第２のアクノリッジ信号が入力された時に前記内部出力
データバスラインの転送データを前記データバスライン
に送出するスリーステートバッファとを備えたことを特
徴とする。
システムコントローラ回路（図６の１０１）と、第１〜
第ｎ（このｎは、２以上の整数）の回路と、前記システ
ムコントローラおよび第１〜第ｎの回路を接続するデー
タバスライン（図６の１０２）とを備え、前記システム
コントローラ回路は、第１および第２の内部出力データ
バスライン（図６の６１、６２）ならびに第３および第
４の内部入力データバスライン（図６の７１、７２）が
接続され、クロック信号（図６の５６）の立ち上がり時
に前記第１の内部出力データバスラインで転送されてき
たデータを取り込む第１のフリップフロップと、クロッ
ク信号の立ち下がり時に前記第２の内部出力データバス
ラインで転送されてきたデータを取り込む第２のフリッ
プフロップと、クロック信号のＨｉパルス期間に出力さ
れる第１のアクノリッジ信号（図６の５２）に制御され
クロック信号のＨｉパルス期間にのみ前記第１のフリッ
プフロップの出力を前記データバスラインに送出する第
１のスリーステートバッファと、クロック信号のＬｏパ
ルス期間に出力される第２のアクノリッジ信号（図６の
５３）に制御されクロック信号のＬｏパルス期間にのみ
前記第２のフリップフロップの出力を前記データバスラ
インに送出する第２のスリーステートバッファと、クロ
ック信号の立下り時に前記データバスラインで転送され
てきたデータを取り込み前記第３の内部入力データバス
ラインに送出する第９のフリップフロップと、クロック
信号の立上り時に前記データバスラインで転送されてき
たデータを取り込み前記第４の内部入力データバスライ
ンに送出する第１０のフリップフロップと、前記前記第
１のアクノリッジ信号を前記第１〜第ｎの回路から選択
した一の回路に送出し前記第２のアクノリッジ信号を前
記第１〜第ｎから選択した他の回路に送出するセレクタ
（図６の２６）とを備え、前記第１〜第ｎの回路のそれ
ぞれは、内部入力データバスラインと、内部出力バスラ
インと、前記セレクタにより選択されて前記第１または
第２のアクノリッジ信号が入力された時に前記データバ
スラインの転送データを出力するアンドゲートと、この
アンドゲートの出力をクロック信号の立ち上がり時に取
り込む第３のフリップフロップと、前記アンドゲートの
出力をクロック信号の立ち下がり時に取り込む第４のフ
リップフロップと、前記第３のフリップフロップの出力
および前記第４のフリップフロップの出力を前記内部入
力データバスラインに送出するオアゲートと、データの
出力時に前記セレクタにより選択されて前記第１または
第２のアクノリッジ信号が入力された時に前記内部出力
データバスラインの転送データを前記データバスライン
に送出するスリーステートバッファとを備えたことを特
徴とする。
【００１８】本発明のＤＭＡ転送方法および装置は、ク
ロック同期で転送を行う外部データバスラインでＤＭＡ
転送を行う時に、バスサイクルの１周期間をクロックの
Ｈｉパルスの期間とＬｏパルスの期間に分け、それにそ
れぞれの半周期間発行されるＤＭＡデータの有効を示す
ＤＭＡアクノリッジ信号のＨｉパルスを組み合わせて転
送を行う方法である。ＤＭＡ転送方向により１対２，も
しくは２対１の３つのデバイス間でＤＭＡ転送が行え
る。通常のクロック１周期間で１データを扱うＤＭＡ転
送に比べて２倍の転送効率が実現でき他のデバイスが待
たされる時間も減ることになる。なおかつ、クロック半
周期のＨｉパルス期間とＬｏパルス期間の独立したＤＭ
Ａ転送なので、半周期毎に単方向でも双方向でもクロッ
ク１周期で２倍速ＤＭＡ転送が実現できる。また、シン
プルなＤＭＡ転送なので、通常のレジスタへのリードや
ライトアクセスを行うバスと共用させることができ、高
効率な基板のレイアウトが行え、コンパクトなシステム
を構築できる。なおＤＭＡコントローラ自体はクロック
１周期で半周期毎のデータ制御が可能なものが存在する
ことが前提である。
ロック同期で転送を行う外部データバスラインでＤＭＡ
転送を行う時に、バスサイクルの１周期間をクロックの
Ｈｉパルスの期間とＬｏパルスの期間に分け、それにそ
れぞれの半周期間発行されるＤＭＡデータの有効を示す
ＤＭＡアクノリッジ信号のＨｉパルスを組み合わせて転
送を行う方法である。ＤＭＡ転送方向により１対２，も
しくは２対１の３つのデバイス間でＤＭＡ転送が行え
る。通常のクロック１周期間で１データを扱うＤＭＡ転
送に比べて２倍の転送効率が実現でき他のデバイスが待
たされる時間も減ることになる。なおかつ、クロック半
周期のＨｉパルス期間とＬｏパルス期間の独立したＤＭ
Ａ転送なので、半周期毎に単方向でも双方向でもクロッ
ク１周期で２倍速ＤＭＡ転送が実現できる。また、シン
プルなＤＭＡ転送なので、通常のレジスタへのリードや
ライトアクセスを行うバスと共用させることができ、高
効率な基板のレイアウトが行え、コンパクトなシステム
を構築できる。なおＤＭＡコントローラ自体はクロック
１周期で半周期毎のデータ制御が可能なものが存在する
ことが前提である。
【００１９】図１において、ＤＭＡ機能を有するシステ
ムコントローラＩＣ１と、Ｉ／Ｏ回路等のＩＣ２，３の
３デバイスが接続されている。システムコントローラＩ
Ｃ１からＩＣ２へのＤＭＡ転送、システムコントローラ
ＩＣ１からＩＣ３へのＤＭＡ転送が同時に起こった場
合、システムコントローラＩＣ１がＩＣ２もしくはＩＣ
３への転送データを準備できた順番に、クロック５６の
立ち上がりエッジに同期したＨｉパルスの期間に始めの
デバイスへのデータを、クロック５６の立ち下がりエッ
ジに同期したＬｏパルス期間に次のデータを転送する。
受信側は半周期間発行されるＤＭＡアクノリッジ信号５
２、５３のＨｉパルス期間でデータの有効な時間を判断
し受信する。また転送が開始された後はクロック５６の
Ｈｉパルス期間，クロック５６のＬｏパルス期間のＤＭ
Ａ転送は各ＩＣ毎にその回のＤＭＡ転送が終了するまで
固定となる。
ムコントローラＩＣ１と、Ｉ／Ｏ回路等のＩＣ２，３の
３デバイスが接続されている。システムコントローラＩ
Ｃ１からＩＣ２へのＤＭＡ転送、システムコントローラ
ＩＣ１からＩＣ３へのＤＭＡ転送が同時に起こった場
合、システムコントローラＩＣ１がＩＣ２もしくはＩＣ
３への転送データを準備できた順番に、クロック５６の
立ち上がりエッジに同期したＨｉパルスの期間に始めの
デバイスへのデータを、クロック５６の立ち下がりエッ
ジに同期したＬｏパルス期間に次のデータを転送する。
受信側は半周期間発行されるＤＭＡアクノリッジ信号５
２、５３のＨｉパルス期間でデータの有効な時間を判断
し受信する。また転送が開始された後はクロック５６の
Ｈｉパルス期間，クロック５６のＬｏパルス期間のＤＭ
Ａ転送は各ＩＣ毎にその回のＤＭＡ転送が終了するまで
固定となる。
【００２０】次に、ＩＣ２，３からシステムコントロー
ラＩＣ１に転送される場合は、受信を行いたいデバイス
に対して同様にＤＭＡアクノリッジ信号５２、５３のＨ
ｉパルスを発行する。ＤＭＡアクノリッジ信号５２、５
３が有効でないＬｏパルス期間のときＩＣ２，３等のデ
バイスは外部データバスライン５１での信号衝突を防ぐ
ためにハイインピーダンス状態とする。
ラＩＣ１に転送される場合は、受信を行いたいデバイス
に対して同様にＤＭＡアクノリッジ信号５２、５３のＨ
ｉパルスを発行する。ＤＭＡアクノリッジ信号５２、５
３が有効でないＬｏパルス期間のときＩＣ２，３等のデ
バイスは外部データバスライン５１での信号衝突を防ぐ
ためにハイインピーダンス状態とする。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２２】図１は、本発明の実施の形態のデータ転送
装置のブロック図である。
装置のブロック図である。
【００２３】図１を参照すると、システムコントローラ
ＩＣ１はデータ制御回路出力部４とデータ制御入力部５
で構成されている。ＩＣ２のデータ制御回路入力部６と
データ制御出力部７はシステムコントローラＩＣ１とは
異なるものである。ＩＣ３はＩＣ２のデータ制御入力部
６およびデータ制御回路出力部７と同様の制御回路２８
を有する。ＩＣ１、２および３間は共通の外部データバ
スライン５１で接続され、ＩＣ１とＩＣ２およびＩＣ３
それぞれとの間では、ＤＭＡリクエスト信号５４、５５
およびＤＭＡアクノリッジ信号５２、５３が送受され
る。
ＩＣ１はデータ制御回路出力部４とデータ制御入力部５
で構成されている。ＩＣ２のデータ制御回路入力部６と
データ制御出力部７はシステムコントローラＩＣ１とは
異なるものである。ＩＣ３はＩＣ２のデータ制御入力部
６およびデータ制御回路出力部７と同様の制御回路２８
を有する。ＩＣ１、２および３間は共通の外部データバ
スライン５１で接続され、ＩＣ１とＩＣ２およびＩＣ３
それぞれとの間では、ＤＭＡリクエスト信号５４、５５
およびＤＭＡアクノリッジ信号５２、５３が送受され
る。
【００２４】図４はシステムコントローラＩＣ１のデー
タ制御回路出力部４とデータ制御入力部５の構成を示
し、図５はＩＣ２のデータ制御回路入力部６とデータ制
御出力部７の構成を示す。
タ制御回路出力部４とデータ制御入力部５の構成を示
し、図５はＩＣ２のデータ制御回路入力部６とデータ制
御出力部７の構成を示す。
【００２５】図４において、データ制御回路出力部４
は、クロック５６の立ち上がり動作のＦＦ（フリップフ
ロップ）９と、インバータ８を介したクロック５６で制
御されクロック５６の立ち下がりで動作するＦＦ１０
と、ＦＦ９および１０それぞれの出力を制御するＨｉ
（高電位）アクティブのスリーステートバッファ１１，
１２とから構成され、ＤＭＡ転送時の出力データの制御
を行う。ＩＣ１は、ＩＣ２および３それぞれへＤＭＡア
クノリッジ信号５２および５３を出力するとともに、Ｄ
ＭＡアクノリッジ信号５２および５３それぞれでスリー
ステートバッファ１１および１２を制御する。
は、クロック５６の立ち上がり動作のＦＦ（フリップフ
ロップ）９と、インバータ８を介したクロック５６で制
御されクロック５６の立ち下がりで動作するＦＦ１０
と、ＦＦ９および１０それぞれの出力を制御するＨｉ
（高電位）アクティブのスリーステートバッファ１１，
１２とから構成され、ＤＭＡ転送時の出力データの制御
を行う。ＩＣ１は、ＩＣ２および３それぞれへＤＭＡア
クノリッジ信号５２および５３を出力するとともに、Ｄ
ＭＡアクノリッジ信号５２および５３それぞれでスリー
ステートバッファ１１および１２を制御する。
【００２６】データ制御回路入力部５は、クロック５６
の立ち上がり動作のＦＦ１３と、インバータ８を介した
クロック５６で制御されクロック５６の立ち下がり動作
のＦＦ１４とで構成され、外部データバスライン５１上
をＤＭＡ転送されてきたデータをラッチする。
の立ち上がり動作のＦＦ１３と、インバータ８を介した
クロック５６で制御されクロック５６の立ち下がり動作
のＦＦ１４とで構成され、外部データバスライン５１上
をＤＭＡ転送されてきたデータをラッチする。
【００２７】図５において、データ制御回路入力部６
は、クロック５６の立ち上がり動作のＦＦ１９と、イン
バータ２１を介したクロック５６で制御されクロック５
６の立ち下がりで動作するＦＦ２０と、ＦＦ１９および
２０への入力データを制御し、ＤＭＡアクノリッジ信号
５２および外部データバスライン５１が入力されるＡＮ
Ｄゲート１７とを備え、ＦＦ１９および２０の出力は最
終段のＯＲゲート２２で合成され、ＯＲゲート２２は内
部入力データバスライン８１に出力している。
は、クロック５６の立ち上がり動作のＦＦ１９と、イン
バータ２１を介したクロック５６で制御されクロック５
６の立ち下がりで動作するＦＦ２０と、ＦＦ１９および
２０への入力データを制御し、ＤＭＡアクノリッジ信号
５２および外部データバスライン５１が入力されるＡＮ
Ｄゲート１７とを備え、ＦＦ１９および２０の出力は最
終段のＯＲゲート２２で合成され、ＯＲゲート２２は内
部入力データバスライン８１に出力している。
【００２８】データ制御回路出力部７は、内部入力デー
タバスライン９１上のデータを入力するＨｉアクティブ
のスリーステートバッファ２４で構成される。スリース
テートバッファ２４の制御はＤＭＡアクノリッジ信号５
２と、ＩＣ２自身の出力要求状態を示し、ＩＣ２がＤＭ
Ａ転送のデータ出力時にＨｉになるＤＭＡ出力有効信号
２７が入力されたＡＮＤゲート２３の出力で制御され
る。
タバスライン９１上のデータを入力するＨｉアクティブ
のスリーステートバッファ２４で構成される。スリース
テートバッファ２４の制御はＤＭＡアクノリッジ信号５
２と、ＩＣ２自身の出力要求状態を示し、ＩＣ２がＤＭ
Ａ転送のデータ出力時にＨｉになるＤＭＡ出力有効信号
２７が入力されたＡＮＤゲート２３の出力で制御され
る。
【００２９】ＩＣ３も、図５に示されたものと同一の構
成であるが、ＤＭＡアクノリッジ信号５２の替わりにＤ
ＭＡアクノリッジ信号５３がＡＮＤゲート１７相当のも
の、およびＡＮＤゲート２３相当のものに入力される。
成であるが、ＤＭＡアクノリッジ信号５２の替わりにＤ
ＭＡアクノリッジ信号５３がＡＮＤゲート１７相当のも
の、およびＡＮＤゲート２３相当のものに入力される。
【００３０】次に、本実施の形態のＤＭＡによるデータ
転送装置の動作について図面を参照して説明する。
転送装置の動作について図面を参照して説明する。
【００３１】図２は、システムコントローラＩＣ１から
ＩＣ２へＤＭＡ転送が行われるときの動作を説明するタ
イムチャートである。
ＩＣ２へＤＭＡ転送が行われるときの動作を説明するタ
イムチャートである。
【００３２】図２において、システムコントローラＩＣ
１からＩＣ２へはクロック５６のＨｉの期間でＤＭＡ転
送し、ＩＣ３へはＬｏ（低電位）の期間でＤＭＡ転送し
ている。システムコントローラＩＣ１内で内部出力デー
タバスライン６１上のデータと内部出力データバスライ
ン６２上のデータとがクロック５６の１周期間に半周期
ずつ有効な信号として合成されて外部データバスライン
５１に送出されている。ＩＣ２または３に個別に接続さ
れているＤＭＡアクノリッジ信号５２または５３がＨｉ
の期間、内部出力データバスライン６１または６２のデ
ータが有効であることを示している。
１からＩＣ２へはクロック５６のＨｉの期間でＤＭＡ転
送し、ＩＣ３へはＬｏ（低電位）の期間でＤＭＡ転送し
ている。システムコントローラＩＣ１内で内部出力デー
タバスライン６１上のデータと内部出力データバスライ
ン６２上のデータとがクロック５６の１周期間に半周期
ずつ有効な信号として合成されて外部データバスライン
５１に送出されている。ＩＣ２または３に個別に接続さ
れているＤＭＡアクノリッジ信号５２または５３がＨｉ
の期間、内部出力データバスライン６１または６２のデ
ータが有効であることを示している。
【００３３】ＤＭＡ転送によりシステムコントローラＩ
Ｃ１がデータを送信する動作を図４を用いて詳細に説明
する。データ制御回路出力部４にはクロック５６の立ち
上がり同期で出力されてくる内部出力データバスライン
６１上のデータを同じくクロック５６の立ち上がり同期
で動作するＦＦ９でラッチする。その出力はその先のク
ロック５６の１周期のＨｉ期間だけＨｉになるＤＭＡア
クノリッジ信号５２で制御されるスリーステートバッフ
ァ１１に入力され出力期間が制御される。また、クロッ
ク５６の立ち下がり同期で出力されてくる内部出力デー
タバスライン６２上のデータを、同じくクロック５６の
立ち下がり同期で動作するＦＦ１０でラッチする。ＦＦ
１０の出力はその先のクロック１周期のＬｏ期間だけＨ
ｉになるＤＭＡアクノリッジ信号５３で制御されるスリ
ーステートバッファ１２に入力され出力期間が制御され
る。
Ｃ１がデータを送信する動作を図４を用いて詳細に説明
する。データ制御回路出力部４にはクロック５６の立ち
上がり同期で出力されてくる内部出力データバスライン
６１上のデータを同じくクロック５６の立ち上がり同期
で動作するＦＦ９でラッチする。その出力はその先のク
ロック５６の１周期のＨｉ期間だけＨｉになるＤＭＡア
クノリッジ信号５２で制御されるスリーステートバッフ
ァ１１に入力され出力期間が制御される。また、クロッ
ク５６の立ち下がり同期で出力されてくる内部出力デー
タバスライン６２上のデータを、同じくクロック５６の
立ち下がり同期で動作するＦＦ１０でラッチする。ＦＦ
１０の出力はその先のクロック１周期のＬｏ期間だけＨ
ｉになるＤＭＡアクノリッジ信号５３で制御されるスリ
ーステートバッファ１２に入力され出力期間が制御され
る。
【００３４】そして、スリーステートバッファ１１とス
リーステートバッファ１２との出力側が接続された外部
データバスライン５１を使ってＩＣ２およびＩＣ３にＤ
ＭＡデータ転送が行われる。スリーステートバッファ１
１、スリーステートバッファ１２の制御信号であるＤＭ
Ａアクノリッジ信号５２とＤＭＡアクノリッジ信号５３
とは、同時にＨｉになることがないので外部データバス
ライン５１上で出力データ同時が衝突することはない。
リーステートバッファ１２との出力側が接続された外部
データバスライン５１を使ってＩＣ２およびＩＣ３にＤ
ＭＡデータ転送が行われる。スリーステートバッファ１
１、スリーステートバッファ１２の制御信号であるＤＭ
Ａアクノリッジ信号５２とＤＭＡアクノリッジ信号５３
とは、同時にＨｉになることがないので外部データバス
ライン５１上で出力データ同時が衝突することはない。
【００３５】システムコントロールＩＣ１がデータを送
出するＤＭＡ転送時の受信側の動作をＩＣ２について説
明する。図５を用いて詳細に説明すると、データ制御回
路入力部６には外部データバスライン５１とＤＭＡアク
ノリッジ信号５２が入力されたＡＮＤゲート１７があ
り、その出力はクロック５６のＬｏ期間のＤＭＡ転送で
あればクロック５６の立ち上がり同期で動作するＦＦ１
９でＤＭＡデータをラッチし、クロック５６のＨｉ期間
のＤＭＡ転送であればクロック５６の立ち下がり同期で
動作するＦＦ２０でＤＭＡ転送データをラッチする。そ
してそれらの２つの信号はＯＲゲート２２で合成され、
１つの内部入力データバスライン８１に出力される。こ
れらのＯＲゲート２２に入力されるＦＦ１９および２０
の出力信号は入力段のＡＮＤゲート１７により必要時以
外Ｌｏの状態になっているので互いのデータを破壊する
ことはない。
出するＤＭＡ転送時の受信側の動作をＩＣ２について説
明する。図５を用いて詳細に説明すると、データ制御回
路入力部６には外部データバスライン５１とＤＭＡアク
ノリッジ信号５２が入力されたＡＮＤゲート１７があ
り、その出力はクロック５６のＬｏ期間のＤＭＡ転送で
あればクロック５６の立ち上がり同期で動作するＦＦ１
９でＤＭＡデータをラッチし、クロック５６のＨｉ期間
のＤＭＡ転送であればクロック５６の立ち下がり同期で
動作するＦＦ２０でＤＭＡ転送データをラッチする。そ
してそれらの２つの信号はＯＲゲート２２で合成され、
１つの内部入力データバスライン８１に出力される。こ
れらのＯＲゲート２２に入力されるＦＦ１９および２０
の出力信号は入力段のＡＮＤゲート１７により必要時以
外Ｌｏの状態になっているので互いのデータを破壊する
ことはない。
【００３６】図１に示す本実施の形態では、ＤＭＡアク
ノリッジ信号５２がＩＣ２に出力されているので、ＡＮ
Ｄゲート１７がクロック５６のＨｉの期間の外部データ
バスライン５１上のデータを通し、このデータがＦＦ１
９にラッチされ、内部データバスライン８１に出力され
る。このときのバス等の信号の状態を図２を用いて説明
すると、クロック５６がＨｉの期間で行われたＤＭＡ転
送データは図中のＩＣ２側の内部データバスライン８１
に表されている。
ノリッジ信号５２がＩＣ２に出力されているので、ＡＮ
Ｄゲート１７がクロック５６のＨｉの期間の外部データ
バスライン５１上のデータを通し、このデータがＦＦ１
９にラッチされ、内部データバスライン８１に出力され
る。このときのバス等の信号の状態を図２を用いて説明
すると、クロック５６がＨｉの期間で行われたＤＭＡ転
送データは図中のＩＣ２側の内部データバスライン８１
に表されている。
【００３７】一方、システムコントローラＩＣ１からＩ
Ｃ３へＤＭＡアクノリッジ信号５３が送られ、ＩＣ３で
のＡＮＤゲート１７相当のＡＮＤゲートでクロック５６
がＬｏの期間の外部データバスライン５１上のデータを
通し、クロック５６がＬｏの期間で行われたＤＭＡ転送
データが図２中に示すＩＣ３側の内部データバスライン
８２に表されている。
Ｃ３へＤＭＡアクノリッジ信号５３が送られ、ＩＣ３で
のＡＮＤゲート１７相当のＡＮＤゲートでクロック５６
がＬｏの期間の外部データバスライン５１上のデータを
通し、クロック５６がＬｏの期間で行われたＤＭＡ転送
データが図２中に示すＩＣ３側の内部データバスライン
８２に表されている。
【００３８】次に、ＩＣ２からシステムコントローラＩ
Ｃ１へＤＭＡ転送が行われるときの動作を図３のタイム
チャートを用いて説明する。
Ｃ１へＤＭＡ転送が行われるときの動作を図３のタイム
チャートを用いて説明する。
【００３９】図３では、ＩＣ２がクロック５６のＨｉの
期間でのＤＭＡ転送を行い、ＩＣ３がＬｏの期間でのＤ
ＭＡ転送を行っている時の信号状態が表されている。Ｉ
Ｃ２からのＤＭＡ転送データは、そのＤＭＡアクノリッ
ジ信号５２のＨｉ期間に同期して出力され、ＩＣ３から
のＤＭＡ転送データは、そのＤＭＡアクノリッジ信号５
３のＨｉ期間に同期して出力されてくる。システムコン
トローラＩＣ１に取り込まれたＤＭＡ転送データは、ク
ロック５６のＨｉの期間有効である信号を内部入力デー
タバスライン７１に、Ｌｏの期間有効である信号を内部
入力データバスライン７２にへと分離している。
期間でのＤＭＡ転送を行い、ＩＣ３がＬｏの期間でのＤ
ＭＡ転送を行っている時の信号状態が表されている。Ｉ
Ｃ２からのＤＭＡ転送データは、そのＤＭＡアクノリッ
ジ信号５２のＨｉ期間に同期して出力され、ＩＣ３から
のＤＭＡ転送データは、そのＤＭＡアクノリッジ信号５
３のＨｉ期間に同期して出力されてくる。システムコン
トローラＩＣ１に取り込まれたＤＭＡ転送データは、ク
ロック５６のＨｉの期間有効である信号を内部入力デー
タバスライン７１に、Ｌｏの期間有効である信号を内部
入力データバスライン７２にへと分離している。
【００４０】ＩＣ２のＤＭＡ転送時の送信側の動作を図
５を用いて詳細に説明する。ＩＣ２の内部出力データバ
スライン９１には、クロック５６の立ち上がり同期で転
送データが出力されてくる。データ制御回路出力部７の
ＡＮＤゲート２３の出力で制御されるスリーステートバ
ッファ２４は、ＤＭＡ転送のデータ出力時に出力有効信
号２７がＨｉになっていて、ＤＭＡアクノリッジ信号５
２がＨｉの時、すなわちクロック５６がＨｉの時に、内
部出力データバスライン９１で転送されてきたデータを
外部データバスライン５１に送出する。
５を用いて詳細に説明する。ＩＣ２の内部出力データバ
スライン９１には、クロック５６の立ち上がり同期で転
送データが出力されてくる。データ制御回路出力部７の
ＡＮＤゲート２３の出力で制御されるスリーステートバ
ッファ２４は、ＤＭＡ転送のデータ出力時に出力有効信
号２７がＨｉになっていて、ＤＭＡアクノリッジ信号５
２がＨｉの時、すなわちクロック５６がＨｉの時に、内
部出力データバスライン９１で転送されてきたデータを
外部データバスライン５１に送出する。
【００４１】一方、ＩＣ３においては、ＡＮＤゲート２
３相当のＡＮＤゲートが図３に示すＩＣ３自らのＤＭＡ
出力有効信号２９とＤＭＡアクノリッジ信号５３を入力
し、このＡＮＤゲートの出力に制御されるスリーステー
トバッファが、クロック５６がＬｏの時にＩＣ３の図３
に示す内部出力データバスライン９２上のデータを外部
データバスライン５１に送出する。
３相当のＡＮＤゲートが図３に示すＩＣ３自らのＤＭＡ
出力有効信号２９とＤＭＡアクノリッジ信号５３を入力
し、このＡＮＤゲートの出力に制御されるスリーステー
トバッファが、クロック５６がＬｏの時にＩＣ３の図３
に示す内部出力データバスライン９２上のデータを外部
データバスライン５１に送出する。
【００４２】スリーステートバッファ２４は、ＡＮＤゲ
ート２３の出力がＨｉの時にドライブ状態になる。ＡＮ
Ｄゲート２３に入力されるＤＭＡアクノリッジ信号５２
（または５３）がＨｉの時にスリーステートバッファ２
４は、データを外部データバス５１に出力し、ＤＭＡア
クノリッジ信号５２および５３は、クロック５６の半周
期ずつ交互にＨｉになり、同時にＨｉになることはない
ので、外部データバスライン５１で、ＩＣ２からのデー
タとＩＣ３からのデータとが衝突することはない。
ート２３の出力がＨｉの時にドライブ状態になる。ＡＮ
Ｄゲート２３に入力されるＤＭＡアクノリッジ信号５２
（または５３）がＨｉの時にスリーステートバッファ２
４は、データを外部データバス５１に出力し、ＤＭＡア
クノリッジ信号５２および５３は、クロック５６の半周
期ずつ交互にＨｉになり、同時にＨｉになることはない
ので、外部データバスライン５１で、ＩＣ２からのデー
タとＩＣ３からのデータとが衝突することはない。
【００４３】ＩＣ２および３からのＤＭＡデータ転送の
システムコントローラＩＣ１の受信動作を図４を用いて
詳細に説明する。データ制御回路入力部５内のＦＦ１３
は、クロック５６の立ち下がり同期で動作し、外部デー
タバスライン５１上にクロック５６のＨｉの期間に出力
されてくるＤＭＡ転送データをラッチし、内部入力デー
タバスライン７１にＤＭＡ転送データを転送する。デー
タ制御回路入力部５内のもう一方のＦＦ１４は、クロッ
ク５６の立ち上がり同期で動作し、外部データバスライ
ン５１上をクロック５６のＬｏの期間に出力されてくる
ＤＭＡ転送データをラッチし、内部入力データバスライ
ン７２にＤＭＡ転送データを転送する。従って本実施の
形態では、ＩＣ２からのデータが内部入力データバスラ
イン７１に転送され、ＩＣ３からのデータが内部入力デ
ータバスライン７２に転送される。内部入力データバス
ライン７１、７２上のデータは、その先のＤＭＡコント
ローラへ転送される。
システムコントローラＩＣ１の受信動作を図４を用いて
詳細に説明する。データ制御回路入力部５内のＦＦ１３
は、クロック５６の立ち下がり同期で動作し、外部デー
タバスライン５１上にクロック５６のＨｉの期間に出力
されてくるＤＭＡ転送データをラッチし、内部入力デー
タバスライン７１にＤＭＡ転送データを転送する。デー
タ制御回路入力部５内のもう一方のＦＦ１４は、クロッ
ク５６の立ち上がり同期で動作し、外部データバスライ
ン５１上をクロック５６のＬｏの期間に出力されてくる
ＤＭＡ転送データをラッチし、内部入力データバスライ
ン７２にＤＭＡ転送データを転送する。従って本実施の
形態では、ＩＣ２からのデータが内部入力データバスラ
イン７１に転送され、ＩＣ３からのデータが内部入力デ
ータバスライン７２に転送される。内部入力データバス
ライン７１、７２上のデータは、その先のＤＭＡコント
ローラへ転送される。
【００４４】実施の形態のデータ転送装置では、ＤＭＡ
転送の方向はクロック５６の１周期内毎に独立している
ので、クロック５６のＨｉパルス期間、Ｌｏパルス期間
での単方向、もしくは双方向でもＤＭＡ転送が実現でき
る。すなわち、システムコントロールＩＣ１からＩＣ２
およびＩＣ３へデータを連続的に送るように単方向のデ
ータ転送を行うこともできるし、クロック５６のＨｉパ
ルス期間には、システムコントロールＩＣ１からＩＣ２
へデータを送り、Ｌｏパルス期間にはＩＣ３からシステ
ムコントロールＩＣ１へデータを送るように双方向のデ
ータ転送を行うこともできる。
転送の方向はクロック５６の１周期内毎に独立している
ので、クロック５６のＨｉパルス期間、Ｌｏパルス期間
での単方向、もしくは双方向でもＤＭＡ転送が実現でき
る。すなわち、システムコントロールＩＣ１からＩＣ２
およびＩＣ３へデータを連続的に送るように単方向のデ
ータ転送を行うこともできるし、クロック５６のＨｉパ
ルス期間には、システムコントロールＩＣ１からＩＣ２
へデータを送り、Ｌｏパルス期間にはＩＣ３からシステ
ムコントロールＩＣ１へデータを送るように双方向のデ
ータ転送を行うこともできる。
【００４５】図６は、本発明の他の実施の実施の形態の
ＤＭＡによるデータ転送装置のブロック図である。
ＤＭＡによるデータ転送装置のブロック図である。
【００４６】図６のシステムコントローラＩＣ１０１
は、図４に示すシステムコントローラＩＣ１のデータ制
御回路出力部４およびデータ制御回路入力部５にセレク
タ２６が追加して設けられたものである。図には示して
いないが、外部データバスライン１０２には、システム
コントローラＩＣ１０１のほか図１のＩＣ２、３と同じ
複数のＤＭＡ転送相手のＩＣが接続され、これら複数の
ＤＭＡ転送相手ＩＣそれぞれとセレクタ２６との間にＤ
ＭＡアクノリッジ信号１０３の信号線が接続され、複数
のＤＭＡ転送相手ＩＣそれぞれからＤＭＡリクエスト信
号１０４がシステムコントローラＩＣ１０１へ送出され
てくる。
は、図４に示すシステムコントローラＩＣ１のデータ制
御回路出力部４およびデータ制御回路入力部５にセレク
タ２６が追加して設けられたものである。図には示して
いないが、外部データバスライン１０２には、システム
コントローラＩＣ１０１のほか図１のＩＣ２、３と同じ
複数のＤＭＡ転送相手のＩＣが接続され、これら複数の
ＤＭＡ転送相手ＩＣそれぞれとセレクタ２６との間にＤ
ＭＡアクノリッジ信号１０３の信号線が接続され、複数
のＤＭＡ転送相手ＩＣそれぞれからＤＭＡリクエスト信
号１０４がシステムコントローラＩＣ１０１へ送出され
てくる。
【００４７】セレクタ２６へはクロック５６の１周期の
Ｈｉパルス期間発行されるＤＭＡアクノリッジ信号５
２、Ｌｏ期間発行されるＤＭＡアクノリッジ信号５３が
共に入力されており、ＤＭＡアクノリッジセレクト信号
１０５でＤＭＡアクノリッジ信号５２が送出されるＤＭ
Ａ転送相手ＩＣおよびＤＭＡアクノリッジ信号５３が送
出されるＤＭＡ転送相手ＩＣが選択される。選択した２
つのＤＭＡ転送相手ＩＣに対して、クロック５６の１周
期間のＨｉパルス期間発行されるＤＭＡアクノリッジ信
号５２か、Ｌｏパルス期間発行されるＤＭＡアクノリッ
ジ信号５３が発行されることになり、システムコントロ
ールＩＣ１０１と選択した２つのＤＭＡ転送相手ＩＣと
は、図１のシステムコントロールＩＣ１とＩＣ２、３と
同じ関係になる。よって、システムコントローラＩＣ１
０１は、ＤＭＡ転送を行いたいＤＭＡ転送相手ＩＣに対
してＤＭＡアクノリッジ信号５２、５３を発行するよう
にＤＭＡアクノリッジセレクト信号１０５を設定するだ
けで、図１のＤＭＡによるデータ転送装置で説明した２
倍速のＤＭＡ転送が可能となる。
Ｈｉパルス期間発行されるＤＭＡアクノリッジ信号５
２、Ｌｏ期間発行されるＤＭＡアクノリッジ信号５３が
共に入力されており、ＤＭＡアクノリッジセレクト信号
１０５でＤＭＡアクノリッジ信号５２が送出されるＤＭ
Ａ転送相手ＩＣおよびＤＭＡアクノリッジ信号５３が送
出されるＤＭＡ転送相手ＩＣが選択される。選択した２
つのＤＭＡ転送相手ＩＣに対して、クロック５６の１周
期間のＨｉパルス期間発行されるＤＭＡアクノリッジ信
号５２か、Ｌｏパルス期間発行されるＤＭＡアクノリッ
ジ信号５３が発行されることになり、システムコントロ
ールＩＣ１０１と選択した２つのＤＭＡ転送相手ＩＣと
は、図１のシステムコントロールＩＣ１とＩＣ２、３と
同じ関係になる。よって、システムコントローラＩＣ１
０１は、ＤＭＡ転送を行いたいＤＭＡ転送相手ＩＣに対
してＤＭＡアクノリッジ信号５２、５３を発行するよう
にＤＭＡアクノリッジセレクト信号１０５を設定するだ
けで、図１のＤＭＡによるデータ転送装置で説明した２
倍速のＤＭＡ転送が可能となる。
【００４８】本実施の形態は、セレクタ２６を追加する
ことにより複数のＤＭＡアクノリッジ信号５２、５３の
制御が可能となることにより、システムコントローラＩ
Ｃを含めて４つ以上のＩＣ間で２倍速のＤＭＡ転送がで
きる新たな効果を有する。
ことにより複数のＤＭＡアクノリッジ信号５２、５３の
制御が可能となることにより、システムコントローラＩ
Ｃを含めて４つ以上のＩＣ間で２倍速のＤＭＡ転送がで
きる新たな効果を有する。
【００４９】なお、上述の説明で、クロック５６の立ち
上がりで内部出力データバスライン６１に転送データが
出力され、立下りで内部出力データバスライン６２に転
送データが出力され、さらにクロック５６の立ち上がり
で内部出力データバスライン９１にデータが出力され、
立下りで内部出力データバスライン９２にデータが出力
される場合について説明したが、本発明はこれに限定さ
れず、例えば内部出力データバスライン６１、６２、９
１および９２の全てにクロック５６の立ち上がり時にデ
ータが出力されるようにしてもよい。
上がりで内部出力データバスライン６１に転送データが
出力され、立下りで内部出力データバスライン６２に転
送データが出力され、さらにクロック５６の立ち上がり
で内部出力データバスライン９１にデータが出力され、
立下りで内部出力データバスライン９２にデータが出力
される場合について説明したが、本発明はこれに限定さ
れず、例えば内部出力データバスライン６１、６２、９
１および９２の全てにクロック５６の立ち上がり時にデ
ータが出力されるようにしてもよい。
【００５０】
【発明の効果】第１の効果は、ＤＭＡ転送時にクロック
１周期間に２つのＤＭＡ転送が単方向でも双方向でも行
えるために、高い転送レートが実現できることである。
１周期間に２つのＤＭＡ転送が単方向でも双方向でも行
えるために、高い転送レートが実現できることである。
【００５１】その理由は、クロックの立ち上がりエッジ
同期のＨｉパルス期間のＤＭＡ転送と、立ち下がりエッ
ジ同期のＬｏパルス期間のＤＭＡ転送とを行い、クロッ
クの１周期間内に２つのＤＭＡ転送ができるからであ
る。
同期のＨｉパルス期間のＤＭＡ転送と、立ち下がりエッ
ジ同期のＬｏパルス期間のＤＭＡ転送とを行い、クロッ
クの１周期間内に２つのＤＭＡ転送ができるからであ
る。
【００５２】第２の効果は、システムコントローラ回路
側のＤＭＡ転送データの管理対象のパフォーマンスを限
りなく使い切ることができることである。
側のＤＭＡ転送データの管理対象のパフォーマンスを限
りなく使い切ることができることである。
【００５３】その理由は、システムコントローラ回路側
のＤＭＡ転送対象が高速なメモリーであり、Ｉ／Ｏ回路
等のＤＭＡ転送相手の回路側が低速であったとしても、
クロック１周期で２倍の転送ができるために低速なＩ／
Ｏ回路等の側にあわせることなく、高速に２つの対象に
ＤＭＡ転送できるのためである。
のＤＭＡ転送対象が高速なメモリーであり、Ｉ／Ｏ回路
等のＤＭＡ転送相手の回路側が低速であったとしても、
クロック１周期で２倍の転送ができるために低速なＩ／
Ｏ回路等の側にあわせることなく、高速に２つの対象に
ＤＭＡ転送できるのためである。
【００５４】第３の効果は、ＥＭＩ的に放射ノイズが抑
えられることである。
えられることである。
【００５５】その理由は、ＤＭＡ転送効率を上げるため
にＤＭＡ転送クロックをあげることなく、またデータバ
ス幅を広げることもなく効率的なＤＭＡ転送ができるか
らである。
にＤＭＡ転送クロックをあげることなく、またデータバ
ス幅を広げることもなく効率的なＤＭＡ転送ができるか
らである。
【００５６】第４の効果は、コンパクトなレイアウト
で、そして低コストな基板設計ができることことであ
る。
で、そして低コストな基板設計ができることことであ
る。
【００５７】その理由は、本発明によれば、転送クロッ
クを上げる必要がないためにＥＭＩ対策部品等の追加
や、一度に転送できるデータを増やすためにデータバス
幅を広げる必要がないので基板上のパターンの引き回し
が容易に行え、基板表面積、基板層数を抑えることがで
きるからである。
クを上げる必要がないためにＥＭＩ対策部品等の追加
や、一度に転送できるデータを増やすためにデータバス
幅を広げる必要がないので基板上のパターンの引き回し
が容易に行え、基板表面積、基板層数を抑えることがで
きるからである。
【図１】本発明の実施の形態のＤＭＡによるデータ転送
装置のブロック図である。
装置のブロック図である。
【図２】図１に示すＤＭＡによるデータ転送装置のシス
テムコントローラＩＣ１からＩＣ２、３へＤＭＡ転送す
る場合の各信号波形を示すタイムチャートである。
テムコントローラＩＣ１からＩＣ２、３へＤＭＡ転送す
る場合の各信号波形を示すタイムチャートである。
【図３】図１に示すＤＭＡによるデータ転送装置のＩＣ
２、３からシステムコントローラＩＣ１へＤＭＡ転送す
る場合の各信号波形を示すタイムチャートである。
２、３からシステムコントローラＩＣ１へＤＭＡ転送す
る場合の各信号波形を示すタイムチャートである。
【図４】図１中のデータ制御回路出力部４およびデータ
制御回路入力部５のブロック図である。
制御回路入力部５のブロック図である。
【図５】図１中のデータ制御回路出力部６およびデータ
制御回路入力部７のブロック図である。
制御回路入力部７のブロック図である。
【図６】本発明の他の実施の形態のＤＭＡによるデータ
転送装置のブロック図である。
転送装置のブロック図である。
１ システムコントローラＩＣ ２ ＩＣ ３ ＩＣ ４ データ制御回路出力部 ５ データ制御回路入力部 ６ データ制御回路出力部 ７ データ制御回路入力部 ８ インバータ ９ ＦＦ １０ ＦＦ １１ スリーステートバッファ １２ スリーステートバッファ １３ ＦＦ １４ ＦＦ １７ ＡＮＤゲート １９ ＦＦ ２０ ＦＦ ２１ インバータ ２２ ＯＲゲート ２３ ＡＮＤゲート ２４ スリーステートバッファ ２６ セレクタ ２７ 出力有効信号 ２８ 制御回路 ２９ 出力有効信号 ５１ 外部データバスライン ５２ ＤＭＡアクノリッジ信号 ５３ ＤＭＡアクノリッジ信号 ５４ ＤＭＡリクエスト信号 ５５ ＤＭＡリクエスト信号 ５６ クロック ６１ 内部出力データバスライン ６２ 内部出力データバスライン ７１ 内部入力データバスライン ７２ 内部入力データバスライン ８１ 内部入力データバスライン ９１ 内部出力データバスライン １０１ システムコントローラＩＣ １０２ 外部データバスライン １０３ ＤＭＡアクノリッジ信号 １０４ ＤＭＡリクエスト信号 １０５ ＤＭＡアクノリッジセレクト信号
Claims (7)
- 【請求項１】 システムコントローラ回路と第１および
第２の回路とを共通のデータバスラインで接続し、この
データバスラインを通してクロック信号のＨｉパルス期
間で前記システムコントロール回路と前記第１の回路と
の間でデータを転送し、クロック信号のＬｏパルス期間
で前記システムコントロール回路と前記第２の回路との
間でデータを転送し、前記データバスラインはクロック
信号の１周期で２回のデータ転送を行うことを特徴とす
るＤＭＡによるデータ転送方法。 - 【請求項２】 システムコントロール回路と第１〜第ｎ
（このｎは２以上の整数）の回路とを共通のデータバス
ラインで接続し、前記システムコントロール回路はクロ
ック信号のＨｉパルス期間に第１のアクノリッジ信号を
Ｌｏパルス期間に第２のアクノリッジ信号を発生し、前
記第１のアクノリッジ信号を前記第１〜第ｎの回路から
選択した一の回路に送り、前期第２のアクノリッジ信号
を第１〜第ｎの回路から選択した他の回路に送り、前記
データバスラインを通して前記クロック信号のＨｉパル
ス期間で前記システムコントロール回路と前記一の回路
との間でデータを転送し、クロック信号のＬｏパルス期
間で前記システムコントロール回路と前記他の回路との
間でデータを転送し、前記データバスラインはクロック
信号の１周期で２回のデータ転送を行うことを特徴とす
るＤＭＡによるデータ転送方法。 - 【請求項３】 システムコントロール回路ならびに第１
および第２の回路を接続するデータバスラインと、この
データバスラインを通してクロック信号のＨｉパルス期
間で前記システムコントロール回路と前記第１の回路と
の間でデータを転送し、クロック信号のＬｏパルス期間
で前記システムコントロール回路と前記第２の回路との
間でデータを転送するデータ転送手段とを含むことを特
徴とするＤＭＡによるデータ転送装置。 - 【請求項４】 システムコントローラ回路ならびに第１
および第２の回路を接続するデータバスラインと、前記
システムコントローラ回路に接続された第１および第２
の内部出力データバスラインと、 クロック信号の立ち上がり時に前記第１の内部出力デー
タバスラインで転送されてきたデータを取り込む第１の
フリップフロップと、クロック信号の立ち下がり時に前
記第２の内部出力データバスラインで転送されてきたデ
ータを取り込む第２のフリップフロップと、クロック信
号のＨｉパルス期間に出力される第１のアクノリッジ信
号に制御されクロック信号のＨｉパルス期間にのみ前記
第１のフリップフロップの出力を前記データバスライン
に送出する第１のスリーステートバッファと、クロック
信号のＬｏパルス期間に出力される第２のアクノリッジ
信号に制御されクロック信号のＬｏパルス期間にのみ前
記第２のフリップフロップの出力を前記データバスライ
ンに送出する第２のスリーステートバッファと、 前記第１のアクノリッジ信号が出力されている時に前記
データバスラインで転送されてきたデータを取り込んで
出力する前記第１の回路に設けられた第１のアンドゲー
トと、この第１のアンドゲートの出力をクロック信号の
立ち上がり時に取り込む第３のフリップフロップと、前
記第１のアンドゲートの出力をクロック信号の立ち下が
り時に取り込む第４のフリップフロップと、前記第３の
フリップフロップの出力および前記第４のフリップフロ
ップの出力を前記第１の回路に設けられた第１の内部入
力データバスラインに送出する第１のオアゲートと、 前記第２のアクノリッジ信号が出力されている時に前記
データバスラインで転送されてきたデータを取り込んで
出力する前記第２の回路に設けられた第２のアンドゲー
トと、この第２のアンドゲートの出力をクロック信号の
立ち上がり時に取り込む第５のフリップフロップと、前
記アンドゲートの出力をクロック信号の立ち下がり時に
取り込む第６のフリップフロップと、前記第５のフリッ
プフロップの出力および前記第６のフリップフロップの
出力を前記第２の回路に設けられた第２の内部入力デー
タバスラインに送出する第２のオアゲートとを含むこと
を特徴とするＤＭＡによるデータ転送装置。 - 【請求項５】 システムコントローラ回路ならびに第１
および第２の回路を接続するデータバスラインと、前記
システムコントローラ回路に接続された第１および第２
の内部出力データバスラインと、 クロック信号の立ち上がり時に前記第１の内部出力デー
タバスラインで転送されてきたデータを取り込む第１の
フリップフロップと、クロック信号の立ち下がり時に前
記第２の内部出力データバスラインで転送されてきたデ
ータを取り込む第２のフリップフロップと、クロック信
号のＨｉパルス期間に出力される第１のアクノリッジ信
号に制御されクロック信号のＨｉパルス期間にのみ前記
第１のフリップフロップの出力を前記データバスライン
に送出する第１のスリーステートバッファと、クロック
信号のＬｏパルス期間に出力される第２のアクノリッジ
信号に制御されクロック信号のＬｏパルス期間にのみ前
記第２のフリップフロップの出力を前記データバスライ
ンに送出する第２のスリーステートバッファと、 前記第１のアクノリッジ信号が出力されている時に前記
データバスラインで転送されてきたデータを取り込んで
出力する前記第１の回路に設けられた第１のアンドゲー
トと、この第１のアンドゲートの出力をクロック信号の
立ち上がり時に取り込む第３のフリップフロップと、前
記第１のアンドゲートの出力をクロック信号の立ち下が
り時に取り込む第４のフリップフロップと、前記第３の
フリップフロップの出力および前記第４のフリップフロ
ップの出力を前記第１の回路に設けられた第１の内部入
力データバスラインに送出する第１のオアゲートと、 前記第２のアクノリッジ信号が出力されている時に前記
データバスラインで転送されてきたデータを取り込んで
出力する前記第２の回路に設けられた第２のアンドゲー
トと、この第２のアンドゲートの出力をクロック信号の
立ち上がり時に取り込む第５のフリップフロップと、前
記アンドゲートの出力をクロック信号の立ち下がり時に
取り込む第６のフリップフロップと、前記第５のフリッ
プフロップの出力および前記第６のフリップフロップの
出力を前記第２の回路に設けられた第２の内部入力デー
タバスラインに送出する第２のオアゲートと、 前記第１の回路に設けられた第３の内部出力データバス
ラインと、前記第１のアクノリッジ信号に制御され前記
第２の回路のデータ出力時のクロック信号のＨｉパルス
期間にのみ前記第３の内部出力データバスラインの転送
データを前記データバスラインに送出する第３のスリー
ステートバッファと、 前記第２の回路に設けられた第４の内部出力データバス
ラインと、前記第２のアクノリッジ信号に制御され前記
第３の回路のデータ出力時のクロック信号のＬｏパルス
期間にのみ前記第４の内部出力データバスラインの転送
データを前記データバスラインに送出する第４のスリー
ステートバッファと、 クロック信号の立ち下がり時に前記データバスラインで
転送されてきたデータを取り込み出力を前記システムコ
ントローラ回路に接続された第３の内部入力データバス
ラインに送出する第９のフリップフロップと、クロック
信号の立ち上がり時に前記データバスラインで転送され
てきたデータを取り込み出力を前記システムコントロー
ラ回路に接続された第４の内部入力データバスラインに
送出する第１０のフリップフロップとを含むことを特徴
とするＤＭＡによるデータ転送装置。 - 【請求項６】 システムコントローラ回路と、第１〜第
ｎ（このｎは、２以上の整数）の回路と、前記システム
コントローラおよび第１〜第ｎの回路を接続するデータ
バスラインとを備え、 前記システムコントローラ回路は、第１および第２の内
部出力データバスラインが接続され、 クロック信号の
立ち上がり時に前記第１の内部出力データバスラインで
転送されてきたデータを取り込む第１のフリップフロッ
プと、クロック信号の立ち下がり時に前記第２の内部出
力データバスラインで転送されてきたデータを取り込む
第２のフリップフロップと、クロック信号のＨｉパルス
期間に出力される第１のアクノリッジ信号に制御されク
ロック信号のＨｉパルス期間にのみ前記第１のフリップ
フロップの出力を前記データバスラインに送出する第１
のスリーステートバッファと、クロック信号のＬｏパル
ス期間に出力される第２のアクノリッジ信号に制御され
クロック信号のＬｏパルス期間にのみ前記第２のフリッ
プフロップの出力を前記データバスラインに送出する第
２のスリーステートバッファと、前記第１のアクノリッ
ジ信号を前記第１〜第ｎの回路から選択した一の回路に
送出し前記第２のアクノリッジ信号を前記第１〜第ｎか
ら選択した他の回路に送出するセレクタとを備え、 前記第１〜第ｎの回路のそれぞれは、内部入力データバ
スラインと、前記セレクタにより選択されて前記第１ま
たは第２のアクノリッジ信号が入力された時に前記デー
タバスラインの転送データを出力するアンドゲートと、
このアンドゲートの出力をクロック信号の立ち上がり時
に取り込む第３のフリップフロップと、前記アンドゲー
トの出力をクロック信号の立ち下がり時に取り込む第４
のフリップフロップと、前記第３のフリップフロップの
出力および前記第４のフリップフロップの出力を前記内
部入力データバスラインに送出するオアゲートとを備え
たことを特徴とするＤＭＡによるデータ転送装置。 - 【請求項７】 システムコントローラ回路と、第１〜第
ｎ（このｎは、２以上の整数）の回路と、前記システム
コントローラおよび第１〜第ｎの回路を接続するデータ
バスラインとを備え、 前記システムコントローラ回路は、第１および第２の内
部出力データバスラインならびに第３および第４の内部
入力データバスラインが接続され、クロック信号の立ち
上がり時に前記第１の内部出力データバスラインで転送
されてきたデータを取り込む第１のフリップフロップ
と、クロック信号の立ち下がり時に前記第２の内部出力
データバスラインで転送されてきたデータを取り込む第
２のフリップフロップと、クロック信号のＨｉパルス期
間に出力される第１のアクノリッジ信号に制御されクロ
ック信号のＨｉパルス期間にのみ前記第１のフリップフ
ロップの出力を前記データバスラインに送出する第１の
スリーステートバッファと、クロック信号のＬｏパルス
期間に出力される第２のアクノリッジ信号に制御されク
ロック信号のＬｏパルス期間にのみ前記第２のフリップ
フロップの出力を前記データバスラインに送出する第２
のスリーステートバッファと、クロック信号の立下り時
に前記データバスラインで転送されてきたデータを取り
込み前記第３の内部入力データバスラインに送出する第
９のフリップフロップと、クロック信号の立上り時に前
記データバスラインで転送されてきたデータを取り込み
前記第４の内部入力データバスラインに送出する第１０
のフリップフロップと、前記前記第１のアクノリッジ信
号を前記第１〜第ｎの回路から選択した一の回路に送出
し前記第２のアクノリッジ信号を前記第１〜第ｎから選
択した他の回路に送出するセレクタとを備え、 前記第１〜第ｎの回路のそれぞれは、内部入力データバ
スラインと、内部出力バスラインと、前記セレクタによ
り選択されて前記第１または第２のアクノリッジ信号が
入力された時に前記データバスラインの転送データを出
力するアンドゲートと、このアンドゲートの出力をクロ
ック信号の立ち上がり時に取り込む第３のフリップフロ
ップと、前記アンドゲートの出力をクロック信号の立ち
下がり時に取り込む第４のフリップフロップと、前記第
３のフリップフロップの出力および前記第４のフリップ
フロップの出力を前記内部入力データバスラインに送出
するオアゲートと、データの出力時に前記セレクタによ
り選択されて前記第１または第２のアクノリッジ信号が
入力された時に前記内部出力データバスラインの転送デ
ータを前記データバスラインに送出するスリーステート
バッファとを備えたことを特徴とするＤＭＡによるデー
タ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001013661A JP2002215560A (ja) | 2001-01-22 | 2001-01-22 | Ｄｍａによるデータ転送方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001013661A JP2002215560A (ja) | 2001-01-22 | 2001-01-22 | Ｄｍａによるデータ転送方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002215560A true JP2002215560A (ja) | 2002-08-02 |
Family
ID=18880478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001013661A Pending JP2002215560A (ja) | 2001-01-22 | 2001-01-22 | Ｄｍａによるデータ転送方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002215560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012118714A2 (en) * | 2011-03-02 | 2012-09-07 | Rambus Inc. | Timing calibration for multimode i/o systems |
-
2001
- 2001-01-22 JP JP2001013661A patent/JP2002215560A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012118714A2 (en) * | 2011-03-02 | 2012-09-07 | Rambus Inc. | Timing calibration for multimode i/o systems |
| WO2012118714A3 (en) * | 2011-03-02 | 2013-02-21 | Rambus Inc. | Timing calibration for multimode i/o systems |
| US9342095B2 (en) | 2011-03-02 | 2016-05-17 | Rambus Inc. | Timing calibration for multimode I/O systems |
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