WO2005008871A1 - 直流変換装置 - Google Patents

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WO2005008871A1 PCT/JP2004/007903 JP2004007903W WO2005008871A1 WO 2005008871 A1 WO2005008871 A1 WO 2005008871A1 JP 2004007903 W JP2004007903 W JP 2004007903W WO 2005008871 A1 WO2005008871 A1 WO 2005008871A1
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voltage
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Shinji Aso
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Sanken Electric Co., Ltd.
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Definitions

  • the present invention relates to a high-efficiency, low-noise DC converter.
  • FIG. 1 shows an example of a conventional DC converter (Japanese Patent Laid-Open No. 2000-92829).
  • the DC converter shown in FIG. 1 is called an active clamp system, and is connected to a DC power supply Vin through a primary winding P 1 (number of turns n 1) of a transformer T to be a MOS FET (hereinafter referred to as an FET). ), And a main switch Q1 composed of an auxiliary switch Q2 composed of a MOSFET (hereinafter referred to as FET) and a snubber capacitor C2 at both ends of the primary winding P1. Circuit is connected.
  • the main switch Q 1 and the auxiliary switch Q 2 are turned on / off alternately by the PWM control of the control circuit 111.
  • the primary winding P 1 of the transformer T and the secondary winding S 1 of the transformer T are wound so that a common-mode voltage is generated therebetween, and the secondary winding S 1 of the transformer T (fist n 2), a rectifying and smoothing circuit composed of diodes D10 and D11, reactor L10 and capacitor C10 is connected.
  • This rectifying and smoothing circuit rectifies and smoothes the voltage (pulse voltage controlled on / off) induced in the secondary winding S 1 of the transformer T, and outputs a DC output to the load 30.
  • the control circuit 111 generates a control signal consisting of a pulse for controlling ON / OFF of the main switch Q1 based on the output voltage of the load 30, and controls the control signal so that the output voltage becomes a predetermined voltage. Is controlled.
  • the DC converter includes an inverter 112, a bottom detection circuit 113, a first delay circuit 114, a second delay circuit 115, a low side driver 116, and a high side dryino 117.
  • the inverter 112 inverts the Q1 control signal Q1c for the main switch Q1 from the control circuit 111 and outputs the inverted signal to the second delay circuit 115.
  • the bottom detection circuit 113 detects a minimum voltage (hereinafter, referred to as a bottom detection signal Btm) of the main switch Q1 after the auxiliary switch Q2 is turned off.
  • the first delay circuit 1 1 4 delays the rising timing of the Q 1 control signal Q lc from the control circuit 1 11 to the falling timing of the po and tom detection signals B tm from the bottom detecting circuit 1 13 Q
  • One gate signal Q 1 g is generated and output to the low side driver 1 16.
  • the low-side driver 116 applies the Q 1 gate signal Q 1 g from the first delay circuit 114 to the gate of the main switch Q 1 to drive the main switch Q 1.
  • the second delay circuit 1 15 generates the Q 2 gate signal Q 2 g by delaying the rising timing of the Q 2 control signal Q 2 c for the auxiliary switch Q 2 inverted by the inverter 1 12 by a predetermined time.
  • the high-side driver 117 applies the Q2 gate signal Q2g from the second delay circuit 115 to the gate of the auxiliary switch Q2 to drive the auxiliary switch Q2.
  • FIG. 2 shows a voltage Q 1 V between both ends of the main switch Q 1.
  • the Q 1 gate signal Q 1 g which becomes H level at the falling timing (time ij 3 2) of the bottom detection signal B tm from the bottom detection circuit 113, is changed by the first delay circuit 114. Since the generated Q1 gate signal Qlg is applied to the gate of the main switch Q1 via the low-side driver 116, the main switch Q1 is turned on. That is, a bottom voltage switch or a zero volt switch of the main switch Q1 can be achieved. ⁇
  • the auxiliary switch Q2 is turned off, the minimum value of the voltage of the main switch Q1 is detected by the bottom detection circuit 113, and the falling of the bottom detection signal Btm is detected.
  • the on-delay of the main switch Q1 is controlled so that the Q1 gate signal Q1g becomes H level at the timing. Therefore, if the delay time of the main switch Q1 changes due to the detection error of the bottom detection circuit 113 or the disturbance of the detection point due to disturbance, the Q1gut signal Q1g of the main switch Q1 changes. , Operation becomes very unstable.
  • the present invention can improve the operation instability caused by the error of the bottom detection circuit and the disturbance of the detection point due to disturbance, and can eliminate the influence of the delay from the bottom detection to turning on the main switch. It is intended to provide a DC converter capable of reducing the power consumption.
  • the present invention has the following configurations in order to solve the above problems.
  • the invention of claim 1 provides a main switch connected in series to a primary winding of a transformer and a series connected to both ends of the primary winding of the transformer or both ends of the main switch, and comprising a capacitor and an auxiliary switch.
  • Bottom detection means for detecting the minimum voltage of the switch; control signal generation means for generating an ideal control signal for turning on the main switch at the time of the minimum voltage of the main switch based on the output of the bottom detection means; Error calculating means for calculating an error output between the ideal control signal generated by the generating means and an actual control signal with the main switch turned on, and an error output of the error calculating means.
  • Hazuki characterized in that it comprises a delay control means for controlling so as to approach the actual control signals to the ideal control signal by delaying control O emissions time of the main Suitsuchi by the actual control signal.
  • the invention of claim 2 is a DC converter for obtaining a DC output by rectifying and smoothing the voltage of the secondary winding of the transformer by turning on / off the main switch connected in series to the primary winding of the transformer.
  • Bottom detection means for detecting the minimum voltage of the main switch when the voltage of the main switch decreases; and based on the output of the bottom detection means, the time of the minimum voltage of the main switch.
  • Delay control means for controlling the actual control signal to approach the ideal control signal by delay-controlling the ON time of the main switch by the actual control signal.
  • the invention according to claim 3 is the DC converter according to claim 1 or 2, further comprising integrating means for integrating a difference output of the error calculating means, wherein the delay control means outputs the integrated output of the integrating means.
  • the actual control signal is controlled so as to be closer to the ideal control signal by delay-controlling the ON time of the actual control signal based on the control signal.
  • the delay control means outputs a signal for turning on the main switch from the control means based on a charging time of a delay connected in series with a resistor and a capacitor.
  • a delay unit that delays by a predetermined time; and a variable delay that shortens the predetermined delay time in accordance with the differential voltage by applying a difference voltage between an integration output of the integration means and a reference voltage to the delay capacitor. And applying the actual control signal to the control terminal of the main switch based on the voltage of the delay capacitor.
  • both ends of a series circuit including a primary winding of the transformer and the main switch are directly connected to both ends.
  • a rectifying voltage section for rectifying a rectifying voltage by rectifying the AC power of the power supply or the AC power supply.
  • FIG. 1 is a circuit diagram showing an example of a conventional DC converter.
  • FIG. 2 is a timing chart of signals of various parts of the conventional DC converter.
  • FIG. 3 is a circuit configuration diagram showing the DC converter according to the first embodiment.
  • FIG. 4 shows an ideal gate signal and an actual gate in the DC converter according to the first embodiment.
  • FIG. 6 is a timing chart of signals of respective units in a steady state where an error from a single signal is eliminated.
  • Fig. 5 shows the error of the ideal gut signal and the actual gate signal in the DC converter according to the first embodiment. This is a signal timing chart.
  • FIG. 6 is a circuit configuration diagram showing a DC converter according to the second embodiment.
  • FIG. 7 is an ideal gate signal generation Ht path in the DC converter according to the second embodiment.
  • FIG. 8 is a circuit configuration diagram showing a DC converter according to the third embodiment.
  • FIG. 9 is a timing chart illustrating the timing of signals in various parts in a transient state in which the actual gate signal approaches the ideal gate signal due to an error between the ideal gate signal and the actual gate signal in the DC converter according to the third embodiment. It is a chart. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 3 is a circuit configuration diagram of the DC converter according to the first embodiment.
  • the main switch Q 1 and the auxiliary switch Q 2 are alternately turned on and off by the PWM control of the control circuit 11.
  • the control circuit 11 generates a control signal consisting of a pulse for controlling the main switch Q on / off based on the output voltage of the load 30 and controls the control signal so that the output voltage becomes a predetermined voltage. Controls the duty ratio of the signal.
  • the DC converter is composed of an inverter 12, a bottom detection circuit 13, a first delay circuit 14, a second delay circuit 15, a low-side driver 16, a high-side driver 17, an ideal gate signal generation circuit 21 , A comparison circuit 22 and an integration circuit 23.
  • the inverter 12 inverts the Q1 control signal Q1c for the main switch Q1 from the control circuit 11 and outputs the inverted signal to the second delay circuit 15.
  • 'Bottom detection circuit 1 3 is an auxiliary switch Q 2 After the switch is turned off, the minimum voltage of the main switch Q1 (hereinafter referred to as bottom detection signal Btm) is detected.
  • the ideal gate signal generation circuit 21 generates an ideal gate signal IGs based on the bottom detection signal Btm from the bottom detection circuit 13 and the Q1 control signal Q1c from the control circuit 11.
  • the comparison circuit 22 compares the ideal gate signal IGs from the ideal gate signal generation circuit 21 with the actual Q1 gate signal Qlg for driving the main switch Q1 to compare the ideal gate signal IGs. Calculate the error output Cop between s and the actual Q1 gate signal Qlg.
  • the integration circuit 23 integrates the error output Cop from the comparison circuit 22 and outputs an integration output Int.
  • the first delay circuit 14 corresponds to the delay control means of the present invention, and receives the integration output Int of the integration circuit 23 and the Q1 control signal Q1c of the control circuit 11 and inputs the integration circuit 2 3 Control is performed such that the delay time from the rising time of the Q1 control signal Q1c to the rising time of the Q1 gate signal Q1g is shortened in accordance with the value of the integration output Int. That is, the first delay circuit 14 controls the actual Q 1 gate signal Q 1 g closer to the ideal gate signal IGs by delay-controlling the rise time (ON time) of the actual Q 1 gate signal Q 1 g. Control.
  • the low-side driver 16 drives the main switch Q1 by applying the Q1 gate signal Qlg from the first delay circuit 14 to the gate of the main switch Q1.
  • the second delay circuit 15 generates a high-side driver by generating a Q2 gate signal Q2g in which the rising timing of the Q2 control signal Q2c for the auxiliary switch Q2 inverted by the inverter 12 is delayed by a predetermined time.
  • Output to 17 The high-side driver 17 drives the auxiliary switch Q2 by applying the Q2 gate signal Q2g from the second delay circuit 15 to the gate of the auxiliary switch Q2.
  • FIG. 3 shows the same components as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • FIGS. Fig. 4 shows the DC converter according to the first embodiment.
  • FIG. 6 is a timing chart of signals in each part in a steady state in which an error between an ideal gate signal and an actual gate signal is eliminated.
  • FIG. 5 is a timing chart of signals in each part in a transient state in which the actual gate signal approaches the ideal gate signal due to an error between the ideal gate signal and the actual gate signal in the DC converter according to the first embodiment.
  • . 4 and 5 show the voltage Q 1 V between both ends of the main switch Q 1.
  • the bottom detection circuit 13 (potome). At this time, the bottom detection signal Btm from the bottom detection circuit 13 is at the L level.
  • the ideal gate signal IGs is generated by the ideal gate signal generation circuit 21 at the H level at the falling time t2 of the bottom detection signal Btm from the bottom detection circuit 13. Further, the comparison circuit 22 calculates an error output C op between the ideal gate signal IGs and the actual Q 1 gate signal Q 1 g. That is, the error output Cop is, as shown in FIG. 5, the rising time of the ideal gate signal IGs (for example, time t2) and the rising time of the actual Q1 gate signal Q1g (for example, time t2). It consists of pulses with pulse widths up to 1).
  • the integration output Int has a value directly proportional to the magnitude of the error output Cop.
  • the first delay circuit 14 sets the time from the rising time of the Q 1 control signal Q 1 c to the rising time of the Q 1 gate signal Q 1 g according to the value of the integrated output Int from the integrating circuit 23. Is controlled so as to shorten the delay time.
  • the delay from the rise time t 1 of the Q 1 control signal Q lc to the rise time t 21 of the Q 1 gate signal Q lg Time DT 1 is controlled to be shorter, so the next cycle In the timing, the delay time DT2 from the rising time t5 of the Q1 control signal Q1c to the rising time t61 of the Q1 gate signal Q1g.
  • the Q1 gate signal Qlg is applied to the gate of the main switch Q1 via the low-side driver 16, so that the main switch Q1 is turned on. That is, a bottom voltage switch or a zero volt switch of the main switch Q1 can be achieved.
  • the second delay circuit 15 generates a Q2 gate signal Q2g obtained by delaying the rising time of the Q2 control signal Q2c for the auxiliary switch Q2 inverted by the inverter 12 by a predetermined time.
  • the 32 gate signal ⁇ 32 is applied to the gate of the auxiliary switch Q2 via the high-side driver 17 at time t4 to turn on the capture switch Q2. Therefore, the primary winding of the transformer is The energy stored in the line P1 is supplied to the capacitor C2 and the capacitor C2 is charged, and then stored in the capacitor C2. 7903
  • the error between the actual Q1 gate signal Q 1 g and the ideal gut signal IG s is integrated, and the actual Q 1 gate signal Q 1 g ′ Control to bring the operating point close to the ideal goodt signal IGs, thereby improving the unstable operation point due to the error of the bottom detection circuit 13 and the disturbance of the detection point due to disturbance, and obtaining stable operation.
  • the influence of the delay from the bottom detection to the generation of the Q1 gate signal Q1g can be eliminated, there is no need to turn on the main switch Q1 at a high speed, and the switching noise can be reduced.
  • FIG. 6 is a circuit configuration diagram of a DC converter according to the second embodiment.
  • the DC converter according to the second embodiment shown in FIG. 6 is a specific circuit example of the DC converter according to the first embodiment.
  • the base of the transistor Q3 is connected to the cathode of the diode D1, one end of the resistor R1 and one end of the resistor R10, and the emitter of the transistor Q3 is connected to the diode Connected to the anode of D1 and grounded.
  • One end of a resistor R2 is connected to the collector of the transistor Q3, and the other end of the resistor R1 and the other end of the resistor R2 are connected to a power supply Vcc.
  • the other end of the resistor R10 is connected to the drain of the main switch Q1 via the capacitor C1.
  • the ideal gut signal generation circuit 21 includes an inverter 211, an inverter 212, and a D-type flip-flop (DFF) 213.
  • the inverter 211 inverts the bottom detection signal Btm from the collector of the transistor Q3 and outputs the inverted signal to the clock terminal CL of the DFF 213.
  • the inverter 212 inverts the Q1 control signal Q lc from the control circuit 11 and outputs the inverted signal to the reset terminal R of the DFF 213.
  • the Q1 control signal Q1c from the control circuit 11 is input to the terminal D of the DFF 213, and the set terminal S is grounded.
  • the DFF output from the terminal Q is output to the comparison circuit 22 as an ideal gate signal IGs.
  • Figure 7 shows the truth table for DF F 213.
  • the comparison circuit 22 comprises an exclusive OR (XOR) 221.
  • the XOR 221 is an exclusive OR of the DFF output from the DFF 213 and the actual Q1 gate signal Q1g applied to the main switch Q1. And outputs the XOR output to the integrating circuit 23 as an error output Cop.
  • the integrating circuit 23 includes a resistor R3 and a capacitor C3 connected in series, one end of the resistor R3 is connected to the output of the XOR 221, one end of the capacitor C3 is grounded, and the capacitor C3 and the resistor R3 are connected.
  • the integration output Int is output from the connection point to the non-inverting terminal + of the error amplifier 141 of the first delay circuit 14.
  • a reference power supply Er is connected to one inverting terminal of the error amplifier 141, and an output terminal of the error amplifier 141 is connected to the anode of the diode D3 via the resistor R4.
  • the power source of the diode D3 is connected to one end of the resistor R5 and one end of the capacitor C4, the other end of the resistor R5 is connected to the power supply Vcc, and the other end of the capacitor C4 is grounded.
  • the output of the control circuit 11 is connected to the cathode of the diode D2 via the buffer 142, and the anode of the diode D2 is connected to one end of the capacitor C4.
  • the connection point between the resistor R5 and the capacitor C4 is connected to the gate of the main switch Q1 and the input terminal of the XOR 221 via the driver 16 and the low side.
  • the output of the inverter 12 is connected to the power source of the diode D4 via the buffer 151, and the anode of the diode D4 is connected to one end of the capacitor C5 and one end of the resistor R6.
  • the other end of R6 is connected to power supply Vcc, and the other end of capacitor C5 is grounded.
  • the connection point between the resistor R6 and the capacitor C5 is connected to the gate of the auxiliary switch Q2 via the high side driver 17.
  • the auxiliary switch Q2 When the auxiliary switch Q2 is turned off, the voltage Q1V of the main switch Q1 decreases from time t1 to time t2.
  • a current flows through Dl, R10, C1'Pl, and Vin'GND, and the transistor Q3 is turned off. Therefore, the H level bottom detection signal Btm is output from the collector of the transistor Q3 to the impeller 211 in the ideal gate signal generation circuit 21, and this bottom detection signal Btm is inverted by the inverter 211 to become L level.
  • the L level is input to the reset terminal R of the DFF 213, and the H level is input to the terminal D of the DFF 213. Therefore, the L level ideal gate signal IGs is output from the terminal Q of the DFF 213.
  • the XOR 221 performs an exclusive OR operation on the L level Q 1 gate signal Q 1 g applied to the main switch Q 1 and the L level ideal gate signal IG s from the terminal Q of the DFF 213,
  • the level error output Cop is output to one end of the resistor R3 of the integration circuit 23.
  • the XOR 221 outputs the L level Q1 gate signal Qlg applied to the main switch Q1 and the H level ideal gate signal IG s from the terminal Q of the DFF 213. And outputs an H-level error output Co p to one end of the resistor R 3 of the integrating circuit 23. Therefore, the integrated output Int from the connection point of the resistor R3 and the capacitor C3 becomes a high voltage, and is input to the non-inverting terminal + of the error amplifier 14: L. Therefore, a voltage corresponding to the value of the integral output from the output of the error amplifier 141 is obtained. Therefore, this voltage causes a current to flow through R4, D3, and C4. That is, since the total current of the current from the resistor R5 and the current from the diode D3 flows through the capacitor C4, the charging time of the capacitor C4 is shortened.
  • the charging time of the capacitor C4 is shortened, so that the rising time of the Q1 control signal Q1c and the Q1 gate signal Q1g The delay time until the rise time can be shortened. Therefore, as described in the timing chart of FIG. 5, the actual Q 1 gate signal Q 1 g is changed to the ideal gate signal IG by controlling the delay of the rise time (on time) of the actual Q 1 gate signal Q lg. s.
  • the Q1 gate signal Q1g is applied to the gate of the main switch Q1 via the low-side dryno 16 so that the main switch Q1 is turned on. That is, a bottom voltage switch or a zero-port switch of the main switch Q1 can be achieved.
  • the H level Q 2 control signal Q 2c is input to the force sword of the diode D 4 via the buffer 151, so that the diode D 4 is in a reverse bias state. Therefore, current flows from the power supply Vcc to the capacitor C5 via the resistor R6, and the capacitor C5 is charged. That is, the rise time is the delay time determined by the time constant of R6 and C5. Is generated by the second delay circuit 15. Then, at time t4, the Q2 gate signal Q2g is applied to the gate of the auxiliary switch Q2 via the high-side driver 17, turning on the auxiliary switch Q2. Therefore, the energy stored in the primary winding P1 of the transformer T is supplied to the capacitor C2, and the capacitor C2 is charged. Next, the energy stored in the capacitor C2 flows to C2, Q2, P1, and C2.
  • FIG. 8 is a circuit configuration diagram of a DC converter according to the third embodiment.
  • the DC converter according to the third embodiment shown in FIG. 8 obtains a DC output by turning on and off the main switch, and the configuration of the DC converter according to the first embodiment shown in FIG.
  • the auxiliary switch Q2, the inverter 12, the second delay circuit 15 and the high-side driver 17, the capacitor C2, the diode D11, and the rear turtle L10 are eliminated.
  • the primary winding P 1 and the secondary winding S 1 of the transformer T are wound in opposite phases.
  • the other configuration shown in FIG. 8 is the same as the configuration shown in FIG. 3, and the same portions are denoted by the same reference numerals and description thereof will be omitted.
  • the timing chart shown in FIG. 9 is roughly the same as the timing chart shown in FIG. 5 except for a portion related to the assisting switch Q 2.
  • the main switch Q1 is turned off by the Q1 control signal.
  • the excitation energy induced in the primary winding P1 of the transformer T charges the parasitic capacitor (not shown) of the main switch Q1 and forms a voltage resonance, thereby forming a voltage of the main switch Q1.
  • Q 1 V rises from time t3 to time t4.
  • S1, D10, CIO'S1 transfers energy to the secondary side.
  • the voltage QlV of the main switch Q1 decreases.
  • the DC converter according to the third embodiment also has the same effects as those of the DC converter according to the first embodiment.
  • a series circuit including the auxiliary switch Q2 and the capacitor C2 is connected to both ends of the primary winding P1 of the transformer T.
  • this series circuit The main switch Q1 may be connected to both ends.
  • the DC power supply Vin is connected to the series circuit composed of the primary winding P1 of the transformer T and the main switch Q1, but for example, A rectified voltage unit that rectifies the AC voltage of the AC power supply to obtain a rectified voltage may be connected.
  • the main switch Q1 has only a parasitic capacitor.
  • a capacitor may be further connected to both ends of the main switch Q1.
  • the present invention it is possible to improve an unstable operation point due to an error in a bottom detection circuit or a disturbance of a detection point due to a disturbance, and to obtain a stable operation. Further, since the influence of the delay from the detection of the bottom to the turning on of the main switch can be eliminated, it is not necessary to turn on the main switch at a high speed, and the switching noise can be reduced.

Abstract

ボトム検出回路の誤差や外乱による検出点の乱れによる動作の不安定な点を改善する直流変換装置を提供する。補助スイッチQ2がオフした後に主スイッチQ1の最小電圧を検出するボトム検出回路13と、ボトム検出回路13の出力に基づき主スイッチQ1の最小電圧の時刻で主スイッチQ1をオンさせる理想ゲート信号を生成する理想ゲート信号生成回路21と、理想ゲート信号生成回路21で生成された理想ゲート信号と主スイッチQ1をオンさせた実際のゲート信号との誤差出力を算出する比較回路22と、比較回路22の誤差出力に基づき実際のゲート信号による主スイッチQ1のオン時刻を遅延制御することにより実際のゲート信号を理想ゲート信号に近づけるように制御する第1ディレー回路14とを備える。

Description

明細書
直流変換装置 技術分野
本発明は、 高効率、 低ノイズな直流変換装置に関するものである。
背景技術
図 1に従来の直流変換装置の一例を示す (特開 2000— 92829号公報)。 図 1 に示す直流変換装置は、 アクティブクランプ方式と呼ばれるもので、 直流電源 V i n にトランス Tの 1次卷線 P 1 (卷数 n 1) を介して MOS F ET (以下、 FETと称 する。) 等からなる主スィッチ Q 1が接続され、 1次卷線 P 1の両端には、 MOSFE T (以下、 FETと称する。) 等からなる補助スィツチ Q 2とスナバコンデンサ C 2と からなる直列回路が接続されている。 主スィッチ Q 1及び捕助スィッチ Q 2は、 制御 回路 111の PWM制御により交互にオン/オフするようになっている。
また、 トランス Tの 1次卷線 P 1とトランス Tの 2次卷線 S 1とは互いに同相電圧 が発生するように巻回されており、 トランス Tの 2次卷線 S 1 (拳数 n 2) には、 ダ ィォード D 10, D 11とリアクトル L 10とコンデンサ C 10とからなる整流平滑 回路が接続されている。 この整流平滑回路は、 トランス Tの 2次巻線 S 1に誘起され た電圧 (オン/オフ制御されたパルス電圧) を整流平滑して直流出力を負荷 30に出 力する。 - 制御回路 111は、 負荷 30の出力電圧に基づき、 主スィツチ Q 1をオン/オフ制 御するためのパルスからなる制御信号を生成するとともに、 出力電圧が所定の電圧と なるようにその制御信号のデューティ比を制御する。 さらに、 直流変換装置は、 イン バータ 112、 ボトム検出回路 113、 第 1ディレー回路 114、 第 2ディレー回路 115、 ローサイドドライバ 116、 ハイサイドドライノ 117を備えている。 インパータ 1 1 2は、 制御回路 1 1 1からの主スィッチ Q 1用の Q 1制御信号 Q 1 cを反転して第 2ディレー回路 1 1 5に出力する。 ボトム検出回路 1 1 3は、 補助ス イッチ Q 2がオフした後に主スィッチ Q 1の最小電圧 (以下、 ボトム検出信号 B t m と称する。) を検出する。 第 1ディレー回路 1 1 4は、 制御回路 1 1 1からの Q 1制御 信号 Q l cの立上りタイミングをボトム検出回路 1 1 3からのポ、トム検出信号 B t m の立下りタイミングまで遅延させた Q 1ゲート信号 Q 1 gを生成してローサイドドラ ィパ 1 1 6に出力する。 ローサイドドライバ 1 1 6は、 第 1ディレー回路 1 1 4から の Q 1ゲート信号 Q 1 gを主スィツチ Q 1のゲートに印加して主スィツチ Q 1を駆動 する。 第 2ディレー回路 1 1 5は、 インバータ 1 1 2で反転した補助スィッチ Q 2用 の Q 2制御信号 Q 2 cの立上りタイミングを所定時間だけ遅延させた Q 2ゲート信号 Q 2 gを生成してハイサイ ドドライバ 1 1 7に出力する。 ハイサイドドライバ 1 1 7 は、 第 2ディレー回路 1 1 5からの Q 2ゲート信号 Q 2 gを補助スィッチ Q 2のゲー トに印加して補助スィツチ Q 2を駆動する。
次に、 このように構成された直流変換装置の動作を図 2に示すタイミングチャート を参照しながら説明する。 なお、 図 2では、 主スィッチ Q 1の両端間の電圧 Q 1 Vを 示している。
まず、 時刻 t 3 1において、 制御回路 1 1 1からの Q 1制御信号 Q 1 cが Hレベル になると、 Q 2制御信号 Q 2 cが Lレベルになる。 このため、 0 2ゲート信号 2 § が Lレベルになるため、 捕助スィッチ Q 2がオフする。 また、 ボトム検出信号 B t m が時刻 t 3 1において Hレべノレとなる。
そして、 補助スィッチ Q 2がオフすると、 主スィッチ Q 1の電圧 Q 1 Vが減少して いく。 時刻 3 2において、 ボトム検出回路 1 1 3により電圧 Q l Vの最小値 (ボトム) が検出される。 このとき、 ボトム検出回路 1 1 3からのボトム検出信号 B t mは Lレ ベルになる。
そして、ボトム検出回路 1 1 3からのボトム検出信号 B t mの立下りタイミング(時 亥 ij 3 2 ) で Hレベルになる Q 1ゲート信号 Q 1 gが、 第 1ディレー回路 1 1 4により 生成され、 Q lゲート信号 Q l gがローサイドドライバ 1 1 6を介して主スィッチ Q 1のゲートに印加されるため、 主スィッチ Q 1がオンする。 即ち、 主スィッチ Q 1の ボトム電圧スィツチ又はゼロボルトスィツチが達成できる。 ·
主スィツチ Q 1がオンすると、 直流電源 V i nからトランス Tの 1次巻線 P 1を介 して主スィッチ Q 1に電流が流れる。 このとき、 S l, D 1 0, L 1 0 ' C I O ' S 1と電流が流れる。
次に、 時刻 t 3 3において、 Q 1制御信号 Q 1 cにより、 主スィツチ Q 1をオフさ せると、 トランス Tの 1次卷線 P 1と、 トランス Tの 1次及び 2次卷線間のリーケー ジインダクタンスに蓄えられたエネルギーにより主スィツチ Q 1に有する寄生コンデ ンサ (図示せず) が充電され電圧共振が形成されて、 主スィッチ Q 1の電庄 Q 1 Vが 時刻 t 3 3〜時刻 t 3 4まで上昇する。 また、 L 1 0 ' C 1 0 ' D 1 1 ' L 1 0で電 流が流れて、 負荷 R 3 0に電流を供給する。
そして、 時刻 t 3 4において、 Q 2ゲート信号 Q 2 gにより、 補助スィッチ Q 2を オンさせると、 トランス Tの 1次卷線 P 1に蓄えられたエネルギーがコンデンサ C 2 に供給され、 コンデンサ C 2が充電されていく。 次に、 コンデンサ C 2に蓄えられた エネルギーは、 C 2, Q 2, P 1, C 2に流れる。
なお、 従来の直流変換装置の関連技術文献として、 例えば特開平 7 _ 2 0 3 6 8 8 号公報がある。 発明の開示
このように、 従来の直流変換装置にあっては、 補助スィッチ Q 2がオフした後に主 スィッチ Q 1の電圧の最小値をボトム検出回路 1 1 3により検出し、 ボトム検出信号 B t mの立下りタイミングで Q 1ゲート信号 Q 1 gが Hレベルとなるように、 主スィ ツチ Q 1のオンディレーを制御している。 このため、 ボトム検出回路 1 1 3の検出誤 差や外乱による検出点の乱れにより、主スィツチ Q 1のディレー時間が変化した場合、 主スィツチ Q 1の Q 1グート信号 Q 1 gが変化するため、動作が非常に不安定となる。 また、 ボトム検出から、 主スィッチ Q 1がオンするまでの遅れがあると、 主スイツ チ Q 1のオンはボトムより遅れてしまうため、 ボトム検出から主スィツチ Q 1をオン させるまでの遅れが小さくなるような回路を構成する必要があった。 このため、 主ス ィツチ Q 1を高速でオンさせる必要があり、 スィツチングノイズが大きくなる等の欠 点があった。
本発明は、 ボトム検出回路の誤差や外乱による検出点の乱れによる動作の不安定な 点を改善するとともに、 ボトム検出から主スィツチをオンさせるまでの遅れの影響を なくすことができ、 スィツチングノイズを低減できる直流変換装置を提供することに める。
本発明は前記課題を解決するために以下の構成とした。 請求項 1の発明は、 トラン スの 1次卷線に直列に接続された主スィツチとトランスの 1次卷線の両端又は主スィ ツチの両端に接続され且つコンデンサ及ぴ捕助スィツチからなる直列回路の捕助スィ ツチとを交互にオン/オフさせることにより トランスの 2次卷線の電圧を整流平滑し て直流出力を得る直流変換装置であって、 前記補助スィツチがオフした後に前記主ス イッチの最小電圧を検出するボトム検出手段と、 このボトム検出手段の出力に基づき 前記主スィツチの最小電圧の時刻で前記主スィツチをオンさせる理想制御信号を生成 する制御信号生成手段と、 この制御信号生成手段で生成された前記理想制御信号と前 記主スィツチをオンさせた実際の制御信号との誤差出力を算出する誤差算出手段と、 この誤差算出手段の誤差出力に基づき前記実際の制御信号による前記主スィツチのォ ン時刻を遅延制御することにより前記実際の制御信号を前記理想制御信号に近づける ように制御する遅延制御手段とを備えることを特徴とする。
請求項 2の発明は、 トランスの 1次卷線に直列に接続された主スィツチをオン Zォ フさせることにより トランスの 2次卷線の電圧を整流平滑して直流出力を得る直流変 換装置であって、 前記主スィツチの電圧が減少していくときの前記主スィツチの最小 電圧を検出するボトム検出手段と、 このボトム検出手段の出力に基づき前記主スイツ チの最小電圧の時刻で前記主スィッチをオンさせる理想制御信号を生成する制御信号 生成手段と、 この制御信号生成手段で生成された前記理想制御信号と前記主スィッチ をオンさせた実際の制御信号との誤差出力を算出する誤差算出手段と、 この誤差算出 手段の誤差出力に基づき前記実際の制御信号による前記主スィツチのオン時刻を遅延 制御することにより前記実際の制御信号を前記理想制御信号に近づけるように制御す る遅延制御手段とを備えることを特徴とする。
請求項 3の発明は、 請求項 1又は請求項 2記載の直流変換装置において、 前記誤差 算出手段の 差出力を積分する積分手段を有し、 前記遅延制御手段は、 前記積分手段 の積分出力に基づき前記実際の制御信号のオン時刻を遅延制御することにより前記実 際の制御信号を前記理想制御信号に近づけるように制御することを特徴とする。
請求項 4の発明では、請求項 3記載の直流変換装置において、前記遅延制御手段は、 抵抗に直列に接続された遅延甩コンデンサの充電時間により、 制御手段からの前記主 スィツチをオンさせる信号を所定時間だけ遅延させる遅延部と、 前記積分手段の積分 出力と基準電圧との差電圧を前記遅延用コンデンサに印加することにより、 前記差電 圧に応じて前記所定の遅延時間を短くさせる可変遅延部とを有し、 前記遅延用コンデ ンサの電圧に基づき前記実際の制御信号を前記主スィツチの制御端子に印加すること を特徴とする。
請求項 5の発明は、 請求項 1乃至請求項 4のいずれか 1項記載の直流変換装置にお いて、 前記トランスの 1次卷線と前記主スィッチとからなる直列回路の両端には、 直 流電源又は交流電源の交流電] £を整流して整流電圧を得る整流電圧部が接続されてい ることを特徴とする。 図面の簡単な説明
図 1は、 従来の直流変換装置の一例を示す回路図である。
図 2は、 従来の直流変換装置の各部の信号のタイミングチャートである。
図 3は、 第 1の実施の形態に係る直流変換装置を示す回路構成図である。
図 4は、 第 1の実施の形態に係る直流変換装置における理想ゲート信号と実際のゲ 一ト信号との誤差がなくなった定常時の各部の信号のタイミングチャートである。 図 5は、 第 1の実施の形態に係る直流変換装置における理想グート信号と実際のゲ 一ト信号との誤差によ.り実際のゲート信号が理想ゲート信号に近づく過渡状態時の各 部の信号のタイミングチヤ一トである。
'図 6は、 第 2の実施の形態に係る直流変換装置を示す回路構成図である。
図 7は、 第 2の実施の形態に係る直流変換装置内の理想ゲート信号生成 Ht路である
D型.フリップフ口ップの真理値表を示す図である。
図 8は、 第 3の実施の形態に係る直流変換装置を示す回路構成図である。
図 9は、 第 3の実施の形態に係る直流変換装置における理想ゲート信号と実際のゲ 一ト信号との誤差により実際のゲート信号が理想ゲート信号に近づく過渡状態時の各 部の信号のタイミングチャートである。 発明を実施するための最良の形態
以下、 本努明に係る直流変換装置の実施の形態を図面を参照して詳細に説明する。 (第 1の実施の形態) .
図 3は第 1の実施の形態に係る直流変換装置の回路構成図である。 図 3に示す直流 変換装置において、 主スィッチ Q 1及び捕助スィッチ Q 2は、 制御回路 1 1の PWM 制御により交互にオン Zオフするようになっている。 制御回路 1 1は、 負荷 3 0の出 力電圧に基づき、 主スィツチ Q をオン/オフ制御するためのパルスからなる制御信 号を生成するとともに、 出力電圧が所定の電圧となるようにその制御信号のデューテ ィ比を制御する。
さらに、 直流変換装置は、 インバータ 1 2、 ボトム検出回路 1 3、 第 1ディレー回 路 1 4、第 2ディレー回路 1 5、 ローサイドドライバ 1 6、ハイサイドドライバ 1 7、 理想ゲート信号生成回路 2 1、 比較回路 2 2、 積分回路 2 3を備えている。
インバータ 1 2は、 制御回路 1 1からの主スィッチ Q 1用の Q 1制御信号 Q 1 cを反 転して第 2ディレー回路 1 5に出力する。'ボトム検出回路 1 3は、 捕助スィッチ Q 2 がオフした後に主スィッチ Q 1の最小電圧 (以下、 ボトム検出信号 B t mと称する。) を検出する。 理想ゲート信号生成回路 2 1は、 ボトム検出回路 1 3からのボトム検出 信号 B t mと制御回路 1 1からの Q 1制御信号 Q 1 cとに基づき理想ゲート信号 I G sを生成する。
比較回路 2 2は、 理想ゲート信号生成回路 2 1からの理想ゲ ト信号 I G sと主ス イッチ Q 1をドライブするための実際の Q 1ゲート信号 Q l gとを比較して理想グー ト信号 I G sと実際の Q 1ゲート信号 Q l gとの誤差出力 C o pを算出する。 積分回 路 2 3は、比較回路 2 2からの誤差出力 C o pを積分して積分出力 I n tを出力する。 第 1ディレー回路 1 4は、 本発明の遅延制御手段に対応し、 積分回路 2 3の積分出 力 I n tと制御回路 1 1の Q 1制御信号 Q 1 cとを入力し、 積分回路 2 3 らの積分 出力 I n tの値に応じて、 Q 1制御信号 Q 1 cの立上り時刻から Q 1ゲート信号 Q 1 gの立上り時刻までの遅延時間を短くするように制御する。 即ち、 第 1ディレー回路 1 4は、 実際の Q 1ゲート信号 Q 1 gの立ち上がり時刻 (オン時刻) を遅延制御する ことにより実際の Q 1ゲート信号 Q 1 gを理想ゲート信号 I G sに近づけるように制 御する。
ローサイドドライバ 1 6は、 第 1ディレー回路 1 4からの Q 1ゲート信号 Q l gを 主スィツチ Q 1のゲートに印加して主スィツチ Q 1を駆動する。 第 2ディレー回路 1 5は、 インパータ 1 2で反転した補助スィッチ Q 2用の Q 2制御信号 Q 2 cの立上り タイミングを所定時間だけ遅延させた Q 2ゲート信号 Q 2 gを生成してハイサイドド ライバ 1 7に出力する。 ハイサイドドライバ 1 7は、 第 2ディレー回路 1 5からの Q 2ゲート信号 Q 2 gを補助スィツチ Q 2のゲートに印加して補助スィッチ Q 2を駆動 する。
なお、 図 3において、 図 1に示す構成部分と同一部分は同一符号を付し、 その説明 は省略する。 ■ - 次に、 このように構成された直流変換装置の動作を図 4及び図 5に示すタイミング チャートを参照しながら説明する。 図 4は第 1の実施の形態に係る直流変換装置にお ける理想ゲート信号と実際のゲート信号との誤差がなくなった定常時の各部の信号の タイミングチャートである。 図 5は第 1の実施の形態に係る直流変換装置における理 想ゲート信号と実際のゲート信号との誤差により実際のゲート信号が理想ゲート信号 に近づく過渡状態時の各部の信号のタイミングチャートである。 なお、 図 4及び図 5 では、 主スィッチ Q 1の両端間の電圧 Q 1 Vを示している。
まず、 時刻 t 1において、 制御回路 1 1からの Q 1制御信号 Q 1 cが Hレベルにな ると、 Q 2制御信号 Q 2 cが Lレベルになる。 このため、 Q 2ゲート信号 Q 2 gが L レベルになるため、 補助スィッチ Q 2がオフする。 また、 ボトム検出信号 B t mが時 刻 t 1において Hレベルとなる。
そして、 捕助スィッチ Q 2がオフすると、 主スィッチ Q 1の電圧 Q 1 Vが減少して いく。 時刻 t 2において、 ボトム検出回路 1 3により電圧 Q l vの最小値 (ポトム) が検出される。 このとき、 ボトム検出回路 1 3からのボトム検出信号 B t mは Lレべ ルになる。
そして、 ボトム検出回路 1 3からのボトム検出信号 B t mの立下り時刻 t 2で Hレ ベルとなる理想ゲート信号 I G s力 理想ゲート信号生成回路 2 1により生成される。 さらに、 比較回路 2 2により、 理想ゲート信号 I G sと実際の Q 1ゲート信号 Q 1 g との誤差出力 C o pが算出される。 即ち、 誤差出力 C o pは、 図 5に示すように、 理 想ゲート信号 I G sの立上り時刻 (例えば、 時刻 t 2 ) と実際の Q 1ゲート信号 Q 1 gの立上り時刻 (例えば、 時刻 t 2 1 ) までのパルス幅を持つパルスからなる。
さらに、 比較回路 2 2からの誤差出力 C .o pは、 積分回路 2 3により積分されるた め、 積分出力 I n tは、 誤差出力 C o pの大きさに正比例した値となる。 次に、 第 1 ディレー回路 1 4は、 積分回路 2 3からの積分出力 I n tの値に応じて、 Q 1制御信 号 Q 1 cの立上り時刻から Q 1ゲート信号 Q 1 gの立上り時刻までの遅延時間を短く するように制御する。 例えば、 時刻 t 2 時刻 t 2 1では、 積分出力 I n tが比較的 大きいので、 Q 1制御信号 Q l cの立上り時刻 t 1から Q 1ゲート信号 Q l gの立上 り時刻 t 2 1までの遅延時間 D T 1を短くするように制御するので、 次の周期のタイ ミングでは、 Q 1制御信号 Q 1 cの立上り時刻 t 5力 ら Q 1ゲート信号 Q 1 gの立上 り時刻 t 61までの遅延時間 D T 2となる。
さらに、 その次のタイミングでは、 Q1制御信号 Ql cの立上り時刻 t 9から Q1ゲ 一ト信号 Q 1 gの立上り時刻 t 101までの遅延時間 DT 3となる。'即ち、 実際の Q 1ゲート信号 Q 1 gの立ち上がり時刻 (オン時刻) を遅延制御することにより実際の Q 1ゲート信号 Q 1 gが理想ゲート信号 I G sに近づけるようになる。 また、 実際の Q1ゲート信号 Ql gと理想ゲート信号 I Gsとの差がなくなった場合には、 図 4に 示すようなタイミングチャートになる。
次に、 時刻 t 21において、 Q1ゲート信号 Ql gがローサイドドライバ 16を介 して主スィツチ Q 1のゲートに印加されるため、 主スィツチ Q 1がオンする。 即ち、 主スィツチ Q 1のボトム電圧スィツチ又はゼロボルトスィツチが達成できる。
主スィツチ Q 1がオンすると、 直流電源 V i nからトランス Tの 1次卷線 P 1を介 して主スィッチ Q 1に電流が流れる。 このとき、 S l, D 10, L 10' CI O' S 1と電流が流れる。
次に、 時刻 t 3において、 Q 1制御信号 Q 1 cにより、 主スィッチ Q1をオフさせ ると、 トランス Tの 1次卷線 P 1と、 トランス Tの 1次 2次巻線間のリーケージイン ダクタンスに蓄えられたエネルギーにより主スィツチ Q 1に有する寄生コンデンサ (図示せず) が充電され電圧共振が形成されて、 主スィツチ Q 1の電圧 Q 1 Vが時刻 t 3〜時刻 t 4まで上昇する。 また、 L 10, C I O' D l l, L 10で電流が流れ て、 負荷 R 30に電流を供給する。
また、 インバータ 12で反転した補助スィッチ Q 2用の Q 2制御信号 Q 2 cの立上 り時刻を所定時間だけ遅延させた Q 2ゲート信号 Q 2 gが、 第 2ディレー回路 15に より生成される。 (32ゲート信号<32 は、 時刻 t 4において、 ハイサイドドライバ 17を介して補助スィッチ Q 2のゲートに印加されて、 捕助スイッチ Q 2をオンさせ る。 このため、 トランス丁の 1次卷線 P 1に蓄えられたエネルギーがコンデンサ C 2 に供給され、 コンデンサ C 2が充電されていく。 次に、 コンデンサ C 2に蓄えられこ 7903
10 エネノレギ一は、 C2, Q 2' Ρ C 2に流れる。
このように、 第 1の実施の形態に係る直流変換装置によれば、 実際の Q1ゲート信 号 Q 1 gと理想グート信号 I G sの誤差を積分し、 実際の Q 1ゲート信号 Q 1 g'を理 想グート信号 I G sに近づけるように制御を行うことにより、 ボトム検出回路 13の 誤差や外乱による検出点の乱れによ'る動作の不安定な点を改善し、 安定な動作を得る ことができる。 また、 ボトム検出から Q 1ゲート信号 Q 1 gを生成するまでの遅れの 影響をなくすことができるので、 主スィッチ Q1を高速でオンさせる必要がなく、 ス ィツチングノィズを低減できる。 (第 2の実施の形態)
図 6は第 2の実施の形態に係る直流変換装置の回路構成図である。 図 6に示す第 2 の実施の形態に係る直流変換装置は、 第 1の実施の形態に係る直流変換装置の具体的 な回路例である。
図 6に示すボトム検出回路 13において、 トランジスタ Q 3のベースには、 ダイォ 一ド D 1のカソードと抵抗 R 1の一端と抵抗 R 10の一端とが接続され、 トランジス タ Q 3のエミッタはダイォード D 1のアノードに接続されると共に接地されている。 トランジスタ Q 3のコレクタには抵抗 R 2の一端が接続され、 抵抗 R 1の他端及び抵 抗 R2の他端は、 電源 V c cに接続されている。 抵抗 R10の他端は、 コンデンサ C 1を介して主スィツチ Q 1のドレインに接続されている。
理想グート信号生成回路 21は、 ィンバータ 211と、 ィンバータ 212と、 D型 フリップフロップ (DFF) 213とを有している。 インバータ 211は、 トランジ スタ Q 3のコレクタからのボトム検出信号 B tmを反転して DFF 213のクロック 端子 CLに出力する。 インバータ 212は、 制御回路 11からの Q1制御信号 Q l c を反転して DFF 213のリセット端子 Rに出力する。 DFF 213の端子 Dには制 御回路 11からの Q 1制御信号 Q 1 cが入力され、 セット端子 Sは接地されている。 端子 Qからの DFF出力は理想ゲート信号 I G sとして比較回路 22に出力される。 DF F 213の真理値表を図 7に示す。
比較回路 22は、 排他的論理和 (XOR) 221からなり、 この XOR221は、 DFF 213からの DFF出力と主スィツチ Q 1に印加される実際の Q 1ゲート信号 Q 1 gとの排他的論理和をとり、 その XOR出力を誤差出力 C o pとして積分回路 2 3に出力する。
積分回路 23は、 抵抗 R 3とコンデンサ C 3とが直列接続されてなり、 抵抗 R3の 一端が XOR 221の出力に接続され、 コンデンサ C 3の一端が接地され、 コンデン サ C 3と抵抗 R3との接続点から積分出力 I n tが第 1ディレー回路 14の誤差増幅 器 141の非反転端子 +に出力される。
第 1ディレー回路 14において、 誤差増幅器 141の反転端子一には基準電源 E r が接続され、 誤差増幅器 141の出力端子は、 抵抗 R 4を介してダイオード D 3のァ ノードに接続される。 ダイオード D 3の力ソードは、 抵抗 R 5の一端及びコンデンサ C4の一端に接続され、 抵抗 R 5の他端は電源 V c cに接続され、 コンデンサ C4の 他端は接地されている。 制御回路 11の出力は、 バッファ 142を介してダイォード D 2のカソードに接続され、 ダイオード D2のアノードはコンデンサ C4の一端に接 続される。 抵抗 R 5とコンデンサ C 4との接続点はローサイド、ドライバ 16を介して 主スィツチ Q 1のゲート及び XOR 221の入力端子に接続される。
第 2ディレー回路 15において、 インバータ 12の出力はバッファ 151を介して ダイオード D 4の力ソードに接続され、 ダイオード D 4のアノードはコンデンサ C 5 の一端及ぴ抵抗 R 6の一端に接続され、 抵抗 R 6の他端は電源 Vc cに接続され、 コ ンデンサ C 5の他端は接地されている。 抵抗 R6とコンデンサ C 5との接続点はハイ サイドドライバ 17を介して補助スィッチ Q 2のゲートに接続される。
次に、 このように構成された第 2の実施の形態に係る直流変換装置の動作を説明す る。 '
まず、 時刻 t 1において、 制御回路 11からの Q 1制御信号 Q 1 cが Hレベルにな ると、 Q 2制御信号 Q 2 cが Lレベルになる。 このため、 <32ゲート信号<32 §が レベルになるため、 捕助スィッチ Q 2がオフする。
そして、 補助スィッチ Q 2がオフすると、 時刻 t 1〜時刻 t 2において、 主スイツ チ Q 1の電圧 Q 1 Vが減少していく。 このとき、 ボトム検出回路 13では、 Dl, R 10, C 1' P l, V i n' GNDと.電流が流れて、 トランジスタ Q 3がオフする。 このため、 トランジスタ Q 3のコレクタから Hレベルのボトム検出信号 B tmが理想 ゲート信号生成回路 21内のインパータ 211に出力され、 このボトム検出信号 B t mは、 インバータ 211で反転されて Lレベルとなり、 DF F 213のクロック端子 CLに入力される。 また、 DFF 213のリセット端子 Rには Lレベルが入力され、 DF F 213の端子 Dには Hレベルが入力される。 このため、 DF F 213の端子 Q からは Lレベルの理想ゲート信号 I G sが出力される。
XOR 221は、 主スィツチ Q 1.に印加される Lレベルの Q 1ゲート信号 Q 1 gと DFF 213の端子 Qからの Lレベルの理想ゲート信号 I G sとの排他的論理和をと り、 Lレベルの誤差出力 Co pを積分回路 23の抵抗 R 3の一端に出力する。
次に、 コンデンサ C 1の放電が終了し、時刻 t 2において、電圧 Q 1 Vが最小値(ポ トム) となると、 V i n' P 1, C 1, R I O' Q 3と電流が流れて、 トランジスタ Q 3がオンする。 このため、 ボトム検出回路 13により電圧 Ql Vの最小値 (ボトム) が検出される。 このとき、 トランジスタ Q 3のコレクタから Lレベルのポトム検出信 号 B t mが理想ゲート信号生成回路 21内のインパータ 211に出力され、 このポト ム検出信号 B tmは、 インパータ 211で反転されて、 Hレベルが DFF 213のク ロック端子 CLに入力される。 このため、 DFF 213の端子 Qからは Hレベルの理 想ゲート信号 I G sが出力される。
従って、 時刻 t 2〜時刻 t 21まで、 XOR 221は、 主スィツチ Q 1に印加され る Lレベルの Q 1ゲート信号 Q l gと DFF 213の端子 Qからの Hレベルの理想ゲ ート信号 I G sとの排他的論理和をとり、 Hレベルの誤差出力 Co pを積分回路 23 の抵抗 R 3の一端に出力する。 このため、 抵抗 R 3とコンデンサ C 3との接続点から の積分出力 I n tは、 高い電圧となって、 誤差増幅器 14: Lの非反転端子 +に入力さ れるため、 誤差増幅器 1 4 1の出力からの積分出力の値に応じた電圧が得られる。 こ のため、 この電圧により、 R 4, D 3, C 4と電流が流れる。 即ち、 コンデンサ C 4 には、 抵抗 R 5からの電流とダイォード D 3からの電流との合計電流が流れるので、 コンデンサ C 4の充電時間が短くなる。
つまり、 積 回路 2 3からの積分出力 I n tの値に応じて、.コンデンサ C 4の充電 時間が短くなることで、 Q 1制御信号 Q 1 cの立上り時刻から Q 1ゲート信号 Q 1 g の立上り時刻までの遅延時間を短くすることができる。 従って、 図 5のタイミングチ ヤートで既に説明したように、 実際の Q 1ゲート信号 Q l gの立ち上がり時刻 (オン 時刻) を遅延制御することにより実際の Q 1ゲート信号 Q 1 gが理想ゲート信号 I G sに近づけるようになる。
次に、 時刻 t 2 1において、 Q 1ゲート信号 Q 1 gがローサイドドライノ 1 6を介 して主スィツチ Q 1のゲートに印加されるため、 主スィツチ Q 1がオンする。 即ち、 ' 主スィツチ Q 1のボトム電圧スィツチ又はゼロポルトスィツチが達成できる。
主スィツチ Q 1がオンすると、 直流電源 V i nからトランス Tの 1次卷線 P 1を介 して主スィツチ Q 1に電流が流れる。 このとき、 S 1, D 1 0, L 1 0, C 1 0, S 1と電流が流れる。
次に、 時刻 t 3において、 Q 1制御信号 Q 1 cにより、 主スィツチ Q 1をオフさせ ると、 トランス Tの 1次卷線 P 1と、 トランス Tの 1次 2次卷線間のリーケージイン ダクタンスに蓄えられたエネルギーにより主スィツチ Q 1に有する寄生コンデンサ (図示せず) が充電され電圧共振が形成されて、 主スィッチ Q 1の電圧 Q 1 Vが時刻 t 3〜時刻 t 4まで上昇する。 また、 L 1 0, C I O ' D l l, L 1 0で電流が流れ て、 負荷 R 3 0に電流を供給する。
また、 Hレベルの Q 2制御信号 Q 2 cは、 バッファ 1 5 1を介してダイォード D 4 の力ソードに入力されるため、 ダイ ード D 4が逆バイアス状態となる。 このため、 電源 V c cから抵抗 R 6を介してコンデンサ C 5に電流が流れて、 コンデンサ C 5が 充電されていく。 即ち、 R 6と C 5との時定数で決定される遅延時間だけ立上り時刻 を遅延させた Q 2ゲート信号 Q 2 gが、 第 2ディレー回路 1 5により生成される。 そして、 Q 2ゲート信号 Q 2 gは、 時刻 t 4において、 ハイサイドドライバ 1 7を 介して補助スィッチ Q 2のゲートに印加されて、 補助スィッチ Q 2をオンさせる。 こ のため、 トランス Tの 1次卷線 P 1に蓄えられたエネルギーがコンデンサ C 2に供給 され、 コンデンサ C 2が充電されていく。 次に、 コンデンサ C 2に蓄えられたェネル ギ一は、 C 2, Q 2, P 1, C 2に流れる。
このように、 第 2の実施の形態に係る直流変換装置においても、 第 1の実施の形態 に係る直流変換装置の効果と同様な効果が得られる。 (第 3の実施の形態)
図 8は第 3の実施の形態に係る直流変換装置の回路構成図である。 図 8に示す第 3 の実施の形態に係る直流変換装置は、 主スィツチをオン Zオフさせることにより直流 出力を得るもので、図 3に示す第 1の実施の形態に係る直流変換装置の構成に対して、 補助スィッチ Q 2、 インバータ 1 2、 第 2ディレー回路 1 5及びハイサイドドライバ 1 7、 コンデンサ C 2、 ダイオード D 1 1、 リアタトル L 1 0を削除したことを特徴 とする。また、 トランス Tの 1次卷線 P 1と 2次卷線 S 1とは逆相に卷回されている。 図 8に示すその他の構成は、 図 3に示す構成部分と同一構成であり、 同一部分には 同一符号を付して、 その説明は省略する。
次に、 このように構成された第 3の実施の形態に係る直流変換装置の動作を図 9に 示すタイミングチャートを参照しながら説明する。
図 9に示すタイミングチャートからわかるように、 概略的には、 捕助スィッチ Q 2 に関連する部分を除けば、 図 5に示すタイミングチヤ一トと同様である。
時刻 t 3において、 主スィッチ Q 1は、 Q 1制御信号によりオフする。 このとき、 トランス Tの 1次卷線 P 1に誘起された励磁エネルギーにより、 '主スィッチ Q 1に有 する寄生コンデンサ (図示せず) が充電され電圧共振が形成されて主スィッチ Q 1の 電圧 Q 1 Vが時刻 t 3〜時刻 t 4まで上昇する。 . また、 S l, D 1 0, C I O ' S 1で 2次側にエネルギーを伝送する。 トランス T に誘起されたエネルギーが S 1, D 1 0 ' C 1 0, S Iで放出されると (トランス T がリセットされると)、 主スィッチ Q 1の電圧 Q l Vが減少していく。
このように、 第 3の実施の形態に係る直流変換装置においても、 第 1の実施の形態 に係る直流変換装置の効果と同様な効果が得られる。
なお、 第 1乃至第 2の実施の形態では、 トランス Tの 1次卷線 P 1の両端に、 補助 スィツチ Q 2とコンデンサ C 2とからなる直列回路を接続したが、 例えば、 この直列 回路は、 主スィッチ Q 1の両端に接続しても良い。
また、 第 1乃至第 3の実施の形態では、 トランス Tの 1次卷線 P 1と主スィッチ Q 1とからなる直列回路に、 直流電源 V i nを接続したが、 例えば、 この直列回路に、 交流電源の交流電圧を整流して整流電圧を得る整流電圧部を接続しても良い。
また、 第 1乃至第 3の実施の形態では、 主スィッチ Q 1に寄生コンデンサのみを有 していたが、 主スィツチ Q 1の両端にさらにコンデンサを接続しても良い。 産業上の利用可能性
本発明によれば、 ボトム検出回路の誤差や外乱による検出点の乱れによる動作の不 安定な点を改善し、 安定な動作を得ることができる。 また、 ボトム検出から主スイツ チをオンさせるまでの遅れの影響をなくすことができるので、 主スィツチを高速でォ ンさせる必要がなく、 スィツチングノイズを低減できる。

Claims

請求の範囲
1 . トランスの 1次卷線に直列に接続された主スィッチとトランスの 1次卷線の両 端又は主スィツチの両端に接続され且つコンデンサ及び補助スィツチからなる直列回 路の捕助スィツチとを交互にオン/オフさせることにより トランスの 2次卷線の電圧 を整流平滑して直流出力を得る直流変換装置であって、
前記捕助スィツチがオフした後に前記主スィツチの最小電圧を検出するボトム検出 手段と、
このボトム検出手段の出力に基づき前記主スィツチの最小電圧の時刻で前記主スィ ツチをオンさせる理想制御信号を生成する制御信号生成手段と、
この制御信号生成手段で生成された前記理想制御信号と前記主スィツチをオンさせ た実際の制御信号との誤差出力を算出する誤差算出手段と、
この誤差算出手段の誤差出力に基づき前記実際の制御信号による前記主スィツチの オン時刻を遅延制御することにより前記実際の制御信号を前記理想制御信号に近づけ るように制御する遅延制御手段と、
を備えることを特徴とする直流変換装置。
2 . トランスの 1次卷線に直列に接続された主スィッチをオン/オフさせることに より トランスの 2次卷線の電圧を整流平滑して直流出力を得る直流変換装置であつて、 前記主スィツチの電圧が減少していくときの前記主スィッチの最小電圧を検出する ボトム検出手段と、
このボトム検出手段の出力に基づき前記主スィツチの最小電圧の時刻で前記主スィ ツチをオンさせる理想制御信号を生成する制御信号生成手段と、
この制御信号生成手段で生成された前記理想制御信号と前記主スイッチをオンさせ た実際の制御信号との誤差出力を算出する誤差算出手段と、
この誤差算出手段の誤差出力に基づき前記実際の制御信号による前記主スィッチの オン時刻を遅延制御することにより前記実際の制御信号を前記理想制御信号に近づけ るように制御する遅延制御手段と、
を備えることを特徴とする直流変換装置。 ' .
3 . 前記誤差算出手段の誤差出力を積分する積分手段を有し、
前記遅延制御手段は、 前記積分手段の積分出力に基づき前記実際の制御信号のオン 時刻を遅延制御することにより前記実際の制御信号を前記理想制御信号に近づけるよ うに制御することを特徴とする請求項 1又は請求項 2記載の直流変換装置。
4 . 前記遅延制御手段は、
抵抗に直列に接続された遅延用コンデンサの充電時間により、 制御手段からの前記 主スィッチをオンさせる信号を所定時間だけ遅延させる遅延部と、
前記積分丰段の積分出力と基準電圧との差電圧を前記遅延用コンデンサに印加する ことにより、 前記差電圧に応じて前記所定の遅延時間を短くさせる可変遅延部とを有 し、
前記遅延用コンデンサの電圧に基づき前記実際の制御信号を前記主スィツチの制御 端子に印加することを特徴とする請求項 3記載の直流変換装置。
5 . 前記トランスの 1次卷線と前記主スィッチとからなる直列回路の両端には、 直 流電源又は交流電源の交流電圧を整流して整流電圧を得る整流電圧部が接続されてい ることを特徴とする請求項 1乃至請求項 4のいずれか 1項記載の直流変換装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006262566A (ja) * 2005-03-15 2006-09-28 Sanken Electric Co Ltd 直流変換装置
JP2007312531A (ja) * 2006-05-19 2007-11-29 Cosel Co Ltd スイッチング電源用制御回路
JP2012034549A (ja) * 2010-08-03 2012-02-16 Toyota Industries Corp アクティブクランプ型dcdcコンバータ

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7158393B2 (en) * 2005-03-11 2007-01-02 Soft Switching Technologies Corporation Power conversion and voltage sag correction with regenerative loads
JP4867500B2 (ja) * 2006-06-29 2012-02-01 富士電機株式会社 スイッチング電源装置
US8031492B2 (en) * 2007-06-14 2011-10-04 System General Corp. PWM controller for compensating a maximum output power of a power converter
DE102007058614A1 (de) * 2007-12-04 2009-06-10 R. Stahl Schaltgeräte GmbH Stromversorgungsanordnung mit Überwachung des Ausgangsstroms
JP5195836B2 (ja) * 2010-07-12 2013-05-15 株式会社デンソー ソフトスイッチング制御装置およびその製造方法
WO2012101822A1 (ja) * 2011-01-28 2012-08-02 ルネサスエレクトロニクス株式会社 コントローラ、および半導体システム
JP5857489B2 (ja) * 2011-07-15 2016-02-10 サンケン電気株式会社 共振コンバータ
DE102012010691B4 (de) 2012-05-30 2022-12-01 Tridonic Gmbh & Co Kg Leistungsfaktorkorrekturschaltung, Betriebsgerät für ein Leuchtmittel und Verfahren zum Steuern einer Leistungsfaktorkorrekturschaltung
US9647562B2 (en) * 2014-02-26 2017-05-09 Infineon Technologies Austria Ag Power conversion with switch turn-off delay time compensation
EP3454472B1 (en) * 2016-05-04 2021-02-24 Closed-up Joint-Stock Company Drive Device for generating a high pulse voltage
US10116294B1 (en) * 2017-04-26 2018-10-30 Texas Instruments Incorporated High-resolution FET VDS zero-volt-crossing timing detection scheme in a wireless power transfer system
TWI751659B (zh) * 2020-08-25 2022-01-01 宏碁股份有限公司 延長開關壽命之電源供應器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09182429A (ja) * 1995-12-25 1997-07-11 Origin Electric Co Ltd 共振形フォワードコンバータ
JP2000092829A (ja) * 1998-09-07 2000-03-31 Hitachi Ltd スイッチング電源回路
JP2002199719A (ja) * 2000-12-26 2002-07-12 Densei Lambda Kk 複合共振型スイッチング電源装置
JP2002345240A (ja) * 2001-03-16 2002-11-29 Yokogawa Electric Corp スイッチングコンバータ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126931A (en) * 1990-09-07 1992-06-30 Itt Corporation Fixed frequency single ended forward converter switching at zero voltage
JP3379556B2 (ja) 1993-12-30 2003-02-24 サンケン電気株式会社 スイッチング素子を有する回路装置
US5570278A (en) * 1994-02-25 1996-10-29 Astec International, Ltd. Clamped continuous flyback power converter
US5745358A (en) * 1996-05-01 1998-04-28 Compaq Computer Corporation Variable-frequency converter with constant programmed delay
US5841643A (en) * 1997-10-01 1998-11-24 Linear Technology Corporation Method and apparatus for isolated flyback regulator control and load compensation
US6466462B2 (en) * 2000-10-31 2002-10-15 Yokogawa Electric Corporation DC/DC converter having a control circuit to reduce losses at light loads
CN1478318A (zh) * 2000-11-11 2004-02-25 ������������ʽ���� 功率变换器
US6404654B1 (en) * 2001-06-26 2002-06-11 Jue Wang Self-oscillation type resonant flyback converter utilizing charge stored effect of the P-N diode
DE10229633A1 (de) * 2002-07-02 2004-01-29 Patent-Treuhand-Gesellschaft für elektrische Glühlampen mbH Ansteuerung für einen Halbbrückenwechselrichter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09182429A (ja) * 1995-12-25 1997-07-11 Origin Electric Co Ltd 共振形フォワードコンバータ
JP2000092829A (ja) * 1998-09-07 2000-03-31 Hitachi Ltd スイッチング電源回路
JP2002199719A (ja) * 2000-12-26 2002-07-12 Densei Lambda Kk 複合共振型スイッチング電源装置
JP2002345240A (ja) * 2001-03-16 2002-11-29 Yokogawa Electric Corp スイッチングコンバータ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1555742A4 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006262566A (ja) * 2005-03-15 2006-09-28 Sanken Electric Co Ltd 直流変換装置
JP4701763B2 (ja) * 2005-03-15 2011-06-15 サンケン電気株式会社 直流変換装置
JP2007312531A (ja) * 2006-05-19 2007-11-29 Cosel Co Ltd スイッチング電源用制御回路
JP2012034549A (ja) * 2010-08-03 2012-02-16 Toyota Industries Corp アクティブクランプ型dcdcコンバータ

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