JP2012034549A - アクティブクランプ型ｄｃｄｃコンバータ - Google Patents

Abstract

【課題】最大出力電圧の低下やコスト及び回路規模の増大を抑えつつ、メインスイッチング素子がオンする際の損失を抑えることが可能なアクティブクランプ型ＤＣＤＣコンバータを提供することを目的とする。
【解決手段】リセットスイッチング素子６１がオフする直前にメインスイッチング素子５１にかかる電圧Ｖｍｏｓに基づいて、リセットスイッチング素子６１がオフしてからメインスイッチング素５１子がオンするまでのデッドタイムＡを調整する。
【選択図】図１

Description

本発明は、アクティブクランプ型ＤＣＤＣコンバータに関する。

図５は、既存のアクティブクランプ型ＤＣＤＣコンバータを示す図である。
図５に示すアクティブクランプ型ＤＣＤＣコンバータ５０において、メインスイッチング素子（ＭＯＳＦＥＴ）５１がオンすると、直流電源５２からコンデンサ５３を介してトランス５４の１次側コイルへ励磁電流が流れ、トランス５４に生じる起電力によってダイオード５６に電流が流れる。そして、ダイオード５６に流れる電流がダイオード５５、５６からなる整流回路５７やインダクタ５８及びコンデンサ５９からなる平滑回路６０を介して直流電力として負荷側へ出力される。また、メインスイッチング素子５１がオフすると、インダクタ５８に生じる起電力によってダイオード５５に電流が流れる。そして、ダイオード５５に流れる電流が平滑回路６０を介して直流電力として負荷側へ出力される。このように、メインスイッチング素子５１のオン、オフが繰り返されることにより、直流電源５２からトランス５４を介して一定の直流電圧が出力されるＤＣＤＣコンバータの構成は一般的である（例えば、特許文献１参照）。

また、アクティブクランプ型ＤＣＤＣコンバータ５０において、メインスイッチング素子５１がオンからオフになると、トランス５４の１次側コイルに流れる励磁電流がリセットスイッチング素子（ＭＯＳＦＥＴ）６１の寄生ダイオードを介してコンデンサ６２へ流れてコンデンサ６２が充電され、トランス５４の１次側コイルに流れる励磁電流が減少する。その後、リセットスイッチング素子６１がオンすると、コンデンサ６２に蓄積されたエネルギーがトランス５４の１次側コイルに放出されて励磁電流がさらに減少し、トランス５４の磁化がリセットされる。このように、アクティブクランプ型ＤＣＤＣコンバータ５０では、リセットスイッチング素子６１とコンデンサ６２とからなるアクティブクランプ回路によりトランス５４の磁化のリセットが行われる。

また、アクティブクランプ型ＤＣＤＣコンバータ５０では、メインスイッチング素子５１がオフしてリセットスイッチング素子６１の寄生ダイオードに励磁電流が流れているときに、リセットスイッチング素子６１がオンするため、リセットスイッチング素子６１がオンする際に生じる損失を低減することができる。また、図６に示すように、リセットスイッチング素子６１がオフしてメインスイッチング素子５１にかかる電圧がゼロまで低下したとき、メインスイッチング素子５１をオンさせることにより、メインスイッチング素子５１がオンする際に生じる損失も低減することができる。

しかしながら、リセットスイッチング素子６１がオフしてからメインスイッチング素子５１にかかる電圧がゼロまで低下するまでの電圧低下時間はアクティブクランプ型ＤＣＤＣコンバータ５０の入力電圧ＶＬや出力電圧Ｖｏの変動に伴って変化してしまうため、メインスイッチング素子５１にかかる電圧がゼロに低下したときにメインスイッチング素子５１をオンさせるタイミングを特定することが難しい。例えば、図７（ａ）に示すように、電圧低下時間と入力電圧ＶＬとの相関がはっきりしていない。また、図７（ｂ）に示すように、電圧低下時間と出力電圧Ｖｏとの相関もはっきりしていない。このように、アクティブクランプ型ＤＣＤＣコンバータ５０では、メインスイッチング素子５１にかかる電圧がゼロのときにメインスイッチング素子５１をオンさせることが難しく、メインスイッチング素子がオンする際の損失を抑え難いという懸念があった。

そこで、トランス５４の１次側コイルの漏れインダクタンスを大きくしてメインスイッチング素子５１にかかる電圧がゼロに低下している期間を延ばすことにより、メインスイッチング素子５１にかかる電圧がゼロのときにメインスイッチング素子５１をオンさせ易くすることが考えられる。

特開２００５−２４５０９７号公報

しかしながら、トランス５４の１次側コイルの漏れインダクタンスを大きくしてしまうと、トランス５４の１次側コイルから２次側コイルに伝わる期間が減少し、アクティブクランプ型ＤＣＤＣコンバータ５０の最大出力電圧が低下してしまう。また、トランス５４の１次側コイルを大きくする必要があり、その分コストや回路規模が増加してしまう。

そこで、本発明では、最大出力電圧の低下やコスト及び回路規模の増大を抑えつつ、メインスイッチング素子がオンする際の損失を抑えることが可能なアクティブクランプ型ＤＣＤＣコンバータを提供することを目的とする。

本発明のアクティブクランプ型ＤＣＤＣコンバータは、トランスと、前記トランスの１次側コイルに直列に接続され、前記１次側コイルとともに直流電源に並列に接続されるメインスイッチング素子と、リセット用コンデンサと、前記リセット用コンデンサに直列に接続され、前記リセット用コンデンサとともに前記１次側コイルに並列接続されるリセットスイッチング素子と、前記トランスの２次側コイルに接続される整流回路と、前記整流回路に接続される平滑回路と、前記メインスイッチング素子をオンさせているときに前記リセットスイッチング素子をオフさせ、前記メインスイッチング素子をオフさせているときに前記リセットスイッチング素子をオンさせるとともに、前記平滑回路から出力される直流電圧が一定に保たれるように前記メインスイッチング素子の駆動信号のデューティを制御する制御回路とを備え、前記制御回路は、前記メインスイッチング素子にかかる電圧に基づいて、前記リセットスイッチング素子がオフしてから前記メインスイッチング素子がオンするまでのデッドタイムを調整する。

リセットスイッチング素子がオフしてからメインスイッチング素子にかかる電圧がゼロまで低下するまでの電圧低下時間とメインスイッチング素子にかかる電圧とはほぼ比例関係にある。そのため、本発明のアクティブクランプ型ＤＣＤＣコンバータによれば、リセットスイッチング素子がオフしてメインスイッチング素子にかかる電圧がゼロに低下するタイミングにメインスイッチング素子がオンするように、リセットスイッチング素子がオフしてからメインスイッチング素子がオンするまでのデッドタイムを調整することができるので、メインスイッチング素子がオンする際に生じる損失を抑えることができる。また、トランスの１次側コイルのインダクタンスを大きくする必要がないため、最大出力電圧の低下やコスト及び回路規模の増大を抑えることができる。

また、前記制御回路は、前記リセットスイッチング素子がオフしてから前記メインスイッチング素子にかかる電圧がゼロに低下するまでの電圧低下時間と、前記リセットスイッチング素子がオフする直前に前記メインスイッチング素子にかかる電圧との対応関係を示すマップを備え、前記マップにより得られる電圧低下時間を、前記リセットスイッチング素子がオフしてから前記メインスイッチング素子がオンするまでのデッドタイムとするように構成してもよい。

また、前記整流回路は、前記トランスの２次側のグランドにアノードが接続され、前記２次側コイルの一方端にカソードが接続される第１のダイオードと、前記第１のダイオードのアノードにアノードが接続され、前記２次側コイルの他方端にカソードが接続される第２のダイオードとを備え、前記制御回路は、前記メインスイッチング素子がオンしているときの前記２次側コイルの一方端と前記グランドとの間の電圧と、前記メインスイッチング素子がオフしているときの前記２次側コイルの他方端と前記グランドとの間の電圧との加算値を、前記リセットスイッチング素子がオフする直前に前記メインスイッチング素子にかかる電圧とするように構成してもよい。

また、前記制御回路は、前記メインスイッチング素子がオンしているときの前記２次側コイルの一方端と前記グランドとの間の電圧が閾値以上になると、前記メインスイッチング素子及び前記リセットスイッチング素子の駆動を停止するように構成してもよい。

また、前記制御回路は、前記加算値が閾値以上になると、前記メインスイッチング素子の駆動信号のデューティを小さくするように構成してもよい。

本発明によれば、アクティブクランプ型ＤＣＤＣコンバータにおいて、最大出力電圧の低下やコスト及び回路規模の増加を抑えつつ、メインスイッチング素子がオンする際の損失を抑えることができる。

本発明の実施形態のアクティブクランプ型ＤＣＤＣコンバータを示す図である。 駆動信号Ｓｍ、Ｓｒ、電圧（ＶＡ−ＧＮＤ）、及び電圧（ＶＢ−ＧＮＤ）の一例を示す図である。 リセットスイッチング素子がオフしてからメインスイッチング素子がオンするまでのデッドタイムを調整する際の制御回路の動作を説明するためのフローチャートである。 リセットスイッチング素子がオフしてからメインスイッチング素子にかかる電圧がゼロに低下するまでの電圧低下時間とリセットスイッチング素子がオフする直前のメインスイッチング素子にかかる電圧Ｖｍｏｓとの対応関係を示す図である。 既存のアクティブクランプ型ＤＣＤＣコンバータを示す図である。 メインスイッチング素子にかかる電圧Ｖｍｏｓを示す図である。 （ａ）リセットスイッチング素子がオフしてからメインスイッチング素子にかかる電圧がゼロに低下するまでの電圧低下時間とアクティブクランプ型ＤＣＤコンバータの入力電圧ＶＬとの対応関係を示す図である。（ｂ）リセットスイッチング素子がオフしてからメインスイッチング素子にかかる電圧がゼロに低下するまでの電圧低下時間とアクティブクランプ型ＤＣＤＣコンバータの出力電圧Ｖｏとの対応関係を示す図である。

図１は、本発明の実施形態のアクティブクランプ型ＤＣＤＣコンバータを示す図である。なお、図５に示す既存のアクティブクランプ型ＤＣＤＣコンバータ５０と同じ構成には同じ符号を付している。

図１に示すアクティブクランプ型ＤＣＤＣコンバータ１は、コンデンサ５３と、トランス５４と、トランス５４の１次側コイルに直列に接続され、その１次側コイルとともに直流電源５２に並列に接続されるメインスイッチング素子５１と、コンデンサ６２（リセット用コンデンサ）と、コンデンサ６２に直列に接続され、そのコンデンサ６２とともに１次側コイルに並列接続されるリセットスイッチング素子６１と、整流回路５７と、平滑回路６０と、制御回路２と、Ａ点（トランス５４の２次側コイルの一方端）とトランス５４の２次側のグランド（ＧＮＤ）と間の電圧（ＶＡ−ＧＮＤ）を検出し、その検出した電圧（ＶＡ−ＧＮＤ）をアナログ値のまま制御回路２に出力する電圧検出回路３と、Ｂ点（トランス５４の２次側コイルの他方端）とトランス５４の２次側のグランドとの間の電圧（ＶＢ−ＧＮＤ）を検出し、その検出した電圧（ＶＢ−ＧＮＤ）をアナログ値のまま制御回路２に出力する電圧検出回路４とを備えて構成される。なお、メインスイッチング素子５１やリセットスイッチング素子６１は、ＭＯＳＦＥＴの代わりにダイオードが並列接続されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を採用してもよい。

整流回路５７は、トランス５４の２次側のグランドにアノードが接続され、トランス５４の２次側コイルの一方端にカソードが接続されるダイオード５５（第１のダイオード）と、ダイオード５５のアノードにアノードが接続され、トランス５４の２次側コイルの他方端にカソードが接続されるダイオード５６（第２のダイオード）とにより構成される。

平滑回路６０は、ダイオード５５に並列接続されるコンデンサ５９と、トランス５４の２次側コイルとコンデンサ５９との間に設けられるインダクタ５８とにより構成される。
電圧検出回路３は、Ａ点と制御回路２のＡＤＣ（Ａａｌｏｇ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）ポートＰ１との間に設けられる抵抗５と、そのＡＤＣポートとトランス５４の２次側のグランドとの間に設けられるコンデンサ６と、そのコンデンサ６に並列接続される抵抗７とから構成される。

電圧検出回路４は、Ｂ点と制御回路２のＡＤＣポートＰ２との間に設けられる抵抗８と、そのＡＤＣポートとトランス５４の２次側のグランドとの間に設けられるコンデンサ９と、そのコンデンサ９に並列接続される抵抗１０とから構成される。

制御回路２は、メインスイッチング素子５１をオンさせているときにリセットスイッチング素子６１をオフさせ、メインスイッチング素子５１をオフさせているときにリセットスイッチング素子６１をオンさせるとともに、メインスイッチング素子５１の駆動信号Ｓｍのデューティを制御することにより平滑回路６０から出力される直流電圧を一定に保つ。

例えば、制御回路２は、図２に示すように、一定時間経過毎又は所定カウント値毎にカウント値がゼロにリセットされるアップカウンターのカウント値に基づいて、メインスイッチング素子５１の駆動信号Ｓｍ及びリセットスイッチング素子６１の駆動信号Ｓｒを生成する。カウント値がゼロにリセットされると、駆動信号Ｓｒがハイレベルからローレベルになり、リセットスイッチング素子６１がオンからオフになる。その後、デッドタイムＡが経過すると、駆動信号Ｓｍがローレベルからハイレベルになり、メインスイッチング素子５１がオフからオンになる。その後、アクティブクランプ型ＤＣＤＣコンバータ１の入力電圧ＶＬや出力電圧Ｖｏなどに基づいて出力電圧Ｖｏが一定になるように制御回路２により算出される駆動信号Ｓｍのデューティに対応するカウント値Ｃ１により、駆動信号Ｓｍがハイレベルからローレベルになり、メインスイッチング素子５１がオンからオフになる。その後、デッドタイムＢが経過すると、駆動信号Ｓｒがローレベルからハイレベルになり、リセットスイッチング素子６１がオフからオンになる。この一連の動作が繰り返され、メインスイッチング素子５１とリセットスイッチング素子６１とが交互にオン、オフするとともに、出力電圧Ｖｏが一定に保たれる。

また、制御回路２は、リセットスイッチング素子６１がオフしてからメインスイッチング素子５１がオンするまでのデッドタイムＡを調整する。なお、メインスイッチング素子５１がオフしてからリセットスイッチング素子６１がオンするまでのデッドタイムＢは固定とする。

図３はデッドタイムＡを調整する際の制御回路２の動作を説明するためのフローチャートである。
まず、制御回路２は、メインスイッチング素子５１がオンしているか否かを判断する（Ｓ１）。

メインスイッチング素子５１がオンしていると判断した場合（Ｓ１がＹｅｓ）、制御回路２は、電圧（ＶＡ−ＧＮＤ）を取得し（Ｓ２）、その取得した電圧（ＶＡ−ＧＮＤ）にトランス５４の巻線比Ｎ（１次側コイルの巻線数：２次側コイルの巻線数＝Ｎ：１）を積算してアクティブクランプ型ＤＣＤＣコンバータ１の入力電圧ＶＬ（１次側コイルにかかる電圧）を求める（Ｓ３）。例えば、制御回路２は、図２に示すように、メインスイッチング素子５１がオンしている期間の中心辺りに対応するカウンタ値Ｃ２において、電圧（ＶＡ−ＧＮＤ）を取得する。

次に、制御回路２は、メインスイッチング素子５１がオフしているか否かを判断する（Ｓ４）。
メインスイッチング素子５１がオフしていると判断した場合（Ｓ４がＹｅｓ）、制御回路２は、電圧（ＶＢ−ＧＮＤ）を取得し（Ｓ５）、その取得した電圧（ＶＢ−ＧＮＤ）にトランス５４の巻線比Ｎを積算してリセットスイッチング素子６１及びコンデンサ６２全体にかかる電圧Ｖｒｅｓを求める（Ｓ６）。例えば、制御回路２は、図２に示すように、メインスイッチング素子５１がオフしている期間のリセットスイッチング素子６１がオフする直前に対応するカウント値Ｃ３において、電圧（ＶＢ−ＧＮＤ）を取得する。

次に、制御回路２は、入力電圧ＶＬと電圧Ｖｒｅｓとを加算してメインスイッチング素子５１にかかる電圧Ｖｍｏｓを求め、その求めた電圧Ｖｍｏｓに対応する電圧低下時間（リセットスイッチング素子６１がオフしてからメインスイッチング素子５１にかかる電圧Ｖｍｏｓがゼロに低下するまでの時間）を予め制御回路２に備えられるマップから取得する（Ｓ７）。

そして、制御回路２は、取得した電圧低下時間を、次回の制御タイミングにおけるデッドタイムＡ（電圧（ＶＢ−ＧＮＤ）の検出タイミングから２回目のカウンタ値のリセットの直後のデッドタイムＡ）として設定する（Ｓ８）。例えば、図４に示すように、電圧低下時間と、リセットスイッチング素子がオフする直前の電圧Ｖｍｏｓとが対応付けられたマップを制御回路２に予め備えておき、制御回路２は、図４に示すマップから電圧低下時間を取得するようにしてもよい。なお、ＭＯＳＦＥＴは、一般に、どのような定格値のものでも、図４に示すように、電圧低下時間と電圧Ｖｍｏｓとがほぼ比例関係にある。

本実施形態のアクティブクランプ型ＤＣＤＣコンバータ１によれば、リセットスイッチング素子６１がオフしてメインスイッチング素子５１にかかる電圧Ｖｍｏｓがゼロに低下するタイミングにメインスイッチング素子５１がオンするように、リセットスイッチング素子６１がオフしてからメインスイッチング素子５１がオンするまでのデッドタイムＡを調整することができるので、メインスイッチング素子５１がオンする際に生じる損失を抑えることができる。また、トランス５４の１次側コイルのインダクタンスを大きくする必要がないため、最大出力電圧の低下やコスト及び回路規模の増大を抑えることができる。また、メインスイッチング素子５１の損失を抑えることができるため、他の素子への熱の影響を緩和することができる。また、フォトカプラやトランスなど、信号を絶縁して送るための素子を用いることなく電圧（ＶＡ−ＧＮＤ）や電圧（ＶＢ−ＧＮＤ）を制御回路２に出力することができるので、コストや回路規模の増大を抑えることができる。

なお、上記制御回路２は、電圧（ＶＡ−ＧＮＤ）が閾値Ｖｔｈ１以上になると、メインスイッチング素子５１及びリセットスイッチング素子６１の駆動を停止するように構成してもよい。このように構成することにより、入力電圧ＶＬが過電圧になった場合でも、メインスイッチング素子５１やリセットスイッチング素子６１に耐圧を超える電圧がかかる前に、メインスイッチング素子５１やリセットスイッチング素子６１の駆動を停止させることができる。

また、上記制御回路２は、電圧Ｖｍｏｓが閾値Ｖｔｈ２以上になると、メインスイッチング素子５１の駆動信号Ｓｍのデューティを小さくするように構成してもよい。このように構成することにより、入力電圧ＶＬが低電圧になった場合でも、メインスイッチング素子５１に耐圧を超える電圧がかからないように、メインスイッチング素子５１の駆動信号Ｓｍのデューティを小さくすることができる。なお、閾値Ｖｔｈ１及び閾値Ｖｔｈ２は互いに同じ値でもよいし、異なる値でもよい。

また、メインスイッチング素子５１に並列にコンデンサを接続してもよい。このように構成することにより、メインスイッチング素子５１がオンからオフになると、トランス５４の１次側コイルに流れていた励磁電流がメインスイッチング素子５１に並列接続されるコンデンサへ緩やかに流れるため、メインスイッチング素子５１がオフする際に生じる損失を抑えることができる。なお、メインスイッチング素子５１としてＭＯＳＦＥＴを採用する場合は、ＭＯＳＦＥＴに内蔵されるコンデンサを使用してもよい。

１ アクティブクランプ型ＤＣＤＣコンバータ
２ 制御回路
３ 電圧検出回路
４ 電圧検出回路
５０ アクティブクランプ型ＤＣＤＣコンバータ
５１ メインスイッチング素子
５２ 直流電源
５３ コンデンサ
５４ トランス
５５、５６ ダイオード
５７ 整流回路
５８ インダクタ
５９ コンデンサ
６０ 平滑回路
６１ リセットスイッチング素子
６２ コンデンサ

Claims (5)

1. トランスと、
   前記トランスの１次側コイルに直列に接続され、前記１次側コイルとともに直流電源に並列に接続されるメインスイッチング素子と、
   リセット用コンデンサと、
   前記リセット用コンデンサに直列に接続され、前記リセット用コンデンサとともに前記１次側コイルに並列接続されるリセットスイッチング素子と、
   前記トランスの２次側コイルに接続される整流回路と、
   前記整流回路に接続される平滑回路と、
   前記メインスイッチング素子をオンさせているときに前記リセットスイッチング素子をオフさせ、前記メインスイッチング素子をオフさせているときに前記リセットスイッチング素子をオンさせるとともに、前記平滑回路から出力される直流電圧が一定に保たれるように前記メインスイッチング素子の駆動信号のデューティを制御する制御回路と、
   を備え、
   前記制御回路は、前記メインスイッチング素子にかかる電圧に基づいて、前記リセットスイッチング素子がオフしてから前記メインスイッチング素子がオンするまでのデッドタイムを調整する
   ことを特徴とするアクティブクランプ型ＤＣＤＣコンバータ。
2. 請求項１に記載のアクティブクランプ型ＤＣＤＣコンバータであって、
   前記制御回路は、前記リセットスイッチング素子がオフしてから前記メインスイッチング素子にかかる電圧がゼロに低下するまでの電圧低下時間と、前記リセットスイッチング素子がオフする直前に前記メインスイッチング素子にかかる電圧との対応関係を示すマップを備え、
   前記マップにより得られる電圧低下時間を、前記リセットスイッチング素子がオフしてから前記メインスイッチング素子がオンするまでのデッドタイムとする
   ことを特徴とするアクティブクランプ型ＤＣＤＣコンバータ。
3. 請求項２に記載のアクティブクランプ型ＤＣＤＣコンバータであって、
   前記整流回路は、
   前記トランスの２次側のグランドにアノードが接続され、前記２次側コイルの一方端にカソードが接続される第１のダイオードと、
   前記第１のダイオードのアノードにアノードが接続され、前記２次側コイルの他方端にカソードが接続される第２のダイオードと、
   を備え、
   前記制御回路は、前記メインスイッチング素子がオンしているときの前記２次側コイルの一方端と前記グランドとの間の電圧と、前記メインスイッチング素子がオフしているときの前記２次側コイルの他方端と前記グランドとの間の電圧との加算値を、前記リセットスイッチング素子がオフする直前に前記メインスイッチング素子にかかる電圧とする
   ことを特徴とするアクティブクランプ型ＤＣＤＣコンバータ。
4. 請求項３に記載のアクティブクランプ型ＤＣＤＣコンバータであって、
   前記制御回路は、前記メインスイッチング素子がオンしているときの前記２次側コイルの一方端と前記グランドとの間の電圧が閾値以上になると、前記メインスイッチング素子及び前記リセットスイッチング素子の駆動を停止する
   ことを特徴とするアクティブクランプ型ＤＣＤＣコンバータ。
5. 請求項３に記載のアクティブクランプ型ＤＣＤＣコンバータであって、
   前記制御回路は、前記加算値が閾値以上になると、前記メインスイッチング素子の駆動信号のデューティを小さくする
   ことを特徴とするアクティブクランプ型ＤＣＤＣコンバータ。