JPWO2017130601A1 - 電力変換装置 - Google Patents

Abstract

電力変換装置（１）は、センタータップを有するトランス（Ｔ１）の一端に接続されたスイッチング素子（Ｑ３１）に、スナバ回路（１０）が設けられる。スナバ回路（１０）はスナバ用スイッチ（１１）とキャパシタ（１２）との直列回路である。スナバ用スイッチ（１１）をオンオフする制御回路は、トランス（Ｔ１）の１次巻線（ｎ１１）と磁気結合する補助巻線（ｎ２３）と、センタータップに接続されたチョークコイル（Ｌ１）と磁気結合するコイル（Ｌ２）との直列回路であり、スナバ用スイッチ（１１）のゲート−ソース間に接続される。１次巻線（ｎ１１）と、第１巻線（ｎ２１）と、補助巻線（ｎ２３）との巻き数比を、Ｎ１：Ｎ２：Ｎ３で表し、チョークコイル（Ｌ１）とコイル（Ｌ２）との巻き数比を、Ｎ４：Ｎ５で表し、ｍ＝Ｎ５/Ｎ４、ｎ＝Ｎ２／Ｎ１、ｎ１＝Ｎ３／Ｎ１とすると、ｍｎ−ｎ１＝０を満たす。

Description

本発明は、スナバ回路を備えた電力変換装置に関する。

特許文献１には、スパイク電圧を抑制するスナバ回路が開示されている。特許文献１に記載のスナバ回路は、スイッチングレギュレータのトランスの２次側に設けられたダイオード及びコンデンサの直列回路と、コンデンサの充電電圧を放電するスイッチ素子とを備えている。このスナバ回路は、発生するスパイク電圧をコンデンサに充電し、直後にスイッチ素子をオンすることで、充電電圧を出力電圧の一部として放電する。コンデンサに蓄えられたスパイク電圧をスナバ回路で消費することなく回生することで、電力変換効率は向上する。

ところで、トランスを用いたスイッチングレギュレータとして、例えばＤＣ−ＤＣコンバータがある。このＤＣ−ＤＣコンバータにおいて、トランスの一次側の回路方式によっては、トランスから出力される電流を全波整流する方式が採用される場合がある。例えば、トランスの一次側に、フルブリッジ、ハーフブリッジ、プッシュプルなどの回路方式を採用した場合等である。また、全波整流方式としては、ブリッジ整流方式や中間タップ方式があるが、求められる特性（例えば導通損失の低減等）によっては、トランスから出力される電流を中間タップ方式によって全波整流する方式が採用される場合がある。なお、中間タップ方式を採用する例としては、特許文献２等があげられる。

特開平１−２０２１６１号公報 特開昭５８−１７５９７２号公報

特許文献１に記載のスナバ回路、及び、特許文献２に記載のＤＣ−ＤＣコンバータは、電力変換効率の低下を防ぐことができる。しかしながら、特許文献２に記載のＤＣ−ＤＣコンバータに、特許文献１に記載のスナバ回路を適用させた場合、以下のような課題が発生する。センタータップ方式の整流回路では、２次側の電圧周期は１次側のスイッチング周期の１／２となる。このため、単純に、特許文献２に記載のＤＣ−ＤＣコンバータに、特許文献１に記載のスナバ回路を適用させてしまうと、保護対象の整流用スイッチのオン期間でもスナバ回路のスイッチ素子がオンする期間が生じてしまい、スナバ回路に過大な電力ストレスがかかってしまう。その結果、スナバ回路が破損したり、過熱を引き起こしたりするおそれがある。

そこで、本発明の目的は、スナバ回路と、センタータップ方式の整流回路を備えた電力変換装置において、整流用スイッチ素子に接続されたスナバ回路の電力ストレスを抑制した電力変換装置を提供することにある。

本発明に係る電力変換装置は、交流電圧が印加される１次巻線と、第１端、第２端及びセンタータップを備える２次巻線とを有するトランスと、前記第１端と第１出力部との間に接続された第１スイッチ素子と、前記第２端と前記第１出力部との間に接続された第２スイッチ素子と、前記センタータップと第２出力部との間に接続されたチョークコイルと、直列接続される第３スイッチ素子とキャパシタとを有し、前記第１スイッチ素子又は前記第２スイッチ素子の少なくとも一方に並列接続されたスナバ回路と、前記第３スイッチ素子をオンオフする制御回路と、を備え、前記制御回路は、前記トランスの前記１次巻線と磁気結合するトランス補助巻線と、前記チョークコイルと磁気結合するコイル結合巻線との直列回路を有し、前記直列回路は、前記第３スイッチ素子の制御端子と前記２次巻線の前記第１端との間に接続され、前記１次巻線と、前記２次巻線のうち、前記センタータップと前記第１端との間の巻線部分、又は前記センタータップと前記第２端との間の巻線部分の一方と、前記トランス補助巻線との巻き数比を、Ｎ１：Ｎ２：Ｎ３で表し、前記チョークコイルと前記コイル結合巻線との巻き数比を、Ｎ４：Ｎ５で表し、ｍ＝Ｎ５/Ｎ４、ｎ＝Ｎ２／Ｎ１、ｎ１＝Ｎ３／Ｎ１とすると、ｍｎ−ｎ１＝０を満たすことを特徴とする。

この構成によれば、第３スイッチ素子は保護対象の整流用スイッチ素子である第１スイッチ素子又は第２スイッチ素子のオフ時にのみオンする。そのため、スナバ回路、特に第３スイッチ素子へ過大な電力ストレスがかかるのを抑制できる。そして、第３スイッチ素子の破損を抑えて、スナバ回路により、保護対象の整流用スイッチ素子に発生するスパイク電圧を低減することも可能となる。

前記直列回路はさらに第２キャパシタを含み、前記電力変換装置は、前記第３スイッチ素子の前記制御端子と前記２次巻線の前記第１端との間に接続された抵抗素子を、さらに備え、前記第２キャパシタと前記抵抗素子とで微分回路が形成されてもよい。

この構成では、微分回路により、第３スイッチ素子のオン期間を調整できる。これにより、スナバ回路を設ける第１スイッチ素子又は第２スイッチ素子のオン期間に、第３スイッチ素子がオンすることを防止できる。その結果、第１スイッチ素子又は第２スイッチ素子のオン期間でのキャパシタからの放電電流を防止できる。

前記電力変換装置は、カソードが前記第３スイッチ素子の前記制御端子に接続され、アノードが前記第３スイッチ素子の基準電位端子に接続されたダイオード、を備えていてもよい。

この構成では、第３スイッチ素子の制御端子に、過大な逆電圧が印加されることを防止できる。

前記電力変換装置は、前記第３スイッチ素子の制御端子と基準電位端子との間に接続された第４スイッチ素子と、前記第３スイッチ素子のオン時に、設定された時定数で前記第４スイッチ素子のオンする時定数回路とを備え、前記第４スイッチ素子がオンすることにより、前記第３スイッチ素子がオフする構成でもよい。

この構成では、第４スイッチ素子をオンすることで、第３スイッチ素子の制御端子の電荷を抜き、第３スイッチ素子をより高速にオフできる。その結果、スナバ回路を設ける第１スイッチ素子又は第２スイッチ素子のオン期間に第３スイッチ素子がオンすることによるキャパシタからの放電電流を防止できる。

本発明によれば、センタータップ方式のトランスを用いても、スナバ回路へ過大な電力ストレスがかかるのを抑制できる。その結果、スナバ回路が破損したり、過熱を引き起こしたりすることを抑制できる。

図１は、実施形態１に係る電力変換装置の回路図である。 図２は、コイルの両端電圧、補助巻線の両端電圧、及びこれらの合計電圧の波形を示す図である。 図３は、補助巻線の両端電圧、キャパシタの充電電圧、スイッチング素子のドレイン−ソース間電圧、及びスナバ用スイッチのゲート電圧の波形を示す図である。 図４は、実施形態２に係る電力変換装置の回路図である。 図５は、スナバ用スイッチのゲート電圧、キャパシタの充電電圧、スイッチング素子のドレイン−ソース間電圧、合計電圧及び補助巻線の両端電圧の波形を示す図である。 図６は、実施形態３に係る電力変換装置の回路図である。 図７は、補助巻線の両端電圧、キャパシタの充電電圧、及びスナバ用スイッチのゲート電圧の波形を示す図である。 図８（Ａ）及び図８（Ｂ）は、放電回路を示す図である。 図９（Ａ）及び図９（Ｂ）は、放電回路を示す図である。 図１０は、補助巻線の両端電圧、キャパシタの充電電圧、及びスナバ用スイッチのゲート電圧の波形を示す図である。 図１１は、実施形態５に係る電力変換装置の回路図である。

（実施形態１）
図１は、実施形態１に係る電力変換装置１の回路図である。電力変換装置１は、センタータップ方式の整流回路を備えたＤＣ−ＤＣコンバータである。電力変換装置１は、直流電圧Ｖinを入力する入力部ＩＮ１，ＩＮ２と、直流電圧Ｖoutを出力する出力部ＯＵＴ１，ＯＵＴ２とを備えている。出力部ＯＵＴ１は本発明に係る「第１出力部」に相当し、出力部ＯＵＴ２は本発明に係る「第２出力部」に相当する。

入力部ＩＮ１，ＩＮ２にはスイッチング回路が接続されている。スイッチング回路は、スイッチング素子Ｑ１１，Ｑ１２の直列回路と、スイッチング素子Ｑ２１，Ｑ２２の直列回路とが並列接続されて構成されている。このスイッチング回路は不図示のドライバによりスイッチング制御され、スイッチング素子Ｑ１１，Ｑ２２と、スイッチング素子Ｑ１２，Ｑ２１とが交互にオンオフされる。図１では、スイッチング素子Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２はＭＯＳＦＥＴとしているが、ＩＧＢＴ等、他の構造の素子であってもよい。

スイッチング素子Ｑ１１，Ｑ１２の接続点と、スイッチング素子Ｑ２１，Ｑ２２の接続点との間には、トランスＴ１の１次巻線ｎ１１が接続されている。トランスＴ１の２次巻線は、第１巻線ｎ２１と第２巻線ｎ２２とが直列接続されて構成されている。第１巻線ｎ２１と第２巻線ｎ２２との接続点Ｐは、２次巻線のセンタータップである。

接続点ＰはチョークコイルＬ１を介して出力部ＯＵＴ２に接続されている。チョークコイルＬ１は、トランスＴ２の１次巻線である。接続点Ｐと反対側の第１巻線ｎ２１の一端（本発明の「第１端」に相当）は、スイッチング素子Ｑ３１を介して、出力部ＯＵＴ１に接続されている。接続点Ｐと反対側の第２巻線ｎ２２の一端（本発明の「第２端」に相当）は、スイッチング素子Ｑ３２を介して、出力部ＯＵＴ１に接続されている。出力部ＯＵＴ１，ＯＵＴ２間には、平滑コンデンサＣｏが接続されている。

スイッチング素子Ｑ３１，Ｑ３２はＭＯＳＦＥＴである。スイッチング素子Ｑ３１は、スイッチング素子Ｑ１２、Ｑ２１のオンオフに同期して、オンオフされる。スイッチング素子Ｑ３２は、スイッチング素子Ｑ１１、Ｑ２２のオンオフに同期して、オンオフされる。スイッチング素子Ｑ３１は、本発明に係る「第１スイッチ素子」に相当する。スイッチング素子Ｑ３２は、本発明に係る「第２スイッチ素子」に相当する。

スイッチング素子Ｑ１１，Ｑ２２，Ｑ３２がオン、スイッチング素子Ｑ１２，Ｑ２１，Ｑ３１がオフの場合（以下、この状態を第１の状態という）、電力変換装置１には、図１に示す実線矢印の経路で電流が流れる。また、スイッチング素子Ｑ１１，Ｑ２２，Ｑ３２がオフ、スイッチング素子Ｑ１２，Ｑ２１，Ｑ３１がオンの場合（以下、この状態を第２の状態という）、電力変換装置１には、図１に示す破線矢印の経路で電流が流れる。

スイッチング素子Ｑ３１にはスナバ回路１０が並列接続されている。スナバ回路１０は、スイッチング素子Ｑ３１のオフ時に生じるスパイク電圧を吸収し、スイッチング素子Ｑ３１及び周囲部品を保護する保護回路である。スナバ回路１０はスナバ用スイッチ１１とキャパシタ１２との直列回路である。

スナバ用スイッチ１１はＭＯＳＦＥＴであり、スナバ用スイッチ１１のソースはスイッチング素子Ｑ３１のドレインに接続され、スナバ用スイッチ１１のドレインは、キャパシタ１２を介してスイッチング素子Ｑ３１のソースに接続されている。スナバ用スイッチ１１は、本発明に係る「第３スイッチ素子」に相当する。

スナバ用スイッチ１１のゲート（制御端子）には、後述の制御回路が接続され、その制御回路によりオンオフされる。スナバ用スイッチ１１は、スイッチング素子Ｑ３１のオフ期間にオンとなり、スイッチング素子Ｑ３１のオン期間にオフとなる。スイッチング素子Ｑ３１がオフされると、スイッチング素子Ｑ３１の両端電圧が急上昇する。すなわち、スパイク電圧が生じる。このとき、スナバ用スイッチ１１がオンされることで、そのスパイク電圧はキャパシタ１２に吸収（充電）される。これにより、スパイク電圧によるスイッチング素子Ｑ３１及びその周囲部品の破損を防止できる。

制御回路は、コイルＬ２及び補助巻線ｎ２３の直列回路である。この直列回路は、スナバ用スイッチ１１のゲート−ソース間に接続されている。本実施形態における制御回路が、本発明に係る「制御回路」に相当する。なお、キャパシタＣ１は、スナバ用スイッチ１１のゲート−ソース間の電圧調整用のキャパシタである。

コイルＬ２はトランスＴ２の２次巻線であり、１次巻線のチョークコイルＬ１と磁気結合する。第１の状態と第２の状態の何れの場合でも、チョークコイルＬ１に流れる電流は同方向である。このため、チョークコイルＬ１と磁気結合するコイルＬ２に誘起される電圧の極性は同じである。コイルＬ２は、本発明に係る「コイル結合巻線」に相当する。

制御回路の補助巻線ｎ２３は、トランスＴ１の１次巻線ｎ１１と磁気結合する。１次巻線ｎ１１には、スイッチング回路のスイッチングにより交流電圧が印加される。このため、補助巻線ｎ２３に誘起される電圧の極性は交互に反転する。第１の状態の場合、補助巻線ｎ２３に誘起される電圧の極性は、コイルＬ２に誘起される電圧の極性と同じである。第２の状態の場合、補助巻線ｎ２３に誘起される電圧の極性は、コイルＬ２に誘起される電圧の極性と反対である。補助巻線ｎ２３は、本発明に係る「トランス補助巻線」に相当する。

制御回路は、コイルＬ２に誘起される電圧Ｖ１と、補助巻線ｎ２３に誘起される電圧Ｖ２との合計電圧（Ｖ１＋Ｖ２）を出力する。この合計電圧（Ｖ１＋Ｖ２）は、スナバ用スイッチ１１のゲートに印加される。

制御回路から出力される合計電圧（Ｖ１＋Ｖ２）は、スイッチング素子Ｑ３１がオフのときにスナバ用スイッチ１１をオンし、スイッチング素子Ｑ３１がオンのときにスナバ用スイッチ１１をオフする矩形波状となるよう、電力変換装置１の各素子は定数設定されている。

ここで、１次巻線ｎ１１、第１巻線ｎ２１、補助巻線ｎ２３の巻き数比をＮ１：Ｎ２：Ｎ３で表し、チョークコイルＬ１とコイルＬ２との巻き数比を、Ｎ４：Ｎ５で表す。また、ｍ＝Ｎ５／Ｎ４、ｎ＝Ｎ２／Ｎ１、ｎ１＝Ｎ３／Ｎ１とする。この場合において、ｍｎ−ｎ１＝０の条件を満たすと、スナバ用スイッチ１１は、スイッチング素子Ｑ３１がオンのときオフされ、スイッチング素子Ｑ３１がオフのときオンされる。以下、その理由について説明する。

図２は、コイルＬ２の両端電圧Ｖ１、補助巻線ｎ２３の両端電圧Ｖ２、及びこれらの合計電圧（Ｖ１＋Ｖ２）の波形を示す図である。

チョークコイルＬ１の両端電圧をＶＬ１で表すと、ＶＬ１＝ｎ*Ｖin−Ｖoutである。このチョークコイルＬ１と磁気結合するコイルＬ２の両端電圧Ｖ１は、Ｖ１＝ｍ*ＶＬ１＝ｍ（ｎ*Ｖin−Ｖout）である。トランスＴ１の１次側のスイッチング回路のスイッチング周期をＴで表すと、Ｖ１の繰り返し周期はＴ／２となる。また、補助巻線ｎ２３の両端電圧Ｖ２は、Ｖ２＝ｎ１*Ｖinである。Ｖ２の繰り返し周期は、スイッチング周期Ｔである。

合計電圧（Ｖ１＋Ｖ２）は、以下の式（１）で表せられる。

Ｖ１＋Ｖ２＝ｍ（ｎ*Ｖin−Ｖout）＋（−ｎ１*Ｖin）
＝（ｍｎ−ｎ１）Ｖin−ｍ*Ｖout … （１）
図２に示す期間（Ａ）、（Ｃ）では、Ｖ２＝０である。すなわち、Ｖin＝０である。この場合、Ｖ１＝−ｍ*Ｖoutである。そして、式（１）より、Ｖ１＋Ｖ２＝−ｍ*Ｖoutである。

図２の期間（Ｂ）において、合計電圧（Ｖ１＋Ｖ２）が、期間（Ａ）、（Ｃ）での合計電圧（Ｖ１＋Ｖ２）と同電位となることで、合計電圧（Ｖ１＋Ｖ２）は、スイッチング周期Ｔのパルス状の電圧となる。式（１）において、上述の通り本発明ではｍｎ−ｎ１＝０としているため、Ｖ１＋Ｖ２＝−ｍ*Ｖoutである。すなわち、期間（Ａ）、（Ｂ）、（Ｃ）での合計電圧（Ｖ１＋Ｖ２）は何れも−ｍ*Ｖoutであり、同電位となる。この合計電圧（Ｖ１＋Ｖ２）がスナバ用スイッチ１１のゲートに印加されることで、スナバ用スイッチ１１は周期Ｔでオンオフされる。

ここで、仮に図１の補助巻線ｎ２３が設けられていないとする。この場合、制御回路から出力される電圧は、コイルＬ２の両端電圧Ｖ１のみである。スナバ用スイッチ１１のゲートには電圧Ｖ１が印加される。電圧Ｖ１の周期はＴ／２であるため、スナバ用スイッチ１１は、Ｔ／２の周期でオンオフされる。スイッチング素子Ｑ３１の周期はＴであるため、スイッチング素子Ｑ３１がオンのときに、スナバ用スイッチ１１がオンするタイミングが生じる。この場合、キャパシタ１２の電荷がスイッチング素子Ｑ３１を介して放電し、スナバ用スイッチ１１及びキャパシタ１２に電力ストレスがかかる。

本実施形態は、補助巻線ｎ２３を設ける等、上記の構成とすることで、スナバ回路１０、特に、スナバ用スイッチ１１にかかる電力ストレスを抑え、スナバ回路１０の破損、過熱を防止できる。

なお、本発明において、「ｍｎ−ｎ１＝０」としているが、例えば、製造誤差や部品ばらつきに起因する誤差、ばらつき等を有している場合には、ｍｎ−ｎ１が完全にゼロとなるわけではなく、その場合には、ｍｎ−ｎ１≒０であればよい。すなわち、実質的に「ｍｎ−ｎ１＝０」を満たしていればよい。

図３は、補助巻線ｎ２３の両端電圧Ｖ２、キャパシタ１２の充電電圧Ｖ１２、スイッチング素子Ｑ３１のドレイン−ソース間電圧Ｖds、及びスナバ用スイッチ１１のゲート電圧Ｖgsの波形を示す図である。図３に示す期間（Ａ）、（Ｂ）、（Ｃ）は、図２に示す期間（Ａ）、（Ｂ）、（Ｃ）と同じである。

図３に示すように、スイッチング素子Ｑ３１のオフのタイミングで、スナバ用スイッチ１１にはゲート電圧Ｖgsが印加され、キャパシタ１２にはスパイク電圧が充電される。そして、スイッチング素子Ｑ３１のターンオン時にスナバ用スイッチ１１がターンオフされることで、キャパシタ１２の電荷の抜け（放電）を低減できる。なお、本実施形態においては、スイッチング素子Ｑ３１のターンオンとスナバ用スイッチ１１のターンオフには多少の遅延が発生するため、図３に示すキャパシタ１２の充電電圧Ｖ１２は低下している。

このように、本実施形態では、スナバ用スイッチ１１のオンオフ周期を、トランスＴ１の１次側のスイッチング周期と同じにすることで、スナバ用スイッチ１１の破損を防止できる。

（実施形態２）
図４は、実施形態２に係る電力変換装置２の回路図である。この例では、電力変換装置２は、微分回路を備えている点で、実施形態１と相違する。

スナバ用スイッチ１１のゲート−ソース間に、抵抗Ｒ１が接続されている。抵抗Ｒ１と、キャパシタＣ１とで微分回路が構成されている。この微分回路は、スナバ用スイッチ１１に印加されるパルス状のゲート電圧を変化させて、スナバ用スイッチ１１のオン期間を調整する。微分回路は、スナバ用スイッチ１１のオン期間がスイッチング素子Ｑ３１のオフ期間よりも短くなるよう、定数設定されている。

図５は、スナバ用スイッチ１１のゲート電圧Ｖgs、キャパシタ１２の充電電圧Ｖ１２、スイッチング素子Ｑ３１のドレイン−ソース間電圧Ｖds、合計電圧（Ｖ１＋Ｖ２）及び補助巻線ｎ２３の両端電圧Ｖ２の波形を示す図である。

スナバ用スイッチ１１の制御端子（ゲート）の入力側に微分回路を設けることで、スナバ用スイッチ１１に印加されるゲート電圧Ｖgsの波形は、立ち上がった後、徐々に低くなる。このため、パルス状のゲート電圧Ｖgsが印加される場合と比べて、スナバ用スイッチ１１のオン期間は短い。この結果、スナバ用スイッチ１１のオン期間は、スイッチング素子Ｑ３１のオフ期間よりも短くなる。これにより、スイッチング素子Ｑ３１のオン期間にスナバ用スイッチ１１がオンして、キャパシタ１２の充電電圧が放電されるといった期間が生じることを確実に防止できる。そのため、図５に示すように、キャパシタ１２の充電電圧Ｖ１２は略一定である。

このように、本実施形態では、キャパシタ１２が放電して大電流が流れることを防止して、スナバ回路１０を適切に保護できる。

（実施形態３）
図６は、実施形態３に係る電力変換装置３の回路図である。

この例では、実施形態２に係る電力変換装置２の抵抗Ｒ１に、ダイオードＤ１を並列接続している点で、実施形態２と相違する。ダイオードＤ１のアノードはスナバ用スイッチ１１のソース（基準電位端子）に接続され、カソードはスナバ用スイッチ１１のゲートに接続されている。

実施形態２の図５に示すように、微分回路を設けることでゲート電圧Ｖgsは、負電圧となるタイミングがある。ＭＯＳＦＥＴであるスナバ用スイッチ１１に、負のゲート電圧が印加されると、ドレイン−ソース間の耐圧（ドレイン−ソース間に印加できる最大電圧）が低下する。本実施形態では、ダイオードＤ１を設けることで、負のゲート電圧Ｖgsは、ダイオードＤ１の順方向電圧以下に抑えられる。

図７は、補助巻線ｎ２３の両端電圧Ｖ２、キャパシタ１２の充電電圧Ｖ１２、及びスナバ用スイッチ１１のゲート電圧Ｖgsの波形を示す図である。

図５に示したゲート電圧Ｖgsは、正負の絶対値がほぼ同じであった。これに対し、本実施形態では、負のゲート電圧Ｖgsの絶対値は、正のゲート電圧Ｖgsよりも低く、負のゲート電圧Ｖgsは、ほぼ順方向電圧（−Ｖｆ）までしか低下しない。

このように、スナバ用スイッチ１１のゲート−ソース間にダイオードＤ１を設けることで、過大な負のゲート電圧がスナバ用スイッチ１１に印加されることを防止できる。

（実施形態４）
本実施形態では、スナバ用スイッチ１１のゲート電荷を放電し、スナバ用スイッチ１１をより高速にオフする放電回路を設けた点で、実施形態３と相違する。

図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ）は、放電回路を示す図である。

図８（Ａ）に示す放電回路は、抵抗Ｒ２、キャパシタＣ２、スイッチング素子Ｑ４を備えている。スイッチング素子Ｑ４は、ＭＯＳＦＥＴであり、ドレインがスナバ用スイッチ１１のゲートに接続され、ソースがスナバ用スイッチ１１のソースに接続されている。抵抗Ｒ１とキャパシタＣ２との回路は時定数回路であり、その接続点は、スイッチング素子Ｑ４のゲートに接続されている。抵抗Ｒ２は、キャパシタＣ２の放電用抵抗である。スイッチング素子Ｑ４は、本発明に係る「第４スイッチ素子」に相当する。

図８（Ｂ）に示す放電回路は、抵抗Ｒ２とキャパシタＣ２との直列回路、スイッチング素子Ｑ５、及びダイオードＤ２を備えている。スイッチング素子Ｑ５はトランジスタであり、コレクタがスナバ用スイッチ１１のゲートに接続され、エミッタがスナバ用スイッチ１１のソースに接続されている。ダイオードＤ２は、スイッチング素子Ｑ５のコレクタ−エミッタ間に接続されている。抵抗Ｒ２とキャパシタＣ２との直列回路は時定数回路であって、スナバ用スイッチ１１のゲート−ソース間に接続されている。また、抵抗Ｒ２とキャパシタＣ２との接続点はスイッチング素子Ｑ５のベースに接続されている。スイッチング素子Ｑ５は、本発明に係る「第４スイッチ素子」に相当する。

図９（Ａ）に示す放電回路は、抵抗Ｒ２とキャパシタＣ２との直列回路、スイッチング素子Ｑ５、ダイオードＤ２及び抵抗Ｒ４を備えている。抵抗Ｒ４は、スイッチング素子Ｑ５のエミッタとスナバ用スイッチ１１のソースとの間に接続されている。

図９（Ｂ）に示す放電回路は、抵抗Ｒ５、スイッチング素子Ｑ５及びダイオードＤ２を備えている。抵抗Ｒ５は、スナバ用スイッチ１１のゲートと、スイッチング素子Ｑ５のベースとの間に接続されている。

図８（Ａ）に示す放電回路のスイッチング素子Ｑ４はボディーダイオードを有し、図８（Ｂ）、図９（Ａ）、（Ｂ）に示すスイッチング素子Ｑ５にはダイオードＤ２が接続されている。これらボディーダイオード及びダイオードＤ２は、実施形態３で説明したダイオードＤ１（図６参照）と同様に機能し、スナバ用スイッチ１１に負のゲート電圧が印加されることを防止できる。

また、スイッチング素子Ｑ４、Ｑ５を設け、スイッチング素子Ｑ４、Ｑ５をオンする時間を時定数回路で短くすることで、スナバ用スイッチ１１のゲート電荷を引き抜く時間を短くできる。すなわち、ゲート電圧Ｖgsを実施形態３の場合よりも高速に低下させて、スナバ用スイッチ１１をオフできる。

図１０は、補助巻線ｎ２３の両端電圧Ｖ２、キャパシタ１２の充電電圧Ｖ１２、及びスナバ用スイッチ１１のゲート電圧Ｖgsの波形を示す図である。前記のように、ゲート電圧Ｖgsを高速に低下させることができるため、実施形態３の場合よりも、高速にスナバ用スイッチ１１はオフされる。

（実施形態５）
図１１は、実施形態５に係る電力変換装置５の回路図である。この例では、スイッチング素子Ｑ３２にもスナバ回路２０が設けられている点で、実施形態１と相違する。この例では、トランスＴ２に変えて、チョークコイルＬ１と、コイルＬ２，Ｌ３とが磁気結合するトランスＴ３を設けている。

スナバ回路２０はスナバ用スイッチ２１とキャパシタ２２との直列回路である。スナバ用スイッチ２１はＭＯＳＦＥＴであり、本発明に係る「第３スイッチ素子」に相当する。スナバ用スイッチ２１のゲートには、後述の制御回路が接続され、その制御回路によりオンオフされる。スナバ用スイッチ２１は、スイッチング素子Ｑ３２のオフ時にオンされ、スイッチング素子Ｑ３２のオン時にオフされる。

制御回路は、コイルＬ３及び補助巻線ｎ２４が順に直列接続された直列回路である。この直列回路は、コイルＬ３側がトランスＴ１の第２巻線ｎ２２の一端側に接続され、キャパシタＣ３側がスナバ用スイッチ２１のゲートに接続されている。なお、キャパシタＣ３は、スナバ用スイッチ２１のゲート−ソース間の電圧調整用のキャパシタである。

コイルＬ３はチョークコイルＬ１と磁気結合する。コイルＬ３は、本発明に係る「コイル結合巻線」に相当する。制御回路の補助巻線ｎ２４は、トランスＴ１の１次巻線ｎ１１と磁気結合する。補助巻線ｎ２４は、補助巻線ｎ２３と巻線方向が反対である。補助巻線ｎ２３は、本発明に係る「トランス補助巻線」に相当する。

本実施形態においては、チョークコイルＬ１は、その巻き始め側（図中ではチョークコイルＬ１の黒丸がある側）が、センタータップ（接続点Ｐ）に接続されている。コイルＬ２は、その巻き始め側（図中ではコイルＬ２の黒丸がある側）が補助巻線ｎ２３と接続され、巻き終わり側がスナバ用スイッチ１１のソース側に接続されている。また、コイルＬ３は、その巻き始め側（図中ではコイルＬ３の黒丸がある側）が補助巻線ｎ２４と接続され、巻き終わり側がスナバ用スイッチ２１のソース側に接続されている。なお、チョークコイルＬ１の巻き始め側が出力部ＯＵＴ２に接続されている場合は、コイルＬ２，Ｌ３の巻き終わり側が補助巻線ｎ２３，ｎ２４に接続されるようにし、コイルＬ２，Ｌ３の巻き始め側は、スナバ用スイッチ１１，２１のソース側に接続されるようにすればよい。

スナバ回路２０のスナバ用スイッチ２１をスイッチング制御する制御回路は、実施形態１で説明した、スナバ回路１０用の制御回路と同じであるため、説明は省略する。

スナバ回路２０を設けることで、スイッチング素子Ｑ３２のオフ時に生じるスパイク電圧をキャパシタ２２により吸収し、スイッチング素子Ｑ３２及びその周囲部品の損傷を防ぐことができる。また、補助巻線ｎ２４を設ける等、上述の構成を採用することで、スナバ用スイッチ２１にかかる電力ストレスを抑え、スナバ用スイッチ２１の破損を防ぐことができる。

このように、スイッチング素子Ｑ３１，Ｑ３２の両方にスナバ回路１０，２０を設けることで、スイッチング素子Ｑ３１，Ｑ３２それぞれのオフ時に生じるスパイク電圧を吸収できる。また、上述の通り、スイッチング素子Ｑ３１，Ｑ３２及びその周辺回路を適切に保護できる。

なお、スナバ回路及びそれに対応する制御回路は、スイッチング素子Ｑ３２に対してのみ設けるようにしてもよい。また、実施形態５の電力変換装置５に、実施形態２〜４の構成を組み合わせるようにしてもよい。その他、各実施形態の構成を適宜任意に組み合わせてもよい。

Ｃ１，Ｃ２，Ｃ３…キャパシタ
Ｃｏ…平滑コンデンサ
Ｄ１，Ｄ２…ダイオード
ＩＮ１，ＩＮ２…入力部
Ｌ１…チョークコイル
Ｌ２，Ｌ３…コイル
ｎ１１…１次巻線
ｎ２１…第１巻線
ｎ２２…第２巻線
ｎ２３，ｎ２４…補助巻線
ＯＵＴ１，ＯＵＴ２…出力部
Ｐ…接続点（センタータップ）
Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２…スイッチング素子
Ｑ３１，Ｑ３２…スイッチング素子
Ｑ４，Ｑ５…スイッチング素子
Ｒ１，Ｒ２，Ｒ４，Ｒ５…抵抗
Ｔ１，Ｔ２，Ｔ３…トランス
１，２，３，５…電力変換装置
１０，２０…スナバ回路
１１，２１…スナバ用スイッチ
１２，２２…キャパシタ

Claims (4)

1. 交流電圧が印加される１次巻線と、第１端、第２端及びセンタータップを備える２次巻線とを有するトランスと、
   前記第１端と第１出力部との間に接続された第１スイッチ素子と、
   前記第２端と前記第１出力部との間に接続された第２スイッチ素子と、
   前記センタータップと第２出力部との間に接続されたチョークコイルと、
   直列接続された第３スイッチ素子と第１キャパシタとを有し、前記第１スイッチ素子又は前記第２スイッチ素子の少なくとも一方に並列接続されたスナバ回路と、
   前記第３スイッチ素子をオンオフする制御回路と、
   を備え、
   前記制御回路は、前記トランスの前記１次巻線と磁気結合するトランス補助巻線と、前記チョークコイルと磁気結合するコイル結合巻線との直列回路を有し、
   前記直列回路は、前記第３スイッチ素子の制御端子と前記２次巻線の前記第１端との間に接続され、
   前記１次巻線と、前記２次巻線のうち、前記センタータップと前記第１端との間の巻線部分、又は前記センタータップと前記第２端との間の巻線部分の一方と、前記トランス補助巻線との巻き数比を、Ｎ１：Ｎ２：Ｎ３で表し、前記チョークコイルと前記コイル結合巻線との巻き数比を、Ｎ４：Ｎ５で表し、ｍ＝Ｎ５/Ｎ４、ｎ＝Ｎ２／Ｎ１、ｎ１＝Ｎ３／Ｎ１とすると、
   ｍｎ−ｎ１＝０を満たす、
   電力変換装置。
2. 前記直列回路はさらに第２キャパシタを含み、
   前記第３スイッチ素子の前記制御端子と前記２次巻線の前記第１端との間に接続された抵抗素子を、さらに備え、
   前記第２キャパシタと前記抵抗素子とで微分回路が形成された、
   請求項１に記載の電力変換装置。
3. カソードが前記第３スイッチ素子の前記制御端子に接続され、アノードが前記第３スイッチ素子の基準電位端子に接続されたダイオード、
   を備える請求項１又は２に記載の電力変換装置。
4. 前記第３スイッチ素子の制御端子と基準電位端子との間に接続された第４スイッチ素子と、
   前記第３スイッチ素子のオン時に、設定された時定数で前記第４スイッチ素子をオンする時定数回路と、
   を備え、
   前記第４スイッチ素子がオンすることにより、前記第３スイッチ素子がオフする、
   請求項１から３の何れかに記載の電力変換装置。

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