WO2004082138A1

WO2004082138A1 - 整合回路

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Publication number: WO2004082138A1
Application number: PCT/JP2004/003407
Authority: WO
Inventors: Atsushi Fukuda; Hiroshi Okazaki; Yasushi Yamao; Tetsuo Hirota
Original assignee: Ntt Docomo Inc.
Priority date: 2003-03-14
Filing date: 2004-03-15
Publication date: 2004-09-23
Also published as: US20070018758A1; EP1605589A4; EP1605589A1; CN1762097B; CN1762097A; US8098114B2; JP4464919B2; JPWO2004082138A1

Abstract

信号経路に主整合ブロック５１と、その主整合ブロック５１に一端が接続された直列整合ブロック５２2とが挿入され、直列整合ブロック５２2の他端側においてその信号経路にスイッチ５４2と並列整合ブロック５３2の直列接続の一端が接続されており、スイッチのオン・オフ切り替えにより２つの周波数のいずれかにおいて入出力のインピーダンス整合を行う整合回路。

Description

明細書

整合回路

技術分野

この発明は、整合回路に関し、特に、複数の周波数帯域でインピーダンスの異なる回路間の整合を確立するマルチバンド対応の整合回路、更に、移動体通信、衛星通信端末の如き通信機器において使用される複数の周波数帯域の信号を高効率に増幅する小型マルチバンド高効率電力増幅器を構成するに好適な整合回路に関する。

背景技術

無線通信によって提供されるサービスの多様化に伴い、無線機には複数の周波数帯域の信号を処理するマルチバンド化が要求されている。無線機に含まれる不可欠な装置として電力増幅器がある。効率のよい增幅を行なうには、増幅素子とその周辺回路との間のインピーダンス整合を取る必要があり、整合回路が使われ. る。従来のマルチバンド電力増幅器として、例えば "帯域共用移動機" 内で用いられる増幅器が千葉耕司他、 "移動機" 、 NTT DoCoMoテク二カルジャーナル、 Vo

1. 10, No. 1に示されている。

図 1を参照して上記文献に示されている SOOMHz/l. 5GHz帯電力増幅器の構成を説明する。図 1の電力増幅器は入力スィッチ 1 1と、 800MHz帯増幅器 2 1と、 1.

5GHz帯増幅器 2 2と、出力スィッチ 1 2により構成される。無線周波数に変換された送信信号は、入力スィッチ 1 1で各周波数帯域用に設計された増幅器 2 1、

2 2の何れかに選択供給され、増幅された後、出力スィッチ 1 2を介してアンテナに給電される。

図 2も参照して図 1の各増幅器 2 1 , 2 2の構成を説明する。各増幅器 2 1、 2 2は、入力側整合回路 2 5と、増幅素子 2 6と、出力側整合回路 2 7とで構成される。両整合回路 2 5、 2 7は入力信号の周波数帯域に対して信号源 2 3と増幅素子間、及ぴ增幅素子 2 6と負荷 2 8間のィンピーダンス整合をとる設計がされている。一般に、増幅素子 2 6の入出力インピーダンスは周波数によって異なり、周波数帯域の異なる信号を増幅する場合、入力側、出力側に帯域毎に設計された整合回路がそれぞれ必要となる。従来例においては、例えば、 2帯域の信号を増幅するには、図 2に示される入力側整合回路 2 5、増幅素子 2 6、出力側整合回路 2 7より成る増幅器を 2系統具備する必要がある。従って、設置面積はおよそ 2倍となる。更に多くの帯域の信号を増幅する場合は、設置面積がおよそ系統数倍になる。増幅素子 2 6の数が増えると、増幅器全体の消費電力の増加や回路の安定性を損なう可能性がある。また、整合回路は増幅器中で設置面積における割合が大きい個所であり、問題となる。また、多系統化した場合、入出力スィツチとして SPnT (Single Pole n Throw) スィッチが必要であるが、 SPnTスイツチは構造が非常に複雑であり製作が困難である。また、これを用いることで、増 Φ畐器には系統数に比例して、スィツチ揷入損失が増大する問題を発生する。

特に移動機では、消費電力はでき得る限り小さいことが望ましいので、移動機の消費電力を左右する最たる回路部材である電力増幅器を高効率動作させる。図 3は高効率電力増幅器の構成を示したもので、入力側整合回路 25と増幅素子 2 6 と出力側整合回路 2 7と高調波処理回路 2 4が使用される。ここで、高調波処理回路 2 4は、例えば、電力増幅器を全ての偶数次高調波に対して短絡、全ての奇数次高調波に対して開放となる負荷条件で終端する。この終端条件を設定すれば、理論上最大効率 1 0 0 %が得られる。ここで、全ての高調波に対して理想的な終端条件を現実の回路で実現することは困難であるが、高調波の寄与は低次である程大きく、 2次高調波までを最適負荷で終端することにより、理論上 8 6 %が得られることも知ら,れている。なお、高調波処理回路 2 4は、この設計法に限定されるものではない。

一般に、増幅素子 2 6の出力インピーダンスは周波数特性をもつことから、高効率な電力増幅を達成するには、使用する各周波数帯で最適化した入出力整合回路 2 5、 2 7及び高調波処理回路 2 4を用いる必要がある。従って、従来の 2バンド対応マルチバンド高効率電力増幅器においては、 2帯域の信号を増幅するに、各周波数帯域で最適化した入力側整合回路 2 5、増幅素子 2 6、高調波処理回路 2 4、出力側整合回路 2 7を 2系統具備し、図 1に示すように SPDT (Single Pole Double Throw)スィッチ、即ち、単極双投スィッチ 1 1、 1 2で切り替えて使用していた。

しかし、マルチパンド高効率電力増幅器の従来例においては、上述した理由により動作帯域数の増加につれて全体の回路面積が増大する問題点があった。例えば、 n帯域の信号を増幅させたい場合、整合回路が n系統、高調波処理回路が n 系統、増幅素子も n個必要で、回路面積はおよそ n倍になる。特に、整合回路及ぴ高調波処理回路は増幅器中で回路面積における割合が大きい回路であり問題となる。これに加えて、多系統化した場合、入出力スィッチとして、 SPnT (Single Pole n Throw) スィッチが必要であるが、この SPnTスィッチは、構成が複雑で、高性能なスィツチの製作が困難であり、系統数の増加によりスィツチの揷入損失の増大をまねく。特に、出力側整合回路に SPnTスィッチを導入した場合、揷入損失が効率の低下をもたらし、特に携帯機に使用するに困難を来す。

ここで、整合回路のマルチバンド化としては広帯域設計による方法も考えられる。しかし、回路の広帯域ィヒに伴い、整合回路を構成する素子数が増大し、狭帯域設計と比較し、利得及び効率の低下が生じる。従って、特に電力増幅器への適用を考えた場合、装置の大型化、性能劣化が生じる。

この発明の目的は、少ない素子数で複数の周波数帯域でそれぞれインピーダンス整合を行なうことができる小型マルチバンド対応の整合回路、更に、移動体通信、衛星通信端末の如き通信機器において使用される複数の周波数帯域の信号を高効率に増幅する小型マルチバンド高効率電力増幅器を構成するに好適な整合回路を提供することである。発明の開示

この発明による整合回路は、

信号経路に揷入され、少なくとも第 1の周波数帯域で整合が取れた主整合プロックと、

上記信号経路に挿入されて上記主整合プロックに一端が接続され、上記主整合プロックと上記第 1の周波数帯域において整合が取れた直列整合プロックと、並列整合プロックとスィツチの直列接続、

とを含み、上記直列接続の一端は上記直列整合プロックの他端側において上記信号経路に接続され、上記スィツチのオン 'オフにより上記第 1の周波数帯域と、上記第 1の周波数帯域と異なる第 2の周波数帯域で選択的に整合を可能にする。図面の簡単な説明

図 1は 800MHz/l. 5GHz帯電力増幅器の従来例を説明する図。

図 2は図 1の各増幅器の構成を説明する図。

図 3は移動機に用いられる従来の電力増幅器の例を説明する図。

図 4はこの発明による整合回路の実施例を説明する図。

図 5は中心周波数 f i、 f ₂とする 2つの周波数帯域を示す図。

図 6は主整合プロックの第 1の実施例を説明する図。

図 7は主整合プロックの第 2の実施例を説明する図。

図 8は主整合プロックの第 3の実施例を説明する図。

図 9はこの発明による整合回路の実施例を示す図。

図 1 0は整合回路の第 3の実施例を説明する図。

図 1 1は中心周波数 f 〜 f _Nとする N個の周波数帯域を示す図。

図 1 2はスィッチの任意の組み合わせを同時にオンとして整合することができる周波数帯域の数を増加させることを説明する図。

図 1 3は整合回路の第 4の実施例を説明する図。

図 1 4は多くの周波数帯域に変更設定する並列整合プロックを説明する図。図 1 5は並列整合プロックの第 2の実施例を説明する図。

図 1 6はスィツチを用いた並列整合ブロックの第 3の実施例を示す図。

図 1 7はこの発明による整合回路の第 5の実施例を示す図。

図 1 8 Aは図 1 7における並列整合ブロックの動作を説明するための図。図 1 8 Bは図 1 7における並列整合プロックの動作を説明するための図。図 1 9はこの発明による整合回路の第 6の実施例を示す図。

図 2 0はこの発明による整合回路の第 7の実施例を示す図。

図 2 1はこの発明による整合回路の第 8の実施例を示す図。

図 2 2はこの発明による整合回路の第 9の実施例を示す図。

図 2 3はこの発明による整合回路の第 1 0の実施例を示す図。

図 2 4はこの発明による整合回路の第 1 1の実施例を示す図。

図 2 5はこの発明による整合回路の第 1 2の実施例を示す図。

図 2 6はこの発明による整合回路の第 1 3の実施例を示す図。図 2 7は主整合プロックの第 1の実施例を示す図。

図 2 8は主整合プロックの第 2の実施例を示す図。

図 2 9は主整合プロックの第 3の実施例を示す図。 ·

図 3 0は主整合プロックの第 4の実施例を示す図。

図 3 1はこの発明による整合回路を増幅器に適用した第 1の応用例を説明する図。

図 3 2はこの発明による整合回路を増幅器の一部として利用した第 2の応用例を説明する図。

図 3 3は増幅器の高効率ィヒを達成する実施例を説明する図。

図 3 4 Aは 2倍波周波数 2 f jの終端回路を示す図。

図 3 4 Bは直列整合プロックと並列整合ブロックの構成を示す図。

図 3 5は並列整合プロックとして先端開放線路を使用した例を説明する図。図 3 6は図 3 3の変形実施例を説明する図。

図 3 7は図 3 3の実施例を拡張した実施例を説明する図。

図 3 8は図 3 3の第 2の変形実施例を説明する図。

図 3 9は図 3 3の第 3の変形実施例を説明する図。

図 4 0は図 3 3の第 4の変形実施例を説明する図。

図 4 1は図 3 3の第 5の変形実施例を説明する図。

図 4 2は実施例の使用の態様を説明する図。発明を実施するための最良の形態

発明を実施するための最良の形態を図を参照して説明する。

図 4にこの発明による整合回路の実施例を示す。この整合回路 5 0はポート P i に接続された信号源 2 3のィンピーダンス Z_sに、ポート P ₂に接続された負荷回路 2 8のインピーダンスを整合させる回路であり、例えば、図 5に示す中心周波数がそれぞれ f_x及ぴ f₂の 2つの周波数帯域及び b₂の信号に対する整合回路として動作する。信号源 2 3のインピーダンスは周波数によらずとする。負荷回路 2 8のインピーダンスは周波数に依存するので Z_L (f)と表す。この整合回路 5 0 は、ポート P！と P ₂間の信号経路に直列に挿入された直列整合ブロック 5 2₂と主整合プロック 5 1と、直列整合ブロック 5 2 ₂のポート P i の一端とグランド間に揷入された並列整合ブロック 5 3 ₂とスィッチ 5 4 ₂の直列接続とから構成されている。この例では、並列整合ブロック 5 3 ₂はスィッチ 5 4 ₂を介して信号経路に接続されている。直列整合ブロック 5 2 ₂は負荷回路 2 8に対し直列に揷入されており、並列整合プロック 5 3 ₂はスィッチ 5 4 ₂が ON状態のときに負荷回路 2 8 に対し並列に揷入される。

先ず、周波数の信号の整合について説明する。スィッチ 5 4₂をオフ状態にした場合、例えばポート P！に接続された信号源 2 3から入力した信号は直列整合ブロック 5 2 ₂と主整合プロック 5 1のみを通過してポート P ₂に伝送される。ここで、図 4の主整合ブロック 5 1は周波数の信号に対して、ポート P ₂のィンピーダンス Z_L ( ）をポート P iから信号源 2 3側を見た入力インピーダンス Z_sに整合させる回路である。直列整合ブロック 5 2 ₂は、図 4の接続点 Aと B間の周波数 f,の信号伝送に影響しないよう、例えば、特性ィンピーダンスが Z_sに等しレヽ伝送線路等で構成する。その結果、主整合ブロック 5 1は周波数の信号に対してポ一卜とポート P ₂間のインピーダンス整合を達成する。

次に、周波数 f₂の信号の整合について説明する。上述した通り、主整合プロック 5 1は周波数で整合回路として動作する設計がなされている。これに対し、周波数 f₂の信号に関しては単なるィンピーダンス変換器として動作する。従って、ポート P ₂のィンピーダンス Z_L (f₂ )は、主整合プロック 5 1により周波数 f₂において、或る任意のインピーダンス Z_L' (f₂)に変換される。ここで、スィッチ 5 4 ₂ をオン状態にした場合、直列整合プロック 5 2 ₂と、直列整合プロック 5 2 ₂に並列接続された並列整合プロック 5 3 ₂の周波数 f₂でのインピーダンスを予め適当に決めておくことにより、任意の負荷インピーダンス Z_L，（f₂)に対してポート P i のインピーダンス Z_sとの整合をとることができる。即ち、主整合ブロック 5 1カ如何なる構成であったとしても周波数 f₂に対する整合回路 5 0を設計することができる。従って、スィッチ 5 4 ₂により主整合ブロック 5 1に並列整合ブロック 5 3 ₂を付加することで、整合回路 5 0全体を周波数 f₂の入力信号に対する整合回路に変更することができる。このように、 1つのスィッチ 5 4 ₂の状態（オン/ォフ）を切り替えることで、 2つの周波数帯域の信号に選択的に対応可能な整合回路 5 0を構成することができる。なお、図 4においては、並列整合ブロック 5 3 ₂ の他端を接地させているが、並列整合ブロック 5 3 ₂は先端開放線路によっても構成することができる。

図 4の実施例において、主整合プロック 5 1の構成は以下に説明するようにさまざまな形態で構成することができ、他の実施例においても同様である。この主整合ブロック 5 1の第 1の構成例を図 6を参照して説明する。ここに図示される主整合プロック 5 1は、誘導性集中定数素子 5 1 Bと容量性集中定数素子 5 1 A とにより構成されている。この様に複数の集中定数素子を組み合わせることにより、任意の周波数 f の整合回路を構成することができる。

主整合ブロック 5 1の第 2の構成例を図 7を参照して説明する。図示される主整合プロック 5 1は、直列整合プロック 5 2 , と、その入力側に一端が接続され, 他並列整合プロック 5 3 iとにより構成されている。直列整合ブロック 5 2 iは例えば集中定数素子で構成された遅延回路でもよいし、また、特性インピーダンスが Z_sに等しい伝送線路で構成してもよい。これらの集中定数素子及び伝送線路によって、任意の周波数 f の整合回路を構成することができる。並列整合プロック 5 3 ₁は例えば先端開放線路により構成してもよいし、先端短絡線路で構成してもよい。

主整合プロック 5 1の第 3の構成例を図 8を参照して説明する。図示される主整合ブロック 5 1は、直列整合プロック 5 1！と、その入力側にスィツチ 5 4 を介して一端が接続され、他端がグランドに接続された並列整合プロック 5 3 i で構成されている。スィツチ 5 4 ,がオン状態においては、直列整合プロック 5 1 ,と、並列整合プロック 5 3〗によりポート P ,の任意のインピーダンスに対してボート P ₃のィンピーダンスと整合をとることができるので、任意の周波数の信号に対する整合回路を設計することができる。また、スィッチ 5 4 iがオフ状態においては、信号は主整合ブロック 5 1内で直列整合ブロック 5 1 iのみを通過し、並列整合ブロック 5 3 iはインピーダンス変換に寄与しない。従って、主整合ブロック 5 1は、ポート P ₂のインピーダンスを直列整合ブロック 5 1 iによるインピーダンス変換量だけ変化させることになる。

図 9は整合回路 5 0の第 2の実施例を示す。この実施例は信号源 2 3が例えば F E Tのようにインピーダンスが周波数特性を持っている場合であり、負荷回路

2 8のインピーダンス Z_Lは周波数特性を持っていないものとする。図 4に示した整合回路 5 0の実施例において、主整合プロック 5 1が周波数特性を有する信号源 2 3側となるようにポート P iと P ₂間の主整合ブロック 5 1と直列整合ブロック 5 2 ₂の位置を入れ替え、それに伴い、並列整合ブロック 5 3 ₂をポート P ₂側にスィッチ 5 4₂を介して接続した構成となっている。動作原理は図 4の場合と同様であり、説明を省略する。

図 1 0はこの発明による整合回路 5 0の第 3の実施例を示す。図 1 0の実施例は、図 1 1に示される N個の周波数帯域〜^の信号に対する整合回路として動作するよう、直列整合ブロック 5 2 ₂、並列整合ブロック 5 3 ₂、スィッチ 5 4 ₂と同様の組が縦続して（N- 1)段 (この実施例では Nは 3以上の整数) 設けられている。図 1 0の実施例は図 4の実施例を拡張したものに相当し、第 n番目 ( n： 2〜Nの整数) のスィツチ 5 4 _nをオンにすることにより、並列接続された対応する第 n番目の並列整合プロック 5 3 _Πと直列整合ブロック 5 2₂〜5 2 _Νと主整合ブロック 5 1とにより整合回路 5 0全体を中心周波数 f_nの入力信号に対する整合回路に変更することができる。

また、（N- 1)個のスィツチ 5 4 ₂〜5 4 _Nの任意の組み合わせを同時にオンとして信号線路（主整合ブロックと直列整合ブロック）に接続される並列整合ブ口ックを選択することにより、整合することができる周波数帯域の数を増加させることができる。これを図 1 2を参照して、スィッチの個数を 2、即ち、 N = 3とした場合について具体的に説明する。スィツチ 5 4 ₂と 5 4 ₃の双方が開放の場合、整合回路 5 0は主整合ブロック 5 1により周波数の整合回路として動作する。次に、スィツチ 5 4 ₂を閉成、スィッチ 5 4 ₃を開放とした場合、整合回路 5 0は周波数 f₂の整合回路として動作する。また、スィッチ 5 4 ₃を閉成、スィッチ 5 4 ₂を開放とした場合、周波数 f₃の整合回路として動作する。更に、スィッチ 5 4 ₂を閉成、スィッチ 5 4 ₃をも閉成とした場合、並列整合ブロック 5 3 ₂及び 5

3 ₃が選択接続したことに対応する周波数 f₄の整合回路として動作することになる。縦続段数を増やせば原理的には、最大で同時に閉成するスィッチの組み合わせ数まで、整合することができる周波数帯域の数を増加させることができる。図 1 0の実施例は、並列整合ブロック 5 3₂〜5 3_Nの各一端は接地されているが、並列整合ブロックを先端開放線路を用いて構成する場合は必ずしも接地は必要とはされない。

図 1 2に示した整合回路は、複数のスィッチ 5 3₂、 53₃を同時に閉成とすることで、広帯域な整合回路のマルチパンド化にも対応することができる。

図 1 3はこの発明による整合回路の第 4の実施例である。この実施例では、ポ一トに接続された 1入力 N出力スィッチ（単極 N投スイッチ） SW1と、出力側が主整合プロック 5 1に接続された N入力 1出力スィツチ (単極 N投スィッチ） SW2が設けられ、これらスィッチ SW1, SW2間の N個の入出力端子に特性ィンピーダンスの直結線路 58 iと (N-1)個の整合ブロック 5 9₂〜 5 9 _Nがそれぞれ選択可能に接続されている。

図 1 3の実施例も図 1 0の実施例と同様に図 1 1に示される N個の周波数帯域の信号に対する整合回路 50として動作する。主整合プロック 5 1は周波数の入力信号に対する整合回路である。整合回路 5 0全体を周波数の整合回路とするには、 2つのスィツチ、即ち、 1入力 N出力スィツチ SW1と N入力 1出カスィツチ SW2を第 1の出力と第 1の入力に切り替えて、ポート Piとポート P₂とを直結線路 58 iを介して接続する。また、整合回路 50全体を周波数 f_n (1≤ 1 ≤N) の整合回路とするには、 1入力 N出力スィッチ SW1と N入力 1出力スィツチ SW2を整合ブロック 5 9 _nに対応するスイツチ接点に切り替え制御する。各整合ブロック 5 9_nとして、例えば図 1 0に示したようなスィッチ 52を含む整合回路 50と同様の構成を用いることにより、更に整合可能な周波数帯域の数を増やすことができる。

図 1 4は、前述の図 4、 9、 1 0、 1 2に示した整合回路 5 0における 1つ又は任意の数の並列整合プロック (並列ブロック 53で代表する）をリアクタンスを有する副整合回路で構成することにより、並列整合プロック 5 3全体で更に多くの周波数帯域を使用可能にする構成例を示す。この並列整合プロック 5 3は、 K個の副整合回路 6 〜 6 1_κと K個のスィッチ 6 2i〜6 2_Kが交互に直列接続された構成とされている。スィッチを 6 2 から順に閉成として行き、副整合回路 6 1ゥ〜 6 1 _κを順次に直列接続して行くことにより、並列整合ブロック 5 3は (Κ+ 1)個のリアクタンス値をとることができる。スィッチ 6 Si e 2_Kの全てを開放とした場合、並列整合プロック 53は副整合回路 6 1！のみにより整合周波数帯域が決まる。スィッチ 6 2iを閉成した場合、並列整合ブロック 5 3はこのスィッチを介して直列接続された副整合回路 6 及び 6 1₂により整合周波数帯域が決まる。スィッチ 6 2 及び 6 2₂を閉成した場合、並列整合ブロック 5 3は両スイツチを介して直列接続された副整合回路 6 1ぃ 6 1₂及び 6 1₃により整合周波数帯域が決まる。以下、同様である。これにより、例えば、図 14の並列整合プロック 5 3を図 4、 9、 1 0、 1 2の整合回路 50の並列整合ブロック 5 3₂に適用すれば、整合可能な周波数帯域の数を更に K個程増加させることができる。

図 1 5はスィツチを用いた並列整合ブロック 5 3の第 2の実施例を示す。この並列整合プロック 5 3は、 K個の直列接続された副整合回路 6 1 i〜 6 1 _κと、それら副整合回路 6 1 6 1_κ間の各接続点及び直列接続の最終端とグランド間にそれぞれ接続されたスィッチ 6 2!〜6 2_Κとで構成されている。例えば、スイツチ 6 2iが閉成の場合、スィツチ 6 2,は片側が接地されているので、副整合回路 6 1₂〜 6 1 _κは並列整合プロック 5 3のリアクタンス値に影響せず、並列整合フ" ロック 53のリアクタンスは副整合回路 6 のみで決定される。同様に、第 k番目のスィッチ 6 2 _kを閉成とすれば、並列整合ブロック 5 3のリアクタンスは副整合回路 6 li e l_kで決定され、第 k+1番目の副整合回路 6 l_k+1以降の副整合回路は並列整合プロック 5 3のリアクタンス値には影響しない。従って、スィツチ 6 2_kを閉成とすることにより、並列整合プロック 5 3は (k+1)個程度のリアクタンス値を得ることができる。図 1 5の並列整合ブロック 5 3を図 4、 9、 1 0、 1 2の整合回路 5 0の並列整合ブロック 5 3₂に適用することにより、更に整合可能な周波数帯域の数を K個程增加させることができる。

図 1 6はスィッチを用いた並列整合ブロック 5 3の第 3の実施例である。この並列整合ブロック 5 3は K個の副整合回路 6 li〜6 1_κと、それらのいずれかを選択接続する S P nTスィッチ 6 2 iで構成される。各副整合回路 6 :^ 6 1_κはそれぞれ異なるリアクタンスを有し、スィッチ 6 2 iを各副整合回路に接続することにより並列整合ブロック 5 3は K個程のリアクタンス値を得ることができる。図 1 6の並列整合プロックを図 4、 9、 1 0、 1 2の整合回路 5 0の並列整合ブロック 5 3 ₂に適用することにより、整合可能な周波数帯域の数を K _ l個程増加させることができる。副整合回路は、伝送線路、集中定数素子等を用いて任意に構成することができる。例えば、集中定数素子として、可変リアクタンス、或いは可変キャパシタンス機能を持つ素子を用いれば、更に細かいリアクタンス制御をすることができる。

また、上記した並列整合ブロック 5 3の各種構成例は、後述する実施例にも適用することができる。

図 4、 9、 1 0、 1 2で示した整合回路 5 0の実施例では、各並列整合プロック 5 3 ₂〜5 3 _Νはいずれもスィツチ 5 4 ₂〜5 4 _Νを介して直列整合ブロック 5 2 ₂ 〜5 2 _Νの一端にそれぞれ接続した場合を示している。これらの実施例の整合回路 5 0では、スィツチ 5 4の特性として、特に Ο Ν状態での周波数 f₂における挿入損失が小さく、 OFF状態での周波数 f_:におけるアイソレーションが高レ、ことが要求される。しかし、一般的に使用周波数が高くなるに従ってスィツチの挿入損失、アイソレーションは劣化する。従って、上記整合回路 5 0では、周波数 f₂において十分低い揷入損失と周波数におけるアイソレーションが十分確保できない場合、特性劣化が生じる可能性がある。この点を改善した整合回路の実施例を以下に説明する。

図 1 7はこの発明による整合回路の第 5実施例を示す。ここでは信号源 2 3のィンピーダンスが周波数特性を持つ場合を示している。この実施例は図 9の実施例において、互いに直列接続されたスィツチ 5 4 ₂と並列整合プロック 5 3 ₂の位置が互いに入れ換えられているだけで、その他の構成は図 9と同様である。

主整合プロック 5 1は周波数の入力信号に対する整合回路であり、 B点で信号源 2 3のインピーダンス Z_s (fi)が負荷インピーダンス Z_Lに整合するように設計される。直列整合ブロック 5 2 ₂は点 A， B間の周波数の信号伝送に影響しないよう、伝送線路などの回路素子で構成されている。例えば、特性インピーダンスが出力負荷インピーダンス Z_Lに等しい伝送線路で構成してもよいし、特性インピーダンスがある ζ_τに等しい伝送線路で構成し、ポート Ρ ₂において、周波数徳性のないインピーダンス変換器により出力負荷インピーダンス Z_Lに変換してもよレ、。直列整合ブロック 5 2 ₂と並列整合ブロック 5 3 ₂は、上記のように設計された主整合プロック 5 1と併せて、ポート P ₂において信号源ィンピーダンス Z_s (f₂)が負荷インピーダンス Z_Lに整合するよう設計されている。この場合、スィッチ 5 4₂ は 0N/0FFのレ、ずれかの状態として設計する。具体的には、例えば直列整合ブ口ック 5 2 ₂は周波数 f₂で特性インピーダンスが負荷インピーダンス Z_Lと一致するような伝送線路で構成され、並列整合プロック 5 3 ₂は、周波数の信号の波長をとすると、線路長が λノ 4の伝送線路で構成されている。

主整合プロック 5 1は、スィッチ 5 4 ₂が OFFの状態で周波数 f ₂で信号源ィンピーダンス Z_s (f₂)と負荷インピーダンス Z_L間の整合を行うよう設計されている。従って、スィッチ 5 4 ₂が OFFの状態では図 1 8 Aに示すように、周波数の信号に対して線路長 λノ 4の並列整合プロック 5 3 ₂に沿つた電圧分布は、開放端側で最大となり、接続点 Αで 0、即ち、接続点 Aでは短絡状態となっている。そのため、整合回路 5 0はスィツチ 5 4₂が OFFの状態では周波数 f,の信号を負荷回路 2 8に供給せず、周波数 f₂の信号に対してのみ信号源 2 3のインピーダンスと負荷回路 2 8のインピーダンス間の整合を行って信号を負荷回路 2 8に供給することができる。

周波数での整合を行うには、スィッチ 5 4 ₂を 0N状態にする。この場合は、図 1 8 Bに示すように線路長ノ 4の並列整合プロック 5 3 ₂グランド側が短絡されるので周波数 f の信号に対する電圧分布は接続点 Aで最大となる。即ち、接続点 Aにおいて周波数の信号に対し並列整合プロック 5 3 ₂は理想的には無限大のインピーダンスとなっている。従って、並列整合ブロック 5 3 ₂による周波数における影響をなくすことができる。前述した図 4、 9、 1 0、 1 2の実施例では、スィッチ 5 4 ₂の特性として、周波数 f₂における高いアイソレーションと周波数における低い挿入損失が要求されるが、図 1 7の実施例では並列整合プロック 5 3 ₂が接続点 Aに接続されているので、上述のようにスィッチ 5 4 ₂のォン .オフにより接続点 Aから見た並列整合プロック 5 3 ₂は周波数の信号に対し短絡（インピーダンス 0 ) '開放（インピーダンス無限大）となる。従って、スィッチ 5 4 ₂自体が要求された揷入損失及ぴアイソレーションの特性を有していなくても、その影響は少ない。図 9で示した実施例におけるスィッチ 5 4 ₂がアイソレーション 15dBを持つ場合、周波数で最大 3. 8dBの損失が生じるが、図 1 7の実施例では同損失は 0. 08 dBと大きく改善される。また、スィッチ 5 4 ₂の状態を O Nとして、周波数の整合回路が設計され、並列整合ブロック 5 3 ₂が線路長; L 2の先端短絡線路と等価の回路となった場合、周波数においては接続点 Aで短絡となる。し力し、図 1 7の実施例によれば、周波数: ^での使用の際、スィッチ 5 4 ₂の状態を OFFとすれば、周波数における並列整合プロック 5 3 ₂の接続点 Aでの入カインピーダンスは同様に理想的には無限大、即ち開放となり、周波数の信号に影響を与えない。この場合、スィツチ 5 4 ₂に要求される特性は図 9におけるものと同等であるが、スィツチ 5 4 ₂の実装位置が信号経路 (主整合ブロックや直列整合ブ口ック）より離すことができるため、実装がしゃすい利点がある。

図 1 7で示した並列整合プロック 5 3 ₂とスィッチ 5 4 ₂の位置関係は、そのまま図 4、 1 0、 1 2の実施例に適用できる。

図 1 9はこの発明による整合回路の第 6の実施例を示す。この実施例は図 1 7 の実施例の変形実施例であり、図 1 7の実施例におけるスィッチ 5 4 ₂をグランドに接続せず、もう 1つの並列整合ブロック 5 5 ₂に接続している。その他の構成は図 1 7の場合と同様である。図 1 7の実施例によれば、スィッチ 5 4 ₂がアイソレーション及びィンサーションロスの点でそれほど高い要求を満たさないでもよいが、例えば 1つの周波数 f,に対し整合を実現するそれぞれの整合ブ口ックの設計を決めた場合に、整合可能なもう 1つの周波数 f₂の選択自由度はそれほど大きくない。図 1 9の実施例ではその点を改善するものである。

この実施例も図 1 7と同様、ポートに接続されたインピーダンス Z_s (f)の信号源 2 3を、ポート P ₂から見て整合させるための回路である。図 1 7の実施例は、例えば図 5に示す 2つの周波数帯域， b₂の信号に対する整合回路として動作する。図 1 7で主整合ブロック 5 1は周波数の入力信号に対する整合回路であり、接続点 Bで信号源ィンピーダンス Z_s (f が負荷ィンピーダンス Z_Lに整合するように設計する。直列整合ブロック 5 2 ₂は、接続点 B， A間の周波数の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。例えば、特性インピーダンスが負荷インピーダンス Z_Lに等しい伝送線路で構成してもよいし、特性ィンピーダンスがあるインピーダンス Ζ_τに等しい伝送路で構成し、ポート Ρ ₂において、周波数特性のないインピーダンス変換器により負荷インピーダンス z_Lに変換してもよい。図 1 9の実施例については周波数 f₂におけるスィッチ 5 4 ₂の揷入損失やアイソレーション特性のうち、どちらの特性がより大きな問題となるかにより、設計法が異なる。

まず、揷入損失が問題となる場合には、以下のように設計する。スィッチ 5 4 ₂は OFFとして、主整合ブロック 5 1、直列整合ブロック 5 2 ₂、及び並列整合ブロック 5 3 ₂で周波数 f₂に対する整合回路を設計する。設計の解としての並列整合プロック 5 3 ₂は任意のリアクタンス成分を持ちえるので、多くの場合、並列整合プロック 5 3 ₂の信号経路への付カ卩は、周波数の信号に対して損失を与える。従って、周波数の信号に対し、スィッチ 5 4₂を O Nとし、もう 1つの並列整合プロック 5 5 ₂を並列整合プロック 5 3 ₂に付加する。ここで、並列整合ブロック 5 5 ₂はスィッチ 5 4₂が O N時に図 1 9の接続点 Aから並列整合ブロック 5 3 ₂側を見た場合の周波数 f_tでの並列整合ブロック 5 3 ₂、 5 5 ₂によるインピ一ダンスが最大となるように設計する。それにより、スィツチ 5 4 ₂が O N状態で並列整合ブロック 5 3 ₂、 5 5 ₂による周波数の信号に対する影響を最小とすることができる。

アイソレーションが問題となる場合は、以下のように設計する。スィッチ 5 4 ₂は O N状態とし、主整合プロック 5 1、直列整合プロック 5 2 ₂、及び並列整合ブロック 5 3 ₂、 5 5 ₂で周波数 f₂に対する整合回路を設計する。設計の解としての並列整合ブロック 5 3 ₂と 5 5 ₂の直列回路は任意のリアクタンス成分を持ち得るので、多くの場合、並列整合ブロック 5 3 ₂、 5 5 ₂の信号経路への付加は周波数の信号に対して損失を与える。従って、周波数での使用時には、スイツチ 5 4 ₂を OFFとし、並列整合ブロック 5 5 ₂を信号経路から切り離す。ここで、並列整合ブロック 5 3 ₂は、図 1 9の接続点 Aから並列整合ブロック 5 3 ₂側を見た場合の周波数でのィンピーダンスが最大となるように設計する。それにより、並列整合ブロック 5 3 ₂、 5 5 ₂による周波数の信号に対する影響を最小とすることができる。

このように、図 1 9の実施例では 2つの並列整合ブロック 5 3 ₂、 5 5 ₂を使用して所望の周波数に対する整合を設計するので、周波数の選択自由度は高く、かつ、 2つの並列整合ブロック 5 3 ₂、 5 5 ₂間のスィッチ 5 4 ₂の位置を最適に選ぶことにより、スィッチ 5 4 ₂のインサーシヨンロスに対しても、アイソレーションに対しても改善できる。特に揷入損失はスィツチに含まれる抵抗成分が原因で生じるが、スィッチ 5 4 ₂の位置は、 2つの並列整合ブロック 5 3 ₂、 5 5 ₂を一本の伝送線路とみて、その線路上のある位置で信号の電流分布が最小となる所に挿入できるよう 2つの線路の長さを決め、並列整合プロック 5 3、 5 5を構成することで、回路のスィッチ挿入による損失を低減できる。

図 2 0はこの発明による整合回路の第 7の実施例を示し、図 1 7及ぴ図 1 9の実施例の変形例である。この実施例では、並列整合ブロック 5 3 ₂、 5 5 ₂は互いに直接接続されており、その接続点とグランド間にスィッチ 5 4 ₂が挿入されている点が図 1 9の実施例と異なり、その他の構成は図 1 9と同様である。図 2 0も、図 1 7と同様にポートに接続された信号源 2 3を、ポート P ₂から見て整合させるための回路であり、図 1 9と同様に 2つの周波数帯域， b₂の信号に対する整合回路として動作する。図 2 0で主整合ブロック 5 1は、図 1 9の場合と同様に周波数の入力信号に対する整合回路であり、その設計基準も同様なので説明を省略する。

周波数における整合は、まず、スィッチ 5 4 ₂を OFF状態とし、主整合ブロック 5 1、直列整合プロック 5 2 ₂、並列整合プロック 5 3 ₂、 5 5 ₂で周波数 f₂に対する整合回路を設計する。設計の解としての並列整合ブロック 5 3 ₂、 5 5 ₂の直列回路は任意のリアクタンス成分を持ち得るので、この直列回路の信号経路への付加は多くの場合、周波数の信号に対して影響を与える。従って、この実施例では、周波数での使用時にはスィッチ 5 4 ₂を O Nとする。並列整合プロック 5 3 ₂はスィツチ 5 4 ₂が O Nのときに図 2 0の接続点 Aから並列整合ブロック 5 3 ₂側を見た場合の周波数でのインピーダンスが最大となるように設計されている。従って、スィッチ 5 4 ₂が〇Nのときには、並列整合ブロック 5 3 ₂、 5 5 ₂による周波数でのインピーダンスへの影響を最小とすることができる。ここで、並列整合プロック 5 5 ₂は任意のリアクタンスで設計できるので、周波数 f₂ に対する整合回路の設計は可能である。図 2 1はこの発明による整合回路の第 7の実施例を示し、図 1 9の実施例の変形例である。図 2 1は、図 1 9の実施例（アイソレーシヨン特性が問題となる場合）で示した整合回路 5 0において、並列整合ブロック 5 3 ₂の一例として図 9の実施例と同様にスィツチ 6 2 iと伝送線路 6 1！の直列回路によつて構成した例である。スィッチ 6 2 は揷入損失及びアイソレーションに周波数特性を持ち、一般的に周波数が高くなるにしたがい、揷入損失、アイソレーションともに劣化する。周波数での動作に際して、並列整合ブロック 5 3 ₂内のスィッチ 6 2 iが OFFの場合、並列整合ブロック 5 3 ₂内のスィツチ 6 2 のアイソレーションが周波数において十分確保できなければ並列整合プロック 5 3 ₂が周波数の信号伝送に影響し、損失を生じる。

そこで、図 2 1に示す実施例では、周波数 ^での使用時において、並列整合ブ口ック 5 3 ₂に従属するスィツチ 5 4₂を O Nとする。並列整合ブロック 5 5 ₂は、接続点 Aから並列整合プロック 5 3 ₂を見た場合のインピーダンスが並列整合プロック 5 3 ₂とあわせて最大となるように設計されている。従って、この実施例の構成を用いれば、スィッチ 6 2 のアイソレーションが周波数において不十分な場合でも、並列整合ブロック 5 3 ₂の周波数の信号に対する影響を最小とすることができる。図 2 1の並列整合ブロック 5 3 ₂の構成例は図 1 7及ぴ図 2 0に示した実施例にもそれぞれ適用でさ、各整合回路において同様な効果が得られる。図 2 2はこの発明による整合回路の第 8の実施例を示す。この整合回路は、主整合ブロック 5 1と、それに縦続接続された N-1個の直列整合ブロック 5 2 ₂〜 5 2 _Nが設けられ (2≤n≤N) 、各直列整合ブロック 5 2 _nの出力側接続点には、 N個の並列整合ブロック 5 3 _nl〜5 3 _nNがそれぞれスィッチ 5 4 _nl〜5 4 _nIHを介して接続された直列回路が接続されている。図 2 2は、 N個の周波数帯域の信号に対する整合回路として動作する。図 2 2で主整合プロック 5 1は周波数 fiの入力信号に対する整合回路である。直列接続された N-1個の直列整合ブロック 5 2 ₂〜 5 2 _Nは周波数〜のそれぞれの周波数の信号に影響しないよう、伝送線路などの回路素子で構成される。例えば、特性ィンピーダンスが負荷ィンピーダンス Z_L に等しい伝送線路で構成してもよいし、特性ィンピーダンスがあるインピーダンス Ζ_τに等しい伝送路で構成し、ポート Ρ ₂において周波数特性のないィンビーダンス変換器により負荷ィンピーダンスに変換してもよい。並列整合ブロック 5 3 _nl〜 5 3 ^ (n=2, ...， N) は、スィッチ 54 _nl〜 54 ^の制御により接続点から並列整合ブロック 5 3_π1を見た入力インピーダンスが周波数 f_m (m≠n) で最大となり、かつ、スィッチ 54_nl〜54_nN— iを別状態に制御することにより周波 ¾f_n (2≤n≤N) に対して、主整合プロック 5 1、直列整合プロック 5 2₂〜 5 2 _Nと併せて接続点で整合回路となるよう設計する。

例えば、周波数 f_nに対してスィッチ 54_nl〜54_nn— iは ON、スィッチ 5 4_nn〜 5 4 のうち少なくともスィッチ 5 4 _πηは OFFとして、並列整合ブロック 5 3 _nl 〜5 3_nnを周波数 f_nに整合できるように設計する。同時に、周波数 f_mCL≤m N， m≠n) に対しては、スィツチ 5 4_nl〜5 4叩— _t (2≤ p≤N-1, p≠n) を〇Nとし、スィツチ 5 4_np〜54 ！のうち少なくともスィツチ 54_npは OFFとして、並列整合ブロック 5 3 _nl〜 5 3 _npを接続点 A_n—で信号経路に付加し、接続点 Anで周波数 f mに対する並列整合プロック 5 3_nl〜5 3 _nNからなる回路の入カインピーダンスを最大化する。

このように、各直列整合ブロック及ぴ並列整合ブロックを構成することにより、 N個の周波数帯域に対する整合回路が実現できる。ここでは、主整合ブロック 5 1、（N- 1)個の直列整合ブロック 5 2₂〜5 2_N、 N(N_1)個の並列整合ブロック 5 3₂ !~5 3,^ N(N - 1)個のスィッチ 54₂₁〜54丽を用いた例を示したが、信号源インピーダンス Z_s(f)の特性によっては、これよりも少ないスィツチや整合ブロックで実現可能な場合も存在する。

例えば、スィツチ 5 4_nl〜5 4_n(rl (Kqく N) を ON、スィッチ 5 4_nqを OFF とし、接続点に接続された並列整合ブロック 5 3_nl〜5 3_nqの他に、スィッチ 54_kl - 5 4 _kr-1 (k>n， Kr≤N) を ONとし、スィッチ 54 _krを OFFとし、接続点 A_k— _tに接続された並列整合ブロック 5 3_kl〜5 3_krの一部と、主整合ブロック 5 1と、直列整合プロック 5 2₂〜 5 2 _kにより周波数 f_sに対して接続点で整合できるように設計する。

このとき、スィツチの制御により接続点及び以外に接続された並列整合プロックの縦続接続はそれぞれの点からそれぞれに接続される並列整合プロック側を見た場合の周波数 f に対する入力インピーダンスが最大となるように設計しておく。これにより、これら並列整合ブロックが周波数 f_sの信号伝送へ与える影響を最小にすることができる。更に、スィッチの制御により、接続点及び A 以外に接続された並列整合プロックを周波数 f_sの整合回路の一部として使用することもできる。このように、複数の接続点 Axに接続される並列整合プロックの組み合わせで整合回路を構成することにより、直列整合プロックの数は (N - 1)個より少なくなり、よって、並列整合ブロック及ぴスイッチの数も直列整合ブロックの数の減少に伴って減らすことができる。また、周波数〜¾のうち、互いの関係が奇数倍になるものがある場合など、入カインピ一ダンスを最大とする条'件が利用できるので、スィツチの数を減らすことができる。更に、並列整合ブロックを周波数〜のうち、複数の周波数で共振するように設計することによつても、同様に入カインピーダンスを最大とする条件が利用できるので、スィツチの数および並列整合ブ口ックの数を減らすことができる。

図 2 3はこの発明による整合回路の第 9の実施例を示す。この実施例は図 2 2 の実施例において各接続点 A_n_iに接続される N個の並列整合プロックと N-1個のスィッチが交互に接続された縦続接続からスィツチを除去して N個の並列整合ブ口ック 5 3 _nl〜5 3 _llNを縦続接続し、各並列整合プロック間の接続点及び最終段並列整合プロック 5 3 _ηΝの接続点と反対側の端子をそれぞれスィツチ 5 4 _η1〜5 4 _ηΝを介してグランドに接続した構成となっている。

図 2 3は、例えば Ν個の周波数帯域の信号に対する整合回路として動作する。図 2 3で主整合プロック 5 1は周波数 fjの入力信号に対する整合回路である。直列整合プロック 5 2 ₂〜5 2 _Nは図 2 2の実施例の場合と同様に構成する。周波数 f _n (n二 2， . . · , N)に対しては、例えば、スィッチ 5 4 _nl〜5 4 _nNは OFFとし、主整合プロック 5 1、直列整合プロック 5 2 ₂〜 5 2 _n—い並列整合ブロック 5 3 _nl〜 5 3 _nN で周波数 f_nに対する整合回路を構成するよう、周波数〜について各並列整合プロックを設計する。このとき、並列整合プロック 5 3 _nl〜 5 3 _nNは、周波数 f_m

( 1≤m≤N, m≠n ) においてスィッチの制御、例えばスィッチ 5 4 _np (l≤ p≤ N) を O Nとした場合において、並列整合プロック 5 3 _nl〜5 3 _npの縦続接続は図 2 3の接続点から並列整合プロック 5 3 _nl側を見た場合の周波数 f_raでのインピーダンスが最大となるように設計しておくことにより、並列整合ブロック 5 3_nl 〜 5 3_npは周波数の信号伝送への影響を最小にすることができる。

一方、例えば周波数 f_nに対して、スィッチ 5 4_np (1≤ p≤N) を〇Nとし、主整合プロック 5 1、直列整合プロック 5 2₂〜 5 2 _n、並列整合ブロック 5 3 _nl〜 5 3 _npで周波数 f_nに対する整合回路を構成するよう、周波数〜について各並列整合ブロックを設計する。このとき、並列整合ブロック 5 3_nl〜5 3_nNは、周波数 f_m (1≤m≤N, m≠n) においてスィッチの制御、例えばスィッチ 54_nq (1≤ q≤N、 p≠ q) を〇Nとした場合において、並列整合ブロック 5 3 _nl〜 5 3 _nqの縦続接続は図 2 3の接続点から並列整合ブロック 5 3_π1側を見た場合の周波数 f_mでのインピーダンスが最大となるように設計しておくことにより、並列整合ブロック 5 3_π1〜5 3 _ηΝは周波数 f_niの信号伝送への影響を最小にすることができる。信号源ィンピーダンス Z_s(f)の特性によっては、これよりも少ないスィツチ数や整合ブロック数で実現可能な場合もある。例えば、周波数 f _nでの整合に対して、接続点 A_n_ に接続された並列整合プロック 5 3_nl〜 5 3_nr÷1 (r<N) の他に、接続点に接続された並列整合ブロック 5 3_kl〜5 3_ks+1 (s<N) を併用する。このように、複数の接続点 Axに接続される並列整合プロックの組み合わせで整合回路を構成することにより、直列整合ブロックの数は (N-1)個より少なくなり、よって並列整合ブロック及びスイッチも直列整合ブロック数の減少とともに減らすことができる。また、周波数 f,〜f_Nのうち、互いの関係が奇数倍になるものがある場合など、入力インピーダンスを最大とする条件が利用できるので、スィツチの数を減らすことができる。更に、周波数〜のうち、複数の周波数で共振する並列整合プロックを用いることによつても同様に入カインピ一ダンスを最大にする条件が利用できるので、スィ Vチの数及ぴ並列整合ブロック数を減らすことができる。このとき、並列整合ブロック 5 3 _nl〜 5 3 _nN及び 5 3 _kl〜 5 3 _k,は、周波数 f_m(l≤m ≤N, m≠n)においてスィッチの制御、例えば、スィッチ 5 4_nR (1≤R≤N) 及ぴ 5 4_nS (1≤S≤N) を ONとした場合において、並列整合ブロック 5 3_nl〜5 3_nR及ぴ 5 3_rl~5 3_rSの縦続接続は接続点 A_n— i及び A_rtから並列整合ブロック 5 3 _nl及び 5 3 側を見た場合の周波数 f_mでのィンピーダンスが最大となるように設計しておくことにより、並列整合ブロック 5 3_nl〜5 3_nr及び 5 3_kl〜5 3_ksは周波数の信号伝送への影響を最小にすることができる。

図 2 4はこの発明による整合回路の第 1 0の実施例を示す。図 2 4の実施例は図 2 3に示した実施例に更に並列整合プロック 5 3 _npと 5 3 _np+1間にスィツチ 5 4 _n _pを挿入した構成となっている。図 1 9及び図 2 2に示した実施例と同様な効果が得られる。また、スィッチ 5 4 _npと 5 4 _nl〜 5 4 及びスィッチの状態により信号経路に接続される並列整合プロックの組み合わせを更に多く選択できる。その結果、複数の周波数で整合可能となるだけでなく、整合周波数以外の他周波数の信号伝送における並列整合プロックの影響を最小化できる信号数が増加する可能性がある。

図 2 5はこの発明による整合回路の第 1 1の実施例を示す。この実施例では、主整合プロック 5 1に縦続接続された N-1個の直列整合ブロック 5 2 ₂〜 5 2 _Nの各出力側接続点 Α,-Α,.,にそれぞれ並列整合プロック 5 3 ₂〜 5 3 _Νが接続され、各並列整合プロック 5 3 _ηに SpNTスィツチ 5 4 _nが接続されている。各スィツチ 5 4 _nの N個の出力端子には N個の並列整合プロック 5 5 _nl〜 5 5 _nNが接続されている。それらのうち並列整合ブロック 5 5 _nnはスィツチ 5 4 _nの n番目の端子を直接ダランドに接続しているが、開放としてもよい。

図 2 5も N個の周波数帯の信号に対する整合回路 5 0として動作する。図 2 5 で主合成プロック 5 1は周波数の入力信号に対する整合回路である。直列整合ブロック 5 2 ₂〜 5 2 _Nは、周波数〜の信号に影響しないように、図 2 2 、 2 3の実施例と同様に構成する。周波数 f_n (n=2, … ， N)に対して主整合プロック 5 1 、直列整合ブロック 5 2 ₂〜 5 2 _n、並列整合ブロック 5 3 _nnで整合回路となるよう周波数 fi〜f_Nにて設計する。並列整合ブロック 5 5 _nnは接地あるレ、は開放とする。周波数 f_ra (l≤m≤N, m≠n)に対しては、スィッチ 5 4 _nを並列整合プロック 5 5 _nm に接続する。このとき、並列整合ブロック 5 5 _nraは接続点から並列整合ブ口ック 5 3 _n側を見た場合の周波数でのィンピーダンスが最大となるように設計しておく。それにより、並列整合ブロック 5 3„による周波数 f_raの信号伝送への影響を最小化することができる。

図 2 6はこの発明による整合回路の第 1 2の実施例を示す。図 2 6の実施例は、図 2 3の実施例と図 2 5の実施例を組み合わせた構成である。同様に、図 2 2〜図 2 5を任意に組み合わせて構成してもよい。動作については、各実施例で説明したものと同様である。

図 2 2〜2 6の実施例によれば、選択できる整合可能な周波数帯域の数を増やすことができ、かつ並列整合ブロックに対するスィッチの位置を適切に選ぶことにより、スィッチのアイソレーション及びインサーシヨンロスの問題を軽減できる。同様のことは、図 1 0の実施例に図 1 4、 1 5、 1 6に示した各並列整合ブロック 5 3を適用した場合にもいえる。

図 1 7及び図 1 9〜 2 6の実施例における主整合プロック 5 1の構成は任意に選ぶことができる。主整合プロック 5 1の第 1の実施例を図 2 7に示す。この例では主整合ブロック 5 1はポートに接続された直列整合ブロック 5 2 iと、その出力側に一端が接続された並列整合ブ口ック 5 3 ₁と、並列整合プロック 5 3丄の他端とグランド間に挿入されたスィッチとから構成されている。

直列整合ブロック 5 2 は、例えば図 1 7における B— A点間の周波数 f _n (n≤N) の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。例えば、特性インピーダンスが出力負荷ィンピーダンス Z_Lに等し！/、伝送線路で構成してもよいし、特性ィンピーダンスがあるインピーダンス Ζ_τに等しい伝送線路で構成し、ポート Ρ ₂において周波数特性のないィンピーダンス変換器により負荷ィンビーダンス Z_Lに変換してもよい。

直列整合プロック 5 2 iと並列整合ブロック 5 3 iは、図 1 7におけるポート P ₂ においてインピーダンス Z_Lに整合するよう設計する。この際、スィッチ 5 4 iは 0 N/0FFいずれかの状態として設計する。具体的には、スィツチ 5 4 ,の状態は OFF として、周波数の整合回路が設計される。並列整合ブロック 5 3 iが線路長え 4 ( X _m：周波数 f_mの波長、 2≤m≤Nとする) の先端開放線路となつた場合、周波数 f _raの信号は接続点 Cで短絡され、周波数 f _raでの使用ができないことになる。しかし、この実施例においては、周波数 f_mでの使用の際にはスィッチ 5 4 ₁を〇N とすればよく、この時、周波数 f_raにおける並列整合プロック 5 3ェの接続点 Cでの入カインピーダンスは理想的には無限大、即ち並列整合プロック 5 3 iによる周波数 f„における影響をなくすことができる。また、スィッチ 5 4ェを O Nとし、周波数での整合回路が設計され、並列整合プロック 5 線路長； Lノ 2の先端短絡線路と等価の回路となった場合、周波数 f_raにおいては接続点 Cで短絡となる。しかし、図 2 7の実施例に拠れば、周波数 f_mでの使用の際、スィッチ 5 4 を 0FF+ とすれば、周波数 f_mにおける並列整合ブロック 5 3 の接続点 Cでの入力インピ一ダンスは同様に理想的には無限大、即ち開放となり、周波数 f_raの信号に影響を与えない。

図 2 8はこの発明による図 1 7及ぴ図 1 9〜2 6の実施例における主整合ブロック 5 1の第 2の実施例を示す。この例では、直列整合プロック 5 2 iの一端に並列整合プロック 5 3 iが接続され、それにスィツチ 5 4 を介して並列整合プロック 5 5 が接続された構成となっている。主整合ブロック 5 1の直列整合ブロック 5 2 iは、例えば図 1 7における B—A点間の周波数 f_n (n≤N)の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。図 2 8の実施例については周波数 f₂におけるスィツチ 5 4 iの揷入損失やアイソレーション特性のうち、どちらの特性がより大きな問題となるかにより、設計法が異なる。

まず、挿入損失が問題となる場合は、以下のように設計する。スィッチ 5 4 iは OFFとして、直列整合ブロック 5 2 i及ぴ並列整合ブロック 5 3 iで周波数に対する整合回路を設計する。設計の解としての並列整合プロック 5 3 iは任意のリァクタンス成分を持ち得るので、多くの場合、並列整合ブロック 5 3 iの接続点じでの信号経路への付加は、周波数 f_ra (2 m^N)の信号に対して損失を与える。よって周波数 f_raでの使用時には、スィッチ 5 4 を O Nとし、並列整合ブロック 5 5 iを信号経路に付加する。ここで、並列整合ブロック 5 5 iはスィッチ 5 4 が O N時に接続点 Cから並列整合プロック側を見た場合の周波数 f_mでのィンピーダンスが最大となるように設計する。それにより、スィッチ 5 4 !の O N時に並列整合プロック 5 3い 5 5 iによる周波数 f_nの信号に対する影響を最小にすることができる。アイソレーションが問題となる場合には、以下のように設計する。スィッチ 5 4 iは O Nとして、直列整合ブロック 5 2 i及び並列整合ブロック 5 3い 5 5 iで周波数に対する整合回路を設計する。設計の解としての並列整合プロック 5 3ぃ 5 5 iの直列回路は任意のリアクタンス成分を持ち得るので、多くの場合、並列整合ブロック 5 3い 5 5 の信号経路への付カ卩は周波数 f_raの信号に対して損失を与える。よって周波数 f_raでの使用時には、スィッチ 5 4 iを OFFとし、並列整合ブロック 5 3 iを信号経路から切り離す。ここで、並列整合プロック 5 3 iは接続点 Cから並列整合プロック側を見た場合の周波数 f_mでのィンピーダンスが最大となるように設計する。それにより、並列整合ブロック 5 3い 5 5 ₁にょる周波数^ の信号に対する影響を最小にすることができる。

図 2 9はこの発明による図 1 7、図 1 9〜 2 6の実施例における主整合プロック 5 1の第 3の実施例を示す。この例は図 2 8の実施例において並列整合プロック 5 3 と 5 5 を互いに直接接続し、その接続点とグランド間にスィツチ 5 4 ₁を挿入した構成となっている。主整合ブロック 5 1の直列整合ブロック 5 2 iは、例えば図 1 7における B— A点間の周波数 f_n (n≤N)の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。スィッチ 5 4 iは OFFとし、直列整合ブ口ック 5 2い並列整合プロック 5 3い 5 5 ,で周波数 f,に対する整合回路を設計する。設計の解としての並列整合プロック 5 3い 5 5 ,の直列回路は任意のリアクタンス成分を持ち得るので、この直列回路の信号経路への付加は多くの場合、周波数 f_m (2≤m≤N)の信号に対して影響を与える。よって、個の実施例では、周波数 f_ra での使用時には、スィッチ 5 4 を O Nとする。並列整合プロック 5 3 iはスイツチ 5 4 _tが O Nのときに接続点 Cから並列整合ブロック側を見た場合の周波数 f_ra でのインピーダンスが最大となるよう'に設計されている。よって、スィッチ 5 4 が O Nのときには、並列整合ブロック 5 3ぃ 5 5 こよる周波数 f_raでのインピーダンスへの影響を最小にすることができる。ここで、並列整合プロック 5 5ェは任意のリアクタンスで設計できるので、周波数 f,に対する整合回路の設計は可能でめ 0₀

図 3 0はこの発明による図 1 7、図 1 9〜2 6における主整合ブロック 5 1の第 4の実施例を示す。この実施例は図 2 8の実施例においてスィツチ 5 4 iとして SPNTスィツチを使用し、そのスィツチ 5 4 の1^"出力端に並列整合プロック 5 5 _U 〜 5 5 _1Nを接続した構成となっている。主整合プロック 5 1の直列整合プロック 5 2！は例えば図 1 7において B— A点間の周波数 f_n (n^N)の信号伝送に得供しないよう、伝送線路などの回路素子で構成する。周波数に対して直列整合プロック 5 2ぃ並列整合ブロック 5 3 5 5 _Uで整合回路となるよう設計する。周波数 f_m (2≤m^N)に対しては、スィッチ 5 4 を並列整合ブロック 5 5 _lmに接続する。このとき、並列整合プロック 5 5 _lraは接続点 Cから並列整合プロック 5 3 i側を見た場合の周波数 f_mでのィンピーダンスが最大となるように設計しておく。それにより並列整合プロック 5 3い 5 5 _lraによる周波数 f_mの信号伝送への影響を最小にすることができる。

上記主整合プロック 5 1の構成によれば、スィツチの実装位置が信号経路（主整合ブロックや直列整合ブロック）より離すことができるため、実装しやすいという利点がある。

図 2 7から 3 0に示した主整合ブロック 5 1の構成は図 4、 9、 1 0、 1 2、 1 3で示した整合回路の実施例における主整合プロック 5 1に適用してもよい。図 1 7、図 1 9〜 2 6の実施例においても任意の並列整合ブ口ックを図 1 4に示した並列整合プロック 5 3と同様に構成してもよい。それにより並列整合プロック 5 3にリアクタンス可変機能をもたせることで、整合回路全体が更に多くの周波数に対して整合可能となる。即ち、図 1 4のスィツチを 6 2 ,から順に O Nとしていき、副整合回路 6 1 ,〜 6 1 _κを順次接続していくことで、並列整合ブロック 5 3は Κ個程度のリアクタンス値を取ることができる。例えば、図 1 4の並列整合ブロック 5 3を図 1 7、 1 9の整合回路の 1つの並列整合プロックに適用すれば、整合可能な周波数の数を更に Κ個程度増加させることができる。

同様に、図 1 7、図 1 9〜2 6の実施例において任意の並列整合ブロックを図 1 5に示した並列整合プロック 5 3と同様に構成してもよい。例えば、スィッチ 6 4 iが O Nの場合、スィッチ 6 4 ま片側が接地されているので、副整合回路 6 3 ₂〜 6 3 _kは並列整合プロック 5 3のリアクタンス値に影響せず、並列整合ブロック 5 3のリァクタンスは副整合回路 6 3ェのみで決定される。同様にスィツチ 6 4 _kを O Nとすれば、副整合回路 6 3 _k+1〜 6 3 _κは並列整合プロック 5 3のリアクタンス値に影響せず、並列整合プロック 5 3のリアクタンスは副整合回路 6 3 i〜 6 3 _kで決定される。従って、スィッチ 6 4 _kを O Nとすることにより、並列整合ブロック 5 3は K個程度のリアクタンス値を得ることができる。図 1 5の並列整合ブロック 5 3を図 1 7、図 1 9〜 2 6の整合回路 5 0における任意の並列整合ブロック 5 3に適用することにより、整合可能な周波数の数を K個程度増加させることができる。副整合回路は、伝送線路、集中定数素子などを用いて任意に構成してよい。例えば、集中定数素子として、可変リアクタンス、可変キャパシタンス機能を持つ素子を用いれば、更に細かいリァクタンス制御が可能となる。

上述した整合回路について、主整合ブロック、直列整合ブロック、並列整合ブロック、副整合回路の構成は上記条件を満足すれば特に限定されるものでない。これらは、例えば集中定数回路を使って構成してもよいし、分布定数回路を用いて構成してもよい。また、それらの組み合わせでもよい。上述ではこの発明による整合回路の様々な実施例を説明したが、以下に、この整合回路を適用した増幅器について説明する。

図 3 1は、この発明による整合回路を増幅器に適用した第 1の応用例を示す。この増幅器は、増幅素子 2 6の入力側整合回路 5 0として図 4に示した整合回路を使用し、増幅素子 2 6の出力側整合回路 5 0 ' として図 9に示した整合回路を使用した場合を示している。従ってこの増幅器は、例えば図 5に示した中心周波数を f い f ₂とする 2つの周波数帯域の信号を増幅する。周波数の信号を増幅する場合、両整合回路 5 0、 5 0 ' のスィッチ 5 4 ₂は共に開放とする。これにより、入力側及び出力側共に周波数で整合し、良好な増幅をすることができる。また、周波数 f ,の入力信号を増幅する場合、両整合回路 5 0、 5 0，のスィツチ 5 4 ₂は共に閉成とする。これにより、入力側整合回路 5 0、出力側整合回路 5 0 'は全体として周波数 f ₂で整合するので、良好な増幅をすることができる。ここで、増幅素子 2 6として、周波数 f J及び周波数 f ₂の双方について利得が取れる素子を選択すれば、 1つの増幅素子 2 6で 2つの帯域の信号を選択増幅することができる。

同様に、図 1 0、図 1 2、図 1 3、図 1 7、図 1 9〜2 6に示した整合回路 5 0のいずれでも、増幅素子 2 6の入力側及び出力側整合回路 5 0、 5 0，として使用することができる。

図 3 2を参照してこの発明による整合回路を増幅器の一部として利用した第 2 の応用例を説明する。図 3 2における各整合ブロックは、抵抗、インダクタンス、キャパシタンスより成る集中定数素子か、或いはこれと同等な特性を有する分布定数素子を使用して構成することができる。図 3 2の応用例は、 900MHz/2GHzの帯域で用いられる増幅器の設計例である。ここで、主整合プロック 5 1は 2GHz用の整合回路であり、並列整合プロック 5 3 ₂は入力側整合回路 5 0全体、及び出力側整合回路 5 0 ' 全体を 900MHz用の整合回路に変更するブロックである。 2GHz の入力信号に対してスィツチ 5 4 ₂は双方共に開放状態とされ、入力側整合回路 5 0において、入力信号は直列整合プロック 5 2 ₂及び 2GHz用の主整合ブロック 5 1を介して伝送され、増幅素子 2 6としての電界効果トランジスタ（F E T) の入力端子に入力される。出力側整合回路 5 0 ' においては、 2GHz用の主整合プロック 5 1と直列整合ブロック 5 2 ₂を介して伝送され、ポート P ₂に出力される。

900MHzの入力信号に対応するには、入力側、出力側整合回路 5 0、 5 0 ' のスイッチ 5 4 ₂は双方共に閉成状態とされ、入力側整合回路 5 0において、並列整合ブロック 5 3 ₂を構成する並列コンデンサが挿入され、全体として 900MHzの整合回路が構成される。出力側整合回路 5 0 ' においても並列整合プロック 5 3 ₂を構成するコンデンサが挿入され、全体として 900MHzの整合回路が構成される。直列整合ブロック 5 2 ₂は、増幅器の入出力インピーダンスに等しい特性ィンピーダンスの伝送線路、或いはこれと等価な集中定数回路などによって構成することができる。このように、この応用例において、入力側及ぴ出力側整合回路 5 0、 5 0 ' におけるスィツチ 5 4 ₂の 0N/0FFを切り換えることにより 2つの周波数帯の信号に対し選択的に整合可能な増幅器を構成することができる。

図 3 3を参照して増幅器の高効率化を達成する実施例を説明する。図 3 3においては、増幅素子 2 6としては、信号帯域毎に個々に具備するのではなく、広帯域の増幅素子 2 6を 1個だけとして増幅素子数を減少させ、この広帯域の増幅素子 2 6の周辺回路である出力側整合回路 5 0 'を信号帯域毎に最適化することにより、マルチバンド高効率電力増幅器を構成することができる。この発明の整合回路を増幅器の出力側整合回路 5 0 'として使用する場合は、電力増幅器を高効率動作させる観点から、整合プロックの他に高調波処理する高調波処理プロックを併せて使用する。

図 3 3の出力側整合回路 5 0 'は、例として、図 5に示される周波数を及び f ₂とする 2つの帯域の信号について、増幅素子 2 6をマルチパンド高効率増幅器として動作させる。ここで、入力側整合回路 5 0としては、前述の各種整合回路を使用してもよいし、想定される入力信号の全体帯域で整合が取れる設計の 1個の整合回路を使用してもよいし、或いは信号帯域毎に切り替え使用する複数個の整合回路を使用してもよい。

この応用実施例における出力側整合回路 5 0 ' は、第 1の高調波処理プロック 5 1 Aと、第 1の整合ブロック 5 1 Bと、第 2の高調波処理プロック 5 7 Aと、第 2の整合プロック 5 7 Bとから構成されている。第 1の高調波処理プロック 5 1 Aと第 1の整合プロック 5 1 Bは主整合プロック 5 1を構成し、第 2の高調波処理プロック 5 7 Aと第 2の整合ブロック 5 7 Bは付加プロック 5 7を構成している。機能の点から見れば、第 1の整合ブロック 5 1 Bと第 2の整合プロック 5 7 Bの組が前述したこの発明の整合回路として機能し、第 1の高調波処理プロック 5 1 Aと第 2の高調波処理ブロック 5 7 Aの組は、基本周波数 fい f₂の信号の高調波成分を除去することにより増幅器全体として電力増幅の効率を高めている。出力側整合回路 5 0 'の第 1の高調波処理プロック 5 1 Aは、図 5で信号帯域 b ！の周波数 Ϊ,の高調波を終端する回路であり、直列整合プロック 5 2 uと並列整合ブロック 5 3„から構成されている。具体的には、図 3 4 Bに示すように 2倍波周波数 2f iの終端回路であり、直列整合プロック 5 2 uは長さが基本波の； Lノ 4 ( λ _χは周波数基本波の波長）の伝送線路で構成し、並列整合ブロック 5 3 uは長さ L₂が ₂/4 ( λ ₂は 2倍波の波長、従って； 1 ₂= λノ 2) の先端開放線路で構成する。伝送線路 5 2„上の 2倍波の電圧電流は図 3 4 Αに示すように分布し、ポート P iにおいて短絡となる。同様に、 λ _η/4 (ぇ„は11倍波の波長： ηは偶数）の長さの先端開放線路を並列に接続することで、各偶数次高調波に対する終端条件を満足することができる。また、同様に、奇数次高調波については、ポート P iにおいて開放となる様に先端開放線路の長さを設計する。並列整合ブロック 5 3 _Uは単なる或る長さの先端短絡線路を用いた構成、集中定数素子による構成とすることができ、遅延量は並列整合ブロック 5 3 uの構成に応じて調整する。

図 3 5を参照して説明するに、図 3 3における出力側整合回路 5 0 'の第1の整合ブロック 5 1 Bは、信号帯域 b iの周波数帯域で増幅素子 2 6と出力負荷とを整合させる回路であり、直列整合ブロック 5 2 ₁₂と並列整合プロック 5 3 ₁₂と力ら構成されている。例えば伝送線路により構成した直列整合ブロック 5 2 ₁₂と伝送線路により構成した並列整合ブロック 5 3 ₁₂により任意のインピーダンスに対して整合を取ることができる。図 3 5は並列整合プロック 5 3 ₁₂として先端開放線路を使用した例である。先端短絡線路を用いてもよい。並列整合ブロック 5 3 ₁₂は、この他にも集中定数の組み合わせによる回路を使用することができる。直列整合プロック 5 2 ₁₂も伝送線路などによる遅延回路として構成でき、遅延量は並列整合プロック 5 3 ₁₂の構成に応じて調整する。

図 3 3における出力側整合回路 5 0 'の付加プロック 5 7の第 2の高調波処理ブロック 5 7 Aと第 2の整合ブロック 5 7 Bは、それぞれ、図 5における信号帯域 b ₂の周波数 f₂の高調波を終端し、周波数 f₂の信号帯域 b ₂で増幅素子 2と出力負荷とを整合させるための回路である。第 2高調波処理ブロック 5 7 Aは主整合ブロック 5 1内の第 1の高調波処理プロック 5 1 Aに対応し、直列整合ブロック 5 2₂₁と、スィツチ 5 4₂₁と、並列整合ブ口ック 5 3 ₂₁とから構成されている。第 2 の整合プロック 5 7 Bも第 1の整合ブロック 5 1 Bと対応し、直列整合プロック 5 2₂₂と、スィッチ 5 4₂₂と、並列整合ブロック 5 3 ₂₂とから構成されている。各整合プロック 5 2 ₁₂、 5 2₂₂、 5 3 ₁₂、 5 3 ₂₂の構成は上述した第 1の高調波ブロック 5 1 Aと第 1の整合ブロック 5 1 B内の各整合プロックと同様であり、周波数 f₂を基本波として設計する。

図 3 3において、付加プロック 5 7のスィツチ 5 4₂₁及び 5 4₂₂を開放にした場合、入力信号は、主整合プロック 5 1の第 1の高調波処理プロック 5 1 Aと第 1 の整合プロック 5 1 B、更に第 2の高調波処理ブロック 5 7 Aの直列整合プロック 5 2₂₁と第 2の整合プロック 5 7 Bの直列整合ブロック 5 2 ₂₂を通過して出力される。スィツチのアイソレーシヨンが充分に大きい場合、並列整合ブロック 5 3 ₂₁ と 5 3 ₂₂は、第 1の高調波処理ブロック 5 1 Aと第 1の整合ブロック 5 1 Bから充分にアイソレーションされ、信号帯域の信号伝送に影響を及ぼさない。この場合、出力側整合回路 5 0 ' は、信号帯域におけるインピーダンス整合と周波数の高調波処理とを実行する。

付加ブロック 5 7のスィッチ 5 4₂₁及び 5 4₂₂を閉成にした場合、入力信号は第 1の高調波処理プロック 5 1 Aと、第 1の整合プロック 5 1 B、更に第 2の高調波処理プロック 5 7 Aと、第 2の整合ブロック 5 7 Bを通過して出力される。ここで、一例として、設計周波数 >f₂とすれば、第 1の高調波処理ブロック 5 1 Aで処理対象となる高調波は周波数 f ₂よりも充分に高いので、付加プロック 5 7 の第 2の高調波処理ブロック 5 7 A及ぴ第 2の整合プロック 5 7 Bは第 1の高調波処理ブロック 5 1 Aに余り影響されずに容易に設計することができる。従って、第 1の高調波処理プロック 5 1 Aと第 1の整合プロック 5 1 Bに影響されずに、周波数 f₂に対する整合回路を設計することができる。この場合の出力側整合回路 5 0 ' は、信号帯域 b ₂におけるインピーダンス整合と、周波数 f₂の高調波処理を実行する。

上述したように、付加ブロック 5 7を構成する第 2の高調波処理プロック 5 7 Aと第 2の整合ブロック 5 7 Bとに含まれるスィツチ 5 4 ₁₂、 5 4₂₂をオン/オフすることにより、出力側整合回路 5 0 'の全体を 2つの周波数帯域で整合することができ、各周波数帯域で高効率化に最適な高調波処理回路を構成することができる。更に、これに際して、 1組の高調波処理ブロックと整合ブロック当たりに必要とされるスィツチは SPSTスィツチ、即ち、単極単投スィツチが合計 2個という少数で事足りる。そして、各高調波処理ブロック、各整合ブロックの配置は特性が最適化される順序であればよく、図 3 3に図示される通りの順序に限らない。この変形実施例として、図 3 6に示されるように、第 1の高調波処理ブロック 5 1 A及び第 1の整合ブロック 5 1 Bと第 2の高調波処理プロック 5 7 A及び第 2 の整合ブロック 5 7 Bの位置を相互に入れ替えた構成とすることができる。

図 3 7を参照して図 3 3の実施例を拡張した実施例を説明する。第 1の高調波処理ブロック 5 1 Aと第 1の整合プロック 5 1 Bより成る主整合ブロック 5 1に、 (N-1)個の付加プロック 5 7 ,〜5 7 ^を更に加えた回路に相当する。即ち、第 2 の高調波処理ブロック 5 7 Aと第 2の整合ブロック 5 7 Bとを一括してこれを第 1の付加ブロック 5 7 iとし、この付加ブロックに更に（N- 2)個 (但し、 N≥3) の付加プロックを従属接続した整合回路に相当する。この第 N-1の付加プロック 5 7 wは第 Nの高調波処理ブロック 5 7 A_Nと第 Nの整合ブロック 5 7 B_Nで構成され、第 (n- 1)付加ブロック 5 7 は、それぞれ、図 1 1における信号帯域 b _nの周波数 f_nの高調波を終端し、周波数 f_nの帯域で増幅素子と出力負荷とを整合させる回路である。各回路の構成は第 1の付カ卩ブロック 5 7 における第 2の高調波処理ブロック 5 7 A₂と第 2の整合ブロック 5 7 B ₂の場合の構成と同様であり、周波数 f_nを基本波として設計する。そして、この拡張した実施例の場合、主整合プロック 5 1を構成する第 1の高調波処理プロック 5 1 Aと第 1の整合プロック 5 1 Bにもオン/オフ切り替えスィッチ 5 4 5 4 ₁₂を設けた場合を示しているが、これらスィツチは必ずしも必要ではない。

以下、図 3 7の実施例の使用の態様を説明する。例えば、入力信号の中心周波数が f_nの場合、第 nの高調波処理ブロック 5 7 A_nと第 nの整合ブロック 5 7 B _n のスィッチ 5 4 _nlと 5 4 _n2を閉成とし、それ以外のスィツチを全て開放とする。入力信号は第 nの高調波処理プロック 5 7 A_nと、第 nの整合ブロック 5 7 B _nを通過して出力される。各直列整合ブロックは f_nの信号伝送に影響を与えず、第 1 〜第 nの整合ブロック 5 7 B 〜 5 7 B _nおよび第 1〜第 nの高調波処理ブ口ック 5 7 A 〜 5 7 A_nの直列整合ブロック 5 2„〜 5 2 _{n l}と並列接続した第 nの整合ブロック 5 7 B _nの並列整合ブロック 5 3 ₂₂により任意のインピーダンスに対して整合を取ることができる。従って、開放されたスィッチが含まれる各高調波処理プロックと各整合プロックに影響されずに周波数 f_nに対する整合回路を設計することができる。高調波処理についても同様に、開放されたスィッチが含まれる各高調波処理プロックと各整合プロックに影響されずに周波数 f_nに対する高調波処理を行うことができる。この出力整合回路は、周波数 f_nに対するインピーダンス整合と、周波数 f_nの高調波処理を実行する。

図 3 8 〜 4 1を参照して、増幅器の高効率化を達成する図 3 3の実施例の変形例を更に説明する。これらの図の実施例は図 3 3の実施例を拡張したものである。つまり、付加ブロックとして接続された、高調波処理プロックと整合ブロックの揷入位置は、図 3 3に示した位置に限定されることなく、他の高調波処理ブロック、整合ブロックとの関係を考慮して、良好な特性が得られる順序で配置される。図 3 8においては、主整合ブロック 5 1、高調波処理プロック 5 7 A₂〜 5 7 A_N、整合プロック 5 7 B ₂〜 5 7 B_Nの順で配置された実施例であり、図 3 9は、高調波処理プロック 5 7 A₂〜 5 7 A_N、主整合ブロック 5 1、整合ブロック 5 7 8₂ん 5 7 B _Nの順で配置された実施例であり、図 4 0は、整合プロック 5 7 B ₂〜 5 7 B _N、主整合プロック 5 1、高調波処理ブロック 5 7 A₂〜 5 7 A_Nの順で配置された実施例であり、図 4 1は、高調波処理プロック 5 7 A₂〜 5 7 A_N、整合プロック 5 7 B ₂〜 5 7 B _N、主整合プロック 5 1の順で配置された実施例である。

上述した通り、第 nの高調波処理プロック 5 7 A_Nと第 nの整合プロック 5 7 B _Nに含まれるスィッチ 5 4 _nl、 5 4 _n2をオンノオフすることにより、出力側整合回路 5 0 ' 全体を N個の周波数帯域で整合することができ、各周波数で高効率化に最適な高調波処理回路を構成することができる。これに際して、 1組の高調波処理ブロックと整合ブロック当りに必要とされるスィツチは SPSTスィツチが 2個で、最大で合計 2 (N-1)個という少数で事足りる。そして、各高調波処理ブロック、各整合プロックの配置は特性が最適化される順序でありさえずればよく、上述した図 3 7の通りの順序に限らない。

以下、図 4 2の実施例の使用の態様を説明する。図 4 2は、図 1 6に示した並列整合ブロック 5 3を、例えば、図 3 8に示した高調波処理ブロック 5 7 A₂〜 5 7 A_N群に適用した例であり、例えば、入力信号の中心周波数が f_nの場合、 S P N Tスィツチ 5 4 Aを切り替え、第 nの並列整合ブロックに接続する。第 nの並列整合プロックは、周波数 f_nの高調波処理回路として設計されている。第 1〜第 nの直列整合ブロックと並列接続した第 nの並列整合ブロックにより任意のィンピーダンスに対して整合を取ることができる。従って、各並列整合ブロックと、開放されたスィッチが含まれる各整合ブロックに影響されずに f _nに対する整合回路を設計することができる。

各高調波処理プロック、整合ブロックは、抵抗、インダクタンス、キャパシタンスその他の集中定数棄子で構成するか、これと同等な特性を有する分布定数索子を用いて構成することができる。

上述した実施例の出力側整合回路 5 0 ' は入力側整合回路に適応してもよい。また、上述した実施例の整合回路は、並列整合ブロックと直列整合ブロックの遅延量で全てのインピーダンス整合をとるが、回路の設計によっては遅延量が 0となる場合がある。'付カ卩プロックの直列整合ブロックの遅延量が 0になる場合は、対応するスィッチが不要となる。

図 3 1、 3 2の実施例においては、各整合回路 5 0、 5 0 ' の例として図 4で示した整合回路 5 0を適用した例を示したが、図 1 7、 1 9、 2 0、 2 1で示した整合回路 5 0を使用してもよい。更に、図 3 6の実施例におけるスィッチを含む各高調波処理ブロック 5 7 A及び整合プロック 5 7 Bの例として、図 4あるいは図 9で示した直列整合プロック 5 2₂とそれにスィッチ 5 4₂を介して接続された並列整合ブロック 5 3 ₂を使用する場合を示したが、図 1 7に示した整合回路 5 0における直列整合ブロック 5 2₂とそれに接続された並列整合ブロック 5 3 ₂及ぴスィッチ 5 4₂の組、あるいは図 1 9、 2 0、 2 1で示した整合回路 5 0における直列整合プロック 5 2₂とそれに接続された並列整合プロック 5 3 ₂、 5 5 ₂及びスィツチ 5 4₂の糸且を適用してもよい。

尚、周波数帯域の具体的な例としては、第 4世代移動通信システム（5GHz帯など）や第 3世代移動通信システム (2GHz帯）、その他のシステム ( P D Cでは 80 0MHz帯、 1. 5GHz帯、 G S M, P H S , 無線 L A Nでは 2. 4GHzなど）が挙げられるが、これらに限られるものではない。発明の効果

. 以上説明したように、この発明によれば、入力される信号の周波数帯域毎に別々な整合回路を構成する必要はなく、部品点数の削減と設置面積の縮小を達成することができる。そして、切り替えスィッチの数も最小限で済み、これによる損失の低減、全体形状構造の小型化を達成することができる。

この発明の整合回路に依れば、入力信号の周波数帯域の数の分だけ増幅素子、高調波処理回路、整合回路の組を構成する必要がなく、部品点数の削減と設置面積の縮小とを達成することができる。また、特に整合回路を変更するに際して使用するスィツチの数も少なく、スィツチも単純な構成の SPSTスィツチでも構成することができ、スィッチによる挿入損失を大幅に低減することができる。従って、小型なマルチバンド髙効率電力増幅器を構成するに好適である。

この発明の整合回路によれば、複数の移動通信サービスで利用される周波数帯域が混在したセル環境においても、このスィツチを切り替えることにより回路のリアクタンスが変化し、整合回路全体をマルチバンド化することができる。またこの発明の整合回路によれば、挿入損失とアイソレーション特性がともに十分でないスィツチを用いても、ィンピーダンス整合が取れるマルチパンド整合回路を提供することができる。

Claims

' 請求の範囲

1 . 信号経路に挿入され、少なくとも第 1の周波数帯域で整合が取れた主整合ブロックと、

上記信号経路に挿入されて上記主整合プロックに一端が接続され、上記主整合プロックと上記第 1の周波数帯域において整合がとれた直列整合プロックと、並列整合プロックとスィツチの直列接続、

とを含み、上記直列接続の一端は上記直列整合プロックの他端側において上記信号経路に接続され、上記スィツチのオン ·オフにより上記第 1の周波数帯域と、上記第 1の周波数帯域と異なる第 2の周波数帯域で選択的に整合を可能にする整合回路。

2 · 請求項 1の整合回路において、上記直列接続の一端は上記スィツチの一端であり、上記信号経路に接続されている。

3 . 請求項 1の整合回路において、上記直列接続の一端は上記並列整合プロックの一端であり、上記信号経路に接続されている。

4 . 請求項 3の整合回路において、上記直列接続の他端で上記スィッチに接続された第 2の並列整合ブロックが設けられている。

5 . 請求項 3の整合回路において、上記並列整合ブロックと上記スィツチの接続点に接続された第 2の並列整合ブロックが設けられている。

6 . 請求項 1、 2又は 3のいずれかの整合回路において、上記主整合ブロックは上記信号経路に挿入された第 2の直列整合ブロックと、第 2のスィツチと第 2の並列整合プロックが直列接続された第 2の直列接続とを含み、上記第 2の直列接続の一端は上記第 2の直列整合プロックの一端に接続されている。

7 . 請求項 6の整合回路において、上記第 2の直列接続の上記一端は上記第 2の並列整合ブロックの一端であり、上記第 2の直列整合ブロックの一端に接続されており、上記第 2の直列接続の他端で上記スィツチは接地されている。

8 . 請求項 7の整合回路において、上記第 2の並列整合プロックと上記第 2のスィッチの接続点に一端が接続された第 3の並列整合ブロックが設けられている。

9 . 請求項 6の整合回路において、上記第 2の直列接続の上記一端は上記第 2の並列整合プロックの一端であり、上記第 2の直列整合プロックの一端に接続されており、上記第 2の直列接続の他端に接続された第 3の並列整合プロックが設けられている。

1 0 . 請求項 1、 2又は 3のいずれかの整合回路において、上記並列整合プロックは複数の副整合回路と、上記複数の副整合回路と交互に直列に接続された 1つ以上の第 2のスィツチとを含む。

1 1 . 請求項 1、 2又は 3のいずれかの整合回路において、上記並列整合ブロックは、直列接続された複数の副整合回路と、上記複数の副整合回路間の各接続点とグランド間に揷入された第 2のスィッチを含む。

1 2 . 請求項 1、 2又は 3のいずれかの整合回路において、上記直列整合ブロックに直列に接続して 1つ以上の第 2直列整合プロックが設けられ、各上記第 2直列整合プロックの一端に第 2並列整合プロックと第 2スィツチの第 2直列接続が接続されている。

1 3 . 請求項 1、 2又は 3のいずれかの整合回路において、上記スィツチは上記信号経路に接続された単極と、 N個の端子を有する単極 N投スイッチであり、上記 N個の端子にそれぞれ上記並列整合ブ口ックと、少なくとも 1つの第 2並列整合プロックがそれぞれ接続されており、上記スィッチは上記 N個の端子に接続された上記並列整合ブロック及び上記第 2並列整合ブロックの任意の 1つを選択して上記信号経路に接続可能とされている。

1 4 . 請求項 1、 2又は 3のいずれかの整合回路において、上記信号経路に挿入された第 2の直列整合ブロックと、上記第 2直列整合ブ口ックの一端とグランド間に接続された第 2の並列整合プロックとを含み、それらによつて上記信号経路の第 1の周波数の信号の高調波成分を除去する第 1の高調波処理プロックと、上記信号経路に揷入された第 3の直列整合プロックと、上記第 3の直列整合プロックの一端とグランド間に接続された第 3の並列整合ブロックと第 2のスィッチの直列接続とを含み、上記第 1の周波数と異なる第 2の周波数の信号の高調波成分を除去する第 2の高調波処理プロックとを更に含む。

1 5 . 請求項 1 4の整合回路において、上記主整合ブロックは、上記信号経路に揷入された第 4の直列整合プロックと、上記第 4の直列整合ブロックの一端とグランド間に接続された第 4の並列整合プロックとを含む。

1 6 . 請求項 1 5の整合回路において、上記第 1の高調波処理ブロックにおける上記第 2の並列整合プロックと直列に第 3のスイツチが設けられ、上記主整合ブロックにおける上記第 4の並列整合ブロックと直列に第 4のスイツチが設けられている。

1 7 . 請求項 1 4の整合回路において、上記主整合プロックは第 1の整合プロックを構成しており、第 1の上記直列整合プロックと第 1の上記直列接続の組は第 2の整合プロックを構成しており、上記第 2の整合プロックと上記第 2の高調波処理プロックの組は付加プロックを構成しており、上記付加プロックと同様の第 2の付加プロックが更に少なくとも 1つ上記信号経路に揷入されている。

1 8 . 第 1及び第 2の単極 N投スィツチと、 Nは 2以上の整数であり、

上記第 2単極スィツチの単極側に接続され、第 1の周波数帯域で整合された主整合ブロックと、

上記第 1及び第 2の単極 N投スィツチの N端子間にそれぞれ接続された直結線路及び (N-1)個の整合ブロック、

とを含み、上記第 1及び第 2の単極 N投スィツチにより上記直結線路及び (N- 1)この整合プロックのいずれかを選択して上記主整合プロックと接続することにより、上記第 1の周波数帯域及び上記第 1の周波数帯域と異なる少なくとも (N-1)個の周波数帯域のいずれかで選択的に整合可能な整合回路。

1 9 . 請求項 1乃至 1 8のいずれかの上記整合回路を増幅素子の入力側整合回路及び出力整合回路の少なくとも一方として有する電力増幅器。