JPWO2004082138A1 - 整合回路 - Google Patents
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Abstract
Description
図1を参照して上記文献に示されている800MHz/1.5GHz帯電力増幅器の構成を説明する。図1の電力増幅器は入力スイッチ11と、800MHz帯増幅器21と、1.5GHz帯増幅器22と、出力スイッチ12により構成される。無線周波数に変換された送信信号は、入力スイッチ11で各周波数帯域用に設計された増幅器21、22の何れかに選択供給され、増幅された後、出力スイッチ12を介してアンテナに給電される。
図2も参照して図1の各増幅器21、22の構成を説明する。各増幅器21、22は、入力側整合回路25と、増幅素子26と、出力側整合回路27とで構成される。両整合回路25、27は入力信号の周波数帯域に対して信号源23と増幅素子間、及び増幅素子26と負荷28間のインピーダンス整合をとる設計がされている。一般に、増幅素子26の入出力インピーダンスは周波数によって異なり、周波数帯域の異なる信号を増幅する場合、入力側、出力側に帯域毎に設計された整合回路がそれぞれ必要となる。従来例においては、例えば、2帯域の信号を増幅するには、図2に示される入力側整合回路25、増幅素子26、出力側整合回路27より成る増幅器を2系統具備する必要がある。従って、設置面積はおよそ2倍となる。更に多くの帯域の信号を増幅する場合は、設置面積がおよそ系統数倍になる。増幅素子26の数が増えると、増幅器全体の消費電力の増加や回路の安定性を損なう可能性がある。また、整合回路は増幅器中で設置面積における割合が大きい個所であり、問題となる。また、多系統化した場合、入出力スイッチとしてSPnT(Single Pole n Throw)スイッチが必要であるが、SPnTスイッチは構造が非常に複雑であり製作が困難である。また、これを用いることで、増幅器には系統数に比例して、スイッチ挿入損失が増大する問題を発生する。
特に移動機では、消費電力はでき得る限り小さいことが望ましいので、移動機の消費電力を左右する最たる回路部材である電力増幅器を高効率動作させる。図3は高効率電力増幅器の構成を示したもので、入力側整合回路25と増幅素子26と出力側整合回路27と高調波処理回路24が使用される。ここで、高調波処理回路24は、例えば、電力増幅器を全ての偶数次高調波に対して短絡、全ての奇数次高調波に対して開放となる負荷条件で終端する。この終端条件を設定すれば、理論上最大効率100%が得られる。ここで、全ての高調波に対して理想的な終端条件を現実の回路で実現することは困難であるが、高調波の寄与は低次である程大きく、2次高調波までを最適負荷で終端することにより、理論上86%が得られることも知られている。なお、高調波処理回路24は、この設計法に限定されるものではない。
一般に、増幅素子26の出力インピーダンスは周波数特性をもつことから、高効率な電力増幅を達成するには、使用する各周波数帯で最適化した入出力整合回路25、27及び高調波処理回路24を用いる必要がある。従って、従来の2バンド対応マルチバンド高効率電力増幅器においては、2帯域の信号を増幅するに、各周波数帯域で最適化した入力側整合回路25、増幅素子26、高調波処理回路24、出力側整合回路27を2系統具備し、図1に示すようにSPDT(Single Pole Double Throw)スイッチ、即ち、単極双投スイッチ11、12で切り替えて使用していた。
しかし、マルチバンド高効率電力増幅器の従来例においては、上述した理由により動作帯域数の増加につれて全体の回路面積が増大する問題点があった。例えば、n帯域の信号を増幅させたい場合、整合回路がn系統、高調波処理回路がn系統、増幅素子もn個必要で、回路面積はおよそn倍になる。特に、整合回路及び高調波処理回路は増幅器中で回路面積における割合が大きい回路であり問題となる。これに加えて、多系統化した場合、入出力スイッチとして、SPnT(Single Pole n Throw)スイッチが必要であるが、このSPnTスイッチは、構成が複雑で、高性能なスイッチの製作が困難であり、系統数の増加によりスイッチの挿入損失の増大をまねく。特に、出力側整合回路にSPnTスイツチを導入した場合、挿入損失が効率の低下をもたらし、特に携帯機に使用するに困難を来す。
ここで、整合回路のマルチバンド化としては広帯域設計による方法も考えられる。しかし、回路の広帯域化に伴い、整合回路を構成する素子数が増大し、狭帯域設計と比較し、利得及び効率の低下が生じる。従って、特に電力増幅器への適用を考えた場合、装置の大型化、性能劣化が生じる。
この発明の目的は、少ない素子数で複数の周波数帯域でそれぞれインピーダンス整合を行なうことができる小型マルチバンド対応の整合回路、更に、移動体通信、衛星通信端末の如き通信機器において使用される複数の周波数帯域の信号を高効率に増幅する小型マルチバンド高効率電力増幅器を構成するに好適な整合回路を提供することである。
信号経路に挿入され、少なくとも第1の周波数帯域で整合が取れた主整合ブロックと、
上記信号経路に挿入されて上記主整合ブロックに一端が接続され、上記主整合ブロックと上記第1の周波数帯域において整合が取れた直列整合ブロックと、
並列整合ブロックとスイッチの直列接続、
とを含み、上記直列接続の一端は上記直列整合ブロックの他端側において上記信号経路に接続され、上記スイッチのオン・オフにより上記第1の周波数帯域と、上記第1の周波数帯域と異なる第2の周波数帯域で選択的に整合を可能にする。
図2は図1の各増幅器の構成を説明する図。
図3は移動機に用いられる従来の電力増幅器の例を説明する図。
図4はこの発明による整合回路の実施例を説明する図。
図5は中心周波数f1、f2とする2つの周波数帯域を示す図。
図6は主整合ブロックの第1の実施例を説明する図。
図7は主整合ブロックの第2の実施例を説明する図。
図8は主整合ブロックの第3の実施例を説明する図。
図9はこの発明による整合回路の実施例を示す図。
図10は整合回路の第3の実施例を説明する図。
図11は中心周波数f1〜fNとするN個の周波数帯域を示す図。
図12はスイッチの任意の組み合わせを同時にオンとして整合することができる周波数帯域の数を増加させることを説明する図。
図13は整合回路の第4の実施例を説明する図。
図14は多くの周波数帯域に変更設定する並列整合ブロックを説明する図。
図15は並列整合ブロックの第2の実施例を説明する図。
図16はスイッチを用いた並列整合ブロックの第3の実施例を示す図。
図17はこの発明による整合回路の第5の実施例を示す図。
図18Aは図17における並列整合ブロックの動作を説明するための図。
図18Bは図17における並列整合ブロックの動作を説明するための図。
図19はこの発明による整合回路の第6の実施例を示す図。
図20はこの発明による整合回路の第7の実施例を示す図。
図21はこの発明による整合回路の第8の実施例を示す図。
図22はこの発明による整合回路の第9の実施例を示す図。
図23はこの発明による整合回路の第10の実施例を示す図。
図24はこの発明による整合回路の第11の実施例を示す図。
図25はこの発明による整合回路の第12の実施例を示す図。
図26はこの発明による整合回路の第13の実施例を示す図。
図27は主整合ブロックの第1の実施例を示す図。
図28は主整合ブロックの第2の実施例を示す図。
図29は主整合ブロックの第3の実施例を示す図。
図30は主整合ブロックの第4の実施例を示す図。
図31はこの発明による整合回路を増幅器に適用した第1の応用例を説明する図。
図32はこの発明による整合回路を増幅器の一部として利用した第2の応用例を説明する図。
図33は増幅器の高効率化を達成する実施例を説明する図。
図34Aは2倍波周波数2f1の終端回路を示す図。
図34Bは直列整合ブロックと並列整合ブロックの構成を示す図。
図35は並列整合ブロックとして先端開放線路を使用した例を説明する図。
図36は図33の変形実施例を説明する図。
図37は図33の実施例を拡張した実施例を説明する図。
図38は図33の第2の変形実施例を説明する図。
図39は図33の第3の変形実施例を説明する図。
図40は図33の第4の変形実施例を説明する図。
図41は図33の第5の変形実施例を説明する図。
図42は実施例の使用の態様を説明する図。
図4にこの発明による整合回路の実施例を示す。この整合回路50はポートP1に接続された信号源23のインピーダンスZSに、ポートP2に接続された負荷回路28のインピーダンスを整合させる回路であり、例えば、図5に示す中心周波数がそれぞれf1及びf2の2つの周波数帯域b1及びb2の信号に対する整合回路として動作する。信号源23のインピーダンスは周波数によらずZSとする。負荷回路28のインピーダンスは周波数に依存するのでZL(f)と表す。この整合回路50は、ポートP1とP2間の信号経路に直列に挿入された直列整合ブロック522と主整合ブロック51と、直列整合ブロック522のポートP1側の一端とグランド間に挿入された並列整合ブロック532とスイッチ542の直列接続とから構成されている。この例では、並列整合ブロック532はスイッチ542を介して信号経路に接続されている。直列整合ブロック522は負荷回路28に対し直列に挿入されており、並列整合ブロック532はスイッチ542がON状態のときに負荷回路28に対し並列に挿入される。
先ず、周波数f1の信号の整合について説明する。スイッチ542をオフ状態にした場合、例えばポートP1に接続された信号源23から入力した信号は直列整合ブロック522と主整合ブロック51のみを通過してポートP2に伝送される。ここで、図4の主整合ブロック51は周波数f1の信号に対して、ポートP2のインピーダンスZL(f1)をポートP1から信号源23側を見た入力インピーダンスZSに整合させる回路である。直列整合ブロック522は、図4の接続点AとB間の周波数f1の信号伝送に影響しないよう、例えば、特性インピーダンスがZSに等しい伝送線路等で構成する。その結果、主整合ブロック51は周波数f1の信号に対してポートP1とポートP2間のインピーダンス整合を達成する。
次に、周波数f2の信号の整合について説明する。上述した通り、主整合ブロック51は周波数f1で整合回路として動作する設計がなされている。これに対し、周波数f2の信号に関しては単なるインピーダンス変換器として動作する。従って、ポートP2のインピーダンスZL(f2)は、主整合ブロック51により周波数f2において、或る任意のインピーダンスZL’(f2)に変換される。ここで、スイッチ542をオン状態にした場合、直列整合ブロック522と、直列整合ブロック522に並列接続された並列整合ブロック532の周波数f2でのインピーダンスを予め適当に決めておくことにより、任意の負荷インピーダンスZL’(f2)に対してポートP1のインピーダンスZSとの整合をとることができる。即ち、主整合ブロック51が如何なる構成であったとしても周波数f2に対する整合回路50を設計することができる。従って、スイッチ542により主整合ブロック51に並列整合ブロック532を付加することで、整合回路50全体を周波数f2の入力信号に対する整合回路に変更することができる。このように、1つのスイッチ542の状態(オン/オフ)を切り替えることで、2つの周波数帯域の信号に選択的に対応可能な整合回路50を構成することができる。なお、図4においては、並列整合ブロック532の他端を接地させているが、並列整合ブロック532は先端開放線路によっても構成することができる。
図4の実施例において、主整合ブロック51の構成は以下に説明するようにさまざまな形態で構成することができ、他の実施例においても同様である。この主整合ブロック51の第1の構成例を図6を参照して説明する。ここに図示される主整合ブロック51は、誘導性集中定数素子51Bと容量性集中定数素子51Aとにより構成されている。この様に複数の集中定数素子を組み合わせることにより、任意の周波数fの整合回路を構成することができる。
主整合ブロック51の第2の構成例を図7を参照して説明する。図示される主整合ブロック51は、直列整合ブロック521と、その入力側に一端が接続され他並列整合ブロック531とにより構成されている。直列整合ブロック521は例えば集中定数素子で構成された遅延回路でもよいし、また、特性インピーダンスがZSに等しい伝送線路で構成してもよい。これらの集中定数素子及び伝送線路によって、任意の周波数fの整合回路を構成することができる。並列整合ブロック531は例えば先端開放線路により構成してもよいし、先端短絡線路で構成してもよい。
主整合ブロック51の第3の構成例を図8を参照して説明する。図示される主整合ブロック51は、直列整合ブロック511と、その入力側にスイッチ541を介して一端が接続され、他端がグランドに接続された並列整合ブロック531で構成されている。スイッチ541がオン状態においては、直列整合ブロック511と、並列整合ブロック531によりポートP2の任意のインピーダンスに対してボートP3のインピーダンスと整合をとることができるので、任意の周波数の信号に対する整合回路を設計することができる。また、スイッチ541がオフ状態においては、信号は主整合ブロック51内で直列整合ブロック511のみを通過し、並列整合ブロック531はインピーダンス変換に寄与しない。従って、主整合ブロック51は、ポートP2のインピーダンスを直列整合ブロック511によるインピーダンス変換量だけ変化させることになる。
図9は整合回路50の第2の実施例を示す。この実施例は信号源23が例えばFETのようにインピーダンスが周波数特性を持っている場合であり、負荷回路28のインピーダンスZLは周波数特性を持っていないものとする。図4に示した整合回路50の実施例において、主整合ブロック51が周波数特性を有する信号源23側となるようにポートP1とP2間の主整合ブロック51と直列整合ブロック522の位置を入れ替え、それに伴い、並列整合ブロック532をポートP2側にスイッチ542を介して接続した構成となっている。動作原理は図4の場合と同様であり、説明を省略する。
図10はこの発明による整合回路50の第3の実施例を示す。図10の実施例は、図11に示されるN個の周波数帯域b1〜bNの信号に対する整合回路として動作するよう、直列整合ブロック522、並列整合ブロック532、スイッチ542と同様の組が縦続して(N−1)段(この実施例ではNは3以上の整数)設けられている。図10の実施例は図4の実施例を拡張したものに相当し、第n番目(n:2〜Nの整数)のスイッチ54nをオンにすることにより、並列接続された対応する第n番目の並列整合ブロック53nと直列整合ブロック522〜52Nと主整合ブロック51とにより整合回路50全体を中心周波数fnの入力信号に対する整合回路に変更することができる。
また、(N−1)個のスイッチ542〜54Nの任意の組み合わせを同時にオンとして信号線路(主整合ブロックと直列整合ブロック)に接続される並列整合ブロックを選択することにより、整合することができる周波数帯域の数を増加させることができる。これを図12を参照して、スイッチの個数を2、即ち、N=3とした場合について具体的に説明する。スイッチ542と543の双方が開放の場合、整合回路50は主整合ブロック51により周波数f1の整合回路として動作する。次に、スイッチ542を閉成、スイッチ543を開放とした場合、整合回路50は周波数f2の整合回路として動作する。また、スイッチ543を閉成、スイッチ542を開放とした場合、周波数f3の整合回路として動作する。更に、スイッチ542を閉成、スイッチ543をも閉成とした場合、並列整合ブロック532及び533が選択接続したことに対応する周波数f4の整合回路として動作することになる。縦続段数を増やせば原理的には、最大で同時に閉成するスイッチの組み合わせ数まで、整合することができる周波数帯域の数を増加させることができる。図10の実施例は、並列整合ブロック532〜53Nの各一端は接地されているが、並列整合ブロックを先端開放線路を用いて構成する場合は必ずしも接地は必要とはされない。
図12に示した整合回路は、複数のスイッチ532、533を同時に閉成とすることで、広帯域な整合回路のマルチバンド化にも対応することができる。
図13はこの発明による整合回路の第4の実施例である。この実施例では、ポートP1に接続された1入力N出力スイッチ(単極N投スイッチ)SW1と、出力側が主整合ブロック51に接続されたN入力1出力スイッチ(単極N投スイッチ)SW2が設けられ、これらスイッチSW1,SW2間のN個の入出力端子に特性インピーダンスZSの直結線路581と(N−1)個の整合ブロック592〜59Nがそれぞれ選択可能に接続されている。
図13の実施例も図10の実施例と同様に図11に示されるN個の周波数帯域の信号に対する整合回路50として動作する。主整合ブロック51は周波数f1の入力信号に対する整合回路である。整合回路50全体を周波数f1の整合回路とするには、2つのスイッチ、即ち、1入力N出力スイッチSW1とN入力1出力スイッチSW2を第1の出力と第1の入力に切り替えて、ポートP1とポートP2とを直結線路581を介して接続する。また、整合回路50全体を周波数fn(1≦n≦N)の整合回路とするには、1入力N出力スイッチSW1とN入力1出力スイッチSW2を整合ブロック59nに対応するスイッチ接点に切り替え制御する。各整合ブロック59nとして、例えば図10に示したようなスイッチ52を含む整合回路50と同様の構成を用いることにより、更に整合可能な周波数帯域の数を増やすことができる。
図14は、前述の図4、9、10、12に示した整合回路50における1つ又は任意の数の並列整合ブロック(並列ブロック53で代表する)をリアクタンスを有する副整合回路で構成することにより、並列整合ブロック53全体で更に多くの周波数帯域を使用可能にする構成例を示す。この並列整合ブロック53は、K個の副整合回路611〜61KとK個のスイッチ621〜62Kが交互に直列接続された構成とされている。スイッチを621から順に閉成として行き、副整合回路612〜61Kを順次に直列接続して行くことにより、並列整合ブロック53は(K+1)個のリアクタンス値をとることができる。スイッチ621〜62Kの全てを開放とした場合、並列整合ブロック53は副整合回路611のみにより整合周波数帯域が決まる。スイッチ621を閉成した場合、並列整合ブロック53はこのスイッチを介して直列接続された副整合回路611及び612により整合周波数帯域が決まる。スイッチ621及び622を閉成した場合、並列整合ブロック53は両スイッチを介して直列接続された副整合回路611、612及び613により整合周波数帯域が決まる。以下、同様である。これにより、例えば、図14の並列整合ブロック53を図4、9、10、12の整合回路50の並列整合ブロック532に適用すれば、整合可能な周波数帯域の数を更にK個程増加させることができる。
図15はスイッチを用いた並列整合ブロック53の第2の実施例を示す。この並列整合ブロック53は、K個の直列接続された副整合回路611〜61Kと、それら副整合回路611〜61K間の各接続点及び直列接続の最終端とグランド間にそれぞれ接続されたスイッチ621〜62Kとで構成されている。例えば、スイッチ621が閉成の場合、スイッチ621は片側が接地されているので、副整合回路612〜61Kは並列整合ブロック53のリアクタンス値に影響せず、並列整合ブロック53のリアクタンスは副整合回路611のみで決定される。同様に、第k番目のスイッチ62kを閉成とすれば、並列整合ブロック53のリアクタンスは副整合回路611〜61kで決定され、第k+1番目の副整合回路61k+1以降の副整合回路は並列整合ブロック53のリアクタンス値には影響しない。従って、スイッチ62kを閉成とすることにより、並列整合ブロック53は(k+1)個程度のリアクタンス値を得ることができる。図15の並列整合ブロック53を図4、9、10、12の整合回路50の並列整合ブロック532に適用することにより、更に整合可能な周波数帯域の数をK個程増加させることができる。
図16はスイッチを用いた並列整合ブロック53の第3の実施例である。この並列整合ブロック53はK個の副整合回路611〜61Kと、それらのいずれかを選択接続するSPnTスイッチ621で構成される。各副整合回路611〜61Kはそれぞれ異なるリアクタンスを有し、スイッチ621を各副整合回路に接続することにより並列整合ブロック53はK個程のリアクタンス値を得ることができる。図16の並列整合ブロックを図4、9、10、12の整合回路50の並列整合ブロック532に適用することにより、整合可能な周波数帯域の数をK−1個程増加させることができる。副整合回路は、伝送線路、集中定数素子等を用いて任意に構成することができる。例えば、集中定数素子として、可変リアクタンス、或いは可変キャパシタンス機能を持つ素子を用いれば、更に細かいリアクタンス制御をすることができる。
また、上記した並列整合ブロック53の各種構成例は、後述する実施例にも適用することができる。
図4、9、10、12で示した整合回路50の実施例では、各並列整合ブロック532〜53Nはいずれもスイッチ542〜54Nを介して直列整合ブロック522〜52Nの一端にそれぞれ接続した場合を示している。これらの実施例の整合回路50では、スイッチ54の特性として、特にON状態での周波数f2における挿入損失が小さく、OFF状態での周波数f1におけるアイソレーションが高いことが要求される。しかし、一般的に使用周波数が高くなるに従ってスイッチの挿入損失、アイソレーションは劣化する。従って、上記整合回路50では、周波数f2において十分低い挿入損失と周波数f1におけるアイソレーションが十分確保できない場合、特性劣化が生じる可能性がある。この点を改善した整合回路の実施例を以下に説明する。
図17はこの発明による整合回路の第5実施例を示す。ここでは信号源23のインピーダンスが周波数特性を持つ場合を示している。この実施例は図9の実施例において、互いに直列接続されたスイッチ542と並列整合ブロック532の位置が互いに入れ換えられているだけで、その他の構成は図9と同様である。
主整合ブロック51は周波数f1の入力信号に対する整合回路であり、B点で信号源23のインピーダンスZS(f1)が負荷インピーダンスZLに整合するように設計される。直列整合ブロック522は点A,B間の周波数f1の信号伝送に影響しないよう、伝送線路などの回路素子で構成されている。例えば、特性インピーダンスが出力負荷インピーダンスZLに等しい伝送線路で構成してもよいし、特性インピーダンスがあるZTに等しい伝送線路で構成し、ポートP2において、周波数徳性のないインピーダンス変換器により出力負荷インピーダンスZLに変換してもよい。
直列整合ブロック522と並列整合ブロック532は、上記のように設計された主整合ブロック51と併せて、ポートP2において信号源インピーダンスZS(f2)が負荷インピーダンスZLに整合するよう設計されている。この場合、スイッチ542はON/OFFのいずれかの状態として設計する。具体的には、例えば直列整合ブロック522は周波数f2で特性インピーダンスが負荷インピーダンスZLと一致するような伝送線路で構成され、並列整合ブロック532は、周波数f1の信号の波長をλ1とすると、線路長がλ1/4の伝送線路で構成されている。
主整合ブロック51は、スイッチ542がOFFの状態で周波数f2で信号源インピーダンスZS(f2)と負荷インピーダンスZL間の整合を行うよう設計されている。従って、スイッチ542がOFFの状態では図18Aに示すように、周波数f1の信号に対して線路長λ1/4の並列整合ブロック532に沿った電圧分布は、開放端側で最大となり、接続点Aで0、即ち、接続点Aでは短絡状態となっている。そのため、整合回路50はスイッチ542がOFFの状態では周波数f1の信号を負荷回路28に供給せず、周波数f2の信号に対してのみ信号源23のインピーダンスと負荷回路28のインピーダンス間の整合を行って信号を負荷回路28に供給することができる。
周波数f1での整合を行うには、スイッチ542をON状態にする。この場合は、図18Bに示すように線路長λ1/4の並列整合ブロック532グランド側が短絡されるので周波数f1の信号に対する電圧分布は接続点Aで最大となる。即ち、接続点Aにおいて周波数f1の信号に対し並列整合ブロック532は理想的には無限大のインピーダンスとなっている。従って、並列整合ブロック532による周波数f1における影響をなくすことができる。前述した図4、9、10、12の実施例では、スイッチ542の特性として、周波数f2における高いアイソレーションと周波数f1における低い挿入損失が要求されるが、図17の実施例では並列整合ブロック532が接続点Aに接続されているので、上述のようにスイッチ542のオン・オフにより接続点Aから見た並列整合ブロック532は周波数f1の信号に対し短絡(インピーダンス0)・開放(インピーダンス無限大)となる。従って、スイッチ542自体が要求された挿入損失及びアイソレーションの特性を有していなくても、その影響は少ない。
図9で示した実施例におけるスイッチ542がアイソレーション15dBを持つ場合、周波数f1で最大3.8dBの損失が生じるが、図17の実施例では同損失は0.08dBと大きく改善される。また、スイッチ542の状態をONとして、周波数f2の整合回路が設計され、並列整合ブロック532が線路長λ1/2の先端短絡線路と等価の回路となった場合、周波数f1においては接続点Aで短絡となる。しかし、図17の実施例によれば、周波数f1での使用の際、スイッチ542の状態をOFFとすれば、周波数f1における並列整合ブロック532の接続点Aでの入力インピーダンスは同様に理想的には無限大、即ち開放となり、周波数f1の信号に影響を与えない。この場合、スイッチ542に要求される特性は図9におけるものと同等であるが、スイッチ542の実装位置が信号経路(主整合ブロックや直列整合ブロック)より離すことができるため、実装がしやすい利点がある。
図17で示した並列整合ブロック532とスイッチ542の位置関係は、そのまま図4、10、12の実施例に適用できる。
図19はこの発明による整合回路の第6の実施例を示す。この実施例は図17の実施例の変形実施例であり、図17の実施例におけるスイッチ542をグランドに接続せず、もう1つの並列整合ブロック552に接続している。その他の構成は図17の場合と同様である。図17の実施例によれば、スイッチ542がアイソレーション及びインサーションロスの点でそれほど高い要求を満たさないでもよいが、例えば1つの周波数f1に対し整合を実現するそれぞれの整合ブロックの設計を決めた場合に、整合可能なもう1つの周波数f2の選択自由度はそれほど大きくない。図19の実施例ではその点を改善するものである。
この実施例も図17と同様、ポートP1に接続されたインピーダンスZS(f)の信号源23を、ポートP2から見て整合させるための回路である。図17の実施例は、例えば図5に示す2つの周波数帯域b1,b2の信号に対する整合回路として動作する。図17で主整合ブロック51は周波数f1の入力信号に対する整合回路であり、接続点Bで信号源インピーダンスZS(f1)が負荷インピーダンスZLに整合するように設計する。直列整合ブロック522は、接続点B,A間の周波数f1の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。例えば、特性インピーダンスが負荷インピーダンスZLに等しい伝送線路で構成してもよいし、特性インピーダンスがあるインピーダンスZTに等しい伝送路で構成し、ポートP2において、周波数特性のないインピーダンス変換器により負荷インピーダンスZLに変換してもよい。図19の実施例については周波数f2におけるスイッチ542の挿入損失やアイソレーション特性のうち、どちらの特性がより大きな問題となるかにより、設計法が異なる。
まず、挿入損失が問題となる場合には、以下のように設計する。スイッチ542はOFFとして、主整合ブロック51、直列整合ブロック522、及び並列整合ブロック532で周波数f2に対する整合回路を設計する。設計の解としての並列整合ブロック532は任意のリアクタンス成分を持ちえるので、多くの場合、並列整合ブロック532の信号経路への付加は、周波数f1の信号に対して損失を与える。従って、周波数f1の信号に対し、スイッチ542をONとし、もう1つの並列整合ブロック552を並列整合ブロック532に付加する。ここで、並列整合ブロック552はスイッチ542がON時に図19の接続点Aから並列整合ブロック532側を見た場合の周波数f1での並列整合ブロック532、552によるインピーダンスが最大となるように設計する。それにより、スイッチ542がON状態で並列整合ブロック532、552による周波数f1の信号に対する影響を最小とすることができる。
アイソレーションが問題となる場合は、以下のように設計する。スイッチ542はON状態とし、主整合ブロック51、直列整合ブロック522、及び並列整合ブロック532、552で周波数f2に対する整合回路を設計する。設計の解としての並列整合ブロック532と552の直列回路は任意のリアクタンス成分を持ち得るので、多くの場合、並列整合ブロック532、552の信号経路への付加は周波数f1の信号に対して損失を与える。従って、周波数f1での使用時には、スイッチ542をOFFとし、並列整合ブロック552を信号経路から切り離す。ここで、並列整合ブロック532は、図19の接続点Aから並列整合ブロック532側を見た場合の周波数f1でのインピーダンスが最大となるように設計する。それにより、並列整合ブロック532、552による周波数f1の信号に対する影響を最小とすることができる。
このように、図19の実施例では2つの並列整合ブロック532、552を使用して所望の周波数に対する整合を設計するので、周波数の選択自由度は高く、かつ、2つの並列整合ブロック532、552間のスイッチ542の位置を最適に選ぶことにより、スイッチ542のインサーションロスに対しても、アイソレーションに対しても改善できる。特に挿入損失はスイッチに含まれる抵抗成分が原因で生じるが、スイッチ542の位置は、2つの並列整合ブロック532、552を一本の伝送線路とみて、その線路上のある位置で信号の電流分布が最小となる所に挿入できるよう2つの線路の長さを決め、並列整合ブロック53、55を構成することで、回路のスイッチ挿入による損失を低減できる。
図20はこの発明による整合回路の第7の実施例を示し、図17及び図19の実施例の変形例である。この実施例では、並列整合ブロック532、552は互いに直接接続されており、その接続点とグランド間にスイッチ542が挿入されている点が図19の実施例と異なり、その他の構成は図19と同様である。図20も、図17と同様にポートP1に接続された信号源23を、ポートP2から見て整合させるための回路であり、図19と同様に2つの周波数帯域b1,b2の信号に対する整合回路として動作する。図20で主整合ブロック51は、図19の場合と同様に周波数f1の入力信号に対する整合回路であり、その設計基準も同様なので説明を省略する。
周波数f2における整合は、まず、スイッチ542をOFF状態とし、主整合ブロック51、直列整合ブロック522、並列整合ブロック532、552で周波数f2に対する整合回路を設計する。設計の解としての並列整合ブロック532、552の直列回路は任意のリアクタンス成分を持ち得るので、この直列回路の信号経路への付加は多くの場合、周波数f1の信号に対して影響を与える。従って、この実施例では、周波数f1での使用時にはスイッチ542をONとする。並列整合ブロック532はスイッチ542がONのときに図20の接続点Aから並列整合ブロック532側を見た場合の周波数f1でのインピーダンスが最大となるように設計されている。従って、スイッチ542がONのときには、並列整合ブロック532、552による周波数f1でのインピーダンスへの影響を最小とすることができる。ここで、並列整合ブロック552は任意のリアクタンスで設計できるので、周波数f2に対する整合回路の設計は可能である。
図21はこの発明による整合回路の第7の実施例を示し、図19の実施例の変形例である。図21は、図19の実施例(アイソレーション特性が問題となる場合)で示した整合回路50において、並列整合ブロック532の一例として図9の実施例と同様にスイッチ621と伝送線路611の直列回路によって構成した例である。スイッチ621は挿入損失及びアイソレーションに周波数特性を持ち、一般的に周波数が高くなるにしたがい、挿入損失、アイソレーションともに劣化する。周波数f1での動作に際して、並列整合ブロック532内のスイッチ621がOFFの場合、並列整合ブロック532内のスイッチ621のアイソレーションが周波数f1において十分確保できなければ並列整合ブロック532が周波数f1の信号伝送に影響し、損失を生じる。
そこで、図21に示す実施例では、周波数f1での使用時において、並列整合ブロック532に従属するスイッチ542をONとする。並列整合ブロック552は、接続点Aから並列整合ブロック532を見た場合のインピーダンスが並列整合ブロック532とあわせて最大となるように設計されている。従って、この実施例の構成を用いれば、スイッチ621のアイソレーションが周波数f1において不十分な場合でも、並列整合ブロック532の周波数f1の信号に対する影響を最小とすることができる。図21の並列整合ブロック532の構成例は図17及び図20に示した実施例にもそれぞれ適用でき、各整合回路において同様な効果が得られる。
図22はこの発明による整合回路の第8の実施例を示す。この整合回路は、主整合ブロック51と、それに縦続接続されたN−1個の直列整合ブロック522〜52Nが設けられ(2≦n≦N)、各直列整合ブロック52nの出力側接続点An−1には、N個の並列整合ブロック53n1〜53nNがそれぞれスイッチ54n1〜54nN−1を介して接続された直列回路が接続されている。図22は、N個の周波数帯域の信号に対する整合回路として動作する。図22で主整合ブロック51は周波数f1の入力信号に対する整合回路である。直列接続されたN−1個の直列整合ブロック522〜52Nは周波数f1〜fNのそれぞれの周波数の信号に影響しないよう、伝送線路などの回路素子で構成される。例えば、特性インピーダンスが負荷インピーダンスZLに等しい伝送線路で構成してもよいし、特性インピーダンスがあるインピーダンスZTに等しい伝送路で構成し、ポートP2において周波数特性のないインピーダンス変換器により負荷インピーダンスZLに変換してもよい。並列整合ブロック53n1〜53nN(n=2,...,N)は、スイッチ54n1〜54nN−1の制御により接続点An−1から並列整合ブロック53n1を見た入力インピーダンスが周波数fm(m≠n)で最大となり、かつ、スイッチ54n1〜54nN−1を別状態に制御することにより周波数fn(2≦n≦N)に対して、主整合ブロック51、直列整合ブロック522〜52Nと併せて接続点An−1で整合回路となるよう設計する。
例えば、周波数fnに対してスイッチ54n1〜54nn−1はON、スイッチ54nn〜54nN−1のうち少なくともスイッチ54nnはOFFとして、並列整合ブロック53n1〜53nnを周波数fnに整合できるように設計する。同時に、周波数fm(1≦m≦N,m≠n)に対しては、スイッチ54n1〜54np−1(2≦p≦N−1,p≠n)をONとし、スイッチ54np〜54nN−1のうち少なくともスイッチ54npはOFFとして、並列整合ブロック53n1〜53npを接続点An−1で信号経路に付加し、接続点An−1で周波数fmに対する並列整合ブロック53n1〜53nNからなる回路の入力インピーダンスを最大化する。
このように、各直列整合ブロック及び並列整合ブロックを構成することにより、N個の周波数帯域に対する整合回路が実現できる。ここでは、主整合ブロック51、(N−1)個の直列整合ブロック522〜52N、N(N−1)個の並列整合ブロック532 1〜53NN、N(N−1)個のスイッチ5421〜54NNを用いた例を示したが、信号源インピーダンスZS(f)の特性によっては、これよりも少ないスイッチや整合ブロックで実現可能な場合も存在する。
例えば、スイッチ54n1〜54nq−1(1<q<N)をON、スイッチ54nqをOFFとし、接続点An−1に接続された並列整合ブロック53n1〜53nqの他に、スイッチ54k1〜54kr−1(k>n,1<r≦N)をONとし、スイッチ54krをOFFとし、接続点Ak−1に接続された並列整合ブロック53k1〜53krの一部と、主整合ブロック51と、直列整合ブロック522〜52kにより周波数fsに対して接続点Ak−1で整合できるように設計する。
このとき、スイッチの制御により接続点An−1及びAk−1以外に接続された並列整合ブロックの縦続接続はそれぞれの点からそれぞれに接続される並列整合ブロック側を見た場合の周波数fsに対する入力インピーダンスが最大となるように設計しておく。これにより、これら並列整合ブロックが周波数fsの信号伝送へ与える影響を最小にすることができる。更に、スイッチの制御により、接続点An−1及びAk−1以外に接続された並列整合ブロックを周波数fsの整合回路の一部として使用することもできる。このように、複数の接続点Axに接続される並列整合ブロックの組み合わせで整合回路を構成することにより、直列整合ブロックの数は(N−1)個より少なくなり、よって、並列整合ブロック及びスイッチの数も直列整合ブロックの数の減少に伴って減らすことができる。また、周波数f1〜fNのうち、互いの関係が奇数倍になるものがある場合など、入力インピーダンスを最大とする条件が利用できるので、スイッチの数を減らすことができる。更に、並列整合ブロックを周波数f1〜fNのうち、複数の周波数で共振するように設計することによっても、同様に入力インピーダンスを最大とする条件が利用できるので、スイッチの数および並列整合ブロックの数を減らすことができる。
図23はこの発明による整合回路の第9の実施例を示す。この実施例は図22の実施例において各接続点An−1に接続されるN個の並列整合ブロックとN−1個のスイッチが交互に接続された縦続接続からスイッチを除去してN個の並列整合ブロック53n1〜53nNを縦続接続し、各並列整合ブロック間の接続点及び最終段並列整合ブロック53nNの接続点An−1と反対側の端子をそれぞれスイッチ54n1〜54nNを介してグランドに接続した構成となっている。
図23は、例えばN個の周波数帯域の信号に対する整合回路として動作する。図23で主整合ブロック51は周波数f1の入力信号に対する整合回路である。直列整合ブロック522〜52Nは図22の実施例の場合と同様に構成する。周波数fn(n=2,...,N)に対しては、例えば、スイッチ54n1〜54nNはOFFとし、主整合ブロック51、直列整合ブロック522〜52n−1、並列整合ブロック53n1〜53nNで周波数fnに対する整合回路を構成するよう、周波数f1〜fNについて各並列整合ブロックを設計する。このとき、並列整合ブロック53n1〜53nNは、周波数fm(1≦m≦N,m≠n)においてスイッチの制御、例えばスイッチ54np(1≦p≦N)をONとした場合において、並列整合ブロック53n1〜53npの縦続接続は図23の接続点An−1から並列整合ブロック53n1側を見た場合の周波数fmでのインピーダンスが最大となるように設計しておくことにより、並列整合ブロック53n1〜53npは周波数fmの信号伝送への影響を最小にすることができる。
一方、例えば周波数fnに対して、スイッチ54np(1≦p≦N)をONとし、主整合ブロック51、直列整合ブロック522〜52n、並列整合ブロック53n1〜53npで周波数fnに対する整合回路を構成するよう、周波数f1〜fNについて各並列整合ブロックを設計する。このとき、並列整合ブロック53n1〜53nNは、周波数fm(1≦m≦N,m≠n)においてスイッチの制御、例えばスイッチ54nq(1≦q≦N、p≠q)をONとした場合において、並列整合ブロック53n1〜53nqの縦続接続は図23の接続点An−1から並列整合ブロック53n1側を見た場合の周波数fmでのインピーダンスが最大となるように設計しておくことにより、並列整合ブロック53n1〜53nNは周波数fmの信号伝送への影響を最小にすることができる。
信号源インピーダンスZS(f)の特性によっては、これよりも少ないスイッチ数や整合ブロック数で実現可能な場合もある。例えば、周波数fnでの整合に対して、接続点An−1に接続された並列整合ブロック53n1〜53nr+1(r<N)の他に、接続点Ak−1に接続された並列整合ブロック53k1〜53ks+1(s<N)を併用する。このように、複数の接続点Axに接続される並列整合ブロックの組み合わせで整合回路を構成することにより、直列整合ブロックの数は(N−1)個より少なくなり、よって並列整合ブロック及びスイッチも直列整合ブロック数の減少とともに減らすことができる。また、周波数f1〜fNのうち、互いの関係が奇数倍になるものがある場合など、入力インピーダンスを最大とする条件が利用できるので、スイッチの数を減らすことができる。更に、周波数f1〜fNのうち、複数の周波数で共振する並列整合ブロックを用いることによっても同様に入力インピーダンスを最大にする条件が利用できるので、スイッチの数及び並列整合ブロック数を減らすことができる。このとき、並列整合ブロック53n1〜53nN及び53k1〜53kNは、周波数fm(1≦m≦N,m≠n)においてスイッチの制御、例えば、スイッチ54nR(1≦R≦N)及び54nS(1≦S≦N)をONとした場合において、並列整合ブロック53n1〜53nR及び53r1〜53rSの縦続接続は接続点An−1及びAr−1から並列整合ブロック53n1及び53r1側を見た場合の周波数fmでのインピーダンスが最大となるように設計しておくことにより、並列整合ブロック53n1〜53nr及び53k1〜53ksは周波数fmの信号伝送への影響を最小にすることができる。
図24はこの発明による整合回路の第10の実施例を示す。図24の実施例は図23に示した実施例に更に並列整合ブロック53npと53np+1間にスイッチ54n pを挿入した構成となっている。図19及び図22に示した実施例と同様な効果が得られる。また、スイッチ54npと54n1〜54nN、及びスイッチの状態により信号経路に接続される並列整合ブロックの組み合わせを更に多く選択できる。その結果、複数の周波数で整合可能となるだけでなく、整合周波数以外の他周波数の信号伝送における並列整合ブロックの影響を最小化できる信号数が増加する可能性がある。
図25はこの発明による整合回路の第11の実施例を示す。この実施例では、主整合ブロック51に縦続接続されたN−1個の直列整合ブロック522〜52Nの各出力側接続点A1〜AN−1にそれぞれ並列整合ブロック532〜53Nが接続され、各並列整合ブロック53nにSpNTスイッチ54nが接続されている。各スイッチ54nのN個の出力端子にはN個の並列整合ブロック55n1〜55nNが接続されている。それらのうち並列整合ブロック55nnはスイッチ54nのn番目の端子を直接グランドに接続しているが、開放としてもよい。
図25もN個の周波数帯の信号に対する整合回路50として動作する。図25で主合成ブロック51は周波数f1の入力信号に対する整合回路である。直列整合ブロック522〜52Nは、周波数f1〜fNの信号に影響しないように、図22、23の実施例と同様に構成する。周波数fn(n=2,...,N)に対して主整合ブロック51、直列整合ブロック522〜52n、並列整合ブロック53nnで整合回路となるよう周波数f1〜fNにて設計する。並列整合ブロック55nnは接地あるいは開放とする。周波数fm(1≦m≦N,m≠n)に対しては、スイッチ54nを並列整合ブロック55nmに接続する。このとき、並列整合ブロック55nmは接続点An−1から並列整合ブロック53n側を見た場合の周波数fmでのインピーダンスが最大となるように設計しておく。それにより、並列整合ブロック53nによる周波数fmの信号伝送への影響を最小化することができる。
図26はこの発明による整合回路の第12の実施例を示す。図26の実施例は、図23の実施例と図25の実施例を組み合わせた構成である。同様に、図22〜図25を任意に組み合わせて構成してもよい。動作については、各実施例で説明したものと同様である。
図22〜26の実施例によれば、選択できる整合可能な周波数帯域の数を増やすことができ、かつ並列整合ブロックに対するスイッチの位置を適切に選ぶことにより、スイッチのアイソレーション及びインサーションロスの問題を軽減できる。同様のことは、図10の実施例に図14、15、16に示した各並列整合ブロック53を適用した場合にもいえる。
図17及び図19〜26の実施例における主整合ブロック51の構成は任意に選ぶことができる。主整合ブロック51の第1の実施例を図27に示す。この例では主整合ブロック51はポートP1に接続された直列整合ブロック521と、その出力側に一端が接続された並列整合ブロック531と、並列整合ブロック531の他端とグランド間に挿入されたスイッチ541とから構成されている。
直列整合ブロック521は、例えば図17におけるB−A点間の周波数fn(n≦N)の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。例えば、特性インピーダンスが出力負荷インピーダンスZLに等しい伝送線路で構成してもよいし、特性インピーダンスがあるインピーダンスZrに等しい伝送線路で構成し、ポートP2において周波数特性のないインピーダンス変換器により負荷インピーダンスZLに変換してもよい。
直列整合ブロック521と並列整合ブロック531は、図17におけるポートP2においてインピーダンスZLに整合するよう設計する。この際、スイッチ541はON/OFFいずれかの状態として設計する。具体的には、スイッチ541の状態はOFFとして、周波数f1の整合回路が設計される。並列整合ブロック531が線路長λm/4(λm:周波数fmの波長、2≦m≦Nとする)の先端開放線路となった場合、周波数fmの信号は接続点Cで短絡され、周波数fmでの使用ができないことになる。しかし、この実施例においては、周波数fmでの使用の際にはスイッチ541をONとすればよく、この時、周波数fmにおける並列整合ブロック531の接続点Cでの入力インピーダンスは理想的には無限大、即ち並列整合ブロック531による周波数fmにおける影響をなくすことができる。また、スイッチ541をONとし、周波数f1での整合回路が設計され、並列整合ブロック531が線路長λm/2の先端短絡線路と等価の回路となった場合、周波数fmにおいては接続点Cで短絡となる。しかし、図27の実施例に拠れば、周波数fmでの使用の際、スイッチ541をOFFとすれば、周波数fmにおける並列整合ブロック531の接続点Cでの入力インピーダンスは同様に理想的には無限大、即ち開放となり、周波数fmの信号に影響を与えない。
図28はこの発明による図17及び図19〜26の実施例における主整合ブロック51の第2の実施例を示す。この例では、直列整合ブロック521の一端に並列整合ブロック531が接続され、それにスイッチ541を介して並列整合ブロック551が接続された構成となっている。主整合ブロック51の直列整合ブロック521は、例えば図17におけるB−A点間の周波数fn(n≦N)の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。図28の実施例については周波数f2におけるスイッチ541の挿入損失やアイソレーション特性のうち、どちらの特性がより大きな問題となるかにより、設計法が異なる。
まず、挿入損失が問題となる場合は、以下のように設計する。スイッチ541はOFFとして、直列整合ブロック521及び並列整合ブロック531で周波数f1に対する整合回路を設計する。設計の解としての並列整合ブロック531は任意のリアクタンス成分を持ち得るので、多くの場合、並列整合ブロック531の接続点Cでの信号経路への付加は、周波数fm(2≦m≦N)の信号に対して損失を与える。よって周波数fmでの使用時には、スイッチ541をONとし、並列整合ブロック551を信号経路に付加する。ここで、並列整合ブロック551はスイッチ541がON時に接続点Cから並列整合ブロック側を見た場合の周波数fmでのインピーダンスが最大となるように設計する。それにより、スイッチ541のON時に並列整合ブロック531、551による周波数fmの信号に対する影響を最小にすることができる。
アイソレーションが問題となる場合には、以下のように設計する。スイッチ541はONとして、直列整合ブロック521及び並列整合ブロック531、551で周波数f1に対する整合回路を設計する。設計の解としての並列整合ブロック531、551の直列回路は任意のリアクタンス成分を持ち得るので、多くの場合、並列整合ブロック531、551の信号経路への付加は周波数fmの信号に対して損失を与える。よって周波数fmでの使用時には、スイッチ541をOFFとし、並列整合ブロック531を信号経路から切り離す。ここで、並列整合ブロック531は接続点Cから並列整合ブロック側を見た場合の周波数fmでのインピーダンスが最大となるように設計する。それにより、並列整合ブロック531、551による周波数fmの信号に対する影響を最小にすることができる。
図29はこの発明による図17、図19〜26の実施例における主整合ブロック51の第3の実施例を示す。この例は図28の実施例において並列整合ブロック531と551を互いに直接接続し、その接続点とグランド間にスイッチ541を挿入した構成となっている。主整合ブロック51の直列整合ブロック521は、例えば図17におけるB−A点間の周波数fn(n≦N)の信号伝送に影響しないよう、伝送線路などの回路素子で構成する。スイッチ541はOFFとし、直列整合ブロック521、並列整合ブロック531、551で周波数f1に対する整合回路を設計する。
設計の解としての並列整合ブロック531、551の直列回路は任意のリアクタンス成分を持ち得るので、この直列回路の信号経路への付加は多くの場合、周波数fm(2≦m≦N)の信号に対して影響を与える。よって、個の実施例では、周波数fmでの使用時には、スイッチ541をONとする。並列整合ブロック531はスイッチ541がONのときに接続点Cから並列整合ブロック側を見た場合の周波数fmでのインピーダンスが最大となるように設計されている。よって、スイッチ541がONのときには、並列整合ブロック531、551による周波数fmでのインピーダンスへの影響を最小にすることができる。ここで、並列整合ブロック551は任意のリアクタンスで設計できるので、周波数f1に対する整合回路の設計は可能である。
図30はこの発明による図17、図19〜26における主整合ブロック51の第4の実施例を示す。この実施例は図28の実施例においてスイッチ541としてSPNTスイッチを使用し、そのスイッチ541のN出力端に並列整合ブロック5511〜551Nを接続した構成となっている。主整合ブロック51の直列整合ブロック521は例えば図17においてB−A点間の周波数fn(n≦N)の信号伝送に得供しないよう、伝送線路などの回路素子で構成する。周波数f1に対して直列整合ブロック521、並列整合ブロック531、5511で整合回路となるよう設計する。周波数fm(2≦m≦N)に対しては、スイッチ541を並列整合ブロック551mに接続する。このとき、並列整合ブロック551mは接続点Cから並列整合ブロック531側を見た場合の周波数fmでのインピーダンスが最大となるように設計しておく。それにより並列整合ブロック531、551mによる周波数fmの信号伝送への影響を最小にすることができる。
上記主整合ブロック51の構成によれば、スイッチの実装位置が信号経路(主整合ブロックや直列整合ブロック)より離すことができるため、実装しやすいという利点がある。
図27から30に示した主整合ブロック51の構成は図4、9、10、12、13で示した整合回路の実施例における主整合ブロック51に適用してもよい。
図17、図19〜26の実施例においても任意の並列整合ブロックを図14に示した並列整合ブロック53と同様に構成してもよい。それにより並列整合ブロック53にリアクタンス可変機能をもたせることで、整合回路全体が更に多くの周波数に対して整合可能となる。即ち、図14のスイッチを621から順にONとしていき、副整合回路611〜61Kを順次接続していくことで、並列整合ブロック53はK個程度のリアクタンス値を取ることができる。例えば、図14の並列整合ブロック53を図17、19の整合回路の1つの並列整合ブロックに適用すれば、整合可能な周波数の数を更にK個程度増加させることができる。
同様に、図17、図19〜26の実施例において任意の並列整合ブロックを図15に示した並列整合ブロック53と同様に構成してもよい。例えば、スイッチ641がONの場合、スイッチ641は片側が接地されているので、副整合回路632〜63kは並列整合ブロック53のリアクタンス値に影響せず、並列整合ブロック53のリアクタンスは副整合回路631のみで決定される。同様にスイッチ64kをONとすれば、副整合回路63k+1〜63Kは並列整合ブロック53のリアクタンス値に影響せず、並列整合ブロック53のリアクタンスは副整合回路631〜63kで決定される。従って、スイッチ64kをONとすることにより、並列整合ブロック53はK個程度のリアクタンス値を得ることができる。図15の並列整合ブロック53を図17、図19〜26の整合回路50における任意の並列整合ブロック53に適用することにより、整合可能な周波数の数をK個程度増加させることができる。
副整合回路は、伝送線路、集中定数素子などを用いて任意に構成してよい。例えば、集中定数素子として、可変リアクタンス、可変キャパシタンス機能を持つ素子を用いれば、更に細かいリアクタンス制御が可能となる。
上述した整合回路について、主整合ブロック、直列整合ブロック、並列整合ブロック、副整合回路の構成は上記条件を満足すれば特に限定されるものでない。これらは、例えば集中定数回路を使って構成してもよいし、分布定数回路を用いて構成してもよい。また、それらの組み合わせでもよい。
上述ではこの発明による整合回路の様々な実施例を説明したが、以下に、この整合回路を適用した増幅器について説明する。
図31は、この発明による整合回路を増幅器に適用した第1の応用例を示す。この増幅器は、増幅素子26の入力側整合回路50として図4に示した整合回路を使用し、増幅素子26の出力側整合回路50’として図9に示した整合回路を使用した場合を示している。従ってこの増幅器は、例えば図5に示した中心周波数をf1、f2とする2つの周波数帯域の信号を増幅する。周波数f1の信号を増幅する場合、両整合回路50、50’のスイッチ542は共に開放とする。これにより、入力側及び出力側共に周波数f1で整合し、良好な増幅をすることができる。また、周波数f2の入力信号を増幅する場合、両整合回路50、50’のスイッチ542は共に閉成とする。これにより、入力側整合回路50、出力側整合回路50’は全体として周波数f2で整合するので、良好な増幅をすることができる。ここで、増幅素子26として、周波数f1及び周波数f2の双方について利得が取れる素子を選択すれば、1つの増幅素子26で2つの帯域の信号を選択増幅することができる。
同様に、図10、図12、図13、図17、図19〜26に示した整合回路50のいずれでも、増幅素子26の入力側及び出力側整合回路50、50’として使用することができる。
図32を参照してこの発明による整合回路を増幅器の一部として利用した第2の応用例を説明する。図32における各整合ブロックは、抵抗、インダクタンス、キャパシタンスより成る集中定数素子か、或いはこれと同等な特性を有する分布定数素子を使用して構成することができる。図32の応用例は、900MHz/2GHzの帯域で用いられる増幅器の設計例である。ここで、主整合ブロック51は2GHz用の整合回路であり、並列整合ブロック532は入力側整合回路50全体、及び出力側整合回路50’全体を900MHz用の整合回路に変更するブロックである。2GHzの入力信号に対してスイッチ542は双方共に開放状態とされ、入力側整合回路50において、入力信号は直列整合ブロック522及び2GHz用の主整合ブロック51を介して伝送され、増幅素子26としての電界効果トランジスタ(FET)の入力端子に入力される。出力側整合回路50’においては、2GHz用の主整合ブロック51と直列整合ブロック522を介して伝送され、ポートP2に出力される。
900MHzの入力信号に対応するには、入力側、出力側整合回路50、50’のスイッチ542は双方共に閉成状態とされ、入力側整合回路50において、並列整合ブロック532を構成する並列コンデンサが挿入され、全体として900MHzの整合回路が構成される。出力側整合回路50’においても並列整合ブロック532を構成するコンデンサが挿入され、全体として900MHzの整合回路が構成される。直列整合ブロック522は、増幅器の入出力インピーダンスに等しい特性インピーダンスの伝送線路、或いはこれと等価な集中定数回路などによって構成することができる。このように、この応用例において、入力側及び出力側整合回路50、50’におけるスイッチ542のON/OFFを切り換えることにより2つの周波数帯の信号に対し選択的に整合可能な増幅器を構成することができる。
図33を参照して増幅器の高効率化を達成する実施例を説明する。図33においては、増幅素子26としては、信号帯域毎に個々に具備するのではなく、広帯域の増幅素子26を1個だけとして増幅素子数を減少させ、この広帯域の増幅素子26の周辺回路である出力側整合回路50’を信号帯域毎に最適化することにより、マルチバンド高効率電力増幅器を構成することができる。この発明の整合回路を増幅器の出力側整合回路50’として使用する場合は、電力増幅器を高効率動作させる観点から、整合ブロックの他に高調波処理する高調波処理ブロックを併せて使用する。
図33の出力側整合回路50’は、例として、図5に示される周波数をf1及びf2とする2つの帯域の信号について、増幅素子26をマルチバンド高効率増幅器として動作させる。ここで、入力側整合回路50としては、前述の各種整合回路を使用してもよいし、想定される入力信号の全体帯域で整合が取れる設計の1個の整合回路を使用してもよいし、或いは信号帯域毎に切り替え使用する複数個の整合回路を使用してもよい。
この応用実施例における出力側整合回路50’は、第1の高調波処理ブロック51Aと、第1の整合ブロック51Bと、第2の高調波処理ブロック57Aと、第2の整合ブロック57Bとから構成されている。第1の高調波処理ブロック51Aと第1の整合ブロック51Bは主整合ブロック51を構成し、第2の高調波処理ブロック57Aと第2の整合ブロック57Bは付加ブロック57を構成している。機能の点から見れば、第1の整合ブロック51Bと第2の整合ブロック57Bの組が前述したこの発明の整合回路として機能し、第1の高調波処理ブロック51Aと第2の高調波処理ブロック57Aの組は、基本周波数f1、f2の信号の高調波成分を除去することにより増幅器全体として電力増幅の効率を高めている。
出力側整合回路50’の第1の高調波処理ブロック51Aは、図5で信号帯域b1の周波数f1の高調波を終端する回路であり、直列整合ブロック5211と並列整合ブロック5311から構成されている。具体的には、図34Bに示すように2倍波周波数2f1の終端回路であり、直列整合ブロック5211は長さL1が基本波のλ1/4(λ1は周波数f1基本波の波長)の伝送線路で構成し、並列整合ブロック5311は長さL2がλ2/4(λ2は2倍波の波長、従ってλ2=λ1/2)の先端開放線路で構成する。伝送線路5211上の2倍波の電圧電流は図34Aに示すように分布し、ポートP1において短絡となる。同様に、λn/4(λnはn倍波の波長:nは偶数)の長さの先端開放線路を並列に接続することで、各偶数次高調波に対する終端条件を満足することができる。また、同様に、奇数次高調波については、ポートP1において開放となる様に先端開放線路の長さを設計する。並列整合ブロック5311は単なる或る長さの先端短絡線路を用いた構成、集中定数素子による構成とすることができ、遅延量は並列整合ブロック5311の構成に応じて調整する。
図35を参照して説明するに、図33における出力側整合回路50’の第1の整合ブロック51Bは、信号帯域b1の周波数帯域で増幅素子26と出力負荷とを整合させる回路であり、直列整合ブロック5212と並列整合ブロック5312とから構成されている。例えば伝送線路により構成した直列整合ブロック5212と伝送線路により構成した並列整合ブロック5312により任意のインピーダンスに対して整合を取ることができる。図35は並列整合ブロック5312として先端開放線路を使用した例である。先端短絡線路を用いてもよい。並列整合ブロック5312は、この他にも集中定数の組み合わせによる回路を使用することができる。直列整合ブロック5212も伝送線路などによる遅延回路として構成でき、遅延量は並列整合ブロック5312の構成に応じて調整する。
図33における出力側整合回路50’の付加ブロック57の第2の高調波処理ブロック57Aと第2の整合ブロック57Bは、それぞれ、図5における信号帯域b2の周波数f2の高調波を終端し、周波数f2の信号帯域b2で増幅素子2と出力負荷とを整合させるための回路である。第2高調波処理ブロック57Aは主整合ブロック51内の第1の高調波処理ブロック51Aに対応し、直列整合ブロック5221と、スイッチ5421と、並列整合ブロック5321とから構成されている。第2の整合ブロック57Bも第1の整合ブロック51Bと対応し、直列整合ブロック5222と、スイッチ5422と、並列整合ブロック5322とから構成されている。各整合ブロック5212、5222、5312、5322の構成は上述した第1の高調波ブロック51Aと第1の整合ブロック51B内の各整合ブロックと同様であり、周波数f2を基本波として設計する。
図33において、付加ブロック57のスイッチ5421及び5422を開放にした場合、入力信号は、主整合ブロック51の第1の高調波処理ブロック51Aと第1の整合ブロック51B、更に第2の高調波処理ブロック57Aの直列整合ブロック5221と第2の整合ブロック57Bの直列整合ブロック5222を通過して出力される。スイッチのアイソレーションが充分に大きい場合、並列整合ブロック5321と5322は、第1の高調波処理ブロック51Aと第1の整合ブロック51Bから充分にアイソレーションされ、信号帯域b1の信号伝送に影響を及ぼさない。この場合、出力側整合回路50’は、信号帯域b1におけるインピーダンス整合と周波数f1の高調波処理とを実行する。
付加ブロック57のスイッチ5421及び5422を閉成にした場合、入力信号は第1の高調波処理ブロック51Aと、第1の整合ブロック51B、更に第2の高調波処理ブロック57Aと、第2の整合ブロック57Bを通過して出力される。ここで、一例として、設計周波数f1>f2とすれば、第1の高調波処理ブロック51Aで処理対象となる高調波は周波数f2よりも充分に高いので、付加ブロック57の第2の高調波処理ブロック57A及び第2の整合ブロック57Bは第1の高調波処理ブロック51Aに余り影響されずに容易に設計することができる。従って、第1の高調波処理ブロック51Aと第1の整合ブロック51Bに影響されずに、周波数f2に対する整合回路を設計することができる。この場合の出力側整合回路50’は、信号帯域b2におけるインピーダンス整合と、周波数f2の高調波処理を実行する。
上述したように、付加ブロック57を構成する第2の高調波処理ブロック57Aと第2の整合ブロック57Bとに含まれるスイッチ5412、5422をオン/オフすることにより、出力側整合回路50’の全体を2つの周波数帯域で整合することができ、各周波数帯域で高効率化に最適な高調波処理回路を構成することができる。更に、これに際して、1組の高調波処理ブロックと整合ブロック当たりに必要とされるスイッチはSPSTスイッチ、即ち、単極単投スイッチが合計2個という少数で事足りる。そして、各高調波処理ブロック、各整合ブロックの配置は特性が最適化される順序であれぱよく、図33に図示される通りの順序に限らない。この変形実施例として、図36に示されるように、第1の高調波処理ブロック51A及び第1の整合ブロック51Bと第2の高調波処理ブロック57A及び第2の整合ブロック57Bの位置を相互に入れ替えた構成とすることができる。
図37を参照して図33の実施例を拡張した実施例を説明する。第1の高調波処理ブロック51Aと第1の整合ブロック51Bより成る主整合ブロック51に、(N−1)個の付加ブロック571〜57N−1を更に加えた回路に相当する。即ち、第2の高調波処理ブロック57Aと第2の整合ブロック57Bとを一括してこれを第1の付加ブロック571とし、この付加ブロックに更に(N−2)個(但し、N≧3)の付加ブロックを従属接続した整合回路に相当する。この第N−1の付加ブロック57N−1は第Nの高調波処理ブロック57ANと第Nの整合ブロック57BNで構成され、第(n−1)付加ブロック57n−1は、それぞれ、図11における信号帯域bnの周波数fnの高調波を終端し、周波数fnの帯域で増幅素子と出力負荷とを整合させる回路である。各回路の構成は第1の付加ブロック571における第2の高調波処理ブロック57A2と第2の整合ブロック57B2の場合の構成と同様であり、周波数fnを基本波として設計する。そして、この拡張した実施例の場合、主整合ブロック51を構成する第1の高調波処理ブロック51Aと第1の整合ブロック51Bにもオン/オフ切り替えスイッチ5411、5412を設けた場合を示しているが、これらスイッチは必ずしも必要ではない。
以下、図37の実施例の使用の態様を説明する。例えば、入力信号の中心周波数がfnの場合、第nの高調波処理ブロック57Anと第nの整合ブロック57Bnのスイッチ54n1と54n2を閉成とし、それ以外のスイッチを全て開放とする。入力信号は第nの高調波処理ブロック57Anと、第nの整合ブロック57Bnを通過して出力される。各直列整合ブロックはfnの信号伝送に影響を与えず、第1〜第nの整合ブロック57B1〜57Bnおよび第1〜第nの高調波処理ブロック57A1〜57Anの直列整合ブロック5211〜52n1と並列接続した第nの整合ブロック57Bnの並列整合ブロック5322により任意のインピーダンスに対して整合を取ることができる。従って、開放されたスイッチが含まれる各高調波処理ブロックと各整合ブロックに影響されずに周波数fnに対する整合回路を設計することができる。高調波処理についても同様に、開放されたスイッチが含まれる各高調波処理ブロックと各整合ブロックに影響されずに周波数fnに対する高調波処理を行うことができる。この出力整合回路は、周波数fnに対するインピーダンス整合と、周波数fnの高調波処理を実行する。
図38〜41を参照して、増幅器の高効率化を達成する図33の実施例の変形例を更に説明する。これらの図の実施例は図33の実施例を拡張したものである。つまり、付加ブロックとして接続された、高調波処理ブロックと整合ブロックの挿入位置は、図33に示した位置に限定されることなく、他の高調波処理ブロック、整合ブロックとの関係を考慮して、良好な特性が得られる順序で配置される。図38においては、主整合ブロック51、高調波処理ブロック57A2〜57AN、整合ブロック57B2〜57BNの順で配置された実施例であり、図39は、高調波処理ブロック57A2〜57AN、主整合ブロック51、整合ブロック57B2〜57BNの順で配置された実施例であり、図40は、整合ブロック57B2〜57BN、主整合ブロック51、高調波処理ブロック57A2〜57ANの順で配置された実施例であり、図41は、高調波処理ブロック57A2〜57AN、整合ブロック57B2〜57BN、主整合ブロック51の順で配置された実施例である。
上述した通り、第nの高調波処理ブロック57ANと第nの整合ブロック57BNに含まれるスイッチ54n1、54n2をオン/オフすることにより、出力側整合回路50’全体をN個の周波数帯域で整合することができ、各周波数で高効率化に最適な高調波処理回路を構成することができる。これに際して、1組の高調波処理ブロックと整合ブロック当りに必要とされるスイッチはSPSTスイッチが2個で、最大で合計2(N−1)個という少数で事足りる。そして、各高調波処理ブロック、各整合ブロックの配置は特性が最適化される順序でありさえずればよく、上述した図37の通りの順序に限らない。
以下、図42の実施例の使用の態様を説明する。図42は、図16に示した並列整合ブロック53を、例えば、図38に示した高調波処理ブロック57A2〜57AN群に適用した例であり、例えば、入力信号の中心周波数がfnの場合、SPNTスイッチ54Aを切り替え、第nの並列整合ブロックに接続する。第nの並列整合ブロックは、周波数fnの高調波処理回路として設計されている。第1〜第nの直列整合ブロックと並列接続した第nの並列整合ブロックにより任意のインピーダンスに対して整合を取ることができる。従って、各並列整合ブロックと、開放されたスイッチが含まれる各整合ブロックに影響されずにfnに対する整合回路を設計することができる。
各高調波処理ブロック、整合ブロックは、抵抗、インダクタンス、キャパシタンスその他の集中定数棄子で構成するか、これと同等な特性を有する分布定数索子を用いて構成することができる。
上述した実施例の出力側整合回路50’は入力側整合回路に適応してもよい。また、上述した実施例の整合回路は、並列整合ブロックと直列整合ブロックの遅延量で全てのインピーダンス整合をとるが、回路の設計によっては遅延量が0となる場合がある。付加ブロックの直列整合ブロックの遅延量が0になる場合は、対応するスイッチが不要となる。
図31、32の実施例においては、各整合回路50、50’の例として図4で示した整合回路50を適用した例を示したが、図17、19、20、21で示した整合回路50を使用してもよい。更に、図36の実施例におけるスイッチを含む各高調波処理ブロック57A及び整合ブロック57Bの例として、図4あるいは図9で示した直列整合ブロック522とそれにスイッチ542を介して接続された並列整合ブロック532を使用する場合を示したが、図17に示した整合回路50における直列整合ブロック522とそれに接続された並列整合ブロック532及びスイッチ542の組、あるいは図19、20、21で示した整合回路50における直列整合ブロック522とそれに接続された並列整合ブロック532、552及びスイッチ542の組を適用してもよい。
尚、周波数帯域の具体的な例としては、第4世代移動通信システム(5GHz帯など)や第3世代移動通信システム(2GHz帯)、その他のシステム(PDCでは800MHz帯、1.5GHz帯、GSM,PHS,無線LANでは2.4GHzなど)が挙げられるが、これらに限られるものではない。
この発明の整合回路に依れば、入力信号の周波数帯域の数の分だけ増幅素子、高調波処理回路、整合回路の組を構成する必要がなく、部品点数の削減と設置面積の縮小とを達成することができる。また、特に整合回路を変更するに際して使用するスイッチの数も少なく、スイッチも単純な構成のSPSTスイッチでも構成することができ、スイッチによる挿入損失を大幅に低減することができる。従って、小型なマルチバンド高効率電力増幅器を構成するに好適である。
この発明の整合回路によれば、複数の移動通信サービスで利用される周波数帯域が混在したセル環境においても、このスイッチを切り替えることにより回路のリアクタンスが変化し、整合回路全体をマルチバンド化することができる。またこの発明の整合回路によれば、挿入損失とアイソレーション特性がともに十分でないスイッチを用いても、インピーダンス整合が取れるマルチバンド整合回路を提供することができる。
Claims (19)
- 信号経路に挿入され、少なくとも第1の周波数帯域で整合が取れた主整合ブロックと、
上記信号経路に挿入されて上記主整合ブロックに一端が接続され、上記主整合ブロックと上記第1の周波数帯域において整合がとれた直列整合ブロックと、
並列整合ブロックとスイッチの直列接続、
とを含み、上記直列接続の一端は上記直列整合ブロックの他端側において上記信号経路に接続され、上記スイッチのオン・オフにより上記第1の周波数帯域と、上記第1の周波数帯域と異なる第2の周波数帯域で選択的に整合を可能にする整合回路。 - 請求項1の整合回路において、上記直列接続の一端は上記スイッチの一端であり、上記信号経路に接続されている。
- 請求項1の整合回路において、上記直列接続の一端は上記並列整合ブロックの一端であり、上記信号経路に接続されている。
- 請求項3の整合回路において、上記直列接続の他端で上記スイッチに接続された第2の並列整合ブロックが設けられている。
- 請求項3の整合回路において、上記並列整合ブロックと上記スイッチの接続点に接続された第2の並列整合ブロックが設けられている。
- 請求項1、2又は3のいずれかの整合回路において、上記主整合ブロックは上記信号経路に挿入された第2の直列整合ブロックと、第2のスイッチと第2の並列整合ブロックが直列接続された第2の直列接続とを含み、上記第2の直列接続の一端は上記第2の直列整合ブロックの一端に接続されている。
- 請求項6の整合回路において、上記第2の直列接続の上記一端は上記第2の並列整合ブロックの一端であり、上記第2の直列整合ブロックの一端に接続されており、上記第2の直列接続の他端で上記スイッチは接地されている。
- 請求項7の整合回路において、上記第2の並列整合ブロックと上記第2のスイッチの接続点に一端が接続された第3の並列整合ブロックが設けられている。
- 請求項6の整合回路において、上記第2の直列接続の上記一端は上記第2の並列整合ブロックの一端であり、上記第2の直列整合ブロックの一端に接続されており、上記第2の直列接続の他端に接続された第3の並列整合ブロックが設けられている。
- 請求項1、2又は3のいずれかの整合回路において、上記並列整合ブロックは複数の副整合回路と、上記複数の副整合回路と交互に直列に接続された1つ以上の第2のスイッチとを含む。
- 請求項1、2又は3のいずれかの整合回路において、上記並列整合ブロックは、直列接続された複数の副整合回路と、上記複数の副整合回路間の各接続点とグランド間に挿入された第2のスイッチを含む。
- 請求項1、2又は3のいずれかの整合回路において、上記直列整合ブロックに直列に接続して1つ以上の第2直列整合ブロックが設けられ、各上記第2直列整合ブロックの一端に第2並列整合ブロックと第2スイッチの第2直列接続が接続されている。
- 請求項1、2又は3のいずれかの整合回路において、上記スイッチは上記信号経路に接続された単極と、N個の端子を有する単極N投スイッチであり、上記N個の端子にそれぞれ上記並列整合ブロックと、少なくとも1つの第2並列整合ブロックがそれぞれ接続されており、上記スイッチは上記N個の端子に接続された上記並列整合ブロック及び上記第2並列整合ブロックの任意の1つを選択して上記信号経路に接続可能とされている。
- 請求項1、2又は3のいずれかの整合回路において、上記信号経路に挿入された第2の直列整合ブロックと、上記第2直列整合ブロックの一端とグランド間に接続された第2の並列整合ブロックとを含み、それらによって上記信号経路の第1の周波数の信号の高調波成分を除去する第1の高調波処理ブロックと、上記信号経路に挿入された第3の直列整合ブロックと、上記第3の直列整合ブロックの一端とグランド間に接続された第3の並列整合ブロックと第2のスイッチの直列接続とを含み、上記第1の周波数と異なる第2の周波数の信号の高調波成分を除去する第2の高調波処理ブロックとを更に含む。
- 請求項14の整合回路において、上記主整合ブロックは、上記信号経路に挿入された第4の直列整合ブロックと、上記第4の直列整合ブロックの一端とグランド間に接続された第4の並列整合ブロックとを含む。
- 請求項15の整合回路において、上記第1の高調波処理ブロックにおける上記第2の並列整合ブロックと直列に第3のスイッチが設けられ、上記主整合ブロックにおける上記第4の並列整合ブロックと直列に第4のスイッチが設けられている。
- 請求項14の整合回路において、上記主整合ブロックは第1の整合ブロックを構成しており、第1の上記直列整合ブロックと第1の上記直列接続の組は第2の整合ブロックを構成しており、上記第2の整合ブロックと上記第2の高調波処理ブロックの組は付加ブロックを構成しており、上記付加ブロックと同様の第2の付加ブロックが更に少なくとも1つ上記信号経路に挿入されている。
- 第1及び第2の単極N投スイッチと、Nは2以上の整数であり、
上記第2単極スイッチの単極側に接続され、第1の周波数帯域で整合された主整合ブロックと、
上記第1及び第2の単極N投スイッチのN端子間にそれぞれ接続された直結線路及び(N−1)個の整合ブロック、
とを含み、上記第1及び第2の単極N投スイッチにより上記直結線路及び(N−1)この整合ブロックのいずれかを選択して上記主整合ブロックと接続することにより、上記第1の周波数帯域及び上記第1の周波数帯域と異なる少なくとも(N−1)個の周波数帯域のいずれかで選択的に整合可能な整合回路。 - 請求項1乃至18のいずれかの上記整合回路を増幅素子の入力側整合回路及び出力整合回路の少なくとも一方として有する電力増幅器。
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003069906 | 2003-03-14 | ||
JP2003069906 | 2003-03-14 | ||
JP2003206615 | 2003-08-07 | ||
JP2003206615 | 2003-08-07 | ||
JP2004013251 | 2004-01-21 | ||
JP2004013251 | 2004-01-21 | ||
PCT/JP2004/003407 WO2004082138A1 (ja) | 2003-03-14 | 2004-03-15 | 整合回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2004082138A1 true JPWO2004082138A1 (ja) | 2006-06-15 |
JP4464919B2 JP4464919B2 (ja) | 2010-05-19 |
Family
ID=32995603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005503619A Expired - Fee Related JP4464919B2 (ja) | 2003-03-14 | 2004-03-15 | 整合回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8098114B2 (ja) |
EP (1) | EP1605589A4 (ja) |
JP (1) | JP4464919B2 (ja) |
CN (1) | CN1762097B (ja) |
WO (1) | WO2004082138A1 (ja) |
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JP2010252135A (ja) * | 2009-04-17 | 2010-11-04 | Kyocera Corp | 通信モジュール及び通信端末 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4838536B2 (ja) * | 2005-05-20 | 2011-12-14 | 株式会社エヌ・ティ・ティ・ドコモ | 整合回路 |
JP4838572B2 (ja) | 2005-11-24 | 2011-12-14 | 株式会社エヌ・ティ・ティ・ドコモ | 安定化回路、マルチバンド増幅回路 |
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KR100726260B1 (ko) | 2006-08-07 | 2007-06-08 | 삼성전자주식회사 | 통신 장치의 정합 제어 장치 및 방법 |
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- 2004-03-15 WO PCT/JP2004/003407 patent/WO2004082138A1/ja active Application Filing
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070126 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090915 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091116 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100209 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140226 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |