WO2004053971A1 - 配線用銅合金、半導体装置、配線の形成方法及び半導体装置の製造方法 - Google Patents

配線用銅合金、半導体装置、配線の形成方法及び半導体装置の製造方法 Download PDF

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Makoto Ueki
Masayuki Hiroi
Nobuyuki Ikarashi
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Definitions

  • the present invention relates to a copper alloy for wiring, a semiconductor device using the wiring, a method for forming the wiring, and a method for manufacturing the semiconductor device.
  • the present invention relates to a copper alloy for wiring with improved wiring reliability
  • the present invention relates to a semiconductor device using the wiring, a method for forming the wiring, and a method for manufacturing the semiconductor device.
  • the damascene method is generally used because processing by dry etching is difficult.
  • a wiring groove is formed in an insulating film formed on a semiconductor substrate, a Cu film is formed so as to fill the groove, and polished until the insulating film is exposed. This is a method of forming a Cu wiring by burying a Cu wiring and removing an excess Cu film on the insulating film other than the wiring groove.
  • FIG. 9 (a) to 9 (g) are cross-sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps.
  • FIG. 9 (a) shows a lower layer wiring on which an upper layer wiring is formed.
  • This lower layer wiring is composed of an insulating film la, a non-metallic film 3a, Cu 4a, and a barrier insulating film 8a.
  • This lower wiring portion can also be formed using the same process as the upper wiring described below.
  • an insulating film 1b is formed on the lower wiring, and thereafter, as shown in FIG. 9 (c), the insulating film 1b is formed in the insulating film by lithography and anisotropic etching. Then, a wiring groove and a wiring hole are formed. Thereafter, as shown in FIG. 9 (d), a barrier metal film 3b which is a conductor film is formed on the inner surface of the wiring groove and the wiring hole, and as shown in FIG. 9 (e), the wiring groove and The Cu film 4b is formed in an insulating film 1b shape so as to fill the wiring hole.
  • a barrier insulating film 8b as an insulator is formed on the entire surface. In this way, a Cu wiring structure in which the lower surface and the side surfaces are covered with the barrier metal film 3b as the conductor and the upper surface is covered with the barrier insulating film 8b as the insulator is formed.
  • FIGS. 10 (a) to 10 (h) show a method of manufacturing the conventional semiconductor device shown in FIGS. 10 (a) to 10 (h) in JP-A-2000-150522 and the like.
  • This method is a method of forming a copper alloy wiring using an alloy sputter target disclosed in JP-A-2000-150522 and the like.
  • FIG. 10 (a) shows a lower layer wiring on which an upper layer wiring is formed. This lower layer structure can be formed by the same process as the upper layer shown below.
  • an insulating film 1b is formed on this lower wiring.
  • a wiring groove and a wiring hole are formed in the insulating film 1b by lithography and anisotropic etching.
  • a barrier metal film 3b as a conductor film is formed on the entire surface including the inner surface of the wiring groove and the wiring hole.
  • an alloy seed layer 10b serving as an electrode for filling the wiring groove and the wiring hole is formed on the barrier methanol film 3b by a sputtering method using a Cu alloy target.
  • a Cu film 4b is formed on the entire surface by plating or CVD (Chemical Vapor Deposition) so as to fill the wiring grooves and wiring holes.
  • the additive element in the alloy seed layer 10b is diffused into the Cu film 4b by heat treatment, and the Cu film 4b is alloyed to form the Cu alloy film 6c.
  • the surplus Cu alloy film 6c and the barrier metal film on the surface of the insulating film 1b other than the portions buried in the wiring trenches and the wiring holes by CMP. 3b is removed, and a barrier insulating film 8b as an insulator is formed on the entire surface as shown in FIG. 10 (h).
  • the lower and side surfaces are conductor barrier metal PT / JP2003 / 012080
  • a Cu wiring structure is formed, which is covered with the film 3b and whose upper surface is covered with the barrier insulating film 8b which is an insulator.
  • Japanese Patent Application Laid-Open No. 2000-208517 discloses a technique using a CuSn alloy seed layer when forming a metal wiring of a semiconductor device.
  • EM resistance and stress induced migration The tensile stress applied to the Cu wiring caused by the difference in the thermal expansion coefficient between Cu and the insulating film is the driving force for void formation.
  • the Cu alloy wiring formed by the method shown in FIG. 10 (a) and Noji (h) has the following problems. That is, when the alloy seed layer 10b is formed, a Cu alloy is formed by diffusing the additive element in the alloy seed layer 10b into the Cu film 4b by heat treatment. On the other hand, the additional elements in the alloy seed layer 10 b diffuse into the Cu film 4 b by heat treatment, and a part of them is precipitated at the crystal grain boundaries 7 b of the Cu alloy film 6 c. Remains in the crystal grains of. Electron scattering occurs due to the effect of the additional elements remaining in the crystal grains of the Cu alloy film 6c.
  • the resistivity of the formed Cu alloy wiring increases due to the effect of grain boundary scattering of electrons due to the reduction of Cu crystal grains by the heat treatment.
  • the added element in the alloy seed layer 10 b is uniformly distributed in the Cu film 4 b by the heat treatment.
  • the diffusion may be performed, if the diffusion rate of the additional element into the Cu film 4b is low, a large amount of the additional element remains in the alloy seed layer 10b even after the heat treatment. .
  • the resistance of the Cu wiring increases due to the effect of additional elements remaining in the alloy seed layer 10b, and the Balta Cu film 6c is formed by a heat treatment for forming a further upper wiring. Since the concentration profile of the added element in the inside can change, it becomes unstable with respect to the thermal cycle when forming the multilayer wiring.
  • the growth of crystal grains of the Cu film 6c is suppressed by the effect of the additional element in the alloy seed layer 10b.
  • the additive element precipitates at the Cu crystal grain boundary
  • pin jungling of the grain boundary occurs due to the effect of the precipitated additive element, and Cu crystal grain growth during heat treatment is suppressed.
  • the Cu crystal grain size becomes smaller, which increases the resistivity of the Cu wiring and also affects the reduction in wiring reliability due to EM and SM.
  • the Cu alloy seed layer 10b is formed by the sputtering method
  • the copper alloy for wiring according to the present invention is composed of a polycrystalline copper alloy containing Cu (copper) as a main component and containing an additive element, and the concentration of the additive element is determined by the concentration of the crystal grains constituting the polycrystalline copper alloy. In the crystal grain boundary and the vicinity of the crystal grain boundary, it is higher than the inside of the crystal grain.
  • the Cu crystal grain boundary is formed along the Cu crystal grain boundary.
  • Cu migration can be suppressed, and the reliability of wiring metal can be improved.
  • the additional elements are Ti (titanium), Zr (zirconium), Hf (hafnium), Cr (chromium), Co (cobalt), A1 (aluminum), S It is preferably at least one selected from the group consisting of n (tin), Ni (nickel), Mg (magnesium) and Ag (silver).
  • the above-mentioned additive element is an element having a solid solubility limit of 1 atomic% or less in the film and a large diffusion coefficient at the Cu crystal grain boundary.
  • the additive element can be introduced at a high concentration in the crystal grain boundary and in the vicinity of the crystal grain boundary. Therefore, migration of Cu along the Cu crystal grain boundary can be suppressed, and the reliability of wiring can be improved.
  • the copper alloy for wiring according to the present invention includes, for example, a group consisting of Ti, Zr, Hf, Cr, Co, Al, Sn, Ni, Mg, and Ag at or near the crystal grain boundary.
  • An intermetallic compound of Cu and at least one element selected from the above is formed.
  • a stable intermetallic compound is formed at the Cu crystal grain boundary and the vicinity of the crystal grain boundary (the outermost surface of the Cu crystal grain) serving as a diffusion path of SM or EM.
  • migration of Cu along the Cu crystal grain boundary can be suppressed, and the reliability of wiring can be improved.
  • the copper alloy for wiring according to the present invention includes, for example, Ti, Zr, Hf, Cr, Co, Al, Sn, Ni at the crystal grain boundary and Z or near the crystal grain boundary.
  • 1 ⁇ ⁇ and ⁇ form oxides of at least one element selected from the group consisting of:
  • the concentration of the additional element inside the crystal grain is 0.1 atom / o or less.
  • an additive element is introduced at a high concentration in the vicinity of the Cu crystal grain boundary and the vicinity of the crystal grain boundary, which are the diffusion paths of SM and EM, while 0.1 atomic% or less is contained inside the crystal grain.
  • a semiconductor device is characterized in that a metal wiring made of the copper alloy for wiring according to any one of claims 1 to 5 of the present application is formed on a substrate on which a semiconductor element is formed.
  • a Cu crystal grain boundary is introduced at a high concentration in and near a Cu crystal grain boundary serving as a diffusion path of SM and EM of a metal wiring of a semiconductor device, thereby providing a Cu crystal grain boundary.
  • Cu migration along the line can be suppressed, and the reliability of metal wiring can be improved.
  • the method for forming a wiring according to the present invention includes the steps of: forming a polycrystalline Cu film; Forming a layer made of an additive element in the Cu film on the Cu film; and diffusing the additive element from the layer of the additive element into the polycrystalline Cu film. Is a special floor.
  • a sputter target containing several percent of the additive element is used. Inhibition of Cu crystal grain growth due to the effect of the added element in the heat treatment, which is observed when a Cu alloy seed layer is formed by using this method, does not occur. Further, since almost no additional element is present in the crystal grains of the Balta, electron scattering in the Balta crystal grains due to the additional element is suppressed, and the resistance of the copper alloy for wiring can be reduced. As a result, a wiring with improved wiring delay, high performance, and excellent SM resistance and EM resistance can be obtained.
  • a heating step of heating the substrate on which the polycrystalline Cu film is formed, a step of forming the additive element layer, and a step of diffusing the additive element are simultaneously performed. It can be carried out.
  • the steps can be omitted, and the wiring forming step can be simplified.
  • the additional element is, for example, at least one element selected from the group consisting of Ti, Zr, Hf, Cr, Co, Al, Sn, Ni, Mg, and Ag. .
  • Additional elements have a solid solubility limit of 1 atomic% or less in the Cu film and have a large diffusion coefficient at the Cu crystal grain boundary. Additional elements can be introduced into the concentration. Therefore, migration of Cu along Cu crystal grain boundaries can be suppressed, and the reliability of wiring can be improved.
  • the method of manufacturing a semiconductor device includes a step of forming a polycrystalline Cu film on a substrate on which a semiconductor element is formed, and a step of forming a layer made of an additive element on the polycrystalline Cu film. And diffusing the additive element from the layer of the additive element into the polycrystalline Cu film.
  • a sputter target containing several% of the additional element is used in order to grow Cu crystal grains in the step of forming the polycrystalline Cu film and to introduce the additional element into the polycrystalline Cu film.
  • a sputter target containing several% of the additional element is used.
  • the Cu crystal grain growth is not suppressed by the effect of the added element in the heat treatment as seen when a Cu alloy seed layer is formed.
  • the additive element hardly exists in the Cu crystal grains of the semiconductor, electron scattering in the Balta crystal grains due to the additive element is suppressed, and the resistance of the Cu wiring in the semiconductor device can be reduced. As a result, it is possible to obtain a semiconductor device having a highly reliable metal wiring with improved wiring delay, high performance, and excellent SM resistance and EM resistance.
  • Another method for manufacturing a semiconductor device includes a step of forming an insulating film on a substrate on which a semiconductor element is formed, and forming a wiring recess formed of at least one of a groove and a hole in the insulating film. Forming a Cu film on the insulating film so as to fill the wiring recesses; and forming excess Cu on the insulating film other than the portions embedded in the four wiring portions. Removing the film by chemical mechanical polishing, forming a layer made of the additive element on the Cu film, diffusing the additive element from the additive element layer into the Cu film, And a step of removing a layer of the additional element.
  • Cu crystal grains are grown in the step of forming a polycrystalline Cu film, and an additive element is introduced into the polycrystalline Cu film. For this reason, the suppression of Cu crystal grain growth due to the influence of the added element due to the heat treatment, which is observed when a Cu alloy seed layer is formed using a sputter target containing several percent of the added element, does not occur. Also, since there is almost no additional element in the Cu crystal grains of the bulk, electron scattering in the Cu crystal grains of the bulk due to the additional elements is suppressed, and the resistance of the Cu wiring of the semiconductor device can be reduced. .
  • the additional element is introduced into the Cu film from the upper layer of the additional element (diffused into the Cu film).
  • the Cu alloy seed layer is formed using GaN and the wiring grooves and holes are buried with Cu, the embeddability of Cu in each groove and each hole is different. , The difference in the concentration of the added element is unlikely to occur. As a result, the resistivity of the Cu wiring does not vary depending on the width of the wiring groove.
  • Still another method of manufacturing a semiconductor device includes a step of forming an insulating film on a substrate on which a semiconductor element is formed, and a step of forming a concave portion for wiring comprising at least one of a groove and a hole in the insulating film. Forming a barrier metal film for preventing diffusion of Cu on the insulating film including the inner surface of the wiring recess; and embedding the barrier metal film in the wiring recess.
  • Cu crystal grains are grown in the step of forming the polycrystalline Cu film, and the additional element is introduced into the polycrystalline Cu film. No suppression of growth occurs. Further, since almost no additional element is present in the Cu crystal grains of the Balta, electron scattering in the Balta Cu crystal grains by the additional element is suppressed, and the resistance of the Cu wiring of the semiconductor device can be reduced. In addition, since the additional element is introduced into the Cu film from the upper layer of the additional element after the Cu film is embedded, a difference in the concentration of the additional element in the Cu wiring is less likely to occur, and the resistivity of the Cu wiring is reduced. Variations are eliminated by the width of the wiring groove.
  • a barrier metal is provided between Cu and the insulating film, it is possible to prevent Cu from diffusing into the insulating film and to prevent corrosion of Cu.
  • a step of forming a layer of the additional element, a step of diffusing the additional element, and a step of removing the excessive additional element layer are performed before the step of removing the excess Cu film. be able to.
  • EM resistance and SM resistance are improved by forming a stable intermetallic compound of Cu and an additive element at and near the Cu crystal grain boundary.
  • the reliability of the wiring of the body device is increased.
  • a step of forming the layer of the additional element, a step of diffusing the additional element, and a step of removing the excessive additional element layer It can be performed.
  • the step of forming a layer of the additional element, the step of diffusing the additional element, and the step of removing the excessive layer of the additional element are performed after the step of removing the excess Cu film.
  • a stable intermetallic compound of Cu and an additive element is formed on the surface of the Cu crystal grains in contact with the layer formed on the Cu film serving as the wiring metal.
  • a step of heating the substrate, a step of forming a layer of the additive element, and a step of diffusing the additive element can be performed simultaneously.
  • the steps can be omitted, and the manufacture of the semiconductor device can be simplified.
  • the additional element is, for example, at least one element selected from the group consisting of Ti, Zr, Hf, Cr, Co, Al, Sn, Ni, Mg, and Ag.
  • the additive element is an element having a solid solubility limit of 1 atomic% or less in # 11 and a large diffusion coefficient at a Cu crystal grain boundary, and thus is added to the Cu film.
  • This makes it possible to introduce an additional element at a high concentration in and around the Cu grain boundaries. Therefore, migration of Cu along Cu crystal grain boundaries can be suppressed, and the reliability of metal wiring of a semiconductor device can be improved.
  • FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing Step 1 in the order of steps.
  • FIG. 3 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.
  • 4 (a) to 4 (j) are cross-sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
  • FIG. 5 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
  • 6 (a) to 6 (i) are cross-sectional views showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention in the order of steps.
  • 7 (a) to 7 (k) are cross-sectional views showing a first step in an embodiment of the present invention.
  • FIGS. 8 (1) to (s) are cross-sectional views showing a subsequent step in the embodiment of the present invention.
  • 9 (a) to 9 (g) are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a conventional technique.
  • FIG. 11 is a graph illustrating the relationship between the storage time and the relative defect rate of the via chains manufactured according to the example and the comparative example.
  • FIG. 12 is a graph showing the electromigration resistance of the connection holes of the via chains produced in the example and the comparative example, as a function of the cumulative time and the cumulative failure probability.
  • FIG. 13 is a graph showing a change in resistivity of Cu wiring due to a difference in heat treatment after Cu layer formation in the solid film sample of the example.
  • FIG. 14 is a graph showing the distributions of Ti, Cu, and N of the barrier metal film, the Cu layer, and the additional element layer in the solid film sample of the example.
  • FIG. 15 is a graph showing a change in resistivity of a Cu wiring due to a difference in an additive element and a difference in heat treatment after forming an additive element layer in the solid film sample of the example.
  • FIG. 16 is a graph showing the results of measuring the distribution of oxygen (O) in Cu.
  • FIGS. 17 (a) and (b) show scanning electron micrographs of the sample shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • the Cu wiring structure of the semiconductor device shown in FIG. 1 has a lower wiring composed of an insulating film 1a, a barrier metal film 3a, a Cu 4a and a barrier insulating film 8a, an insulating film 1b, and a barrier metal. It is composed of a film 3 b, Cu crystal grains 6 b, a Cu crystal grain boundary and its vicinity 7 b, and an upper wiring composed of a barrier insulating film 8 b. Note that the Cu 4 a of the lower wiring is configured similarly to the Cu crystal grain 6 b and the Cu crystal grain boundary of the upper wiring and its vicinity 7 b.
  • the features of the first embodiment are the grain boundary of the Cu crystal grain 6b and its vicinity, the interface between the Cu crystal grain 6b and the barrier metal film 3b and its vicinity (shown as 7b).
  • it has a structure in which at least one of an additional element, an intermetallic compound composed of Cu and the additional element, and an oxide of the additional element is precipitated.
  • the Cu metal wiring is made of Cu polycrystal to which a metal element other than Cu is added.
  • the Cu crystal grains 6b constituting the polycrystal are formed of average and moderately sized Cu crystal grains having a size of about 1 ⁇ m to 10 ⁇ m without suppressing the growth of the crystal grains.
  • the Cu crystal grain boundary 7 b and the interface 7 b between the Cu crystal grain 6 b and the barrier metal film 3 b are formed of an additive element or a compound containing the additive element (intermetallic compound with Cu, oxide, etc.). Has been deposited. Further, in addition to the Cu crystal grain boundaries and the like, an intermetallic compound of the additive element and Cu is formed near the Cu crystal grain boundaries 7b. What Here, the vicinity of the Cu crystal grain boundary indicates a position of about 10 nm inside from the crystal grain surface of the Cu crystal grain 6b.
  • the concentration of the added element at the grain boundary of the Cu crystal grain 6b and near the grain boundary 7b is not particularly limited, but at least the Cu crystal grain is located at the grain boundary of the Cu crystal grain 6b and near the grain boundary 7b. There are more additional elements than inside 6b. Specifically, the concentration of the additional element at the grain boundary of the Cu crystal grain 6 b and the vicinity 7 b of the grain boundary is 2 to about L000 times the concentration of the additional element inside the Cu crystal grain 6 b, Preferably about 10 to 100 times
  • the concentration of the added element at the Cu crystal grain boundary and its vicinity 7b can be measured by, for example, X-ray spectroscopy.
  • the additive element concentration in the Cu crystal grain boundary and its vicinity 7b is 0.1 atom. / 0 (Hereinafter, atomic% is referred to as atomic%.) It can be detected if it is more than.
  • Balta Cu 6 b is close to pure Cu with only 0.1 atomic% or less of added elements.
  • the inside of the Cu crystal grain refers to a portion excluding the vicinity of the above-mentioned Cu crystal grain boundary from the Cu crystal grain.
  • the additive element concentration at 6 b inside the Cu crystal grain is, for example, S IMS (
  • SIMS can be used when the Cu crystal grain size to be measured is larger than the beam diameter (usually + ⁇ ) used in SIMS. If the Cu crystal grain size is smaller than this, the average concentration inside the crystal grain boundary and inside the Cu crystal grain is determined by SIMS, By determining the additive element concentration, the additive element concentration inside the Cu crystal grain can be estimated. Also, one atom was determined by X-ray spectroscopy from the Cu crystal surface. /. If it is above, the concentration of the added element can be measured. Note that the detection sensitivity by X-ray is about 0.1 atom 0/0. As described above, the concentration (content) of the additional element is configured to be higher at the grain boundary of the Cu crystal grain and at the position 7 b near the grain boundary than in the inside 6 of the Cu crystal grain.
  • the additive element one having a solid solubility limit of 1 atomic% or less in Cu and a large diffusion coefficient at a Cu crystal grain boundary is used.
  • the diffusion coefficient of the added element in Cu Balta does not need to be large.
  • the additional element it is particularly preferable to use titanium (T i), dinoconium (Zr), hafnium (Hf), chromium (Cr), and covanolate (Co).
  • anoremium (A1), tin (Sn), nickel (Ni), magnesium (Mg), and silver (Ag) can be used.
  • the resistivity of Cu wiring is affected by the effect of electron scattering due to the additional elements remaining in the bulk Cu 6 c in the conventional technology, and the effect of grain boundary scattering of electrons due to the smaller crystal grains. Does not occur. Also, due to such a structure of the Cu metal wiring, electron scattering due to the added element in the Balta Cu 6 b can be suppressed, and the transmission delay of the wiring can be improved. In addition, the addition element or a compound containing the addition element precipitates at the Cu crystal grain boundary and the vicinity of the crystal grain interface 7b, which are the diffusion paths of Cu for void formation, thereby suppressing the diffusion of Cu. You.
  • the additive element when an element that is more reducible than Cu and easily oxidized is used as an additive element, even if the Cu metal wiring is exposed to oxygen or water vapor, the additive element existing at the grain boundary is first. Since the oxidized and oxidized additive element acts as a barrier for preventing the oxidization of Cu, it has an effect of preventing oxidation and corrosion of Cu. Also, by forming a layer of an element that is more reducible and easily oxidized than Cu on the Cu surface, the effect of suppressing the oxidation of Cu during heat treatment and the presence of Cu on the Cu surface and inside Cu There is a gettering action of oxygen and impurities.
  • the Cu crystal grain boundaries are a diffusion path. From this, it is considered that suppressing the interface / grain boundary diffusion is important for improving the reliability of Cu metal wiring. Therefore, the reliability of the Cu metal wiring is improved by alloying because the added impurity element precipitates at the interface between the C crystal grain and another layer or at the Cu crystal grain boundary, and the It is considered that the diffusion of Cu through the interface with other layers and through the Cu grain boundaries is suppressed.
  • the resistance of the Cu wiring is increased by suppressing the alloying of the Balta Cu and introducing the additional element only to the interface between the Cu crystal grains and the other layers and the Cu crystal grain boundaries. And provide highly reliable Cu metal wiring with EM and SM resistance.
  • FIG. 2 (a) shows a lower layer wiring on which an upper layer wiring is formed.
  • This lower layer wiring is composed of an insulating film la, a barrier metal film 3a, a Cu 4a and a barrier insulating film 8a.
  • This lower wiring portion can also be formed using the same process as the upper wiring described below.
  • an insulating film 1b is formed on the lower wiring, and thereafter, 2003/012080
  • a wiring groove and a wiring hole are formed in the insulating film 1b by lithography and anisotropic etching.
  • a barrier metal film 3b is formed in the formed wiring groove and wiring hole, and Cu 4b is buried.
  • heat treatment for grain growth of Cu is performed. This heat treatment is performed at a low temperature of 400 ° C. or less. Preferably it is 300 ° C or lower. This heat treatment for growing the Cu grains can be omitted.
  • a layer 5b of an element to be added into the Cu crystal is formed on the Cu 4b surface.
  • a heat treatment is performed to diffuse the additional element 5b into the Cu crystal 4b.
  • the temperature of this heat treatment is set to 300 ° C to 500 ° C, and the time is set to 10 minutes to 1 hour.
  • the excess additive element layer 5b is removed by wet etching.
  • CMP may be used instead of the etching.
  • excess Cu 6 b and the barrier metal film 3 b other than the wiring groove and the wiring hole are removed by CMP.
  • a barrier insulating film 8b for preventing corrosion and diffusion of Cu is formed on the entire surface.
  • an upper layer wiring can be formed.
  • the formation of the additional element layer 5b (FIG. 2 (f)) and the diffusion of the additional element into the Cu polycrystal (FIG. 2 (g)) are performed separately.
  • the additional element layer 5b By forming the additional element layer 5b at a high temperature, it is possible to simultaneously form the additional element layer 5b and diffuse the additional element into the Cu polycrystal.
  • the temperature and the time for performing the two steps at the same time may be the same as the heat treatment for diffusing the additional element into the Cu crystal. The same applies to the embodiments described below.
  • the barrier metal film 3b is not an essential component and need not be formed. It should be noted that the formation of the rear metal film 3b can suppress the diffusion of Cu 6b into the insulating film lb.
  • the wiring groove and the wiring hole are collectively referred to as a wiring recess.
  • the interface between the barrier insulating film 8 b and the Cu crystal grains 6 b has a stable metal A compound layer is formed.
  • the adhesion between Cu 6 b as a metal for wiring and the barrier insulating film 8 b is improved, and the reliability of wiring is increased.
  • the manufacturing method of the second embodiment is different from the first embodiment in that the additional element layer 5b is formed after removing the excess Cu 6b and the excess parametal 3b by CMP, but the other configurations are the same. It is.
  • FIG. 4 (a) shows a lower layer wiring on which an upper layer wiring is formed.
  • This lower layer wiring portion can also be formed using the same process as the upper layer wiring described below.
  • an insulating film 1b is formed on the lower wiring, and thereafter, as shown in FIG. 4 (c), the insulating film 1b is formed by lithography and anisotropic etching. Form wiring grooves and wiring holes in b.
  • a non-metallic film 3b is formed and Cu 4b is buried.
  • Fig. 4 (e) shows As described above, heat treatment for growing the crystal grains of the buried Cu is performed. This heat treatment is performed at a low temperature of 400 ° C. or less. Preferably it is 300 ° C or lower. This heat treatment for growing Cu grains can be omitted.
  • the excess additive element layer 5b is removed by wet etching.
  • CMP may be used instead of the etching.
  • a parier insulating film 8b for preventing corrosion and diffusion of Cu is formed on the entire surface.
  • the formation of the additional element layer 5b (FIG. 4 (g)) and the diffusion of the additional element into the Cu polycrystal (FIG. 4 (h)) are performed separately.
  • the additional element layer 5b under high temperature conditions, it is possible to simultaneously form the additional element layer 5b and diffuse the additional element into the Cu polycrystal.
  • the number of steps can be omitted, and a semiconductor device having Cu wiring can be manufactured more easily.
  • the Cu wiring structure of the semiconductor device according to the third embodiment of the present invention will be described with reference to FIG.
  • the structure of the third embodiment shown in FIG. 5 differs from the structure of the second embodiment in that the barrier insulating film 8b is not used.
  • oxidation and corrosion of Cu are prevented by forming a stable intermetallic compound layer on the Cu surface, so that the barrier insulating film 8b becomes unnecessary.
  • the effective dielectric constant of the Cu wiring is reduced, so that transmission delay can be improved.
  • FIG. 6 (a) shows a lower layer wiring on which an upper layer wiring is formed.
  • This lower wiring portion can also be formed using the same process as the upper wiring described below.
  • an insulating film 1b is formed on the lower wiring, and then, as shown in FIG. 6 (c), the insulating film 1b is formed by lithography and anisotropic etching. Form wiring grooves and wiring holes in b.
  • a barrier metal film 3b is formed and Cu4b is buried.
  • a heat treatment is performed for growing Cu crystal grains. This heat treatment is performed at a low temperature of 400 ° C or less. Preferably it is 300 ° C or lower. This heat treatment for growing Cu grains can be omitted.
  • the excess additive element layer 5b is removed by wet etching.
  • CMP may be used instead of the etching.
  • an upper layer wiring can be formed. 03012080
  • the formation of the additional element layer 5b (FIG. 6 (g)) and the diffusion of the additional element into the Cu polycrystal (FIG. 6 (h)) are performed separately.
  • the additional element layer 5b at a high temperature, it is possible to simultaneously form the additional element layer 5b and diffuse the additional element into the Cu polycrystal. By performing these two steps simultaneously, the number of steps can be reduced, and a semiconductor device having Cu wiring can be manufactured more easily.
  • FIGS. 7 (a) to 7 (k) and FIGS. 8 (1) to 8 (s) are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • Silicon substrate (not shown) forming a 1000 nm of S i 0 2 film (insulating film) 1 a on the first wiring layer on the (wiring grooves) after forming the single damascene method, in its upper portion
  • the second wiring layer (wiring groove) and the connection hole (wiring hole) with the first wiring layer were formed by the dual damascene method. This will be described in detail below.
  • a 50 nm thick SiC film (stopper insulating film) 2a to serve as an etching stopper is formed on the SiO 2 film 1a (Fig. 7 (a)).
  • a 50 nm thick SiC film (stopper insulating film) 2a to serve as an etching stopper is formed on the SiO 2 film 1a (Fig. 7 (a)).
  • S i 0 2 film (insulating film) lb thickness 350 nm of for insulating the wiring in the first wiring layer is formed, as shown in FIG. 7 (c)
  • a wiring groove was formed in the SiO 2 film 1b by lithography and etching.
  • a barrier methanol film 3a consisting of a film and a film and a Cu thin film of 100 nm are formed on the entire surface of the substrate by ionization sputtering.
  • Cu 4a was embedded by the electrolytic plating method using the film as an electrode.
  • a heat treatment was performed in a nitrogen atmosphere for the growth of Cu crystal grains, and then, as shown in FIG. A film 111a (additional element layer) 5a of 2011111 was formed by sputtering.
  • a 50 nm-thick SiCN film (barrier insulating film) 8a was formed on the entire surface by a plasma CVD method to form a first wiring layer.
  • S i 0 2 film (insulating film) 1 c, S i C film (scan topper insulating film) 2 b, the S i 0 2 film (insulating film) I d, Films were formed by the plasma CVD method at a thickness of 400 nm, 50 ⁇ m, and 400 nm, respectively, and as shown in Fig. 7 (k), the 31 ⁇ 1 ⁇ film was formed by lithography and anisotropic dry etching.
  • FIG. 8 (1) a part of the SiO 2 film 1c was removed by lithography and anisotropic etching, using the Si C film 2b as an etching stopper. The main part of the wiring groove of the wiring layer was formed.
  • FIG. 8 (m) the SiCN film 8a at the bottom of the connection hole between the first wiring layer and the second wiring layer and the SiC film 2b at the bottom of the second wiring groove was removed by anisotropic etching to expose the upper connection surface of the first wiring layer.
  • a barrier metal film 3b in which a TaN film and a Ta film were laminated in this order and a 100 nm Cu thin film were formed by ionization sputtering, and this Cu thin film was formed.
  • Cu 4 b was embedded as a seed by electroplating.
  • FIG. 8 (o) Similar to the formation of the first wiring layer, after performing a heat treatment in a nitrogen atmosphere for Cu crystal grain growth, as shown in FIG. 8 (p), Then, a Ti film (additional element layer) 5b having a film thickness of 20 nm was formed on the entire Cu surface by sputtering. Subsequently, as shown in Fig. 8 (q), heat treatment was performed at 350 ° C for 30 minutes in a nitrogen atmosphere to diffuse Ti into the Cu from the Cu surface.
  • the excess Ti was removed with hydrofluoric acid, and then the excess Cu, Ta, and TaN layers were removed by CMP. Thereafter, as shown in FIG. 8 (s), a 50 nm-thick SiCN film (paria insulating film) 8b is formed on the entire surface by a plasma CVD method, and an Si02 film is formed as a cover film. 9 was smelled.
  • Ti, TIN, and A1 are sequentially formed by sputtering, and A1 / The TiN / Ti laminated film was processed into a pad pattern for electrical measurement.
  • FIGS. 9 (a) to 9 (g) a conventional semiconductor device having a Cu wiring composed of upper and lower wirings was manufactured as shown in FIGS. 9 (a) to 9 (g).
  • the substrate, the insulating film, the stopper insulating film, the barrier metal film, the barrier insulating film, and the cover insulating film were formed by using the same material and the same thickness and the same forming method as those of the above-described embodiment.
  • Ti which is an additional element, was not added.
  • FIG. 11 shows the defect rate of each sample manufactured in the examples and the comparative examples.
  • a via chain with a connection hole diameter of 0.2 ⁇ m and a lower layer wiring (wiring groove) width of 10 ⁇ m (number of vias) was prepared.
  • the defect rate after storage at 1000C for 1000 hours was determined.
  • Defects in each sample were determined by processing the sample using Focused Ion Beam (FIB).
  • FIB Focused Ion Beam
  • the defect was significantly improved.
  • the failure rate of the example when stored at 150 ° C for 1000 hours was suppressed to about 1/40 compared to the comparative example. Furthermore, by optimizing the manufacturing process, failures were completely suppressed even after storage for 1000 hours.
  • Fig. 12 shows the test results of the migration resistance of the connection hole (connection via) at the electoral port. Specifically, it indicates the cumulative failure probability with respect to the failure time. The test was performed at 300 ° C and a current density of 3.2 MA / cm 2 , and a 3% increase in resistivity was used as a failure criterion. It was confirmed that the sample of the example had more than twice the electromigration of the sample of the comparative example.
  • FIG. 13 plots the change in resistivity.
  • S i 0 2 insulating film to form a T a ZT a N Bariametanore film 3 a on 1 a, and further ⁇ the C u layer of 700 nm, 20 nm of T
  • This is a solid film sample prepared in the same manner as the procedure of the above-described embodiment except that the i-addition element layer 5a is formed. No wiring holes and wiring grooves were formed in the solid film sample.
  • Figure 13 shows the resistivity of each of the three samples, Sample 1, Sample 2, and Sample 3 at each manufacturing stage.
  • Sample 1 was not subjected to heat treatment after Cu film formation and before Ti film formation, and Sample 2 was treated at 200 ° C for 30 minutes in a nitrogen atmosphere after Cu film formation and before Ti film formation.
  • a heat treatment for u polycrystallization was performed.
  • Sample 3 was a heat treatment for Cu polycrystallization at 350 ° C for 30 minutes in a nitrogen atmosphere.
  • FIG. 14 shows the results of measuring the distributions of Cu and N in FIG. 11 by secondary ion mass spectrometry (S IMS) in the solid film sample prepared above.
  • the horizontal axis of the graph in FIG. 14 indicates the depth of the solid film sample.
  • the vertical axis of the graph in FIG. 14 indicates the secondary ion intensity measured by SIMS, and corresponds to the number of atoms.
  • a uniform concentration of Ti in the depth direction is detected in the Cu crystal. Since the diffusion coefficient of Ti in Balta Cu is not large in the temperature range of about 350 ° C, it is considered that Ti diffused in bulk Cu to form a uniform distribution as shown in Fig. 14. Difficultly, Ti is considered to be uniformly diffused to the Cu bottom through the grain boundaries and added. Therefore, it is considered that Ti is hardly mixed in the barta Cu and is localized at the grain boundaries.
  • Figure 15 shows the relationship between the resistivity of the additive element and the difference in heat treatment.
  • the sample used for the measurement of the resistivity was formed by forming a TaZT aN barrier metal film 3 a on the SiO 2 insulating film 1 a, further forming a 300 nm Cu layer, A solid film sample prepared in the same manner as the procedure of the above example except that the layer 5a was formed. No wiring holes or wiring grooves were formed in the solid film sample.
  • the thickness of the additional element layer was set such that the Ni concentration in Cu was 3 atomic% when the additional element Ni was uniformly diffused in Cu. Ni was deposited by sputtering.
  • the resistivity of Sn and Ni which are likely to form a solid solution in Cu, increased as the heat treatment temperature increased.
  • Sn when the heat treatment at a temperature of 400 ° C, 1 atom 0/0 by uniformly increasing the resistivity equal to or higher than when mixed was observed in C u.
  • Cr and Co which form a precipitation-type alloy with a low solid solubility limit in Cu
  • the resistivity hardly increases as the heat treatment temperature increases.
  • an additive element that easily dissolves in Cu such as Cr and Co, is used, the resistivity increases even when added from the Cu surface. Therefore, as an element added from the Cu surface, a precipitation type element having a low solid solubility limit in Cu is preferable.
  • Fig. 16 shows a solid film sample that was subjected to heat treatment at 350 ° C for 30 minutes without forming a film on the surface after film formation on # 11, and a film on the surface of # 11 after film formation 350 ° C30
  • the following shows the results of measuring the distribution of oxygen (O) in Cu by SIMS in a solid film sample that has been heat-treated for 1 minute.
  • the horizontal axis of the graph in FIG. 16 indicates the depth of the sample.
  • the vertical axis of the graph in FIG. 16 indicates the secondary ion intensity measured by SIMS. # 11 After film formation.
  • FIGS. 17 (a) and 17 (b) show the samples shown in FIG. 16 in which Ti is deposited on the surface, and the surface Ti is removed with dilute hydrofluoric acid.
  • the scanning electron microscope (SEM) photographs of the Ta barrier surface after removing Cu with nitric acid are shown for both samples.
  • Fig. 17 (a) in the sample that was heat-treated at 350 ° C for 30 minutes without forming Ti on the Cu surface after forming Cu, the area where the grain boundary of Cu seems to have been formed was observed. It is confirmed that the Ta surface is raised and that Ta is oxidized at that portion.
  • the Ti surface was smooth on the Cu surface after heat treatment at 350 ° C for 30 minutes after the Cu film formation, and the Ta surface was smooth. There is no oxidation of Ta. This result corresponds to the result of the SIMS analysis shown in Fig. 16.
  • the lower wiring and the upper wiring can be formed by the same method.
  • the lower wiring and the upper wiring may be formed by different methods by combining the above embodiments.
  • the insulating film 1 As a constituent material of the insulating film 1, another insulating material such as Sio 2 is used. As the constituent material of the insulating film 1, it is preferable to use a material having a lower dielectric constant.
  • the insulating film 1 is formed by a plasma CVD method or the like.
  • the thickness of the insulating film 1 is not particularly limited, but the insulating film 1a has a thickness of about 100 to 3000 nm, the insulating film 1b has a thickness of about 100 to 1000 nm, the insulating film 1c has a thickness of about 100 to 1000 nm,
  • the insulating film Id is about 100 to 1000 nm.
  • an insulating material such as SiC, SiN and SiCN is used.
  • the stopper insulating film 2 is formed by a plasma CVD method or the like.
  • the thickness of the stopper insulating film 2 is not particularly limited, but the stopper insulating film 2a has a thickness of about 10 to 100 nm, and the stopper insulating film 2b has a thickness of about 10 to 1 O Onm.
  • the stopper insulating film 2 is used as an etching stopper for the wiring recess, the stopper insulating film 2 may not be used if the distribution recess can be processed into a desired shape.
  • the wiring groove is formed by lithography and etching (anisotropic etching).
  • the width of the wiring groove is not particularly limited, but is usually about 50 to 20000 nm in diameter.
  • the barrier metal film 3 As a constituent material of the barrier metal film 3, a material selected from metals such as Ta, Ti, W, nitrides thereof, and ternary or quaternary nitrides to which Si or the like is added is used. Can be The barrier metal film 3 is formed by ionization sputtering, CVD, atomic layer deposition (ALD), or the like. The thickness of the noble metal film 3 is not particularly limited, but the thickness of the barrier metal film 3a is about 5 to 50 nm, and the thickness of the noble metal film 3b is about 5 to 50 nm.
  • Metal wiring Cu 4 is formed by forming a Cu thin film by ionization sputtering, CVD, organic metal chemical vapor deposition (MO-CVD), etc., and then electrolyzing the Cu thin film as an electrode. It can be formed by an adhesive method or by an MO-CVD method. It is also possible to bury Cu directly in the wiring trench by MO-CVD without forming a Cu thin film.
  • the thickness of the metal wiring Cu 4 is not particularly limited as long as it is formed to such an extent that wiring grooves and wiring holes can be embedded.
  • the heat treatment for Cu grain growth is performed in a reducing atmosphere such as nitrogen or hydrogen. This heat treatment is performed at a temperature of 400 ° C. or less, preferably 300 ° C. or less. Note that this heat treatment step may not be performed.
  • the additive element layer 5 is formed by sputtering or the like.
  • the thickness of the additional element layer 5 is not particularly limited.
  • the additional element layer 5a has a thickness of about 5 to 100 nm
  • the additional element layer 5b has a thickness of about 5 to 100 nm.
  • the heat treatment for diffusing the additional element from the additional element layer 5 into Cu 4 is performed in an atmosphere such as nitrogen. This heat treatment is performed at a temperature of about 300 to 500 ° C. for 10 minutes to 1 hour.
  • the removal of the surplus additive element layer 5 is performed by wet etching with hydrofluoric acid, CMP or the like.
  • the removal of the surplus Cu4 and the surplus barrier metal film 3 is performed by CMP or the like.
  • an insulating material having a barrier property against Cu such as SiCN, SiC, and SiN, is used.
  • the barrier insulating film 8 is formed by a plasma CVD method or the like.
  • the thickness of the barrier insulating film 8 is not particularly limited, the thickness of the barrier insulating film 8a is about 20 to 100 nm, and the thickness of the noble insulating film 8b is about 20 to about 100 nm.
  • the wiring holes are formed by lithography and anisotropic dry etching.
  • the width of the wiring hole is not particularly limited, but is usually about 50 to 1000 nm in diameter. 03012080
  • the cover insulating film 9 As a constituent material of the cover insulating film 9, another insulating material such as Si02 is used.
  • the cover insulating film 9 is formed by a plasma CVD method or the like. Although the thickness of the cover insulating film 9 is not particularly limited, the thickness of the cover insulating film 9 is about 100 to: LOOOOnm.
  • a metal wiring made of a wiring metal containing a polycrystal containing Cu as a main component and an additive element other than Cu was formed on the substrate on which the semiconductor element was formed.
  • the semiconductor device has been described as an example.
  • the metal for wiring having the above-described structure and the metal for wiring manufactured by each of the above manufacturing methods are used not only for semiconductor devices but also as metal materials for wiring in other applications. .

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Abstract

配線金属は、銅（Ｃｕ）を主成分とする多結晶とＣｕ以外の添加元素とを含有し、添加元素の濃度が、Ｃｕ多結晶を構成する結晶粒の結晶粒界及び結晶粒界近傍において、その結晶粒内部よりも高い。添加元素は、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｒ、Ｃｏ、Ａｌ、Ｓｎ、Ｎｉ、Ｍｇ及びＡｇからなる群から選択された少なくとも１種の元素であることが好ましい。このＣｕ配線は、Ｃｕ多結晶膜を形成し、そのＣｕ膜の上に添加元素の層を形成し、この添加元素を前記添加元素の層からＣｕ膜中に拡散させることにより形成される。この配線用銅合金は、半導体装置に形成される金属配線として好適である。

Description

明 細 書 配線用銅合金、 半導体装置、 配線の形成方法及び半導体装置の製造方法 技術分野
本発明は、 配線用銅合金、 この配線を使用した半導体装置、 前記配線の形成方 法及び前記半導体装置の製造方法に関し、 特に、 配線の信頼性を高めた配線用銅 合金、 この銅合金製の配線を用いた半導体装置、 前記配線の形成方法及び前記半 導体装置の製造方法に関する。
背景技術
従来、 半導体装置の酉己線材料には、 アルミニウム (A 1) 又は A 1合金が広く 用いられてきた。 しカゝし、 半導体装置の微細化及ぴ高速ィ匕の進行に伴い、 配線に おける伝送遅延を改善するうえで、 配線材料としてより抵抗率が低い銅 (Cu) が用いられるようになつてきた。 また、 Cuの融点は 1083°Cであり、 A1の 融点 660°Cに対して高く、 一般にエレクトロマイグレーション （E 1 e c t r om i g r a t i o n : EM) 耐性が高く、 信頼性の面でも優れているといわれ ている。
C u配線を形成する場合には、 ドライエッチングによる加工が困難であるため 、 一般にダマシン法が用いられている。 ダマシン法は、 半導体基板上に形成され た絶縁膜に配線用の溝を形成し、 その溝を埋めるようにして Cu膜を形成し、 絶 縁膜が露出するまで研磨することにより、 配線溝内に C u配線を埋設すると共に 、 配線溝以外の絶縁膜上の余剰な Cu膜を除去することで、 Cu配線を形成する 方法である。
また、 C uを配線材料として用いるためには、 C uの絶縁膜中への拡散及び C uの腐食を防止するために、 Cuの周囲にバリアメタル膜を設ける必要がある。 以下に、 現在一般に用いられている C u配線を有する半導体装置の製造方法を、 図面を参照して説明する。
第 9図 （a) 乃至 （g) は従来の半導体装置の製造方法を工程順に示す断面図 である。 第 9図 （a) はこの上に上層配線が形成される下層配線を示している。 この下層配線は、 絶縁膜 l a、 ノ リアメタル膜 3 a、 Cu 4 a及びバリァ絶縁膜 8 aからなる。 この下層配線部分も下記に示される上層配線と同様のプロセスを 用いて形成できる。
第 9図 （b) に示すように、 この下層配線上に絶縁膜 1 bを成膜し、 その後、 第 9図 （c) に示すように、 リソグラフィ一と異方性エッチングによって、 絶縁 膜中に配線溝及び配線孔を形成する。 その後、 第 9図 （d) に示すように、 導体 膜であるパリアメタル膜 3 bを前記配線溝及ぴ配線孔の内面に形成し、 第 9図 （ e ) に示すように、 前記配線溝及び配線孔を埋め込むようにして、 C u膜 4 bを 絶縁膜 1 b状に形成する。
次 ίこ、 第 9図 ( f ) こ示すよう【こ、 CMP (Chemical Mechanical
Polishing)によって、 配線溝及び配線孔内に埋め込まれた部分以外の余剰の Cu膜 4 b及びバリアメタル膜 3 bを除去する。 その後、 第 9図 （g) に示すよ うに、 絶縁体であるバリァ絶縁膜 8 bを全面に成膜する。 このようにして、 下面 及び側面を導体であるバリアメタル膜 3 bで覆われ、 上面を絶縁体であるバリァ 絶縁膜 8 bで覆われた C u配線構造が形成される。
ところで、 特開 2001— 298084には、 あるビア （配線孔、 接続孔とも いう。） 径に対して、 配線 （配線溝） 幅が 7倍以上のときに、 ビア下及びビア内 でのボイド （空洞） 生成による断線不良が生じ、 150°C付近で断線不良が最も 加速的に発生すると記載されている。
同様に、 下記刊行物には、 ビアが接続する下層配線が太幅のとき、 接続部とな る下層配線表面でボイドが生じており、 190 °Cの恒温保管で断線不良が発生し やすくなると記載されている。
「Stress - Induced Voiding Under Vias Connected To Wide Cu Metal eads」 (： roceeding of IEEE International Reliability Physics Symposium 2002、USA、The Electron Device Society and The Reliability Society of the Institute of Electrical and Electronics Engineers , Inc：、 published on April 7,2002、 p312- 321)
次に、 第 10図 （a) 乃至 （h) に示される従来の半導体装置の製造方法につ いて説明する。 この方法は、 特開 2000— 150522等で示されている合金 スパッタターゲットを使用した場合の銅合金配線の形成方法である。 第 10図 （ a) はその上に上層配線が形成される下層配線を示している。 この下層配 ,锒部分 も下記に示される上層と同様のプロセスにより形成できる。
先ず、 第 10図 （b) に示すように、 この下層配線上に絶縁膜 1 bを成膜する 。 その後、 第 10図 （c) に示すように、 リソグラフィ一と異方性エッチングに よって、 絶縁膜 1 b内に配線溝及び配線孔を形成する。 その後、 第 10図 （d) に示すように、 導体膜であるパリアメタル膜 3 bを前記配線溝及ぴ配線孔の内面 を含めて全面に形成する。 更に、 配線溝及ぴ配線孔を埋め込む際の電極となる合 金シード層 10 bを、 Cu合金ターゲットを使用するスパッタ法により、 バリア メタノレ膜 3 b上に形成する。 その後、 第 10図 （e) に示すように、 めっき法又 は CVD法 （Chemical Vapor Deposition法） により、 Cu膜 4 bを前記 配線溝及び配線孔を埋めるようにして全面に形成する。
次に、 第 10図 （f) に示すように、 熱処理により合金シード層 10 b中の添 加元素を Cu膜 4 b中に拡散させ、 Cu膜 4 bを合金化させて Cu合金膜 6 cを 形成する。
次に、 第 10図 （g) に示すように、 CMPによって配線溝及び配線孔内に埋 め込まれた部分以外の絶縁膜 1 b表面上の余剰な C u合金膜 6 c及びバリアメタ ル膜 3 bを除去し、 第 10図 （h) に示すように、 絶縁体であるバリア絶縁膜 8 bを全面に成膜する。 このようにして、 下面及び側面を導体であるバリアメタル P T/JP2003/012080
4 膜 3 bで覆われ、 上面を絶縁体であるバリァ絶縁膜 8 bで覆われた C u配線構造 が形成される。
また、 特開 2000— 208517には、 半導体装置の金属配線を形成する際 に、 C u S n合金シード層を使用した技術が開示されている。
第 9図 （a) 乃至 （g) に示すように形成される Cu配線の信頼 1"生に関して、 EM耐个生ととち【こ、 Stress induced migration (SM) 【こよるポイド、开成 が重要な問題となってきている。 C uと絶縁膜の熱膨張係数の違レ、から生じる C u配線部に印加される引張応力がボイド形成の原動力となっている。
これに対し、 上記特開 2001— 298084及び上記刊行物に記載のように 、 ボイド形成による断線不良が生じる。 このようなストレスに起因する不良は、 素子微細化によりビア径がさらに縮小されたときに、 ますます顕著になることが 予想される。
また、 EM及び SMの対策として、 これまで、 Cu配線の合金化が多数検討さ れている。 合金化では、 Cuの金属組成を変えることで、 Cuのマイグレーショ ン耐性を高めることができる。
しかしながら、 上記特開 2000— 208517のように、 第 10図 （a) 乃 至 （h) に示した方法で形成した Cu合金配線では、 以下のような課題を有して いる。 即ち、 合金シード層 10 bを形成した場合には、 合金シード層 10 b中の 添加元素を、 熱処理により Cu膜 4b中に拡散させることで、 Cu合金が形成さ れる。 一方、 合金シード層 10 b中の添加元素は、 熱処理により C u膜 4 b中に 拡散し、 一部は Cu合金膜 6 cの結晶粒界 7 bに析出する力 多くは Cu合金膜 6 cの結晶粒内に残存する。 この C u合金膜 6 cの結晶粒内に残存する添加元素 の影響で電子散乱が起きる。
また、 熱処理により C u結晶粒が小さくなったことによる電子の粒界散乱の影 響で、 形成した Cu合金配線の抵抗率が上昇してしまう。
更に、 熱処理により合金シード層 10 b中の添加元素が C u膜 4 b内に一様に 拡散すればよいが、 C u膜 4 b内への添加元素の拡散速度が遅い場合には、 熱処 理を施した後も合金シード層 1 0 b内に添加元素が多く残存することになる。 こ の場合、 合金シード層 1 0 b内に多く残存する添加元素の影響で、 C u配線の抵 抗率が上昇すると共に、 更に上層の配線を形成するための熱処理によりバルタ C u膜 6 c内の添加元素の濃度プロファイルが変化し得るため、 多層配線形成時の 熱サイクルに対して不安定になる。
更に、 合金シード層 1 0 b中の添加元素の影響によって、 C u膜 6 cの結晶粒 の成長が抑制される。 特に、 添加元素が C u結晶粒界に析出するような場合には 、 析出した添加元素の影響による粒界のピンユングが起こり、 熱処理における C u結晶粒成長が抑制される。 その結果、 C u結晶粒径が小さくなるため、 C u配 線の抵抗率を上昇させると共に、 EM及び SM等に起因する配線信頼性の低下に も影響を与える。
また、 C u合金シード層 1 0 bをスパッタ法により形成した場合には、 スパッ タによる C uの埋め込み性が配線溝及び配線孔の幅により異なるため、 不具合が 生じる。 即ち、 細幅配線においては、 スパッタの埋め込み性が悪化するため、 配 線溝の底に堆積する合金シード層 1 O bの膜厚が薄くなる。 そのため、 細幅の配 線溝では、 配線溝中の添加元素の濃度が太幅の配線溝に比べて相対的に小さくな る。 その結果、 細幅の配線溝は太幅の配線溝に比べて C u配線の抵抗率が低くな る。 このように、 合金シード層 1 0 bをスパッタ法により形成した場合には、 添 加元素の濃度が配線溝の幅によつて異なるため、 C u配線の抵抗率が配線溝の幅 によってばらつくことになる。
更に、 上記特開 2 0 0 0— 2 0 8 5 1 7には、 C u S n合金シード層を用いた 場合に、 バリアメタル膜と合金シード層との密着性が悪化することが報告されて いる。 このように、 バリアメタル膜 3 bと合金シード層 1 0との密着性の確保も 重要な課題となっている。
本発明の目的は、 配線遅延が改善され、 高性能で、 かつ S M耐性及び EM耐性 2003/012080
6 が優れた信頼性の高い配線用銅合金と、 この配線を使用した半導体装置と、 前記 配線の形成方法と、 前記半導体装置の製造方法とを提供することを目的とする。 発明の開示
本発明に係る配線用銅合金は、 Cu (銅） を主成分とし、 添加元素を含有する 多結晶銅合金からなり、 前記添加元素の濃度が、 前記多結晶銅合金を構成する結 晶粒の結晶粒界及び結晶粒界近傍において、 前記結晶粒の内部よりも高いことを 特徴とする。
この発明によれば、 配線の S M、 EMの拡散経路となっている C u結晶粒界及 び結晶粒界近傍に高濃度に添加元素を導入することにより、 C u結晶粒界に沿つ た Cuのマイグレーションを抑制でき、 配線用金属の信頼性を向上できる。 更に 、 この発明により、 配線遅延が改善され、 高性能である配線用金属を提供するこ とができる。
この配線用銅合金において、 前記添加元素は、 T i (チタン）、 Z r (ジルコ ニゥム）、 H f (ハフニウム）、 C r (クロム）、 Co (コバルト）、 A 1 (アルミ ユウム）、 S n (錫）、 N i (ニッケル)、 Mg (マグネシウム） 及び Ag (銀） からなる群から選択された少なくとも 1種であることが好ましい。
上記添加元素は、 じ11膜中の固溶限が1原子％以下で、 Cu結晶粒界での拡散 係数が大きい元素であり、 この添加元素を Cu膜中に添加することにより、 Cu 膜の結晶粒界及び結晶粒界近傍に、 高濃度に添加元素を導入することができる。 そのため、 C u結晶粒界に沿った C uのマイグレーションを抑制でき、 配線の信 頼性を向上できる。
本発明の配線用銅合金は、 例えば、 前記結晶粒界及び Z又は前記結晶粒界近傍 に、 T i、 Z r、 Hf、 Cr、 Co、 Al、 Sn、 N i、 Mg及び Agからなる 群から選択された少なくとも 1種の元素と Cuとの金属間化合物が形成されてい る。 この発明によれば、 SM又は EMの拡散経路となっている C u結晶粒界及び結 晶粒界近傍 （C u結晶粒の最表面） に、 安定な金属間化合物を形成することによ り、 C u結晶粒界に沿つた C uのマイグレーションを抑制でき、 配線の信頼性を 向上できる。
また、 本発明の配線用銅合金は、 例えば、 前記結晶粒界及び Z又は前記結晶粒 界近傍に、 T i、 Z r、 H f 、 C r、 C o、 A l、 S n、 N i、 1^ §及び §か らなる群から選択された少なくとも 1種の元素の酸化物が形成されている。 この発明によれば、 SM、 EMの拡散経路となっている C u結晶粒界及び結晶 粒界近傍 （C u結晶粒の最表面） に、 安定な金属酸化物を形成することにより、 C u結晶粒界に沿った C uのマイグレーションを抑制でき、 配線の信頼性を向上 できる。
本発明の配線用銅合金においては、 前記結晶粒内部の前記添加元素の濃度が 0 . 1原子 °/o以下であることが好ましい。
この発明によれば、 S M、 EMの拡散経路となっている C u結晶粒界及ぴ結晶 粒界近傍に高濃度に添加元素を導入し、 一方、 結晶粒内部には 0 . 1原子％以下 の極微量の添加元素を含有している構成とすることにより、 C u結晶粒界に沿つ た C uのマイグレーションを抑制でき、 配線の信頼性を向上できる。
本発明に係る半導体装置は、 半導体素子が形成された基板上に、 本願請求項 1 乃至 5のいずれか 1項に記載の配線用銅合金からなる金属配線が形成されている ことを特 ί毂とする。
この発明によれば、 半導体装置の金属配線の S M、 EMの拡散経路となってい る C u結晶粒界及び結晶粒界近傍に、 高濃度に添加元素を導入することにより、 C u結晶粒界に沿った C uのマイグレーションを抑制でき、 金属配線の信頼性を 向上できる。 さらに、 この発明により、 配線遅延が改善され、 高性能である金属 配線を有する半導体装置を得ることができる。
本発明に係る配線の形成方法は、 多結晶 C u膜を形成する工程と、 前記多結晶 C u膜上に、 前記 C u膜中への添加元素からなる層を形成する工程と、 前記添加 元素を前記添加元素の層から前記多結晶 C u膜中に拡散させる工程と、 を有する ことを特 ί敷とする。
この発明によれば、 多結晶 C u膜の形成工程で C u膜の結晶粒を成長させ、 そ の多結晶 C u膜に添加元素を導入するため、 添加元素を数％混入したスパッタタ ーゲットを用いて C u合金シード層を成膜した場合にみられるような熱処理での 添加元素の影響による C u結晶粒成長の抑制が起こらない。 また、 バルタの結晶 粒内には添加元素がほとんど存在しないため、 添加元素によるバルタ結晶粒内の 電子散乱が抑制され、 配線用銅合金の抵抗を低減できる。 この結果、 配線遅延が 改善され、 高性能で、 かつ S M耐性及び EM耐性に優れた、 信頼性が高い配線を 得ることができる。
本発明に係る配線の形成方法においては、 前記多結晶 C u膜が形成された基板 を加熱する加熱工程と、 前記添加元素層を形成する工程と、 前記添加元素を拡散 する工程と、 を同時に行うことができる。
この発明によれば、 上述した作用に加えて、 これらの各工程を同時に行うこと により、 工程を省略して、 配線の形成工程を簡略化することができる。
前記添加元素は、 例えば、 T i、 Z r、 H f、 C r、 C o、 A l、 S n、 N i 、 M g及び A gからなる群から選択された少なくとも 1種の元素である。
これらの添加元素は、 C u膜中の固溶限が 1原子％以下で、 C u結晶粒界での 拡散係数が大きい元素であるので、 C u結晶粒界及び結晶粒界近傍に、 高濃度に 添加元素を導入することができる。 そのため、 C u結晶粒界に沿った C uのマイ グレーションを抑制でき、 配線の信頼性を向上できる。
本発明に係る半導体装置の製造方法は、 半導体素子が形成された基板上に多結 晶 C u膜を形成する工程と、 前記多結晶 C u膜上に添加元素からなる層を形成す る工程と、 前記添加元素を前記添加元素の層から前記多結晶 C u膜中に拡散させ る工程と、 を有することを特徴とする。 この発明によれば、 多結晶 C u膜の形成工程で C u結晶粒を成長させ、 その多 結晶 C u膜に添加元素を導入するため、 添加元素を数％混入したスパッタターゲ ットを用いて C u合金シード層を成膜した場合にみられるような熱処理での添加 元素の影響による C u結晶粒成長の抑制が起こらな 、。 また、 ノ レクの C u結晶 粒内には添加元素がほとんど存在しないため、 添加元素によるバルタ結晶粒内の 電子散乱が抑制され、 半導体装置における C u配線の抵抗を低減できる。 この結 果、 配線遅延が改善され、 高性能で、 かつ S M耐性及ぴ EM耐性に優れた信頼性 が高い金属配線を有する半導体装置を得ることができる。
本発明に係る他の半導体装置の製造方法は、 半導体素子が形成された基板上に 、 絶縁膜を形成する工程と、 前記絶縁膜に、 溝及び孔の少なくとも一方からなる 配線用の凹部を形成する工程と、 前記配線用凹部を埋め込むようにして、 C u膜 を前記絶縁膜上に成膜する工程と、 前記配線用四部に埋め込まれた部分以外の前 記絶縁膜上の余剰な C u膜を化学機械研磨によって除去する工程と、 前記 C u膜 上に添加元素からなる層を形成する工程と、 前記添加元素を前記添加元素の層か ら C u膜中に拡散させる工程と、 余剰な添加元素の層を除去する工程と、 を有す ることを特 ί敷とする。
この発明によれば、 多結晶 C u膜を形成する工程で C u結晶粒を成長させ、 そ の多結晶 C u膜に添加元素を導入する。 このため、 添加元素を数％混入したスパ ッタターゲットを用いて C u合金シード層を成膜した場合にみられるような熱処 理による添加元素の影響による C u結晶粒成長の抑制が起こらない。 また、 パル クの C u結晶粒内には添加元素がほとんど存在しないため、 添加元素によるバル クの C u結晶粒内の電子散乱が抑制され、 半導体装置の C u配線の抵抗を低減で きる。 更に、 本発明によれば、 C u膜を配線用凹部内に埋め込んだ後に、 上層の 添加元素の層から添加元素を C u膜に導入する （C u中に拡散させる） ため、 ス パッタターゲットを用いて C u合金シード層を成膜し、 配線溝及び配線孔を C u で埋め込む場合にみられるような各溝及び各孔での C uの埋め込み性が異なるこ とよる添加元素の濃度の差が生じ難くなる。 その結果、 C u配線の抵抗率が配線 溝の幅によってばらつくことがなくなる。
本発明に係る更に他の半導体装置の製造方法は、 半導体素子が形成された基板 上に、 絶縁膜を形成する工程と、 前記絶縁膜に、 溝及ぴ孔の少なくとも一方から なる配線用の凹部を形成する工程と、 前記配線用凹部の内面を含む前記絶縁膜上 に、 C uの拡散を防止するバリアメタル膜を成膜する工程と、 前記配線用凹部内 に埋め込むようにして前記絶縁膜上に C u膜を成膜する工程と、 前記配線用凹部 に埋め込まれた部分以外の前記絶縁膜上の C u膜及びバリアメタル膜を化学機械 研磨によつて除去する工程と、 前記配線用凹部内の C u膜上に添加元素からなる 層を形成する工程と、 前記添加元素を前記添加元素の層から前記 C u膜中に拡散 させる工程と、 余剰な添加元素の層を除去する工程と、 を有することを特 ί敷とす る。
この発明によれば、 多結晶 C u膜の形成工程で C u結晶粒を成長させ、 その多 結晶 C u膜に添加元素を導入するため、 熱処理での添加元素の影響による C u結 晶粒成長の抑制が起こらない。 また、 バルタの C u結晶粒內には添加元素がほと んど存在しないため、 添加元素によるバルタ C u結晶粒内の電子散乱が抑制され 、 半導体装置の C u配線の抵抗を低減できる。 また、 C u膜を埋め込んだ後に上 層の添加元素の層から添加元素を C u膜に導入するため、 C u配線における添加 元素の濃度の差が生じ難くなり、 C u配線の抵抗率が配線溝の幅によってばらつ くことがなくなる。 更に、 C uと絶縁膜との間にバリアメタノレ)]莫を設けるため、 C uが絶縁膜中に拡散すること、 及び C uの腐食を防止することができる。 本発明においては、 前記余剰の C u膜を除去する工程の前に、 添加元素の層を 形成する工程、 前記添加元素を拡散させる工程、 及び、 前記余剰の添加元素層を 除去する工程を行うことができる。
この発明によれば、 C u結晶粒界及ぴ結晶粒界近傍に、 C uと添加元素との安 定な金属間化合物が形成されることにより、 EM耐性、 SM耐性が向上し、 半導 0
体装置の配線の信頼性が高まる。
また、 本発明においては、 前記余剰の Cu膜を除去する工程の後に、 前記添加 元素の層を形成する工程、 前記添加元素を拡散させる工程、 及び、 前記余剰の添 加元素層を除去する工程を行うことができる。
この発明によれば、 余剰な Cu膜を除去する工程の後に、 添加元素の層を形成 する工程、 添加元素を拡散させる工程、 及び、 余剰の添加元素の層を除去するェ 程を行うことにより、 配線用金属である C u膜の上に形成される層と接する C u 結晶粒表面に、 Cuと添加元素との安定な金属間化合物が形成される。 この結果 、 配 #泉用金属である Cuと上層との密着性が向上し、 半導体装置の配線の信頼性 が高まる。
本発明の半導体装置の製造方法においては、 前記基板を加熱する工程と、 前記 添加元素の層を形成する工程と、 前記添加元素を拡散させる工程と、 を同時に行 うことができる。
この発明によれば、 上述した作用に加えて、 これらの各工程を同時に行うこと により、 工程を省略して、 半導体装置の製造を簡略化することができる。
前記添加元素は、 例えば、 T i、 Z r、 Hf、 C r、 Co、 Al、 Sn、 N i 、 Mg及び A gからなる群から選択された少なくとも 1種の元素である。
この発明によれば、 前記添加元素は、 〇11中の固溶限が1原子％以下で、 Cu 結晶粒界における拡散係数が大きい元素であるので、 この添加元素を C u膜に添 加することにより、 Cu結晶粒界及び結晶粒界近傍に、 高濃度に添加元素を導入 することができる。 そのため、 Cu結晶粒界に沿った Cuのマイグレーションを 抑制でき、 半導体装置の金属配線の信頼性を向上できる。 図面の簡単な説明
第 1図は本発明の第 1実施形態に係る半導体装置を示す断面図である。
第 2図 （a) 乃至 Π) は本発明の第 1実施形態に係る半導体装置の製造方法 PC蘭 00囊 2080
1 2 を工程順に示す断面図である。
第 3図は本発明の第 2実施形態に係る半導体装置を示す断面図である。
第 4図 （a ) 乃至 （j ) は本発明の第 2実施形態に係る半導体装置の製造方法 を工程順に示す断面図である。
第 5図は本発明の第 3実施形態に係る半導体装置の断面図である。
第 6図 （a ) 乃至 （i ) は本発明の第 3実施形態に係る半導体装置の製造方法 を工程順に示す断面図である。
第 7図 （a ) 乃至 （k ) は本発明の実施例における前段工程を示す断面図であ る。
第 8図 （1 ) 乃至 （s ) は同じく本発明の実施例における後段工程を示す断面 図である。
第 9図 （a ) 乃至 （g ) は従来の技術における半導体装置の製造方法を説明す る断面図である。
第 1 0図 ) 乃至 （h ) は従来の技術における半導体装置の製造方法の他の 例を説明する断面図である。
第 1 1図は実施例及び比較例により作製されたビアチェーンの保管時間と相対 不良率の関係を説明するグラフである。
第 1 2図は実施例及び比較例により作製されたビアチェーンの接続孔のェレク トロマイグレーション耐性を累積時間と累積故障確率の関係により示すグラフで ある。
第 1 3図は実施例のベタ膜試料における C u層成膜後の熱処理の違いによる C u配線の抵抗率の変化を示すグラフである。
第 1 4図は実施例のベタ膜試料におけるバリアメタル膜、 C u層、 添加元素層 の T i、 C u、 Nの分布を示すグラフである。
第 1 5図は実施例のベタ膜試料における添加元素の違い、 添加元素層成膜後の 熱処理の違 、による C u配線の抵抗率の変化を示すグラフである。 第 1 6図は C u中の酸素 （O) の分布を測定した結果を示すグラフ図である。 第 1 7図 （a )、 ( b ) は第 1 6図に示した試料における走査型電子顕微鏡写真 を示す。 発明を実施するための最良の形態
次に、 本発明の実施の形態について図面を参照して詳細に説明する。
(第 1実施形態）
本発明の第 1実施形態にかかる半導体装置の C u配線構造について、 第 1図を 参照して説明する。
第 1図に示す半導体装置の C u配線構造は、 絶縁膜 1 a、 バリアメタル膜 3 a 、 C u 4 a及ぴバリァ絶縁膜 8 aからなる下層の配線と、 絶縁膜 1 b、 バリアメ タル膜 3 b、 C u結晶粒 6 b、 C u結晶粒界及びその近傍 7 b、 及ぴバリァ絶縁 膜 8 bからなる上層の配線とから構成される。 なお、 下層の配線の C u 4 aは、 上層の配線の C u結晶粒 6 bと C u結晶粒界及ぴその近傍 7 bと同様に構成され る。
そして、 第 1実施形態の特徴は、 C u結晶粒 6 bの粒界及びその近傍、 C u結 晶粒 6 bとバリアメタル膜 3 bとの界面及ぴその近傍 （ 7 bとして示す） に、 多 くの添加元素、 C uと添加元素とからなる金属間化合物、 添加元素の酸化物の少 なくともいずれかが析出している構造にある。
C u金属配線は、 C u以外の金属元素が添加された C uの多結晶からなる。 多 結晶を構成する C u結晶粒 6 bは、 結晶粒成長が抑制されず、 1 μ mから 1 0 μ m程度で平均的かつ適度な大きさの C u結晶粒からなる。
そして、 C u結晶粒界 7 b、 C u結晶粒 6 bとバリアメタル膜 3 bとの界面 7 bが、 添加元素又は添加元素を含む化合物 （C uとの金属間化合物、 酸化物等） が析出した構造となっている。 また、 C u結晶粒界等に加えて、 C u結晶粒界近 傍 7 bに添加元素と C uとの金属間化合物等が形成された構造となっている。 な お、 ここでいう C u結晶粒界近傍とは、 C u結晶粒 6 bの結晶粒表面から内部に 10 nm程度の位置を示す。
C u結晶粒 6 bの粒界及び粒界近傍 7 bにおける添加元素の濃度は、 特に限定 されないが、 C u結晶粒 6 bの粒界及び粒界近傍 7 bには、 少なくとも C u結晶 粒 6 b内部よりも多くの添加元素が存在している。 具体的には、 C u結晶粒 6 b の粒界及び粒界近傍 7 bにおける添加元素の濃度は、 C u結晶粒 6 b内部におけ る添加元素の濃度の 2〜： L 000倍程度、 好ましくは 10〜 100倍程度である
Cu結晶粒界及びその近傍 7 bにおける添加元素濃度は、 例えば、 X線分光に より測定することが可能である。 この測定方法は、 Cu結晶粒界及びその近傍 7 bの添加元素濃度が 0. 1原子。 /0 (以下、 原子％を原子％とする。） 以上であれ ば検出できる。
一方、 C u結晶粒内部 6 b、 言！/、換えるとバルタ C u 6 bは、 0. 1原子％以 下の添加元素が存在するのみで、 純 Cuに近い状態である。 なお、 ここでいう C u結晶粒内部とは、 C u結晶粒から上述の C u結晶粒界近傍を除いた部分をいう
Cu結晶粒内部 6 bにおける添加元素濃度は、 例えば、 S IMS (
Secondary Ion Mass Spectroscopy)、 Xf泉分光等により測定すること;^ 可能である。 S IMSは、 S IMSで用いるビーム径 （通常数 +μπι) に比べて 、 測定する Cu結晶粒径が大きい場合に用いることができる。 Cu結晶粒径がこ れよりも小さレ、場合には、 S I M Sにより結晶粒界及ぴ C u結晶粒内部での平均 的な濃度を求め、 上述の Cu結晶粒界及び粒界近傍 7 bにおける添加元素濃度を 求めることにより、 Cu結晶粒内部の添加元素濃度を推定することができる。 ま た、 C u結晶表面からの X線分光により、 1原子。/。以上であれば添加元素濃度を 測定することができる。 なお、 X線分光による検出感度は、 0. 1原子0 /0程度で ある。 このように、 C u結晶粒の粒界及び粒界近傍 7 bの位置においては、 C u結晶 粒内部 6 よりも添加元素の濃度 （含有量） が高く構成されている。
また、 添加元素は、 Cu中の固溶限が 1原子％以下で、 Cu結晶粒界での拡散 係数が大きいものが用いられる。 添加元素の Cuバルタ （Cu結晶粒内部） にお ける拡散係数は大きくなくてもよい。 添加元素としては、 特にチタン （T i)、 ジノレコニゥム （Z r)、 ハフニウム （Hf)、 クロム （C r)、 コバノレト （Co) を用いることが好ましい。 添加元素としては、 その他に、 ァノレミニゥム （A1) 、 錫 （Sn)、 ニッケル （N i)、 マグネシウム （Mg) 及び銀 (Ag) を用いる ことができる。
こうした C u配線構造においては、 従来技術におけるバルク C u 6 c中に残存 する添加元素による電子散乱の影響と、 結晶粒が小さくなつたことによる電子の 粒界散乱の影響で Cu配線の抵抗率が増大するという問題が生じない。 また、 こ うした C u金属配線の構造により、 バルタ C u 6 b中の添加元素による電子散乱 が抑制でき、 配線の伝送遅延を改善できる。 また、 ボイド形成の Cuの拡散経路 となっている C u結晶粒界及びその結晶粒界面近傍 7 bには、 添加元素又は添加 元素を含む化合物が析出することにより、 C uの拡散が抑制される。
更に、 添加元素として C uよりも還元性が高く、 酸化されやすい元素を用いた 場合には、 仮に Cu金属配線が酸素や水蒸気に曝されたとしても、 粒界に存在す る添加元素がまず酸化され、 この酸ィヒされた添加元素が C uの酸ィヒを防止するバ リアとして働くため、 Cuの酸化防止及び腐食防止の作用がある。 また、 Cu表 面に C uよりも還元性が高く、 酸化されやすい元素の層を形成することにより、 熱処理における C uの酸ィ匕を抑制する作用と、 C u表面及び C u内部に存在する 酸素及び不純物のゲッタリング作用がある。 C u表面及ぴ C u中に存在する酸素 は熱処理中に拡散し、 下層のバリアメタルを酸化することがあるが、 その場合、 Cuとパリアメタルの密着性が悪化し、 配線の信頼性に悪影響を及ぼす。 Cu表 面及ぴ Cu中に存在する酸素をゲッタリングすることは、 バリアメタルの酸化を 抑制することにもなり、 C u配線の信頼性向上に効果がある。
ここで、 C u配線の信頼性上問題となる C uのマイグレーション径路として、 EMに関しては、 バルタ C u中の拡散よりも、 C u結晶粒とバリア絶縁膜との界 面、 又は C u結晶粒界における拡散が支配的であることが、 刊行物
( Electoromigration oat in Cu thin-film lines )」 、 (Aoplied Physics Letters ^ USA、 American Institute of Physic sN published on May 17 , 1999 )、 7 4卷（Vol .74 )、 2 9 4 5— 2 9 4 7頁） 等に示されている。
また、 S Mに関しても、 SMによるボイドが結晶粒界で形成されることから、 C u結晶粒界が拡散経路になっていると考えられる。 このことから、 界面'粒界 拡散を抑制することが C u金属配線の信頼性の向上に重要と考えられる。 従って 、 合金化により C u金属配線の信頼性が向上するのは、 添加した不純物元素が C 結晶粒と他の層との界面又は C u結晶粒界に析出することにより、 C u結晶粒 と他の層との界面及び C u結晶粒界を介した C uの拡散を抑制しているためと考 えられる。
本発明においては、 バルタ C uの合金ィ匕を抑制し、 C u結晶粒と他の層との界 面及び C u結晶粒界にのみ添加元素を導入することで、 C u配線の抵抗上昇を抑 制し、 E M, S M耐性のある高信頼性の C u金属配線を提供することを実現して いる。
次に、 第 1実施形態の C u配線を有する半導体装置の製造方法について、 第 2 図 （a ) 乃至 （j ) を参照して説明する。
第 2図 （a ) はその上に上層配線が形成される下層配線を示す。 この下層配線 は、 絶縁膜 l a、 バリアメタル膜 3 a、 C u 4 a及ぴバリア絶縁膜 8 aからなる 。 この下層配線部分も下記に示される上層配線と同様のプロセスを用いて形成で きる。
第 2図 （b ) に示すように、 この下層配線上に絶縁膜 1 bを成膜し、 その後、 2003/012080
17 第 2図 （c) に示すように、 リソグラフィ一と異方性エッチングによって、 絶縁 膜 1 b中に配線溝及び配線孔を形成する。 その後、 第 2図 （d) に示すように、 形成された配線溝及び配線孔にバリアメタル膜 3 bを形成し、 C u 4 bを埋め込 む。 次に、 第 2図 （e) に示すように、 Cuを粒成長させるための熱処理を施す 。 この熱処理は、 400 °C以下の低温で行う。 好ましくは 300 °C以下である。 この Cu粒成長のための熱処理は、 省くことも可能である。
その後、 第 2図 （f) に示すように、 Cu 4 b表面に Cu結晶中に添加する元 素の層 5 bを形成する。 次に、 第 2図 （g) に示すように、 Cu結晶 4 b中に添 加元素 5 bを拡散させるための熱処理を施す。 この熱処理の温度は 300°C~5 00 °C、 時間は 10分から 1時間に設定する。
次に、 第 2図 （h) に示すように、 ウエットエッチングにより余剰な添加元素 層 5 bを除去する。 添加元素層 5 bの除去には、 ゥエツトエッチングの代わりに CMPを用いてもよい。 続いて、 第 2図 （i) に示すように、 CMPにより配線 溝及ぴ配線孔以外の余剰な C u 6 b及びバリアメタル膜 3 bを除去する。 次に、 第 2図 （j ) に示すように、 表面全面に Cuの腐食、 拡散を防止するバリア絶縁 膜 8 bを形成する。
第 2図 （b) 〜第 2図 （j ) の工程を繰り返すことにより、 さらに上層の配線 を形成できる。
以上の製造方法では、 添加元素層 5 bの形成 （第 2図 （f )) と、 添加元素の Cu多結晶中への拡散 （第 2図 （g)) とを分けて行っているが、 高温で添加元 素層 5 bを形成することにより、 添加元素層 5 bの形成と C u多結晶中へ添加元 素の拡散とを同時に行うことも可能である。 この二つの工程を同時に行うことに より、 工程の数を省略することができ、 より簡便に Cu配線を有する半導体装置 を製造することができる。 なお、 このように二つの工程を同時に行う場合の温度 及ぴ時間は、 Cu結晶中に添加元素を拡散させるための熱処理と同様にすればよ い。 以下に説明する各実施の態様においても同様である。 0
1 8 また、 本実施形態においては、 バリアメタル膜 3 bを形成した後に C uを埋め 込んでいるが、 バ リ アメタル膜 3 bは必須の構成ではなく、 形成しなくてもよい 。 なお、 ノ リアメタル膜 3 bを形成することにより、 C u 6 bが絶縁膜 l bへ拡 散することを抑制することができる。
また、 以上では配線溝と配線孔とを同時に形成するデュアルダマシン法を用い て説明したが、 配線溝のみ、 または配線孔のみを形成するシングルダマシン法を 用いたときの配線層形成にも同様に適用される。 なお、 本発明においては、 配線 溝と配線孔とを総称して配線用凹部ともいう。
(第 2実施形態）
本発明の第 2実施形態に係る半導体装置の C u配線構造について、 第 3図を参 照して説明する。
第 3図に示す C u配線構造においては、 第 1実施形態の構造に加えて、 バリア 絶縁膜 8 bと C u結晶粒 6 bとの界面に、 安定な C uと添加元素との金属間化合 物層が形成される。 このことにより、 配線用金属である C u 6 bとバリア絶縁膜 8 bとの密着性が向上し、 配線の信頼性が高まる。
次に、 第 2実施形態の C u配線を有する半導体装置の製造方法について、 第 4 図 （a ) 乃至 （j ) を参照して説明する。
第 2実施形態の製造方法は、 CM Pにより余剰な C u 6 bと余剰なパリアメタ ル 3 bを除去した後に添加元素層 5 bを形成する点で第 1実施形態と異なるが、 その他は同様である。
第 4図 （a ) はこの上に上層配線が形成される下層配線を示している。 この下 層配線部分も下記に示される上層配線と同様のプロセスを用いて形成できる。 第 4図 （b ) に示すように、 この下層配線上に絶縁膜 1 bを成膜し、 その後、 第 4図 （c ) に示すように、 リソグラフィ一と異方性エッチングによって、 絶縁 膜 1 b中に配線溝及び配線孔を形成する。 その後、 第 4図 （d ) に示すように、 ノ リ アメタル膜 3 bを形成し、 C u 4 bを埋め込む。 次に、 第 4図 （e ) に示す ように、 埋め込まれた Cuの結晶粒成長のための熱処理を施す。 この熱処理は、 400 °C以下の低温で行う。 好ましくは 300 °C以下である。 この C u粒成長の ための熱処理は、 省くことも可能である。
その後、 第 4図 （f) に示すように、 CMPにより配線溝及び配線孔以外の余 剰な Cu及ぴ余剰なバリアメタルを除去する。 次に、 第 4図 （g) に示すように 、 Cu表面に Cu中に添加する元素の層 5 bを形成する。 次に、 第 4図 （h) に 示すように、 Cu中に添加元素を拡散させるための熱処理を施す。 この熱処理の 温度は 300 °C〜 500 °C程度、 時間は 10分〜 1時間程度に設定する。
次に、 第 4図 （i) に示すように、 ウエットエッチングにより余剰な添加元素 層 5 bを除去する。 添加元素層 5 bの除去には、 ゥエツトエッチングの代わりに CMPを用いてもよい。 次に、 第 4図 （j) に示すように、 表面全面に Cuの腐 食、 拡散を防止するパリァ絶縁膜 8 bを形成する。
第 4図 （b) 〜第 4図 （j ) を繰り返すことにより、 さらに上層の配線を形成 できる。
以上の製造方法では、 添加元素層 5 bの形成 （第 4図 （g)) と添加元素の C u多結晶中への拡散 （第 4図 （h)) とを分けて行っているが、 高温条件下で添 加元素層 5 bを形成することにより、 添加元素層 5 bの形成と C u多結晶中への 添加元素の拡散とを同時に行うことも可能である。 この二つの工程を同時に行う ことにより、 工程の数を省略することができ、 より簡便に Cu配線を有する半導 体装置を製造することができる。
また、 以上では配線溝と配線孔を同時に形成するデュアルダマシン法を用いて 説明したが、 配線溝のみ、 または配線孔のみを形成するシングルダマシン法を用 いた場合の配線用凹部の形成にも同様に適用される。
(第 3実施形態）
本発明の第 3実施形態に係る半導体装置の Cu配線構造について、 第 5図を参 照して説明する。 第 5図に示す第 3実施形態の構造においては、 バリァ絶縁膜 8 bを用いていな い点で第 2実施形態の構造と異なる。 第 3実施形態においては、 Cu表面に安定 な金属間化合物層を形成することで、 Cuの酸化、 腐食が防止されるため、 バリ ァ絶縁膜 8 bが不要になる。 バリア絶縁膜 8 bを設けないことにより Cu配線の 実効誘電率が低減されるため、 伝送の遅延を改善できる。
次に、 第 3実施形態の Cu配線を有する半導体装置の製造方法について、 第 6 図 （a) 乃至 （i) を参照して説明する。
第 6図 （a) はこの上に上層配線が形成される下層配線を示している。 この下 層配線部分も下記に示される上層配線と同様のプロセスを用いて形成できる。 第 6図 （ b ) に示すように、 この下層配線上に絶縁膜 1 bを成膜し、 その後、 第 6図 （c) に示すように、 リソグラフィ一と異方性エッチングによって、 絶縁 膜 1 b中に配線溝及ぴ配線孔を形成する。 その後、 第 6図 （d) に示すように、 バリアメタル膜 3 bを形成し、 Cu4bを埋め込む。 次に、 第 6図 （e) に示す ように、 C u結晶粒成長のための熱処理を施す。 この熱処理は、 400°C以下の 低温で行う。 好ましくは 300°C以下である。 この C u粒成長のための熱処理は 、 省くことも可能である。
その後、 第 6図 （f ) に示すように、 CMPにより配線溝及び配線孔以外の余 剰な Cu及びバリアメタルを除去する。 次に、 第 6図 （g) に示すように、 Cu 表面に Cu中に添加する元素の層 5 bを形成する。 次に、 第 6図 （h) に示すよ うに、 Cu中に添加元素を拡散させるための熱処理を施す。 この熱処理の温度は 300 °C〜 500 °C、 時間は 10分〜 1時間に設定する。
次に、 第 6図 （i) に示すように、 ウエットエッチングにより余剰な添加元素 層 5 bを除去する。 添加元素層 5 bの除去には、 ゥエツトエッチングの代わりに CMPを用いてもよい。
第 6図 （b) 〜第 6図 （i) を繰り返すことにより、 更に上層の配線を形成で さる。 03012080
21 以上の製造方法では、 添加元素層 5 bの形成 （第 6図 （ g ) ) と添加元素の C u多結晶中への拡散 （第 6図 （h)) とを分けて行っているが、 高温で添加元素 層 5 bを形成することにより、 添加元素層 5 bの形成と C u多結晶中への添加元 素の拡散とを同時に行うことも可能である。 この二つの工程を同時に行うことに より、 工程の数を省略することができ、 より簡便に Cu配線を有する半導体装置 を製造することができる。
また、 以上では配線溝と配線孔を同時に形成するデュァノレダマシン法を用いて 説明したが、 配線溝のみ、 または配線孔のみを形成するシングルダマシン法を用 いた場合の配線用凹部の形成にも同様に適用される。
以下に本発明の実施例と比較例の特性を比較して、 本発明の効果について説明 する。
(実施例）
第 7図 （a) 乃至 （k)、 第 8図 （1 ) 乃至 （s) は、 本発明の実施例におけ る半導体装置の製造方法を工程順に示す断面図である。
シリコン基板 （図示しない） 上に 1000 nmの S i 02膜 （絶縁膜） 1 aを 成膜し、 この上に第 1配線層 （配線溝） をシングルダマシン法によって形成した 後に、 その上部にデュアルダマシン法によって第 2配線層 （配線溝） 及ぴ第 1配 線層との接続孔 （配線孔） を形成した。 以下に詳細に説明する。
S i O2膜 1 a上 （第 7図 （a)) に、 エッチングストッパーとなる厚さ 50 n mの S i C膜 （ストッパー絶縁膜） 2 aを成膜し、 続いて、 第 7図 （b) に示す ように、 第 1配線層における配線間を絶縁するための厚さ 350 nmの S i 02 膜 （絶縁膜） l bを成膜し、 第 7図 （c) に示すように、 リソグラフィ一とエツ チングによって S i 02膜 1 b中に配線溝を形成した。 その後、 第 7図 （d) に 示すように、 基板表面全面にイオン化スパッタ法によって、 丁& 膜と丁&膜か らなるバリアメタノレ膜 3 a、 及ぴ 100 nmの Cu薄膜を形成し、 この Cu膜を 電極として電解めつき法によって Cu 4 aを埋め込んだ。 次に、 第 7図 （e) に示すように、 Cu結晶粒成長のために窒素雰囲気中で熱 処理を施した後、 第 7図 （f) に示すように、 〇11表面全面に膜厚2011111の丁 i膜 （添加元素層） 5 aをスパッタリングによって形成した。
続いて、 第 7図 （g) に示すように、 窒素雰囲気中で 350°C、 30分間の熱 処理をして、 C u表面から T iを Cu中に拡散させた。 ここで、 1^は〇11結晶 粒界を介して拡散し、 バルタ内には殆ど拡散しないため、 Cu結晶粒界近傍 7 a に T iを多く含み、 バルタ Cu中 6 aには T iが殆ど混入しない構造が形成され る。
次に、 第 7図 （h) に示すように、 余剰な T iをフッ酸により除去し、 引き続 き CMPにより、 余剰な Cu、 Ta、 T a Nの各層を除去した。 この表面全面に 、 第 7図 （i) に示すように、 プラズマ CVD法によって厚さ 50 nmの S i C N膜 （バリァ絶縁膜） 8 aを形成して第 1配線層を形成した。
更に、 第 7図 Π ) に示すように、 S i 02膜 （絶縁膜） 1 c、 S i C膜 （ス トッパー絶縁膜） 2 b、 S i 02膜 （絶縁膜） I dを、 夫々 400 n m、 50 η m、 400 nmの厚さでプラズマ CVD法によって成膜し、 第 7図 （k) に示す ように、 リソグラフィ一と異方ゃ生ドライエッチングによって、 3 1〇1^膜8 &を エッチングストッパーとして、 S i Oj l c、 S i Cfll2 b S i 02膜 I dの 一部を順次除去して、 第 1配線層一 2配線層間の接続孔 （配線孔） の主部を形成 した。
引き続き、 第 8図 （1) に示すように、 リソグラフィ一と異方性エッチングに より S i C膜 2 bをエッチングストッパーとして、 S i 02膜 1 cの一部を除去 して、 第 2配線層の配線溝の主部を形成した。 次に、 第 8図 （m) に示すように 、 第 1配線層と第 2配線層との間の接続孔底部の S i CN膜 8 a及び第 2配線溝 底部の S i C膜 2 bを異方性エッチングにより除去して、 第 1配線層の上部接続 面を露出させた。
次に、 真空装置内で A rイオンによって表面を僅かにエッチングすることによ PC蘭 00囊 2080
23 つて、 第 1配線層と第 2配線層との間の接続孔の底に露出した第 1配線層の表面 の清浄化を行った。
次に、 真空を保ったまま、 第 2配線層の配線溝及び第 1配線層一第 2配線層間 の接続孔の内面を被覆するように、 第 1配線層形成と同様の手順により、 第 8図 (n) に示すように、 イオン化スパッタ法によって、 T a N膜と T a膜をこの順 に積層したバリアメタル膜 3 b及び 100 n mの C u薄膜を形成し、 この C u薄 膜をシードとして電解めつき法によって C u 4 bを埋め込んだ。
次に、 第 8図 （o) に示すように、 第 1配線層形成と同様に、 Cu結晶粒成長 のために窒素雰囲気中で熱処理を施した後、 第 8図 （p) に示すように、 Cu表 面全面に膜厚 20 nmの T i膜 （添加元素層） 5 bをスパッタリングによって形 成した。 続いて、 第 8図 （q) に示すように、 窒素雰囲気中で 350°C、 30分 間の熱処理をして、 Cu表面から T iを Cu中に拡散させた。
次に、 第 8図 （r) に示すように、 余剰な T iをフッ酸により除去し、 引き続 き CMPにより、 余剰な Cu、 Ta、 T a Nの各層を除去した。 その後、 第 8図 (s) に示すように、 この表面全面に、 プラズマ CVD法によって厚さ 50 nm の S i CN膜 （パリア絶縁膜） 8 bを形成し、 さらにカバー膜として S i 02膜 9を成 H臭した。
カバー膜 9にリソグラフィ一とエッチングによって第 2配線層との接合部を開 口した後に、 T i、 T i N、 A 1を順次スパッタリングによって成膜して、 リソ グラフィ一とエッチングによって A 1/T i N/T i積層膜を電気測定用パッド パターンに加工した。
(比較例）
比較例として、 上層及ぴ下層の配線からなる C u配線を有する従来の半導体装 置を、 前述の第 9図 （a) 乃至 （g) に示すように作製した。 基板、 絶縁膜、 ス トッパー絶縁膜、 バリアメタル膜、 パリア絶縁膜、 カバー絶縁膜は、 上述の実施 例と同様の材料を用い、 同様の厚さ、 形成方法で形成した。 なお、 実施例におけ る添加元素である T iは添加しなかった。
(評価結果）
第 1 1図は、 実施例及び比較例により作製した各試料の不良率を示す。 即ち、 接続孔の径が 0. 2 μ m、 下層配線 （配線溝） の幅が 10 μ mであるチェーン数 (ビアの数） 1万個のビアチェーンの各試料を作成し、 これを 150°Cで 100 0時間保管した後の不良率を求めた。
各試料の不良は、 Focused Ion Beam (F I B) による試料加工と、
Transmisson Electron Spectroscopy (TEM) による観察の結果、 上記 特開 2001— 298084で報告されているような接続孔の下層配線部 4 aで のストレスマイグレーションによるボイド形成による断,線であることが確認でき た。
比較例の試料では、 オープン不良が顕著であり、 保管時間とともに不良率は増 加した。 また、 比較例の試料の不良部においては、 Cuの粒界が存在しているこ とが確認できた。
一方、 実施例の試料では、 不良が大幅に改善されている。 150°Cで 1000 時間保管したときの実施例の不良発生率は、 比較例に比べて約 40分の 1に抑制 された。 さらに、 製造工程を最適化することによって、 1000時間保管後でも 不良発生を完全に抑制できた。
第 12図は、 接続孔 （接続ビア） のエレクト口マイグレーション耐性の試験結 果を示している。 具体的には、 故障時間に対する累積した故障確率を示す。 30 0°Cで、 電流密度が 3. 2 MA/ cm2の条件で試験を行い、 抵抗率上昇 3%を 不良の判断基準とした。 実施例の試料は、 比較例の試料と比較して、 2倍以上の エレクトロマィグレーション而村生があることが確言忍できた。
実施例においては、 T iを Cu結晶粒界に導入することで、 粒界を介した Cu の拡散を抑制できるために、 ストレスマイグレーション耐性、 及びエレクトロマ ィグレーシヨン耐性が向上したと考えられる。 第 1 3図は、 抵抗率の変化をプロットしたものである。 この抵抗率の測定に用 いた試料は、 S i 02絶縁膜 1 a上に T a ZT a Nバリアメタノレ膜 3 aを形成し 、 さらに 700 nmの C u層を开成し、 20 n mの T i添加元素層 5 aを形成し た他は、 上記実施例の手順と同様に作製したベタ膜試料である。 なお、 ベタ膜試 料には配線孔、 配線溝は形成していない。 第 13図には、 試料 1、 試料 2、 試料 3の 3つの試料について各製造段階での抵抗率を示している。 ただし、 試料 1は C u成膜後 T i成膜前に熱処理を行つていな 、ものであり、 試料 2は C u成膜後 T i成膜前に窒素雰囲気中 200°C30分間の C u多結晶化のための熱処理を行 つたものであり、 試料 3は窒素雰囲気中 350 °C 30分間の C u多結晶化のため の熱処理を行ったものである。
C u成膜後の熱処理を十分に行った試料 3における C u多結晶化のための熱処 理後の抵抗率と比べて、 T iを成膜後に 350°C30分間の T iを拡散させるた めの熱処理を行った後の抵抗率上昇は、 いずれの試料でも 3%未満に抑制された 。 このように C u表面からの T i添加による抵抗率の上昇は極めて小さい。 これ は、 表面から添加した T iが Cu結晶粒界に沿って拡散し、 Cuバルタ中には殆 ど混入しないためである。
第 14図は、 上述の作製されたベタ膜試料において、 二次イオン質量分析 (S IMS) により、 〇11中の丁 Cu、 Nの分布を測定した結果を示す。 第 14 図のグラフの横軸は、 ベタ膜試料の深さを示す。 また、 第 14図のグラフの縦軸 は、 S IMSで測定した二次イオン強度を示し、 原子の個数に対応している。
C u結晶中で深さ方向に一様な濃度の T iが検出されている。 バルタ C u中の T iの拡散係数は 350°C程度の温度領域では大きくないため、 バルク C u中を T iが拡散して第 14図のような一様な分布が形成されたとは考え難く、 T iは 結晶粒界を介して Cu底部にまで一様に拡散し、 添加されていると考えられる。 従って、 T iはバルタ Cu中にはほとんど混入せず、 粒界に局在していると考え られる。 PC雇 003/012080
26 第 15図は、 添加元素と熱処理の違いによる抵抗率の関係を示す。 この抵抗率 の測定に用いた試料は、 S i 02絶縁膜 1 a上に T a ZT a Nバリアメタル膜 3 aを形成し、 更に 300 nmの C u層を形成し、 N i添加元素層 5 aを形成した 他は、 上記実施例の手順と同様に作製したベタ膜試料である。 なお、 ベタ膜試料 には配線孔、 配線溝は形成していない。 なお、 添加元素層の膜厚は、 添加元素 N iが C u中に一様に拡散したときに C u中の N i濃度が 3原子％になるように設 定した。 N iは、 スパッタリングにより成膜した。
同様にして、 添加元素 N iの代わりに Sn、 Cr、 Coの各添加元素をそれぞ れ成膜して各ベタ膜試料を作製した。 第 15図には、 添加元素が N i、 Sr！、 C r、 C oである各ベタ膜試料について、 添加元素層成 B莫後、 窒素雰囲気中 350 °C 30分間の熱処理後、 窒素雰囲気中 400°C 30分の熱処理後の、 各段階にお ける抵抗率を示す。
また、 第 15図には、 比較のために、 添加元素濃度が 1原子。 /0となる C uの抵 抗率の値を示した。 なお、 この値は、 刊行物 （ Kittel著、 堂山昌男監訳、 「 固体の量子論」、 丸善株式会社、 1972年発行、 P 338) から抜粋した値で ある。
この結果、 Cu中に固溶しやすい Sn、 N iに関しては、 熱処理温度の上昇に 伴い、 抵抗率の上昇が見られた。 特に Snに関しては、 400°Cの温度で熱処理 をしたときに、 C u中に 1原子0 /0で一様に混入した場合以上の抵抗率の上昇がみ られた。 これに対して、 Cu中への固溶限が低く析出型の合金を形成する C r、 Coに関しては、 熱処理温度の上昇に伴い、 殆ど抵抗率の上昇はみられない。 C r、 Coのように、 Cu中に固溶しやすい添加元素を用いた場合には、 Cu表面 力 ら添カ卩させても抵抗率は上昇する。 したがって、 Cu表面から添加する元素と しては C u中への固溶限が低い析出型の元素が好ましい。
第 16図は、 〇11成膜後に〇 表面に丁 iを成膜せずに 350°C30分間の熱 処理を行ったベタ膜試料と、 〇 1成膜後に〇11表面に丁 iを成膜し 350°C30 分間の熱処理を行ったベタ膜試料において、 S IMSにより、 Cu中の酸素 (O) の分布を測定した結果を示す。 第 16図のグラフの横軸は、 試料の深さを 示す。 また、 第 16図のグラフの縦軸は、 S IMSで測定した二次イオン強度を 示している。 〇11成膜後に。1表面に丁 iを成膜せずに 350°C30分間の熱処 理を行った試料では、 C uと T aの界面付近で Oのピークがみられるのに対し、 。11成膜後に〇 1表面に丁 iを成膜し 350°C30分間の熱処理を行った試料で は、 C uと T aの界面付近で Oのピークはみられない。
また、 第 17図 （a)、 (b) は、 第 16図に示した試料において、 表面に T i が成膜されている試料については、 希フッ酸により表面の T iを除去し、 更に、 両方の試料に対して、 硝酸により Cuを除去した後の T aバリア表面の走査型電 子顕微鏡 (SEM) 写真を示す。 第 17図 （a) に示すように、 Cu成膜後に C u表面に T iを成膜せずに 350°C30分間の熱処理を行った試料では、 C uの 粒界があつたと思われる部分の T a表面が盛り上がっており、 その部分で T aが 酸化していることが確 されている。 これに対し、 第 17図 （b) に示すように、 C u成膜後に C u表面に T iを成膜し、 350°C30分間の熱処理を行った試料 では、 T a表面は平滑であり、 T aの酸化はみられない。 この結果は第 16図に 示す S IMS分析の結果と対応する。
T aの酸化は C u表面及び C u中の酸素が 350°Cの熱処理で拡散し、 T aを 酸化したものと考えられる。 Cu表面に T iを成膜した場合は、 その後のァニー ル中に、 T iが Cu表面又は Cu中の酸素をゲッタリングすることにより、 バリ ァ T aの酸化が抑制されたものと考えられる。 したがって、 Cu表面に成膜した T iの効果としては、 C u中の酸素のゲッタリングによるバリア T aの酸化抑制 の効果もある。
(本発明の変形例）
以上説明した半導体装置の配線用金属及びその製造方法においては、 以下のよ うな変形例としてもよい。 上記の実施形態においては、 下層配線と上層配線を同一の方法で形成すること ができるとしているが、 下層配線と上層配線を上記の各実施形態を組み合わせて 異なった方法により形成してもよい。
絶縁膜 1の構成材料としては、 S i o2等、 その他の絶縁性の材料が用いられ る。 絶縁膜 1の構成材料としては、 より誘電率の低い材料を用いることが好まし い。 絶縁膜 1は、 プラズマ CVD法等により形成される。 絶縁膜 1の膜厚は、 特 に限定されないが、 絶縁膜 1 aは、 100〜 3000 nm程度、 絶縁膜 1 bは、 100〜1000腹程度、 絶縁膜 1 cは、 100〜1000 nm程度、 絶縁膜 I dは、 100〜1000 n m程度である。
ストッパー絶縁膜 2の構成材料としては、 S i C、 S i N、 S i CN等、 絶縁 性の材料が用いられる。 ストッパー絶縁膜 2の構成材料としては、 より誘電率の 低い材料を用いることが好ましい。 ストッパー絶縁膜 2は、 プラズマ CVD法等 により形成される。 ス トッパー絶縁膜 2の膜厚は、 特に限定されないが、 ストツ パー絶縁膜 2 aは、 10〜100n m程度、 ストッパー絶縁膜 2 bは、 10〜 1 O Onm程度である。 また、 ストッパー絶縁膜 2は、 配線用凹部のエッチングス トッパーとして用いるが、 配 f泉用凹部を目的の形状に加工できる場合には、 スト ッパー絶縁膜 2を用いなくてもよい。
配線溝は、 リソグラフィ一とエッチング （異方性エッチング） 等により形成さ れる。 配線溝の幅は、 特に限定されないが、 通常、 直径 50~20000 nm程 度とされる。
バリアメタル膜 3の構成材料としては、 Ta、 T i、 Wなどの金属、 これらの 窒化物、 これらに S iなどを添加した 3元系もしくは 4元系の窒化物から選択し た物質が用いられる。 バリアメタル膜 3は、 イオン化スパッタ法、 CVD法、 原 子 Layer Deposition法 (ALD) 等により形成される。 ノ リアメタル膜 3 の膜厚は、 特に限定されないが、 バリアメタル膜 3 aは、 5〜50nm程度、 ノ リアメタノレ膜 3 bは、 5〜50 nm程度である。 金属配線 Cu 4の形成方法としては、 イオン化スパッタ法、 CVD法、 有機金 属化学気相成長法 （MO— CVD法） 等により、 Cu薄膜を形成した後、 この C u薄膜を電極として電解めつき法により形成したり、 MO— CVD法により形成 することができる。 また、 Cu薄膜を形成せずに、 配線溝に直接 MO— CVD法 で Cuを埋め込むことも可能である。 金属配線 Cu 4の膜厚は、 配線溝及び配線 孔を埋め込むことができる程度に形成されれば、 特に限定されなレ、。
Cu結晶粒成長 （Cu多結晶化） のための熱処理は、 窒素、 水素等の還元雰囲 気の下で行われる。 この熱処理は、 400°C以下で行われ、 好ましくは 300°C 以下である。 なお、 この熱処理の工程はなくてもよい。
添加元素層 5の構成材料としては、 T i、 Z r、 Hf、 C r、 Co、 A l、 S n、 Mg、 A g等が用いられる。 添加元素層 5は、 スパッタリング等により形成 される。 添加元素層 5の膜厚は、 特に限定されないが、 添加元素層 5 aは、 5〜 100 nm程度、 添加元素層 5 bは、 5〜 100 nm程度である。
添加元素層 5から C u 4中に添加元素を拡散させるための熱処理は、 窒素等の 雰囲気下で行われる。 この熱処理は、 300〜500°C程度の温度条件下、 10 分〜 1時間行われる。
余剰な添加元素層 5の除去は、 フッ酸によるウエットエッチング、 CMP等に より行われる。
余剰な Cu4、 余剰なバリアメタル膜 3の除去は、 CMP等により行われる。 バリア絶縁膜 8の構成材料としては、 S i CN、 S i C、 S i N等、 Cuに対 してバリア性を有する絶縁性の材料が用いられる。 バリア絶縁膜 8は、 プラズマ CVD法等により形成される。 パリア絶縁膜 8の膜厚は、 特に限定されないが、 パリア絶縁膜 8 aは、 20~100 nm程度、 ノ リア絶縁膜 8 bは、 20〜； L 0 0 nm程度である。
配線孔は、 リソグラフィ一と異方性ドライエッチング等により形成される。 配 線孔の幅は、 特に限定されないが、 通常、 直径 50〜1000 nm程度とされる 03012080
30
カバー絶縁膜 9の構成材料としては、 S i 02等、 その他の絶縁性の材料が用 いられる。 カバー絶縁膜 9は、 プラズマ CVD法等により形成される。 カバー絶 縁膜 9の膜厚は、 特に限定されないが、 カバー絶縁膜 9は、 100〜： L O O O O nm程度である。
以上の実施形態及び実施例においては、 半導体素子が形成された基板上に、 C uを主成分とする多結晶と C u以外の添加元素とを含有する配線用金属からなる 金属配線を形成した半導体装置を例に説明した。 本 明においては、 上述の構造 を有する配線用金属、 及び上述の各製造方法により製造された配線用金属は、 半 導体装置のみならず、 その他の用途における配線用の金属材料としても用いられ る。

Claims

請 求 の 範 囲
1. Cu (銅） を主成分とし、 添加元素を含有する多結晶銅合金からなり、 前記添加元素の濃度が、 前記多結晶銅合金を構成する結晶粒の結晶粒界及び結 晶粒界近傍において、 前記結晶粒の内部よりも高いことを特徴とする配線用銅合 金。
2. 前記添加元素が、 T i (チタン)、 Z r (ジルコニウム）、 Hf (ハフニゥ ム）、 C r (クロム）、 Co (コバルト）、 A 1 (アルミニウム）、 S n (錫）、 N i (ニッケル）、 Mg (マグネシウム） 及ぴ Ag (銀） からなる群から選択され た少なくとも 1種の元素であることを特徴とする請求項 1に記載の配線用銅合金
3 · 前記結晶粒界及び/又は前記結晶粒界近傍には、 T i、 Z r、 Η ί、 Cr 、 Co、 A l、 Sn、 N i、 Mg及び A gからなる群から選択された少なくとも 1種の元素と C uとの金属間化合物が形成されていることを特徴とする請求項 2 に記載の配線用銅合金。
4. 前記結晶粒界及び Z又は前記結晶粒界近傍には、 T i、 Z r、 Hf、 C r 、 Co、 A l、 Sn、 N i、 Mg及ぴ A gからなる群から選択された少なくとも 1種の元素の酸化物が形成されていることを特徴とする請求項 2に記載の配線用 銅合金。
5. 前記結晶粒内部の前記添加元素の濃度が 0. 1原子％以下であることを特 徴とする請求項 2乃至 4のいずれか 1項に記載の配線用銅合金。 '
6. 半導体素子が形成された基板上に、 請求項 1乃至 5のいずれか 1項に記載 の配線用銅合金からなる金属配線が形成されていることを特徴とする半導体装置
7. 多結晶 C u膜を形成する工程と、
前記多結晶 C u膜上に、 前記 C u膜中への添加元素からなる層を形成する工程 と、 前記添加元素を前記添加元素の層から前記多結晶 C u膜中に拡散させる工程と を有することを特徴とする配線の形成方法。
8. 前記多結晶 Cu膜が形成された基板を加熱する加熱工程と、 前記添加元素 層を形成する工程と、 前記添加元素を拡散する工程と、 を同時に行うことを特徴 とする請求項 7に記載の配線の形成方法。
9. 前記添加元素は、 T i、 Z r、 Hf、 C r、 Co、 A l、 Sn、 N i、 M g及び Agからなる群から選択された少なくとも 1種の元素であることを特徴と する請求項 7又は 8に記載の配線の形成方法。
10. 半導体素子が形成された基板上に多結晶 C u膜を形成する工程と、 前記多結晶 C u膜上に添加元素からなる層を形成する工程と、
前記添加元素を前記添加元素の層から前記多結晶 C u膜中に拡散させる工程と を有することを特徴とする半導体装置の製造方法。
1 1. 半導体素子が形成された基板上に、 絶縁膜を形成する工程と、
前記絶縁膜に、 溝及ぴ孔の少なくとも一方からなる配線用の凹部を形成するェ 程と、
前記配線用凹部を埋め込むようにして、 C u膜を前記絶縁膜上に成膜する工程 と、
前記配線用凹部に埋め込まれた部分以外の前記絶縁膜上の余剰な C u膜を化学 機械研磨によつて除去する工程と、
前記 C u膜上に添加元素からなる層を形成する工程と、
前記添加元素を前記添加元素の層から C u膜中に拡散させる工程と、 余剰な添加元素の層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
12. 半導体素子が形成された基板上に、 絶縁膜を形成する工程と、 前記絶縁膜に、 溝及び孔の少なくとも一方からなる配線用の凹部を形成するェ 程と、
前記配線用凹部の内面を含む前記絶縁膜上に、 C uの拡散を防止するバリアメ タル膜を成膜する工程と、
前記配線用凹部内に埋め込むようにして前記絶縁膜上に C u膜を成膜する工程 と、
前記配線用凹部に埋め込まれた部分以外の前記絶縁膜上の C u膜及びバリアメ タル膜を化学機械研磨によつて除去する工程と、
前記配線用回部内の C u膜上に添加元素からなる層を形成する工程と、 前記添加元素を前記添加元素の層から前記 C u膜中に拡散させる工程と、 余剰な添加元素の層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
1 3 · 前記余剰の C u膜を除去する工程の前に、 前記添加元素の層を形成する 工程、 前記添加元素を拡散させる工程、 及び、 前記余剰の添加元素層を除去する 工程を行うことを特徴とする請求項 1 1又は 1 2に記載の半導体装置の製造方法
1 4 . 前記余剰の C u膜を除去する工程の後に、 前記添加元素の層を形成する 工程、 前記添加元素を拡散させる工程、 及び、 前記余剰の添加元素層を除去する 工程を行うことを特徴とする請求項 1 1又は 1 2に記載の半導体装置の製造方法 0
1 5 . 前記基板を加熱する工程と、 前記添加元素の層を形成する工程と、 前記 添加元素を拡散させる工程と、 が同時に行われることを特徴とする請求項 1 0乃 至 1 4のいずれか 1項に記載の半導体装置の製造方法。
1 6 . 前記添加元素は、 T i、 Z r、 H f、 C r、 C o、 A l、 S n、 N i、 M g及び A gからなる群から選択された少なくともの 1種の元素であることを特 徴とする請求項 1 0乃至 1 5のいずれか 1項に記載の半導体装置の製造方法。
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