CN101465315A - 集成电路结构及其形成方法 - Google Patents

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Abstract

一种集成电路结构及其形成方法，包括：提供一半导体基板；形成一介电层于该半导体基板上；于该介电层内形成一开口；形成一籽晶层于该开口内；形成一铜导线于该籽晶层上，其中至少该籽晶层与该铜导线之一包括一合金化材料；以及形成一蚀刻停止层于该铜导线之上。所得到的内连结构的可靠度以及其T50值可更为增加，相较于公知铜与蚀刻停止层的结合程度，介于介面区以及蚀刻停止层间的结合程度也获得改善，且因而较少发生膜层脱附情形，虽然由于经掺杂的铜导线的电阻率增加造成所得到的内连结构的阻容延迟会稍微增加，然而上述电阻率的增加量仍处于可接受的程度。

Description

集成电路结构及其形成方法
技术领域
本发明涉及集成电路，且特别涉及内连结构(interconnect structures)的结构及其形成方法，具体指内连结构的可靠度(reliability)的改善方法。
背景技术
镶嵌(damascene)工艺为目前制备金属导线(metal lines)与通路(vias)常见方法之一。一般而言，上述方法是于一介电层内形成一开口，而上述介电层则垂直地分隔了金属膜层。上述开口通常采用传统光刻与蚀刻技术所形成。于开口形成后，接着于上述开口内填入如铜或铜合金的材料。接着通过化学机械研磨法(CMP)除去高于上述介电层表面的多余铜或铜合金材料。剩余的铜或铜合金材料便形成了通路及/或金属导线。
基于其低电阻值表现，因此于内连结构内优选地应用铜材料。然而，当内连结构的型态持续缩减而其电流密度持续增加时，铜材料的应用仍遇到了电致迁移(electro-migration，EM)与应力迁移(stress migration，SM)等可靠度问题。
请参照图1，其绘示了于形成一公知内连结构时的中间结构的剖面情形。在此，铜导线4形成于低介电常数介电层2之内。蚀刻停止层6形成于铜导线4的顶面以及低介电常数介电层2之上。
如图1所示的内连结构所遇到的问题之一即为可靠度问题，其结果可通过时依性介电击穿(time dependent dielectric breakdown，TDDB)测试所量测得到。时依性介电击穿与内连结构内的铜的电致迁移情形有关。铜的电致迁移情形造成了铜原子自部分的内连结构迁移至其他部分，因而形成了孔洞。如此的情形不但使得内连结构的阻容延迟(RC delay)增加，且最终将导致了电路的短路情形。当集成电路形成采用先进工艺时，例如32纳米或32纳米以下的工艺时，上述问题将特别严重。因此，于如此微小结构之中，位于铜与其下方的蚀刻停止层间的不良介面将使得内连结构对于电致迁移表现出不良的抵抗能力。
目前已见有多种方法以降低电致迁移情形。这些方法例如包括形成金属上盖物于铜导线之上，而上述金属上盖物通常通过CoWP所形成。而这些方法通常仍具有部分缺点，例如为增加制造成本。因此，由此需要改善内连结构对于电致迁移的抵抗能力的其他方法。
发明内容
有鉴于此，本发明提供了集成电路结构及其形成方法。
依据一实施例，本发明的集成电路结构的形成方法，包括：
提供一半导体基板；形成一介电层于该半导体基板上；于该介电层内形成一开口；形成一籽晶层于该开口内；形成一铜导线于该籽晶层上，其中至少该籽晶层与该铜导线之一包括一合金化材料；以及形成一蚀刻停止层于该铜导线之上。
依据另一实施例，本发明的集成电路结构的形成方法，包括：
提供一半导体基板；形成一介电层于该半导体基板上；于该介电层内形成一开口；形成一阻障层，该阻障层的一部位于该开口内；形成一籽晶层于阻障层上，其中该籽晶层包括合金材料；填入一铜材料于该开口内及该籽晶层上；施行一平坦化程序以移除高出该介电层的多余该铜材料、该籽晶层以及该阻障层，其中于该开口内的该铜材料的一剩余部形成一铜导线；对该铜线的一顶面施行一前处理程序，该前处理程序采用选自实质上由硅甲烷与锗甲烷所组成族群的一工艺气体；以及形成一蚀刻停止层于该铜导线之上并与该铜导线相邻。
依据又一实施例，本发明的集成电路结构的形成方法，包括；
提供一半导体基板；形成一介电层于该半导体基板上；于该介电层内形成一开口；形成一阻障层，该阻障层的一部位于该开口内；形成一籽晶层于阻障层上；填入一铜材料于该开口内及该籽晶层上，其中至少该籽晶层以及填入于该开口内的该铜材料之一包括一合金化材料；施行一平坦化程序以移除高于该介电层的多余该铜材料、该籽晶层以及该阻障层，其中于该开口内的该铜材料的剩余部形成一铜导线；采用硅甲烷对该铜导线的一顶面施行一第一前处理程序；以及于该第一前处理程序之后，采用锗甲烷对该铜导线的该顶面施行一第二前处理程序。
依据另一实施例，本发明的集成电路结构，包括：
一半导体基板；一介电层，位于该半导体基板上；一开口，位于该介电层内；一铜导线，填入于该开口；一介电层，位于该铜导线上；以及一介面区，位于该铜线与该介电层之间且紧邻该铜导线与该介电层，其中该介面区包括一合金，该合金包括非铜的合金化材料以及选自于实质上由硅、锗或其组合物所组成族群的一元素。
依据又一实施例，本发明的集成电路结构，包括：
一半导体基板；一介电层，位于该半导体基板上；一开口，位于该介电层内；一籽晶层，位于该开口内及该介电层上；一铜导线，填入于该开口内并位于该籽晶层上，其中于该籽晶层的一非铜的合金化材料具有一第一重量百分比大于位于该铜导线内的一非铜的合金化材料的一第二百分比；一介电层位于该铜导线之上；以及一介面区，介于该铜导线与该介电层之间且且紧邻该铜导线与该介电层，其中该介面区包括一合金，该合金包括一非铜的合金化材料以及选自于实质上由硅、锗或其组合物所组成族群的一元素。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1显示了具有位于一铜线上的一蚀刻停止层的一公知内连结构；
图2至图7为一系列剖面图，显示了依据本发明一实施例的制造情形中的中间过程；
图8为一图表，显示了试样随着时间函数的累计故障率；以及
图9显示了试样的故障次数。
其中，附图标记说明如下：
2～低介电常数介电层；
4～铜导线；
6～蚀刻停止层；
18～基础结构；
181～半导体基板；
182～上方膜层；
20～低介电常数介电层；
26～开口；
30、38～阻障层；
32、39～籽晶层；
34～铜材料；
36～铜导线；
37～沉积的硅及/或锗；
42～蚀刻停止层；
44～介面区；
T～籽晶层厚度。
具体实施方式
本发明提供了具有合金化材料(alloying materials)的铜导线的内连结构及其制造方法。于以下附图中，分别绘示了依据本发明一实施例的制造过程的中间阶段。通过这些附图而绘示本发明的实施例，其中相似的标号代表相同的元件。
图2绘示了形成于介电层20内的开口26，介电层20形成于一基础结构18之上。在此，基础结构18可包括一半导体基板，在此标示为181以及其上方膜层182，上方膜层182例如为蚀刻停止层(ESL)、层间介电层(ILD)以及金属层间介电层(IMD，未显示)。半导体基板181可为一单晶半导体基板或一化合物半导体基板。例如电晶体的有源元件(未显示)可形成于半导体基板181之上。开口26可为用于形成一金属导线的一沟槽。于一实施例中，介电层20具有一低介电常数(k值)，其优选地少于3.5，故于下文中将介电层20称呼为低介电常数(low-k)介电层20。优选地，低介电常数介电层20具有少于2.8的一介电常数，因而也可称呼为极低介电常数(extra low-k，ELK)介电层。低介电常数介电层20可包括常用的材料，例如含碳的介电材料，且还可包括含氮、氢、氧及上述元素的组合。于低介电常数介电材料层20内也可存在有孔洞结构(porous structure)以降低其介电常数值。
图3绘示了(扩散)阻障层30的形成。阻障层30优选地包括钛、氮化钛、钽、氮化钽或其他材料，其可采用物理气相沉积法或者化学气相沉积法所形成。阻障层30的厚度可介于20埃至200埃。然而，熟悉此技术领域的技术人员可以理解于本文中的上述尺寸与其所应用形成集成电路的技术有关，且将随着所形成技术的尺寸缩减而减少。
图4绘示了籽晶层32的形成。籽晶层32由一基础金属材料与合金化材料(alloying materials)合金化后所形成。优选地，于籽晶层32内的基础金属材料具有高于90％的百分比。基础金属材料优选地为铜，虽然其也可为钌或其他可应用的材料。合金化材料的选择与其于应用的基础金属材料内的溶解率有关，其优选地需具有较高的溶解率。此外，所得到的合金也优选地具有一低电阻率。基于上述两条件，于籽晶层32内的合金化材料可选自由钯、金、银、铝、铌、铬、硼、钛、铟、锰及上述材料的组合所组成的族群。于籽晶层内的合金化材料优选地具有介于0.1％～10％(重量百分比)的一百分比，且更佳地介于0.25％～1％。籽晶层32的厚度T优选地介于20埃～300埃，也可使用较大或较少的厚度。值得注意的是，于籽晶层32内合金化材料的重量百分比的增加虽可提升内连结构的可靠度表现。然而，过量的合金化材料也将负面地造成内连结构的电阻率(resistivity)的显著增加。因此合金化材料的添加量的决定需兼顾可靠度与电阻率等众多要求。
优选地，籽晶层32采用物理气相沉积法所形成，其可能包括直流电溅镀(DC sputter)、射频溅镀(RF sputter)、偏压溅镀(bias sputter)、磁化溅镀(magnetron sputter)或类似方法。其所使用的个别靶材可包括期望的如铜或钌的基础材料以及合金化材料。或者，籽晶层32可通过众多化学气相沉积法中之一所形成，或者采用包括基础金属材料以及合金化材料的离子电镀溶液的无电电镀方式所形成。
接着，如图5所述，于开口26的剩余部分中填入铜材料34。于优选实施例中，铜34采用电镀方式形成，其是将具有如图4所示的结构的晶片浸入于包括离子化的铜一电镀溶液中所形成。在此虽标示为铜材料34，其也可为包括合金化材料的铜合金。同样地，合金化材料优选地具有相对于铜的一高溶解率，且所得到的铜材料34优选地具有一低电阻率。如此，合金化材料优选地可选自由钯、金、银、铝、铌、铬、硼、钛、铟、锰及上述材料的组合所组成的族群。合金化材料的重量百分比优选地介于0.1％～10％，且更佳地介于0.25％～1％。实验数据显示了具有这些范围的合金化材料对于所得到的内连结构的可靠度具有优良的改善结果，且不会显著地增加所得到的铜导线的电阻率。
接着，请参照图6，接着施行一化学机械研磨程序以移除位于低介电常数介电层20上的多余铜材料34、籽晶层32以及阻障层30，于开口26内留下铜导线36以及个别籽晶层32以及阻障层30的下方部(underlying portions)。阻障层30以及籽晶层32的剩余部分以下分别称为阻障层38以及籽晶层39。熟悉此技术领域的技术人员可以理解当籽晶层39以及铜导线36形成相同材料时，其间便不容易产生区别。如此特别真实由于后续的热预算问题，其将造成其间的内部扩散问题。然而，当掺杂有不同的合金化材料及/或具有不同的重量百分比时，纵使于内部扩散情形发生后，于掺杂有合金化材料之处的各合金化材料的重量百分比仍相对为高。
于前述的实施例中，铜导线36以及籽晶层39都包括有合金化材料。或者，铜导线36以及籽晶层39之一可包括有合金化材料，而另一膜层则大体包括未经掺杂的纯基础金属材料(铜/钌)。
接着施行一前处理程序(pretreatment，未显示)以处理铜导线36以及籽晶层39的表面。于优选实施例中，此预先处理程序包括如硅甲烷(silane，SiH4)的含硅气体(silicon-containing gas)或如锗甲烷(GeH4)的含锗气体(germanium-containing gas)。此前处理程序优选地为于温度介于150～350℃的一热前处理程序。优选地，于此热前处理程序中不使用任何的等离子体。于一实施例中，上述热前处理程序使用包括硅甲烷与氨气的工艺气体。于其他实施例中，则使用的工艺气体包括硅甲烷以及选自于由氢气、氮气及上述气体的组合所组成族群的一气体。于另一实施例中，此前处理程序包括两个工艺步骤，于第一工艺步骤内采用包括硅甲烷的工艺气体。此外，于第一工艺步骤内也可采用氨气或包括氢气与氮气的一混合气体。于第二工艺步骤中所使用的工艺气体则包括锗甲烷。同样地，于第二工艺步骤中也可使用包括氨气、氮气、氢气或包括氢气与氮气的混合气体的工艺气体。值得注意的是，上述第一与第二工艺步骤的施行顺序优选地不能颠倒或者不能同时施行。其理由在于锗与基础金属材料的合金化过程中较为活泼。故当第二工艺步骤与第一工艺步骤同时施行或早于第一步骤施行，由于基础金属材料早已与锗相互键结，硅将不会沉积并与基础金属材料合金化。于又一实施例中，工艺气体则包括锗甲烷。其也可包括氨气、氮气、氢气以及包括氮气与氢气的混合气体。
图7绘示了蚀刻停止层42的形成。蚀刻停止层42由介电材料所形成，其优选地具有高于3.5的一介电常数，且包括如氮化硅、氮化碳、氮化碳氮、氧化碳硅、CHx、COyHx及上述材料的组合物等材料。
于上述前处理程序中，于工艺气体内的硅及/或锗沉积于铜导线36与籽晶层39的表面并与之合金化。于图6内沉积的硅及/或锗绘示为膜层37，虽然于沉积时合金化同时完成，故可能或不可能发现有未合金化的硅及/或锗的膜层。于后续工艺步骤中，接着施行后续的热回火程序，其优选地于介于250℃-450℃下的温度下施行以更加加速合金化的形成。后续的热回火可来自于后续的金属线后回火(back end of line，BEOL)工艺步骤，例如为于其上的低介电常数介电层形成后再施行。或者，也可通过一额外的一独立热回火程序所达成。由于热预算的考虑，于籽晶层39及/或铜导线39内的合金化材料倾向于扩散至介于铜导线36(以及籽晶层39)及上方的蚀刻停止层42之间的介面区44(请参照图7)且为该区内材料所牵绊。合金化材料可接着与铜及硅/锗产生合金化。如此，介面区44较铜导线36内的邻近区域具有较高的合金化材料重量百分比。此外，既使当于籽晶层32沉积时仅籽晶层32(而非于图5内的铜材料34)掺杂有合金化材料，于介面区44内的合金化材料百分比也可能高于籽晶层32内的合金化材料百分比。介面区44可具有一厚度介于约20-30埃的厚度。
由于介面区44内的较高浓度的合金化材料，于介面区44内便形成有二元(dual-phase)合金或三元(ternary-phase)合金，其中二元或三元合金包括合金化材料及至少硅与锗其中之一。于包括铝的合金化材料情形中，视预先处理内所用的工艺气体，所得到的二元合金可包括硅化铝(AlSi)或锗化铝(AlGe)。三相合金则包括铝硅锗合金(AlSiGe)。此外，介面区包括硅化铜(CuSi)、锗化铜(CuGe)及/或铜硅锗(CuSiGe)合金。
本发明的实施例对于电致迁移具有优选的抵抗能力，其抵抗能力可为合金化介面层44所贡献的表现结果。图8显示了通过比较数组由不同方式形成的试样的实验结果，其中试样的累计故障率(cumulative failtures)显示为时间的函数。试样1包括纯铜籽晶层且未经任何前处理程序处理，而其结果显示为◆。试样2包括经与铝合金化的铜籽晶层，且未经任何前处理程序处理。试样2的结果显示为▲。试样3包括经与铝合金化的铜籽晶层，并经过硅甲烷与氨气的前处理程序处理。试样3的结果显示为●。试样4包括经与铝合金化的铜籽晶层，并经过硅甲烷与氢气的前处理程序处理。试样4的结果显示为■。试样5包括经与铝合金化的铜籽晶层，并经过硅甲烷的前处理程序处理，并接着采用锗甲烷的前处理程序处理。试样5的结果系显示为◇。
图9绘示了上述试样的T50表现值(当50％的试样故障时的加速测试时间)。可观察到试样2(具有铝掺杂的籽晶层)较采用纯铜材料的籽晶层(试样1)具有显著为大的T50值，即使没有施行前处理程序。而于施行前处理程序之后，试样3、4及5的T50值可较试样2更显著地获得改善，进而导致于一综效(synergy effect)。举例来说，试样5的T50值为试样1的T50值的20倍之多。当任何的铜层34与籽晶层32内不具有任何合金化材料掺杂于其内(请参照图5)，但仍通过硅甲烷以及后续的锗甲烷前处理之后，试样6的T50值约为试样1的T50值的三倍。由于综效，具有合金化材料且结合有前处理程序的试样的可靠度(相较于试样1，具有超过20倍的T50值的增加量)较具有单独的合金化材料而未经前处理程序处理的试样(相较于试样1具有5.6倍T50值的增加量)具有显著地改善，或者较经前处理程序处理过但不具有合金化材料的试样(相较于试样1具有约三倍T50值增加)具有显著地改善。
更多的实验数据也显示了当铜导线36及/或籽晶层39内的合金化材料的重量百分比介于0.25％～1％时，将具有显著的电致迁移的抵抗能力并不会造成铜导线电阻率的增加。然而，更增加合金化材料的重量百分比，铜导线内的电阻率则将增至不可接受的数值。于图8与图9所示的实验结果中，铝籽晶层(如果有添加的话)的合金化材料的重量百分比约为0.5％。
本发明的实施例具有多个优点特征。第一，所得到的内连结构的可靠度以及其T50值可更为增加。第二，相较于公知铜与蚀刻停止层的结合程度，介于介面区44(图7)以及蚀刻停止层42间的结合程度也获得改善，且因而较少发生膜层脱附情形。第三，本发明的实施例的制造成本不高。虽然由于经掺杂的铜导线的电阻率增加造成所得到的内连结构的阻容延迟会稍微增加，然而上述电阻率的增加量仍处于可接受的程度。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何熟悉此技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围应当视后附的权利要求书所限定的范围为准。

Claims (20)

1.一种集成电路结构的形成方法，包括：
提供一半导体基板；
形成一介电层于该半导体基板上；
于该介电层内形成一开口；
形成一籽晶层于该开口内；
形成一铜导线于该籽晶层上，其中至少该籽晶层与该铜导线之一包括一合金化材料；以及
形成一蚀刻停止层于该铜导线之上。
2.如权利要求1所述的集成电路结构的形成方法，还包括：
于形成该蚀刻停止层之前，于该铜导线的一顶面施行一前处理程序，该前处理程序采用包括硅或锗的工艺气体。
3.如权利要求2所述的集成电路结构的形成方法，其中该工艺气体包括硅甲烷以及氨气或包括硅甲烷以及选自于实质上由氢、氮及其组合物所组成族群的一气体。
4.如权利要求2所述的集成电路结构的形成方法，其中该工艺气体包括硅甲烷，且于采用该硅甲烷施行该前处理程序之后还包括采用锗甲烷施行另一前处理程序的一步骤。
5.如权利要求1所述的集成电路结构的形成方法，其中于形成该籽晶层的步骤中该籽晶层掺杂有该合金化材料，而于形成该铜线的步骤中该铜导线掺杂有该合金化材料。
6.如权利要求1所述的集成电路结构的形成方法，其中于形成该铜线的步骤中该铜导线掺杂有该合金化材料，而于形成该籽晶层的步骤中该籽晶层并未掺杂有该合金化材料。
7.如权利要求1所述的集成电路结构的形成方法，其中至少该籽晶层与该铜导线之一内所具有的该合金化材料具有介于0.1％～10％的重量百分比。
8.如权利要求1所述的集成电路结构的形成方法，其中该合金化材料选自于实质上由钯、金、银、铝、铌、铬、硼、钛、铟、锰及其组合物所组成的族群。
9.一种集成电路结构的形成方法，包括：
提供一半导体基板：
形成一介电层于该半导体基板上；
于该介电层内形成一开口；
形成一阻障层，该阻障层的一部位于该开口内；
形成一籽晶层于阻障层上，其中该籽晶层包括合金材料；
填入一铜材料于该开口内及该籽晶层上；
施行一平坦化程序以移除高出该介电层的多余该铜材料、该籽晶层以及该阻障层，其中于该开口内的该铜材料的一剩余部形成一铜导线；
对该铜线的一顶面施行一前处理程序，该前处理程序采用选自实质上由硅甲烷与锗甲烷所组成族群的一工艺气体；以及
形成一蚀刻停止层于该铜导线之上并与该铜导线相邻。
10.如权利要求9所述的集成电路结构的形成方法，其中于填入该铜材料的该步骤中，于该铜材料内掺杂一额外的合金化材料。
11.如权利要求9所述的集成电路结构的形成方法，其中该工艺气体包括硅甲烷，且于采用该硅甲烷之前处理程序施行后，还采用锗甲烷施行另一前处理程序。
12.如权利要求9所述的集成电路结构的形成方法，还包括于形成该蚀刻停止层后，于介于约250℃～450℃的温度下施行一热处理程序。
13.一种集成电路结构的形成方法，包括：
提供一半导体基板；
形成一介电层于该半导体基板上；
于该介电层内形成一开口；
形成一阻障层，该阻障层的一部位于该开口内；
形成一籽晶层于阻障层上；
填入一铜材料于该开口内及该籽晶层上，其中至少该籽晶层以及填入于该开口内的该铜材料之一包括一合金化材料；
施行一平坦化程序以移除高于该介电层的多余该铜材料、该籽晶层以及该阻障层，其中于该开口内的该铜材料的剩余部形成一铜导线；
采用硅甲烷对该铜导线的一顶面施行一第一前处理程序；以及
于该第一前处理程序之后，采用锗甲烷对该铜导线的该顶面施行一第二前处理程序。
14.如权利要求13所述的集成电路结构的形成方法，其中该第一前处理程序与第二前处理程序不使用等离子体。
15.一种集成电路结构，包括：
一半导体基板；
一介电层，位于该半导体基板上；
一开口，位于该介电层内；
一铜导线，填入于该开口；
一介电层，位于该铜导线上；以及
一介面区，位于该铜线与该介电层之间且紧邻该铜导线与该介电层，其中该介面区包括一合金，该合金包括非铜的合金化材料以及选自于实质上由硅、锗或其组合物所组成族群的一元素。
16.如权利要求15所述的集成电路结构，其中介面区包括该非铜的合金化材料的该合金、硅及锗。
17.如权利要求15所述的集成电路结构，其中于该介面区内的该非铜的合金化材料的重量百分比较该铜导线内的该非铜的合金化材料的重量百分比为大。
18.如权利要求15所述的集成电路结构，其中还包括一籽晶层，位于该铜导线之下，其中于该籽晶层内的该非铜的合金化材料的重量百分比较位于该铜导线内的该非铜的合金化材料的重量百分比为大。
19.如权利要求18所述的集成电路结构，其中于该介面区内该非铜的合金化材料的重量百分比较位于该籽晶层内的该非铜的合金化材料的重量百分比为大。
20.一种集成电路结构，包括：
一半导体基板；
一介电层，位于该半导体基板上；
一开口，位于该介电层内；
一籽晶层，位于该开口内及该介电层上；
一铜导线，填入于该开口内并位于该籽晶层上，其中于该籽晶层的一非铜的合金化材料具有一第一重量百分比大于位于该铜导线内的一非铜的合金化材料的一第二百分比；
一介电层位于该铜导线之上；以及
一介面区，介于该铜导线与该介电层之间且紧邻该铜导线与该介电层，其中该介面区包括一合金，该合金包括一非铜的合金化材料以及选自于实质上由硅、锗或其组合物所组成族群的一元素。
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