TWI374501B - Integrated circuit structures and methods for forming the same - Google Patents

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TWI374501B
TWI374501B TW097109300A TW97109300A TWI374501B TW I374501 B TWI374501 B TW I374501B TW 097109300 A TW097109300 A TW 097109300A TW 97109300 A TW97109300 A TW 97109300A TW I374501 B TWI374501 B TW I374501B
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Yung Cheng Lu
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Taiwan Semiconductor Mfg
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1374501 九、發明說明： 【發明所屬之技術領域】 本發明係關於積體電路，且特別是關於内連結構 (interconnect structures)之結構及其形成方法，且更特別 地是關於内連結構之可靠度（reliability)的改善方法。 【先前技術】 鑲嵌（damascene)製程為目前製備金屬導線（metai lines)與介層物（vias)常見方法之一。一般而言，上述方法 係於一介電層内形成一開口 ’而上述介電層則垂直地分 隔了金屬膜層。上述開口通常採用傳統微影與蝕刻技術 所形成。於開口形成後，接著於上述開口内填入如銅或 銅合金之材料。接著藉由化學機械研磨法（CMP)除去高於 上述介電層表面之多餘銅或銅合金材料。剩餘之鋼或銅 合金材料便形成了介層物及/或金屬導線。 基於其低電阻值表現，因此於内連結構内較佳地應 用銅材料。然而，當内連結構之型態持續縮減而其電流 密度持續增加時，銅材料之應用仍遭遇了電致變遷 (electro-migration，EM)與應力變遷（stress migration，SM) 等可靠度問題。 請參照第1圖，其繪示了於形成一習知内連結構時 之中間結構的剖面情形。在此，鋼導線4係形成於低介 電常數介電層2之内。蝕刻停止層6係形成於銅導線4 之頂面以及低介電常數介電層2之上。 0503-A33420TWF/shawnchang 5 1374501 靠連結構所料Μ敎—即為可 罪度問其結果可藉由時依性 α dielectric breakdown，TDDB)測試所日貝 lme ePendem 電崩溃係關於内連結構内二 ===性介 的電致變遷情形造成了銅原子自部分之内 結構之阻容延_—增加，連 :路情形。當積體電路形成採用先進製程時，例如= :米或32奈米以下之製程時’上述問題將特別嚴重。因 ，於如此微小結構之中，位於銅與其下方之姓刻停止 面將使得内連結構對於電致變遷表現出不 目前已見有多種方法以降低電致變遷情形。此些方 法，如包括形成金屬上蓋物於銅導線之上，而上述金屬 上蓋物通常藉由CoWP所形成。而此些方法通常仍具有 春部分缺點，例如騎加製造成本n便需要改善内 連結構對於電致變遷之抵抗能力之其他方法。 【發明内容】 有鑑於此，本發明提供了積體電路結構及其形成方 法。 依據一實施例，本發明之積體電路結構之形成方 法，包括： 提供一半導體基板；形成一介電層於該半導體基板 〇503>A33420TWF/shawnchang 6 1374501 开）成一晶種層於該開口 /、中至少該晶種層與 ，以及形成一蝕刻停止 上’於該介電層内形成一開口； 内；形成一鋼導線於該晶種層上 該銅導線之一包括一合金化材料 層於該銅導線之上。 依據另一實施例 法，包括： ，本發明之積體電路結 構之形成方 上·料人ί 彡成—介電層於該半導體基板 #上，於該，|電層内形成一開口；形成一阻障層，該阻障 層之-部位於該開口内；形成—晶種層於阻障層上，其 中該晶種層包括合金材料；填人—銅材料於該開口内及 該晶種層上；施行—平坦化程序以移除高出該介電層之 多餘該銅材料、該晶種層以及該阻障層，其中於該二口 内之該銅材料之一剩餘部形成一銅導線；對該銅二一 頂面施行一前處理程序，該前處理程序採用選自實質上 由石夕曱烧與錯曱賴組成族群之—製程氣體；以及形成 • 一蝕刻停止層於該銅導線之上並與相鄰該銅導線。 依據又一實施例，本發明之積體電路結構之形成方 法，包括： 提供一半導體基板；形成一介電層於該 上；於該介電層内形成一開口；形成一阻障層，該2障 層之一部位於該開口内；形成一晶種層於阻障層上；填 入一銅材料於該開口内及該晶種層上，其中至^該晶種 層以及填入於該開口内之該銅材料之一包括一合金化材 料；施行一平坦化程序以移除高於該介電層之多餘該銅 〇503-A33420TWF/shawnchang 7 1374501 材料、該晶種層以及該阻障層，其中於該開口内之該銅 材料之剩餘部形成一銅導線；採用矽曱烷對該銅導=之 一頂面施行一第一前處理程序；以及於該第一前處理程 序之後，採用鍺曱烷對該銅導線之該頂面施行一第二前 處理程序。 依據另一實施例，本發明之積體電路結構，包括： 一半導體基板，一介電層，位於該半導體基板 •上；一開口，位於該介電層内；一銅導線，填入於該開 口； 一介電層，位於該鋼導線上；以及一介面區，位於 該銅線與該介電層之間且緊鄰該銅導線與該介電層，其 中該介面區包括一合金，該合金包括非銅之合金化材料 以及選自於貫質上由矽、鍺或其組合物所組成族群之'一 元素。 依據又一實施例，本發明之積體電路結構，包括： 一半導體基板；一介電層，位於該半導體基板上； 鲁一開口，位於該介電層内，一晶種層，位於該開口内及 該介電層上；一銅導線，填入於該開口内並位於該晶種 層上’其中於該日日種層之一非銅之合金化材料罝有一第 一重量百分比大於位於該銅導線内之一非銅之合金化材 料之一第二百分比；一介電層位於該銅導線之上；以及 一介面區，介於該銅導線與該介電層之間且且緊鄰該銅 導線與該介電層’其中該介面區包括一合金，該合金包 括一非銅之合金化材料以及選自於實質上由石夕、錯或其 組合物所組成族群之一元素。 0503-A33420TWF/shawnchang 8 為了讓本發明之上述和其他目的、特徵、和優點能 更月顯易懂，下文特舉一較佳實施例，並配合所附圖示， 作詳細說明如下： 【實施方式】 本發明提供了具有合金化材料（alloying materials)之 =導線之内連結構及其製造方法。於以下圖式中，分別 φ繪不了依據本發明一實施例的製造過程之申間階段。藉 由此些圖式而繪示本發明之實施例，其中相似之標號係 代表相同之元件。 第2圖繪示了形成於介電層20内之開口 26,介電層 2〇係形成於一基礎結構18之上。在此，基礎結構18可 包括一半導體基板，在此標示為18]以及其上方膜層 Ik ’上方膜層182例如為蝕刻停止層（ESL)、層間介電層 (ILD)以及金屬層間介電層（IMD，未顯示）。半導體基板 • 可為一單晶半導體基板或一化合物半導體基板。例如 電晶體之主動元件（未顯示）可形成於半導體基板之 上開口 26可為用於形成一金屬導線之一溝槽。於一實 知例中’介電層20具有-低介電常數(k值），其較佳地 >、於3.5故於下文中將介電| 2〇稱呼為低介電常數 (low-k)介電層20。較佳地，低介電常數介電層2〇具有少 於2.8之一介電常數，因而亦可稱呼為極低介電常數 (extra low-k’ELK)介電層。低介電常數介電層2〇可包括 常用之材料，例如含碳之介電材料，且可更包括含氮、 0503-A33420TWF/shawnchang 9 1374501 • 氫、氧及上述元素之組合。於低介電常數介電材料層20 内亦可存在有孔洞結構(porous structure)以降低其介電常 數值。 第3圖繪示了（擴散）阻障層30之形成。阻障層30較 佳地包括鈦、氮化欽、组、氮化组或其他材料，其可採 用物理氣相沈積法或者化學氣相沈積法所形成。阻障層 30之厚度可介於20埃至200埃。然而，熟悉此技藝者可 φ 以理解於本文中之上述尺寸係與其所應用形成積體電路 之技術有關，且將隨著所形成技術之尺寸縮減而減少。 第4圖繪示了晶種層32之形成。晶種層32係由一 基礎金屬材料與合金化材料（alloying materials)合金化後 所形成。較佳地，於晶種層32内之基礎金屬材料具有高 於90%之百分比。基礎金屬材料較佳地為銅，雖然其亦 可為釕或其他可應用之材料。合金化材料之選擇係與其 於應用之基礎金屬材料内之溶解率有關，其較佳地需具 ^ 有較高之溶解率。此外，所得到之合金亦較佳地具有一 低電阻率。基於上述兩條件，於晶種層32内之合金化村 料可選自由4ε、金、銀、銘、銳、絡、棚、欽、銦、猛 及上述材料之組合所組成之族群。於晶種層内之合金化 材料較佳地具有介於0.1%~10%(重量百分比）之一百分 比，且更佳地介於0.25%〜1%。晶種層32之厚度Τ較佳 地介於20埃〜300埃，亦可使用較大或較少之厚度。值得 注意的是，於晶種層32内合金化材料的重量百分比的增 加雖可提升内連結構之可靠度表現。然而，過量之合金 0503-A33420TWF/shawnchang 10 1374501 • 化材料亦將負面地造成内連結構之電阻率（resistivity)的 顯著增加。因此合金化材料之添加量的決定需兼顧可靠 度與電阻率等眾多要求。 較佳地，晶種層32採用物理氣相沈積法所形成，其 可能包括直流電滅鐘（DC sputter)、射頻藏鐘（RF sputter)、偏壓藏鐘（bias sputter)、磁化減:鐘（magnetron sputter)或類似方法。其所使用之個別乾材可包括期望之 | 如銅或釕之基礎材料以及合金化材料。或者，晶種層32 可藉由眾多化學氣相沈積法中之一所形成，或者採用包 括基礎金屬材料以及合金化材料之離子電鍍溶液之無電 電鍍方式所形成。 接著，如第5圖所述，於開口 26之剩餘部分中填入 銅材料34。於較佳實施例中，銅34係採用電鍍方式形成， 其係將具有如第4圖所示之結構之晶圓係浸入於包括離 子化之銅一電鐘溶液中所形成。在此雖標示為銅材料 鲁 34，其亦可為包括合金化材料之銅合金。同樣地，合金 化材料較佳地具有相對於銅之一高溶解率，且所得到之 銅材料34較佳地具有一低電阻率。如此，合金化材料較 佳地可選自由#巴、金、銀、銘、銳、絡、棚、欽、銦、 錳及上述材料之組合所組成之族群。合金化材料之重量 百分比較佳地介於 0.1%〜10%，且更佳地介於 0.25%〜1%。實驗數據顯示了具有此些範圍之合金化材料 之對於所得到之内連結構之可靠度具有優良之改善結 果，且不會顯著地增加所得到之銅導線之電阻率。 0503-A33420TWF/shawnchang 11 1374501
接著，請參照第6圖，接著施行一化學機械研磨程 序以移除位於低介電常數介電層20上之多餘銅材料34、 晶種層32以及阻障詹3〇,於開口 26内留下銅導線36以 及各別晶種詹32以及P且障層30之下方部（Underlying portions)。阻障層30以及晶種層32之剩餘部分以下分別 稱為阻障層38以及晶種層39。熟悉此技藝者可以理解當 晶種層39以及銅導線36係形成相同材料時’其間便不 容易產生區別。如此特別真實由於後續之熱預算問題， 其將造成其間之内部擴散問題。然而，當摻雜有不同之 合金化材料及/或具有不同之重量百分比時，縱使於内部 擴散情形發生後，於摻雜有合金化材料之處之各合金化 材料之重量百分比仍相對為高。 於前述之實施例中，銅導線36以及晶種層39皆包 括有合金化材料》或#，銅導線36以及晶種層39之一 可包括有合金化材料，而另一膜層則大體包括未經摻雜 之純基礎金屬材料（銅/釕）° 接著施行一前處理程序（Pretreatment，未顯示）以處 理銅導線36以及晶種層39之表面。於較佳實施例中， 此預先處理程序包括如矽甲烷（silane，SilLO之含矽氣體 (silicon-containing gas)或如鍺甲烷（GeH4)之含錯氣體 (germanium-containing gas)。此前處理程序較佳地為於、、田 度介於150〜350°C之一熱前處理程序。較佳地， 前處理程序中不使用任何之電漿。於一實施例中，上^ 熱前處理程序使用包括矽曱烷與氨氣之製程氣體。於# 0503-A33420TWF/shawnchang 12 他實施例中’則使用之製
由氫氣、氮氣及上述氣甲燒以及選自於 於另一實施例中，此‘卢，、· 5所組成族群之一氣體。 第-製程步帮内採用包括：：序包括兩個製程步驟，於 第-製程步驟内亦可採々貌之製程氣體。此外，於 合氣體。於第二製程步驟氣與氮氣之-混 T烷。同樣地，於第二製】5程氣體則包括鍺 氮氣、氫氣哎包括, 亦可使用包括氨氣、 值得注意的是氣之混合氣體之製程氣避。 佳地不能顛倒或二順序較 與第-製程步驟同時施行或==二第:製:步驟 金屬材料合金化會沈積並與基礎
甲烧。其亦可包括j'rr氣體則包括錯 氣之混合氣體。乳、風氣以及包括氮氣與氫 儀由：停止層42之形成。崎止層 ’、’丨 料所形成，其較佳地具有高於3,5之一介電當 =，且包括如氮切、氮化碳、氮化碳氮、氧化碳石夕、 X、COyHx及上述材料之組合物等材料。 於上述前處理程序中，於製程氣體内之石夕及/或錯係 沈積於銅導線36與晶種層39之表面並與之合金化。於 第6圖内沈積之矽及/或鍺係繪示為膜層37，雖然於沈積 時合金化同時完成，故可能或不可能發現有未合金化之 〇503-A33420TWF/shawnchang 13 1374501 - 矽及/或鍺之膜層。於後續製程步驟中，接著施行後續之 熱回火程序，其較佳地於介於250°C -450°C下之溫度下 施行以更加速合金化的形成。後續之熱回火可來自於後 續之金屬線後回火（back end of line，BEOL)製程步驟， 例如為於其上之低介電常數介電層形成後再施行。或 者，亦可藉由一額外之一獨立熱回火程序所達成。由於 熱預算的考量，於晶種層39及/或銅導線39内之合金化 $ 材料傾向於擴散至介於銅導線36(以及晶種層39)及上方 之蝕刻停止層42之間的介面區44(請參照第7圖）且為該 區内材料所牵鮮。合金化材料可接著與銅及矽/鍺產生合 金化。如此，介面區44較銅導線36内之鄰近區域具有 較高之合金化材料重量百分比。此外，既使當於晶種層 32沈積時僅晶種層32(而非於第5圖内之銅材料34)摻雜 有合金化材料，於介面區44内之合金化材料百分比亦可 能高於晶種層32内之合金化材料百分比。介面區44可 φ 具有一厚度介於約20-30埃之厚度。 由於介面區44内之較高濃度之合金化材料，於介面 區 44 内便形成有二元（dual-phase)合金或三元 (ternary-phase)合金，其中二元或三元合金包括合金化材 料及至少矽與鍺其中之一。於包括鋁之合金化材料情形 中，視預先處理内所用之製程氣體，所得到之二元合金 可包括石夕化铭（AlSi)或鍺化铭（AlGe)。三相合金則包括I呂 秒錯合金（AlSiGe)。此外，介面區包括石夕化銅（CuSi)、錯 化銅（CuGe)及/或銅矽鍺（CuSiGe)合金。 0503-A33420TWF/shawnchang 14 1374501 - 本發明之實施例對於電致變遷具有較佳之抵抗能 力，其抵抗能力可為合金化介面層44所貢獻之表現結 果。第8圖顯示了經由比較數組由不同方式形成之試樣 之實驗結果，其中試樣之累計故障率（cumulative failtures) 係顯示為時間之函數。試樣1包括純銅晶種層且未經任 何前處理程序處理，而其結果顯示為♦。試樣2包括經 與鋁合金化之銅晶種層，且未經任何前處理程序處理。 I 試樣2之結果顯示為▲。試樣3包括經與鋁合金化之銅 晶種層，並經過矽甲烷與氨氣之前處理程序處理。試樣3 之結果顯示為#。試樣4包括經與銘合金化之銅晶種層，.. 並經過矽甲烷與氫氣之前處理程序處理。試樣4之結果 顯示為。試樣5包括經與鋁合金化之銅晶種層，並經 過矽曱烷之前處理程序處理，並接著採用鍺曱烷之前處 理程序處理。試樣5之結果係顯示為〇。 第9圖繪示了上述試樣之T50表現值（當50%之試樣 φ 故障時之加速測試時間）。可觀察到試樣2(具有鋁摻雜之 晶種層）較採用純銅材料之晶種層（試樣1)具有顯著為大 之T50值，即使沒有施行前處理程序。而於施行前處理 程序之後，試樣3、4及5之T50值可較試樣2更顯著地 獲得改善，進並導致於一综效（synergy effect)。舉例來 說，試樣5之T50值為試樣1之T50值之20倍之多。當 任何之銅層34與晶種層32内不具有任何合金化材料摻 雜於其内（請參照第5圖），但仍經由矽曱烷以及後續之鍺 甲烷前處理之後，試樣6之T50值約為試樣1之T50值 0503-A33420TWF/shawnchang 15 1374501 * 之三倍。由於綜效，具有合金化材料且結合有前處理程 序之試樣的可靠度（相較於試樣1，具有超過20倍之T50 值的增加量）較具有單獨之合金化材料而未經前處理程序 處理之試樣（相較於試樣1具有5.6倍T50值的增加量） 具有顯著地改善，或者較是經前處理程序處理過但不具 有合金化材料之試樣（相較於試樣1具有約三倍T50值增 加）具有顯著地改善。 ^ 更多之實驗數據亦顯示了當銅導線36及/或晶種層 39内之合金化材料的重量百分比介於0.25%〜1%時，將 具有顯著之電致變遷的抵抗能力並不會造成銅導線電阻 率的增加。然而，更增加合金化材料之重量百分比，銅 導線内之電阻率則將增至不可接受之數值。於第8圖與 第9圖所示之實驗結果中，鋁晶種層（如果有添加的話） 之合金化材料之重量百分比約為0.5%。 本發明之實施例具有數個優點特徵。第一，所得到 φ 之内連結構之可靠度以及其T50值可更為增加。第二， 相較於習知銅與钱刻停止層之結合程度，介於介面區 44(第7圖）以及蝕刻停止層42間之結合程度亦獲得改 善，且因而較少發生膜層脫附情形。第三，本發明之實 施例之製造成本不高。雖然由於經摻雜之銅導線的電阻 率增加造成所得到之内連結構之阻容延遲會稍微增加， 然而上述電阻率之增加量仍處於可接受之程度。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之 0503-A33420TWF/shawnchang 16 1.374501 精神和範圍内，當可作各種之更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。
0503-A33420TWF/shawnchang 17 1374501 【圖式簡單說明】 第1圖顯示了具有位於一 一習知内連結構； ^線之一蝕刻停止層的 —圖至弟7圖為一系列剖面圖 明一貫施例之製造情形中的中間過程；*· 第8圖為一圖表，顯示 故障率；以及 了忒樣隨者時間 了依據本發 函數之累計
第9圖顯示了試樣之故障次數。 【主要元件符號說明】 2〜低介電常數介電層； 6〜蝕刻停止層； 18〗〜半導體基板； 20〜低介電常數介電層； 30、38〜阻障層； 34〜銅材料； 37〜沈積之矽及/或鍺； 44〜介面區； 4〜銅導線； 18〜基礎結構； lb〜上方膜層； 26〜開口； 32、39〜晶種層； 36〜銅導線； 42〜蝕刻停止層； T〜晶種層厚度。 0503-A33420TWF/shavmchang

Claims (1)

1374501 第97_0號申請專利範雖正本 .·…十、申锖專利範園： --一~一~一__ 、· 1.一種積體電路結構之形成方法，包括· 提供一半導體基板； 形成一介電層於該半導體基板上； 於該介電層内形成一開口； 形成一晶種層於該開口内；
銅導線於該晶種層上，其中至少該晶種層與 “銅導線之一包括一合金化材料； 於軸導線之—頂面騎—前相程序，該前處理 %序採用包括矽或鍺之製程氣體；以及 开> 成一蝕刻停止層於該銅導線之上。 2.如U利㈣第丨項所述之積體電路結構之形 方法其中该製程氣體包括石夕甲烷《以及氨氣。 ^如中請專利範圍第i項所述之積體電路結構之形 '法，其中该製程氣體包括矽甲烷以及選自於實質上 由氫、氮及其組合物所組成族群之一氣體。 4.如巾請專利範圍第丨項所述之積體電路結構之形 成方法，其中該製程氣體包括矽曱烷，且於採用該矽曱 m 烧施行該前處理程序之後更包括㈣錯甲霞施行另一 處理程序之一步驟。 5·如中請專利範圍帛丨項所述之積體電路結構之形 成：法’其中於形成該晶種層之步驟中該晶種層摻雜有 該合金化㈣’而㈣成賴線之㈣巾該銅導線摻雜 有該合金化材料。 0503-A33420TWF,/shawnchang 19 U/4501 苐9710930()號申請專利範圍修正本 101年4月3日修正替換頁 成方專利範圍第1項所述之積體^ 該合金化射ΓΓ成⑽線之步驟中該料線係摻雜有 未摻雜有該合金化ΓΓ該晶種層之步射該晶種層並 点方 I專利|(1®第1項所述之積體電路結構之形 戚方法，其中該晶種層包括銅。 # 杰古、土如ψ W專御11圍第1項所述之積體電路結構之形 =，其中至少該晶種層與該銅線之一内所具有之該 5金化材料具有介於0.1 %〜10 % —重量百分比。 、、如申。月專利範圍第8項所述之積體電路結構之形 成方法’ *中該重量百分比介於0.25%〜1%。 、〇·如申明專利範圍第1項所述之積體電路結構之形 成方法，其中該合金化材料係選自於實質上由鈀、金、 銀、銘、鈮、鉻、棚、鈦、銦、鐘及其組合物所組成之 族群。 一種積體電路結構之形成方法，包括： 提供一半導體基板； 形成一介電層於該半導體基板上； 於該介電層内形成一開口； 形成一阻障層，該阻障層之一部位於該開口内； 形成一晶種層於阻障層上，其中該晶種層包括合金 材料， 填入一銅材料於該開口内及該晶種層上； 把行一平坦化程序以移除高出該介電層之多餘該銅 0503-A33420TWFI /shawnchang 20 1374501 第97109300號申請專利範圍修正本 101年4月3日修正替換頁 材料、該晶種層以及該阻障層，其中於該 材料之一剩餘部形成一銅導線； 對該銅線之-頂面施行一前處理程序，該前處理程 序採用選自實質上由石夕甲院與鍺甲燒所組成族群之 程氣體；以及 、 形成一飯刻停止層於該銅導線之上並與相鄰該銅導 12·如申凊專利範圍第u項所述之積體電路結構之 形成方*，其中於填入該銅材料之該步驟中 = 料内摻雜一額外之合金化材料。 …銅材 ^ 13.如申請專利範圍第n項所述之積體電路結構之 形成方法’其中該製程氣體包括矽甲烷，且於 曱烷之前處理程序施行後，更採用鍺甲烷 "义 處理程序。 另一珂 14.如申請專利範圍第n項所述之積體電路
^成方法，其中於形成該晶種層時，於該晶種層内°之該 5金化材料具有約0.25%〜1%之重量百分比。 μ 申請專·圍第U項所述之積體電路結構之 形成方法，更包括於形成該蝕刻停止 25代〜物。c之—溫度下施行-熱處理程序。於”於約 ,16.如申請專利範圍第11項所述之積體 形成方法’其中該合金化材料包括鋁。 ^ I7·如申請專利範圍第11項所述之積體 形成方法，其中填入該銅材料於該開口内之 電路結構之 電路結構之 步驟於係大 〇5〇3-A33420TWFl/shawnchang 21 1374501 101年4月3曰修正替換頁 第97109300號申請專利範圍修正本 肢使用無合金化材料推雜於其内之純鋼。 18. —種積體電路結構之形成方法，包括 提供一半導體基板； 形成一介電層於該半導體基板上； 於該介電層内形成一開口； 形成一阻障層，該阻障層之一部位於該開口内； 形成一晶種層於阻障層上；
填入一銅材料於該開口内及該晶種層上，其中至少 該晶種層以及填入於該開口内之該銅材料之一句' 二 金化材料； ° 施行一平坦化程序以移除高於該介電層之多餘★亥 材料、該晶種層以及該阻障層’其中於該開口内之該銅 材料之剩餘部形成一鋼導線； X 。採用矽甲烷對該銅導線之一頂面施行一第—前處理 於該第一前處理程序之後，採用鍺曱烷對 之該頂面施行一第二前處理程序。 ]等踝 ,丨9.如申請專利範圍第18項所述之積體電路結構之 形成方法，其中該合金化材料包括鈀。 20.如申請專利範圍第18項所述之積體 形成方法，其㈣合金化材料包肋。 y 21·如申請專利範圍第18項所述之積體電路結構之 形成方法，其中該第一前處理程序與第二前處理 使用電漿。 〇·> Ajj42〇T\VFl/shawnchang ^74501 ^ 第97109300號申請專利範圍修正本 1〇1年4月3日修正替換頁 ， 22.—種積體電路結構，包括： ---- ； 一半導體基板； 一介電層，位於該半導體基板上； 一開口，位於該介電層内； 一銅導線’填入於該開口； 一介電層，位於該銅導線上；以及 一介面區，位於該銅線與該介電層之間且緊鄰該銅 導線與該介電層’其令該介面區包括-合金，該合金包 括非銅之合金化材料以及選自於實質上由矽、鍺或1組 合物所組成族群之一元素。 23. 如申請專利第22項所述之積體電路結構，其中介 面區包括該非銅之合金化材料之該合金、石夕及鍺Γ 24. 如申請專利第22項所述之積體電路結構，苴中於 ==區内之該非銅之合金化材料之重量百分比較該銅 導線内之該非銅之合金化材料之重量百分比為大。 5.如申叫專利第24項所述之積體電路結構，1中更 種：’位於該銅導線之下’其中於該晶種層内 化材料之重量百分比較位於該銅導線内 ^銅之合金化材料之重量百分比為大。 26•如申請專利第25項所述之積體電路結構，其中於 "亥"面區内該非銅之人 、 晶種―相 非二=r自項所述之積體電路結二 金化材'十仏選自於實質上由鈀 '金、銀、鋁、 〇503-A33420TWFl/shawnchang 23 1374501 第971093GG射請專利範_正本 ⑴1年4月3日修正替換頁 銳釔蝴鈦、銦、鐘及其組合物所組成之族群。 28.—種積體電路結構，包括： 一半導體基板； 一介電層，位於該半導體基板上； 一開口，位於該介電層内； 一晶種層，位於該開口内及該介電層上； 一銅導線，填入於該開口内並位於該晶種層上，其 中於該晶種層之一非銅之合金化材料具有一第一重量； 分比大於位於該銅導線内之一非銅之合金化材料之一 二百分比； ^ 一介電層位於該銅導線之上；以及 ;丨面區，介於該銅導線與該介電層之間且且緊鄰 該銅導線與該介電層，其中該介面區包括—合金，該合 金包括一非銅之合金化材料以及選自於實質上由矽、鍺 或其組合物所組成族群之一元素。 29·如申吻專利第28項所述之積體電路結構，其中該 介面區包括該非銅之合金化材料、矽與鍺。 30.如申巧專利第28項所述之積體電路結構，其中於 該介面區内之該非鋼之合金化材料具有高於該第一重量 百分比與該第二重量百分比之—第三重量百分比。 如申明專利第28項所述之積體電路結構，其中該 非銅之合金化材料係、選自於實f上由把、金、銀、銘、 鈮鉻硼、鈦、銦、錳及其組合物所組成之族群。 0503-A33420TWFl/shawnchang 24
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