WO2004049452A1 - Transistor mit niederohmigem basisanschluss - Google Patents

Transistor mit niederohmigem basisanschluss Download PDF

Info

Publication number
WO2004049452A1
WO2004049452A1 PCT/EP2003/012967 EP0312967W WO2004049452A1 WO 2004049452 A1 WO2004049452 A1 WO 2004049452A1 EP 0312967 W EP0312967 W EP 0312967W WO 2004049452 A1 WO2004049452 A1 WO 2004049452A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
base
dopant source
transistor
dopant
Prior art date
Application number
PCT/EP2003/012967
Other languages
English (en)
French (fr)
Inventor
Hubert Enichlmair
Jochen Kraft
Bernhard Loeffler
Original Assignee
Austriamicrosystems Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems Ag filed Critical Austriamicrosystems Ag
Priority to AU2003292047A priority Critical patent/AU2003292047A1/en
Publication of WO2004049452A1 publication Critical patent/WO2004049452A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Definitions

  • the invention relates to a bipolar transistor with an emitter, a collector and with a base layer divided into an intrinsic and an extrinsic base, and a method for producing the transistor.
  • the object of the present invention is therefore to provide a transistor of the type mentioned at the outset, which has a low-base connection and therefore enables fast switching. Furthermore, a method for producing this transistor is to be specified which is simple and safe to carry out.
  • the transistor according to the invention has an emitter, a collector and a base layer which are extrinsic Base for the base connection and an intrinsic base arranged between the emitter and the collector is divided.
  • the base layer differs in the extrinsic and intrinsic section by the crystal morphology.
  • the intrinsic base is designed as a monocrystalline and in particular epitaxial layer
  • the extrinsic base or the extrinsic section of the base layer has an amorphous or polycrystalline modification.
  • An amorphous or polycrystalline dopant source layer is also arranged below the extrinsic base.
  • the extrinsic section of the base layer is doped higher than the intrinsic one and therefore has an improved conductivity or a lower ohmic resistance.
  • This transistor according to the invention is therefore connected with a low resistance and thus enables short switching tents or a high maximum switching frequency. Since the intrinsic base has a lower doping, the disadvantages associated with a high doping of the intrinsic base are avoided. In particular, this suppresses the tunnel current between a highly doped emitter and the (not here) highly doped " ntrins " base.
  • the relatively high dopant concentration in the extrinsic base stems from the dopant source layer which is arranged below the extrinsic base. By diffusion out of this dopant source layer during the manufacture of the transistor, it is possible to only highly dope the extrinsic base. This type of doping also prevents implant-related crystal defects that are inseparable from other manufacturing processes that require the implantation of dopants in the base layer. A transistor according to the invention has no such defects.
  • the transistor according to the invention is preferably designed as an npn bipolar transistor. This means that the basic layer is p-doped. However, it is also possible to design the transistor according to the invention as a pnp bipolar transistor.
  • the transistor can consist of different semiconductor materials, but preferably of a semiconductor material comprising silicon. This can be pure silicon or a semiconductor material that contains other semiconductors in different proportions. It is possible, for example, that at least one of the emitter, collector and base layer consists of silicon, which contains up to about 30% germanium. Since germanium has a different band gap than silicon, the semiconducting properties can be set to a desired value via the content of the other semiconductor and in particular through the content of germanium. It is also possible for one of the functional transistor layer regions, in particular the collector, to consist of different layers which have different levels of germanium from one another.
  • the method according to the invention for producing a transistor with a low-resistance base connection or with a highly doped extrinsic base provides for a dopant source layer to be initially applied over a large area to a substrate.
  • the dopant source layer can be produced doped in situ or subsequently doped to a desired dopant content by diffusion or implantation.
  • the highest possible dopant content is preferably set, the amount of the dopant which is to produce the subsequent doping in the base layer being set via the thickness of the dopant source layer.
  • the dopant source layer is then structured in such a way that the dopant source layer is removed at least in the region of the intrinsic base, the surface of the substrate being exposed there.
  • the dopant-containing and in particular highly doped area of the dopant source layer In the area that is intended for the later extrinsic base, therefore, there remains a dopant-containing and in particular highly doped area of the dopant source layer.
  • the surface is large, that is, over the remainder the dopant source layer and the actual intrinsic base region in which the surface of the substrate is exposed, a base layer is grown under epitaxial conditions. This leads to the growing semiconductor layer growing at least in the area of the intrinsic base as a monocrystalline (epitaxial) semiconductor layer.
  • the structure of the base layer depends on the structure of the underlying dopant source layer. Since the dopant source layer is preferably an amorphous or polycrystalline
  • Layer is used to grow 'the extrinsic base also preferably polycrystalline or amorphous on.
  • an anal process is carried out by increasing the temperature, so that the dopant diffuses out of the dopant source layer into the section of the base layer arranged above it.
  • An emitter is then produced on the base layer in the area of the intrinsic base.
  • the transistor according to the invention is preferably built on an n-type silicon wafer.
  • the collector can be generated, for example, in the surface of the wafer by diffusion of an appropriate dopant. It is also possible for the collector to have an additional epitaxial
  • the ring-shaped active transistor area surrounded by the insulating oxide structures has a diameter of, for example, 150 to 400 ⁇ , remains free of oxide and forms the collector surface.
  • an insulating layer combination serving as diffusion stop layer and as etching stop layer is applied over the entire surface, which preferably consists of at least two different layers.
  • the insulating layer combination preferably comprises at least one oxide layer and one nitride layer.
  • the dopant source layer is then deposited over the insulating layer combination.
  • a polysilicon layer is preferably used, which is also preferably applied using a CVD process.
  • the layer is produced, for example, in an oven at 550 ° C. in a thickness of 500 to 1000 angstroms.
  • the dopant is preferably introduced into the dopant source layer by implantation.
  • the dopant source layer is preferably doped with boron.
  • the insulating layer combination prevents the
  • the dopant source layer is then removed, at least in the region of the intrinsic base. This can be done under
  • the partial oxide layer of the insulating layer combination functions as an etch stop layer. This oxide layer can also be removed in a wet etching process and the underlying semiconductor surface of the substrate can be exposed in the region of the intrinsic base.
  • the base layer is then grown under epitaxial conditions.
  • a low-temperature PE-CVD (plasma enhanced CVD) process or an LP-CVD (low pessure CVD) process is preferably used, in which at least least in the area above the crystalline substrate, that is to say in the area of the intrinsic base, the base layer can grow in monocrystalline modification.
  • the dopant in particular the boron, diffuses out of the dopant source layer into the overlying section of the base layer at normal pressure under inert conditions, for example in an RTP (Rapid Thermal Processing) system at a temperature of 960 - 1020 ° C and a duration of 5 - 30s , In this way, a highly doped extrinsic base is obtained, while the intrinsic base retains its original doping.
  • RTP Rapid Thermal Processing
  • Known manufacturing processes involve the implantation of dopants, resulting in crystal defects that represent recombination centers and have a negative effect on the performance of the transistor. Since the method according to the invention dispenses with implantation of dopants in the base layer, the crystal defects associated with this known technique are avoided.
  • the emitter is created and defined.
  • a polycrystalline silicon layer is preferably applied as the emitter, preferably in a CVD process. This can be doped in situ, the dopant being introduced into the CVD atmosphere during the deposition process and accordingly being incorporated into the growing layer. Alternatively or additionally, it is also possible to introduce dopant into the emitter layer using an implantation method.
  • the emitter layer which is preferably applied over a large area, is structured such that the emitter is preferably arranged exclusively in the region of the intrinsic base.
  • the distance between the highly doped extrinsic base and the emitter is selected so that on the one hand a low-tube base connection extends across the extrinsic base to
  • Emitter / base transition is possible and on the other hand the tunneling of charge carriers between the highly doped area is restricted to the base layer and the highly doped emitter on a ge ⁇ desired value or lowered below a maximum tolerier ⁇ cash value.
  • FIG. 1 after application of the dopant source layer
  • FIG. 2 after structuring the dopant source layer and the underlying insulating layers
  • FIG. 4 after diffusion out of the dopant source layer
  • FIG. 1 A silicon wafer, for example, serves as substrate S, in the surface of which either a collector is implanted or grown as an epitaxial layer.
  • substrate S in the surface of which either a collector is implanted or grown as an epitaxial layer.
  • an insulating structure is produced which surrounds the active transistor area in a ring. For example, as shown in the figure, an oxide layer OS is created by local oxidation
  • LOCOS LOCOS insulation
  • STI insulation is also possible, which would have the advantage over the LOCOS insulation shown that the substrate surface remains flat and without a step.
  • An insulating double layer IS is now generated over the oxide layer OS and the substrate surface S exposed in the active transistor region, for example a silicon oxide layer and a silicon nitride layer by means of the CVD method.
  • a polysilicon layer with a thickness of approximately 500 to 1000 inflows is deposited as the dopant source layer DQS, for example also in a CVD process.
  • the doping of the dopant source layer DQS can be increased by implantation.
  • both the dopant source layer DQS and the insulating double layer IS are then removed in the region of the intrinsic base IB and the substrate is exposed there.
  • the oxide partial layer of the insulating double layer IS serves as an etch-stop layer, which can be removed in a last step by wet chemical means.
  • an area of the highly doped dopant source layer DQS and the underlying insulating double layer IS remains in the area of the extrinsic base EB.
  • Figure 3 Under epitaxial conditions, a semiconductor layer with a thickness of e.g. 1000 to 1500 Angstroem grew up. According to the morphology of the respective substrate, the base layer grows monocrystalline in the area of the intrinsic base IB, while in the remaining area EB over the dopant source layer DQS it is amorphous or preferably polycrystalline.
  • Figure 3 shows the continuous full-surface base layer, which preferably has approximately uniform layer thickness and is edge-covering.
  • FIG. 4 shows the out-diffusion of dopant from the dopant source layer DQS as the next step.
  • the out-diffusion of the dopant, in particular the boron, from the dopant source layer is indicated by arrows.
  • the base layer BS is only doped in the area of the extrinsic base EB.
  • 5 shows the highly doped region of the base layer, which forms the extrinsic base EB, and now differs in conductivity from the unchanged region of the base layer - the intrinsic base IB.
  • An emitter ES is now generated on the surface of the intrinsic base IB at a suitable distance from the extrinsic base EB. This can be done by applying a highly doped polysilicon layer over the entire surface, which is then structured so that a portion of the originally larger-area layer remains limited to the area of the intrinsic base IB.
  • FIG. 5 shows the transistor thus finished, which now only has to be provided with metallizations.
  • the transistor according to the invention is " separated from adjacent component structures " by the oxide layer OS. - - -
  • the transistor according to the invention is characterized by an intrinsic base that is relatively thin and whose dopant distribution is defined by the epitaxial deposition.
  • the small thickness enables the intrinsic base to be bridged quickly by the charge carriers injected by the emitter and thus short switching times of the transistor.
  • the intrinsic basis is also not broadened by the diffusion of its dopant elements, in particular the boron atoms, into adjacent layer regions of the emitter or collector, as would be expected as a disadvantageous side effect, particularly in the case of a dopant implantation of the entire base layer. Nevertheless, the extrinsic base, which is generated by additional doping of the continuous base layer, enables a low-resistance connection of the intrinsic base and thus of the transistor.
  • the transistor according to the invention also allows sufficient separation of the individual active components without increasing the electrical resistance of the base connection compared to known transistors.
  • the transistor according to the invention is therefore particularly suitable for fast logic circuits and allows a high switching frequency, and therefore a high operating frequency of the logic circuit.

Abstract

Bei einem Transistor mit Emitter, Kollektor und durchgehender, in intrinsische und extrinsische Basis aufgeteilter durchgehender Basisschicht wird vorgeschlagen, den Bereich der extrinsischen Basis (EB) durch höhere Dotierung niederohmig zu gestalten. Dies erfolgt durch Ausdiffusion von Ladungsträgern aus einer Dotierstoffquellschicht (DQS), die im Bereich der extrinsischen Basis unterhalb der epitaktisch aufgewachsenen Basisschicht angeordnet wird. Als Dotierstoffquelle bzw. als Dotierstoffquellschicht wird insbesondere eine Polysiliziumschicht verwendet, die auf den Bereich der extrinsischen Basis beschränkt strukturiert und vorher mittels Implantation hochdotiert wird.

Description

Beschreibung
Transistor mit niederohmigem Basisanschluß
Die Erfindung betrifft einen Bipolar Transistor mit einem Emitter, einem Kollektor und mit einer in eine intrinsische und eine extrinsische Basis aufgeteilte Basisschicht und ein Verfahren zur Herstellung des Transistors.
Aus der Druckschrift "SiGe Bipolar Technology for Mixed Digital and Analog RF Applications", J. Bock et al . "IEEE 2000 sind Transistoren der eingangs genannten Art bekannt, bei denen die Basisschicht einen intrinsischen Abschnitt und einen extrinsischen Abschnitt aufweist, wobei der extrinsische Ab- schnitt einen Basiskontakt mit dem intrinsischen Abschnitt verbindet. Der extrinsische Abschnitt weist dabei eine relativ geringe Bordotierung auf. Dies ergibt als Nachteil einen hohen Widerstand der Basisschicht und führt zu einem Absinken der Leistungsverstärkung bereits bei niedrigeren Frequenzen und damit zu einer effektiven Verlangsamung des Transistors. Zusätzlich bewirkt der höhere Basiszuleitungswiderstand ein höheres Rauschen.
Aufgabe der vorliegenden Erfindung ist es daher, einen Tran- sistor der eingangs genannten Art anzugeben, der einen niede- rohmigen Basisanschluß aufweist und daher ein schnelles Schalten ermöglicht. Des weiteren soll ein Verfahren zur Herstellung dieses Transistors angegeben werden, welches einfach und sicher durchzuführen ist.
Diese Aufgabe wird erfindungsgemäß durch einen Transistor nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sowie ein Verfahren zur Herstellung des Transistors sind weiteren Ansprüchen zu entnehmen.
Der erfindungsgemäße Transistor weist einen Emitter, einen Kollektor und eine Basisschicht auf, die in eine extrinsische Basis für den Basisanschluß und eine zwischen den Emitter und dem Kollektor angeordnete intrinsische Basis aufgeteilt ist. Außer der funktionellen Unterteilung unterscheidet sich die Basisschicht im extrinsischen und im intrinsischen Abschnitt durch die Kristallmorphologie. Während die intrinsische Basis als monokristalline und insbesondere epitaktische Schicht ausgebildet ist, weist die extrinsische Basis bzw. der extrinsische Abschnitt der Basisschicht eine amorphe oder polykristalline Modifikation auf. Unterhalb der extrinsischen Ba- sis ist außerdem eine amorphe oder polykristalline Dotierstoffquellschicht angeordnet. Des weiteren ist der extrinsische Abschnitt der Basisschicht höher dotiert als der intrinsische und weist daher eine verbesserte Leitfähigkeit bzw. einen geringeren Ohmschen Widerstand auf. Dieser erfindungs- gemäße Transistor ist daher niederohmig angeschlossen und ermöglicht so kurze Schaltzelten bzw. eine hohe maximale Schaltfrequenz. Da die intrinsische Basis eine niedrigere Dotierung aufweist, werden die mit einer hohen Dotierung der intrinsischen Basis verbundenen Nachteile vermieden. Insbe- sondere wird dadurch der Tunnelstrom zwischen einem hochdotierten Emitter und der (hier nicht) hochdotierten" ntrins"i- schen Basis unterdrückt .
Die relativ hohe Dotierstoffkonzentration in der extrinsi- sehen Basis rührt von der Dotierstoffquellschicht, die unterhalb der extrinsischen Basis angeordnet ist. Durch Ausdiffusion aus dieser Dotierstoffquellschicht während des Hersteilens des Transistors ist es möglich, ausschließlich die extrinsische Basis hoch zu dotieren. Durch diese Art der Dotie- rung werden außerdem implantationsbedingte Kristalldefekte vermieden, die mit anderen Herstellverfahren, die die Implantation von Dotierstoffen in die Basisschicht erfordern, untrennbar einhergehen. Ein erfindungsgemäßer Transistor weist keine solchen Defekte auf.
Der erfindungsgemäße Transistor ist vorzugsweise als npn Bipolar Transistor ausgebildet. Dies bedeutet, daß die Basis- schicht p-dotiert ist. Möglich ist es jedoch auch, den erfindungsgemäßen Transistor als pnp Bipolar-Transistor auszubilden. Der Transistor kann aus unterschiedlichen Halbleitermaterialien bestehen, vorzugsweise aber aus einem Silizium um- fassenden Halbleitermaterial. Dies kann reines Silizium oder ein Halbleitermaterial sein, welches weitere Halbleiter in unterschiedlichen Anteilen enthält. Möglich ist es beispielsweise, daß zumindest einer aus Emitter, Kollektor und Basisschicht aus Silizium besteht, welches bis ca. 30 % Germanium enthält. Da Germanium eine andere Bandlücke als Silizium aufweist, können die halbleitenden Eigenschaften über den Gehalt des anderen Halbleiters und insbesondere durch den Gehalt an Germanium auf einen gewünschten Wert eingestellt werden. Möglich ist es auch, daß eine der funktionale Transistorschicht- bereiche, insbesondere der Kollektor aus unterschiedlichen Schichten besteht, die voneinander verschiedene Gehalte an Germanium aufweisen.
Das erfindungsgemäße Verfahren zur Herstellung eines Transi- stors mit niederohmigem Basisanschluß bzw. mit hochdotierter extrinsischer Basis sieht vor, auf einem Substrat zunächst großflächig eine Dotierstoffquellschicht aufzubringen. Die Dotierstoffquellschicht kann in situ dotiert erzeugt werden oder nachträglich durch Diffusion oder Implantation bis zu einem gewünschten Dotierstoffgehalt dotiert werden. Vorzugsweise wird ein möglichst hoher Dotierstoffgehalt eingestellt, wobei die Menge des Dotierstoffes, der die spätere Dotierung in der Basisschicht erzeugen soll, über die Dicke der Dotierstoffquellschicht eingestellt wird. Anschließend wird die Do- tierstoffquellschicht so strukturiert, daß die Dotierstoffquellschicht zumindest im Bereich der intrinsischen Basis entfernt wird, wobei dort die Oberfläche des Substrats freigelegt wird. In dem Bereich, der für die spätere extrinsische Basis vorgesehen ist, verbleibt daher ein dotierstoffhaltiger und insbesondere hochdotierter Bereich der Dotierstoffquellschicht. Nach der Strukturierung wird in einem späteren Verfahrensschritt großflächig, also über dem verbliebenen Rest der Dotierstoffquellschicht und dem eigentlichen intrinsischen Basisbereich, in dem die Oberfläche des Substrates freigelegt ist, eine Basisschicht unter epitaktischen Bedingungen aufgewachsen. Dies führt dazu, daß die aufwachsende Halbleiterschicht zumindest im Bereich der intrinsischen Basis als eine monokristalline (epitaktische) Halbleiterschicht aufwächst. Im Bereich der extrinsischen Basis ist die Struktur der Basisschicht von der Struktur der darunterliegenden Dotierstoffquellschicht abhängig. Da als Dotierstoffquell- schicht vorzugsweise eine amorphe oder polykristalline
Schicht verwendet wird, wächst 'die extrinsische Basis vorzugsweise ebenfalls polykristallin oder amorph auf.
Im nächsten Schritt wird durch Erhöhen der Temperatur ein An- nealprozeß durchgeführt, so daß der Dotierstoff aus der Dotierstoffquellschicht in den darüber angeordneten Abschnitt der Basisschicht eindiffundiert. Anschließend wird auf der Basisschicht im Bereich der intrinsischen Basis ein Emitter erzeugt .
Der erfindungsgemäße Transistor wird vorzugsweise auf einem n-leitenden Siliziumwafer aufgebaut. Der Kollektor kann beispielsweise in der Oberfläche des Wafers durch Eindiffusion eines entsprechenden Dotierstoffs erzeugt werden. Möglich ist es auch, für den Kollektor eine zusätzliche epitaktische
Schicht aufwachsen zu lassen, die gegenüber dem Wafer eine beispielsweise geringere Dotierstoffkonzentration aufweist.
Zur Definition der aktiven Transistorfläche im Wafer werden rund um die aktive Transistorfläche oxidische Sperrschichten erzeugt, beispielsweise LOCOS-Schichten oder mit Oxid gefüllte isolierende Gräben (STI = shallow trench isolation) . Die ringförmig von den isolierenden Oxidstrukturen umgebene aktive Transistorfläche weist einen Durchmesser von z.B. 150 bis 400 Ä auf, bleibt frei von Oxid und bildet die Kollektoroberfläche. Anschließend wird ganzflächig eine als Diffusionsstopschicht und als Ätzstopschicht dienende isolierende Schichtkombinati- on aufgebracht, die vorzugsweise aus zumindest zwei unterschiedlichen Schichten besteht. Vorzugsweise umfaßt die isolierende Schichtkombination zumindest eine Oxidschicht, und eine Nitridschicht. Gut geeignet ist beispielsweise eine Doppelschicht aus ca. 10 bis 40nm Siliziumoxid und ca. 30 bis lOOnm Siliziumnitrid, die vorzugsweise in einem CVD-Ver ahren erzeugt wird.
Über der isolierenden Schichtkombination wird anschließend die Dotierstoffquellschicht abgeschieden. Dazu wird vorzugsweise eine Polysiliziumschicht verwendet, die ebenfalls vorzugsweise mit einem CVD-Verfahren aufgebracht wird. Die Schicht wird beispielsweise in einem Ofen bei 550°C in einer Dicke von 500 bis 1000 Angström erzeugt. Vorzugsweise wird der Dotierstoff durch Implantation in die Dotierstoffquellschicht eingebracht. Für einen npn-bipolar-Transistor wird die Dotierstoffquellschicht vorzugsweise mit Bor dotiert. Die isolierende Schichtkombination verhindert ein Eindringen des
Dotierstoffes in die darunterliegenden Halbleiter- bzw. Oxidschichten.
Anschließend wird die Dotierstoffquellschicht zumindest im Bereich der intrinsischen Basis entfernt. Dies kann unter
Verwendung einer fotolithographischen Ätzmaske in einem Plas- maätzverfahren erfolgen. Die Oxidteilschicht der isolierenden Schichtkombination (DoppelSchicht) fungiert dabei als Ätzstopschicht. In einem Naßätzprozeß kann auch diese Oxid- schicht entfernt und die darunterliegende Halbleiteroberfläche des Substrates im Bereich der intrinsischen Basis frei gelegt werden.
Anschließend erfolgt das Aufwachsen der Basisschicht unter epitaktischen Bedingungen. Vorzugsweise wird dabei ein Niedertemperatur PE-CVD (plasma enhanced CVD) Verfahren oder ein LP-CVD- (low pessure CVD) Verfahren eingesetzt, bei dem zumin- dest im Bereich über dem kristallinen Substrat, also im Bereich der intrinsischen Basis die Basisschicht in monokristalliner Modifikation aufwachsen kann.
Die Ausdiffusion des Dotierstoffes, insbesondere des Bors aus der Dotierstoffquellschicht in den darüberllegenden Abschnitt der Basisschicht erfolgt bei Normaldruck unter inerten Bedingungen, beispielsweise in einer RTP (Rapid Thermal Processing) Anlage bei einer Temperatur von 960 - 1020°C und einer Dauer von 5 - 30s. Auf diese Weise erhält man eine hochdotierte extrinsische Basis, während die intrinsische Basis ihre ursprüngliche Dotierung beibehält. Bei bekannten Herstellungsverfahren werden Dotierstoffe implantiert, wobei Kristalldefekte entstehen, die RekombinationsZentren darstellen und die Leistung des Transistors negativ beeinflussen. Da das erfindungsgemäße Verfahren auf eine Implantation von Dotierstoffen in die Basisschicht verzichtet, werden die mit dieser bekannten Technik einhergehenden Kristalldefekte vermieden.
Im letzten Schritt wird der Emitter erzeugt und definiert.
Als Emitter wird vorzugsweise eine polykristalline Siliziumschicht aufgebracht, vorzugsweise in einem CVD-Verfahren. Diese kann in situ dotiert werden, wobei der Dotierstoff während des Abscheidevorgangs in die CVD-Atmosphäre eingebracht und dementsprechend in die aufwachsende Schicht mit eingebaut wird. Möglich ist es auch, alternativ oder zusätzlich Dotierstoff über ein Implantationsverfahren in die Emitterschicht einzubringen.
Abschließend wird die vorzugsweise großflächig aufgebrachte Emitterschicht so strukturiert, daß der Emitter vorzugsweise ausschließlich im Bereich der intrinsischen Basis angeordnet ist. Der Abstand zwischen hochdotierter extrinsischer Basis und dem Emitter wird so gewählt, daß einerseits ein niede- rohmiger Basisanschluß über die extrinsische Basis hin zum
Emitter-/Basisübergang möglich ist und andererseits das Tunneln von Ladungsträgern zwischen dem hochdotierten Bereich der Basisschicht und dem hochdotierten Emitter auf einen ge¬ wünschten Wert beschränkt bzw. unter einen maximal tolerier¬ baren Wert abgesenkt wird.
Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der dazugehörigen Figuren näher erläutert. Die Figuren dienen nur zur Veranschaulichung der Erfindung und sind nicht maßstabsgetreu ausgeführt. Gleiche Teile sind mit glei¬ chen Bezugszeichen bezeichnet. Die Figuren erläutern das Ver- fahren anhand schematischer Querschnitte durch das Substrat während unterschiedlicher Verfahrensstufen:■ -
Figur 1 nach Aufbringen der Dotierstoffquellschicht,
Figur 2 nach Strukturieren der Dotierstoffquellschicht und der darunterliegenden isolierenden Schichten,
Figur 3 nach Aufbringen der Basisschicht,
Figur 4 nach Ausdiffusion aus der Dotierstoffquellschicht,
Figur 5 nach der Herstellung des Emitters
Figur 1: Als Substrat S dient beispielsweise ein Siliziumwa- fer, in dessen Oberfläche entweder ein Kollektor implantiert oder als epitaktische Schicht aufgewachsen ist. Zur Definition der aktiven Fläche des Transistors wird eine isolierende Struktur erzeugt, die die aktive Transistorfläche ringförmig umschließt. Beispielsweise wird dazu, wie in der Figur darge- stellt, eine Oxidschicht OS durch lokale Oxidation
(LOCOS) erzeugt . Möglich ist auch eine STI-Isolierung, die gegenüber der dargestellten LOCOS-Isolierung den Vorteil hätte, daß dabei die Substratoberfläche eben und ohne Stufe bleibt. Über der Oxidschicht OS und der im aktiven Transistorbereich freiliegenden Substratoberfläche S wird nun eine isolierende Doppelschicht IS erzeugt, beispielsweise eine Siliziumoxidschicht und eine Siliziumnitridschicht mittels CVD-Verfahren. Darüber wird schließlich als Dotierstoffquellschicht DQS eine Polysiliziumschicht in einer Dicke von ca. 500 bis 1000 Anström abgeschieden, beispielsweise ebenfalls in einem CVD- Verfahren. Durch Implantation kann die Dotierung der Dotier- stoffquellschicht DQS erhöht werden.
Figur 2 : Mit Hilfe einer fotolithographisch strukturierten Resistmaske wird anschließend im Bereich der intrinsischen Basis IB sowohl die Dotierstoffquellschicht DQS als auch die isolierende Doppelschicht IS entfernt und dort das Substrat freigelegt. Dabei dient die Oxyd-TeilSchicht der isolierenden Doppelschicht IS als Ätz-Stop-Schicht , die in einem letzten Schritt naßchemisch entfernt werden kann. Außerhalb des Bereiches der intrinsischen Basis IB verbleibt im Bereich der extrinsischen Basis EB ein Bereich der hochdotierten Dotierstoffquellschicht DQS und der darunterliegenden isolierenden Doppelschicht IS.
Figur 3: Unter epitaktischen Bedingungen wird anschließend als Basisschicht BS eine Halbleiterschicht in einer Dicke von z.B. 1000 bis 1500 Angstroem aufgewachsen. Entsprechend der Morphologie der jeweiligen Unterlage wächst die Basisschicht im Bereich der intrinsischen Basis IB monokristallin auf, im verbleibenden Bereich EB über der Dotierstoffquellschicht DQS dagegen amorph oder vorzugsweise polykristallin. Figur 3 zeigt die durchgehende ganzflächige Basisschicht, die vorzugsweise annähernd einheitliche Schichtdicke aufweist und kantenbedeckend ist .
Figur 4 zeigt als nächsten Schritt die Ausdiffusion von Dotierstoff aus der Dotierstoffquellschicht DQS. Die Ausdiffusion des Dotierstoffs, insbesondere des Bors aus der Dotierstoffquellschicht ist mit Pfeilen angedeutet. Dabei wird die Basisschicht BS nur im Bereich der extrinsischen Basis EB do- tiert. In Figur 5 ist der hochdotierte Bereich der Basisschicht angedeutet, der die extrinsische Basis EB bildet, und sich nun in der Leitfähigkeit von dem unveränderten Bereich der Basisschicht - der intrinsischen Basis IB - unterscheidet.
Im geeigneten Abstand zur extrinsischen Basis EB wird nun auf der Oberfläche der intrinsischen Basis IB ein Emitter ES erzeugt. Dies kann durch ganzflächiges Aufbringen einer hochdotierten Polysiliziumschicht erfolgen, die anschließend so strukturiert wird, so daß ein auf den Bereich der intrinsischen Basis IB beschränkter Abschnitt der ursprünglich großflächigeren Schicht verbleibt. Figur 5 zeigt den so fertiggestellten Transistor, der nun lediglich noch mit Metallisierungen zu versehen ist .
Es ist klar, daß in einem Substrat S mehrere gleichartige, ähnliche oder gänzlich andere Bauelementstrukturen nebeneinander erzeugt werden können, um insbesondere integrierte Schaltungen zu erzeugen. Im vorliegenden Fall ist der erfin- dungsgemäße Transistor durch die Oxidschicht OS von benachbarten Bauelementstrukturen" getrennt . - - -
Der erfindungsgemäße Transistor zeichnet sich durch eine intrinsische Basis aus, die relativ dünn ist und deren Dotier- Stoffverteilung durch die epitaktische Abscheidung definiert ist. Die geringe Dicke ermöglicht eine schnelle Überbrückung der intrinsischen Basis durch die vom Emitter injizierten Ladungsträger und damit kurze Schaltzeiten des Transistors. Die intrinsische Basis ist auch nicht durch eine Ausdiffusion ih- rer Dotierstoffelemente, insbesondere der Bor-Atome in benachbarte Schichtbereiche von Emitter oder Kollektor verbreitert, wie dies insbesondere bei einer Dotierstoffimplantation der gesamten Basisschicht als nachteilige Begleiterscheinung zu erwarten wäre. Dennoch wird über die extrinsische Basis, die durch zusätzliche Dotierung der durchgehenden Basis- schicht erzeugt wird, ein niederohmiger Anschluß der intrinsischen Basis und damit des Transistors ermöglicht. Der er- findungsgemäße Transistor erlaubt außerdem eine ausreichende Separation der einzelnen aktiven Bestandteile, ohne daß dadurch der elektrische Widerstand des Basisanschlusses gegenüber bekannten Transistoren erhöht wird. Der erfindungsgemäße Transistor ist daher insbesondere für schnelle logische Schaltkreise geeignet und erlaubt eine hohe Schaltfrequenz, mithin also eine hohe Betriebsfrequenz des logischen Schaltkreises.

Claims

Patentansprüche
1. Transistor
- mit einem Emitter, - einem Kollektor und einer Basisschicht, die aufgeteilt ist eine extrinsische Basis für den Basisanschluß und eine zwischen Emitter und Kollektor angeordnete intrinsische Basis wobei - die Basisschicht im Bereich der extrinsischen Basis amorph oder polykristallin und höher dotiert ist als im Bereich der monokristallin ausgebildeten intrinsischen Basis, im Bereich der extrinsischen Basis unter der Basisschicht eine amorphe oder polykristalline Dotierstoffquellschicht angeordnet ist.
2. Transistor nach Anspruch 1, der als npn Bipolar Transistor ausgebildet ist.
3. Transistor nach Anspruch 1 oder 2, bei dem Emitter, Kollektor und Basis aus einem Silizium umfassenden Halbleiter ausgebildet sind.
4. Transistor nach einem der Ansprüche 1 - 3, ausgebildet als Heterobipolar Transistor mit Halbleiterschichten unterschiedlicher Zusammensetzung, wobei die Halbleiter ausgewählt sind aus Si und SiGe.
5. Verfahren zur Herstellung eines Transistors mit hochdo- tierter extrinsischer Basis,
- bei dem auf einem Halbleiter Substrat eine Dotierstoffquellschicht aufgebracht und so strukturiert wird, daß unter der späteren extrinsischen Basis ein dotierstoffhalti- ger Bereich der Dotierstoffquellschicht verbleibt, im Be- reich der intrinsischen Basis aber die Oberfläche des Substrats frei gelegt wird, - bei dem über dem dotierstoffhaltigen Bereich der Dotierstoffquellschicht und dem intrinsischen Basisbereich als Basisschicht eine Halbleiter-Schicht unter epitaktischen Bedingungen aufgewachsen wird, - bei dem in einem Annealschritt durch Erhöhen der Temperatur Dotierstoff aus der Dotierstoffquellschicht in den darüber angeordneten Bereich der Basisschicht eindiffundiert und so die hochdotierte extrinsische Basis erzeugt wird, - bei dem anschließend ein Emitter erzeugt wird.
6. Verf hren nach Anspruch 5, bei dem auf der Oberfläche des Substrat vor dem Aufbringen der Dotierstoffquellschicht eine Diffusionssperrschicht er- zeugt wird.
7. Verfahren nach Anspruch 6, bei dem als Diffusionssperrschicht eine Nitridschicht und darunter als Ätzstoppschicht eine Oxidschicht erzeugt wird.
8. Verfahren nach einem der Ansprüche 5 - 7 , - - - bei dem die Strukturierung der Dotierstoffquellschicht durch Ätzen erfolgt.
9. Verfahren nach einem der Ansprüche 5 - 8, bei dem als Dotierstoffquellschicht eine Polysiliziumschicht in situ dotiert abgeschieden oder zuerst abgeschieden und danach durch Implantation dotiert wird.
10.Verfahren nach Anspruch 9, bei dem die Dotierstoffquellschicht mit Bor dotiert wird.
11.Verfahren nach einem der Ansprüche 5 - 10, bei dem auf der Basisschicht im Bereich der intrinsischen Ba- sis eine hochdotierte Emitterschicht erzeugt wird.
PCT/EP2003/012967 2002-11-22 2003-11-19 Transistor mit niederohmigem basisanschluss WO2004049452A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
AU2003292047A AU2003292047A1 (en) 2002-11-22 2003-11-19 Transistor equipped with a low-impedance base terminal

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10254663.0 2002-11-22
DE2002154663 DE10254663B4 (de) 2002-11-22 2002-11-22 Transistor mit niederohmigem Basisanschluß und Verfahren zum Herstellen

Publications (1)

Publication Number Publication Date
WO2004049452A1 true WO2004049452A1 (de) 2004-06-10

Family

ID=32308668

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2003/012967 WO2004049452A1 (de) 2002-11-22 2003-11-19 Transistor mit niederohmigem basisanschluss

Country Status (3)

Country Link
AU (1) AU2003292047A1 (de)
DE (1) DE10254663B4 (de)
WO (1) WO2004049452A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005025937B4 (de) * 2005-02-18 2009-11-26 Austriamicrosystems Ag Lichtempfindliches Bauelement mit erhöhter Blauempfindlichkeit, Verfahren zur Herstellung und Betriebsverfahren

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004053394B4 (de) * 2004-11-05 2010-08-19 Atmel Automotive Gmbh Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE102004053393B4 (de) * 2004-11-05 2007-01-11 Atmel Germany Gmbh Verfahren zur Herstellung einer vertikal integrierten Kaskodenstruktur und vertikal integrierte Kaskodenstruktur
DE102004055147B4 (de) * 2004-11-16 2009-10-29 Austriamicrosystems Ag Verfahren zur Herstellung eines Bipolartransistors mit dotierter extrinsischer Basis

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296391A (en) * 1982-03-24 1994-03-22 Nec Corporation Method of manufacturing a bipolar transistor having thin base region
EP0704907A2 (de) * 1994-09-26 1996-04-03 Nec Corporation Bipolartranistor mit einen sehr niedrigen Basisschichtwiderstand und Verfahren zur Herstellung
EP0949665A2 (de) * 1998-04-07 1999-10-13 Nec Corporation Bipolarer Transistor mit hoher Geschwindigkeit und niedriger parasitärer Kapazität und Verfahren zur deren Herstellung
US6417058B1 (en) * 2000-06-14 2002-07-09 Sony Corporation SiGe/poly for low resistance extrinsic base npn transistor

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4437897A (en) * 1982-05-18 1984-03-20 International Business Machines Corporation Fabrication process for a shallow emitter/base transistor using same polycrystalline layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296391A (en) * 1982-03-24 1994-03-22 Nec Corporation Method of manufacturing a bipolar transistor having thin base region
EP0704907A2 (de) * 1994-09-26 1996-04-03 Nec Corporation Bipolartranistor mit einen sehr niedrigen Basisschichtwiderstand und Verfahren zur Herstellung
EP0949665A2 (de) * 1998-04-07 1999-10-13 Nec Corporation Bipolarer Transistor mit hoher Geschwindigkeit und niedriger parasitärer Kapazität und Verfahren zur deren Herstellung
US6417058B1 (en) * 2000-06-14 2002-07-09 Sony Corporation SiGe/poly for low resistance extrinsic base npn transistor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
FISCHER S E ET AL: "A 45 GHz strained-layer SiGe heterojunction bipolar transister fabricated with low temperature epitaxy", INTERNATIONAL ELECTRON DEVICES MEETING 1989, 3 December 1989 (1989-12-03), Washington, DC, USA, pages 890 - 892, XP010079782 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005025937B4 (de) * 2005-02-18 2009-11-26 Austriamicrosystems Ag Lichtempfindliches Bauelement mit erhöhter Blauempfindlichkeit, Verfahren zur Herstellung und Betriebsverfahren
US8227882B2 (en) 2005-02-18 2012-07-24 Austriamicrosystems Ag Light-sensitive component with increased blue sensitivity, method for the production thereof, and operating method

Also Published As

Publication number Publication date
DE10254663B4 (de) 2005-08-04
AU2003292047A1 (en) 2004-06-18
DE10254663A1 (de) 2004-06-09

Similar Documents

Publication Publication Date Title
DE10308870B4 (de) Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung
DE4445345C2 (de) Verfahren zur Herstellung eines Bipolartransistors
DE102008001535A1 (de) Bipolartransistor und Verfahren zur Herstellung desselben
WO2006061439A1 (de) Vertikaler bipolartransistor
EP0684639A1 (de) Verfahren zur Herstellung eines Bipolartransistors
EP1625614B1 (de) Verfahren zur herstellung eines bipolartransistors
EP1116278B1 (de) Bipolartransistor und verfahren zu seiner herstellung
EP1655783A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE2813154A1 (de) Mtl-grundschaltung und verfahren zu deren herstellung
WO2003046947A2 (de) Bipolar transistor
DE10302625B4 (de) Bipolartransistor und Verfahren zum Herstellen desselben
DE10254663B4 (de) Transistor mit niederohmigem Basisanschluß und Verfahren zum Herstellen
EP1611615A1 (de) Verfahren zur herstellung eines bipolaren halbleiterbauelements, insbesondere eines bipolartransistors, und entsprechendes bipolares halbleiterbauelement
EP1726038A1 (de) Verfahren zur herstellung eines bipolartransistors mit verbesserterm basisanschluss
EP1436842A1 (de) Bipolar-transistor und verfahren zum herstellen desselben
EP1153437B1 (de) Bipolartransistor und verfahren zu seiner herstellung
EP1118124B1 (de) Bipolartransistor und verfahren zu seiner herstellung
EP1655782A1 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
EP1474826B1 (de) Polysilizium-bipolartransistor und verfahren zur herstellung desselben
DE19944925B4 (de) Schichtstruktur für bipolare Transistoren und Verfahren zu deren Herstellung
WO2004038784A1 (de) Selbstjustierender transistor und verfahren zur herstellung
DE19845787A1 (de) Bipolartransistor und Verfahren zu seiner Herstellung
DE102004054806A1 (de) Bipolartransistor mit verbessertem Basisanschluss und Verfahren zur Herstellung
DE102004001239A1 (de) Selbstjustierte, epitaktische Emitterstruktur für einen Bipolartransistor und Verfahren zur Herstellung derselben
WO2000017423A2 (de) Verfahren zur erzeugung einer amorphen oder polykristallinen schicht auf einem isolatorgebiet

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY BZ CA CH CN CO CR CU CZ DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase
NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Country of ref document: JP