WO2004038784A1 - Selbstjustierender transistor und verfahren zur herstellung - Google Patents

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WO2004038784A1
WO2004038784A1 PCT/EP2003/010430 EP0310430W WO2004038784A1 WO 2004038784 A1 WO2004038784 A1 WO 2004038784A1 EP 0310430 W EP0310430 W EP 0310430W WO 2004038784 A1 WO2004038784 A1 WO 2004038784A1
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extrinsic
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Hubert Enichlmair
Jochen Kraft
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Austriamicrosystems Ag
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    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Definitions

  • the invention relates to a bipolar transistor with an emitter, a collector and with a base layer divided into an intrinsic and an extrinsic base, and a method for producing the transistor.
  • a method for producing a bipolar transistor in which the base connection is made via an extrinsic base which is more heavily doped than the intrinsic base, which lies below the base / emitter junction.
  • a mask formed from a plurality of oxide and nitride layers is used to define the emitter window or the intrinsic base.
  • the under-etching of individual mask layers is used in order to widen a recess created in the top layer by deliberately under-etching layers underneath and thereby to create zones of different widths for the individual structuring steps.
  • the emitter is created by implantation in the center of the base area.
  • This method is complex to carry out, since it requires a large number of structuring and undercutting, which are difficult to control and adjust. Precise adjustment is particularly important for the distance between the extrinsic and intrinsic base, which determines the resistance of the base connection. A higher resistance of the base connection leads to longer switching times and thus to a lower achievable switching frequency of the transistor.
  • the object of the present invention is therefore to produce a transistor which is simple and safe with a small but controlled distance between the extrinsic and intrinsic base.
  • a transistor according to the invention consists of a collector, an emitter and a base.
  • the latter is divided into an intrinsic base, which is defined as the area below the base / emitter junction, and an extrinsic base, which is higher than the intrinsic base
  • the extrinsic base forms a topological level, which drops towards a base area in which the intrinsic base is realized.
  • the intrinsic base itself is defined and limited by a spacer area which nestles laterally against the topological step and is thus arranged between the emitter and the extrinsic base.
  • the extrinsic base and the base region are designed differently with regard to material, doping and thickness.
  • the intrinsic base is defined in the base area only by its function. It is the section of the base area directly below the emitter / base transition, which does not differ topologically from the rest of the base area. The width of the intrinsic base is therefore smaller than that of the base area
  • the spacer area which rests on the base area and separates emitters from the extrinsic base, defines the area of the base area which is not an intrinsic base and thus the distance between the extrinsic and intrinsic base. This is decisive both for the switching speed of the transistor, which grows with increasing distance, and for the breakdown voltage of the transistor; that sinks as the distance gets smaller. It must therefore be weighed between sufficient operational reliability or a sufficiently high breakdown voltage and a desired switching speed or a maximum possible operating frequency of the transistor, and the width of the spacer region must be optimized accordingly.
  • the width of the spacer region is generally less than the smallest structure that can be resolved using optical methods and in particular photolithographically.
  • the small width of the transistor results in a simple manner from the type of manufacture as a so-called spacer at the topological stage.
  • the spacer area is the anisotropically etched back rest of an auxiliary layer applied with a uniform layer thickness.
  • the width of the spacer and thus of the spacer area can be adjusted in a simple manner and with high accuracy over the layer thickness of the auxiliary layer. Accordingly, the desired distance between the extrinsic and intrinsic base in a transistor according to the invention is not only small, but also exactly adjustable.
  • the extrinsic base is separated both from the spacer region and from the emitter by a dielectric layer combination which comprises at least one oxide layer and one nitride layer.
  • the dielectric layer combination serves on the one hand as an etching stop when structuring the auxiliary layer and emitter, and also as insulation between the emitter and the extrinsic base.
  • the transistor is built on a monocrystalline wafer.
  • the wafer can comprise a semiconductor material, in particular silicon, which can additionally have admixtures of other elements which, together with the silicon, form a homogeneous crystal lattice.
  • Such other materials can be, for example, germanium or carbon.
  • the wafer can comprise a compound semiconductor, for example a III-V compound, a II-VII semiconductor compound or a trinary semiconductor.
  • a non-semiconducting wafer material is also possible. In this case in particular, it is the first to be functional
  • the collector can be formed directly in the wafer surface, preferably by introducing dopants of a desired conductivity type in a desired concentration.
  • the collector can have a higher or lower doping compared to the wafer and can also be of a different conductivity type.
  • the intrinsic base or the base layer in which the intrinsic base is defined is preferably an epitaxial layer that is grown on the collector. It is also possible to produce the base layer in the surface of the collector by doping to a depth desired for the base. In this case, dopants become one Conductivity type that is opposite to that of the collector.
  • the extrinsic base is only defined by its conductivity and therefore does not need to meet any further requirements and is not necessarily monocrystalline.
  • a boundary condition for the generation of the conductivity of the extrinsic base is, however, that the doping type is the same as that of the intrinsic base.
  • the extrinsic base is preferably formed from a polycrystalline silicon layer, which • may also have proportions of germanium or carbon, or a combination of polysilicon and metal silicides.
  • the extrinsic base is preferably applied over the entire surface and then structured. The maximum possible dopant content is also set, which can be further increased by subsequent doping after application.
  • the extrinsic base can be created after epitaxial deposition of the base area. However, the extrinsic base is preferably first generated and then the intrinsic base is generated by doping or likewise by epitaxy.
  • the topological level between the extrinsic base and the base area can be based solely on different layer thicknesses of the extrinsic base and the base area.
  • it is also possible to additionally create the topological step by structuring the substrate or by structuring an intermediate layer applied to the substrate. It is also possible to isolate the base region of the transistor with the aid of insulating layers or trenches from structures adjacent to the transistor and in particular from adjacent further transistors. Trenches which are filled with insulating material and in particular with insulating oxide can be used for insulation. It is also possible to carry out the isolation by local oxidation around the base area and in particular to let a LOCOS oxide grow around the base area.
  • the opposite of the Strately thickened layer of LOCOS oxide can serve as a topological step and further increase the step already formed by varying the layer thickness from extrinsic to intrinsic basis.
  • the next step in the manufacture of the transistor is to apply a dielectric layer combination over the entire surface, for example first a thin oxide layer and then a thin nitride layer.
  • the nitride layer serves as an etch stop layer during anisotropic etching of the auxiliary layer, while the oxide layer serves as an etch stop during plasma etching of the nitride layer.
  • the thickness of the oxide layer is dimensioned sufficiently to ensure a reliable etching stop.
  • the thickness of the oxide layer is small enough to avoid undercutting when etching the oxide layer.
  • auxiliary layer is deposited over the dielectric layer combination, for example again an oxide layer, and for example in a CVD process.
  • the auxiliary layer will deposited under such conditions that there is good edge coverage and that a high layer thickness accuracy is guaranteed.
  • the thickness of the auxiliary layer on the inside of the topological step corresponds to the later distance between the extrinsic and intrinsic base and is set accordingly.
  • a suitable layer thickness is between 100 and 300 nm.
  • the spacer area is produced by anisotropically etching back the auxiliary layer.
  • the process is stopped when the auxiliary layer on flat surfaces is completely removed.
  • the auxiliary layer viewed at right angles to the wafer surface, it has a greater thickness at the topological step than over the remaining (planar) area.
  • the excess layer thickness remains during anisotropic etching back in the form of a spacer region nestled against the step.
  • the nitride layer serves as an etch stop layer when the auxiliary layer is etched.
  • the surface of the base area in the area of the intrinsic base is exposed.
  • a resist mask is generated by photolithography, which covers the nitride layer outside the base region.
  • the nitride layer is exposed through a recess in the resist layer.
  • the resist layer is structured in such a way that the edges of the recess provided above the intrinsic base terminate above the spacer region with the layer structure underneath. The full width of the spacer area is available as a tolerance for the structural accuracy of this resist mask.
  • the collector can be deeply tion in the wafer or by implantation in the epitaxial layer provided for the collector, the resist layer serving as a mask.
  • a sufficient thickness of the resist layer is required for this, for example from 1 to 2 ⁇ m.
  • a deep implantation of phosphorus can be carried out for the collector.
  • the resist layer is then removed, for example using a solvent. Then the oxide is removed in the area of the intrinsic base, for example wet-chemically with a fluoride-containing solution.
  • the base area is now exposed in the area of the intrinsic base.
  • the rest of the surface is covered by the dielectric layer combination, over which the spacer area sits in the area of the topological step.
  • the emitter is produced, for example by applying a polysilicon layer over the entire surface, which is then structured.
  • the emitter can also consist of a combination of polysilicon and metal silicides.
  • the structuring can be carried out by etching, the oxide layer from the dielectric layer combination serving as an etching stop layer.
  • the emitter is highly doped.
  • a metal layer can also be applied and structured as an emitter.
  • FIG. 1 shows different embodiments of the base layer.
  • FIG. 2 shows an arrangement with a dielectric layer combination.
  • Figure 3 shows the arrangement after the application of the auxiliary layer.
  • FIG. 4 shows the arrangement after the spacer area has been produced.
  • FIG. 5 shows the arrangement after the production of a resist structure.
  • FIG. 6 shows the arrangement after the intrinsic base has been exposed.
  • FIG. 7 shows the arrangement after the emitter has been produced.
  • a transistor according to the invention is constructed on a crystalline substrate S in which a collector region KG is provided, generated by doping or applied as an epitaxial layer over the substrate S.
  • the active transistor region is delimited by an oxide insulation 01, for example a LOCOS oxide (Local Oxidized Silicon) or an STI insulation (shallow trench isolation).
  • the oxide insulation 01 isolates the transistor from adjacent components which are also formed in the substrate S, in particular from further transistors.
  • Figure la shows an embodiment in which first an extrinsic base EB as a conductive layer, z. B. a thick, highly doped, polycrystalline
  • Silicon layer applied over the entire surface and then structured.
  • the surface of the collector area KG is exposed.
  • a base layer BS is then epitaxially grown.
  • the surface of the extrinsic base EB is preferably covered. It is also possible, as shown in FIG. 1b, to grow a base layer BS over the entire surface. sen, which also grows crystalline in the area of the intrinsic base corresponding to the underlying crystalline collector area KG.
  • the base layer BS is thinner than the extrinsic base EB, less doped and electrically conductively connected to the extrinsic base.
  • FIG. 1c shows a further possibility of producing the base layer in the collector region by appropriate doping.
  • a topological stage ES is created in this way, in which the extrinsic base falls towards the base layer or towards the region of the later intrinsic base.
  • FIG. 1A For the sake of simplicity, only the arrangement according to FIG. 1A is developed in the following figures. Accordingly, the method steps described below can also be carried out with an arrangement according to FIG. 1B or 1C.
  • a dielectric layer combination is then generated by first applying a thin oxide layer OS over the entire surface by means of CVD. An equally thin silicon nitride layer is applied over this.
  • the layer thicknesses can be selected as desired, but the oxide layer OS is selected to be thick enough to represent a safe etching stop in a subsequent etching step. It must also be thin enough to avoid excessive underetching during a subsequent wet etch step.
  • the thickness of the nitride layer NS must be high enough to ensure a reliable one.
  • FIG. 2 shows the arrangement after the dielectric layer combination has been applied.
  • auxiliary layer HS is applied, from which the spacer areas are to be formed later.
  • a thick silicon oxide layer is used for this purpose, for example.
  • the application is covering the edges, so that the entire surface, even on vertical surfaces, an almost uniform layer thickness of the auxiliary layer HS is achieved, as is shown approximately in FIG. 3.
  • the auxiliary layer HS is then anisotropically etched back until the flat surfaces of the underlying electrical layer combinations are exposed. Since the auxiliary layer HS has a higher layer thickness measured vertically to the wafer level in the area of the topological stage TS, spacer regions SG remain directly at the topological stage. In the area of the later intrinsic base IB, the surface of the dielectric layer combination, in the present case the nitride layer NS, is exposed.
  • Figure 4 shows the arrangement after this step.
  • FIG. 5 shows the arrangement after the application of a structured resist layer RS.
  • This has a recess AN in the area of the intrinsic base IB, the edges of which lie over the spacer regions.
  • the resist layer RS is structured, for example, by means of photolithography.
  • the resist layer applied with a tolerance corresponding to the width d 'of the spacer areas SG forms, together with the spacer areas, a highly precise mask, which allows an exact definition of the length d, which essentially corresponds to the distance between the extrinsic base and the later intrinsic base.
  • the layers of the dielectric layer combination can now be removed in the region of the intrinsic base, for example the nitride layer using a plasma etching process in which the oxide layer OS serves as an etching stop.
  • the oxide layer OS is then removed by wet chemical means.
  • a deep implantation into the substrate can be carried out, for example in order to dope deep-lying collector areas higher.
  • the resist mask RS is also removed.
  • FIG. 6 shows the arrangement after this method step, in which only the surface of the intrinsic base IB is exposed, the rest In contrast, surfaces remain covered by the dielectric layer combination and the spacer regions.
  • the emitter is applied, for example as a full-area, highly doped, polycrystalline silicon layer, which is then structured in order to obtain an emitter EM of a desired area.
  • the emitter contacts the intrinsic base IB in the area of the surface of the base layer BS exposed there.
  • the emitter EM is isolated from the extrinsic base EB by the dielectric layer combination and the spacer regions SG.
  • the distance between the highly doped extrinsic base IB and the lightly doped intrinsic base IB now corresponds exactly to the value d, which is composed of the layer thickness d 'of the auxiliary layer HS plus the layer thickness of the dielectric layer combination.
  • the distance d can be reliably controlled and set using the method according to the invention via the easily adjustable thickness of these layers.
  • the distance d can be set to a value of approximately 100 to 300 nm, which is difficult or impossible to achieve with conventional optical lithography processes.
  • the method according to the invention therefore specifies a safe way of creating a bipolar transistor with a given small distance between the extrinsic and intrinsic basis. Since the ohmic resistance of the electrically conductive connection between extrinsic and intrinsic base also increases with increasing distance d, the ohmic resistance of the base connection can also be set in this way. The maximum achievable switching frequency of the transistor and its switching times are also set via the ohmic resistance of the connection between the extrinsic and intrinsic base.
  • the transistor can be designed as an npn or pnp transistor. It is preferably implemented in silicon, but can also be designed as a heterobipolar transistor.
  • One or more layers of the transistor, selected from the base layer and the collector region, can also consist of a compound semiconductor. Alternatively, the emitter can also be made of metal.
  • the invention it is also possible to produce a transistor with a minimal area requirement, in particular if the topological stage, which is also used to define the intrinsic base, is designed as the outer edge of a LOCOS oxide.
  • the invention was only explained using a few exemplary embodiments, but is not restricted to these.
  • the order in which the areas of the extrinsic and intrinsic base are generated or the doping of the corresponding areas is not specified by the invention and can still be varied.
  • Another advantage to be mentioned is that with the aid of the method according to the invention an intrinsic base of predetermined thickness can be generated, the surface of which is not exposed to a high-temperature step or to a structure-damaging ion implantation. In this way, a high-quality intrinsic basis can also be created, which ensures a defined charge carrier transit time and thus a defined switching time of the transistor.

Abstract

Es wird ein Transistor mit einem Kollektor, einem Emitter (EM) und zwischen Kollektor und Emitter angeordneter intrin-sischer Basis (IB) vorgeschlagen, bei dem eine extrinsische Basis (EB) zur intrinsischen Basis hin mit einer topologi-schen Stufe abfällt. Ein sich dieser Stufe anschmiegendes Spacergebiet (SG) definiert die Grundfläche der intrinsischen Basis relativ zur topologischen Stufe und damit relativ zur extrinsischen Basis. Es wird ein Transistor mit exakt ein-stellbarem Abstand zwischen extrinsischer und intrinsischer Basis und definierten Eigenschaften erhalten.

Description

Beschreibung
Selbstjustierender Transistor und Verfahren zur Herstellung
Die Erfindung betrifft einen Bipolar Transistor mit einem Emitter, einem Kollektor und mit einer in eine intrinsische und eine extrinsische Basis aufgeteilte Basisschicht und ein Verfahren zur Herstellung des Transistors.
Aus der Druckschrift "SiGe Bipolar Technology for Mixed Digital and Analog RF Applications", J. Bock et al . IEEE 2000 sind Transistoren der eingangs genannten Art bekannt, bei denen die Basisschicht einen intrinsischen Abschnitt und einen extrinsischen Abschnitt aufweist, wobei der extrinsische Ab- schnitt einen Basiskontakt mit dem intrinsischen Abschnitt verbindet. Der extrinsische Abschnitt weist dabei eine relativ geringe Bordotierung auf. Dies ergibt als Nachteil eine hohen Widerstands der Basisschicht und führt zu einem Absinken der Leistungsverstärkung bereits bei niedrigeren Frequen- zen und damit zu einer effektiven Verlangsamung des Transistors. Zusätzlich bewirkt der höhere Basiszuleitungswiderstand ein höheres Rauschen.
Aus der US4157269B ist ein Verfahren zur Herstellung eines bipolaren Transistors bekannt, bei dem der Basisanschluß über eine extrinsische Basis erfolgt, die gegenüber der intrinsischen Basis, die unterhalb des Basis-/ Emitterübergangs liegt, höher dotiert ist. Zur Definition des Emitterfensters bzw. der intrinsischen Basis wird eine aus mehreren Oxid- und Nitridschichten gebildete Maske verwendet. Dabei wird das Unterätzen einzelner Maskenschichten ausgenutzt, um eine in der obersten Schicht erzeugte Ausnehmung durch gezieltes Unterätzen darunterliegender Schichten auszuweiten und dadurch unterschiedlich breite Zonen für die einzelnen Strukturierungs- schritte zu erzeugen. Abschließend wird der Emitter durch Implantation im Zentrum des Basisgebiets erzeugt. Dieses Verfahren ist aufwendig durchzuführen, da es eine Vielzahl von Strukturierungen und Unterätzungen erfordert, die nur schwer zu kontrollieren und justieren sind. Eine exakte Justierung ist insbesondere beim Abstand zwischen ex- trinsischer und intrinsischer Basis entscheidend, der den Widerstand des Basisanschlusses bestimmt. Ein höherer Widerstand des Basisanschlusses führt zu längeren Schaltzeiten und damit zu einer geringeren erreichbaren Schaltfrequenz des Transistors .
Aufgabe der vorliegenden Erfindung ist es daher, einen Transistor der mit geringem aber kontrolliertem Abstand zwischen extrinsischer und intrinsischer Basis einfach und sicher herzustellen ist.
Diese Aufgabe wird erfindungsgemäß durch einen Transistor nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sowie ein Verfahren zur Herstellung des Transistors sind weiteren Ansprüchen zu entnehmen.
Ein erfindungsgemäßer Transistor besteht aus einem Kollektor, einem Emitter und einer Basis. Letztere ist zweigeteilt in eine intrinsische Basis, die als der Bereich unterhalb des Basis-/Emitterüberganges definiert ist, und eine extrinsische Basis, welche eine gegenüber der intrinsischen Basis höhere
Dotierung aufweist, mit dieser elektrisch leitend verbunden ist und zur Herstellung des Basisanschlusses dient, indem beispielsweise eine Metallbahn ankontaktiert wird, und so selbst Teil des Basisanschlusses ist. Die extrinsische Basis bildet eine topologische Stufe aus, die zu einem Basisgebiet hin abfällt, in dem die intrinsische Basis realisiert ist. Die intrinsische Basis selbst ist durch ein Spacergebiet definiert und begrenzt, welches sich seitlich an die topologische Stufe anschmiegt und so zwischen Emitter und extrinsi- scher Basis angeordnet ist. Bei der Erfindung sind die extrinsische Basis und das Basisgebiet bezüglich Material, Dotierung und Dicke unterschiedlich ausgebildet. Die intrinsische Basis dagegen ist im Basisgebiet nur über ihre Funktion definiert. Sie ist der di- rekt unter dem Emitter-/Basisübergang liegende Abschnitt des Basisgebietes, der sich gegenüber dem übrigen Basisgebiet to- pologisch nicht unterscheidet. Die Breite der intrinsischen Basis ist somit geringer als die des Basisgebiets
Das Spacergebiet, das auf dem Basisgebiet aufliegt und Emitter von extrinsischer Basis trennt, definiert den Bereich des Basisgebietes, der nicht intrinsische Basis darstellt und somit den Abstand zwischen extrinsischer und intrinsischer Basis. Dieser ist maßgeblich sowohl für die Schaltgeschwin- digkeit des Transistors, die mit kleiner werdendem Abstand wächst, als auch für die Durchbruchspannung des Transistors; die mit kleiner werdendem Abstand sinkt. Es ist daher zwischen ausreichender Betriebssicherheit beziehungsweise ausreichend hoher Durchbruchspannung und einer gewünschten Schaltgeschwindigkeit bzw. einer maximal möglichen Betriebsfrequenz des Transistors abzuwägen und die Breite des Spacer- gebietes dementsprechend zu optimieren.
Beim erfindungsgemäßen Transistor ist die Breite des Spacer- gebietes in der Regel geringer als die kleinste Struktur, die mit optischen Methoden und insbesondere fotolithographisch aufgelöst werden kann. Die geringe Breite des Transistors ergibt sich in einfacher Weise durch die Art der Herstellung als sogenannter Spacer an der topologischen Stufe. Das Spacergebiet ist der anisotrop zurückgeätzte Rest einer mit gleichmäßiger Schichtdicke aufgetragenen Hilfsschicht. Die Breite des Spacers und damit des Spacergebietes kann dabei in einfacher Weise und mit hoher Genauigkeit über die Schicht- dicke der Hilfsschicht eingestellt werden. Dementsprechend ist der gewünschte Abstand zwischen extrinsischer und intrinsischer Basis bei einem erfindungsgemäßen Transistor nicht nur gering, sondern auch exakt einstellbar. Die extrinsische Basis ist sowohl gegen das Spacergebiet als auch gegen den Emitter durch eine dielektrische Schichtkombination getrennt, die zumindest eine Oxidschicht und eine Ni- tridschicht umfaßt. Die dielektrische Schichtkombination dient einerseits als Ätzstop bei der Strukturierung von Hilfsschicht und Emitter, als auch als Isolation zwischen Emitter und extrinsischer Basis.
Der Transistor ist auf einem monokristallinen Wafer aufgebaut. Der Wafer kann dabei ein Halbleitermaterial umfassen, insbesondere Silizium, welches zusätzlich noch Beimischungen anderer Elemente aufweisen kann, die mit dem Silizium zusammen ein homogenes Kristallgitter ausbilden. Solche weiteren Materialien können beispielsweise Germanium oder Kohlenstoff sein. Weiterhin kann der Wafer einen Verbindungshalbleiter, beispielsweise eine III-V - Verbindung, eine II-VII - Halbleiterverbindung oder einen trinären Halbleiter umfassen. Möglich ist es auch ein nicht halbleitendes Wafer Material. Insbesondere in diesem Fall wird als erste funktionelle
Schicht des Transistors der Kollektor erzeugt, beispielsweise durch epitaxiales Wachstum einer Halbleiterschicht auf dem Wafer. In einem Halbleiterwafer kann der Kollektor direkt in der Wafer-Oberflache ausgebildet werden, vorzugsweise durch Einbringen von Dotierstoffen eines gewünschten Leitfähigkeitstyps in einer gewünschten Konzentration. Der Kollektor kann gegenüber dem Wafer eine höhere oder niedrigere Dotierung aufweisen und auch von einem anderen Leitfähigkeitstyp sein.
Die intrinsische Basis, bzw. die Basisschicht, in der die intrinsische Basis definiert wird, ist vorzugsweise eine Epitaxieschicht, die auf dem Kollektor aufgewachsen wird. Möglich ist es auch, die Basisschicht durch Dotierung bis zu einer für die Basis gewünschten Tiefe in der Oberfläche des Kollektors zu erzeugen. In diesen Fall werden Dotierstoffe eines Leitfähigkeitstyps, der dem des Kollektors entgegengesetzt ist, eingebracht.
Die extrinsische Basis ist nur über ihre Leitfähigkeit defi- niert und braucht daher keine weiteren Anforderungen zu erfüllen und ist nicht notwendigerweise monokristallin. Eine Randbedingung für die Erzeugung der Leitfähigkeit der extrinsischen Basis ist allerdings, daß der Dotierungstyp gleich dem der intrinsischen Basis ist. Die extrinsische Basis wird vorzugsweise aus einer polykristallinen Siliziumschicht, die • ggf. noch Anteile an Germanium oder Kohlenstoff aufweisen kann, oder einer Kombination aus Polysilizium und Metallsili- ziden ausgebildet. Die extrinsische Basis wird vorzugsweise ganzflächig aufgebracht und anschließend strukturiert. Auch wird ein möglichst maximaler Dotierstoffgehalt eingestellt, der nach dem Aufbringen durch nachträgliche Dotierung noch verstärkt werden kann. Die extrinsische Basis kann nach der epitaktischen Abscheidung des Basisgebietes erzeugt werden. Vorzugsweise wird jedoch zunächst die extrinsische Basis er- zeugt und anschließend die intrinsische Basis durch Dotierung oder ebenfalls durch Epitaxie erzeugt.
Die topologische Stufe zwischen extrinsischer Basis und dem Basisgebiet kann alleine auf unterschiedlicher Schichtdicke von extrinsischer Basis und Basisgebiet beruhen. Möglich ist es jedoch auch, die topologische Stufe zusätzlich durch Strukturierung des Substrats oder durch Strukturierung einer auf dem Substrat aufgebrachten Zwischenschicht zu schaffen. Möglich ist es auch, das Basisgebiet des Transistors mit Hil- fe von isolierenden Schichten oder Gräben gegenüber dem Transistor benachbarten Strukturen und insbesondere gegenüber benachbarten weiteren Transistoren zu isolieren. Zur Isolierung können Gräben dienen, die mit isolierendem Material und insbesondere mit isolierendem Oxid gefüllt sind. Möglich ist es auch, die Isolierung durch lokale Oxidation rund um das Basisgebiet vorzunehmen und insbesondere ein LOCOS-Oxid rund um das Basisgebiet aufwachsen zu lassen. Die gegenüber dem Sub- strat aufgedickte Schicht des LOCOS-Oxids kann dabei als topologische Stufe dienen und die durch unterschiedliche Schichtdicke von extrinsischer zu intrinsischer Basis bereits vorgebildete Stufe weiter zu erhöhen.
Wird zunächst die extrinsische Basis erzeugt und struktu- • riert, so kann anschließend in einem Epitaxieschritt ganzflächig eine Halbleiterschicht aufgewachsen werden, die im Bereich des Basisgebietes monokristallin über dem darunterlie- genden kristallinen Kollektor oder dem als Kollektor vorgesehenen Bereich des Wafers aufwächst. Über der extrinsischen Basis wächst diese Schicht in entsprechender polykristalliner Form auf. Bei dieser Verfahrensvariante ist es nicht erforderlich, diese Basisschicht weiter zu strukturieren und dazu beispielsweise über der extrinsischen Basis wieder zu entfernen. In diesen Fall ist es lediglich erforderlich, in der Basisschicht außerhalb des Basisgebietes eine ausreichend hohe Leitfähigkeit zu schaffen, beispielsweise durch zusätzliche Dotierung oder durch Ausdiffusion von Dotierstoffen aus der extrinsischen Basis.
Bei der Herstellung des Transistors wird als nächster Schritt ganzflächig eine dielektrische Schichtkombination aufgebracht, beispielsweise zunächst eine dünne Oxidschicht und anschließend eine dünne Nitridschicht. Die Nitridschicht dient als Ätzstopschicht beim anisotropen Ätzen der Hilfsschicht, während die Oxidschicht als Ätzstop beim Plasmaätzen der Nitridschicht dient . Insbesondere die Dicke der Oxidschicht ist ausreichend bemessen, um einen sicheren Ätzstop zu gewährleisten. Andererseits ist die Dicke der Oxidschicht gering genug, daß ein Unterätzen beim Ätzen der Oxidschicht vermieden wird.
Über der dielektrischen Schichtkombination wird im nächsten Verfahrensschritt eine ausreichend dicke Hilfsschicht abgeschieden, beispielsweise wieder eine Oxidschicht, und beispielsweise in einem CVD- Verfahren. Die Hilfsschicht wird unter solchen Bedingungen abgeschieden, daß eine gute Kantenbedeckung erfolgt und daß eine hohe Schichtdickengenauigkeit gewährleistet ist. Die Dicke der Hilfsschicht an der Innenseite der topologischen Stufe entspricht dem späteren Abstand zwischen extrinsischer und intrinsischer Basis und wird entsprechend eingestellt. Eine geeignete Schichtdicke liegt zwischen 100 und 300 nm.
Im nächsten Schritt wird das Spacergebiet hergestellt, indem die Hilfsschicht anisotrop zurückgeätzt wird. Das Verfahren wird in dem Moment gestoppt, in dem die Hilfsschicht an planen Oberflächen vollständig entfernt ist. Durch die kantenbedeckende Erzeugung der Hilfsschicht weist diese senkrecht zur Waferoberflache betrachtet an der topologischen Stufe eine größere Dicke als über dem restlichen (planaren) Gebiet auf. Die überschüssige Schichtdicke verbleibt beim anisotropen Rückätzen in Form eines an die Stufe geschmiegten Spacer- Gebietes. Die Nitridschicht dient als Ätzstopschicht beim Ätzen der Hilfsschicht.
Im nächsten Verfahrensschritt wird die Oberfläche des Basis- gebiets im Bereich der intrinsischen Basis freigelegt. Dazu wird fotolithographisch eine Resistmaske erzeugt, die die Nitridschicht außerhalb des Basisgebiets abdeckt . Im Bereich der intrinsischen Basis ist die Nitridschicht durch eine Ausnehmung in der Resistschicht freigelegt. Die Resistschicht ist so strukturiert, daß die Kanten der über der intrinsischen Basis vorgesehenen Ausnehmung über dem Spacergebiet mit dem darunterliegenden Schichtaufbau abschließen. Für die Strukturgenauigkeit dieser Resistmaske steht das Spacergebiet in seiner vollen Breite als Toleranz zur Verfügung.
Im nächsten Schritt wird die Nitridschicht oberhalb der intrinsischen Basis geätzt, wobei das Spacergebiet als fein- strukturierende Maske, die Resistschicht dagegen als grobstrukturierende Maske für alle anderen Bereiche dient. Im nächsten Schritt kann der Kollektor durch eine tiefe Implan- tation im Wafer oder durch Implantation in der für den Kollektor vorgesehenen epitaktischen Schicht erzeugt werden, wobei die Resistschicht als Maske dient. Dafür ist eine ausreichende Dicke der Resistschicht erforderlich, die beispiels- weise von 1 bis 2 μm liegt. Für den Kollektor kann beispielsweise eine Tiefenimplantation von Phosphor erfolgen.
Anschließend wird die Resistschicht entfernt, beispielsweise mit Hilfe eines Lösungsmittels. Dann wird im Bereich der in- trinsischen Basis das Oxid entfernt, beispielsweise naßchemisch mit einer fluoridhaltigen Lösung.
In der entstehenden Struktur ist nun das Basisgebiet im Bereich der intrinsischen Basis freigelegt. Der Rest der Ober- fläche ist von der dielektrischen Schichtkombination bedeckt, über der im Bereich der topologischen Stufe noch das Spacergebiet sitzt.
Im letzten Schritt wird der Emitter erzeugt, beispielsweise durch ganzflächiges Aufbringen einer Polysiliziumschicht, die anschließend strukturiert wird. Der Emitter kann auch wie die intrinsische Basis einer Kombination aus Polysilizium und Me- tallsiliziden bestehen. Das Strukturieren kann durch Ätzen erfolgen, wobei die Oxidschicht aus der dielektrischen Schichtkombination als Ätzstopschicht dient. Der Emitter ist hochdotiert . Alternativ kann auch eine Metallschicht als Emitter aufgebracht und strukturiert werden.
Im folgenden wird die Erfindung anhand von Ausführungsbei- spielen und den dazugehörigen Figuren näher erläutert. Die
Figuren zeigen Verfahrensstufen bei der Herstellung anhand schematischer Querschnitte, die nur der Erläuterung des erfindungsgemäßen Prinzips dienen und daher auch nicht maßstabsgetreu ausgeführt sind.
Figur 1 zeigt verschiedene Ausführungsformen der Basis- schicht . Figur 2 zeigt eine Anordnung mit dielektrischer Schichtkombination.
Figur 3 zeigt die Anordnung nach der Aufbringung der Hilfsschicht .
Figur 4 zeigt die Anordnung nach dem Herstellen des Spacerge- bietes.
Figur 5 zeigt die Anordnung nach der Herstellung einer Re- sistStruktur .
Figur 6 zeigt die Anordnung nach dem Freilegen der intrinsi- sehen Basis .
Figur 7 zeigt die Anordnung nach dem Herstellen des Emitters.
Ein erfindungsgemäßer Transistor ist auf einem kristallinen Substrat S aufgebaut, in dem ein Kollektorgebiet KG vorgesehen wird, durch Dotierung erzeugt oder als epitaktische Schicht über dem Substrat S aufgebracht ist. Der aktive Transistorbereich ist von einer Oxidisolation 01 begrenzt, beispielsweise einem LOCOS-Oxid (Local Oxidized Silicon) oder eine STI-Isolation (shallow trench isolation) . Die Oxidisolation 01 isoliert den Transistor gegen benachbarte ebenfalls im Substrat S ausgebildete Bauelemente, insbesondere gegenüber weiteren Transistoren. Figur la zeigt eine Ausführung, bei der zunächst eine extrinsische Basis EB als leiten- de Schicht, z. B. eine dicke, hochdotierte, polykristalline
Siliziumschicht ganzflächig aufgebracht und anschließend strukturiert wird. Im Bereich der intrinsischen Basis wird dazu die Oberfläche des Kollektorgebiets KG freigelegt. Anschließend wird eine Basisschicht BS epitaktisch aufgewach- sen. Vorzugsweise wird dazu die Oberfläche der extrinsischen Basis EB abgedeckt. Möglich ist es auch, wie in Figur lb dargestellt, ganzflächig eine Basisschicht BS aufwachsen zu las- sen, die im Bereich der intrinsischen Basis dem darunterliegenden kristallinen Kollektorgebiet KG entsprechend dort ebenfalls kristallin aufwächst. Die Basisschicht BS ist dünner als die extrinsische Basis EB, schwächer dotiert und elektrisch leitend mit der extrinsischen Basis verbunden.
Figur lc zeigt eine weitere Möglichkeit, die Basisschicht durch entsprechende Dotierung im Kollektorgebiet zu erzeugen. In allen Fällen la bis lc entsteht auf diese Weise eine topo- logische Stufe ES, in der die extrinsische Basis zur Basisschicht hin bzw. zum Bereich der späteren intrinsischen Basis hin abfällt.
Der Einfachheit halber ist den folgenden Figuren nur die An- Ordnung gemäß Figur 1 A weitergebildet. Entsprechend können die im folgenden beschriebenen Verfahrensschritte auch mit einer Anordnung gemäß Figur 1 B oder 1 C durchgeführt werden.
Anschließend wird eine dielektrische Schichtkombination er- zeugt, indem zunächst eine dünne Oxidschicht OS ganzflächig mittels CVD aufgebracht wird. Darüber wird eine ebenso dünne Silizium-Nitridschicht aufgebracht. Die Wahl der Schichtdik- ken erfolgt beliebig, wobei die Oxidschicht OS jedoch dick genug gewählt wird, um in einem nachfolgenden Ätzschritt ei- nen sicheren Ätzstop darzustellen. Ebenso muß sie dünn genug sein, um übermäßiges Unterätzen während eines nachfolgenden Naßätzschritts zu vermeiden. Die Dicke der Nitridschicht NS muß hoch genug sein, um eine verläßlichen zu gewährleisten. Figur 2 zeigt die Anordnung nach dem Aufbringen der dielek- trischen Schichtkombination.
Im nächsten Schritt wird eine ausreichend dicke, isolierende Hilfsschicht HS aufgebracht, aus der später die Spacergebiete herausgebildet werden sollen. Dazu dient beispielsweise eine dicke Siliziumoxidschicht. Die Aufbringung erfolgt kantenbedeckend, so daß ganzflächig, auch auf vertikalen Oberflächen, eine nahezu gleichmäßige Schichtdicke der Hilfsschicht HS erzielt wird, wie es etwa in Figur 3 dargestellt ist.
In einem anisotropen Ätzschritt, der beispielsweise mittels reaktivem Ionenätzen durchgeführt wird, wird anschließend die Hilfsschicht HS anisotrop zurückgeätzt, bis die ebenen Oberflächen der darunterliegenden elektrischen Schichtkombinationen freigelegt sind. Da die Hilfsschicht HS im Bereich der topologischen Stufe TS vertikal zur Waferebene gemessen eine höhere Schichtdicke aufweist, verbleiben Spacergebiete SG direkt an der topologischen Stufe. Im Bereich der späteren intrinsischen Basis IB ist die Oberfläche der dielektrischen Schichtkombination, im vorliegenden Fall die Nitridschicht NS freigelegt. Figur 4 zeigt die Anordnung nach diesem Schritt.
Figur 5 zeigt die Anordnung nach dem Aufbringen einer strukturierten Resistschicht RS . Diese weist im Bereich der intrinsischen Basis IB eine Ausnehmung AN auf, deren Kanten über den Spacergebieten aufliegen. Die Resistschicht RS wird beispielsweise mittels Fotolithographie strukturiert. Die mit einer der Breite d' der Spacergebiete SG entsprechenden Toleranz aufgebrachte Resistschicht bildet zusammen mit den Spacergebieten eine hochgenaue Maske, die eine exakte Definition der Länge d erlaubt, die im wesentlichen dem Abstand der extrinsischen Basis zur späteren intrinsischen Basis entspricht. Mit Hilfe dieser Maske können nun im Bereich der intrinsischen Basis die Schichten der dielektrischen Schichtkombination entfernt werden, beispielsweise die Nitridschicht mit einem Plasmaätzverfahren, bei dem die Oxidschicht OS als Ätzstop dient. Die Oxidschicht OS wird anschließend naßchemisch entfernt. In einer Verfahrensvariante kann vor dem Entfernen der. Oxidschicht noch eine Tiefenimplantation ins Substrat vorgenommen werden, beispielsweise um tiefliegende Kollektorgebiete höher zu dotieren. Anschließend wird auch die Resistmaske RS entfernt. Figur 6 zeigt die Anordnung nach diesem Verfahrensschritt, bei dem ausschließlich die Oberfläche der intrinsischen Basis IB freigelegt ist, die übrigen Oberflächen dagegen von der dielektrischen Schichtkombination und den Spacergebieten bedeckt bleiben.
Im nächsten Schritt wird der Emitter aufgebracht, beispiels- weise als ganzflächige, hochdotierte, polykristalline Siliziumschicht, die anschließend strukturiert wird, um einen Emitter EM einer gewünschten Flächenausdehnung zu erhalten. Der Emitter kontaktiert die intrinsische Basis IB im Bereich der dort freigelegten Oberfläche der Basisschicht BS . Gleichzei- tig ist der Emitter EM gegen die extrinsische Basis EB durch die dielektrische Schichtkombination und die Spacergebiete SG isoliert. Aus der Figur wird nun auch klar, daß der Abstand zwischen der hochdotierten extrinsischen Basis IB und der gering dotierten intrinsischen Basis IB nun exakt dem Wert d entspricht, welcher sich aus der Schichtdicke d' der Hilfsschicht HS plus der Schichtdicke der dielektrischen Schichtkombination zusammensetzt. Über die gut einstellbare Dicke dieser Schichten kann der Abstand d mit dem erfindungsgemäßen Verfahren sicher kontrolliert und eingestellt werden. Der Ab- stand d kann dabei auf einen Wert von ca. 100 bis 300 nm eingestellt werden, der sich mit gängigen optischen Lithographieverfahren schwer oder gar nicht realisieren läßt. Das erfindungsgemäße Verfahren gibt daher einen sicheren Weg an, einen bipolaren Transistor mit einem gegebenen geringen Ab- stand zwischen extrinsischer und intrinsischer Basis zu schaffen. Da mit größer werdendem Abstand d auch der Ohmsche Widerstand der elektrisch leitenden Verbindung zwischen extrinsischer und intrinsischer Basis ansteigt, läßt sich auf diese Weise auch der Ohmsche Widerstand des Basisanschlusses einstellen. Über den Ohmschen Widerstand der Verbindung zwischen extrinsischer und intrinsischer Basis wird auch die maximal erreichbare Schaltfrequenz des Transistors bzw. dessen Schaltzeiten eingestellt. Da die Durchschlagsfestigkeit eines Transistors in der Regel sicher gewährleistet sein muß, kann mit dem erfindungsgemäßen Verfahren unter sicherer Einhaltung eines Mindestwiderstands dennoch eine maximale Schaltfrequenz des Transistors erzielt werden. Der Transistor kann als npn- oder als pnp-Transistor ausgebildet sein. Er ist vorzugsweise in Silizium realisiert, kann aber auch als Heterobipolar-Transistor ausgeführt sein. Eine oder mehrere Schichten des Transistors, ausgewählt aus Basisschicht und Kollektorgebiet können auch aus einem Verbindungshalbleiter bestehen. Alternativ kann der Emitter auch aus Metall ausgebildet sein.
Mit der Erfindung gelingt es auch, einen Transistor mit minimalem Flächenbedarf herzustellen, insbesondere wenn für die topologische Stufe, die ebenfalls zur Definition der intrinsischen Basis verwendet wird, als Außenkante eines LOCOS- Oxids ausgebildet ist .
Der Übersichtlichkeit halber wurde die Erfindung nur anhand weniger Ausführungsbeispiele erläutert, ist aber nicht auf diese beschränkt. Insbesondere die Reihenfolge, in der die Gebiete der extrinsischen und intrinsischen Basis erzeugt werden, oder die Dotierung der entsprechenden Gebiete erfolgt, ist durch die Erfindung nicht festgelegt und kann noch variiert werden. Als Vorteil bleibt noch zu erwähnen, daß mit Hilfe des erfindungsgemäßen Verfahrens eine intrinsische Ba- • sis vorgegebener Dicke erzeugt werden kann, deren Oberfläche keinem Hochtemperaturschritt oder einer Strukturschädigenden Ionenimplantation ausgesetzt ist. Auf diese Weise kann auch eine hochwertige intrinsische Basis geschaffen werden, die eine definierte Ladungsträgerlaufzeit und damit eine definierte Schaltzeit des Transistors gewährleistet.

Claims

Patentansprüche
1. Transistor mit einem Kollektor, einem Emitter (EM) und zwischen Kollek- tor und Emitter angeordneter intrinsischer Basis (IB) , die mit einer gegenüber dieser höher dotierten extrinsischen Basis (EB) , die eine zur intrinsischen Basis hin abfallende topologische Stufe (TS) ausbildet, elektrisch leitend verbunden ist und mit einem Spacergebiet (SG) , welches sich seitlich an die topologische Stufe anschmiegt, die intrinsische Basis begrenzt und zwischen Emitter und der topologischen Stufe zur extrinsischen Basis angeordnet ist.
2. Transistor nach Anspruch 1, bei dem die extrinsische Basis (EB) sowohl gegen das Spacergebiet (SG) als auch gegen den Emitter (Em) durch eine dielektrische Schichtkombination (NS,0S) getrennt ist, die zumindest eine Oxidschicht (OS) und eine Nitridschicht (NS) umfaßt.
3. Transistor nach Anspruch 1 oder 2, bei dem die Breite des Spacergebiets (SG) und damit der Abstand zwischen extrinsischer (EB) und intrinsischer Basis (IB) 100 - 300nm beträgt.
4. Transistor nach einem der Ansprüche 1 - 3, bei dem die extrinsische Basis (EB) und der Emitter (Em) aus hochdotiertem Polysilizium oder einer Kombination aus Polysi- lizium und Metallsiliziden ausgebildet sind.
5. Transistor nach einem der Ansprüche 1 - 4 , bei dem die zwischen Emitter (Em) und Kollektor gemessene Dicke der intrinsischen Basis (IB) gering ist gegen die Dicke der extrinsischen Basis (EB) .
6. Transistor nach einem der Ansprüche 1 - 5, bei dem die topologische Stufe (TS) durch eine die intrinsische Basis (IB) umschließende und begrenzende LOCOS- Oxidschicht 01) gebildet wird, auf der die extrinsische Basis (EB) aufliegt.
7. Selbstjustierendes Verfahren zur Herstellung eines Transistors mit den Schritten:
- Abscheiden einer leitenden Schicht ganzflächig auf einem kristallinen Halbleitersubstrat (S) , - Definieren einer extrinsischen Basis (EB) aus der leitenden Schicht durch Strukturieren und Freilegung der Oberfläche des Substrats im Bereich der intrinsischen Basis (IB),
- Erzeugen der Basisschicht (BS) auf der freigelegten Sub- stratoberflache so, daß die extrinsische Basis in Kontakt zur Basisschicht steht und zu dieser hin mit einer topologischen Stufe (TS) abfällt,
- ganzflächiges konformes Abscheiden einer isolierenden Hilfsschicht (HS) , - anisotropes Rückätzen der Hilfsschicht (HS) so, daß an der topologischen Stufe ein Spacergebiet (SG) verbleibt
- Abscheiden und Strukturieren eines Emitters (Em) , wobei sich in der vom Spacergebiet begrenzten Oberfläche der intrinsischen Basis ein Emitter-Basiskontakt ausbildet.
8. Verfahren nach Anspruch 7, bei dem auf der Oberfläche des Substrats (S) vor dem Abscheiden der Basisschicht (BS) eine dielektrische Schicht erzeugt wird, die nach dem Definieren der extrinsischen Basis (EB) im Basisbereich entfernt wird.
9. Verfahren nach Anspruch 7 oder 8 , bei dem die intrinsische Basis (IB) durch Epitaxie erzeugt wird.
10.Verfahren nach einem der Ansprüche 7 oder 8, bei dem die intrinsische Basis (IB) durch Implantation von Dotierstoff in das Substrat (S) erzeugt wird.
11.Verfahren nach einem der Ansprüche 7 bis 10, bei dem nach dem Erzeugen der intrinsischen Basis (IB) ganzflächig eine dielektrische Schichtkombination erzeugt wird, die zumindest eine Oxidschicht (OS) und eine Nitridschicht (NS) umfaßt.
12.Verfahren nach einem der Ansprüche 7 bis 11, bei dem als Hilfsschicht (HS) eine dicke Oxidschicht erzeugt und anschließend mittels reaktivem Ionenätzen anisotrop geätzt wird, wobei die Nitridschicht (NS) als Ätzstopp fungiert.
13.Verfahren nach Anspruch 11 oder 12, bei dem vor dem Abscheiden des Emitters (Em) die intrinsische Basis (IB) freigelegt wird, indem dort die dielektrische Schichtkombination entfernt wird.
14.Verfahren nach Anspruch 13, bei dem Nitridschicht (NS) der dielektrischen Schichtkombination durch Plasmaätzen, die Oxidschicht (OS) dagegen durch naßchemisches Ätzen entfernt wird.
15.Verfahren nach Anspruch 13 oder 14, bei dem vor dem Entfernen der Nitridschicht (NS) eine die intrinsische (IB) Basis aussparende Resistschicht (RS) erzeugt und vor dem Ätzen der Oxidschicht (OS) wieder entfernt wird.
16.Verfahren nach einem der Ansprüche 9 bis 15, bei dem zur Erzeugung der topologischen Stufe (TS) die leitende Schicht in einer größeren Dicke als die Basisschicht (BS) erzeugt wird.
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