WO2004027525A1 - 電子時計 - Google Patents

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WO2004027525A1
WO2004027525A1 PCT/JP2003/012016 JP0312016W WO2004027525A1 WO 2004027525 A1 WO2004027525 A1 WO 2004027525A1 JP 0312016 W JP0312016 W JP 0312016W WO 2004027525 A1 WO2004027525 A1 WO 2004027525A1
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WO
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circuit
switch
power
clock
storage means
Prior art date
Application number
PCT/JP2003/012016
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English (en)
French (fr)
Inventor
Akiyoshi Murakami
Motoki Funahashi
Masahiko Hitomi
Yoichi Nagata
Original Assignee
Citizen Watch Co., Ltd.
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Filing date
Publication date
Application filed by Citizen Watch Co., Ltd. filed Critical Citizen Watch Co., Ltd.
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Priority to US10/528,145 priority patent/US7715280B2/en
Priority to JP2004538004A priority patent/JP4459055B2/ja
Publication of WO2004027525A1 publication Critical patent/WO2004027525A1/ja
Priority to HK06102087.4A priority patent/HK1082058A1/xx

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Classifications

    • GPHYSICS
    • G04HOROLOGY
    • G04CELECTROMECHANICAL CLOCKS OR WATCHES
    • G04C10/00Arrangements of electric power supplies in time pieces
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02JCIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J1/00Circuit arrangements for dc mains or dc distribution networks
    • H02J1/10Parallel operation of dc sources
    • H02J1/122Provisions for temporary connection of DC sources of essentially the same voltage, e.g. jumpstart cables
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02JCIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/34Parallel operation in networks using both storage and other dc sources, e.g. providing buffering
    • H02J7/345Parallel operation in networks using both storage and other dc sources, e.g. providing buffering using capacitors as storage or buffering devices
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02JCIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/34Parallel operation in networks using both storage and other dc sources, e.g. providing buffering
    • H02J7/35Parallel operation in networks using both storage and other dc sources, e.g. providing buffering with light sensitive cells
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/50Energy storage in industry with an added climate change mitigation effect

Definitions

  • the present invention relates to an electronic timepiece having a control circuit for a power switch.
  • the present invention relates to an electronic timepiece that can quickly start a timepiece circuit when power is turned on, for example, during a detection in an assembly process.
  • Some electronic watches especially rechargeable electronic watches, use small-capacity capacitors and large-capacity capacitors.
  • the clock circuit of the electronic timepiece is operated with the small-capacity capacitor until the large-capacity capacitor can be charged to the extent that the clock circuit of the electronic timepiece can operate normally.
  • the voltage detection circuit detects that the large-capacity capacitor is sufficiently charged, and switches the power supply of the electronic watch from a small-capacity capacitor to a large-capacity capacitor.
  • the power of the electronic timepiece is switched from the large-capacity capacitor to the small-capacitance capacitor (Japanese Patent Publication No. 4-81754, p. refer graph1) .
  • such a rechargeable electronic timepiece has, for example, a solar cell or the like as a power source, and uses the solar cell as the power source to charge the above-described large-capacity capacitor and small-capacity capacitor. I'm charging.
  • a large-capacity capacitor (generally using a secondary battery) that is not connected to a solar cell is incorporated, and a clock circuit is formed using a power source charged in the large-capacity capacitor. It is working.
  • FIG. Figure 15 is a block diagram of a conventional rechargeable electronic timepiece.
  • reference numeral 1 denotes a power generation means, and a solar cell is used in the conventional example.
  • Reference numeral 2 denotes first power storage means for storing the energy of the power generation means 1 and operating the clock circuit.
  • a capacitor is used in this conventional example.
  • Reference numeral 3 denotes a second power storage means for storing the energy of the power generation means 1 and discharging the energy to the first power storage means 2 when the power generation means 1 is not generating power.
  • a secondary battery is used. .
  • the capacitor 2 having a smaller capacity than the secondary battery 3 is used.
  • Reference numeral 6 denotes a switch that is turned on to charge the power generated by the power generation means 1 to the second power storage means 3, and is configured by an N-channel transistor 61 in the conventional example.
  • Reference numeral 7 denotes a switch for connecting the first power storage means 2 and the second power storage means 3 in parallel when the second power storage means 3 is sufficiently charged.In the conventional example, a reverse N-channel transistor 7 is provided. 1 and a forward N-channel transistor 72.
  • Reference numeral 8 denotes a clock circuit, which includes an oscillation circuit 81, an oscillation stop detection circuit 82 that detects whether the oscillation circuit 81 is oscillating, and a frequency divider circuit 83 that divides the signal of the oscillation circuit 81.
  • the waveform shaping circuit 84 that creates a desired signal using the signal of the circuit 83 and the voltage of the second power storage means 3 are detected.
  • a battery voltage detection circuit 85 The clock circuit 8 further includes a logic rate adjusting circuit, a motor driving circuit, and the like, but is omitted here.
  • the battery voltage detection circuit 85 detects that the voltage of the second power storage means 3 is low, and turns off the switch 7.
  • the waveform shaping circuit 84 controls the switch 6 so as to be repeatedly turned on and off every second, for example.
  • switch 6 is off, the energy generated by power generation means 1 is charged to first power storage means 2, and when switch 6 is on, the power generation energy of power generation means 1 is charged to second power storage means 3. Is done. '
  • the battery voltage detection means 85 determines that the voltage of the second power storage means 3 has increased. Detect and turn on switch 7. As a result, the first power storage means 2 and the second power storage means 3 are connected in parallel, so that the first power storage means 2 and the second power storage means 3 are simultaneously operated by the power generation means 1 regardless of whether the switch 6 is on or off. Charged. Further, in a state where the first power storage means 2 and the second power storage means 3 are connected in parallel, even if the power generation means 1 stops generating power, the first power storage means 2 receives energy from the second power storage means 3. Once replenished, the clock circuit 8 can continue to operate.
  • the battery voltage detection circuit 85 detects a drop in the voltage of the second power storage means 3 and turns off the switch 7. Then, the power supply of the clock circuit 8 is switched to the first power storage means 2.
  • the stored energy of the first power storage means 2 is also consumed, the voltage drops, and the operation of the oscillation circuit 81 stops.
  • the operation of the waveform shaping circuit 84 stops, and the switch 6 is turned off. '
  • the stored energy of the first power storage means 2 further decreases due to an internal leak of the clock circuit 8 and the voltage of the first power storage means 2 becomes 0 V ( GND). Then, the L level output by the waveform shaping circuit 84 and the battery voltage detection circuit 85 to turn off the switch 6 and the switch 7 is recognized as the H level, and the switch 6 and the switch 6 are switched. 7 may turn on.
  • the waveform shaping circuit 84 and the battery voltage detection means 85 detect the voltage of the vanolek potential of each N-channel transistor. It is configured to output an L level and turn off the switch.
  • the clock circuit 8 resumes operation when the stored energy is stored in the first power storage means 2, that is, when the power generation means 1 starts generating power.
  • the switches 6 and 7 are off, so that the power generation energy of the power generation means 1 is stored in the first power storage means 2.
  • the oscillation circuit 81 starts operating, and the switches 6 and 7 can be controlled.
  • a secondary battery that has been charged to some extent in advance Insert means 3 into the electronic watch (connect or incorporate it into the circuit of the electronic watch).
  • the clock circuit 8 is in a non-driven state.
  • the first power storage means 2 can be charged.
  • the battery voltage detecting means 85 is in a non-driving state. Therefore, the first power storage means 2 which is the power supply of the clock circuit 8 is separated from the second power storage means 3. Therefore, the first power storage means 2 is forcibly charged by touching both ends of the switch 7 with conductive pins, and the clock circuit 8 is driven.
  • a power generation power source is secured by connecting the power generation means (solar cell) 1 to the circuit, and the clock circuit 8 is driven.
  • the clock circuit 8 starts operating. After that, the operation of the clock circuit is checked, for example, the current consumption is checked.
  • the first power storage means 2 When the battery voltage of the first power storage means 2 was insufficient, it was necessary to charge the first power storage means 2 in order to operate the clock circuit 8. For example, when it is desired to confirm whether or not the clock circuit 8 operates during the assembly process of the factory production line, (1) the first power storage means 2 is forcibly charged by turning on the second power storage means 3, or the like. (2) It was necessary to connect the power generation means (solar cell) 1 to the circuit and charge the first power storage means 2. In particular, when measuring the current consumption of the clock circuit 8 on the production line, the measurement is usually performed by connecting an ammeter to the terminal of the second power storage means 3, but the first power storage means 2, which is also the power supply of the clock circuit 8, is charged.
  • the present invention solves the above-described problems, and can simply start the operation of the clock system simply by inserting a secondary battery, and can confirm the operation of the clock circuit, such as measuring current consumption in a short time. (Rechargeable) Electronic clock is provided.
  • an electronic timepiece includes a first power supply, a clock circuit connected to the first power supply, and a power-on detection for detecting that the second power is turned on. And a switch circuit for connecting the first power supply and the second power supply, and controlling the switch circuit when the second power supply is detected by the power-on detection circuit. And a control circuit for connecting the first power supply and the second power supply, charging the first power supply with the second power supply, and controlling the clock circuit to operate.
  • the second power supply has a larger capacity than the first power supply means.
  • the switch circuit includes a first switch for connecting the first power supply and the second power supply in parallel, and a switch in parallel with the first switch.
  • the electronic timepiece according to the present invention preferably includes voltage detecting means for turning on the first switch when the second power supply is sufficiently charged by the power generating means.
  • control circuit is controlled by the timepiece circuit.
  • control circuit is configured so that the oscillation circuit starts oscillating after turning on the second switch, thereby turning off the second switch. It is preferred that it be controlled. Since the switch is turned off after the oscillation circuit starts oscillating, the electronic timepiece can be operated normally after the switch is turned off.
  • control circuit controls the second switch to be turned off after a predetermined time has elapsed after the second switch is turned on.
  • the switch is turned off after a sufficient time has passed since the start of the oscillation circuit, so that the clock circuit can be operated reliably after the power is turned on.
  • control circuit includes a timer, and the control circuit controls the second switch to be turned off when the timer measures a predetermined time. . Since the switch is turned off after a sufficient time has elapsed, the clock circuit can be reliably operated.
  • the control circuit turns on the second switch and then turns off the second switch after a lapse of a predetermined time from the start of oscillation.
  • a predetermined time Preferably controlled by a circuit Good.
  • the switch is turned off after a sufficient time has elapsed since the start of the oscillation circuit, so that the clock circuit can be operated reliably after the power is turned on.
  • the control circuit after turning on the second switch, detects that the power generation means has generated power, and controls the second switch to turn off. Is preferred.
  • the switch is turned off when the power generation means is generating power, so that the electronic timepiece can immediately perform clock operation after power generation is started.
  • the electronic timepiece according to the present invention has a comparison circuit that operates so as not to turn on the second switch when the voltage of the second power supply is equal to or lower than a predetermined voltage.
  • the switch is not turned on when the power supply voltage is not sufficient for the oscillation circuit to oscillate, so that the electronic timepiece can perform the clock operation immediately after the start of power generation.
  • the switch circuit has a first switch for connecting the first power supply and the second power supply in parallel
  • the control circuit includes a power supply. It is preferable that when the detection circuit detects that the second power supply is turned on, the first switch is turned on to connect the first power supply to the second power supply. Without providing the second switch in parallel with the first switch, the power supply to the clock circuit can be supplied by detecting that the second power is turned on.
  • FIG. 1 is a block diagram of a rechargeable electronic timepiece according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a modified example of the first embodiment.
  • FIG. 3 is a block diagram of a rechargeable electronic timepiece showing a second embodiment according to the present invention.
  • FIG. 4 is a block diagram showing a modified example of the second embodiment.
  • FIG. 5 is a block diagram of a rechargeable electronic timepiece according to a third embodiment of the present invention.
  • FIG. 6 is a block diagram showing a modified example of the third embodiment.
  • FIG. 7 is a block diagram of a rechargeable electronic timepiece according to a fourth embodiment of the present invention.
  • FIG. 8 is a block diagram showing a modified example of the fourth embodiment.
  • FIG. 9 is a configuration diagram of the power-on detection means and the SW control means according to the present invention.
  • FIG. 10 is an operation time chart of the power-on detecting means and the SW control means according to the present invention.
  • FIG. 11 is a block diagram of a rechargeable electronic timepiece showing a fifth embodiment according to the present invention.
  • FIG. 12 is a block diagram showing a modification of the fifth embodiment.
  • FIG. 13 is a block diagram showing the power-on detecting means and the second SW control means according to the present invention.
  • FIG. 14 is a diagram showing the relationship between the oscillation stop detection circuit 82 and the waveform shaping circuit 84.
  • FIG. 15 is a configuration diagram of a rechargeable electronic timepiece showing a conventional technique.
  • FIG. 1 is a block diagram of a rechargeable electronic timepiece showing a first embodiment according to the present invention.
  • reference numeral 86 denotes power-on detecting means for detecting that the second power storage means 3 has been turned on to the electronic timepiece.
  • Reference numeral 87 denotes a SW control circuit (SW is a switch) for controlling a switch 9 described later. (Short for j). Power is supplied from the second power storage means 3 to the power-on detection means 86 and the SW control circuit 87.
  • the switch 9 includes a reverse N-channel transistor 91, and is connected in parallel with the N-channel transistor 71 forming the switch 7.
  • FIG. 9 shows an example of a circuit configuration of the power-on detecting means 86 and the SW control circuit 87.
  • the power-on detecting means 86 is composed of a capacitor 861, a resistor 862, and an inverter 863.
  • One electrode of the capacitor 861 is connected to the VDD potential, and the other electrode is connected to the resistor 862.
  • One terminal of the resistor 862 is connected to the VSS potential, and the other terminal is connected to the capacitor 861.
  • the line connecting the capacitor 861 and the resistor 862 is connected to the input (signal (a)) of the inverter 863, and the output of the inverter 8663 is connected to the output (signal (B)).
  • the SW control circuit 87 includes a NAND latch 871 having NAND gates 8711 and 8712, and an inverter 872.
  • the input of the NAND gate 8711 of the NAND latch 871 is connected to the output (signal (b)) of the power-on detecting means 86.
  • the input of the other NAND gate 8712 is connected to the output (signal (c)) of the oscillation stop detection circuit 82 in the embodiment of FIG.
  • the output of the NAND gate 8712 is connected to the input of the inverter 872, and the output of the inverter 8772 becomes the output (signal (d)) of the SW control circuit 87.
  • the operation of the circuit shown in FIG. 9 will be described using the time chart shown in FIG. (A) to (d) in FIG. 10 indicate the aforementioned signals (a) to (d), respectively.
  • the power is supplied to the power-on detection means 86. Is the time at which the battery is turned on, and the time at which the second power storage means 3 is connected to the rechargeable watch.
  • the capacitor 861 is charged to the VSS potential based on the time constant of the capacitance of the capacitor 861 and the resistance value of the resistor 862. Therefore, the potential of the signal (a) in FIG. 9 changes as shown in (a) in FIG.
  • the comparator 863 outputs L level when the input is higher than 1/2 VSS, and outputs H level when the input is lower than 1/2 VSS.
  • t2 is the time when the signal (a) becomes 1Z2VSS.
  • the output (signal (b)) of the comparator 8663 changes from the L level to the H level. (See (b) in Fig. 10).
  • the power-on detecting means 86 outputs the L level only at the beginning of the second power storage means 3 being turned on, and outputs the L level thereafter if the second power storage means 3 is kept turned on. None.
  • the output (signal (c)) of the oscillation stop detection circuit 82 becomes H level. Therefore, when the second power storage means 3 is turned on, the input (signal (c)) of the NAND gate 8712 of the SW control circuit 87 becomes H level (see (c) in FIG. 10).
  • the signal (b) is at the L level, so that the input (signal (b)) of the NAND gate 8711 is at the L level, and therefore the output of the NAND gate 8711 is output.
  • the L level of the NAND gate 8712 is input, and the output (signal (d)) of the inverter 872 becomes H level (see (d) in FIG. 10).
  • Time t3 is a time when the oscillation stop detection circuit 82 detects the oscillation of the oscillation circuit 81.
  • the output (signal (c)) of the path 82 becomes L level.
  • the input (c) of the NAND gate 8712 goes low, the output of the NAND gate 8712 goes high.
  • the H level of the NAND gate 8712 is input, and the output (signal (d)) of the inverter 872 becomes L level (see (d) in FIG. 10).
  • the SW control circuit 87 outputs the H level after the second power storage means 3 is turned on, and then outputs the L level based on the output (signal (c)) of the power-on detection circuit 86. Is output. The SW control circuit 87 does not operate thereafter if the second power storage means 3 is kept turned on.
  • the power generation means (solar cell) 1 is not connected to the circuit, and the second power storage means ( It is assumed that secondary battery (3) has not been put into the electronic clock.
  • the second power storage means 3 which has been charged to some extent in advance is turned on.
  • the clock circuit 8 Immediately before the second power storage means 3 is turned on, the clock circuit 8 is in a non-operating state. Since the oscillation stop detection circuit 82 detects that the oscillation of the oscillation circuit 81 has stopped, the signal (c) is at the H level. In addition, the waveform shaping circuit 84 and the battery voltage detecting means 85 also output the L level since the oscillation is stopped.
  • FIG. 14 shows the relationship between the oscillation stop detection circuit 82 and the waveform shaping circuit 84.
  • the drain of the N-channel transistor 1401 is connected to the final output of each of the waveform shaping circuits 84.
  • the source / park of these N-channel transistors 1441 is connected to VSS, and the gate is connected to the oscillation stop detection circuit 82.
  • the oscillation stop detection circuit 82 detects the oscillation stop, the N-channel H level signal to the gate of transistor 1401.
  • the N-channel transistor 1401 is turned ON, and each output goes to the VSS level. That is, in the oscillation stop state, the waveform shaping circuit 84 and the battery voltage detecting circuit 85 output L level (VSS level).
  • the oscillation circuit 81 when the oscillation circuit 81 is oscillating, the oscillation stop circuit 82 outputs an L level and the N-channel transistor 1401 is OFF, so that the N-channel transistor 1441 is in circuit operation. Has no effect. Therefore, the switches 6 and 7 are turned off. Further, as described above, since the SW control circuit 87 outputs an L level except when the second power storage means 3 is turned on, the switch 9 is also off.
  • the first power storage means 2 which is the power supply of the clock circuit 8 is also in a state where there is no power storage energy. As described above, immediately before the second power storage means 3 is turned on, the clock circuit 8 is in a non-operating state, and the switches 6, 6, and 9 are in an off state.
  • the power-on detection means 86 detects that the second power storage means 3 has been turned on, and outputs an L level (signal ( b))).
  • the SW control circuit 87 outputs a high level (signal (d)). This causes switch 9 to turn on. If the second power storage means 3 connected here is sufficiently charged in advance and the voltage is sufficient, the stored energy of the second power storage means 3 is changed to the forward direction of the switch 9 and the switch 7 in the ON state.
  • the first power storage means 2 is charged through the parasitic diode of the N-channel transistor 72. When the voltage of the first power storage means 2 rises due to charging and the voltage of the first power storage means 2 exceeds the minimum operating voltage of the oscillation circuit 81, the oscillation circuit 81 starts oscillating and the clock circuit 8 starts operating. I do.
  • the oscillation stop detection circuit 82 Upon detecting the start, the oscillation stop detection circuit 82 outputs an L level (signal (c)). When the signal (c) goes low, the SW control circuit 87 outputs the low level (signal (d)). This turns off switch 9. At the same time, the battery voltage detecting means 85 also detects that the voltage of the second power storage means 3 is sufficient, outputs an H level, and turns on the switch 7. As described above, even when the second power storage means 3 is turned on while the operation of the clock circuit 8 is stopped, the operation of the clock circuit 8 can be promptly resumed. Therefore, it is possible to easily inspect the current consumption of the clock circuit 8 and the like. Of course, this method can also be used when disassembling and assembling watches at retail stores. FIG.
  • FIG. 2 is a block diagram showing a modified example of the first embodiment. The difference from FIG. 1 is that, in FIG. 2, an OR circuit 92 is provided instead of the switch 9 shown in FIG. One input of the OR circuit 92 is connected to the SW control circuit 87, the other input is connected to the battery voltage detecting means 85, and the output of the OR circuit 92 is the N-channel transistor 71 of the switch 7. Connected to the same gate.
  • the power-on detection circuit 86 detects that the second power storage means 3 has been turned on, and outputs an L level (signal (b)).
  • the SW control circuit 87 outputs the high level (signal (d)).
  • the OR circuit 92 outputs the H level, and the N-channel transistor 71 of the switch 7 is turned on.
  • the stored energy of the second power storage means 3 is discharged to the first power storage means 2 via the parasitic diode of the N-channel transistor 71 of the switch 7 and the N-channel transistor 72 of the switch 7 .
  • Oscillation circuit 81 starts oscillating when the voltage of first power storage means 2 rises due to charging and exceeds the minimum operating voltage of oscillation circuit 81. Thereafter, as in the first embodiment, the oscillation
  • the stop detection circuit 82 detects that the oscillation circuit 81 has started oscillating
  • the oscillation stop detection circuit 82 outputs an L level (signal (c)).
  • the SW control circuit 87 outputs the low level (signal (d)).
  • the battery voltage detecting means 85 also detects that the voltage of the second power storage means 3 is sufficient, and outputs an H level. Therefore, the OR circuit 92 outputs the H level and keeps the switch 7 on.
  • FIG. 3 is a block diagram of a rechargeable electronic timepiece according to a second embodiment of the present invention. The difference from FIG. 1 is that in FIG. 3, the SW control circuit 87 is controlled by the signal of the frequency divider circuit 83.
  • the power generation means 1 is not connected to a circuit, and that the second power storage means 3 is not inserted into the electronic timepiece. Therefore, first, the second power storage means 3 is turned on.
  • the power-on detection circuit 86 detects that the second power storage means 3 is turned on, and outputs an L level (signal (b)).
  • the SW control circuit 87 turns on the switch 9.
  • the stored energy of the second power storage means 3 is discharged to the first power storage means 2 via the N-channel transistor 91 of the switch 9 and the parasitic diode of the N-channel transistor 72 of the switch 7.
  • Oscillation circuit 81 starts oscillating when the voltage of first power storage means 2 exceeds the minimum operating voltage of oscillation circuit 81 by charging.
  • the frequency divider circuit 83 divides the signal of the oscillator circuit 81 and outputs an L level (signal (c)) after a sufficient time has elapsed.
  • FIG. 4 is a block configuration diagram showing a modification of the second embodiment. It is. The difference from FIG. 3 is that, in FIG. 4, an OR circuit 92 is provided instead of the switch 9 shown in FIG. One input of the OR circuit 92 is connected to the SW control circuit 87, the other input is connected to the battery voltage detecting means 85, and the output of the OR circuit 92 is the N-channel transistor 7 of the switch 7. Connected to Gate 1.
  • the power-on detection circuit 86 detects that the second power storage means 3 has been turned on, and outputs an L level (signal (b)).
  • the SW control circuit 87 outputs the high level (signal (d)).
  • the OR circuit 92 outputs an H level, and the N-channel transistor 71 of the switch 7 is turned on.
  • the stored energy of the second power storage means 3 is discharged to the first power storage means 2 via the parasitic diodes of the N-channel transistor 71 of the switch 7 and the N-channel transistor 72 of the switch 7.
  • Oscillation occurs when the voltage of the first power storage means 2 rises due to charging and the voltage of the first power storage means 2 exceeds the minimum operating voltage of the oscillation circuit 81.
  • the circuit 81 starts oscillating.
  • the frequency of the frequency divider circuit 83 and the frequency of the oscillator circuit 81 are divided, and after a sufficient time has elapsed, the L level is output (signal (c)).
  • the SW control circuit 87 outputs the low level (signal (d)).
  • the battery voltage detecting means 85 detects that the voltage of the second power storage means 3 is sufficient, it outputs an H level. Therefore, the OR circuit 92 continuously outputs the H level, and the N-channel transistor 71 of the switch 7 is turned on.
  • the OR circuit 92 is provided instead of the switch 9 in FIG. 3, the same operation as the rechargeable electronic circuit shown in FIG. 3 can be performed.
  • this modification method can also be used when disassembling and assembling a watch at a retail store or the like.
  • FIG. 5 is a block diagram of a rechargeable electronic timepiece according to a third embodiment of the present invention. The difference between FIG. 1 and FIG. 5 is that in FIG. 5, the SW control circuit 87 is controlled by the signal of the power generation means 1.
  • the power generation means 1 is incorporated in the electronic timepiece, but the second power storage means 3 is not put into the electronic timepiece. Therefore, first, the second power storage means 3 is inserted into the electronic timepiece.
  • the power-on detection circuit 86 detects that the second power storage means 3 is turned on, and outputs an L level (signal (b)).
  • the SW control circuit 87 turns on the switch 9.
  • the stored energy of the second power storage means 3 is discharged to the first power storage means 2 via the parasitic diode of the N-channel transistor 91 of the switch 9 and the N-channel transistor 72 of the switch 7. .
  • Oscillation circuit 81 starts oscillating when the voltage of first power storage means 2 exceeds the minimum operating voltage of oscillation circuit 81 by charging.
  • the SW control circuit 87 is configured to detect the power generation potential of the power generation means 1 and turn off the switch 9. When the switch 9 is turned off, the first power storage means 2 and the second power storage means 3 are disconnected, and the power generation potential of the power generation means 1 charges the first power storage means 2.
  • the oscillation circuit 81 starts oscillating, and the clock circuit 8 starts operating.
  • the switch 7 is turned off by the battery voltage detection means 85. Therefore, as described in FIG. 15, the first power storage means .2 and the second power storage means 3 are charged alternately.
  • the situation is the same as the situation described with reference to FIG. As described above, even when the storage energy of the second power storage means 3 is insufficient and the voltage of the second power storage means 3 is insufficient, since the power generation means 1 is incorporated, the oscillation of the oscillation circuit 81 is performed as usual. Can be started. This embodiment is particularly effective when disassembling and cleaning the electronic timepiece.
  • FIG. 6 is a block diagram showing a modified example of the third embodiment. The difference from FIG. 5 is that, in FIG. 6, an OR circuit 92 is provided instead of the switch 9 shown in FIG. One input of the OR circuit 92 is connected to the SW control circuit 87, the other input is connected to the battery voltage detecting means 85, and the output of the OR circuit 92 is the N-channel transistor 71 of the switch 7. Connected to the same gate.
  • the power-on detection circuit 86 detects that the second power storage means 3 has been turned on, and outputs an L level (signal (b)).
  • the SW The control circuit 87 outputs the H level (signal (d)).
  • the OR circuit 92 outputs an H level, and the N-channel transistor 71 of the switch 7 is turned on.
  • the stored energy of the second power storage means 3 is discharged to the first power storage means 2 via the parasitic diode of the N-channel transistor 71 of the switch 7 and the N-channel transistor 72 of the switch 7 .
  • Oscillation circuit 81 starts oscillating when the voltage of first power storage means 2 rises by charging and the voltage of first power storage means 2 exceeds the minimum operating voltage of oscillation circuit 81.
  • the power generation means 1 starts power generation.
  • the SW control circuit 87 detects the generated potential of the power generation means 1 and outputs an L level.
  • the OR circuit 92 outputs the L level, and turns off the switch 71 of the N-channel transistor 71 of the switch 7. When the switch 7 is turned off, the first power storage means 2 and the second power storage means 3 are disconnected, and the power generation potential of the power generation means 1 charges the first power storage means 2.
  • the oscillation circuit 81 starts oscillating, and the clock circuit 8 starts operating.
  • the output of the battery voltage detection means 85 is at the L level. Therefore, the OR circuit 92 still outputs the L level, and the switch 7 is turned off. Therefore, as described in FIG. 14, the first power storage means 2 and the second power storage means 3 are charged alternately. After the second power storage means 3 is sufficiently charged, the situation becomes the same as the situation described with reference to FIG. As described above, the storage energy of the second power storage means 3 is insufficient and the voltage of the second power storage means 3 is insufficient.
  • FIG. 7 is a block diagram of a rechargeable electronic timepiece according to a fourth embodiment of the present invention. . 7, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted. The difference between FIG. 1 and FIG. 7 is that a comparison circuit 100 is provided in FIG.
  • the comparison circuit 100 is composed of a buffer gate 101, a diode 102, and a Bouland resistance 103.
  • the diode 102 is configured so that its VF is higher than the operation start voltage of the oscillation circuit 81, its anode is the output of the SW control circuit 87, and its cathode is the buffer gate 101. Is connected to the input. Further, the input of the non-gate 101 is pulled down to the minus side of the second power storage means 3 by the Bourdard resistor 103. The output of the knock gate 101 is connected to the gate of the N-channel transistor 91 of the switch 9.
  • the power generation means 1 is incorporated in the electronic timepiece, but the second power storage means 3 is not inserted in the electronic timepiece.
  • the second power storage means 3 is turned on when the clock circuit 8 is not operating and the switches 6, 7, and 9 are off.
  • the power-on detection circuit 86 detects that the second power storage means 3 has been turned on, and outputs an L level (signal (b)).
  • the SW control circuit 87 outputs the H level (the signal (d)).
  • the H level of the output signal (signal (d)) of the SW control circuit 87 and the second power storage means 3 are controlled by the diode 102 connected between the SW control circuit 87 and the switch 9. If the difference from the negative potential (that is, the power supply voltage of the second power storage means 3) does not exceed the VF of the diode 102, the output of the diode 102 is released. In this case, the input of the buffer gate 101 is fixed at the L level by the pull-down resistor 103, the output of the buffer gate 101 becomes the L level, and the switch 9 is turned off. Will remain. On the other hand, when the power supply voltage of the second power storage means 3 exceeds the VF of the diode 102, the output of the diode 102 becomes H level, and the output of the buffer gate 101 also becomes H level. And switch 9 turns on.
  • the switch 9 When the switch 9 is turned on, the storage energy of the second power storage means 3 is transferred to the first power storage means 2 via the parasitic diode of the N channel transistor 72 of the switch 9 and the switch 7 as described above. Discharged.
  • the oscillation circuit 81 starts oscillating and the clock circuit 8 stops operating. Start.
  • the switch 9 is turned on only when the voltage of the second power storage means 3 is higher than the operation start voltage of the oscillation circuit 81, so that when the switch 9 is turned on, Circuit 81 can always oscillate. Therefore, when the second power storage means 3 is connected but the voltage of the second power storage means 3 is not enough to oscillate the oscillation circuit 81, the switch 9 is not turned on. In this case, if the connected power generation means 1 is generating power, the power storage means 1 stores the stored energy in the first power storage means 2. As described above, when the voltage of the second power storage means 3 is insufficient, the switch 9 does not turn on. Further, the battery voltage detecting means 85 does not turn on the switch 7 either.
  • the stored energy of the first power storage means 2 does not flow into the second power storage means 3, and the first power storage means 2 can be charged quickly.
  • the oscillation circuit 81 starts oscillating, and the clock circuit 8 can be operated.
  • FIG. 8 is a block diagram showing a modified example of the fourth embodiment.
  • an OR circuit 92 is provided instead of the switch 9 shown in FIG.
  • One input of the OR circuit 92 is connected to the output of the buffer gate 101 of the comparison circuit 100, the other input is connected to the battery voltage detecting means 85, and the output of the OR circuit 92 is switched.
  • the power-on detection circuit 86 detects that the second power storage means 3 has been turned on, and outputs an L level (signal (b)). When the signal (b) goes low, the SW control circuit 87 outputs the high level (signal (d)).
  • the comparison circuit 100 outputs the L level when the power supply voltage of the second power storage means 3 does not exceed the VF of the diode 102, and the power supply voltage of the second power storage means 3 0 When exceeding the VF of 2 Output H level.
  • the comparison circuit 100 When the comparison circuit 100 outputs the H level, the OR circuit 92 outputs the H level, and the N-channel transistor 71 of the switch 7 is turned on. Then, the stored energy of the second power storage means 3 is discharged to the first power storage means 2 via the parasitic diode of the transistor 71 of the switch 7 and the N-channel transistor 72 of the switch 7.
  • the oscillation circuit 81 starts oscillating and the clock circuit 8 starts operating.
  • the N-channel transistor 71 of the switch 7 is turned on only when the voltage of the second power storage means 3 exceeds the operation start voltage of the oscillation circuit 81, so that the N-channel transistor 71 of the switch 7 is turned on.
  • the oscillation circuit 81 can always oscillate. Therefore, if the second power storage means 3 is connected but the voltage of the second power storage means 3 is insufficient to oscillate the oscillation circuit 81, the N-channel transistor 71 of the switch 7 does not turn on. . In that case, it is necessary to further connect the power generation means 1 to generate power, and to cause the first power storage means 2 to store the generated energy. As described above, when the first power storage means 2 is sufficiently charged, the oscillation circuit 81 starts oscillating, and the clock circuit 8 can be operated.
  • FIG. 11 is a block diagram of a rechargeable electronic timepiece showing a fifth embodiment according to the present invention.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.
  • the difference from FIG. 1 is that the second SW control circuit 88 is used in FIG.
  • FIG. 13 shows an example of a circuit configuration of the power-on detecting means 86 and the second SW control circuit 88.
  • the power-on detecting means 86 is composed of a capacitor 861, a resistor 862, and an inverter 863, as in FIG.
  • One electrode of the capacitor 861 is connected to the VDD potential, and the other electrode is connected to the resistor 862.
  • One terminal of the resistor 8 62 is VSS The other terminal is connected to the capacitor 861.
  • the line connecting the capacitor 861 and the resistor 862 is connected to the input (signal (a)) of the impeller 863, and the output of the impeller 863 is connected to the output (signal (B)).
  • the second SW control circuit 88 is composed of a CR oscillator 881 and a power counter 882.
  • the CR oscillator 8 8 1 is composed of the following: 8 8 11, 8 8 13 and 8 8 14, NAND gate 8 8 12 and AND gate 8
  • the counter 882 is composed of a timer 8821 and an inverter 88222.
  • the CR oscillator 881 starts oscillating when the input (signal (d)) goes high, and outputs (signal (e)) according to the time constant of the resistor 8815 and the capacitor 8816. Is configured to be changed.
  • the counter 882 which is an example of the time counting means, is configured to count the output (signal (e)) of the CR oscillator, and to output an L level (signal (d)) when the count is up (N times). ing.
  • the potential of the signal (a) of the power-on detecting means 86 changes as shown in (a) of FIG. 10 described above. Therefore, when the second storage means 3 is turned on, the output (signal (b)) of the power-on means 86 is at the L level.
  • the signal (b) resets the timer 8821 of the counter 8882, the output of the timer 8821 becomes L level, and the counter 8882 sets the counter 882.
  • the output (signal (d)) of 2 becomes H level.
  • the CR oscillator 881 starts oscillating.
  • the counter 882 counts the output (signal (e)) of the CR oscillator 881, and outputs an L level output (signal (d)) when it reaches a predetermined count (N).
  • CR Oscillator 881 stops oscillation.
  • the time from when the output of the second SW control circuit 88, that is, the output (signal (d)) of the counter 882 changes from the H level to the L level after the second storage means 3 is turned on is determined by the oscillation circuit 8 It is desirable that the longer the oscillation of 1 is, the longer the time until the second power storage means 3 is charged to the first power storage means 2 and the time until the battery voltage detection means 85 operates.
  • the output of the second SW control circuit 88 changes from H level to L by changing the time constant of the CR oscillator 882 or changing the count-up number (N) of the counter 882. You can change the time it takes to reach the level.
  • the power generation means 1 is incorporated in the electronic timepiece, but the second power storage means 3 is not inserted in the electronic timepiece.
  • the second power storage means 3 is turned on when the clock circuit 8 is not operating and the switches 6, 7, and 9 are off.
  • the power-on detection circuit 86 detects that the second power storage means 3 has been turned on, and outputs an L level (signal (b)).
  • the second SW control circuit 88 outputs an H level (signal (d)).
  • the switch 9 When the second SW control circuit 88 outputs the H level (signal (d)), the switch 9 is turned on. If the second power storage means 3 connected here is sufficiently charged in advance and the voltage is sufficient, the stored energy of the second power storage means 3 becomes forward N of the switches 9 and 7 in the ON state. The first power storage means 2 is charged through the parasitic diode of the channel transistor 72. When the voltage of the first power storage means 2 rises due to charging and the voltage of the first power storage means 2 exceeds the minimum operating voltage of the oscillation circuit 81, the oscillation circuit 81 starts oscillating and the clock circuit 8 stops operating. Start You.
  • the second SW control circuit 88 outputs the L level (signal ( d))) is output.
  • This turns off switch 9.
  • the battery voltage detecting means 85 also detects that the voltage of the second power storage means 3 is sufficient, outputs an H level, and turns on the switch 7.
  • the clock circuit 8 can quickly restart the operation. Therefore, the inspection of the current consumption of the clock circuit 8 and the like can be easily performed.
  • this method can also be used when disassembling and assembling watches at retail stores.
  • FIG. 9 is a block diagram showing a modified example. The difference from FIG. 11 is that, in FIG. 12, an OR circuit 92 is provided instead of the switch 9 shown in FIG. One input of the OR circuit 92 is connected to the second SW control circuit 88, the other input is connected to the battery voltage detecting means 85, and the output of the OR circuit 92 is the N of the switch 7. Connected to the gate of channel transistor 71.
  • the second power storage means 3 The power-on detection circuit 86 detects that the power is turned on, and outputs an L level (signal (b)). When the signal (b) becomes L level, the second SW control circuit 88 outputs H level (signal (d)). Then, the OR circuit 92 outputs an H level, and the N-channel transistor 71 of the switch 7 is turned on. Then, the storage energy of the second power storage means 3 is discharged to the first power storage means 2 via the parasitic diode of the N-channel transistor 71 of the switch 7 and the N-channel transistor 72 of the switch 7 .
  • Oscillation circuit 81 starts oscillating when the voltage of first power storage means 2 increases by charging and the voltage of first power storage means 2 exceeds the minimum operating voltage of oscillation circuit 81.
  • the OR circuit 92 is provided instead of the switch 9 in FIG. 11, the same operation as the rechargeable electronic timepiece shown in FIG. 11 can be performed.
  • this modification method can also be used when disassembling and assembling a watch at a retail store or the like.

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Abstract

電源を投入することで時計回路の動作を再開させ、時計動作の確認を行える充電式電子時計を提供する。充電式電子時計は、第1の電源(2)と、第1の電源と接続された時計回路(8)と、第2の電源(3)が投入されたことを検知する電源投入検出回路(86)と、第1の電源と第2の電源を接続するためのスイッチ回路(7、9)と、電源投入検出回路によって第2の電源が投入されたことが検出されたときに、スイッチ回路を制御して第1の電源と第2の電源とを接続し、第2の電源によって第1の電源を充電し、時計回路を動作させるように制御する制御回路(87)とを有することを特徴とする。

Description

明 細 書 電子時計 従来技術
本発明は、 電源スィ ツチの制御回路を有する電子時計に関するも のである。 特に、 本発明は、 組立工程途中の検查時等において、 電 源投入時に素早く時計回路を起動させるこ とのできる電子時計に関 するものである。 背景技術
電子時計、 特に充電式電子時計では、 小さい容量のキャパシタと 大きい容量のキャパシタを用いているものがある。 その場合、 電子 時計の時計回路を正常に動作させることができる位に、 大きい容量 のキャパシタが充電できるまでは、 小さい容量のキャパシタで電子 時計の時計回路を動作させている。 また、 大きい容量のキャパシタ が十分充電されたことを電圧検出回路にて検出し、 電子時計の電源 を小さい容量のキャパシタから大きい容量のキャパシタに切り替え ている。 さらに、 大きい容量のキャパシタの電圧が低下したときは 、 逆に電子時計の電源を大きい容量のキャパシタから小さい容量の キャパシタ切り替えている (特公平 4— 8 1 7 5 4号公報、 第 5頁 の図 1参照) 。
一般的に、 このような充電式電子時計では、 発電源と して例えば ソーラーセルなどを有し、 この発電源であるソーラーセルを用いて 、 前述の大きい容量のキャパシタ及び小さい容量のキャパシタを充 電している。 しかし、 工場での組立工程中及び小売店等での分解掃 除の工程中等では、 発電源であるソーラーセルを組み込む前に、 時 計回路の動作を確認したい場合がある。 そのような場合、 ソーラー セルと接続されていない大きい容量のキャパシタ (一般的には二次 電池を使用する) を組み込んで、 大きい容量のキャパシタに充電さ れている電源を利用して時計回路を動作させている。
以下、 図 1 5を用いて従来の技術を説明する。 図 1 5は従来の充 電式電子時計のブロ ック図である。 図 1 5において、 1は発電手段 であり、 本従来例ではソーラーセルを用いている。 2は発電手段 1 のエネルギーを蓄え且つ時計回路を動作させるための第 1蓄電手段 であり、 本従来例ではキャパシタを用いている。 3は発電手段 1の エネルギーを蓄え且つ発電手段 1が発電していないときに第 1蓄電 手段 2にエネルギーを放電するための第 2蓄電手段であり、 本従来 例では二次電池を用いている。 一般的には、 キャパシタ 2は二次電 池 3より容量の小さい物が使用される。
4及び 5は発電手段 1が発電しておらず、 即ち起電圧を発生して いない場合に、 第 1蓄電手段 2及び第 2蓄電手段 3の蓄電エネルギ 一が発電手段 1に逆流することを防止するための逆流防止ダイォー ドである。 6は発電手段 1 の発電エネルギーを第 2蓄電手段 3に充 電するためにオンするスィ ツチであり、 本従来例では Nチャネルト ランジスタ 6 1によ り構成されている。 7は第 2蓄電手段 3が十分 充電されたときに第 1蓄電手段 2 と第 2蓄電手段 3を並列に接続す るためのスィ ッチであり、 本従来例では逆方向 Nチャネルトランジ スタ 7 1及び順方向 Nチャネルトランジスタ 7 2からよ り構成され ている。
8は時計回路であり、 発振回路 8 1、 発振回路 8 1が発振してい るかどうかを検出する発振停止検出回路 8 2、 発振回路 8 1 の信号 を分周する分周回路 8 3、 分周回路 8 3の信号を用いて所望の信号 を作成する波形整形回路 8 4、 及び第 2蓄電手段 3の電圧を検出す る電池電圧検出回路 8 5などから構成されている。 なお、 時計回路 8は、 他に論理歩度調整回路及びモータ駆動回路等を含んでいるが 、 ここでは省略している。
次に図 1 5のブロ ック図の動作について説明する。 第 2蓄電手段 3が十分蓄電されていないとき、 電池電圧検出回路 8 5は第 2蓄電 手段 3の電圧が低いことを検出して、 スィ ッチ 7をオフする。 波形 整形回路 8 4は、 スィ ッチ 6を例えば 1秒おきにオン · オフを繰り 返すように制御する。 スィ ッチ 6がオフしているとき発電手段 1 の 発電エネルギーは第 1蓄電手段 2に充電され、 スィ ッチ 6がオンし ているとき発電手段 1 の発電エネルギーは第 2蓄電手段 3に充電さ れる。 '
第 2蓄電手段 3が十分充電されていない状態から、 発電手段 1 に より充電されて、 電圧が上昇してく ると、 電池電圧検出手段 8 5が 第 2蓄電手段 3の電圧が上昇したことを検出して、 スィ ッチ 7をォ ンする。 これにより第 1蓄電手段 2 と第 2蓄電手段 3が並列に接続 されるので、 スィ ッチ 6のオン . オフに関わらず、 第 1蓄電手段 2 及び第 2蓄電手段 3は発電手段 1によって同時に充電される。 また 、 第 1蓄電手段 2 と第 2蓄電手段 3が並列に接続されている状態で は、 発電手段 1の発電がされなくなっても、 第 1蓄電手段 2には第 2蓄電手段 3からエネルギーが補充されて、 時計回路 8は動作を続 けることができる。
発電手段 1が発電しない状態が続く と、 やがて第 2蓄電手段 3の 蓄電エネルギーが減少する。 すると、 電池電圧検出回路 8 5が第 2 蓄電手段 3の電圧の低下を検出して、 スィ ッチ 7をオフする。 する と、 時計回路 8の電源は第 1蓄電手段 2に切り替わる。 発電手段 1 が発電しない状態がさらに続く と、 第 1蓄電手段 2の蓄電エネルギ 一も消費されて、 電圧が低下し、 発振回路 8 1 の動作が停止する。 また、 同時に波形整形回路 8 4の動作も停止し、 スィ ッチ 6はオフ される。 '
さ らに、 発電手段 1が発電しない状態が続く と、 時計回路 8の内 部リーク等によ り第 1蓄電手段 2の蓄電エネルギーはさらに減少し 、 第 1蓄電手段 2の電圧は 0 V ( G N D ) に近くなる。 すると、 波 形整形回路 8 4及び電池電圧検出回路 8 5が、 スィ ッチ 6及びスィ ツチ 7をオフするために出力している L レベルは、 Hレベルと認識 されて、 スィ ツチ 6及びスィッチ 7がオンしてしまう場合がある。 これを防止するために、 発振停止検出回路 8 2が発振停止を検出し ているときは、 波形整形回路 8 4及び電池電圧検出手段 8 5は、 そ れぞれの Nチャネルトランジスタのバノレク電位の L レベルを出力し て、 スィ ッチがオフできるよう に構成されている。
このよ う に、 時計回路 8が動作を停止している場合、 スィ ッチ 7 がオフ状態であるので、 時計回路の電源は第 1蓄電手段 2に設定さ れている。 したがって、 時計回路 8が動作を再開するのは、 第 1蓄 電手段 2に蓄電エネルギーが蓄えられた場合、 即ち発電手段 1が発 電を開始した場合となる。 発電手段 1が発電を開始すると、 スイ ツ チ 6及びスィ ツチ 7がオフしているので、 発電手段 1の発電工ネル ギ一は第 1蓄電手段 2に蓄電される。 第 1蓄電手段 2の電圧が発振 回路 8 1 の動作電圧を上回ると、 発振回路 8 1が動作を開始し、 ス イ ッチ 6及びスィ ッチ 7の制御が可能になる。
以上は、 発電手段 (ソーラーセル) 1が回路に接続されている状 態における、 発電手段 1及び第 1蓄電手段 2及び 3等の動作を説明 したものである。 しかしながら、 工場の組立工程途中などにおいて 、 前述のよ うに発電手段 1を第 1蓄電手段 2又は第 2蓄電手段 3に 接続する前に時計回路の動作を確認したい場合がある。
そのような場合、 最初に、 予めある程度充電されている第 2蓄電 手段 3を電子時計に投入 (電子時計の回路に接続又は組み込む) す る。 もちろん、 発電手段 1が回路に接続する前は、 時計回路 8は非 駆動状態にある。 第 2蓄電手段 3を電子時計に投入すると、 第 1蓄 電手段 2への充電が可能な状態となる。 しかし、 時計回路 8が動い ていないので電池電圧検出手段 8 5は非駆動状態にある。 したがつ て、 時計回路 8の電源である第 1蓄電手段 2が第 2蓄電手段 3 と切 り離されている。 そこで、 スィ ッチ 7の両端を導通ピンで触れるこ とによ り第 1蓄電手段 2を強制的に充電し、 時計回路 8を駆動状態 としていた。 他の方法としては、 わざわざ発電手段 (ソーラーセル ) 1 を回路に接続することによって発電電源を確保し、 時計回路 8 を駆動状態と していた。 上記方法によって、 第 1蓄電手段 2の電圧 が一定電圧以上になると、 時計回路 8が動作を始める。 その後、 '時 計回路の動作確認、 例えば消費電流の検査を行う こととなる。
上述したように、 従来の充電式電子時計では、 以下のような問題 力 sめった。
第 1蓄電手段 2の電池電圧が不十分な場合、 時計回路 8を動作さ せるためには、 第 1蓄電手段 2を充電させる必要があった。 例えば 、 工場の生産ラインの組立工程途中で時計回路 8が動作するかどう かを確認したい場合、 ( 1 ) 第 2蓄電手段 3を投入するなどして第 1蓄電手段 2を強制充電する、 又は ( 2 ) 発電手段 (ソーラーセル ) 1 を回路に接続して第 1蓄電手段 2を充電する必要があった。 特に生産ラインで時計回路 8の消費電流を測定する場合、 通常第 2蓄電手段 3の端子に電流計を接続して測定を行うが、 やはり時計 回路 8の電源である第 1蓄電手段 2が充電されるまでは時計回路 8 は動作しないので、 わざわざ第 1蓄電手段 2を強制充電せねばなら なかった。 このよ うに、 わざわざ、 第 1蓄電手段 2を充電する手間 は、 非常に煩わしかった。 この点は、 電子時計の分解修理時なども 同様である。 発明の開示
本発明は上記の問題点を解決し、 二次電池を投入するだけで砗実 に時計システムの動作を開始させ、 短時間での消費電流の測定等の 時計回路の動作確認を行う ことができる (充電式) 電子時計を提供 することを目的とする。
上記目的を達成するために、 本発明に係る電子時計は、 第 1の電 源と、 第 1 の電源に接続された時計回路と、 第 2の電源が投入され たことを検知する電源投入検出回路と、 第 1の電源と第 2の電源を 接続するためのスィ ツチ回路と、 電源投入検出回路によって第 2の 電源が投入されたことが検出されたときに、 スィ ツチ回路を制御し て第 1 の電源と第 2の電源とを接続し、 第 2の電源によって第 1 の 電源を充電し、 時計回路を動作させるように制御する制御回路とを 有することを特徴とする。 第 2の電源が投入されたことを検出して スィ ッチをオンすることによって、 時計回路に電源を供給すること ができる構成と したので、 発電手段が発電をおこなわなくても停止 状態の時計回路を動作させることができる。 また、 第 2の電源が投 入されたことを検出してスィ ツチをオンすることによって、 時計回 路に電源を供給することができる構成と したので、 第 1 の電源に蓄 電エネルギーが無い状態であっても、 停止状態の時計回路を動作さ せることができる。
さ らに、 本発明に係る電子時計では、 第 2の電源は、 第 1 の電源 手段よ り も大きな容量を有することが好ましい。
さらに、 本発明に係る電子時計では、 スィ ッチ回路は、 第 1の電 源と第 2の電源を並列に接続するための第 1のスィ ッチと、 第 1の スィ ッチと並列に接続された第 2 のスィ ツチを有し、 制御回路は、 電源投入検出回路によって第 2 の電源が投入されたことが検出され たときに、 第 2のスィ ッチをオンさせて第 1の電源と第 2の電源と を接続することが好ましい。
さ らに、 本発明に係る電子時計では、 発電手段によって第 2の電 源が充分に充電されたときに、 第 1 のスィ ツチをオンする電圧検出 手段とを有することが好ましい。
さらに、 本発明に係る電子時計では、 制御回路は、 時計回路によ り制御されることが好ましい。
さらに、 本発明に係る電子時計では、 制御回路は、 第 2 のスイ ツ チをオンした後、 発振回路が発振を開始することにより、 第 2 のス イ ッチをオフするように時計回路によって制御されることが好まし い。 発振回路が発振を開始した後にスィ ッチをオフするように構成 したので、 スィ ツチオフ後は、 電子時計に通常の動作を行わせるこ とができる。
さ らに、 本発明に係る電子時計では、 制御回路は、 第 2 のスイ ツ チをオンした後、 一定時間経過後に、 第 2のスィ ッチをオフするよ うに制御することが好ましい。 発振回路の開始後、 十分に時間が経 過してから、 スィ ッチをオフするように構成したので、 電源投入後 確実に時計回路を動作させことができる。
さらに、 本発明に係る電子時計では、 制御回路は、 計時手段を含 み、 計時手段が一定時間の計時を行う と、 制御回路は第 2 のスイ ツ チをオフするように制御することが好ましい。 十分に時間が経過し てから、 スィ ッチをオフにするように構成したので、 確実に時計回 路を動作させることができる。
さ らに、 本発明に係る電子時計では、 制御回路は、 第 2 のスイ ツ チをオンした後、 発振回路が発振開始から一定時間経過後に、 第 2 のスィ ッチをオフするように時計回路によって制御されることが好 ましい。 発振回路の開始後、 十分に時間が経過してから、 スィ ッチ をオフするように構成したので、 電源投入後確実に時計回路を動作 させことができる。
さらに、 本発明に係る電子時計では、 制御回路は、 第 2 のスイ ツ チをオンした後、 発電手段の発電が行われたことを検出すると、 第 2のスィ ッチをオフするように制御することが好ましい。 発電手段 が発電しているときにはスィ ッチをオフするように構成したので、 電子時計は発電開始後は速やかに時計動作を行う ことができる。
さらに、 本発明に係る電子時計は、 第 2の電源の電圧が所定電圧 以下のときは、 第 2のスィ ッチをオンさせないよ うに動作する比較 回路を有することが好ましい。 電源電圧が発振回路の発振を行うの に不十分な場合はスィ ッチをオンしないよ うに構成したので、 電子 時計は発電開始後は速やかに時計動作を行うことができる。
さらに、 本発明に係る電子時計では、 スィ ッチ回路は、 第 1の電 源と第 2の電源を並列に接続するための第 1のスィ ッチを有し、 制 御回路は、 電源投入検出回路によって前記第 2の電源が投入された ことが検出されたときに、 第 1のスィ ッチをオンさせて第 1の電源 と前記第 2の電源とを接続することが好ましい。 第 1のスィッチと 並列に第 2のスィッチを設けずに、 第 2の電源が投入されたことを 検出して時計回路に電源を供給することができる構成と した。 図面の簡単な説明
図 1は、 本発明に係る第 1の実施形態を示す充電式電子時計のプ ロ ック構成図である。
図 2は、 第 1の実施形態の変形例を示すプロ ック構成図である。 図 3は、 本発明に係る第 2の実施形態を示す充電式電子時計のブ ロ ック構成図ある。 図 4は、 第 2の実施形態の変形例を示すプロ ック構成図である。 図 5は、 本発明に係る第 3の実施形態を示す充電式電子時計のブ 口ック構成図ある。
図 6は、 第 3の実施形態の変形例を示すプロ ック構成図である。 図 7は、 本発明に係る第 4の実施形態を示す充電式電子時計のプ ロ ック構成図ある。
図 8は、 第 4の実施形態の変形例を示すプロ ック構成図である。 図 9は、 本発明に係る電源投入検出手段と S W制御手段の構成図 である。
図 1 0は、 本発明に係る電源投入検出手段と S W制御手段の動作 タイムチヤ一トである。
図 1 1は、 本発明に係る第 5の実施形態を示す充電式電子時計の ブロック構成図ある。
図 1 2は、 第 5の実施形態の変形例を示すプロ ック構成図である 図 1 3は、 本発明に係る電源投入検出手段と第 2の S W制御手段 の構成図である。
図 1 4は、 発振停止検出回路 8 2 と波形整形回路 8 4 との関係を 示す図である。
図 1 5は、 従来の技術を示す充電式電子時計の構成図ある。 発明の実施の形態
以下本発明に係る充電式電子時計の実施形態について詳細に説明 する。
図 1は本発明に係る第 1の実施形態を示す充電式電子時計のプロ ック図である。 図 1 において、 図 1 5 と同様の構成には同一の番号 を付して、 説明を省略した。 図 1において、 8 6は第 2蓄電手段 3が電子時計に投入されたこ とを検出する電源投入検出手段であり、 8 7は後述するスィ ッチ 9 を制御する SW制御回路 ( SWはスィ ッチの略) である。 第 2蓄電 手段 3から、 電源投入検出手段 8 6及び SW制御回路 8 7へ電源が 供給される。 スィ ツチ 9は逆方向 Nチャネルトランジスタ 9 1から 構成されており、 スィ ッチ 7を構成する Nチャネルトランジスタ 7 1 と並列に接続されている。
図 9に、 電源投入検出手段 8 6及び S W制御回路 8 7の回路構成 の一例を示す。 電源投入検出手段 8 6はキャパシタ 8 6 1、 抵抗 8 6 2及びィンパータ 8 6 3から構成されている。 キャパシタ 8 6 1 の一方の電極は V D D電位に、 他の電極は抵抗 8 6 2に接続されて いる。 抵抗 8 6 2の一方の端子は V S S電位に、 もう一方の端子は キャパシタ 8 6 1 に接続されている。 キャパシタ 8 6 1 と抵抗 8 6 2 とを接続するラインがイ ンパータ 8 6 3の入力 (信号 ( a ) ) と 接続され、 イ ンパータ 8 6 3の出力が電源投入検出手段 8 6の出力 (信号 ( b ) ) となる。
S W制御回路 8 7は、 ナンドゲート 8 7 1 1及び 8 7 1 2を有す るナンドラツチ 8 7 1、 及びイ ンパータ 8 7 2から構成される。 ナ ン ドラッチ 8 7 1のナンドゲート 8 7 1 1の入力は、 電源投入検出 手段 8 6の出力 (信号 ( b ) ) と接続されている。 他のナンドゲー ト 8 7 1 2の入力は、 図 1の実施形態の場合は発振停止検出回路 8 2の出力 (信号 ( c ) ) と接続されている。 ナンドゲート 8 7 1 2 の出力がイ ンパータ 8 7 2の入力と接続され、 イ ンパータ 8 7 2の 出力が SW制御回路 8 7の出力 (信号 ( d ) ) となる。
図 9に示す回路の動作を、 図 1 0に示すタイムチャー トを用いて 説明する。 図 1 0の ( a ) 〜 ( d ) は、 前述した信.号 ( a ) 〜 ( d ) をそれぞれ示している。 時間 t 1 は電源投入検出手段 8 6に電源 が投入された時間であり、 且つ第 2蓄電手段 3が充電式時計に接続 された時間である。 電源投入検出手段 8 6に V S S電位が供給され ると、 キャパシタ 8 6 1の容量と抵抗 8 6 2の抵抗値による時定数 に基づき、 キャパシタ 8 6 1が V S S電位に充電される。 よって図 9の信号 ( a ) の電位は、 図 1 0の ( a ) の様に推移する。 ここで ィンパータ 8 6 3は、 入力が 1 / 2 V S Sよ り高いときは Lレベル 、 低いときには Hレベルを出力するものとする。
t 2は信号 ( a ) が 1 Z 2 V S S となったときの時間である。 キ ャパシタ 8 6 1が充電されて、 キャパシタ 8 6 1の電位が 1 / 2 V S Sよ り低くなると (時間 t 2 ) 、 ィ ンパータ 8 6 3の出力 (信号 ( b ) ) は Lレベルから Hレベルに切り替わる (図 1 0の ( b ) 参 照) 。 このように、 電源投入検出手段 8 6は、 第 2蓄電手段 3が投 入された当初のみ Lレベルを出力し、 第 2蓄電手段 3が投入された ままであれば、 その後 Lレベルを出力することはない。
発振回路 8 1 の発振停止を検出すると、 発振停止検出回路 8 2の 出力 (信号 ( c ) ) は Hレベルとなる。 したがって、 第 2蓄電手段 3投入とき、 S W制御回路 8 7のナンドゲー ト 8 7 1 2の入力 (信 号 ( c ) ) は Hレベルとなる (図 1 0の ( c ) 参照) 。 また、 第 2 蓄電手段 3投入とき、 信号 ( b ) は Lレベルであるので、 ナンドゲ ー ト 8 7 1 1 の入力 (信号 ( b ) ) は Lレベルで、 したがってナン ドゲート 8 7 1 1 の出力は Hレベルとなる。 両方の入力が Hレベル であるので、 ナンドゲート 8 7 1 2の出力は Lレベルとなる。 時間 t 2に、 ナンドゲート 8 7 1 2の Lレベルが入力されて、 インパー タ 8 7 2の出力 (信号 ( d ) ) は Hレベルとなる (図 1 0の ( d ) 参照) 。
時間 t 3は発振停止検出回路 8 2が発振回路 8 1の発振を検出し た時間である。 発振回路 8 1の発振を検出すると、 発振振幅検出回 路 8 2の出力 (信号 ( c ) ) は L レベルとなる。 時間 t 3に、 ナン ドゲート 8 7 1 2の入力 ( c ) が Lレベルになると、 ナンドゲート 8 7 1 2の出力は Hレベルとなる。 時間 t 3に、 ナンドゲ一ト 8 7 1 2の Hレベルが入力されて、 イ ンパータ 8 7 2の出力 (信号 ( d ) ) は L レベルとなる (図 1 0の ( d ) 参照) 。 このように、 S W 制御回路 8 7は、 電源投入検出回路 8 6の出力 (信号 ( c ) ) に基 づいて、 第 2蓄電手段 3が投入されてから Hレベルを出力し、 その 後 L レベルを出力する。 S W制御回路 8 7は第 2蓄電手段 3が投入 されたままであれば、 その後動作することはない。
次に図 1 に示す回路の動作について説明する。
前述したよ うに、 例えば工場の組立工程途中で時計回路 8の消費 電流の検査をする場合を考慮し、 発電手段 (ソーラーセル) 1 は回 路と接続されておらず、 且つ第 2蓄電手段 (二次電池) 3は電子時 計に投入されていないものとする。
そこで、 最初に、 予めある程度充電されている第 2蓄電手段 3を 投入する。
第 2蓄電手段 3が投入される直前、 時計回路 8は非動作状態であ る。 また、 発振停止検出回路 8 2が発振回路 8 1の発振停止を検出 しているので信号 ( c ) は Hレベルである。 また、 波形整形回路 8 4及び電池電圧検出手段 8 5も、 発振停止状態なので、 それぞれ L レベルを出力する。
図 1 4に、 発振停止検出回路 8 2 と波形整形回路 8 4 との関係を 示す。 図 1 4において波形整形回路 8 4のそれぞれの最終出力には 、 Nチャンネル トランジスタ 1 4 0 1 の ドレイ ンが接続されている 。 これらの Nチャンネル トランジスタ 1 4 0 1 のソース · パルクは V S Sに接続され、 ゲートは発振停止検出回路 8 2に接続されてい る。 発振停止検出回路 8 2は、 発振停止を検出すると、 Nチャンネ ルトランジスタ 1 4 0 1 のゲー トに Hレベル信号を供給する。 これ によ り、 Nチャンネルトランジスタ 1 4 0 1 は O Nして、 各出力が V S S レベルとなる。 即ち、 発振停止状態では、 波形整形回路 8 4 及び電池電圧検出回路 8 5は、 L レベル (V S S レベル) を出力す る。 なお、 発振回路 8 1が発振していれば、 発振停止回路 8 2は L レベルを出力し、 Nチャンネルトランジスタ 1 4 0 1 は O F F して いるので、 Nチャンネル トランジスタ 1 4 0 1 は回路動作に影響を 与えない。 したがって、 スィッチ 6及びスィ ッチ 7はオフ状態とな る。 さ らに、 前述したように S W制御回路 8 7は第 2蓄電手段 3の 投入時以外は L レベルを出力しているので、 スィ ッチ 9もオフ状態 である。 そして時計回路 8の電源である第 1蓄電手段 2も蓄電エネ ルギ一が無い状態である。 以上より、 第 2蓄電手段 3が投入される 直前では、 時計回路 8は非動作状態、 スィ ッチ 6、 スィ ッチ 7及び スィ ッチ 9はオフ状態である。
この状態で第 2蓄電手段 3が投入されると、 前述したように、 電 源投入検出手段 8 6が第 2蓄電手段 3が投入されたことを検出して 、 L レベルを出力する (信号 ( b ) ) 。 信号 ( b ) が L レベルとな ることによ り、 S W制御回路 8 7は Hレベルを出力 (信号 ( d ) ) する。 これによつて、 スィ ッチ 9はオンする。 ここで接続された第 2蓄電手段 3は予め十分蓄電されており且つ電圧が十分であれば、 第 2蓄電手段 3の蓄電エネルギーは、 オン状態のスィ ッチ 9及びス ィ ツチ 7の順方向 Nチャネルトランジスタ 7 2の寄生ダイォー ドを 介して第 1蓄電手段 2に充電される。 充電によって第 1蓄電手段 2 の電圧が上昇し、 第 1蓄電手段 2の電圧が発振回路 8 1 の最低動作 電圧を上回ると、 発振回路 8 1 は発振を開始し、 時計回路 8は動作 を開始する。
前述したように、 発振停止検出回路 8 2は発振回路 8' 1が発振を t
開始したことを検出すると、 発振停止検出回路 8 2は L レベルを出 力 (信号 ( c ) ) する。 信号 ( c ) が Lレベルとなることによ り、 S W制御回路 8 7は L レベルを出力 (信号 ( d ) ) する。 これによ つて、 スィ ッチ 9はオフする。 同時に、 電池電圧検出手段 8 5 も第 2蓄電手段 3の電圧が充分あることを検出して、 Hレベルを出力し 、 スィ ッチ 7をオンする。 このよ う に、 時計回路 8が動作を停止し ている状態から第 2蓄電手段 3を投入した場合でも、 速やかに時計 回路 8は動作を再開することができる。 したがって、 時計回路 8の 消費電流の検査等を容易に行う ことができる。 もちろん、 小売店等 での時計の分解組立時などにも本方式を採用することができる。 図 2は、 第 1の実施形態の変形例を示すプロ ック構成図である。 図 1 との相違点は、 図 2では、 図 1 に示すスィ ッチ 9の代わりに、 O R回路 9 2を設けた点である。 O R回路 9 2の一方の入力は S W 制御回路 8 7 と接続され、 他方の入力は電池電圧検出手段 8 5 と接 続され、 O R回路 9 2の出力はスィ ツチ 7の Nチャンネルトランジ スタ 7 1 のゲー トに接続されている。
図 2において、 第 1 の実施形態と同様に、 第 2蓄電手段 3が投入 されたことを電源投入検出回路 8 6が検出し、 L レベルを出力 (信 号 ( b ) ) する。 信号 ( b ) が Lレベルとなることによ り、 S W制 御回路 8 7が Hレベルを出力 (信号 ( d ) ) をする。 すると、 O R 回路 9 2は Hレベルを出力し、 スィ ツチ 7の Nチャンネルトランジ スタ 7 1がオンする。 すると、 第 2蓄電手段 3の蓄電エネルギーは 、 スィ ッチ 7の Nチヤネノレ トランジスタ 7 1 とスィ ッチ 7の Nチヤ ネルトランジスタ 7 2の寄生ダイオー ドを介して第 1蓄電手段 2に 放電される。 充電によって第 1蓄電手段 2の電圧が上昇し、 第 1蓄 電手段 2の電圧が発振回路 8 1 の最低動作電圧を上回ると、 発振回 路 8 1 は発振を開始する。 以降は、 第 1 の実施形態と同様に、 発振 停止検出回路 8 2は発振回路 8 1が発振を開始したことを検出する と、 発振停止検出回路 8 2は L レベルを出力 (信号 ( c ) ) する。 信号 ( c ) が L レベルとなるこ とによ り、 S W制御回路 8 7は L レ ベルを出力 (信号 ( d ) ) する。 しかしながら、 電池電圧検出手段 8 5 も第 2蓄電手段 3の電圧が充分あることを検出して、 Hレベル を出力する。 したがって、 O R回路 9 2は Hレベルを出力して、 ス イ ッチ 7をオンし続ける。 このよ うに、 時計回路 8が動作を停止し ている状態から第 2蓄電手段 3を投入した場合でも、 速やかに時計 回路 8は動作を再開するこ とができる。 このよ うに、 図 1 のスイ ツ チ 9の代わりに O R回路 9 2を設けた場合でも、 図 1に示す充電式 電子時計と同様の動作を行う ことができる。 もちろん、 小売店等で の時計の分解組立時などにも本変形方式を採用するこ とができる。
図 3は本発明に係る第 2の実施形態を示す充電式電子時計のプロ ック構成図である。 図 1 との相違点は、 図 3では S W制御回路 8 7 が分周回路 8 3の信号で制御される点である。
本実施形態の場合、 第 1の実施形態と同様に、 当初は、 発電手段 1は回路と接続されておらず、 且つ第 2蓄電手段 3は電子時計に投 入されていないものとする。 したがって、 最初に、 第 2蓄電手段 3 を投入する。
第 2蓄電手段 3が投入されたことを電源投入検出回路 8 6が検出 し、 L レベルを出力 (信号 ( b ) ) する。 信号 ( b ) が Lレベルと なることにより、 S W制御回路 8 7がスィ ッチ 9をオンする。 する と第 2蓄電手段 3の蓄電エネルギーは、 スィ ツチ 9の Nチャネルト ランジスタ 9 1 とスィ ツチ 7の Nチャネルトランジスタ 7 2の寄生 ダイオードを介して第 1蓄電手段 2に放電される。 充電によって第 1蓄電手段 2の電圧が上昇し、 第 1蓄電手段 2の電圧が発振回路 8 1 の最低動作電圧を上回ると、 発振回路 8 1は発振を開始する。 ここで、 分周回路 8 3は、 発振回路 8 1 の信号を分周して、 十分 時間が経過してから L レベルを出力 (信号 ( c ) ) する。 信号 ( c ) が L レベルとなるこ とによ り、 S W制御回路 8 7は L レベルを出 力 (信号 ( d ) ) する。 これによつて、 スィッチ 9はオフする。 こ のように、 発振回路 8 1の発振が安定してからスィ ッチ 9をオフす ることになり、 より確実に時計回路 8が動作できるようになる。 即 ち、 発振回路 8 1が発振開始後、 直ぐに発振を停止してしまうこと があっても、 直ぐにスィ ッチ 9をオフしないので、 引き続き第 1蓄 電手段 2が充電される。 これによ り、 発振回路 8 1は再度発振を開 始するように促され、 よ り確実に時計回路が動作できるようになる 図 4は、 第 2の実施形態の変形例を示すプロック構成図である。 図 3 との相違点は、 図 4では、 図 3に示すスィ ッチ 9の代わりに、 O R回路 9 2を設けた点である。 O R回路 9 2の一方の入力は S W 制御回路 8 7 と接続され、 他方の入力は電池電圧検出手段 8 5 と接 続され、 O R回路 9 2の出力はスィ ッチ 7の Nチャンネルトランジ スタ 7 1 のゲートに接続されている。
図 4において、 第 2の実施形態と同様に、 第 2蓄電手段 3が投入 されたことを電源投入検出回路 8 6が検出し、 L レベルを出力 (信 号 ( b ) ) する。 信号 ( b ) が L レベルとなることによ り、 S W制 御回路 8 7が Hレベルを出力 (信号 ( d ) ) をする。 すると、 O R 回路 9 2は Hレベルを出力し、 スィ ッチ 7の Nチャンネルトランジ スタ 7 1がオン状態なる。 すると第 2蓄電手段 3の蓄電エネルギー は、 スィ ッチ 7の Nチャネルトランジスタ 7 1 とスィ ッチ 7の Nチ ャネルトランジスタ 7 2の寄生ダイオードを介して第 1蓄電手段 2 に放電される。 充電によって第 1蓄電手段 2の電圧が上昇し、 第 1 蓄電手段 2の電圧が発振回路 8 1 の最低動作電圧を上回ると、 発振 回路 8 1は発振を開始する。
ここで、 分周回路 8 3ほ、 発振回路 8 1 の信号を分周して、 十分 時間が経過してから L レベルを出力 (信号 ( c ) ) する。 信号 ( c ) が Lレベルとなることにより、 S W制御回路 8 7は L レベルを出 力 (信号 ( d ) ) する。 しかしながら、 電池電圧検出手段 8 5は、 第 2蓄電手段 3の電圧が充分にあることを検出するので、 Hレベル を出力する。 したがって、 O R回路 9 2は引き続き Hレベルを出力 し、 スィ ッチ 7の Nチャンネノレトランジスタ 7 1 がオンする。 この ように、 図 3のスィ ツチ 9の代わりに O R回路 9 2を設けた場合で も、 図 3に示す充電式電子回路と同様の動作を行う ことができる。 もちろん、 小売店等での時計の分解組立時などにも本変形方式を採 用することができる。
図 5は本発明に係る第 3の実施形態を示す充電式電子時計のプロ ック構成図である。 図 1 と図 5 との相違点は、 図 5では S W制御回 路 8 7が発電手段 1の信号で制御される点である。
本実施形態では、 発電手段 1 は電子時計に組み込まれているが、 第 2蓄電手段 3は電子時計に投入されていないものとする。 したが つて、 最初に、 第 2蓄電手段 3を電子時計に投入する。
第 2蓄電手段 3が投入されたことを電源投入検出回路 8 6が検出 し、 L レベルを出力 (信号 ( b ) ) する。 信号 ( b ) が L レベルと なることによ り、 S W制御回路 8 7がスィ ッチ 9をォンする。 する と、 第 2蓄電手段 3の蓄電エネルギーは、 スィ ッチ 9の Nチャネル トランジスタ 9 1 とスィ ツチ 7の Nチャネル トランジスタ 7 2の寄 生ダイオー ドを介して第 1蓄電手段 2に放電される。 充電によって 第 1蓄電手段 2の電圧が上昇し、 第 1蓄電手段 2の電圧が発振回路 8 1の最低動作電圧を上回ると、 発振回路 8 1は発振を開始する。 しかし、 第 2蓄電手段 3の電圧が不十分な場合は、 第 1蓄電手段 2の電圧が発振回路 8 1 の最低動作電圧を下回り、 発振回路 8 1は 発振を開始しない。 しかしながら、 本実施形態では、 発電手段 1が 組み込まれているので、 発電手段 1が発電を開始する。 図 5では、 S W制御回路 8 7が、 発電手段 1の発電電位を検出して、 スィ ッチ 9をオフにするように構成されている。 スィ ツチ 9がオフになると 、 第 1蓄電手段 2 と第 2蓄電手段 3 とが切り離され、 発電手段 1 の 発電電位が第 1蓄電手段 2を充電すること となる。
第 1蓄電手段 2が十分充電されると、 発振回路 8 1が発振を開始 し、 そして時計回路 8が動作を開始する。 このとき、 第 2蓄電手段 3は十分な充電量を有していないので、 電池電圧検出手段 8 5によ りスィ ッチ 7はオフ状態とされている。 従って図 1 5で説明したよ うに、 第 1蓄電手段. 2 と第 2蓄電手段 3は交互に充電される。 第 2 蓄電手段 3が十分充電された後は、 図 1 5を用いて説明した状況と 同様な状況になる。 このよ う に、 第 2蓄電手段 3の蓄電エネルギー が不十分で且つ第 2蓄電手段 3の電圧が足りない場合でも、 発電手 段 1 を組み込まれているので、 通常通り発振回路 8 1 の発振を開始 させることができる。 本実施形態は、 電子時計の分解掃除時などに 特に有効である。
図 6は、 第 3の実施形態の変形例を示すプロ ック構成図である。 図 5 との相違点は、 図 6では、 図 5に示すスィ ッチ 9の代わりに、 O R回路 9 2を設けた点である。 O R回路 9 2の一方の入力は S W 制御回路 8 7 と接続され、 他方の入力は電池電圧検出手段 8 5 と接 続され、 O R回路 9 2の出力はスィ ツチ 7の Nチャンネルトランジ スタ 7 1 のゲー トに接続されている。
図 6において、 第 3の実施形態と同様に、 第 2蓄電手段 3が投入 されたことを電源投入検出回路 8 6が検出し、 L レベルを出力 (信 号 ( b ) ) する。 信号 ( b ) が L レベルとなることによ り、 S W制 御回路 8 7が Hレベルを出力 (信号 ( d ) ) をする。 すると、 O R 回路 9 2は Hレベルを出力し、 スィ ッチ 7の Nチャンネルトランジ スタ 7 1がオンする。 すると、 第 2蓄電手段 3の蓄電エネルギーは 、 スィ ッチ 7の Nチャネルトランジスタ 7 1 とスィ ッチ 7の Nチヤ ネルトランジスタ 7 2の寄生ダイオー ドを介して第 1蓄電手段 2に 放電される。 充電によって第 1蓄電手段 2の電圧が上昇し、 第 1蓄 電手段 2の電圧が発振回路 8 1 の最低動作電圧を上回ると、 発振回 路 8 1は発振を開始する。
' しかし、 第 2蓄電手段 3の電圧が不十分な場合は、 第 1蓄電手段 2の電圧が発振回路 8 1 の最低動作電圧を下回り、 発振回路 8 1は 発振を開始しない。 しかしながら、 本実施形態では、 発電手段 1が 組み込まれているので、 発電手段 1が発電を開始する。 第 3の実施 形態と同様に、 S W制御回路 8 7が、 発電手段 1 の発電電位を検出 して、 L レベルを出力する。 それによつて、 O R回路 9 2が L レべ ルを出力し、 スィ ツチ 7の Nチャネルトランジスタ 7 1 のスィ ッチ 7 1 をオフにする。 スィ ッチ 7がオフになると、 第 1蓄電手段 2 と 第 2蓄電手段 3 とが切り離され、 発電手段 1の発電電位が第 1蓄電 手段 2を充電すること となる。
第 1蓄電手段 2が十分充電されると、 発振回路 8 1が発振を開始 し、 そして時計回路 8が動作を開始する。 しかしながら、 このとき 、 第 2蓄電手段 3は充分な充電量を有していないので、 電池電圧検 出手段 8 5の出力は L レベルである。 したがって、 依然 O R回路 9 2は L レベルを出力し、 スィ ッチ 7はオフ状態とされている。 従つ て図 1 4で説明したように、 第 1蓄電手段 2 と第 2蓄電手段 3は交 互に充電される。 第 2蓄電手段 3が充分充電された後は、 図 1 4を 用いて説明した状況と同様な状況になる。 このように、 第 2蓄電手 段 3の蓄電エネルギーが不十分で且つ第 2蓄電手段 3の電圧が足り ない場合でも、 発電手段 1 を組み込まれているので、 第 2蓄電手段 3の充電が充分でなく とも、 第 2蓄電手段 3が発電手段 1によって 充電されることなく、 第 1蓄電手段 2が発電手段 1 によって充電さ れるよ うに構成することができる。 これによつて、 時計回路 8を素 早く起動させることが可能となる。 図 6に示すように、 図 5 のスィ ツチ 9の代わりに O R回路 9 2を設けた場合でも、 図 5に示す充電 式電子回路と同様の動作を行うことができる。 もちろん、 小売店等 での時計の分解組立時などにも本変形方式を採用することができる 図 7は本発明に係る第 4の実施形態を示す充電式電子時計のプロ ック構成図である。 図 7において、 図 1 と同様の構成には同一の番 号を付して、 説明を省略した。 図 1 と図 7の相違点は、 図 7におい て比較回路 1 0 0を設けた点である。
図 7において、 比較回路 1 0 0は、 ノ ッファゲート 1 0 1、 ダイ ォード 1 0 2及びブルダゥン抵抗 1 0 3から構成されている。 ダイ ォード 1 0 2は、 その V Fが発振回路 8 1の動作開始電圧よ り大き くなるように構成されており、 そのアノー ドは S W制御回路 8 7の 出力に、 そのカソードはパッファグート 1 0 1の入力に接続されて いる。 また、 ノ ッファゲー ト 1 0 1の入力はブルダゥン抵抗 1 0 3 により第 2蓄電手段 3のマイナス側にプルダウンされている。 ノ ッ ファゲー ト 1 0 1 の出力はスィ ッチ 9の Nチャネルトランジスタ 9 1 のゲー トに接続されている。
次に図 7のブロ ック構成図の動作について説明する。 本実施形態 では、 発電手段 1 は電子時計に組み込まれているが、 第 2蓄電手段 3は電子時計に投入されていないものとする。 これまでと同様に、 時計回路 8が動作しておらず、 スィ ッチ 6、 スィ ッチ 7及びスイ ツ チ 9がオフ状態の場合に、 第 2蓄電手段 3を投入する。 第 1の実施形態と同様に、 第 2蓄電手段 3が投入されたことを電 源投入検出回路 8 6が検出し、 L レベルを出力 (信号 ( b ) ) する 。 信号 ( b ) が レベルとなることにより、 S W制御回路 8 7が H レベル (信号 ( d ) ) を出力する。
このとき、 S W制御回路 8 7 とスィ ッチ 9の間に接続されたダイ オード 1 0 2により、 S W制御回路 8 7の出力信号 (信号 ( d ) ) の Hレベルと第 2蓄電手段 3のマイナス側の電位との差 (即ち、 第 2蓄電手段 3の電源電圧) が、 ダイオード 1 0 2の V Fを越えない 場合、 ダイオー ド 1 0 2の出力は解放状態となる。 またこの場合、 パッファグート 1 0 1 の入力はプルダウン抵抗 1 0 3によ り Lレべ ルに固定され、 バッファゲー ト 1 0 1 の出力は L レベルとな り、 ス イ ッチ 9はオフ状態のままとなる。 一方、 第 2蓄電手段 3の電源電 圧が、 ダイオード 1 0 2の V Fを越えている場合、 ダイオード 1 0 2の出力は Hレベルとなり、 バッファゲ一ト 1 0 1の出力も Hレべ ルとなり、 スィ ッチ 9はオンする。
スィ ッチ 9がオンすると、 上述したように第 2蓄電手段 3の蓄電 エネノレギ一がスィ ツチ 9及びスィ ツチ 7の Nチヤネノレトランジスタ 7 2の寄生ダイオー ドを介して第 1蓄電手段 2に放電される。 充電 によって第 1蓄電手段 2の電圧が上昇し、 第 1蓄電手段 2の電圧が 発振回路 8 1 の最低動作電圧を上回ると、 発振回路 8 1 は発振を開 始し、 時計回路 8は動作を開始する。
ここでスィ ッチ 9がオンとなるのは、 第 2蓄電手段 3の電圧が発 振回路 8 1 の動作開始電圧を上回っているときだけなので、 スィ ッ チ 9がオンとなった場合、 発振回路 8 1は必ず発振することができ る。 したがって、 第 2蓄電手段 3を接続したけれども、 発振回路 8 1 を発振させるには第 2蓄電手段 3の電圧が足りないという場合に は、 スィ ツチ 9がオンとはならない。 その場合、 接続されている発電手段 1が発電していれば、 発電手 段 1により第 1蓄電手段 2に蓄電エネルギーが蓄電される。 前述し たように、 第 2蓄電手段 3の電圧が足りない場合には、 スィ ッチ 9 はオンとならない。 さらに、 電池電圧検出手段 8 5もスィ ッチ 7を オンにしない。 したがって、 第 1蓄電手段 2の蓄電エネルギーが第 2蓄電手段 3に流れこまず、 迅速に第 1蓄電手段 2を充電すること ができる。 第 1蓄電手段 2が、 充分に充電されれば、 発振回路 8 1 が発振を開始し、 時計回路 8を動作させることができる。
図 8は、 第 4の実施形態の変形例を示すプロ ック構成図である。 図 7 との相違点は、 図 8では、 図 7に示すスィ ッチ 9の代わりに、 O R回路 9 2を設けた点である。 O R回路 9 2の一方の入力は比較 回路 1 0 0のバッファゲー ト 1 0 1の出力と接続され、 他方の入力 は電池電圧検出手段 8 5 と接続され、 O R回路 9 2の出力はスィ ッ チ 7の Nチャンネルトランジスタ 7 1 のゲー トに接続されている。 図 8において、 第 4の実施形態と同様に、 第 2蓄電手段 3が投入 されたことを電源投入検出回路 8 6が検出し、 L レベルを出力 (信 号 ( b ) ) する。 信号 (b ) が Lレベルとなることにより、 S W制 御回路 8 7が Hレベル (信号 ( d ) ) を出力する。
前述したように、 比較回路 1 0 0は、 第 2蓄電手段 3の電源電圧 がダイオー ド 1 0 2の V Fを越えない場合 L レベルを出力し、 第 2 蓄電手段 3の電源電圧がダイオー ド 1 0 2の V Fを越えている場合 Hレベルを出力する。
比較回路 1 0 0が Hレベルを出力すると、 O R回路 9 2は Hレべ ルを出力してスィ ツチ 7の Nチャネルトランジスタ 7 1がオンとな る。 すると、 第 2蓄電手段 3の蓄電エネルギーがスィ ッチ 7の トラ ンジスタ 7 1及びスィ ツチ 7の Nチャネルトランジスタ 7 2の寄生 ダイオー ドを介して第 1蓄電手段 2に放電される。 充電によって第 1蓄電手段 2の電圧が上昇し、 第 1蓄電手段 2の電圧が発振回路 8 1 の最低動作電圧を上回ると、 発振回路 8 1は発振を開始し、 時計 回路 8は動作を開始する。
ここでスィ ツチ 7の Nチャネルトランジスタ 7 1 がオンとなるの は、 第 2蓄電手段 3の電圧が発振回路 8 1の動作開始電圧を上回つ ている ときだけなので、 スィ ツチ 7の Nチャネルトランジスタ 7 1 がオンとなった場合、 発振回路 8 1は必ず発振することができる。 したがって、 第 2蓄電手段 3を接続したけれども、 発振回路 8 1 を 発振させるには第 2蓄電手段 3の電圧が足りないという場合には、 スィ ツチ 7の Nチャネルトランジスタ 7 1がオンとはならない。 そ の場合は、 さらに発電手段 1 を接続して発電させ、 第 1蓄電手段 2 に発電エネルギーを蓄電させる必要がある。 前述したよ うに、 第 1 蓄電手段 2が充分に充電されれば、 発振回路 8 1が発振を開始し、 時計回路 8を動作させることができる。
このよ う に、 図 8に示すよ う に、 図 7のスィ ッチ 9の代わり に O R回路 9 2を設けた場合でも、 図 7に示す充電式電子回路と同様の 動作を行う ことができる。 もちろん、 小売店等での時計の分解組立 時などにも本変形方式を採用することができる。
図 1 1は本発明に係る第 5の実施形態を示す充電式電子時計のブ 口 ック構成図である。 図 1 1 において、 図 1 と同様の構成には同一 の番号を付して、 説明を省略した。 図 1 との相違点は、 図 1 1 では 第 2の S W制御回路 8 8が使用される点である。
図 1 3に、 電源投入検出手段 8 6及び第 2の S W制御回路 8 8の 回路構成の一例を示す。 電源投入検出手段 8 6は、 図 9 と同様に、 キャパシタ 8 6 1、 抵抗 8 6 2及びイ ンパータ 8 6 3から構成され ている。 キャパシタ 8 6 1 の一方の電極は V D D電位に、 他の電極 は抵抗 8 6 2に接続されている。 抵抗 8 6 2の一方の端子は V S S 電位に、 も う一方の端子はキャパシタ 8 6 1に接続されている。 キ ャパシタ 8 6 1 と抵抗 8 6 2 とを接続するラインがィンパータ 8 6 3の入力 (信号 ( a ) ) と接続され、 インパータ 8 6 3の出力が電 源投入検出手段 8 6の出力 (信号 ( b ) ) となる。
第 2の S W制御回路 8 8は、 C R発振器 8 8 1及び力ゥンタ 8 8 2から構成されている。 C R発振器 8 8 1 は、 ィンパータ 8 8 1 1 、 8 8 1 3及び 8 8 1 4、 ナンドゲート 8 8 1 2、 アンドゲート 8
7 1 7、 抵抗 8 8 1 5及びコンデンサ 8 8 1 6から構成される。 力 ゥンタ 8 8 2は、 タイマ 8 8 2 1及びインパータ 8 8 2 2から構成 されている。
C R発振器 8 8 1は、 入力 (信号 ( d ) ) が Hレベルになると発 振を開始し、 抵抗 8 8 1 5及びコンデンサ 8 8 1 6による時定数に 応じて、 出力 (信号 ( e ) ) の周波数が変更されるように構成され ている。 計時手段の一例であるカウンタ 8 8 2は、 C R発振器の出 力 (信号 ( e ) ) をカウント し、 カウントアップすると (N回) 、 Lレベル出力 (信号 ( d ) ) を行うように構成されている。
次に、 図 1 3に示す回路の動作を説明する。 電源投入検出手段 8 6の信号 ( a ) の電位は、 前述した図 1 0の ( a ) の様に推移する 。 したがって、 第 2蓄積手段 3の投入時は、 電源投入手段 8 6の出 力 (信号 ( b ) ) は Lレベルである。 信号 ( b ) によって、 カウン タ 8 8 2のタイマ 8 8 2 1 にリセッ トがかかり、 タイマ 8 8 2 1の 出力は Lレベルとなり、 イ ンパータ 8 8 2 2によって、 カウンタ 8
8 2の出力 (信号 ( d ) ) は Hレベルとなる。 信号 ( d ) が Hレべ ルになることにより、 C R発振器 8 8 1が発振を開始する。 カウン タ 8 8 2は、 C R発振器 8 8 1 の出力 (信号 ( e ) ) をカウント し 、 予め定められたカウント数 (N) に達すると、 L レベル出力 (信 号 ( d ) ) を行う。 信号 ( d ) が L レベルになることにより、 C R 発振器 8 8 1は、 発振を停止する。
第 2の S W制御回路 8 8の出力、 即ちカウンタ 8 8 2の出力 (信 号 ( d ) ) が、 第 2蓄電手段 3投入後に、 Hレベルから Lレベルに なるまでの時間は、 発振回路 8 1の発振が安定するほど第 2蓄電手 段 3から第 1蓄電手段 2へ充電がさなれるまでの時間以上で、 電池 電圧検出手段 8 5が動作するまでの時間であることが望ましい。 な お、 C R発振器 8 8 2の時定数を変更すること、 又はカウンタ 8 8 2のカウントアップ数 (N ) を変更することによって、 第 2の S W 制御回路 8 8の出力が、 Hレベルから Lレベルになるまでの時間を 変更することができる。
次に図 1 1のブロ ック構成図の動作について説明する。 本実施形 態では、 発電手段 1は電子時計に組み込まれているが、 第 2蓄電手 段 3は電子時計に投入されていないものとする。 これまでと同様に 、 時計回路 8が動作しておらず、 スィ ッチ 6、 スィ ッチ 7及びスィ ツチ 9がオフ状態の場合に、 第 2蓄電手段 3を投入する。
第 1の実施形態と同様に、 第 2蓄電手段 3が投入されたことを電 源投入検出回路 8 6が検出し、 L レベルを出力 (信号 ( b ) ) する 。 信号 ( b ) が レベルとなると、 第 2の S W制御回路 8 8は、 H レベル (信号 ( d ) ) を出力する。
第 2の S W制御回路 8 8が Hレベルを出力 (信号 ( d ) ) するこ とによって、 スィ ッチ 9はオンする。 ここで接続された第 2蓄電手 段 3は予め十分蓄電されており且つ電圧が十分であれば、 第 2蓄電 手段 3の蓄電エネルギーは、 オン状態のスィ ツチ 9及びスィ ツチ 7 の順方向 Nチャネルトランジスタ 7 2の寄生ダイォー ドを介して第 1蓄電手段 2に充電される。 充電によって第 1蓄電手段 2の電圧が 上昇し、 第 1蓄電手段 2の電圧が発振回路 8 1 の最低動作電圧を上 回ると、 発振回路 8 1 は発振を開始し、 時計回路 8は動作を開始す る。
前述したよ うに、 C R発振器 8 8 1の時定数及び力ゥンタ 8 8 2 のカウントアップ数 (N ) によって予め定められている時間経過後 、 第 2の S W制御回路 8 8が L レベル (信号 ( d ) ) を出力する。 これによつて、 スィ ッチ 9はオフする。 同時に、 電池電圧検出手段 8 5も第 2蓄電手段 3の電圧が十分あることを検出して、 Hレベル を出力し、 スィ ッチ 7をオンする。 このよ うに、 時計回路 8が動作 を停止している状態から第 2蓄電手段 3を投入した場合でも、 速や かに時計回路 8は動作を再開することができる。 したがって、 時計 回路 8の消費電流の検査等を容易に行うことができる。 もちろん、 小売店等での時計の分解組立時などにも本方式を採用することがで きる。
ここで、 第 2の S W制御回路 8 8の動作は、 発振回路 8 1 の発振 の有無には依存しない。 したがって、 第 2蓄電手段 3を投入後、 第 2蓄電手段 3の電圧が低く、 発振回路 8 1 の発振が開始しない場合 でも、 予め定められた時間後に第 2の S W制御回路 8 8の出力 (信 号 ( d ) ) は Lレベルとなり、 スィ ツチ 9をオフする。 そのため、 発電手段 (ソーラーパネル) 1に光があたり発電を開始した場合、 第 1蓄電手段 2が充電され、 発振回路 8 1が発振するこ とができる 図 1 2は、 第 5の実施形態の変形例を示すプロ ック構成図である 。 図 1 1 との相違点は、 図 1 2では、 図 1 1 に示すスィ ッチ 9の代 わりに、 O R回路 9 2を設けた点である。 O R回路 9 2の一方の入 力は第 2の S W制御回路 8 8 と接続され、 他方の入力は電池電圧検 出手段 8 5 と接続され、 O R回路 9 2の出力はスィ ッチ 7の Nチヤ ンネルトランジスタ 7 1のゲートに接続されている。
図 1 2において、 第 5の実施形態と同様に、 第 2蓄電手段 3が投 入されたことを電源投入検出回路 8 6が検出し、 Lレベルを出力 ( 信号 ( b ) ) する。 信号 ( b ) が Lレベルとなることにより、 第 2 の SW制御回路 8 8が Hレベルを出力 (信号 ( d ) ) をする。 する と、 OR回路 9 2は Hレベルを出力し、 スィ ッチ 7の Nチャンネル トランジスタ 7 1がオンする。 すると、 第 2蓄電手段 3の蓄電エネ ルギ一は、 スィ ツチ 7の Nチャネルト ランジスタ 7 1 とスィ ツチ 7 の Nチャネルトランジスタ 7 2の寄生ダイオー ドを介して第 1蓄電 手段 2に放電される。 充電によって第 1蓄電手段 2の電圧が上昇し 、 第 1蓄電手段 2の電圧が発振回路 8 1の最低動作電圧を上回ると 、 発振回路 8 1 は発振を開始する。 このよ うに、 図 1 1のスィ ッチ 9の代わりに O R回路 9 2を設けた場合でも、 図 1 1に示す充電式 電子時計と同様の動作を行う ことができる。 もちろん、 小売店等で の時計の分解組立時などにも本変形方式を採用することができる。

Claims

請 求 の 範 囲
1 . 電子時計において、
第 1の電源と、
前記第 1の電源と接続された時計回路と、
第 2の電源が投入されたことを検知する電源投入検出回路と、 前記第 1の電源と前記第 2の電源とを接続するためのスィ ツチ回 路と、
前記電源投入検出回路によって前記第 2の電源が投入されたこと が検出されたときに、 前記スィ ッチ回路を制御して前記第 1の電源 と前記第 2の電源とを接続し、 前記第 2の電源によって前記第 1の 電源を充電し、 前記時計回路を動作させるように制御する制御回路 とを有する電子時計。
2 . 前記第 2の電源は、 前記第 1の電源よりも大きな容量を有す る請求項 1 に記載の電子時計。
3 . 前記スィ ッチ回路は、 前記第 1 の電源と第 2の電源を並列に 接続するための第 1のスィ ッチと、 前記第 1 のスィ ッチと並列に接 続された第 2のスィ ッチとを有し、 前記制御回路は、 前記電源投入 検出回路によって前記第 2の電源が投入されたことが検出されたと きに、 前記第 2 のスィ ツチをオンさせて前記第 1の電源と前記第 2 の電源とを接続する請求項 1に記載の電子時計。
4 . さらに、 発電手段と、
前記発電手段によって前記第 2の電源が充分に充電されたときに 、 前記第 1 のスィ ッチをオンする電圧検出手段とを有する請求項 3 に記載の電子時計。
5 . 前記制御回路は、 前記時計回路によ り制御される請求項 3に 記載の電子時計。 WO 2004/027S2S PCT/JP200雇 2016
6 . 前記時計回路は発振回路を有し、
前記制御回路は、 第 2のスィ ッチをオンした後、 前記発振回路が 発振を開始することにより、 第 2のスィ ッチをオフするように前記 時計回路によって制御される請求項 3に記載の電子時計。
7 . 前記制御回路は、 第 2のスィ ッチをオンした後、 一定時間経 過後に、 第 2のスィ ッチをオフするように制御する請求項 3に記载 の電子時計。
8 . 前記制御回路は計時手段を含み、 前記計時手段が一定時間の 計時を行う と、 前記制御回路は前記第 2のスィ ツチをオフするよう に制御する請求項 3に記載の電子時計。
9 . 前記時計回路は発振回路を有し、
前記制御回路は、 第 2のスィ ッチをオンした後、 前記発振回路が 発振開始から一定時間経過後に、 第 2のスィ ッチをオフするように 前記時計回路によって制御される請求項 3に記載の電子時計。
1 0 . 前記電子時計はさ らに発電手段を有し、
前記制御回路は、 第 2のスィ ッチをオンした後、 前記発電手段の 発電が行われたことを検出すると、 第 2のスィ ッチをオフするよう に制御する請求項 3に記載の電子時計。
1 1 . さらに、 前記第 2の電源の電圧が所定電圧以下のときは、 前記第 2のスィ ッチをオンさせないように動作する比較回路を有す る請求項 3に記載の電子時計。
1 2 . 前記スィ ッチ回路は、 前記第 1の電源と第 2の電源を並列 に接続するための第 1 のスィ ッチを有し、 前記制御回路は、 前記電 源投入検出回路によって前記第 2の電源が投入されたことが検出さ れたときに、 前記第 1 のスィ ッチをオンさせて前記第 1の電源と前 記第 2の電源とを接続する請求項 1 に記載の電子時計。
1 3 . さらに、 発電手段と、 前記発電手段によって前記第 2の電源が充分に充電されたときに 、 前記第 1 のスィツチをオンする電圧検出手段とを有する請求項 1 2に記載の電子時計。
1 4 . 前記制御回路は、 前記時計回路により制御される請求項 1 2に記載の電子時計。
1 5 . 前記時計回路は発振回路を有し、
前記制御回路は、 第 1のスィ ッチをオンした後、 前記発振回路が 発振を開始するまで、 第 1 のスィ ッチをオンするように前記時計回 路によって制御される請求項 1 2に記載の電子時計。
1 6 . 前記制御回路は、 第 1 のスィ ッチをオンした後、 一定時間 経過するまで、 第 1 のスィ ッチをオンするように制御する請求項 1 2に記載の電子時計。
1 7 . 前記制御回路は計時手段を含み、 前記計時手段が一定時間 の計時を行う と、 前記制御回路は前記第 1 のスィ ツチをオンするよ うに制御する請求項 1 2に記載の電子時計。
1 8 . 前記時計回路は発振回路を有し、
前記制御回路は、 第 1 のスィ ツチをオンした後、 前記発振回路が 発振開始から一定時間経過するまで、 第 1 のスィ ツチをオンするよ うに前記時計回路によって制御される請求項 1 2に記載の電子時計
1 9 . 前記電子時計はさらに発電手段を有し、
前記制御回路は、 第 1のスィ ッチをオンした後、 前記発電手段の 発電が行われたことを検出するまで第 1のスィ ッチをオンするよう に制御する請求項 1 2に記載の電子時計。
2 0 . さ らに、 前記第 2の電源の電圧が一定電圧以下のときは、 前記第 1 のスィ ッチをオンしないよう動作する比較回路を有する請 求項 1 2に記載の電子時計。
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