WO2004019493A1

WO2004019493A1 - スイッチ装置

Info

Publication number: WO2004019493A1
Application number: PCT/JP2003/007896
Authority: WO
Inventors: Koichi Mizuno
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2002-06-20
Filing date: 2003-06-20
Publication date: 2004-03-04
Also published as: US6967517B2; US20040183583A1; AU2003244130A1; JPWO2004019493A1; CN1653691A

Description

明細書

スィツチ装置

〔技術分野〕

本発明は、スィッチ装置に関し、特に伝送経路の切り替えに好適なスイッチ装置に関する。

〔技術背景〕

近年、情報通信分野における技術の進展は著しく、通信機器が扱う信号の周波数帯域もマイク口波帯域からミリ波帯域へと、より高い周波数帯域への展開が図られている。このようなマイクロ波帯からミリ波帯までの高周波帯を扱う通信用回路などでは、伝送線路を制御する経路切り替え型のスイツチが多く用いられている。

一般に、' 経路切り替え型のスィッチは、半導体の PZ Iノ N接合を用いた P I Nダイォ一ドスイッチや、 F ET (電界効果トランジスタ）のスィツチング機能を用いた F ETスィツチなどを組み合わせて構成される。たとえば、 F E Tスィッチによって構成された経路切り替え型のスィツチ装置は、切り替え対象の各伝送経路とそれぞれ接続された 2個の F E Tスィツチのいずれか一方をオン又はオフにするとともに、他方の F E Tスィツチをオフ又はオンにする。このように F ETスィッチを相補的に切り替え動作させることによって、伝送経路を切り替える。

—方、高周波回路に対する小型化の要求は、他の電子回路にも増して強くなりつつある。一般に、高周波回路は、高周波トランジスタなどの半導体素子と整合回路やバイァス回路などをひとつの半導体基板上に集積化した MM I C (Monolithic Microwave IC) として構成されることが多い。 MM I Cの場合、スィッチ自体も半導体素子で構成されることが好ましい。このため、通常、 MM I Cでは、上記の P I Nダイオードや F ETスィツチなどが利用されているが、 P I N接合を作るプロセスは、 F E Tを形成するプロセスと比べて複雑なため、 F E Tのみでスィ，ツチ装置を構成することが好ましい。

F E Tスィッチは、 F E Tのゲート電極に制御電圧を印加してチヤネルの導電率を変化させ、これによるソース一ドレイン間の導電率変化に応じて、ソース一ドレイン間の伝送信号の伝達量を変化させる。つまり、 F E Tスィッチは、 F E Tのチャネル層が電気的に導通状態のとき、ォンであり、伝送信号はドレイン端子及びソース端子の一方より入力され、チャネルを伝達し、ドレイン端子及びソース端子の他方から出力される。 —方、 F E Tは、チャネル層がピンチオフ状態のとき、オフであり、ソース—ドレイン間は電気的に遮断状態となる。そして、高周波信号の場合、一般に、 n型のチャネル層を形成する高電子移動度トランジスタ（H E M T ： High Electron Mobility Transistor) などが用いられる。

同一のチャネル型の F E Tによって構成された複数の F E Tスィッチを相捕的に動作させる（複数の F E Tスィッチのうちの特定の F E Tスイッチをオン又はオフさせかつ当該複数の F E Tスィッチのうちの残りの F E Tスィッチをオフ又はオンさせる）ためには、それぞれの F E T スィツチにおける F E Tに互いに異なる制御電圧を与え、それぞれの F E Tスィッチを切り替え動作させる必要がある。しかし、制御の容易性及び回路構成の簡略化の観点から、一の制御電圧で複数の F E Tを相補的に切り替え動作させることが望ましい。

また、よく用いられるデプリ一シヨン型の nチャネル F E Tでは、チャネルをピンチオフするために、ゲート電極にソース電位に対して負の電位（以下、負の電圧という）を与える必要がある。しかし、通常、ソ —ス電極は接地されることが多いため、このようなデプリーシヨン型の nチャネル F E Tをスィツチ素子として用いた場合、ドレインバイアス用の正電源とは別個に、ゲート電極制御用の負電源を設けなければならない。

また、高周波信号の場合、伝送経路が切り替えられたとき、切断され側の伝送線路を開放状態のままにすると、その開放点で伝送線路のィンピーダンスが不連続となり、信号が反射してしまう。この高周波信号の反射は、回路特性を悪化させ、回路動作を不安定にする。

また、 F E Tはチャネル抵抗を有している。このため、 F ETによつて構成されたスィッチを伝送線路に揷入すると、 F E Tのチャネル抵抗に起因する伝送損失が生じてしまう。

なお、以上に述べた技術の他に、伝送経路切り替え用イッチ装置に関する技術が、特許第 2 8 48 5 0 2号公報、特許第 3 0 6 8 6 0 5号公報、特開平 4— 3 3 5 0 1号公報、特開 2 0 0 0— 3 4 9 5 0 2号公報、特開平 2 - 9 0 7 2 3号公報、特開平 8 - 2 1 3 8 9 1号公報、特開平 3 - 1 4 5 8 0 1号公報、特開平 4— 34 6 5 1 3号公報、特開平 6— 8 5 6 4 1号公報、特開平 1 0— 3 1 3 2 6 6号公報、特開平 1 0— 3 3 5 9 0 1号公報、特開平 7— 2 3 5 8 0 2号公報、特開平 6— 1 3 2 7 0 1号公報、特開 2 0 0 2— 1 4 1 7 94号公報、特開平 8— 2 8 8 40 0号公報、特開平 9— 2 7 7 3 6号公報、及び特開平 9一 1 0 7 2 0 3号公報に開示されている。

〔発明の開示〕

本発明の第 1の目的は、一の制御電圧によって相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数の F E Tスィッチを備えたスィッチ装置を提供することにある。

本発明の第 2の目的は、正電源のみで相補的に伝送経路を切り替えることが可能な、同一のチャネル型の複数の F E Tスィツチを備えたスィツチ装置を提供することにある。

本発明の第 3の目的は、切り替えにより切断された伝送経路における伝送信号の反射を抑制することが可能な、同一のチャネル型の複数の F ETスィッチを備えたスィツチ装置を提供することにある。

本発明の第 4の目的は、 F E Tのチャネル抵抗に起因する伝送損失を低減することが可能な、同一のチャネル型の複数の F E Tスィッチを備えたスィツチ装置を提供することにある。

これらの目的を達成するために、本発明に係るスィッチ装置は、第 1、第 2、及び第 3の接続用端子と、一対の主端子の一方が前記第 1の接続用端子に、前記一対の主端子の他方が前記第 2の接続用端子に、それぞれ第 1の直流阻止用容量性素子を介して接続された第 1の F E Tと、一対の主端子の一方が前記第 1の接続用端子に、前記一対の主端子の他方が前記第 3の接続用端子に、それぞれ第 2の直流阻止用容量性素子を介して接続された第 2の F E Tとを備え、前記第 1の F E Tのチャネル型と前記第 2の F E Tのチャネル型とが同じであり、前記第 1の F E Tのゲー卜に第 1のバイァス電圧が与えられ、前記第 2の F E Tの一対の主端子に第 2のバイアス電圧が与えられ、かつ、前記第 1のバイアス電圧から前記第 1の F E Tにおける符号を含むゲート閾値電圧を引いた電圧及び前記第のバイァス電圧に第 2の F E Tにおける符号を含むゲ一ト閾値電圧を加えた電圧の双方より低い電圧と、前記第 1のバイアス電圧から前記第 1の F E Tにおける符号を含むゲート閾値電圧を引いた電圧及び前記第 2のバイアス電圧に第 2の F E Tにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第 1の制御電圧として、前記第 1の F E Tの一対の主端子と前記第 2の F E Tのゲートとに与えられることにより、前記第 1の F E Tと前記第 2の F E T とが相補的にそれぞれ導通及ぴ遮断して、前記第 1の接続用端子と前記第 2の接続用端子とが電気的に接続されかつ前記第 1の接続用端子と前記第 3の接続用端子とが電気的に切断される第 1の接続状態と、前記第. 1の接続用端子と前記第 3の接続用端子とが電気的に接続されかつ前記第 1の接続用端子と前記第 2の接続用端子とが電気的に切断される第 2 の接続状態とが切り替わる。このような構成とすると、 1つの制御電圧によって、信号の伝送経路を相補的に切り替えることができる。前記第 1のバイアス電圧、前記第 2のバイアス電圧、及び前記第 1の制御電圧が接地電位以上の電圧値を有してもよい。このような構成とすると、正電源のみで信号の伝送経路を相補的に切り替えることができる。前記第 1、第 2、及び第 3の接続用端子に入出力される信号の周波数が、 1 0 0 M H z以上 7 5 G H z以下であることが好ましい。

前記第 1、第 2、及び第 3 接続用.端子に入出力される信号の周波数が、 1 0 0 M H z以上 1 0 G H z以下であることがより好ましい。

前記スィツチ装置は、前記第 1の制御電圧を与えるための制御電圧用 . 端子をさらに備え、前記第 1の F E Tの一対の主端子と前記第 2の F E Tのゲ一トとが前記制御電圧用端子に接続されていてもよい。

前記第 1の F E Tの一対の主端子がそれぞれ第 1のバイアス用抵抗素子を介して前記制御電圧用端子に接続されていてもよい。

2つの前記第 1のバイアス用抵抗素子の抵抗値の和が、前記第 1の F E Tのオン抵抗の 1 0 0倍以上 1 0万倍以下であることが好ましい。このような構成とすると、第 1の F E Tの遮断時における信号のリークを防止することができる。

2つの前記第 1のバイァス用抵抗素子の抵抗値の和が、前記第 1の F E Tのオン抵抗の 1 0 0 0倍以上 1 0万倍以下であることがより好ましい。このような構成とすると、第 1の F E Tの遮断時における信号のリークをより好適に防止することができる。

前記スィッチ装置は、バイアス電圧用端子をさらに備え、前記第 2の F E Tの一対の主端子がそれぞれ第 2のバイアス用抵抗素子を介して前記バイアス電圧用端子に接続されていてもよい。

2つの前記第 2のバイアス用抵抗素子の抵抗値の和が、前記第 2の F E Tのオン抵抗の 1 0 0倍以上 1 0万倍以下であることが好ましい。このような構成とすると、第 2の F E Tの遮断時における信号のリークを防止することができる。 2つの前記第 2のバイアス用抵抗素子の抵抗値の和が、前記第 2の F E Tのオン抵抗の 1 0 0 0倍以上 1 0万倍以下であることがより好ましい。このような構成とすると、第 2の F E Tの遮断時における信号のリークをより好適に防止することができる。

前記第 1及び第 2の F E Tが nチャネル型であってもよい。このような構成とすると、 H E M Tや H F E Tを用いて、スィッチ装置を高速に動作させることができる。

前記第 1の制御電圧が前記第 1のバイァス電圧に等しい電圧と前記第 2のバイアス電圧に等しい電圧との 2値を取ってもよい。このような構成とすると、スィッチ装置の構成の簡略化及び制御の容易化が可能となる。

前記第 1及び第 2の F E Tがデブリーション型であってもよい。このような構成とすると、通常、負電源が必要とされるデブリーシヨン型の F E Tを用いても、バイアス電圧及び第 1の制御電圧を適宜選択することにより正電源のみで動作させることができるので、本発明が特に有効となる。

前記第 1及び第 2の F E Tが、ともに、 G a , I n , A 1 の中から選択される少なくとも 1つの元素と、 A s 、 P、 Nの中から選択される少なくとも 1つの元素との化合物からなる化合物半導体で構成されていてもよい。

前記スィッチ装置は、第 3及び第 4の F E Tをさらに備え、前記第 3 の F E Tの一対の主端子の一方が前記第 2の接続用端子に第 3の直流阻止用容量性素子を介して接続されるとともに、前記第 3の F E Tの一対の主端子の他方が第 4の直流阻止用容量性素子又は該第 4の直流阻止用容量性素子及び第 1の終端用抵抗素子を介してグランドに接続され、前記第 4の F E Tの一対の主端子の一方が前記第 3の接続用端子に第 5の直流素子用容量性素子を介して接続されるとともに、前記第 4の F E T .の一対の主端子の他方が第 6の直流素子用容量性素子又は該第 6の直流素子用容量性素子及び第 2の終端用抵抗素子を介してグランドに接続され、前記第 3の F E Tのチャネル型と前記第 4の F E Tのチャネル型とが同じであり、前記第 4の F E Tのゲートに第 3のバイアス電圧が与えられ、前記第 3の F E Tの一対の主端子に第 4のバイアス電圧が与えられ、かつ、前記第 3のバイアス電圧から前記第 4の F E Tにおける符号を含むゲ一ト閾値電圧を引いた電圧及び前記第 4のバイアス電圧に第 3 の F E Tにおける符号を含むゲ一ト閾値電圧を加えた電圧の双方より低い電圧と、前記第 3のバイアス電圧から前記第 4の F E. Tにおける符号を含むゲート閾値電圧を引いた電圧及び前記第 4のバイアス電圧に第 3 の F E Tにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第 2の制御電圧として、前記第 1の制御電圧に同期して、前記第 4の F E Tの一対の主端子と前記第 3の F E Tのゲートとに与えられることにより、前記第 1及び第 4の F E Tの組と前記第 2及び第 3の F E Tの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第 1の接続状態において前記第 3の接続用端子が終端され、かつ前記第 2の接続状態において前記第 2の接続用端子が終端されてもよい。このような構成とすると、切り替えにより切断された伝送経路における伝送信号の反射を抑制することができる。

前記スィッチ装置は、両端に第 2及び第 3の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、前記第 1及び第 2の F E Tが前記伝送線路を介して前記第 1の接続用端子にそれぞれ接続されるとともに前記第 2及び第 3の接続端子がグランドにそれぞれ接続され、前記伝送線路上において、ある点に前記第 1の接続端子が接続され、前記第 1の接続端子の接続点から前記第 2の伝送信号用端子の方へ前記伝送信号の 1ノ 4波長の奇数倍に相当する長さだけ離れた第 1の点に前記第 1 の F E Tが前記第 1の直流阻止用容量性素子を介して接続され、かつ前貰 3第 1の接続用端子の接続点から前記第 3の伝送信号用端子の方へ前記伝送信号の 1 Z 4波長の奇数倍に相当する長さだけ離れた第 2の点に前記第 2の F E Tが前記第 2の直流阻止用容量性素子を介して接続され、前記第 1の接続用端子が第 1の伝送信号用端子を構成しており、前記第 1の接続状態と前記第 2の接続状態との切り替わりに応じて、前記第 1 の伝送信号用端子と前記第 2の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第 1の伝送信号用端子と前記第 3の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第 1の伝送信号接続状態と、前記第 1の伝送信号用端子と前記第 3の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第 1の伝送信号用端子と前記第 2の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第 2の伝送信号接続状態とが切り替わってもよい。このような構成とすると、伝送信号の伝送経路に F E Tが位置しなくなるので、 F E Tのチャネル抵抗に起因する伝送損失を低減することができる。

前記第 1、第 2、及び第 3の伝送信号用端子に入出力される信号の周波数が、 1 0 0 M H z以上 7 5 G H z以下であることが好ましい。

前記第 1、第 2、及び第 3の伝送信号用端子に入出力される信号の周波数が、 1 0 0 M H z以上 1 0 G H z以下であることがより好ましい。前記スィッチ装置は、第 3及び第 4の F E Tをさらに備え、前記第 3 の F E Tの一対の主端子の一方が、前記伝送線路において前記第 1の点から前記第 2の伝送信号用端子の方へ前記伝送信号の 1 4波長の奇数倍に相当する長さだけ離れた第 3の点に第 3の直流阻止用容量性素子を介して接続されるとともに、前記第 3の F E Tの一対の主端子の他方が第 4の直流阻止用容量性素子又は該第 4の直流阻止用容量性素子及び第 1の終端用抵抗素子を介してグランドに接続され、かつ前記第 3の F E Tのオン抵抗又は該第 3の F E Tのオン抵抗と前記第 1の終端用抵抗素子の抵抗との和が前記伝送線路の特性ィンピーダンスと略同じであり、前記第 4の F E Tの一対の主端子の一方が、前記伝送線路において前記第 2の点から前記第 3の伝送信号用端子の方へ前記伝送信号の 1 Z 4 波長の奇数倍に相当する長さだけ離れた第 4の点に第 5の直流阻止用容量性素子を介して接続されるとともに、前記第 4 F E Tの一対の主端子の他方が第 6の直流阻止用容量性素子又は該第 6の直流阻止用容量性素子及び第 2の終端用抵抗素子を介してグランドに接続され、かつ前記第 4の F E Tのオン抵抗又は該第 4の F E Tのオン抵抗と前記第 2の終端用抵抗素子の抵抗との和が前記伝送線路の特性ィンピーダンスと略同じであり、前記第 3の F E Tのチャネル型と前記第 4の F E Tのチヤネル型とが同じであり、前記第 3の F E Tのゲートに第 3のバイアス電圧が与えられ、前記第 4の F E Tの一対の主端子に第 4のバイァス電圧が与えられ、かつ、前記第 3のバイアス電圧から前記第 3の F E Tにおける符号を含むゲ一卜閾値電圧を引いた電圧及び前記第 4のバイアス電圧に第 4の F E Tにおける符号を含むゲ一ト閾値電圧を加えた電圧の双方より低い電圧と、前記第 3の F E Tにおける符号を含むゲート閾値電圧を引いた電圧及び前記第 4のバイァス電圧に第 4の F E Tにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第 2の制御電圧として、前記第 1の制御電圧に同期して、前記第 3の F E Tの一対の主端子と前記第 4の F E Tのゲートとに与えられることにより、前記第 1及び第 3の F E Tの組と前記第 2及び第 4の F E丁の組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第 1の伝送信号接続状態において前記第 2の点が接地されるとともに前記第 4の点が終端され、かつ前記第 2の伝送信号接続状態において前記第 1の点が接地されるとともに前記第 3の点が終端されてもよい。このような構成とすると、切断された伝送経路における反射を抑制することができる。前記第 2の制御電圧として前記第 1の制御電圧が与えられてもよい。このような構成とすると、スィツチ装置の制御を容易化することができ。

前記第 3のバイアス電圧として前記第 1のバイアス電圧が与えられ、前記第 4のバイアス電圧として前記第 2のバイアス電圧が与えられてもよい。このような構成とすると、スィッチ装置 ©回路構成を簡略化することができる。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

〔図面の簡単な説明〕

第 1図は本発明の第 1の実施形態のスィツチ装置の回路図である。第 2図（ a；) ，（b) は、第 1図の F ETスィッチの回路図である。第 3図は第 1図の F E Tの構成を模式的に示す断面図でる。

第 4図は第 1図の F E Tの I d— V g s特性を示すグラフである。第 5図（ a) ， ( b ) は第 2図（ a) ，（b) の F E Tスィッチのスイッチング特性を示すグラフである。

第 6図（ a) , ( b ) は第 1図のスィッチ装置のスイッチング特性及び反射特性を示すグラフである。

第 7図（ a) , ( b) は第 1図のスィッチ装置のスイッチング特性及び反射特性を示すグラフである。

第 8図（ a) ， (b) , ( c ) は nチャネルデブリ一シヨン型以外の F E Tにおける I d— V g s特性示すグラフであって、（ a〉は nチヤネルエンハンスメント型の F E Tの I d— V g s特性を示すダラフ、

( b ) は pチャネルデプリーシヨン型の F E Tの I d— V g s特性を示すグラフ、（ c〉は：チャネルエンハンスメント型の F E Tの I d— V g s特性を示すグラフである。

第 9図（ a) , (b) , (c ) は ηチャネルデプリーシヨン型の F E Tにおける制御電圧の設定方法を示す図であって、（ a) は第 1の F E Tのオン ' オフ切り替え電圧が第 2の F ETのオン ' オフ切り替え電圧 .4；り低い場合における制御電圧の設定方法を示す図、（b) は第 1の F ETのオン ■ オフ切り替え電圧が第 2の F E Tのオン ■ オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、及び（ c ) は第 1の F ETのオン · オフ切り替え電圧が第 2の F ETのオン ' オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。

第 1 0図（ a) , (b) , ( c ) は pチャネルデブリ一シヨン型の F E Tにおける制御電圧の設定方法を示す図であって、（ a) は第 1の F E Tのオン ■ オフ切り替え電圧が第 2の F ETのオン · オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（b) は第 1の F E Tのオン ■ オフ切り替え電圧が第 2の F E Tのオン · オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（c〉は第 1 の F E Tのオン · オフ切り替え電圧が第 2の F E Tのオン ■ オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第 1 1図（ a) , (b) , (c ) は ηチャネルエンハンスメント型の F E Tにおける制御電圧の設定方法を示す図であって、（ a) は第 1の F E Tのオン · オフ切り替え電圧が第 2の F E Tのオン ·オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（b) は第 1 の F ETのオン - オフ切り替え電圧が第 2の F E Tのオン · オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（c〉は第 1の F ETのオン - オフ切り替え電圧が第 2の F E Tのオン ■ オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第 1 2図（ a) , (b) , ( c ) は pチャネルエンハンスメント型の F ETにおける制御電圧の設定方法を示す図であって、（a) は第 1の F E Tのオン ■ オフ切り替え電圧が第 2の F E Tのオン ■ オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（b) は第 1 の F E Tのオン ■ オフ切り替え電圧が第 2の F ETのオン · オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ c ) は第の F E Tのオン . オフ切り替え電圧が第 2の F E Tのオン · オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第 1 3図は本発明の第 2の実施形態のスィツチ装置の回路図である。第 1 4図（ a) , (b) は第 1 3図のスィッチ装置のスイッチング特性及び反射特性を示すグラフである。

第 1 5図（ a) , (b) は第 1 3図のスィッチ装置のスイッチング特性及び反射特性を示すグラフである。

.第 1 6図は本発明の第 3の実施形態のスィッチ装置の概略回路図である。

第 1 7図（ a) ，（b) は第 1 6図のスィッチ装置におけるスィッチのスイッチング特性を示すグラフである。

第 1 8図（ a) , (b) は第 1 6図のスィツチ装置のスィツチング特性及び反射特性を示すグラフである。

第 1 9図は本発明の第 4の実施形態のスィッチ装置の概略回路図である。

第 2 0図（ a) , (b) は第 1 9図のスィッチ装置のスイッチング特性及び反射特性を示すグラフである。

〔発明を実施するための最良の形態〕

以下、本発明の実施の形態について、図面を参照しながら説明する。 (第 1の実施形態）

第 1図は、本発明の第 1の実施形態のスィッチ装置 1 0の回路図、第 2図（ a)は、第 1図の F E Tスィッチ 1 1の回路図であり、第 2図（ b ) は、第 1図の F E Tスィッチ 1 2の回路図である。

第 1図及び第 2図において、本実施形態のスィッチ装置 1 0は、第 1 の端子（接続用端子） P 1 (以下、端子 P 1 という）、第 2の端子（接続用端子） P 2 (以下、端子 P 2という）、及び第 3の端子（接続用端子） P 3 (以下、端子 P 3という）とを備えている。端子 P 1 と端子 P .2との間には、第 1の F E Tスィッチ 1 1 (以下、 F E Tスィッチ 1 1 という）が設けられ、端子 P 1 と端子 P 3との間には、第 2の F ETスイッチ 1 2 (以下、 F ETスィッチ 1 2という）が設けられており、 F ETスィッチ 1 1 と F ETスィッチ 1 2とが相補的に導通（オン）及び遮断（オフ）状態になることによって、端子 P 1 と端子 P 2とが電気的に接続されかつ端子 F 1 と端子 P 3 とが電気的に切断される第 1の接続状態と、端子 P 1 と端子 P 3とが電気的に接続されかつ端子 P 1 と端子 P 2とが電気的に切断される第 2の接続状態とが切り替えられる。

具体的には、 F ETスィッチ 1 1は、第 1の F E T 1 1 1 (以下、 F E T 1 1 1 という）を有している。 F E T 1 1 1では、ドレインが直流阻止用容量性素子（キャパシタ） C bを介して端子 P 1に接続され、ソースが直流阻止用容量性素子 C bを介して端子 P 2に接続されている。 F E T 1 1 1のドレイン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第 1のバイアス用抵抗素子） 1 1 3及びソースバイアス用抵抗素子（第 1のバイアス用抵抗素子） 1 1 2を介して制御電圧用端子 T cに接続されている。制御電圧用端子 T cには直流の制御電圧が与えられる。これにより、制御電圧用端子 T cに制御電圧 V cが与えられると、直流阻止用容量性素子 C bが充電されてソース及びドレインが与えられた制御電圧 V cに保持されるとともに、直流の制御電圧 V cが、端子 P 1及び端子 P 2、ひいてはこれらに接続される電気回路に印加されるのが防止される。 F E T 1 1 1のゲートは第 1のバイアス端子 T b 1に接続されている。第 1のバイァス端子 T b 1には直流の第 1のバイアス電圧 V b 1が与えられる。

一方、 F E Tスィッチ 1 2は、第 2の F E T 1 2 1 (以下、 F E T 1 2 1 という）を有している。 F ET 1 2 1では、ドレインが直流阻止用容量性素子 C bを介して端子 P 1に接続され、ソースが直流阻止用容量性素子 C bを介して端子 P 3に接続されている。 F E T 1 2 1のドレイ .ン及びソースは、それぞれ、ドレインバイアス用抵抗素子（第 2のバイァス用抵抗素子） 1 2 3及びソースバイアス用抵抗素子（第 2のバイァス用抵抗素子） 1 2 2を介して第 2のバイアス用端子 T b 2に接続されている。第 2のバイアス用端子 T b 2には直流の第 2のバイアス電圧 V b 2が与えられる。これにより、第 2のバイアス用端子 T b 2に第 2のバイアス電圧 V b 2が与えられると、，直流阻止用容量性素子 C が充電されてソース及びドレインが与えられた第 2のバイァス電圧 V b 2に保持されるとともに、直流の第 2のバイアス電圧 V b 2が、端子 P 1及び端子？ 3、ひいてはこれらに接続される電気回路に印加されるのが防止される。 F E T 1 2 1のゲートは上述の制御電圧用端子 T cに接続されている。

なお、本実施形態では、上述のように、 F E T 1 1 1及び F E T 1 2 1のソース及びドレインのうち、端子 P 1に接続される方をドレインと呼び他方をソースと呼んだが、本実施形態では、ソースとドレインとが実質的に同電位にバイアスされるので、ソースとドレインとを区別する意味はない。従って、端子 P 1に接続される方をソースと呼び他方をドレインと呼んでもよい。このようにソースとドレインとを区別する意味がないことと、ソース及びドレインに伝送信号が入出力されることから、本明細書及び請求の範囲においては、ソースとドレインとを共に主端子と定義し、そのように呼ぶ場合がある。

また、 F E T 1 1 1のソース及びドレインと F E T 1 2 1のゲートとが共通の制御電圧用端子 T cに接続されているが、それぞれ別個の制御電圧用端子 T cに接続されるように構成してもよい。

端子 P l 、 P 2 , 及び P 3は、他の電気回路に接続され、かつ端子 P 1 、 P 2、及び P 3には高周波の交流の信号が入出力される。この交流の信号は、端子 P 1から端子 P 2に至る信号伝送経路及び端子 P 1から端子 P 3に至る信号伝送経路に設けられた直流阻止用容量性素子 C を通過する。しかし、この信号の周波数は、主にこの直流阻止用容量性素子 C bの周波数特性によってその下限が制約され、また、主に F ET 1 1 1， 1 2 1の周波数特性によってその上限が制約される。従って、端子 P l、 P 2、及び P 3に入出力される信号の周波数は、 1 0 0 MH z 以上 7 5 GH z以下が好ましく、 1 0 0 MH z以上 1 0 GH z以下がより好ましい。

F E T 1 1 1 と F ET 1 2 1 とは、互いに同一のチヤネル型を有している。具体的には、 nチャネル型の HEMT又は HF ETによって構成されている。： pチャネル型の HE MT及び HF E Tにおけるキャリア（正孔）の移動度（モピリティ）より、 nチャネル型の HEMT及び HF E Tにおけるキャリア（電子）の移動度が高いからである。従って、 F E T i l lと F E T 1 2 1を nチャネル型の H E MT及び H F E Tで構成することにより、スィツチ装置 1 0を高速に動作させることが可能となり、その結果、スィッチ装置 1 0を高周波用に好適に用いることが可能となる。

HEMTは、 G a, I n, A 1 の中から選択される少なくとも 1つの元素と、 A s、 P、 Nの中から選択される少なくとも 1つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。また、 F E T 1 1 1 , 1 2 1は、本実施形態では、デブリーション型の F E Tで構成されている。このように構成すると、デブリ一シヨン型の F E Tは、負のゲート閾値電圧を有することから、ゲート電圧、すなわち、 F E T 1 1 1に関してバイアス電圧 V b 1を、 F ET 1 2 1に関して制御電圧 V cをそれぞれ低く設定することができる。

ソースバイアス用抵抗素子 1 1 2とドレインバイァス用抵抗素子 1 1 3とは、 F E T 1 1 1のドレインとソースとの間に直列に接続されており、また、ソースバイアス用抵抗素子 1 2 2とドレインバイアス用抵抗，率子 1 2 3とは、 F E T 1 2 1のドレインとソースとの間に直列に接続されているので、これらの抵抗素子 1 1 2， 1 1 3， 1 2 2 , 1 2 3の抵抗値は、端子 P 1から端子 P 2への及び端子 P 1から端子 P 3へのそれぞれの伝送信号が実質的にリークしないように十分大きくすることが必要である。このため、ソースバイアス用抵抗素子 1 1 2の抵抗値とドレインバイアス用抵抗素子 1 1 3の抵抗値との和、及びソースバイアス用抵抗素子 1 2 2の抵抗値とドレインバイアス用抵抗素子 1 2 3の抵抗値との和は、それぞれ、 F E T 1 1 1及び F E T 1 2 1のオン抵抗（導通時におけるドレイン—ソース間抵抗）の 1 0 0倍以上 1 0万倍以下であることが好ましく、 1 0 0 0倍以上 1 0万倍以下であることがより好ましい。本実施形態では、ソースバイアス用抵抗素子 1 1 2，ドレインバイアス用抵抗素子 1 1 3，ソースバイアス用抵抗素子 1 2 2，ドレインバイアス用抵抗素子 1 2 3の抵抗値は 5 k Ωに設定されている。すなわち、 F ET 1 1 1及び F E T 1 2 1のオン抵抗は数 Ωであるので、ソースバイアス用抵抗素子 1 1 2の抵抗値とドレインバイアス用抵抗素子 1 1 3の抵抗値との和、及びソースバイアス用抵抗素子 1 2 2の抵抗値とドレインバイアス用抵抗素子 1 2 3の抵抗値との和は、それぞれ、 F E T 1 1 1及び F E T 1 2 1のオン抵抗の約 2 0 0 0倍に設定されている。なお、ゲートとソース及びドレインとの間のインピーダンスは十分大きいので、抵抗素子 1 24は省略してもよい。

制御電圧 V c及びバイアス電圧 V b 1， V b 2は、すべて接地電位以上に設定される。さらに、バイアス電圧 V b lは、 F E T 1 1 1のゲ一ト閾値電圧以上の電圧に設定され、また、バイアス電圧 V b 2は、 F E T 1 2 1のゲート閾値電圧以上の電圧に設定される。これらの電圧の設定例及び設定方法については後で詳しく説明する。これにより、スイツチ装置 1 0を正電源のみで動作させることができる。なお、本実施形態では、制御電圧 V cを 0 V〜 5 V程度までの範囲で設定可能に、また、イァス電圧 V b l , V b 2を 0 V〜 3 V程度までの範囲で設定可能にしている。さらに、バイアス電圧 V b 2は、 F E T 1 2 1を高耐圧のものにすることによって、 3. 5 V程度までの電圧に設定することが可能である。

次に、上記のように構成されたスィッチ装置 1 0の動作について説明する。

最初に、 F E T 1 1 1 , 1 1 2を構成する nチャネルデブリーシヨン型の F E Tの構成及び動作を簡単に説明する。

第 3図は第 1図の F E Tの構成を模式的に示す断面図、第 4図は第 1 図の F ETの I d— V g s特性を示すグラフである。

本明細書では、便宜上、バイアス電圧及び制御電圧を接地電位に対する電位差で表す。また、 F E Tの、基板、ソース、ドレイン、及びゲートの電位をいずれも接地電位に対する電位差で表すとともに、これらを、それぞれ、基板電圧、ソ一ス電圧、ドレイン電圧、及びゲート電圧と呼ぶ。また、ソース電圧を基準とした場合におけるゲート電圧とソース電圧との電圧差（ [ゲート電圧] 一 [ソース電圧] ) をゲ一トーソース間電圧と呼び、 V g sの符号で示す。

第 3図に示すように、デブリーシヨン型の F E Tでは、半導体基板 2 0 1上にゲート電極（ゲート） G、ソース電極（ソース） S、及びドレイン電極（ドレイン） Dが、ゲート電極 Gの両側にソース電極 S及びドレイン電極 Dが位置するようにして形成されている。ゲート電極 Gと半導体基板 2 0 1 との間にはゲ一ト絶縁膜 2 0 2あるいはショットキーバリァ層が形成されている。半導体基板 2 0 1は p型の導電性を有している。半導体基板 2 0 1のソース電極 S及びドレイン電極 Dの下方に位置する部分には n型不純物の高濃度領域からなるソース領域 2 0 3及びドレイン領域 2 0 4がそれぞれ形成され、このソース領域 2 0 3とドレイン領域 2 0 との間に n型の領域からなるチャネル 2 0 5が予め形成さ .れている。

そして、通常、基板電圧 V s u bは、ソース電圧 V s及びドレイン電圧 V dと同じかそれより低い電圧に設定される。

第 3図及び第 4図に示すように、このように構成されたデブリーション型の F E Tでは、チャネル 2 0 5が予め形成されているので、ゲート —ソース間電圧 V g sが 0 Vであってもドレイン電流 I dが流れる。そして、ゲート一ソース間電圧 V g s を負電圧とすると、チャネル 2 0 5 に空乏層 2 0 6が形成され、それによりドレイン電流が減少する。ゲートーソース間電圧 V g sをさらに下げて行くと、空乏層が拡大し、遂にはチャネル 2 0 5が遮断される。このチャネル 2 0 5が遮断されるゲ一ト一ソース間電圧 V g sがゲ一ト閾値電圧 V t hとなる。逆にゲート一ソース間電圧 V g s を正電圧としかつこれを上げて行くと、基板 2 0 1 の P型領域に反転層が形成されてチャネル領域が拡大し、それによりドレイン電流が増大する。

従って、デプリーシヨン型の F E Tに、ゲート—ソース間電圧 V g s として、ゲート閾値電圧 V t hより低い電圧 V g s 1 を与えることによりこれをオフし、ゲート閾値電圧 V t hより高い電圧 V g s hを与えることにより、これをオンすることができる。

次に、スィッチ装置 1 0の動作を説明する。

第 1図、第 3図、及び第 4図を参照して、本実施形態では、 F E T 1 1 1， 1 1 2が、共に、一 1. 0 Vを上回りかつ 0. 0 Vを下回るゲート閾値電圧 V t hを有している。そして、バイアス電圧 V b 1が接地電位である 0. 0 Vに、また、バイアス電圧 V b 2が電源電圧である 1. 0 Vに設定されている。さらに、制御電圧 V c として、バイアス電圧 V 1) 1に相当する 0. 0 V及びバイアス電圧 V b 2に相当する 1. 0 Vの 2値が入れ替わるように与えられる。以下では、制御電圧 V cの高い方の電圧値を V c h、低い方の電圧値を V c 1 と呼ぶ。 ,まず、制御電圧 V c として 0. 0 V ( V c 1 ) が与えられたとすると、

F E T 1 1 1では、ソース電圧 V sが 0. 0 Vになり、それによりゲ一トーソース間電圧 V g sが 0. 0 V (V g s h ) になる。その結果、ゲート—ソース間電圧 V g sがゲ一ト閾値電圧 V t hより高くなり、 F E T i l lは導通状態になる。

—方、 F E T 1 1 2では、ゲ一ト電圧 V gが 0. 0 Vになり、それによりゲート—ソース間電圧 V g sがー 1， 0 V ( V g s 1 ) になる。その結果、ゲ一ト―ソース間電圧 V g sがゲート閾値電圧 V t hより低くなり、 F E T 1 1 2は遮断状態になる。

これにより、 F E Tスィッチ 1 1によって、端子 P 1 と端子 P 2 とが電気的に接続される。つまり、制御電圧 V cが 0. 0 V ( V c 1 ) のとき、スィッチ装置 1 0は第 1の接続状態になる。

次に、制御電圧 V cとして 1. O V (V c h) が与えられたとすると、

F E T 1 1 1では、ソ一ス電圧 V sが 1. 0 Vになり、それによりゲートーソース間電圧 V g sがー 1. O V (V g s 1 ) になる。その結果、ゲ—トーソース間電圧 V g sがゲ一ト閾値電圧 V t hより低くなり、 F

E T 1 1 1は遮断状態になる。

—方、 F E T 1 1 2では、ゲート電圧 V gが 1. 0 Vになり、それによりゲート一ソース間電圧 V g sが 0. 0 V ( V g s h) になる。その結果、ゲ一トーソース間電圧 V g sがゲート閾値電圧 V t hより高くなり、 F E T 1 1 2は導通状態になる。

これにより、 F E Tスィッチ 1 2によって、端子 P 1と端子 P 3 とが電気的に接続される。つまり、制御電圧 V cが 1. 0 V ( V c ) のとき、スィッチ装置 1 0は第 2の接続状態になる。

次に、スィッチ装置 1 0の伝送経路切り替え特性を説明する。

第 5図（ a) , ( b) は、バイアス電圧 V b 1を接地電位（ 0. 0 V) に、また、バイアス電圧 V b 2を電源電圧（ 1. 0 V) にし、さらに、制御電圧 V cをバイアス電圧 V b 1に相当する 0. 0 V、及びバイアス電圧 Vb 2に相当する 1. 0 Vの 2値としたときの、 F ETスィッチ 1 1， 1 2のスィツチング特性を示すグラフである。縦軸は、端子 P 1から端子 P 2へ信号が伝達されるときの信号のレベル（順方向伝送係数〉を示し、単位は d Bである。また、横軸は信号の周波数を示し、単位は G H zである。

第 5図（ a) は、 F E Tスィッチ 1 1のスィツチング特性を示す。 F E Tスィッチ 1 1は、制御電圧 V cが 0. 0 Vのとき、ソース一ドレイン間を導通状態にする一方、制御電圧 V cが 1. 0 Vのとき、ソース一ドレイン間を遮断状態にする。一方、同図（b) は、 F ETスィッチ 1 2のスイッチング特性を示す。 F E Tスィッチ 1 2は、 F E Tスィッチ 1 1 とは逆に、制御電圧 V cが 0. 0 Vのとき、ソース—ドレイン間を遮断状態にする一方、制御電圧 V cが 1. 0 Vのとき、ソース—ドレイン間を導通状態にする。なお、同図（ a) (b) に示したスイッチング特性は、抵抗素子 1 1 2， 1 1 3， 1 2 2 , 1 2 3の抵抗値を 5 0としたときのものであるが、抵抗値が 5 0 0 Ω程度であってもスィッチング特性に大きな変化はない。また、 F ET 1 1 1 , 1 2 1の仕様によつては、 1 0 0 Ω程度にすることも可能である。

本実施形態のスィッチ装置 1 0は、上記特性を有する F ETスィッチ 1 1 , 1 2のいずれか一端同士を一対の直流阻止用容量性素子 C bを介して接続してそれを端子 P 1とし、他端をそれぞれ端子 P 2， P 3とする。そして、 F E T 1 1 1 , 1 2 1に、互いに共通した制御電圧 V cを与えるような構成になっている。

第 6図（ a) , (b) は、制御電圧 V cが 0. 0 Vのときの、信号の周波数を横軸とするスィツチ装置 1 0の各種特性を示すグラフである。同図（ a) は、端子 P 1から端子 P 2への信号の伝達特性（順方向伝送係数： S 2 1 ) 、及び端子 P 1から端子 P 3への信号の伝達特性（順方向伝送係数： S 3 1 ) を示す。また、同図（b) は、端子 P 2における反射特性（反射係数： S 2 2 ) 、及び端子 P 3における反射特性（反射係数： S 3 3) を示す。なお、同図の縦軸の単位は d B、横軸の単位は GH zである。同図（ a) に示した伝達特性から明らかなように、端子 P 1 と端子 P 2とは接続状態にあり、また、端子 P 1 と端子 P 3とは切断状態にある。，

第 7図（ a) , (b) は、制御電圧 V cが 1. 0 Vのときの、信号の周波数を横軸とするスィツチ装置 1 0の各種特性を示すグラフである。同図（ a ) は、端子 P 1から端子 P 2への信号の伝達特性（順方向伝送係数： S 2 1 ) 、及び端子 P 1から端子 P 3への信号の伝達特性（順方向伝送係数： S 3 1 ) を示す。また、同図（b) は、端子？ 2における反射特性（反射係数： S 2 2 ) 、及び端子 P 3における反射特性（反射係数： S 3 3 ) を示す。なお、同図の縦軸及び横軸の単位は、第 6図と同様である。同図（ a) に示した伝達特性から明らかなように、端子 P 1 と端子 P 2とは切断状態にあり、また、端子 P 1 と端子 P 3とは接続状態にある。

第 6図（b) に示した反射特性 S 3 3及び第 7図（b) に示した反射特性： S 2 2は、必ずしも十分なレベルにあるとは言えない。これら反射特性の改善方策については後述する。

以上に説明したように、本実施形態によると、 HEMT又は HF E T によって構成された F ET 1 1 1 , 1 2 1をそれぞれ備えた F E Tスィツチ 1 1， 1 2を、一の制御電圧 V cによって、相補的に切り替え動作させ、相補的に第 1の接続状態及び第 2の接続状態を設定することができる。また、バイアス電圧 V b l， V b 2 , 及び制御電圧 V cは、すべて接地電位以上にしているため、スィッチ装置 1 0は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。 , なお、 F ET l l l , 1 2 1は、 HEMT又は HF ETに限定されるものではなく、他の構造の F E Tであってもよい。これらの場合におけるバイアス電圧 V b l , V b 2及び制御電圧 V cの設定方法については、以下に詳しく説明する。

以上では、第 1の F ET 1 1 1及び第 2の F E T 1 2 1が nチャネルデブリーション型の F E Tであって、両者がほぼ同じゲート閾値電圧 V t hを有している場合における、バイアス電圧 V b l， V b 2及び制御電圧 V cの具体的設定例を示したが、以下では、第 1の F E T 1 1 1及び第 2の F E T 1 2 1が、 nチャネルデブリーシヨン型、 pチャネルデプリ一シヨン型、 nチャネルエンハンスメント型、及び pチャネルェンハンスメント型の 4つの型の F E Tで構成される場合における、バイァス電圧 V b 1， V b 2及び制御電圧 V cの一般的な設定方法を説明する。まず、その前提として nチャネルデブリーシヨン型以外の F E Tにおける I d— V g s特性を説明する。

第 8図（ a) ，（b) , ( c ) は nチャネルデブリ一シヨン型以外の F E Tにおける I d— V g s特性示すグラフであって、（ a) は nチヤネルエンハンスメント型の F E Tの I d— V g s特性を示すグラフ、

( b ) は pチャネルデプリーション型の F E Tの I d— V g s特性を示すグラフ、（c ) は pチャネルエンハンスメント型の F ETの I d— V g s特性を示すグラフである。

第 8図（ a) に示すように、 nチャネルエンハンスメント型の F E T の I d— V g s特性は、ゲート閾値電圧 V t hが正電圧である点を除き、 nチャネルデプリーション型の : F E Tの I d— V g s特性（第 4図参照）と同様である。

第 8図（b) に示すように、 pチャネルデブリ一シヨン型の F E丁の I d - V g s特性では、ゲ一ト閾値電圧 V t hが正電圧でかつゲート一ソース間電圧 V g sが低くなるにつれてドレイン電流 I dが増大する。 ^つて、 nチャネルデブリ一シヨン型の F ETの I d— V g s特性とは、ゲート閾値電圧 V g sの極性及びゲ一卜一ソース間電圧 V g sに対するドレイン電流 I dの変化が逆になる。

'第 8図（c ) に示すように、 pチャネルエンハンスメント型の F E T の I d— V g s特性では、ゲート閾値電圧 V t hが負電圧でかつゲート -ソース間電圧 V g sが低くなるにつれてドレイン電流 I dが増大する。従って、 nチャネルデプリーション型の F ETの I d— V g s特性とは、ゲート閾値電圧 V g sの極性が同じでゲート一ソース間電圧 V g s に対するドレイン電流 I dの変化が逆になる。

次に、バイアス電圧 Vb l， V b 2及び制御電圧 V cの設定方法を説明する。

{ nチャネルデブリーション型 }

まず、 nチャネルデプリーション型の F E Tについて説明する。

第 9図（ a ) , (b) , ( c ) は、 nチャネルデブリーシヨン型の F ETにおける制御電圧の設定方法を示す図であって、（ a) は第 1の F ETのオン ■'オフ切り替え電圧が第 2の F ETのオン · オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（b) は第 1の F ETのオン ■ オフ切り替え電圧が第 2の F E Tのオン ■ オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（c ) は第 1 の F E Tのオン · オフ切り替え電圧が第 2の F ETのオン ' オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第 9図（ a) , (b) , (c) において、横軸は接地電位に対する電圧を表している。

第 1図を参照すると、第 1の F E T 1 1 1はゲートにバイアス電圧 ( V b 1 ) が与えられ、ソースに制御電圧（V c ) が与えられる F ET であると定義される。一方、第 2の F E T 1 2 1はソースにバイァス電圧（V b 2 ) が与えられ、ゲートに制御電圧（V c ) が与えられる F E Tであると定義される。

そして、第 1の F E T l 1 1のオン（導通状態）とオフ（遮断状態）とが切り替わるソース電圧を、第 1の F E T l 1 1のオン 'オフ切り替え電圧 V s w 1と定義する。

また、第 2の F ET 1 2 1のオンとオフとが切り替わるゲート電圧を、第 2の F ET 1 2 1のオン ' オフ切り替え電圧 V s w 2と定義する。

また、第 1の F E T l 1 1及び第 2の F E T 1 2 1のゲート閾値電圧を、それぞれ、 V t h l , V t h 2とする。

この場合、第 1の F E T l 1 1のオン ' オフ切り替え電圧 V s w 1は、 [ゲート閾値電圧 V t h 1 ] = [ゲート電圧：バイアス電圧 V b 1 ] ― [ソース電圧：オン · オフ切り替え電圧 V s w l ] であるので、

V s w l =V b l -V t h l =V b l + i V t h l I

となる。

—方、第 2の F E T l 1 1のオン ' オフ切り替え電圧 V s w 2は、 [ゲート閾値電圧 V t h 2 ] = [ゲート電圧：オン ' オフ切り替え電圧 V s w 2 ] - [ソ一ス電圧：バイアス電圧 V b 2 ] であるので、

V s w 2 =V b 2 +V t h 2 =V b 2 - I V t h 2 |

となる。

ここで、第 1の F E T l 1 1のオン ' オフ切り替え電圧 V s w 1 と第 2の F E T 1 1 1のオン ' オフ切り替え電圧 V s w 2との組み合わせには、（a) 第 1の F E T l 1 1のオン · オフ切り替え電圧 V s w 1が第 2の F E T 1 1 1のオン · オフ切り替え電圧 V s w 2 より低い場合と、 ( ) 第 1の F ET l 1 1のオン · オフ切り替え電圧 V s w lが第 2の F E T l 1 1のオン ' オフ切り替え電圧 V s w 2より高い場合と、（ c ) 第 1の F E T 1 1 1のオン ' オフ切り替え電圧 V s w 1が第 2の F E T 1 1 1のオン ' オフ切り替え電圧 V s w 2に一致する場合との 3つの組み合わせが存在する。 .,[ ( a) の場合]

第 9図（ a ) に示すように、第 1の F ET 1 1 1では、ソース電圧がオン，オフ切り替え電圧 V s w 1以下となる電圧範囲がオン領域となり、ソース電圧がオン · オフ切り替え電圧 V s w 1を越える電圧範囲がオフ領域となる。一方、第 2の F ET 1 2 1では、ゲ一ト電圧がオン · オフ切り替え電圧 V s w 2以上となる電圧範囲がオン領域となり、ソース電圧がオン ■ オフ切り替え電圧 V s w 2を下回る電圧範囲がオフ領域となる。

ここで、制御電圧 V cは、第 1の F E T 1 1 1ではソース電圧に相当し、第 2の F ET 1 2 1ではゲ一ト電圧に相当する。従って、制御電圧 V cが第 1の: F E T 1 1 1のオン · オフ切り替え電圧 V s w 1以下となる電圧範囲では、第： Iの FE T 1 1 1がオン、第 2の F ET 1 2 1がォフとなるので、この電圧範囲が、制御電圧 V cの低い方の電圧値 V c 1 として設定すべき領域（以下、 V c I設定領域という）となる。一方、制御電圧 V cが第 2の F E T 1 2 1のオン ' オフ切り替え電圧 V s w 2 以上となる電圧範囲では、第 1の F E T 1 1 1がオフ、第 2の F E T 1 2 1がオンとなるので、この電圧範囲が制御電圧 V cの高い方の電圧値 V c hとして設定すべき領域（以下、 V c h設定領域という）となる。そして、制御電圧 V cが第 1の F E T 1 1 1のオン ' オフ切り替え電圧 V s w lを越えかつ第 2の F E T 1 2 1のオン ' オフ切り替え電圧 V s w 2を下回る電圧範囲では、第 1の F ET 1 1 と第 2の F E T 1 2 1 とが共にオフとなるので、この電圧範囲が制御電圧 V cの設定禁止領域となる。

つまり、バイアス電圧 V b 2をバイアス電圧 V b 1より高く設定し、制御電圧 V cの低い方の電圧値 V c 1 を、バイアス電圧 V b 1より第 1 の F E T 1 1 1のゲート閾値電圧 V t h 1の絶対値だけ高い電圧（V s w 1 ) 以下に設定するとともに、制御電圧 V cの高い方の電圧値 V c h , バイァス電圧 V b 2より第 2の F ET l 2 1のゲート閾値電圧 V t h 2の絶対値だけ低い電圧（V s w 2 ) 以上に設定すればよい。このように設定することにより、 1つの制御電圧 V cによって、第 1の F ET 1 1 1 と第 2の F E T 1 2 1 とを相補的に切り替え動作させることができる。

また、バイアス電圧 V b l、バイアス電圧 V b 2、及び制御電圧 V c (正確には V c 1 ) を全て接地電位以上に設定することにより、スイツチ装置 1 0を正電源のみで動作させることができる。

[ (b) の場合]

第 9図（t>) に示すように、制御電圧 V cが第 2の F E T 1 2 1のォン · オフ切り替え電圧 V s w 2を下回る電圧範囲では、第 1の F E丁 Γ 1 1がオン、第 2の F E T 1 2 1がオフとなるので、この電圧範囲が制御電圧 V cの V c 1設定領域となり、制御電圧 V cが第 1の F E T 1 1 1のオン，オフ切り替え電圧 V s w 1を越える電圧範囲では、第 1の F ET 1 1 1がオフ、第 2の F ET 1 2 1がオンとなるので、この電圧範囲が制御電圧 V cの V c h設定領域となる。そして、制御電圧 V cが第 2の F ET 1 2 1のオン · オフ切り替え電圧 V s w2以上でかつ第 1の F ET l 1 1のオン ' オフ切り替え電圧 V s w 1 以下の電圧範囲では、第 1の F E T l 1 1 と第 2の F E T 1 2 1 とが共にオンとなるので、この電圧範囲が制御電圧 V cの設定禁止領域となる。

そして、バイアス電圧 V b 1及びバイアス電圧 V b 2は、第 2の F E T 1 2 1のオン · オフ切り替え電圧 V s w2と第 1の F ET l 1 1のォン · オフ切り替え電圧 V s w 1とが近い範囲ではバイァス電圧 V b 1がバイアス電圧 V b 2より低く、第 2の F ET 1 2 1のオン ' オフ切り替え電圧 V s w2と第 1の F E T l 1 1のオン ' オフ切り替え電圧 V s w 1 との電圧差が特定の値である場合には、バイアス電圧 V b 1がバイァス電圧 V b 2と一致し、第 2の F ET 1 2 1のオン · オフ切り替え電圧 V s w 2と第 1の F E T 1 1 1のオン ' オフ切り替え電圧 V s w lとが離れた範囲では、第 9図（b ) に示すように、バイアス電圧 V b lがバィァス電圧 V b 2より高くなる。つまり、この場合には、バイアス電圧 V b l及びバイァス電圧 V b 2はいずれを高く設定することも可能である。

そして、制御電圧 V cの低い方の電圧値 V c 1 を、バイアス電圧 Vb 2より第 2の： F ET 1 2 1のゲート閾値電圧 V t h 2の絶対値だけ低い電圧（V s w 2 ) 以下に設定し、制御電圧 V cの高い方の電圧値 V c h を、バイアス電圧 V b lより第 1の F E T 1 1 1のゲート閾値電圧 V t h iの絶対値だけ高い電圧（V s w l ) 以上に設定すればよい。その他の点は（ a) の場合と同様である。

[ (c ) の場合]

第 9図（ c ) に示すように、制御電圧 V cが第 1の F E T 1 2 1のォン - オフ切り替え電圧 V s w 1及び第 2の F E T 1 2 1のオン · オフ切り替え電圧 V s w 2を下回る電圧範囲では、第 1の F E T 1 1 1がオン、第 2の F E T 1 2 1がオフとなるので、この電圧範囲が制御電圧 V cの V c 1設定領域となり、制御電圧 V cが第 1の F E T 1 2 1のオン - ォフ切り替え電圧 V s w 1及び第 2の F ET 1 2 1のオン · オフ切り替え電圧 V s w 2を越える電圧範囲では、第 1の F E T 1 1 1がオフ、第 2 の F E T 1 2 1がオンとなるので、この電圧範囲が制御電圧 V cの V c. 設定領域となる。第 1の F E T 1 1 1及び第 2の F E T 1 2 1の双方がオン又はオフとなる領域は存在しないので、制御電圧 V cの設定禁止領域は存在しない。

そして、バイアス電圧 V b 2はバイァス電圧 V b 1より高くなる。その他の点は（ a) の場合と同様である。

[まとめ]

以上の 3つの場合をまとめると、 1つの制御電圧 V cによって第 1の F E T 1 1 1 と第 2の F E T 1 2 1 とを相捕的に切り替え動作させるための設定条件は以下の通りである。

すなわち、バイアス電圧 V b l， V b 2は任意に設定すればよい。制御電圧 V cは、低い方の電圧値 V c l を、バイアス電圧 V b lより第 1の F E T 1 1 1のゲ一卜閾値電圧 V t h 1の絶対値だけ高い電圧 ( V s w 1 ) 及びバイアス電圧 V b 2より第 2の F E T 1 2 1のゲ一ト閾値電圧 V t h 2の絶対値だけ低い電圧（V s w 2 ) の双方より低く設定するとともに、制御電圧の高い方の電圧値 V c hを、バイアス電圧 V b lより第 1の F E T 1 1 1のゲ一ト閾値電圧 V t 1の絶対値だけ高い電圧 ( V s w 1 ) 及びバイァス電圧 V b 2より第 2の F E T 1 2 1のゲート閾値電圧 V t h 2の絶対値だけ低い電圧（V s w 2 ) の双方より高く設定すればよい。

また、スィッチ装置 1 0を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧 V b l、バイアス電圧 Vb 2、及び制御電圧 V cを全て接地電位以上に設定すればよい。

ί Pチャネルデブリーシヨン型 }

次に、 ρチャネルデプリーシヨン型の F Ε Τについて説明する。

第 1 0図（a) , (b) , ( c ) は pチャネルデブリーション型の F E Tにおける制御電圧の設定方法を示す図であって、（a) は第 1の F E Tのオン ' オフ切り替え電圧が第 2の F E Tのオン ■ オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（b) は第 1の F E Tのオン ■ オフ切り替え電圧が第 2の F ETのオン · オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（c ) は第 1 の F E Tのオン · オフ切り替え電圧が第 2の F E Tのオン · オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第 1 0図（ a) . (b) , ( c ) において、横軸は接地電位に対する電圧を表している。 , pチャネルデブリーシヨン型の場合、第 1 0図（ a) 〜（c ) と第 9 図（ a) 〜（ c ) との比較から明らかなように、第 1の： F ET 1 1 1のオン · オフ切り替え電圧 V s w lは、 V s w l =V b 1 - V t h 1 = V b 1 - I V t h 1 I となり、第 2の F ET 1 2 1のオン · オフ切り替え電圧 V s w 2は、 V s w 2 =V b 2 +V t h 2 =V b 2 + | V t h 2 | となる。ノ

そして、第 1の F ET 1 1 1では、ソース電圧がオン ' オフ切り替え電圧 V s w 1 以上となる電圧範囲がオン領域となり、ソース電圧がォン■ オフ切り替え電圧 V s w 1を下回る電圧範囲がオフ領域となる。一方、第 2の F E T 1 2 1では、ゲート電圧がオン ■ オフ切り替え電圧 V s w 2以下となる電圧範囲がオン領域となり、ソース電圧がオン ■ オフ切り替え電圧 V s w 2を越える電圧範囲がオフ領域となる。従って、 V c 1設定領域では、第 1の F ET 1 1 1がオフ、第 2の F ET 1 2 1がオンとなり、 V c h設定領域では、第 1の F E T 1 1 1がオン、第 2の F E T 1 2 1がオフとなる。

これ以外の点は、 nチャネルデブリーシヨン型の場合と同様である。従って、 1つの制御電圧 V cによって第 1の: F E T 1 1 1 と第 2の F E T 1 2 1 とを相補的に切り替え動作させるための設定条件は以下の通りである。

すなわち、バイアス電圧 V b l , V b 2は任意に設定すればよい。制御電圧 V cは、低い方の電圧値 V c l を、バイアス電圧 V b lより第 1の F E T 1 1 1のゲ一ト閾値電圧 V t 1の絶対値だけ低い電圧 ( V s w 1 ) 及びバイアス電圧 V b 2より第 2の F E T 1 2 1のゲート闞値電圧 V t h 2の絶対値だけ高い電圧（V s w 2 ) の双方より低く設定するとともに、制御電圧の高い方の電圧値 V c hを、バイアス電圧 V b lより第 1の F E T 1 1 1のゲート閾値電圧 V t h 1の絶対値だけ低い電圧（ V s w 1〉及びバイァス電圧 V b 2より第 2の F E T 1 2 1 のグ一ト閾値電圧 V t h 2の絶対値だけ高い電圧（V s w2 ) の双方より高く設定すればよい。

また、スィッチ装置 1 0を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧 Vb l，バイアス電圧 V b 2，制御電圧 V c (正確には V c 1 ) を全て接地電位以上に設定すればよい。 { nチャネルェンハンスメント型}

次に、 nチャネルエンハンスメント型の F E Tについて説明する。第 1 1図（ a) , (b) , ( c ) は nチャネルエンハンスメント型の F ETにおける制御電圧の設定方法を示す図であって、（a) は第 1の F E Tのオン · オフ切り替え電圧が第 2の F E Tのオン ' オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（b) は第 1 の F E Tのオン · オフ切り替え電圧が第 2の F E Tのオン ■ オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（ c ) は第 1の F ETのオン · オフ切り替え電圧が第 2の F E Tのオン · オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第 1 1図（ a) , ( b ) , ( c ) において、横軸は接地電位に対する電圧を表している。

nチャネルエンハンスメント型め場合、第 1 1図（ a ) 〜（c ) と第 9図（ a) 〜（ c ) との比較から明らかなように、第 1の F ET 1 1 1 のオン · オフ切り替え電圧 V s w 1は、 V s w l =V b l— V t h l = V b l - | V t h l I となり、第 2の F ET 1 2 1のオン ' オフ切り替え電圧 V s w 2は、 V s w 2 =V b 2 +V t 2 = V b 2 + I V t h 2 I となる。

これ以外の点は、 nチャネルデブリーション型の場合と同様である。従って、 1つの制御電圧 V cによって第 1の F E T 1 1 1 と第 2の F E T 1 2 1 とを相補的に切り替え動作させるための設定条件は以下の通りである。 , すなわち、バイアス電圧 Vb l， V b 2は任意に設定すればよい。制御電圧 V cは、低い方の電圧値 V c 1 を、バイアス電圧 V b 1より第 1の F E T 1 1 1 のゲート閾値電圧 V t h 1の絶対値だけ低い電圧 ( V s w 1 ) 及びバイァス電圧 V b 2より第 2の F E T 1 2 1のゲ一卜閾値電圧 V t h 2の絶対値だけ高い電圧（V s w 2 ) の双方より低く設定するとともに、制御電圧の高い方の電圧値 V c hを、バイアス電圧 V b lより第 1の F ET 1 1 1のゲ一ト閾値電圧 V t h 1の絶対値だけ低い電圧（V s w 1 ) 及びバイァス電圧 Vb 2より第 2の F ET 1 2 1のゲート閾値電圧 V t h 2の絶対値だけ高い電圧（V s w 2 ) の双方より高く設定すればよい。

また、スィッチ装置 1 0を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧 V b l，バイアス電圧 V b 2 , 制御電圧 V cを全て接地電位以上に設定すればよい。

{ pチャネルエンハンスメント型 }

. 次に、 pチャネルエンハンスメント型の F E Tについて説明する。第 1 2図（ a) , (b) , ( c ) は pチャネルエンハンスメント型の F ETにおける制御電圧の設定方法を示す図であって、（ a) は第 1の F ETのオン - オフ切り替え電圧が第 2の F E Tのオン ■ オフ切り替え電圧より低い場合における制御電圧の設定方法を示す図、（b) は第 1 の F ETのオン ' オフ切り替え電圧が第 2の F E Tのオン■ オフ切り替え電圧より高い場合における制御電圧の設定方法を示す図、（c ) は第 1の F ETのオン ' オフ切り替え電圧が第 2の F E Tのオン · オフ切り替え電圧に一致する場合における制御電圧の設定方法を示す図である。第 1 2図（ a) , (b) (c ) において、横軸は接地電位に対する電圧を表している。

pチャネルエンハンスメント型の場合、第 1 2図（a) 〜（c ) と第 9図（ a ) 〜（ c ) との比較から明らかなように、第 1の F E T 1 1 1 (pオン ' オフ切り替え電圧 V s w lは、 V s w l =V b l— V t h l = V b 1 + I V t h 1 I となり、第 2の F ET 1 2 1のオン ' オフ切り替え電圧 V s w2は、 V s w2 =V b 2 +V t h 2 =V b 2— | V t h 2 I となる。

そして、第 1の F ET 1 1 1では、ソース電圧がオン · オフ切り替え電圧 V s w 1 以上となる電圧範囲がオン領域となり、ソース電圧がォン - オフ切り替え電圧 V s w lを下回る電圧範囲がオフ領域となる。一方、第 2の F ET 1 2 1では、ゲート電圧がオン · オフ切り替え電圧 V s w 2以下となる電圧範囲がオン領域となり、ソース電圧がオン · オフ切り替え電圧 V s w 2を越える電圧範囲がオフ領域となる。

これ以外の点は、 nチャネルデブリ一ション型の場合と同様である。従って、 1つの制御電圧 V cによって第 1の F ET 1 1 1と第 2の F E T 1 2 1とを相補的に切り替え動作させるための設定条件は以下の通りである。

すなわち、バイアス電圧 Vb l， V b 2は任意に設定すればよい。制御電圧 V cは、低い方の電圧値 V c 1 を、バイアス電圧 Vb lより第 1の F E T 1 1 1のゲート閾値電圧 V t h 1の絶対値だけ高い電圧 ( V s w 1 ) 及びバイアス電圧 V b 2より第 2の F ET 1 2 1のゲー卜閾値電圧 V t h 2の絶対値だけ低い電圧（V s w 2) の双方より低く設定するとともに、制御電圧の高い方の電圧値 V c hを、バイアス電圧 V b lより第 1の F E T 1 1 1のゲート閾値電圧 V t h 1の絶対値だけ高い電圧（ V s w 1 ) 及びバイァス電圧 V b 2より第 2の F E T 1 2 1のゲート閾値電圧 V t h 2の絶対値だけ低い電圧（V s w 2) の双方より高く設定すればよい。

また、スィッチ装置 1 0を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧 V b l , バイアス電圧 V b 2，制御電圧 V cを全て接地電位以上に設定すればよい。 , ,{ 4つの型の F E Tについてのまとめ }

ηチャネルデプリーシヨン型、 ρチャネルデプリ一シヨン型、 ηチヤネルエンハンスメント型、及び ρチャネルエンハンスメント型の 4つの型の F Ε Τを用いた場合に、 1つの制御電圧 V cによつて第 1の F Ε Τ 1 1 1と第 2の F ET 1 2 1 とを相補的に切り替え動作させるための設定条件は以下の通りである。

すなわち、バイアス電圧 V b l , V b 2は任意に設定すればよい。制御電圧 V cは、低い方の電圧値 V c 1 を、バイァス電圧 V b 1から第 1の F E T 1 1 1のゲート閾値電圧 V t h 1 (符号を含む）を引いた電圧（ V s w 1 ) 及びバイァス電圧 V b 2に第 2の F E T 1 2 1のゲート閾値電圧 V t h 2 (符号を含む）を加えた電圧（V s w 2 ) の双方より低く設定するとともに、制御電圧の高い方の電圧値 V c hを、パイァス電圧 V b 1から第 1の F E T l 1 1のゲ一ト閾値電圧 V t 1 (符号を含む）を引いた電圧（V s w l ) 及びバイアス電圧 V b 2に第 2の F E T 1 2 1のゲート閾値電圧 V t h 2 (符号を含む）を加えた電圧（ V s w 2 ) の双方より高く設定すればよい。

また、スィッチ装置 1 0を正電源のみで動作させるためには、上述の条件に加えて、さらに、バイアス電圧 V b l、バイアス電圧 V b 2、及び制御電圧 V cを全て接地電位以上に設定すればよい。

(第 2の実施形態）

前述したように、第 6図（b) に示した反射特性： S 3 3及び第 7図 ( b ) .に示した反射特性： S 2 2は、必ずしも十分なレベルにあるとは言えない。本発明の第 2の実施形態のスィッチ装置は、この反射特性の改善を図つたものである。

第 1 3図は、本実施形態のスィッチ装置 2 0の回路図である。スイツチ装置 2 0は、第 1の実施形態のスィツチ装置 1 0に、本発明の第 3の F E Tスィッチに相当する F E Tスィッチ 1 3と、第 4の F E Tスイツに相当する F E Tスィッチ 1 4とを備えたものである。なお、第 1図における構成要素と同一のものについては、同一の符号を付し、説明を省略する。また、 F E Tスィッチ 1 1〜 1 4の両端には、直流阻止用容量性素子 C がそれぞれ設けられている。

F E Tスィッチ 1 3は、第 3の F E T 1 3 1 (以下、 F E T 1 3 1 という）を有し、 F E Tスィッチ 1 2と同様に構成されている。すなわち、 F E T 1 3 1は、 FE T 1 2 1と同様に HEMT又は HF E Tによって構成され、ゲートには、抵抗素子 1 24と同様の抵抗素子 1 3 4を介して、第 2の制御電圧に相当する制御電圧 V cが与えられている。また、ソース及びドレインには、ソースバイアス用抵抗素子 1 2 2及びドレインバイアス用抵抗素子 1 2 3とそれぞれ同様のソースバイァス用抵抗素子 1 3 2及びドレインバイアス用抵抗素子 1 3 3を介して、第 3のバイァス電圧に相当するパイァス電圧 V b 2が与えられている。ここでは、バイアス電圧 V b 2を、 F E Tスィッチ 1 2に与えられるものと共通にし、また、制御電圧 V cを、 F E Tスィッチ 1 1， 1 2に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第 3 のバイアス電圧及び第 2の制御電圧を与えることも可能である。

F E Tスィッチ 1 4は、第 4の F E T 1 4 1 (以下、 F E T 1 4 1 という）を有し、 F E Tスィッチ 1 1 と同様に構成されている。すなわち、 F E T 1 4 1は、 F E T 1 1 1 と同様に HEMT又は HF E Tによって構成され、ゲートには、第 4のバイアス電圧に相当するバイアス電圧 V b lが与えられている。また、ソース及びドレインには、ソースパイァス用抵抗素子 1 1 2及びドレインパイァス用抵抗素子 1 1 3とそれぞれ同様のソースバイアス用抵抗素子 1 4 2及びドレインバイアス用抵抗素子 1 4 3をそれぞれ介して、第 2の制御電圧に相当する制御電圧 V cが与えられている。ここでは、バイアス電圧 V tt lを、 F E Tスィッチ 1 1に与えられるものと共通にし、また、制御電圧 V cを、 F E Tスイツチ 1 1， 1 2に与えられるものと共通にしている。もちろん、これらを共通にせずに、別の値の第 4のバイアス電圧及ぴ第 2の制御電圧を与えることも可能である。この場合、第 2の制御電圧を第 1の制御電圧に同期して与えることが必要である。

F E Tスィッチ 1 3とグランドとの間には、抵抗素子（終端用抵抗素子） 2 1が設けられている。抵抗素子 2 1の抵抗値は、 F E T 1 3 1のチャネル抵抗値との合計が、端子？ 2に接続される伝送線路の特性ィンピーダンスと等しくなるように設定されている。したがって、 F ET 1 3 1が導通状態になることによって、端子 P 2は終端される（第 1の終端状態〉。

同様に、 F ETスィッチ 1 4とグランドとの間には、抵抗素子（終端用抵抗素子） 2 2が設けられている。抵抗素子 2 2の抵抗値は、 F E T 1 1のチャネル抵抗値との合計が、端子 P 3に接続される伝送線路の特性ィンピーダンスと等しくなるように設定されている。したがって、 F E T 1 4 1が導通状態になることによって、端子 P 3は終端される（第 2の終端状態）。

なお、 F E T 1 3 1の導通時のチャネル抵抗を、伝送線路の特性ィンピーダンスと等しくなるようにすることによって、抵抗素子 2 1は省略することができる。抵抗素子 2 2についても同様である。

次に、上記のとおりに構成されたスィッチ装置 2 0の動作について説明する。

制御電圧 V cとして 0. 0 Vが与えられたとき、 F E T 1 1 1 , 1 4 1は導通状態になるとともに F E T 1 2 1 , 1 3 1は遮断状態になる。これにより、 F ETスィッチ 1 1によって、端子 P 1 と端子 P 2とが接続されるとともに、 F ETスィッチ 1 4によって、端子 P 3が終端される。つまり、制御電圧 V cが 0. 0 Vのとき、スィッチ装置 2 0は、第 1の接続状態かつ第 2の終端状態になる。 , 第 1 4図（ a) , (b) は、制御電圧 V c として 0. 0 Vが与えられたときの、スィッチ装置 2 0の各種特性を示すグラフである。なお、同図のグラフの見方は第 6図と同様である。第 1 4図（ a) と第 6図（ a) とを比較すると、スィッチ装置 2 0のスイッチング特性については、スイツチ装置 1 0とほぽ同様であることがわかる。一方、第 1 4図（b) と第 6図（ b) とを比較すると、スィッチ装置 2 0の反射特性： S 3 3 が大幅に改善されていることがわかる。この理由は、端子 P 3が F E T スィッチ 1 4及び抵抗素子 2 2によって終端されているからである。一方、制御電圧 V cとして 1. 0 Vが与えられたとき、 F ET 1 1 1 , 1 4 1は遮断状態になるとともに F E T 1 2 1 , 1 3 1は導通状態になる。これにより、 F ETスィッチ 1 2によって、端子 P 1 と端子 P 3とが接続されるとともに、 F E Tスィッチ 1 3によって、端子 P 2が終端される。つまり、制御電圧 V cが 1. 0 Vのとき、スイツチ装置 1 0は、第 2の接続状態かつ第 1の終端状態になる。

第 1 5図（ a) , (b) は、制御電圧 V cとして 1. 0 Vが与えられたときの、スィッチ装置 2 0の各種特性を示すグラフである。なお、同図のグラフの見方は第 7図と同様である。第 1 5図（a) と第 7図（ a) とを比較すると、スィッチ装置 2 0のスイッチング特性については、スイッチ装置 1 0とほぼ同様であることがわかる。一方、第 1 5図（b ) と第 7図（ b ) とを比較すると、スィツチ装置 2 0の反射特性 S 2 2が大幅に改善されていることがわかる。この理由は、端子 P 2が F E Tスイッチ 1 '3及び抵抗素子 2 1によって終端されているからである。

以上に説明したように、本実施形態によると、 HEMT又は HF E T によって構成された F ET 1 1 1〜 1 4 1をそれぞれ備えた F E Tスィツチ 1 1〜 1 4を、一の制御電圧 V cによって、相補的に切り替え動作させることによって、スィッチ装置 2 0を、第 1の接続状態かつ第 2の終端状態にするか、又は、第 2の接続状態かつ第 1の終端状態にする、いった経路切り替えが可能となる。これにより、経路切り替えの際、遮断される端子を終端することができ、遮断された端子における信号の反射を抑制することができる。

なお、上記説明において、 F ETスィッチ 1 1〜 1 4は、すべて、互いに共通した制御電圧 V cによって制御されるものとしたが、 F ETスイッチ 1 3， 1 4を、それぞれ独立して制御するようにしてもよい。また、 F E Tスィッチ 1 1 , 1 3の第 1の組み合わせについて、第 1の制御電圧を用いて相補的に切り替え制御をし、また、 F E Tスィッチ 1 2 , 1 4の第 2の組み合わせについて、第 2の制御電圧を第 1の制御電圧と同期するように用いて相補的に切り替え制御をするようにしてもよい。さらに、第 1及び第 2のいずれかの組み合わせについてのみ、相補的に切り替え制御をすること可能である。これらのいずれの場合であっても、本発明と同様の効果を得ることができる。しかし、スィッチ装置 2 0の制御の容易性、及び回路構成の簡略化の観点から、本実施形態のように、バイアス電圧 V b l , V b 2 , 及び制御電圧 V cを共通にする方が好ましい。

また、各種特性のグラフを示した各図において、信号周波数として、 1 0 GH zまでしか表示していないが、本発明は、これに限定されるものではない。本発明のスィッチ装置 1 0， 2 0は、 6 0 G〜 7 5 GH z のミリ波帯までについても適用が可能であり、さらに、高周波域にまで適用可能である。これとは逆に、グラフに示した周波数よりも低い周波数域においても、本発明のスィッチ装置 1 0， 2 0によって、上記した効果を得ることができる。具体的には、本発明のスィッチ装置 1 0， 2 0は、 1 0 0 ]^1¾ 2以上 7 5 &1^ 2以下の周波数の信号伝送路に好適に用いることができ、 1 0 0 MH z以上 1 0 GH z以下の周波数の信号伝送路により好適に用いることができる。

(第 3の実施形態） , 第 1 6図は、本発明の第 3の実施形態のスィツチ装置 3 0の概略回路図である。第 1 6図において、第 1図と同一符号は同一または相当する部分を示す。スィツチ装置 3 0は、第 1の実施形態のスィツチ装置 1 0 において、両端に端子（第 2の伝送信号用端子） P o r t 2及び端子（第 3の伝送信号用端子〉 P o r t 3を有する伝送線路 1 5をさらに備え、 F E Tスィッチ 1 1及び F E Tスィッチ 1 2が伝送線路 1 5を介して、端子 P 1に相当する端子（第 1の伝送信号用端子） P o r t 1にそれぞれ接続されるとともに、端子 P 2及び端子 P 3がグランドにそれぞれ接続されたものである。

具体的には、第 1の点 P t 1を接地可能な F E Tスィッチ 1 1と、第 2の点 P t 2を接地可能な F E Tスィッチ 1 2とを備え、端子 P o r t 1と端子 P o r t 2とが伝送信号を伝達可能に接続されかつ端子 P o r t 1 と端子 P o r t 3とが伝送信号を伝達不可能に切断される第 1の伝送信号接続状態と、端子 P o r t 1 と端子 P o r t 3とが伝送信号を伝達可能に接続されかつ端子 P o r t 1 と端子 P o r t 2とが伝送信号を伝達不可能に切断される第 2の伝送信号接続状態とを切り替えることによって、伝送信号の伝送経路を切り替えるものである。なお、同図において、説明の便宜上、本来なら連続している 1本の伝送線路 1 5を分離して描いている。

F E Tスィッチ 1 1は、端子 P o r t 1 と端子 P o r t 2との間の伝送線路 1 5において、端子 P o r t 1から λ 4 ( λは、伝送信号の波長である。）に相当する長さだけ端子 P o r t 2側に離れた第 1の点 Ρ t 1 とグランドとの間に設けられた第 1の F E T 1 1 1を有し、この F E T 1 1 1が導通状態になることによって第 1の点 P t 1を接地するように構成されている。 F E T 1 1 1は直流阻止用容量性素子 C bを介して第 1の点 P t 1及びグランドにそれぞれ接続されている。

一方、 F E Tスィッチ 1 2は、端子 P o r t 1 と端子 P o r t 3 との間の伝送線路 1 5において、端子 P 1から λ Z 4に相当する長さだけ端子 P o r t 3側に離れた第 2の点 P t 2とグランドとの間に設けられた第 2の F ET 1 2 1を有し、この F ET 1 2 1が導通状態になることによって第 2の点 P t 2を接地するように構成されている。 F ET 1 2 1 は直流阻止用容量性素子 C bを介して第 2の点 P t 2及びグランドにそれぞれ接続されている。

伝送線路 1 5は、裏面に接地電極を設けた Ι Ο Ο μπιの厚さの G aA s基板とこの G a A s基板上に形成された、幅 2 0 ^m、厚さ 5 xmの A uパターンで構成されている。

端子 P o r t 1、 P o r t 2、及び P o r t 3は、他の伝送線路や高周波回路に接続され、かつ端子 P o r t 1、 F o r t 2、及び P o r t 3には高周波の交流の伝送信号が入出力され、伝送線路 1 5上を伝送される。この伝送信号の周波数は、 1 0 0 MH z以上 7 5 GH z以下が好ましく、 1 0 0 MH z以上 1 0 GH z以下がより好ましい。具体的には、 5 GH zが想定されている。

F E T 1 1 1， 1 2 1は、 HEMT又は HF E Tと呼ばれる G a A s 系の nチャネルデプリ一ション型の F E Tで構成されている。 F E T 1 1 1のゲートには第 1のバイァス電圧 V b 1が与えられるとともに、ソース及びドレインには、ソースバイアス用抵抗素子 1 1 2及びドレインバイアス用抵抗素子 1 1 3を介して第 1の制御電圧 V cが与えられる。 —方、 F E T 1 2 1.のソース及びドレインには、ソースバイアス用抵抗素子 1 2 2及びドレインバイァス用抵抗素子 1 2 3を介して第 2のパイァス電圧 V b 2が与えられるとともに、ゲ一トには抵抗素子 1 2 4を介して第 1の制御電圧 V cが与えられる。

その他の点は、第 1の実施形態と同様である。

第 1 7図（ a) , (b) は、バイァス電圧 V b 1を 0. 0 Vに、また、バイアス電圧 V b 2を 1. 0 Vにし、さらに、制御電圧 V cを第 1のバィァス電圧 V b lに相当する 0. 0 V (V c 1 ) 、及び第 2のバイアス電圧 V b 2に相当する 1. 0 V (V c h) の 2値としたときの、 F E T スィッチ 1 1， 1 2のスィツチング特性を示すグラフである。縦軸は、 F E Tのドレインからソースに信号が伝達されるときの信号レベル〈順方向伝送係数）を示し、単位は d Bである。また、横軸は信号の周波数を示し、単位は GH zである。

第 1 7図（ a) は、 F ETスィッチ 1 1のスィツチング特性を示す。 F ETスィツチ 1 1は、制御電圧 V cが 0. 0 Vのとき、ソース一ドレイン間を導通状態にする一方、制御電圧 V cが 1. 0 Vのとき、ソース一ドレイン間を遮断状態にする。一方、同図（b) は、 F E Tスィッチ 1 2のスイッチング特性を示す。 F E Tスィッチ 1 2は、 F E Tスイツチ 1 1 とは逆に、制御電圧 V cが 0. 0 Vのとき、ソース一ドレイン間を遮断状態にする一方、制御電圧 V cが 1. 0 Vのとき、ソース一ドレイン間を導通状態にする。これにより、一の制御電圧 Vじで、 F E T 1 1 1， 1 2 1を相補的に導通状態にすることができる。なお、同図（ a) (b) に示したスイッチング特性は、抵抗素子 1 1 2， 1 1 3 , 1 2 2 , 1 2 3の抵抗値を 5 としたときのものである力抵抗値が 5 0 0 Ω 程度であってもスイッチング特性に大きな変化はない。また、 F E T 1 1 1 , 1 2 1の特性によっては、 1 0 0 Ω程度にすることも可能である。以上のとおりに構成されたスィッチ装置 3 0の動作について、以下、詳細に説明する。

制御電圧 V c として 0. 0 Vが与えられたとき、 F E T 1 1 1は導通状態になるとともに F E T 1 2 1は遮断状態になる。これにより、 F E Tスィッチ 1 1によって第 1の点 P t 1が接地される。このとき、端子 P o r t 1から見て接地された側の伝送線路 1 5は終端短絡の 1 /4 λ 線路と等価になり、開放状態、つまり接続されていない状態と等しくなる。一方、 F Ε Τスィッチ 1 2は開放状態なので、信号は端子 P o r t 、3側に伝達される。すなわち、制御電圧 V cが 0. 0 Vのとき、スイツチ装置 3 0は第 ·2の伝送信号接続状態になる。

第 1 8図（a) , ( b) は、制御電圧 V cが 0. 0 Vのときの、信号の周波数を横軸とするスィツチ装置 3 0の各種特性を示すグラフである。同図（ a ) は、端子？ o r t 1から端子 P o r t への信号の伝達特性 (順方向伝送係数： S 2 1 ) 、及び端子 P o r t 1から端子 P o r t 3 への信号の伝達特性（順方向伝送係数： S 3 1 )を示す。また、同図（b〉は、端子 P o τ t 2における反射特性（反射係数： S 2 2 ) 、及び端子 P o r t 3における反射特性（反射係数： S 3 3 ) を示す。なお、同図の縦軸の単位は d B、横軸の単位は GH zである。同図（ a) に示した伝達特性から明らかなように、端子 P o r t 1 と端子 P o r t 3 とは接続状態にあり、また、端子 P 0 r t 1 と端子 P o r t 2とは切断状態にある。なお、同図 (b) に示した反射特性 . · S 2 2は、必ずしも十分なレベルとは言えない。この改善方策については後述する。

一方、制御電圧 V cとして 1. 0 Vが与えられたとき、 F E T 1 1 1 は遮断状態になるとともに F E T 1 2 1は導通状態になる。これにより、 F E Tスィッチ 1 2によって、第 2の点 P t 2が接地される。このとき、端子 P o r t 1から見て接地された側の伝送線路 1 5は開放状態、つまり接続されていない状態と等価になり、信号は端子 P o r t 2側に伝達される。すなわち、制御電圧 V cが 1. 0 Vのとき、スィッチ装置 3 0 は第 1の伝送信号接続状態になる。なお、図示しないが、制御電圧 V c が 1. 0 Vのときのスィッチ装置 3 0の各種特性は、回路の対称性から、第 1 8図（ a) ， ( b) と同様になる。

なお、第 1 8図（ a) ， ( b ) において、スィツチ装置 3 0のスイツチング特性として、伝送信号が 1 0 GH zまでのものしか示していないが、スイツチ装置 3 0は、それ以上の 6 0〜 7 5 GH zのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。

上記説明において、第 1のバイアス電圧 V b 1を 0 · 0 V、第 2のバィァス電圧 V b 2を 1. 0 Vとしているが、第 1の実施形態で述べたように、これ以外の電圧にしてもよい。また、制御電圧 V c として、第 1 のバイアス電圧 V b 1に相当する電圧、及び第 2のバイアス電圧 V b 2 に相当する電圧の 2値としているが、本発明はこれに限定されるものでないことは、第 1の実施形態で述べた通りである。

以上、本実施形態によると、 F ETスィッチ 1 1 , 1 2によって伝送線路 1 5上の第 1の点 P t 1及び第 2の点 P t 2をそれぞれ接地することによって、伝送信号の伝送経路を切り替えることができる。これにより、信号が伝達するときに伝送損失が生じることがない。また、 F ET スィッチ 1 1 , 1 2を、 1つの制御電圧 V cによって、相補的にスイツチング動作させ、相補的に第 1の伝送信号接続状態及び第 2の伝送信号接続状態を設定することができ、制御が容易である。さらに、バイアス電圧 V b l , V b 2、及び制御電圧 V cをすベて接地電位以上に設定しているため、スィッチ装置 3 0は正電源のみで動作可能である。これにより、負電圧を供給する負電源が不要となり、回路規模を縮減することができる。

(第 4の実施形態）

前述したように、第 1 8図（b) に示した反射特性： S 2 2は、必ずしも十分なレベルとは言えない。本発明の第 2の実施形態のスィツチ装置は、この反射特性の改善を図ったものである。

第 1 9図は、本実施形態のスィツチ装置 3 O Aの概略回路図である。スィツチ装置 3 0 Aは、第 3の実施形態のスィツチ装置 3 0に、さらに、第 3の点 P t 3を終端可能な第 3の F E Tスィッチ 1 3と、第 4の点 P t 4を終端可能な第 4の F E Tスィツチ 1 4とを追加したものである。なお、説明の便宜上、本来なら連続している 1本の伝送線路を、分離して描いている。

F ETスィッチ 1 3は、第 1の点 P t 1 と端子 P o r t 2との間の伝送線路 1 5において、第 1の点 P t 1から λ 4に相当する長さだけ端子 P o r t 2側に離れた第 3の点 P t 3とグランドとの間に設けられた第 3の F ET 1 3 1と、 F E T 1 3 1のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子） 1 3 5とを有し、 F E T 1 3 1が導通状態になることによって第 3の点 P t 3を終端するように構成されている。抵抗素子 1 3 5の抵抗値は、 F E T 1 3 1のチャネル抵抗値との合計が、伝送線路 1 5の特性インピ一ダンス値になるように調整されている。また、 F E T 1 3 1、抵抗素子 1 3 2 , 1 3 3は、それぞれ、 F E T 1 1 1、抵抗素子 1 1 2 , 1 1 3と同等のものである。すなわち、 F E Tスィッチ 1 3は、抵抗素子 I 3 5を有すること以外は F E Tスィツチ 1 1 と同等の構成をしており、第 1 7図. （ a) に示したスィッチング特性を呈する。なお、 F E T 1 3 1は直流阻止用容量性素子 C bを介して第 3の点 P t 3及ぴ抵抗素子 1 3 5にそれぞれ接棒されている。一方、 F E Tスィッチ 1 4は、第 2の点 P t 2と端子 P o r t 3との間の伝送線路 1 5において、第 2の点 P t 2から λ 4に相当する長さだけ端子 P o r t 3側に離れた第 4の点 F t 4とグランドとの間に設けられた第 4の F E T 1 4 1と、 F E T 14 1のソースとグランドとの間に設けられた抵抗素子（終端用抵抗素子） 1 4 5 とを有し、 F ET 1 4 1が導通状態になることによって第 4の点 P t 4を終端するように構成されている。抵抗素子 1 4 5の抵抗値は、 F E T 1 4 1のチャネル抵抗値との合計が、伝送線路 1 5の特性インピーダンス値になるように調整されている。また、 F E T 1 4 1、抵抗素子 1 4 2〜 1 44は、それぞれ、 F E T 1 2 1 , 抵抗素子 1 2 2〜 1 24と同等のものである。すなわち、 F E Tスィッチ 1 4は、抵抗素子 1 4 5を有すること以外は F E Tスィッチ 1 2と同等の構成をしており、第 1 7図（b) に示したスィ，ツチング特性を呈する。なお、 F E T 1 4 1は直流阻止用容量性素子 C bを介して第 4の点 P t 4及び抵抗素子 1 4 5にそれぞれ接続されている。

F E T 1 3 1のゲ一トには第 3のバイァス電圧として、 F E T 1 1 1 のゲ一卜に与えられる第 1のバイアス電圧 V b 1が与えられる。また、ソース及びドレインには、それぞれ直流的にほぼ同電位となるように抵抗素子ソースバイアス用抵抗素子 1 3 2及びドレインバイアス用抵抗素子 1 3 3を介して第 2の制御電圧として、 F E T 1 1 1のソース及びドレインに与えられる第 1の制御電圧 V cが与えられる。一方、 F ET 1 4 1のソース及びドレインには、それぞれ直流的にほぼ同電位となるようにソースバイァス用抵抗素子 1 4 2及びドレインバイァス用抵抗素子 1 4 3を介して第 4のバイァス電圧として、 F E T 1 2 1のソース及びドレインに与えられる第 2のバイアス電圧 V b 2が与えられる。また、ゲ一トには抵抗素子 1 44を介して第 2の制御電圧として、 F E T 1 2 1のゲートに与えられる第 1の制御電圧 V cが与えられる。なお、制御電圧 V c及びバイアス電圧 V b 1 , V b 2の具体的な値については、第 3の実施形態で説明したとおりであるので、ここでは説明を省略する。以上のとおりに構成されたスイツチ装置 3 0 Aの動作について、以下、詳細に説明する。

制御電圧 V cとして 0. 0 V (V c 1 ) が与えられたとき、 F E T 1 1 1 と F E T 1 3 1 との組は導通状態になるとともに、 F ET 1 2 1 と F E T 1 4 1 との組は遮断状態になる。これにより、 F E Tスィッチ 1 1によって第 1の点 P t 1が接地されるとともに、 F E Tスィッチ 1 3 によつて第 3の点 P t 3が終端され、スイツチ装置 3 0は第 2の伝送信号接続状態になる。また、第 1の点 P t 1が接地されたとき、この点から λ Ζ4だけ離れた第 3の点 P t 3は、伝送信号の周波数（ 5 GH z ) で開放されているときと等しい状態にある。したがって、第 3の点 P t 3を終端することは、伝送線路 1 5の端部、つまり端子 P o r t 2を終端することと等価になる。これにより、端子 P o r t 2における伝送信号の反射を抑制することができる。

第 2 0図（a) , (b) は、制御電圧 V cが 0. 0 Vのときの、信号の周波数を横軸とするスィッチ装置 3 0 Aの各種特性を示すグラフである。なお、同図の見方は、第 1 8図（a) , (b) と同様である。第 2 0図（ a) に示した伝達特性からは、第 1 8図（ a) と同様に、端子 P o r t 1と端子 P o r t 3とは接続状態にあり、また、端子 P o r t 1 と端子 P o r t 2とは切断状態にあることがわかる。そして、第 2 0図 ( b ) に示した反射特性： S 2 2は、伝送信号の周波数である 5 GH z 付近において、一 2 0 d B以下になっており、端子 P o r t 2における信号の反射が十分に抑制されていることがわかる。

—方、制御電圧 V cとして 1. 0 V ( V c h) が与えられたとき、 F E T 1 1 1 と F ET 1 3 1との組は遮断状態になるとともに、 F E T 1 2 1と F E T 1 4 1 との組は導通状態になる。これにより、 F E Tスィツチ 1 2によって第 2の点 P t 2が接地されるとともに、 F E Tスイツチ 1 4によって第 4の点 P t 4が終端され、スイツチ装置 3 0 Aは第 1 の伝送信号接続状態になる。また、第 2の点 P t 2が接地されたとき、この点からぇノ4だけ離れた第 4の点 P t 4は、伝送信号の周波数（ 5 GH z ) で開放されているときと等しい状態にある。したがって、第 4 の点 P t 4を終端することは，伝送線路 1 5の端部、つまり端子 P o r t 3を終端することと等価になる。これにより、端子 P o r t 3における信号の反射を抑制することができる。なお、図示しないが、制御電圧 V cが 1. 0 Vのときのスィッチ装置 3 0 Aの各種特性は、回路の対称性から、第 2 0図（ a) ， (b) と同様になる。

なお、第 2 0図（ a) , ( b ) において、スィッチ装置 3 O Aのスィツチング特性として、伝送信号が 1 0 GH zまでのものしか示していなが、スィッチ装置 3 O Aは、それ以上の 6 0〜 7 5 GH zのミリ波帯域までについても、同様の効果を奏する。さらに、ミリ波帯域以上の高周波帯域にまで適用することができる。

以上、本実施形態によると、 F ETスィッチ 1 3 , 1 4によって伝送線路 1 5上の第 3の点 P t 3及び第 4の点 P t 4がそれぞれ終端されることによって、信号が遮断された側における信号の反射を抑制することができる。

なお、抵抗素子 1 3 5 , 1 4 5は、それぞれ、 F E T 1 3 1 , 1 4 1 が伝送線路 1 5の特性ィンピーダンス値に相当するチャネル抵抗を持つようにすることにより、省略可能である。また、 F ETスィッチ 1 1〜 1 4を 1つの制御電圧 V cによって制御しているが、本発明はこれに限定されるものではない。 F E Tスィッチ 1 1〜 1 4を別個独立して制御するようにしても、また、負の電圧を用いて制御するようにしても、本発明が奏する効果に相違はない。なお、 F E Tスィッチ 1 1〜 1 4を別個独立して制御する場合には、個々の制御電圧 V cを互いに同期するようにして与えることが必要である。

また、第 3、第 4の実施形態において、 F E T 1 1 1 , 1 2 1 , 1 3 1 , 1 4 1は、 G a A s系の半導体によって構成されたが、これに限定されものではない。 F E T 1 1 1 , 1 2 1 , 1 3 1 , 1 4 1は、 G a , I n， A 1 の中から選択される少なくとも 1つの元素と、 A s、 P、 N の中から選択される少なくとも 1つの元素との化合物からなる化合物半導体で構成されることが好ましい。もちろん、これ以外の元素を含む化合物半導体によって構成することも可能である。また、 S iや G e といつた単結晶の半導体によって構成されていてもよい。さらに、 F E Tスイッチ 1 1〜 1 4は、必ずしも F E Tによって構成される必要はなく、 F E Tとは別のスイッチング手段、たとえば、 P I Nダイオードスイツチによって構成されていても、本発明が奏する効果に違いはない。また、 F E T 1 1 1 , 1 2 1 , 1 3 1 ， 1 4 1は、第 1、第 2の実施形態の場合と同様に、 ρチャネル型の F Ε Τで構成することができ、また、ェンハンスメント型の F Ε Τで構成することができる。

また、第 1の点 P t 1及び第 2の点 P t 2と端子 P o r t 1との間隔、第 1の点 P t 1と第 3の点 P t 3 との間隔、ならびに第 2の点 P t 2と第 4の点 P t 4との間隔は、伝送信号の 1 Z 4波長の奇数倍に相当する長さであればよく、久ノ 4に限定されるものではない。また、これら間隔は、厳密に 1 Ζ 4波長の奇数倍である必要はなく、多少の誤差が許容される。これら間隔に多少の誤差がある場合、スイッチング特性が多少劣化する。すなわち、許容誤差は要求されるスイッチング特性によって決まる。要求が厳しいときは、わずかな誤差しか許容されないが、要求が比較的緩やかなときは、 λ Ζ 8程度の誤差まで許容される。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び Ζ 又は機能の詳細を実質的に変更できる。

〔産業上の利用の可能性〕

本発明に係るスィッチ装置は、伝送線路を伝送される信号の経路切り替え用のスィッチとして有用である。

Claims

請求の範囲

1 . 第 1、第 2、及び第 3の接続用端子と、一対の主端子の一方が前記第 1の接続用端子に、前記一対の主端子の他方が前記第 2の接続用端子に、それぞれ第 1の直流阻止用容量性素子を介して接続された第 1の F E Tと、一対の主端子の一方が前記第 1の接続用端子に、前記一対の主端子の他方が前記第 3の接続用端子に、それぞれ第 2の直流阻止用容量性素子を介して接続された第 2の F E Tとを備え、

前記第 1の F E Tのチャネル型と前記第 2の F E Tのチャネル型とが同じであり、

前記第 1の F E Tのゲートに第 1のバイァス電圧が与えられ、前記第 2の F E Tの一対の主端子に第 2のバイァス電圧が与えられ、かつ、前記第 1のバイァス電圧から前記第 1の F E Tにおける符号を含むゲート閾値電圧を引いた電圧及び前記第 2のバイアス電圧に第 2の F E Tにおける符号を含むゲ一ト閾値電圧を加えた電圧の双方より低い電圧と、前記第 1のバイァス電圧から前記第 1の F E Tにおける符号を含むゲート閾値電圧を引いた電圧及び前記第 2のバイアス電圧に第 2の F E Tにおける符号を含むゲー卜閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第 1の制御電圧として、前記第 1の F E Tの一対の主端子と前記第 2の F E Tのゲートとに与えられることにより、前記第 1の F E Tと前記第 2の F E Tとが相補的にそれぞれ導通及び遮断して、前記第 1の接続用端子と前記第 2の接続用端子とが電気的に接続されかつ前記第 1の接続用端子と前記第 3の接続用端子とが電気的に切断される第 1の接続状態と、前記第.1の接続用端子と前記第 3の接続用端子とが電気的に接続されかつ前記第 1の接続用端子と前記第 2の接続用端子とが電気的に切断される第 2の接続状態とが切り替わる、スィッチ

2. 前記第 1のバイアス電圧、前記第 2のバイアス電圧、及び前記第 1の制御電圧が接地電位以上の電圧値を有する、請求の範囲第 1項記載のスィッチ装置。

3. 前記第 1、第 2、及び第 3の接続用端子に入出力される信号の周波数が、 1 0 0 MH z以上 7 5 GH z以下である、請求の範囲第 1項記載のスィッチ装置。

4. 前記第 1、第 2、及び第 3の接続用端子に入出力される信号の周波数が、 1 0 0 MH z以上 1 0 GH z以下である、請求の範囲第 3項記載のスィツチ装置。

5. 前記スィッチ装置は、前記第 1の制御電圧を与えるための制御電圧用端子をさらに備え、前記第 1の F E Tの一対の主端子と前記第 2の F E Tのゲートとが前記制御電圧用端子に接続されている、請求の範囲第 1項記載のスィッチ装置。

6. 前記第 1の F E Tの一対の主端子がそれぞれ第 1のバイアス用抵抗素子を介して前記制御電圧用端子に接続されている、請求の範囲第 5 項記載のスィツチ装置。

7 - 2つの前記第 1のバイアス用抵抗素子の抵抗値の和が、前記第 1 の F ETのオン抵抗の 1 0 0倍以上 1 0万倍以下である、請求の範囲第 6項記載のスィッチ装置。

8. 2つの前記第 1のバイアス用抵抗素子の抵抗値の和が、前記第 1 cp F E Tのオン抵抗の 1 0 0 0倍以上 1 0万倍以下である、請求の範囲第 7項記載のスィツチ装置。

9. 前記スィッチ装置は、バイアス電圧用端子をさらに備え、前記第 2の F E Tの一対の主端子がそ.れぞれ第 2のバイァス用抵抗素子を介して前記バイァス電圧用端子に接続されている、請求の範囲第 6項記載の Λ ツチ装 fc。

1 0. 2つの前記第 2のバイアス用抵抗素子の抵抗値の和が、前記第 2の F E Tのオン抵抗の 1 0 0倍以上 1 0万倍以下である、請求の範囲第 9項記載のスィツチ装置。

1 1. 2つの前記第 2のバイアス用抵抗素子の抵抗値の和が、前記第 2の F E Tのオン抵抗の 1 0 0 0倍以上 1 0万倍以下である、請求の範囲第 1 0項記載のスィツチ装置。

1 2. 前記第 1及び第 2の F E Tが nチャネル型である、請求の範囲第 1項記載のスィッチ装置。

1 3. 前記第 1 の制御電圧が前記第 1のバイアス電圧に等しい電圧と前記第 2のバイアス電圧に等しい電圧との 2値を取る、請求の範囲第 1 項記載のスィッチ装置。

1 4. 前記第 1及び第 2の F E Tがデブリーシヨン型である、請求の範囲第 1項記載のスィッチ装置。

1 5. 前記第 1及び第 2の F E丁が、ともに、 G a , Ι η， Α 1 の中，ら選択される少なくとも 1つの元素と、 A s 、 P、 Nの中から選択される少なくとも 1つの元素との化合物からなる化合物半導体で構成されている、請求の範囲第 1項記載のスィッチ装置。

1 6 . 前記スィッチ装置は、第 3及び第 4の F E Tをさらに備え、前記第 3の F E Tの一対の主端子の一方が前記第 2の接続用端子に第 3の直流阻止用容量性素子を介して接続されるとともに、前記第 3の F E Tの一対の主端子の他方が第 4の直流阻止用容量性素子又は該第 4の直流阻止用容量性素子及び第 1の終端用抵抗素子を介してグランドに接続され、

前記第 4の F E Tの一対の主端子の一方が前記第 3の接続用端子に第 5の直流素子用容量性素子を介して接続されるとともに、前記第 4の F E Tの一対の主端子の他方が第 6の直流素子用容量性素子又は該第 6の直流素子用容量性素子及び第 2の終端用抵抗素子を介してグランドに接 ¾9πされ、

前記第 3の： F Ε Τのチャネル型と前記第 4の F E Tのチャネル型とが同じであり、

前記第 4の F Ε Τのゲートに第 3のバイァス電圧が与えられ、前記第 3の F Ε Τの一対の主端子に第 4のバイアス電圧が与えられ、かつ、前記第 3のバイアス電圧から前記第 4の F Ε Τにおける符号を含むゲート閾値電圧を引いた電圧及び前記第 4のバイアス電圧に第 3の F Ε Τにおける符号を含むゲート閾値電圧を加えた電圧の双方より低い電圧と、前記第 3のバイアス電圧から前記第 4·の F Ε Τにおける符号を含むゲート闞値電圧を引いた電圧及び前記第 4のバイァス電圧に第 3の F E Tにおける符号を含むゲート閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第 2の制御電圧として、前記第 1の制御電圧に同期して、前記第 4の F Ε Τの一対の主端子と前記第 3の F E Tのゲートに与えられることにより、前記第 1及び第 4の F E Tの組と前記第 2 及び第 3の F E Tの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第 1の接続状態において前記第 3の接続用端子が終端され、かつ前記第 2の接銃状態において前記第 2の接続用端子が終端される、請求の範囲第 1項記載のスィツチ装置。

1 7 . 前記第 2の制御電圧として前記第 1の制御電圧が与えられる、請求の範囲第 1 6項記載のスィッチ装置。

1 8 . 前記第 3のバイアス電圧として前記第 1のバイアス電圧が与えられ、

前記第 4のバイァス電圧として前記第 2のバイァス電圧が与えられる、請求の範囲第 1 6項記載のスィツチ装置。

1 9 . 前記スィッチ装置は、両端に第 2及び第 3の伝送信号用端子を有し伝送信号を伝送する伝送線路をさらに備え、

前記第 1及び第 2の F E Tが前記伝送線路を介して前記第 1の接続用端子にそれぞれ接続されるとともに前記第 2及び第 3の接続端子がダランドにそれぞれ接続され、

前記 ί云送線路上において、ある点に前記第 1の接続端子が接続され、前記第 1の接続端子の接続点から前記第 2の伝送信号用端子の方へ前記伝送信号の 1 Ζ 4波長の奇数倍に相当する長さだけ離れた第 1の点に前記第 1の F Ε Τが前記第 1の直流阻止用容量性素子を介して接続され、かつ前記第 1の接続用端子の接続点から前記第 3の伝送信号用端子の方へ前記伝送信号の 1 4波長の奇数倍に相当する長さだけ離れた第 2の点に前記第 2の F Ε Τが前記第 2の直流阻止用容量性素子を介して接続され、前記第 1の接続用端子が第 1の伝送信号用端子を構成しており、前記第 1の接続状態と前記第 2の接続状態との切り替わりに応じて、前記第 1の伝送信号用端子と前記第 2の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第 1の伝送信号用端子と前記第 3の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第 1の伝送信号接続状態と、前記第 1の伝送信号用端子と前記第 3の伝送信号用端子とが前記伝送信号を伝達可能に接続されかつ前記第 1の伝送信号用端子と前記第 2の伝送信号用端子とが前記伝送信号を伝達不可能に切断される第 2の伝送信号接続状態とが切り替わる、請求の範囲第 1項記載のスイッチ装置。

2 0 - 前記第 1、第 2、及び第 3の伝送信号用端子に入出力される信号の周波数が、 1 0 0 M H z以上 7 5 G H z以下である、請求の範囲第 1 9項記載のスィツチ装置。

2 1 . 前記第 1、第 2、及び第 3の伝送信号用端子に入出力される信号の周波数が、 1 0 0 M H z以上 1 0 G H z以下である、請求の範囲第 2 0項記載のスィッチ装置。 2 2 . 前記スィッチ装置は、第 3及び第 4の F E Tをさらに備え、前記第 3の F E Tの一対の主端子の一方が、前記伝送線路において前記第 1の点から前記第 2の伝送信号用端子の方へ前記伝送信号の 1 / 4 波長の奇数倍に相当する長さだけ離れた第 3の点に第 3の直流阻止用容量性素子を介して接続されるとともに、前記第 3の; F E Tの一対の主端子の他方が第 4の直流阻止用容量性素子又は該第 4の直流阻止用容量性素子及び第 1の終端用抵抗素子を介してグランドに接続され、かつ前記第 3の F E Tのオン抵抗又は該第 3の F E Tのオン抵抗と前記第 1の終 ^用抵抗素子の抵抗との和が前記伝送線路の特性ィンピ一ダンスと略同じであり、

前記第 4の F E Tの一対の主端子の一方が、前記伝送線路において前記第 2の点から前記第 3の伝送信号用端子の方へ前記伝送信号の 1 Z 4 波長の奇数倍に相当する長さだけ離れた第 4の点に第 5の直流阻止用容量性素子を介して接続されるとともに、前記第 4の F E Tの一対の主端子の他方が第 6の直流阻止用容量性素子又は該第 6の直流阻止用容量性素子及び第 2の終端用抵抗素子を介してグランドに接続され、かつ前記第 4の： F E Tのオン抵抗又は該第 4の F E Tのオン抵抗と前記第 2の終端用抵抗素子の抵抗との和が前記伝送線路の特性ィンピ一ダンスと略同じであり、

前記第 3の F E Tのチャネル型と前記第 4の F E Tのチャネル型とが同じであり、

前記第 3の F E Tのゲートに第 3のバイァス電圧が与えられ、前記第 4の F E Tの一対の主端子に第 4のバイアス電圧が与えられ、かつ、前記第 3のバイアス電圧から前記第 3の F E Tにおける符号を含むゲート閾値電圧を引いた電圧及び前記第 4のバイアス電圧に第 4の F E Tにおける符号を含むゲー卜閾値電圧を加えた電圧の双方より低い電圧と、前記第 3の F E Tにおける符号を含むゲ一卜閾値電圧を引いた電圧及び前記第 4のバイァス電圧に第 4の F E Tにおける符号を含むゲ一ト閾値電圧を加えた電圧の双方より高い電圧とが、どちらかが第 2の制御電圧として、前記第 1の制御電圧に同期して、前記第 3の F E Tの —対の主端子と前記第 4の F E Tのゲ一トとに与えられることにより、前記第 1及び第 3の F E Tの組と前記第 2及び第 4の F E Tの組とが相補的にそれぞれ導通状態及び遮断状態となり、前記第 1の伝送信号接続状態において前記第 2の点が接地されるとともに前記第 4の点が終端され、かつ前記第 2の伝送信号接続状態において前記第 1の点が接地されとともに前記第 3の点が終端される、請求の範囲第 1 9項記載のスィツチ置。

2 3 . 前記第 2の制御電圧として前記第 1の制御電圧が与えられる、請求の範囲第 2 2項記載のスィツチ装置。

2 4 . 前記第 3のバイアス電圧として前記第 1のバイアス電圧が与えられ、

前記第 4のバイアス電圧として前記第 2のバイァス電圧が与えられる請求の範囲第 1 2項記載のスィツチ装置。