WO2003054939A1 - Verfahren zum abscheiden von iii-v-halbleiterschichten auf einem nicht-iii-v-substrat - Google Patents

Verfahren zum abscheiden von iii-v-halbleiterschichten auf einem nicht-iii-v-substrat Download PDF

Info

Publication number
WO2003054939A1
WO2003054939A1 PCT/EP2002/014096 EP0214096W WO03054939A1 WO 2003054939 A1 WO2003054939 A1 WO 2003054939A1 EP 0214096 W EP0214096 W EP 0214096W WO 03054939 A1 WO03054939 A1 WO 03054939A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
iii
substrate
masking
particular according
Prior art date
Application number
PCT/EP2002/014096
Other languages
English (en)
French (fr)
Inventor
Holger JÜRGENSEN
Alois Krost
Armin Dadgar
Original Assignee
Aixtron Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE10206751A external-priority patent/DE10206751A1/de
Application filed by Aixtron Ag filed Critical Aixtron Ag
Priority to KR10-2004-7009668A priority Critical patent/KR20040070255A/ko
Priority to EP02792976A priority patent/EP1456872A1/de
Priority to AU2002358678A priority patent/AU2002358678A1/en
Priority to JP2003555567A priority patent/JP2005513799A/ja
Publication of WO2003054939A1 publication Critical patent/WO2003054939A1/de
Priority to US10/872,914 priority patent/US7128786B2/en

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403AIII-nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/0242Crystalline insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02463Arsenides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02502Layer structure consisting of two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639Preparation of substrate for selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647Lateral overgrowth

Definitions

  • the invention relates to a method for depositing III-V semiconductor layers on a non-III-V substrate, in particular sapphire, silicon, silicon oxide substrate or another silicon-containing substrate, in a process chamber of a reactor made of gaseous starting materials a III-V layer, in particular a buffer layer, is deposited on a III-V seed layer.
  • III-V semiconductors for example gallium arsenide or indium phosphide or mixed crystals, leads to a high defect density of the grown layer due to the lattice mismatch that is usually present.
  • the gallium arsenide or indium phosphide layer is deposited according to the invention in the MOCVD process / in which gaseous starting materials, for example TMG, TMI, TMAl, arsine or phosphine NH3 are introduced into the process chamber of a reactor, where the silicon substrate is located on a heated substrate holder ,
  • gaseous starting materials for example TMG, TMI, TMAl, arsine or phosphine NH3
  • the object of the invention is to provide a method by means of which the defect density of the grown layer can be reduced.
  • the masking layer is deposited as a quasi-monolayer. This creates a quasi-monolayer.
  • the masking layer preferably consists of a different semiconductor material than the seed layer or the layer deposited thereon, for example the buffer layer.
  • the masking layer can consist of Si x N or SiO x . But it can also consist of metal. As a result of the deposition of this masking layer on the generally less than 100 nm thick seed layer, the seed layer is covered except for randomly distributed island areas.
  • the masking layer After the masking layer has been deposited, a very thin layer is formed on the III-V seed layer or on the substrate, on which no III-V material grows. The majority of the surface is masked. However, this layer or mask is not closed, but rather forms island-shaped free spaces in which a free III-V surface of the germ layer is present. These island-like III-V surface sections form germ zones for the III-V buffer layer to be deposited thereafter.
  • the buffer layer is deposited from one or more gaseous III material and one or more gaseous V material. The germ growth initially occurs only in the area of the free 111 V surfaces, i.e. on the islands, at locations that are at a distance from one another.
  • this layer (buffer layer) are initially selected so that essentially lateral growth takes place. The germs therefore initially grow towards each other until an essentially closed layer has formed. With this method, areas with a very low defect density are formed over a large area. After the surface has been closed, the growth parameters can be changed such that the growth takes place primarily in the vertical direction.
  • a seed layer denoted by k made of, for example, gallium arsenide, aluminum nitride, aluminum gallium nitride, gallium aluminum arsenide or the like is deposited on the silicon substrate.
  • a masking layer of, for example, silicon nitride or silicon oxide is then deposited onto this seed layer k in the manner described above.
  • any layer on which further germination of the III-V material is suppressed during the subsequent deposition of the buffer layer is suitable as a masking layer.
  • the actual buffer layer is then deposited on the masked seed layer. This is shown in drawing 2.
  • the growth there initially takes place only in the lateral direction. The individual islands enlarge towards each other. There is increased lateral growth. The germs can coalize so quickly.
  • dislocated facets can also be used, for example, to bend in the lateral direction. New dislocations then only form in the coalescence regions of the laterally growing layers. For a low defect density, a large distance between the crystal nuclei or
  • Drawing 3 shows the complete III-V layer with c.
  • the seed layer itself serves to uniformly argue the substrate and, in the case of non-polar substrates, to orient the crystal growing thereon. This is not necessary when using the insulating sapphire as a substrate, and an in-situ Si _, N v mask deposited directly on the substrate can also be used here to improve the crystallographic properties. Such a masking cannot be controlled in the case of silicon-containing substrates such as SiC or SiGe layers and in particular in the case of pure silicon, because the substrate is completely nitrided or oxidized too quickly and the seed layer is necessary to specify the polarity.
  • this can also be carried out at lower temperatures than at the later growth temperatures and / or with starting materials, such as Aluminum, which have a lower mobility.
  • starting materials such as Aluminum, which have a lower mobility.
  • a generally undesirable island growth of the seed layer can thus be avoided and the polarity or orientation for the subsequent layer growth can be specified.
  • aluminum-containing seed layers are also particularly suitable in order to improve the crystal orientation.
  • a variant of the invention provides that a plurality of masking layers are deposited within the buffer layer.
  • the masking layer is applied in situ, ie immediately after the application of a III-V layer in the same process chamber, without the substrate being covered or removed from the process chamber.
  • the layers can be produced in a variety of ways. For example, only oxygen can be introduced into the process chamber to produce a masking layer. Oxide formation then occurs. This is particularly advantageous if the III-V layer contains aluminum. An aluminum oxide masking layer then forms. Silicon can also be deposited together with oxygen. Metallic masks can also be used. For example, tungsten can be used.
  • An amorphous masking layer has the effect of interrupting the crystal periodicity.
  • the masking layer can also be achieved by degradation of the semiconductor surface, for example at high temperatures.
  • the openings of the masking layers can be a distance of several hundred Have nanometers up to a few micrometers. As the growth starts from the openings, the layers above the masks grow in single crystals until the individual germs touch. In this case, the germs grow almost without dislocations up to the coalescence points. There may again be dislocations.
  • a mask is deposited again on a first region of a buffer layer.
  • This buffer layer section then acts to a certain extent as a seed layer for a III-V semiconductor layer to be deposited thereon.
  • This layer sequence can be repeated many times, which leads overall to a reduction in the dislocation density.
  • the process is then also carried out in such a way that the process parameters are set in each case after the deposition of a masking layer in such a way that lateral growth initially preferably takes place so that the gaps close.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zum Abscheiden von III-V-Halbleiterschichten auf einem Nicht-III-V-Substrat, insbesondere Saphir-, Silizium-, Siliziumoxid-Substrat oder einem anderen siliziumhaltigen Substrat, wobei in einer Prozesskammer eines Reaktors aus gasförmigen Ausgangsstoffen auf das Substrat oder auf eine III-V-Keimschicht eine III-V-Schicht, insbesondere Pufferschicht abgeschieden wird. Zur Reduzierung der Defekt-Dichte der aufgewachsenen Schicht ist vorgesehen, dass unmittelbar auf die III-V-Keimschicht oder direkt auf das Substrat eine die Keimschicht unvollständig oder nahezu unvollständig bedeckende Maskierungsschicht aus im Wesentlichen amorphem Material abgeschieden wird. Die Maskierungsschicht kann ein Quasi-Monolayer sein und aus verschiedenen Materialien bestehen.

Description

Verfahren zum Abscheiden von IH-V-Halbleiterschichten auf einem Nicht- III-V-Substrat
Die Erfindung betrifft ein Verfahren zum Abscheiden von III-V-Halbleiter- schichten auf einem Nicht-III-V-Substrat, insbesondere Saphir-, Silizium-, Siliziumoxid-Substrat oder einem anderen siliziumhaltigen Substrat, wobei in einer Prozesskammer eines Reaktors aus gasförmigen Ausgangsstoffen auf eine III-V-Keimschicht eine III-V-Schicht, insbesondere Pufferschicht abgeschieden wird.
Das epitaktische Wachstum von Gruppe-III-Gruppe-V-Halbleitern auf Fremdsubstraten ist derzeit aus Kostengründen angestrebt, weil bspw. Silizium- Substrate deutlich preisgünstiger sind, als III-V-Substrate und insbesondere Galliumarsenidsubstrate und weil eine Integrationsmöglichkeit mit der übrigen Silizium-Elektronik angestrebt wird. Das Abscheiden von III-V-Halbleitern, bspw. Galliumarsenid oder Indiumphosphid oder Mischkristallen daraus führt aufgrund der meist vorhandenen Gitterfehlanpassung zu einer hohen Defektdichte der aufgewachsenen Schicht. Die Abscheidung der Galliumarsenid- bzw. Indiumphosphid-Schicht erfolgt erfindungsgemäß im MOCVD- Verfahren/ in dem gasförmige Ausgangsstoffe, bspw. TMG, TMI, TMAl, Arsin oder Phosphin NH3 in die Prozesskammer eines Reaktors eingeleitet werden, wo auf einem beheizten Substrathalter das Siliziumsubstrat liegt.
Die Aufgabe der Erfindung besteht darin, ein Verfahren anzugeben, mittels welchem die Defektdichte der aufgewachsenen Schicht reduziert werden kann.
Gelöst wird die Aufgabe durch die in den Ansprüchen angegebene Erfindung, wobei der Anspruch 1 darauf abzielt, dass unmittelbar auf die III-V-Keimschicht eine die Keimschicht unvollständig oder nahezu unvollständig bedek-
BESTATIGUNGSKOPIE kende Maskierungsschicht aus im Wesentlichen amorphem Material abgeschieden wird. Dieses Material soll möglichst noch die Eigenschaft besitzen, ein III-V- Wachstum abzuweisen. Die Maskierungsschicht wird erfindungsgemäß als Quasi-Monolage abgeschieden. Es entsteht somit ein Quasi-Monolayer. Die Maskierungsschicht besteht bevorzugt aus einem anderen Halbleitermaterial als die Keimschicht bzw. die darauf abgeschiedene Schicht, bspw. die Pufferschicht. Die Maskierungsschicht kann aus Si x N oder SiO x bestehen. Sie kann aber auch aus Metall bestehen. Zufolge des Abscheidens dieser Maskierungsschicht auf der in der Regel weniger als 100 nm dicken Keimschicht wird die Keimschicht bis auf zufällig verteilte Inselbereiche abgedeckt. Nach dem Abscheiden der Maskierungsschicht entsteht somit eine sehr dünne Schicht auf der III-V-Keimschicht oder dem Substrat, auf welcher kein III-V-Material wächst. Der überwiegende Bereich der Oberfläche ist maskiert. Diese Schicht bzw. Maske ist aber nicht geschlossen, sondern bildet inselförmige Freiräume, in denen eine freie III-V-Oberfläche der Keimschicht vorhanden ist. Diese inselartigen III- V-Oberflächenabschnitte bilden Keimzonen für die danach abzuscheidende III- V-Pufferschicht. Nach Abscheiden der Keimschicht wird die Pufferschicht aus einem oder mehreren gasförmigen III-Material und einem oder mehreren gasförmigen V-Material abgeschieden. Dabei erfolgt das Keimwachstum zunächst nur im Bereich der freien 111-V-Oberflächen, also an den Inseln, an entfernt voneinander liegenden Orten. Die Wachstumsparameter dieser Schicht (Pufferschicht) werden zunächst so gewählt, dass im Wesentlichen laterales Wachstum stattfindet. Die Keime wachsen demzufolge zunächst aufeinander zu, bis eine im Wesentlichen geschlossene Schicht entstanden ist. Bei diesem Verfahren entstehen großflächig Bereiche mit sehr geringer Defektdichte. Nach dem Schließen der Oberfläche können die Wachstumsparameter derart geändert werden, dass das Wachstum vornehmlich in der vertikalen Richtung stattfindet. In der beigefügten Zeichnung 1 ist auf das Siliziumsubstrat eine mit k bezeichnete Keimschicht aus bspw. Galliumarsenid, Aluminiumnitrid, Aluminiumgalliumnitrid, Galliumaluminiumarsenid oder dergleichen abgeschieden. Auf diese Keimschicht k wird sodann in der zuvor beschriebenen Weise eine Maskie- rungsschicht aus bspw. Siliziumnitrid oder Siliziumoxid abgeschieden. Dies kann dadurch erfolgen, dass ein siliziumhaltiges Gas und ein stickstoffhaltiges Gas oder ein sauerstoffhaltiges Gas in die Prozesskammer eingeleitet werden. Als Maskierungsschicht ist prinzipiell jede Schicht geeignet, auf der eine weitere Bekeimung des III-V-Materials beim darauffolgenden Abscheiden der Puf- ferschicht unterdrückt wird. Auf der maskierten Keimschicht erfolgt dann das Abscheiden der eigentlichen Pufferschicht. Dies ist in der Zeichnung 2 dargestellt. Das Wachstum erfolgt dort zunächst nur in lateraler Richtung. Die einzelnen Inseln vergrößern sich in Richtung aufeinander zu. Es herrscht verstärkt ein laterales Wachstum. Die Keime können so schnell koalisieren. Je nach Kri- stalltyp lassen sich außerdem z.B. durch schräge Facetten Versetzungen vorzugsweise in die laterale Richtung abbiegen. Neue Versetzungen bilden sich dann nur in den Koaleszenzregionen der lateral wachsenden Schichten. Für eine niedrige Defektdichte ist daher ein großer Abstand der Kristallkeime bzw.
/ noch offenen Stellen der Masken anzustreben. Dieser kann einige μm betragen.
Die Zeichnung 3 zeigt mit c die vollständige III-V-Schicht.
Die Keimschicht selbst dient zum gleichmäßigen Bekennen des Substrates und bei unpolaren Substraten zur Orientierung des darauf wachsenden Kristalls. So ist dies bei Verwendung des isolierenden Saphirs als Substrates nicht erforderlich und eine direkt auf dem Substrat abgeschiedene In-situ Si _, N v -Maske kann auch hier zur Verbesserung der kristallographischen Eigenschaften genutzt werden. Solch eine Maskierung ist bei siliziumhaltigen Substraten wie, SiC- oder SiGe-Schichten und insbesondere bei reinem Silizium nicht kontrollierbar, da das Substrat zu schnell komplett nitriert bzw. oxidiert und die Keimschicht zur Vorgabe der Polarität notwendig ist.
Zum Erzielen einer gleichmäßigen Bekeimung kann diese auch bei niedrigeren Temperaturen als bei den späteren Wachstumstemperaturen durchgeführt werden und/oder mit Ausgangsstoffen, wie z.B. Aluminium, die eine niedrigere Mobilität besitzen. Somit kann ein in der Regel unerwünschtes Inselwachstum der Keimschicht vermieden und die Polarität bzw. Orientierung für das anschließende Schichtwachstum vorgegeben werden. Bei III-Nitrid-Schichten sind außerdem aluminiumhaltige Keimschichten besonders geeignet, um die Kristallorientierung zu verbessern.
Eine Variante der Erfindung sieht vor, dass mehrere Maskierungsschichten innerhalb der Pufferschicht abgeschieden werden. Auch hier erfolgt das Aufbrin- gen der Maskierungsschicht In-situ, also unmittelbar nach dem Aufbringen einer III-V-Schicht in derselben Prozesskammer, ohne dass das Substrat abgedeckt oder der Prozesskammer entnommen wird. Die Schichten können auf vielerlei Arten hergestellt werden. So kann bspw. zur Erzeugung einer Maskie- rungsschicht lediglich Sauerstoff in die Prozesskammer eingebracht werden. Es entsteht dann eine Oxidbildung. Dies ist insbesondere dann vorteilhaft, wenn die III-V-Schicht aluminiumhaltig ist. Es bildet sich dann eine Aluminiumoxid- maskierungsschicht. Es kann ebenfalls Silizium zusammen mit Sauerstoff abgeschieden werden. Auch metallische Masken sind verwendbar. Beispielsweise kommt Wolfram in Betracht.
Eine amorphe Maskierungsschicht besitzt die Wirkung, dass die Kristallperi- odizität unterbrochen wird. Die Maskierungsschicht lässt sich auch durch eine Degradation der Halbleiteroberfläche z.B. bei hohen Temperaturen erzielen. Die Öffnungen der Maskierungsschichten können einen Abstand von mehreren 100 Nannometer bis einigen Mikrometer besitzen. Da das Wachstum von den Öffnungen ausgeht, wachsen die Schichten oberhalb der Masken einkristallin, bis sich die einzelnen Keime berühren. Die Keime wachsen in diesem Falle quasi versetzungsfrei bis zu den Koaleszenzstellen. Dort kann es erneut zu Ausbil- düngen von Versetzungen kommen.
Es ist vorgesehen, dass auf einen ersten Bereich einer Pufferschicht erneut eine Maske abgeschieden wird. Dieser Pufferschicht- Abschnitt wirkt dann gewissermaßen als Keimschicht für eine darauf abzuscheidende III-V-Halbleiter- schicht. Diese Schichtenfolge kann vielfach wiederholt werden, was insgesamt zur einer Verringerung der Versetzungsdichte führt. Auch dann wird der Pro- zess so geführt, dass jeweils nach dem Abscheiden einer Maskierungsschicht die Prozessparameter so eingestellt werden, dass zunächst bevorzugt ein laterales Wachstum stattfindet, damit sich die Lücken schließen.
Alle offenbarten Merkmale sind (für sich) erfindungswesentlich. In die Offenbarung der Anmeldung wird hiermit auch der Offenbarungsinhalt der zugehörigen/beigefügten Prioritätsunterlagen (Abschrift der Voranmeldung) vollin- haltlich mit einbezogen, auch zu dem Zweck, Merkmale dieser Unterlagen in Ansprüche vorliegender Anmeldung mit aufzunehmen
BESTATIGUNGSKOPIE

Claims

ANSPRÜCHE
1. Verfahren zum Abscheiden von III-V-Halbleiterschichten auf einem Nicht- III-V-Substrat, insbesondere Saphir-, Silizium-, Siliziumoxid-Substrat oder einem anderen siliziumhaltigen Substrat, wobei in einer Prozesskammer eines Reaktors aus gasförmigen Ausgangsstoffen auf das Substrat oder auf eine III-V-Keimschicht eine III-V-Schicht, insbesondere Pufferschicht abgeschieden wird, dadurch gekennzeichnet, dass unmittelbar auf die III-V- Keimschicht oder direkt auf das Substrat eine die Keimschicht unvollständig oder nahezu unvollständig bedeckende Maskierungsschicht aus im Wesentlichen amorphem Material abgeschieden wird.
2. Verfahren nach Anspruch 1 oder insbesondere danach, dadurch gekennzeichnet, dass die Maskierungsschicht ein Quasi-Monolayer ist.
3. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass die Maskierungsschicht aus einem anderen Halbleitermaterial als die Keimschicht bzw. die Puffer- Schicht besteht.
4. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass die Maskierungsschicht Si N oder SiO, ist.
5. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass die Maskierungsschicht ein Metall ist.
6. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass die Wachstumsparameter der Pufferschicht zunächst auf verstärkt laterales Wachstum eingestellt werden, bis zum Schließen der Schicht.
7. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass die Keimschicht dünner als 100 nm ist.
8. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass in der III-V-Puffer- schicht eine Vielzahl von Maskierungsschichten abgeschieden sind.
9. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass zyklisch Pufferschichtabschnitte und Maskierungsschichten abgeschieden werden.
10. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass die Maskierungsschicht eine das Abscheiden einer III-V-Schicht abweisende Oberfläche hat.
11. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass die Keimschicht und/ oder die Pufferschicht aluminiumhaltig ist und die Maskierungsschicht durch Einleiten von Sauerstoff erzeugt wird.
12. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass der Abscheideprozess
BESTATIGUNGSKOPIE ein MOCVD-Prozess, ein CVD-Prozess oder eine In-situ- Abfolge dieser Prozesse ist.
13. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass der Abscheide ein VPE- oder MBE-Prozess ist.
14. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass auf der Pufferschicht Bauelementeschichtenfolgen abgeschieden werden.
15. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche oder insbesondere danach, dadurch gekennzeichnet, dass aus den Bauelementeschichtenfolgen Bauelemente gefertigt werden.
BESTATIGUNGSKOPIE
PCT/EP2002/014096 2001-12-21 2002-12-11 Verfahren zum abscheiden von iii-v-halbleiterschichten auf einem nicht-iii-v-substrat WO2003054939A1 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2004-7009668A KR20040070255A (ko) 2001-12-21 2002-12-11 비 ⅲ-ⅴ 기판상의 ⅲ-ⅴ 반도체층 증착방법
EP02792976A EP1456872A1 (de) 2001-12-21 2002-12-11 Verfahren zum abscheiden von iii-v-halbleiterschichten auf einem nicht-iii-v-substrat
AU2002358678A AU2002358678A1 (en) 2001-12-21 2002-12-11 Method for depositing iii-v semiconductor layers on a non iii-v substrate
JP2003555567A JP2005513799A (ja) 2001-12-21 2002-12-11 Iii−v半導体皮膜を非iii−v基板に沈積する方法
US10/872,914 US7128786B2 (en) 2001-12-21 2004-06-21 Process for depositing III-V semiconductor layers on a non-III-V substrate

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE10163715.2 2001-12-21
DE10163715 2001-12-21
DE10206751A DE10206751A1 (de) 2001-12-21 2002-02-19 Verfahren zum Abscheiden von III-V-Halbleiterschichten auf einem Nicht -III-V-Substrat
DE10206751.1 2002-02-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US10/872,914 Continuation US7128786B2 (en) 2001-12-21 2004-06-21 Process for depositing III-V semiconductor layers on a non-III-V substrate

Publications (1)

Publication Number Publication Date
WO2003054939A1 true WO2003054939A1 (de) 2003-07-03

Family

ID=26010858

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2002/014096 WO2003054939A1 (de) 2001-12-21 2002-12-11 Verfahren zum abscheiden von iii-v-halbleiterschichten auf einem nicht-iii-v-substrat

Country Status (6)

Country Link
US (1) US7128786B2 (de)
EP (1) EP1456872A1 (de)
JP (1) JP2005513799A (de)
AU (1) AU2002358678A1 (de)
TW (1) TW561526B (de)
WO (1) WO2003054939A1 (de)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7327036B2 (en) 2003-12-22 2008-02-05 Interuniversitair Microelektronica Centrum (Imec) Method for depositing a group III-nitride material on a silicon substrate and device therefor
WO2010089623A1 (en) * 2009-02-05 2010-08-12 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and structures for forming semiconductor materials
US7896965B2 (en) * 2003-07-31 2011-03-01 Osram Opto Semiconductors Gmbh Method for the production of a plurality of optoelectronic semiconductor chips and optoelectronic semiconductor chip
US8017416B2 (en) 2003-07-31 2011-09-13 Osram Opto Semiconductors Gmbh Method for the production of a plurality of opto-electronic semiconductor chips and opto-electronic semiconductor chip
WO2014019752A1 (de) * 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
EP2171747B1 (de) * 2007-07-26 2016-07-13 Soitec Verfahren zur herstellung verbesserter epitaktischer materialien
EP2314732B2 (de) 2009-10-21 2016-08-03 VON ARDENNE GmbH Verfahren zur Beschichtung eines Substrats mit einer TCO-Schicht und Dünnschichtsolarzelle
EP3696300A1 (de) * 2019-02-18 2020-08-19 Aixatech GmbH Verfahren zur herstellung eines verbundmaterialkörpers insbesondere für die verwendung bei der herstellung von elektronischen oder optoelektronischen bauelementen

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7172745B1 (en) * 2003-07-25 2007-02-06 Chien-Min Sung Synthesis of diamond particles in a metal matrix
US9406505B2 (en) * 2006-02-23 2016-08-02 Allos Semiconductors Gmbh Nitride semiconductor component and process for its production
WO2007122669A1 (ja) 2006-03-29 2007-11-01 Fujitsu Limited 多結晶SiC基板を有する化合物半導体ウエハ、化合物半導体装置とそれらの製造方法
TWI334164B (en) * 2006-06-07 2010-12-01 Ind Tech Res Inst Method of manufacturing nitride semiconductor substrate and composite material substrate
TWI325641B (en) 2006-09-04 2010-06-01 Huga Optotech Inc Light emitting device and methods for forming the same
US20080083431A1 (en) * 2006-10-06 2008-04-10 Mark Schwarze Device and method for clearing debris from the front of a hood in a mechanized sweepers
US7825432B2 (en) * 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
US8362503B2 (en) * 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
EP2126141A4 (de) * 2007-03-15 2010-08-11 Univ Cleveland Hospitals Screening, diagnose, behandlung und prognose pathophysiologischer zustände durch rna-regulation
US8962453B2 (en) * 2007-07-10 2015-02-24 Nxp B.V. Single crystal growth on a mis-matched substrate
CN101802254B (zh) 2007-10-11 2013-11-27 瓦伦斯处理设备公司 化学气相沉积反应器
US8803189B2 (en) * 2008-08-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. III-V compound semiconductor epitaxy using lateral overgrowth
US8377796B2 (en) 2008-08-11 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. III-V compound semiconductor epitaxy from a non-III-V substrate
US8178427B2 (en) * 2009-03-31 2012-05-15 Commissariat A. L'energie Atomique Epitaxial methods for reducing surface dislocation density in semiconductor materials
PL2815421T3 (pl) * 2012-03-21 2018-06-29 Freiberger Compound Materials Gmbh SPOSÓB WYTWARZANIA MATRYC lll-N I ICH DALSZEJ OBÓRKI I MATRYCA lll-N
KR101464854B1 (ko) * 2013-01-14 2014-11-25 주식회사 엘지실트론 반도체 기판
EP3274692B1 (de) 2015-03-24 2022-08-10 Illumina, Inc. Verfahren zur bildgebung von proben zur biologischen oder chemischen analyse
US9520394B1 (en) 2015-05-21 2016-12-13 International Business Machines Corporation Contact structure and extension formation for III-V nFET
KR102369676B1 (ko) 2017-04-10 2022-03-04 삼성디스플레이 주식회사 표시 장치의 제조장치 및 표시 장치의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6325850B1 (en) * 1997-10-20 2001-12-04 CENTRE NATIONAL DE LA RECHERCHé SCIENTIFIQUE (CNRS) Method for producing a gallium nitride epitaxial layer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3321369B2 (ja) * 1996-09-27 2002-09-03 日本碍子株式会社 表面弾性波装置およびその基板およびその製造方法
ATE550461T1 (de) * 1997-04-11 2012-04-15 Nichia Corp Wachstumsmethode für einen nitrid-halbleiter
US6051849A (en) * 1998-02-27 2000-04-18 North Carolina State University Gallium nitride semiconductor structures including a lateral gallium nitride layer that extends from an underlying gallium nitride layer
US6160833A (en) * 1998-05-06 2000-12-12 Xerox Corporation Blue vertical cavity surface emitting laser
JP3550070B2 (ja) * 1999-03-23 2004-08-04 三菱電線工業株式会社 GaN系化合物半導体結晶、その成長方法及び半導体基材
JP4145437B2 (ja) * 1999-09-28 2008-09-03 住友電気工業株式会社 単結晶GaNの結晶成長方法及び単結晶GaN基板の製造方法と単結晶GaN基板
US6475882B1 (en) * 1999-12-20 2002-11-05 Nitride Semiconductors Co., Ltd. Method for producing GaN-based compound semiconductor and GaN-based compound semiconductor device
US6841808B2 (en) * 2000-06-23 2005-01-11 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method for producing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6325850B1 (en) * 1997-10-20 2001-12-04 CENTRE NATIONAL DE LA RECHERCHé SCIENTIFIQUE (CNRS) Method for producing a gallium nitride epitaxial layer

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CHEN Y ET AL: "DISLOCATION REDUCTION IN GAN FILMS VIA LATERAL OVERGROWTH FROM TRENCHES", APPLIED PHYSICS LETTERS, AMERICAN INSTITUTE OF PHYSICS. NEW YORK, US, vol. 75, no. 14, 4 October 1999 (1999-10-04), pages 2062 - 2064, XP000875610, ISSN: 0003-6951 *
See also references of EP1456872A1 *
STRITTMATTER A ET AL: "MASKLESS EPITAXIAL LATERAL OVERGROWTH OF GAN LAYERS ON STRUCTURED SI(111) SUBSTRATES", APPLIED PHYSICS LETTERS, AMERICAN INSTITUTE OF PHYSICS. NEW YORK, US, vol. 78, no. 6, 5 February 2001 (2001-02-05), pages 727 - 729, XP001001018, ISSN: 0003-6951 *
ZHELEVA T S ET AL: "DISLOCATION DENSITY REDUCTION VIA LATERAL EPITAXY IN SELECTIVELY GROWN GAN STRUCTURES", APPLIED PHYSICS LETTERS, AMERICAN INSTITUTE OF PHYSICS. NEW YORK, US, vol. 71, no. 17, 27 October 1997 (1997-10-27), pages 2472 - 2474, XP000726159, ISSN: 0003-6951 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7896965B2 (en) * 2003-07-31 2011-03-01 Osram Opto Semiconductors Gmbh Method for the production of a plurality of optoelectronic semiconductor chips and optoelectronic semiconductor chip
US8017416B2 (en) 2003-07-31 2011-09-13 Osram Opto Semiconductors Gmbh Method for the production of a plurality of opto-electronic semiconductor chips and opto-electronic semiconductor chip
US7327036B2 (en) 2003-12-22 2008-02-05 Interuniversitair Microelektronica Centrum (Imec) Method for depositing a group III-nitride material on a silicon substrate and device therefor
EP2171747B1 (de) * 2007-07-26 2016-07-13 Soitec Verfahren zur herstellung verbesserter epitaktischer materialien
WO2010089623A1 (en) * 2009-02-05 2010-08-12 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and structures for forming semiconductor materials
EP2314732B2 (de) 2009-10-21 2016-08-03 VON ARDENNE GmbH Verfahren zur Beschichtung eines Substrats mit einer TCO-Schicht und Dünnschichtsolarzelle
WO2014019752A1 (de) * 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
US9293640B2 (en) 2012-07-31 2016-03-22 Osram Opto Semiconductors Gmbh Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip
EP3696300A1 (de) * 2019-02-18 2020-08-19 Aixatech GmbH Verfahren zur herstellung eines verbundmaterialkörpers insbesondere für die verwendung bei der herstellung von elektronischen oder optoelektronischen bauelementen

Also Published As

Publication number Publication date
AU2002358678A1 (en) 2003-07-09
JP2005513799A (ja) 2005-05-12
TW561526B (en) 2003-11-11
US20050022725A1 (en) 2005-02-03
US7128786B2 (en) 2006-10-31
EP1456872A1 (de) 2004-09-15

Similar Documents

Publication Publication Date Title
WO2003054939A1 (de) Verfahren zum abscheiden von iii-v-halbleiterschichten auf einem nicht-iii-v-substrat
EP1908099B1 (de) Halbleitersubstrat sowie verfahren und maskenschicht zur herstellung eines freistehenden halbleitersubstrats mittels der hydrid-gasphasenepitaxie
DE10392313B4 (de) Auf Galliumnitrid basierende Vorrichtungen und Herstellungsverfahren
DE602004003910T2 (de) Pufferstruktur für Heteroepitaxie auf einem Siliciumsubstrat
DE102007021944B4 (de) Freistehendes Nitrid-Halbleitersubstrat und lichtemittierende Vorrichtung
EP2815421B1 (de) Verfahren zur herstellung von iii-n-templaten und deren weiterverarbeitung, und iii-n-template
DE112004000383T5 (de) Galliumnitrid-Einkristallsubstrat und Verfahren zur Herstellung desselben
DE10051632A1 (de) Basissubstrat für die Kristallzüchtung und Verfahren zur Herstellung eines Substrats unter Verwendung des Basissubstrats
DE10320160A1 (de) Verfahren zum Herstellen einer Mehrzahl von Halbleiterkörper und elektronischer Halbleiterkörper
DE10114029A1 (de) III-V-Halbleiter und Verfahren zu seiner Herstellung
DE10313062A1 (de) Auf Nitrid der Gruppe III basierendes Halbleitersubstrat und Verfahren zu seiner Herstellung
DE102018213437B4 (de) Verfahren zur Herstellung von Galliumnitridsubstrat unter Verwendung von Hydrid-Gasphasenepitaxie
DE69204794T2 (de) Verfahren zur Züchtung von heteroepitaktischen Schichten.
DE102011012925A1 (de) Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE10196361B4 (de) Verfahren zur Herstellung eines Gruppe-III-Nitrid-Halbleiterkristalls
DE102018213434A1 (de) Verfahren zur Herstellung von Galliumnitridsubstrat unter Verwendung der Multiionimplantation
WO2014118162A1 (de) Halbleiterschichtenfolge und verfahren zur herstellung einer halbleiterschichtenfolge
DE3300716C2 (de)
DE60303014T2 (de) Zwischenprodukt für die Herstellung von optischen, elektronischen oder optoelektronischen Komponenten
DE69106478T2 (de) Verfahren zur heteroepitaktischen Züchtung von Schichten.
DE10206751A1 (de) Verfahren zum Abscheiden von III-V-Halbleiterschichten auf einem Nicht -III-V-Substrat
EP1425784A1 (de) Verfahren zur herstellung von halbleiterschichten auf iii-v-nitridhalbleiter-basis
WO2011032546A1 (de) Semipolare wurtzitische gruppe-iii-nitrid basierte halbleiterschichten und darauf basierende halbleiterbauelemente
DE102012204553A1 (de) Verfahren zur Herstellung von III-N-Templaten und deren Weiterverarbeitung, und III-N-Template
DE69318271T2 (de) Verfahren zum Wachstum von Verbundhalbleitern auf einer Siliziumscheibe

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NO NZ OM PH PL PT RO RU SC SD SE SG SK SL TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR IE IT LU MC NL PT SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2002792976

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2003555567

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 1020047009668

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 10872914

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 2002792976

Country of ref document: EP

REG Reference to national code

Ref country code: DE

Ref legal event code: 8642