WO2002037260A1 - Generateur de nombres aleatoires - Google Patents

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WO2002037260A1
WO2002037260A1 PCT/IB2001/001989 IB0101989W WO0237260A1 WO 2002037260 A1 WO2002037260 A1 WO 2002037260A1 IB 0101989 W IB0101989 W IB 0101989W WO 0237260 A1 WO0237260 A1 WO 0237260A1
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random number
output
number generator
data
noise
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PCT/IB2001/001989
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French (fr)
Inventor
Katsunori Ikake
Original Assignee
Hmi Co., Ltd.
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes

Definitions

  • the present invention relates to a random number generator.
  • Random numbers are required for data encryption. There are so-called pseudo-random numbers generated by programs, and these pseudo-random numbers are generally used.
  • pseudo-random numbers are not suitable for encryption because their generation rules can be easily estimated.
  • the intrinsic random number with no production rule is preferable.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a physical random number required for encryption or the like with a simple configuration.
  • a feature of the present invention includes: an amplifier for amplifying a noise signal generated from a noise source; and a binarization device for binarizing the amplified noise signal. It is characterized by being constituted by a register. A random physical random number can be obtained by generating a random number using a noise signal generated from a noise source.
  • a serial register is used as a binarizing device for binarizing the noise signal amplified by the amplifier, the binarization can be easily and stably performed with a simple configuration.
  • Random number data can be obtained as a parallel signal.
  • bit mask unit that can mask and output some of the bits of the generated random number data.
  • bit mask section masks bits specified from outside the device, the probability can be changed freely, and it is useful for pachinko gaming machines and other devices that require random numbers whose probability changes. It is.
  • the storage unit stores and holds the number of random data output to the external device in response to a request for random number data output from the external device.
  • a storage unit capable of registering an ID for personal authentication.
  • the noise of the noise source may be thermal noise of a semiconductor.
  • the random number generator preferably includes an external interface unit that outputs random number data in response to a request from a computer outside the device. Further, the random number generator is configured as a one-chip IC device. Is preferred.
  • FIG. 1 is a conceptual diagram showing a state in which a random number generator (one-chip IC device) according to the present invention is connected to a personal computer.
  • FIG. 2 is a functional block diagram of the random number generator.
  • FIG. 3 is a configuration diagram of the physical random number generation unit.
  • FIG. 4 is an explanatory diagram of a noise signal and a sampling clock.
  • FIG. 5 is a timing chart for binarizing a noise signal with a sampling clock.
  • FIG. 6 is an explanatory diagram showing glitch generation.
  • Figure 7 is a circuit diagram of a bit mask section; because a diagram showing the f over data contents.
  • FIG. 8 is a schematic configuration diagram of the counter device t.
  • FIG. 9 is a circuit diagram of the first-stage chain structure of the counter device.
  • FIG. 10 is a circuit diagram of a second-stage chain structure of the counter device.
  • FIG. 11 is an explanatory diagram of the output function of the external interface unit.
  • FIG. 12 is an explanatory diagram of the input function of the external interface unit.
  • the random number generation device 1 can output a random number to the outside of the device.
  • the random number generator 1 is configured as a one-chip IC, and is provided with an interface connected to a data bus or the like of an external device such as a personal computer PC and capable of outputting random numbers and the like to the personal computer side.
  • the one-chip IC which is the random number generator 1, is arranged on an electronic board, and the board can be built into a housing provided with a cable or the like for connecting to the personal computer PC, thereby forming a product.
  • the random number generation device 1 can output three systems and can input two systems. In addition, all inputs and outputs exchange data with the external device PC via the same data bus.
  • the first system output is the output of the physical random number data, which amplifies the thermal noise (white noise) generated inside the device (IC) in an analog manner and samples the signal. It outputs a physical random number by converting it to a binary number.
  • the device 1 For the first system output, the device 1 includes a noise source 101 that outputs a noise signal, an amplifier 103 that amplifies the noise signal output from the noise source 101, and an amplified noise signal And a serial-to-parallel converter 107 for converting a binary serial signal into a parallel signal.
  • the noise source 101 uses thermal noise of a semiconductor as noise, and a random signal without periodicity can be obtained by using thermal noise of a semiconductor as compared with a pseudo random number.
  • the semiconductor serving as the noise source 101 is provided inside the device (I C), and no external components are required.
  • the amplifier 103 has a level enough to binarize the noise signal. This is to increase the amplitude.
  • This amplifier 103 is constituted by a complementary amplifier.
  • the amplifier 103 has a two-stage configuration, in which the first stage 103a amplifies 40 dB and the second stage 103b amplifies 20 dB.
  • the amplified noise signal is input to the Schmitt trigger gate 106, and a square wave having a pulse width corresponding to the magnitude of the noise signal is output.
  • the Schmitt trigger causes the output pulse to rise (or fall) when the input voltage (noise signal) exceeds a certain value, and the output pulse to fall (or rise) when the input voltage falls below another certain value. Circuit.
  • the Schmitt trigger gate 106 converts an analog noise signal into a digital noise signal (TTL level) having a pulse width according to the magnitude.
  • the Schmitt trigger gate 106 functions as a converter that converts a noise signal into a digital noise signal (TTL level).
  • the binarization device 105 includes a serial register 105 (hereinafter, also referred to as a “serial shift register”) using a sampling port.
  • the input of the serial register 105 is a noise signal, and the output of 1 or 0 of the Schmitt trigger gate 106 is input to the serial register 105.
  • the serial shift register 105 is configured as a serial input and serial output shift register, and operates with clocks CLK0 and CLK1.
  • the clocks CLK0 and CLK1 and the main clock of the equipment divided by 1/256 are used, and the clocks CLK0 and CLK1 are clocks of the same frequency with the phase shifted by half a cycle.
  • the serial register 105 is configured by serially connecting D flip-flops 105a, 105b, and 105c in three stages (a plurality of stages).
  • the first stage 105a and the third stage 105c include: The clock CLK0 is supplied, and the clock CLK1 is supplied to the second stage 105b.
  • the binarization device 105 binarizes the noise signal at the timing of a clock CLK0 (sampling clock).
  • CLK0 sampling clock
  • the pulse-like noise signal output from the Schmitt trigger gate 106 is crossed by the first-stage D flip-flop 105a.
  • the output D of the first stage D flip-flop 105a outputs 1 or 0, and is quantitative (sampled) at the timing of the sampling clock, clock CLK0.
  • Numeric value the output of the first-stage D flip-flop 105a shifts to the second-stage 105b at the rising timing of the clock CLK1, which is shifted by a half cycle.
  • the D flip-flop of the first stage 105 a again samples the noise signal, and the output of the D flip-flop 105 b of the second stage becomes The third stage shifts to 105c. That is, it is output from the serial register 105.
  • the sampling result of the first stage 105 appears as an output of the serial register 105 with a delay of one cycle of the clock CLK 0. Since the noise signal is a random signal, a digital physical random number synchronized with the sampling CLK is obtained by binarizing the noise signal.
  • binarization can be performed with a simple configuration, the device can be simplified, and the one-chip IC can be easily realized.
  • the binary serial random number signal is converted into a parallel signal by a serial-to-parallel converter 107.
  • This parallel signal is 8 bits, and there are 256 types of random numbers (0 to 255).
  • the random number signal (physical random number data) converted into an 8-bit parallel signal is output to the first system via the bit mask unit 108.
  • the bit mask section 108 is for masking (fixing to 1 or 0) some bits of the 8-bit random number data as necessary.
  • the bit mask section 108 is composed of ⁇ R circuits for the number of bits (8) of random number data, and performs a logical OR operation between each bit of the random number data and the value of each bit of the mask register 122. As a result, a predetermined bit of the random number data is masked. That is, if the upper 3 bits (5th, 6th, and 7th bits) of the mask data are set to 1 and the other bits are set to 0, as in the mask register 122 in Fig. 7, the mask bit section In the output of 108, the upper 3 bits (5th, 6th, and 7th bits) are fixed to 1, and the other bits are output as random number data.
  • the valid bits of the random number data output from the bit mask section 108 are the lower 5 bits of the 8 bits, and there are 32 types of random number values.
  • the bit mask unit 108 can adjust the random number generation probability, and is suitable for a case where a random number whose generation probability changes is required, such as a game machine such as a pachinko machine.
  • the data set to the mask register 122 can be performed from the outside of the apparatus, but this will be described later.
  • the second system output inputs a plurality of counter outputs to a continuous exclusive OR chain structure circuit and extracts any 8 bits from the circuit as a counter output It is.
  • the signal obtained from the second system output is basically based on a counter.However, data from multiple counter outputs are mixed into random numbers based on an algorithm composed of exclusive OR circuits. It can be used as a random number.
  • the device 1 For the second system output, the device 1 includes three counters 109, 110, and 111, and a data mixing unit 115 for mixing the outputs of the respective counters.
  • the counter is composed of one gray counter 109 and two binary counters 110, 111, and each counter 109, 110, 111. 1 is an 8-bit output. Each counter operates (counts) with the same clock as the clock CLKO used for the primary system output.
  • the output terminals (al to a8) of the gray counter 109 are connected to the input terminals (a0 to a7) of the data mixing unit 115 by signal lines (eO to e7).
  • the output terminals (y1 to y8) of the binary counter 110 are signal lines (c0 to c7) Connected to the input terminals (c0 to c7) of the data mix section 115, and the output terminals (yl to y8) of the second binary counter 111 are connected to the signal lines (d0 to (! 7)). Are connected to the input terminals (d0 to d7) of the data mix section 115.
  • the data mix section 115 generates an 8-bit output from an exclusive OR circuit (EOR) of a total of 24 bits output from each of the counters 109, 110, and 111.
  • the data mix section 115 is composed of the first-stage chain structure circuits 115a and 115b and the second-stage chain structure circuit 115c (see FIGS. 9 and 9).
  • Reference 10 The first-stage chain structure circuit further includes a first column chain structure circuit 115a and a second column chain structure circuit 115b.
  • a is a chain of 15 2-input EOR circuits connected in a chain (series). The 2 inputs of the first EOR circuit in the chain and the 1 input of the other EOR circuits (connected in a chain)
  • the first column chain structure circuit 115a has 16 (8-bit X2) inputs, depending on the other input.
  • the outputs of the gray counter 109 (al to a8) and the outputs of the first binary counter 110 (yl to y8) are given to the input of the first column chain structure circuit 115a. That is, the inputs (a 0 to a 7) and the inputs (c 0 to c 7) of the data mixing section 115 are provided.
  • the output of the first column chain structure circuit 115a can be obtained from the output of any EOR circuit, and is provided to the second-stage chain structure circuit 115c.
  • the outputs of the first, fourth, seventh, and last E ⁇ R of the chain are the outputs of the first column chain structure circuit 115a.
  • the first output of the chain is X6, the fourth output is x4, the seventh output is X2, and the last output of the chain is X0, and given to the second-stage chain structure circuit 115c.
  • the second column chain structure circuit 115b has the same configuration as the first column chain structure circuit, and the input of the second column chain structure circuit 115b is connected to the output of the first binary counter 110. (yl to y8) and the output (y1 to y8) of the second binary counter 1 1 1 are given. That is, the inputs (c 0 to c 7) of the data mix section 1 15 and the inputs
  • the output of the second column chain structure circuit 1 15 also uses the output of the first, fourth, seventh and last EOR of the chain .
  • the first output of the chain is x7
  • the fourth output is X5
  • the seventh output is X3
  • the last output of the chain is X1.
  • the second-stage chain structure circuit 1 to which the outputs X0 to x7 of the first column chain structure circuit 115a and the second column chain structure circuit 115b are input.
  • 15 c is a chain (series) of eight 2-input EOR circuits. One of the inputs of the first EOR circuit in the chain is connected to ground GND, and a total of 8 Has an input.
  • the output (o 0 to o 7) of the second stage chain structure circuit 115c is an 8-bit output from the output of each EOR circuit.
  • the output of the second-stage chain structure circuit 115c is the output (o0 to o7) of the data mixing unit 115, that is, the second system output (counter data). Since this counter data is also based on the sampling CLK, it is a signal synchronized with the sampling CLK.
  • the second system output can be bit-masked similarly to the first system output, and is provided with a bit mask section 116 for this purpose.
  • the configuration of the bit mask section 116 is the same as the configuration of the bit mask section 108, the output can be masked according to the mask data of the mask register 122, and the number of effective bits of the second system output is adjusted. be able to.
  • the third system output outputs data set in the parallel register array (storage unit) 118.
  • This parallel register string 118 is an 8-bit register.
  • a first output random number data
  • a second output counter data
  • This parallel register string 118 can write and store the user ID from outside the device, and output it as a third system output when the ID is required.
  • the ID registered in the parallel register row 1 18 can be used for personal authentication. Writing of ID and the like to the parallel register string 118 is free, but writing can be prohibited.
  • the parallel register array (storage unit) 118 can also be used to write and store and hold random number data or counter data output to the outside of the device. It can be output to the outside of the device as the third system output when necessary, so that it can be used for data confirmation later.
  • a storage unit for data written from outside the device and a storage unit for writing data of the first system output or the second system output may be separately configured. Further, a storage unit for the first system output and a storage unit for the second system output may be separately provided.
  • the third system output can be bit-masked similarly to the first system and the second system output.
  • a bit mask section 120 is provided.
  • the configuration of this bit mask section 120 is the same as the configuration of the bit mask section 108, the output can be masked according to the mask data of the mask register 122, and the number of effective bits of the third system output is adjusted. can do.
  • the outputs of the first to third systems are selectively output to the outside of the device (IC) via the external interface unit 125.
  • the first system output (L number data) and the second system output (counter data) are continuously generated, and the third system output can always output the data of the parallel register array 118.
  • the external interface section 125 outputs one of the outputs to the outside of the device, that is, the data path DATA, in response to the output request R EQ from the outside of the device. Which of the first to third systems is output to the outside of the device is determined in response to a request from outside the device.
  • the random number data can be output to the outside of the device as a serial signal separately from the parallel output.
  • the external interface 125 selectively receives an input from outside the device.
  • the input has two systems, the first system input is for receiving mask data, and the second system input is for receiving fixed data written in the parallel register row 118.
  • Each input is 8 bits like the output.
  • an input is applied to the data bus DATA from the outside of the device, for example, the personal computer PC shown in FIG. Written to 2. It should be noted that whether the input is of the first system or the second system is specified from outside the device.
  • the external interface 125 is configured for connection with an external device such as a personal computer PC, and the external interface 125 is used to incorporate the device into various devices that require random numbers. This makes general-purpose use possible.
  • this device 1 generates a true random number, creates a key for encryption, and configures it as an encryption system that encrypts the average using a cryptographic method such as a secret key cryptosystem or a public cryptosystem. Can be.
  • the encryption system is preferably configured as a device that can be connected to a computer. By connecting the encryption system to a personal computer, etc., it becomes possible to encrypt various types of files.
  • an amplifier for amplifying a noise signal generated from a noise generation source and a binarization device for binarizing the amplified noise signal are provided, and the binarization device is provided by a serial register. Since it is configured, physical random numbers required for encryption and the like can be obtained with a simple configuration.

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Description

【技術分野】
本発明は、 乱数発生装置に関する。
【背景技術】
データの暗号化等には、 乱数が必要とされる。 乱数には、 プログラムにより生 成されるいわゆる疑似乱数があり、明この疑似乱数が一般に用いられている。
し力 し、 疑似乱数は、 生成規則が容易に推定でき、 暗号化には不向きである。 安全 を考慮すると、 生成規則のない真性乱書数が好ましい。
ここで、 自然界のランダムな現象を物理乱数として利用することが考えられる が、 機密文章暗号化プログラムやゲーム機械さらに電子認証、 数値シュミレーシ ヨン （モンテカルロ法） 等々の様々な使用を考慮すると、 パーソナルコンビユー タゃ携帯端末機器などが乱数を得られるように簡素な構成の物理乱数発生装置が 必要となる。
本発明は、 力、かる問題に鑑みてなされたものであり、 暗号化等で必要な物理乱 数を簡素な構成で提供することを課題とする。
【発明の開示】
上記課題を解決するために、 本発明は、 次の技術的手段を採用した。 すなわち 、 本発明の特徴は、 ノイズ発生源から発生したノイズ信号を増幅する増幅器と、 増幅されたノィズ信号を 2値化するための 2値化装置とを備え、 前記 2値化装置 は、 シリアルレジスタによって構成されていることを特徴とする。 ノイズ発生源 から発生したノイズ信号を利用して乱数を生成することでランダムな物理乱数が 得られる。 そして、 増幅器によって増幅されたノイズ信号を 2値化する 2値化装 置として、 シリアルレジスタを採用しているので、 簡易な構成で容易に 2値化が 安定して行える。 '
また、 前記シリアルレジスタから出力されたシリアルなデジタル物理乱数を、 所定ビットのパラレル信号に変換するシリアルパラレル変換器を備えていれば、 乱数データをパラレル信号として得ることができる。
また、 乱数の確率を調整するために、 生成された乱数データのビットのうちい くつかをマスクして出力することができるビットマスク部を備えているのが好ま しい。
そして、 前記ビットマスク部は装置外部から指定されたビットに対してマスク するものであれば、 自由に確率を変えることができ、 パチンコ遊技機等の確率が 変化する乱数を必要とする機器に有用である。
また、 生成された乱数データを装置内部に記憶する記憶部を備えていれば、 後 から乱数データの確認等を行うのに役立つ。
とくに、 前記記憶部は、 装置外部からの乱数データ出力の要求に応じて装置外 部に出力された乱データ数を記憶保持するものであるのが好適である。
あるいは、 本人認証のための I Dを登録可能な記憶部を備えているのが好適で ある。
また、 前記ノイズ源のノイズは、 半導体の熱雑音とすることができる。
さらに、 前記乱数発生装置は、 装置外のコンピュータからの要求に応じて乱数 データを出力する外部インターフェース部を備えているのが好ましく、 さらには 、 乱数発生装置はワンチップ I C装置として構成されているのが好ましい。
【図面の簡単な説明】
図 1は、 本発明に係る乱数発生装置 （ワンチップ I C装置） をパーソナルコン ピュータと接続した状態を示す概念図である。
図 2は、 乱数発生装置の機能ブロック図である。
図 3は、 物理乱数発生部の構成図である。
図 4は、 ノイズ信号とサンプリングク口ックの説明図である。
図 5は、 ノイズ信号をサンプリングクロックで 2値化するタイミング図である 図 6は、 グリッジの発生を示す説明図である。
図 7は、 ビットマスク部の回路図； fータ内容を示す図で め 。
図 8は、 カウンタ装置の概略構成図である t 図 9は、 カウンタ装置の第 1段目のチェーン構造回路図である。
図 1 0は、 カウンタ装置の第 2段目のチヱーン構造回路図である。
図 1 1は、 外部インターフヱース部の出力機能説明図である。
図 1 2は、 外部インターフェース部の入力機能説明図である。
【発明を実施するための最良の形態】
以下、 本発明の実施形態を図面に基づいて説明する。
本発明に係る乱数発生装置 1は、 乱数を装置外部に出力可能なものである。 図 1に示すように、 乱数発生装置 1は、 ワンチップ I Cとして構成され、 外部装置 であるパーソナルコンピュータ P C等のデータバス等に接続されて乱数等をパー ソナルコンピュータ側に出力可能なインターフェースを備えている。 なお、 乱数 発生装置 1であるワンチップ I Cは電子基板上に配置され、 当該基板はパーソナ ルコンピュータ P Cと接続するためのケーブル等を備えた筐体に内蔵して製品と することができる。
図 2に示すように、 この乱数発生装置 1は、 3系統の出力が可能であり、 また 2系統の入力が可能となっている。 なお、 いずれの入出力も同一のデータバスを 介して外部装置 P Cとデータのやりとりが行われる。
乱数発生装置 1の出力のうち、 第 1系出力は、 物理乱数データの出力であり、 装置 （I C ) 内部で発生する熱雑音 （白色雑音） をアナログ的に増幅し、 その信 号をサンプリングして 2値ィ匕しデジタル数値にすることで物理乱数を出力するも のである。
この第 1系出力のために、 装置 1は、 ノイズ信号を出力するノイズ源 1 0 1と 、 ノイズ源 1 0 1から出力されたノイズ信号を増幅する増幅器 1 0 3と、 増幅し たノイズ信号を 2値化する 2値化装置 1 0 5と、 2値化されたシリアル信号をパ ラレル信号に変換するシリアルパラレル変換器 1 0 7とを備えている。
前記ノイズ源 1 0 1は、 半導体の熱雑音をノイズとするものであり、 半導体の 熱雑音を利用すると、 疑似乱数に比べ、 周期性がなくランダムな信号を得られる 。 また、 ノイズ源 1 0 1となる半導体は装置 （I C ) 内部に備えられ、 外付け部 品は不要である。
図 3に示すように、 前記増幅器 1 0 3は、 ノイズ信号を 2値化できるレベルま 振幅を高めるためのものである。 この増幅器 103は相補増幅器により 構成されている。 また、 この増幅器 103は 2段構成であり、 1段目 103 aで 40 d B増幅し、 2段目 1 03 bで 20 d B増幅している。
増幅されたノィズ信号は、 シュミットトリガゲート 106に入力され、 ノイズ 信号の大きさに応じたパルス幅の方形波が出力される。 シュミットトリガは、 入 力電圧 （ノイズ信号） がある一定値以上になると出力パルスを立ち上げ （又は立 ち下げ） 、 入力電圧が他の一定値以下になると出力派するを立ち下げ （又は立ち 上げ） る回路である。
したがって、 シュミットトリガゲート 1 06により、 アナログのノイズ信号が その大きさに応じたパルス幅のデジタルノイズ信号 （TTLレベル） に変換され る。 このようにシュミット トリガゲート 106は、 ノィズ信号をデジタルノィズ 信号 （TTLレベル） に変換する変換器として機能している。
前記 2値化装置 105は、 サンプリングク口ックを用いたシリアルレジスタ 1 05 (以下、 「シリアルシフトレジスタ」 ともいう） で構成されている。 シリア ルレジスタ 105の入力はノイズ信号であり、 前記シュミットトリガゲート 10 6の 1か 0の出力が、 シリアルレジスタ 1 05に入力される。 このシリアルシフ トレジスタ 105は、 シリアル入力、 シリアル出力のシフトレジスタとして構成 されており、 クロック CLK0， CLK1で動作する。 なお、 クロック CLK0 ， CLK1、 装置のメインクロックを 1/256に分周したものを用いており、 クロック CLK0とクロック CLK1とは位相が半周期ずれた同周波数のクロッ クである。
シリァノレレジスタ 105は、 Dフリツプフロップ 105 a， 105 b, 105 cをシリアルに 3段 （複数段） 接続して構成されており、 第 1段目 105 a及び 第 3段目 1 05 cには、 クロック CLK0が与えられ、 第 2段目 105 bにはク ロック C L K 1が与えられる。
図 4に示すように、 2値化装置 105は、 ノイズ信号をクロック CLK0 (サ ンプリングクロック） のタイミングで 2値化するものである。 これを詳細に説明' すると、 図 5に示すように、 シュミツトトリガゲート 106から出力されたパル ス状のノイズ信号は、 第 1段目の Dフリップフロップ 105 aによって、 クロッ ク C L K 0信号の立ち上がりタイミングでサンプリングされ、 第 1段目の Dフリ ップフロップ 1 0 5 aの出力 Qは 1か 0を出力し、 サンプリングクロックである クロック C L K 0のタイミングで定量的 （サンプリングされた） 数値となる。 そして、 半周期ずれたクロック C L K 1の立ち上がりタイミングで第 1段目の Dフリップフ口ップ 1 0 5 aの出力は、 第 2段目 1 0 5 bにシフトする。
さらに、 C L K 0の次の立ち上がりタイミングで、 第 1段目 1 0 5 aの Dフリ ップフロップは、 再びノイズ信号のサンプリングを行うとともに、 第 2段目の D フリップフロップ 1 0 5 bの出力は、 第 3段目 1 0 5 cにシフトする。 すなわち 、 シリアルレジスタ 1 0 5から出力される。
以上が繰り返され、 第 1段自 1 0 5によるサンプリング結果は、 クロック C L K 0の 1周期分遅延してシリアルレジスタ 1 0 5の出力として現れる。 前記ノィ ズ信号は、 ランダムな信号であるから、 これを 2値化することによってサンプリ ング C L Kに同期したデジタル物理乱数が得られる。
また、 サンプリング結果をシフトレジスタ 1 0 5でシフトさせて出力すること で、 次のような効果が発生する。 すなわち、 サンプリング C L Kのタイミングが 図 6に示すようにノイズ信号の立ち上がり （又は、 立ち下がり） とほぼ一致した 場合、 フリップフロップ 1 0 5 aの出力にはダリッジ （g r i g ) が発生するこ とがある （セットアップ不良） ヽ 第 2段目 1 0 5 b、 第 3段目 1 0 5 cとシフ トさせることによって、 グリッジを消去することができ、 シリアルシフトレジス タ 1 0 5の出力としてはダリッジを防止でき、 安定した出力が得られる。
しかも、 以上の 2値化装置 1 0 6によると、 簡易な構成で 2値化を行うことが でき、 装置の簡素化が図られ、 ワンチップ I C化も容易となる。
図 2に示すように、 2値化されたシリアルな乱数信号は、 シリアルパラレル変 換器 1 0 7によってパラレル信号に変換される。 このパラレル信号は 8ビットで あり、 乱数の数値としては 2 5 6種類 （ 0〜 2 5 5の数値） となる。
8ビッ トのパラレル信号とされた乱数信号 （物理乱数データ） は、 ビットマス ク部 1 0 8を介して第 1系出力とされる。
ビットマスク部 1 0 8は、 必要に応じて 8ビット乱数データのいくつかのビッ トをマスク （1又は 0に固定） するためのものである。 図 7に示す実施形態では 、 ビットマスク部 1 0 8は、 乱数データのビット数 （8個） 分の〇R回路から構 成され、 乱数データの各ビットとマスクレジスタ 1 2 2の各ビットの値との論理 和をとることにより、 乱数データの所定ビットがマスクされる。 すなわち、 図 7 のマスクレジスタ 1 2 2のようにマスクデータの上位 3ビット (5， 6, 7ビッ ト目） が 1にセットされ、 他のビットが 0にセットされている場合、 マスクビッ ト部 1 0 8の出力は、 上位 3ビッ ト （5， 6, 7ビッ ト目） が 1に固定され、 他 のビットは、 乱数データがそのまま出力される。
この場合、 ビットマスク部 1 0 8から出力された乱数データの有効ビットは 8 ビットのうち下位 5ビットとなり、 乱数の数値は 3 2種類となる。 このようにビ ットマスク部 1 08によって、 乱数の発生確率を調整することができ、 パチンコ 等の遊技機等のように発生確率が変化する乱数が要求される場合に適している。 なお、 マスクレジスタ 1 22へのデータセットは装置外部から行えるが、 この 点については後述する。
乱数発生装置 1の出力のうち、 第 2系出力は、 複数個のカウンタ出力を、 連続 的排他的論理和チェーン構造回路に入力し、 その回路の中から任意の 8ビットを カウンター出力として取り出すものである。 この第 2系出力で得られる信号は、 基本的にはカウンターに基づいているが、 複数のカウンター出力を排他的論理和 回路で構成されるアルゴリズムに基づいてランダムな数値となるようにデータミ ックスしているので、 乱数として用いることができる。
この第 2系出力のために、 装置 1は、 3つのカウンタ 1 0 9， 1 1 0， 1 1 1 と、 各カウンタの出力をミックスするためのデータミックス部 1 1 5とを備えて いる。
図 8にも示すように、 前記カウンタは、 1個のグレイカウンタ 1 0 9と 2個の バイナリカウンタ 1 1 0， 1 1 1とから構成され、 各カウンタ 1 0 9, 1 1 0， 1 1 1は 8ビット出力である。 また、 各カウンタは、 第 1系出力で使用されたク ロック CLKOと同じクロックで動作 （カウント） する。
なお、 グレイカウンタ 1 0 9の出力端子 （a l〜a 8) は、 信号線 （e O〜e 7) によってデータミックス部 1 1 5の入力端子 （a 0〜a 7) に接続され、 第 1バイナリカウンタ 1 1 0の出力端子 （y 1〜 y 8 ) は、 信号線 （ c 0〜 c 7 ) によってデータミックス部 1 1 5の入力端子 (c 0〜c 7) に接続され、 第 2バ イナリカウンタ 1 1 1の出力端子 （y l〜y 8) は、 信号線 (d 0〜(！ 7) によ つてデータミックス部 1 1 5の入力端子 （d 0〜d 7) に接続されている。
データミックス部 1 1 5は、 各カウンタ 109 , 1 10, 1 1 1からの出力計 24ビットを排他的論理和回路 （EOR) によって 8ビット出力を生成する。 こ のデータミックス部 1 1 5は、 第 1段目のチェーン構造回路 1 1 5 a， 1 1 5 b と第 2段目のチヱーン構造回路 1 1 5 cとから構成される （図 9及び図 10参照 第 1段目のチェーン構造回路は、 さらに第 1列チヱーン構造回路 1 1 5 aと第 2列チェーン構造回路 1 1 5 bとを有している。 第 1列チェーン構造回路 1 1 5 aは、 1 5個の 2入力 EOR回路をチェーン状 （直列） に接続したものであり、 チェーンの最初の EOR回路の 2入力と、 その他の EOR回路の 1入力 （チェ一 ン状に接続されていない方の入力） によって、 第 1列チヱーン構造回路 1 1 5 a 全体で、 1 6個 （8ビット X 2) の入力を有している。
第 1列チェーン構造回路 1 1 5 aの入力には、 グレイカウンタ 109の出力 （ a l〜a 8) 及ぴ第 1バイナリカウンタ 1 10の出力 （y l〜y 8) が与えられ る。 すなわち、 データミックス部 1 15の入力 （a 0〜a 7) 及び入力 （c 0〜 c 7) が与えられる。 第 1列チヱーン構造回路 1 1 5 aの出力は、 任意の E OR 回路の出力から得ることができ、 第 2段目のチヱーン構造回路 1 15 cに与えら れる。 図 9では、 チェーンの最初、 4番目、 7番目、 チェーンの最後の各 E〇R の出力を第 1列チェーン構造回路 1 15 aの出力としている。 なお、 チェーンの 最初の出力は X 6、 4番目の出力は x4、 7番目の出力は X 2、 チェーンの最後 の出力は X 0として、 第 2段目のチェーン構造回路 1 1 5 cに与えられる。
第 2列チ ーン構造回路 1 1 5 bも第 1列チェーン構造回路と同様の構成であ り、 第 2列チェーン構造回路 1 1 5 bの入力には、 第 1バイナリカウンタ 1 10 の出力 (y l〜y 8) 及ぴ第 2バイナリカウンタ 1 1 1の出力 (y 1〜y 8) が 与えられる。 すなわち、 データミックス部 1 1 5の入力 (c 0〜 c 7) 及び入力
(d 0〜d 7) が与えられる。 第 2列チェーン構造回路 1 1 5の出力も、 チェ一 ンの最初、 4番目、 7番目、 チヱーンの最後の各 EORの出力が用いられている 。 なお、 チェーンの最初の出力は x 7、 4番目の出力は X 5、 7番目の出力は X 3、 チェーンの最後の出力は X 1として第 2段目のチェーン構造回路 1 1 5 cに 与んられる。
図 1 0に示すように、 第 1列チェーン構造回路 1 1 5 a及び第 2列チェーン構 造回路 1 1 5 bの出力 X 0〜x 7が入力される第 2段目のチェーン構造回路 1 1 5 cは、 8個の 2入力 E O R回路をチェーン状 （直列） に接続したものであり、 チェーンの最初の E O R回路の入力の一方側は、 グランド G N Dに接続されて、 全体として 8個の入力を有している。
第 2段目のチェーン構造回路 1 1 5 cの出力 （o 0〜o 7 ) は、 各 E O R回路 の出力が用いられ、 8ビットである。 この第 2段目のチヱーン構造回路 1 1 5 c の出力が、 データミックス部 1 1 5の出力 （o 0から o 7 ) 、 すなわち第 2系出 力 (カウンタデータ) となる。 なお、 このカウンタデータもサンプリング C L K に基づくものであるので、 サンプリング C L Kに同期した信号となっている。 第 2系出力は、 第 1系出力と同様にビットマスクが可能であり、 このためにビ ットマスク部 1 1 6を備えている。 このビットマスク部 1 1 6の構成はビットマ スク部 1 0 8の構成と同様であり、 マスクレジスタ 1 2 2のマスクデータに応じ て出力をマスクでき、 第 2系出力の有効ビット数を調整することができる。 図 2に示すように、 乱数発生装置 1の出力のうち、 第 3系出力は、 パラレルレ ジスタ列 （記憶部） 1 1 8にセットされたデータを出力するものである。 このパ ラレルレジスタ列 1 1 8は、 8ビッ トのレジスタであり、 装置外部から与えられ たデータ (第 2系入力） の他、 第 1系出力 (乱数データ) 又は第 2系出力 (カウ ンタデータ） のデータを書き込むことができるように接続されている。
このパラレルレジスタ列 1 1 8は、 ユーザ I Dを装置外部から書き込み、 記憶 保持させ、 I Dが必要なときに第 3系出力として出力することができる。 この場 合、 パラレルレジスタ列 1 1 8に登録された I Dは、 本人認証に利用できる。 パ ラレルレジスタ列 1 1 8には、 I D等の書き込みが自由であるが、 書き込み禁止 とすることもできる。
また、 パラレルレジスタ列 （記憶部） 1 1 8は、 装置外部に出力された乱数デ ータ又はカウンタデータを書き込んでおいて記憶保持させるのに利用することも でき、 必要なときに第 3系出力として装置外部に出力することで、 後のデータ確 認等に用いることができる。
なお、 装置外部から書き込まれるデータの記憶部と、 第 1系出力又は第 2系出 力のデータが書き込まれる記憶部とを別々に構成してもよい。 さらには、 第 1系 出力用の記憶部と第 2系出力用の記憶部とを別々に設けてもょレ、。
また、 第 3系出力も、 第 1系及び第 2系出力と同様にビットマスクが可能であ り、 このためにビットマスク部 1 2 0を備えている。 このビットマスク部 1 2 0 の構成はビットマスク部 1 0 8の構成と同様であり、 マスクレジスタ 1 2 2のマ スクデータに応じて出力をマスクでき、 第 3系出力の有効ビット数を調整するこ とができる。
以上の第 1系〜第 3系の出力は、 外部インターフェース部 1 2 5を介して装置 ( I C ) 外部へ選択的に出力される。 第 1系出力 ほ L数データ） 及び第 2系出力 (カウンタデータ） は絶え間なく生成され、 又第 3系出力もパラレルレジスタ列 1 1 8のデータが常に出力可能となっている。 外部インターフェース部 1 2 5で は、 装置外部からの出力の要求 R E Qに応じていずれかの出力を装置外部、 すな わちデータパス D A T Aに出力する。 なお、 第 1系〜第 3系のいずれの出力を装 置外部に出力するかは装置外部からの要求に応じて行われる。
装置外部、 例えば、 図 1のパーソナルコンピュータ P Cからの出力要求がなさ れると、 第 1系〜第 3系のいずれかの出力のパラレルデータをデータ出力レジス タ （図示省略） に書き込み、 データ読み出し期間中保持する。 データ読み出し期 間を保護するために要求 （R E Q) に対する変換中 （B U S Y) のフラグを同時 に出力する。
なお、 乱数データは、 パラレル出力とは別に、 シリアル信号として装置外部に 出力することもできる。
また、 図 1 2に示すように、 外部インターフェース 1 2 5は、 装置外部からの 入力も選択的に受け付ける。 入力には 2系統あり、 第 1系入力は、 マスクデータ を受け付けるためのものであり、 第 2系入力は、 パラレルレジスタ列 1 1 8に書 き込まれる固定データを受け付けるものである。 なお、 いずれの入力も出力と同 様に 8ビットである。 装置外部、 例えば、 図 1のパーソナルコンピュータ P Cからデータバス D A T Aに入力が与えられ、 装置に対して書き込み信号 WRが与えられると、 データバ ス D A T Aのデータはパラレルレジスタ列 1 1 8又はマスクレジスタ 1 2 2に書 き込まれる。 なお、 第 1系、 第 2系のいずれの入力であるかは装置外部から指示 される。
以上のように外部インターフェース部 1 2 5は、 パーソナルコンピュータ P C 等の外部装置との接続を目的として構成されており、 この外部インターフェース 1 2 5により、 本装置を乱数の必要な様々な機器に組み込んで汎用的な利用が可 能となる。
特に、 本装置 1で真性乱数を発生させ、 暗号化のための鍵を作成し、 秘密鍵暗 号方式又は公開暗号方式等の暗号方式により平分を暗号化する暗号化システムと して構成することができる。 なお、 当該暗号化システムはコンピュータと接続可 能な装置として構成するのが好ましい。 暗号化システムをパーソナルコンビユー タ等と接続することにより、 さまざまな形式のフアイルを暗号化することが可能 となる。
【産業上の利用の可能性】
本発明によると、 ノィズ発生源から発生したノィズ信号を増幅する増幅器と、 増幅されたノィズ信号を 2値化するための 2値化装置とを備え、 2値化装置がシ リアルレジスタによつて構成されているので、 暗号化等で必要な物理乱数を簡素 な構成で得られる。

Claims

請 求 の 範 囲
1. ノイズ発生源 （101) から発生したノイズ信号を増幅する増幅器 （103 ) と、 増幅されたノイズ信号を 2値化するための 2値化装置 （105) を備え 前記 2値化装置 （105) は、 シリアルレジスタによって構成されているこ とを特徴とする乱数発生装置。
2. 前記シリアルレジスタ （1 05) から出力されたシリアルなデジタル物理乱 数を、 所定ビットのパラレル信号に変換するシリアルパラレル変換器 (107 ) を備えていることを特徴とする請求項 1記載の乱数発生装置。
3. 生成された乱数データのビットのうちいくつかをマスクして出力することが できるビットマスク部 （1 08) を備えていることを特徴とする請求項 1又は 2記載の乱数発生装置。
4. 前記ビットマスク部 （1 08) は装置外部から指定されたビットに対してマ スクすることを特徴とする請求項 3記載の乱数発生装置。
5. 生成された乱数データを装置内部に記憶する記憶部 （1 1 8) を備えている ことを特徴とする請求項 1〜 4のいずれかに記載の乱数発生装置。
6. 前記記憶部 （1 1 8) は、 装置外部からの乱数データ出力の要求に応じて装 置外部に出力された乱数データ数を記憶保持するものであることを特徴とする 請求項 5記載の乱数発生装置。
7. 本人認証のための I Dを登録可能な記憶部 （1 1 8) を備えていることを特 徴とする請求項 1〜6のいずれかに記載の乱数発生装置。
8. 前記ノイズ源 （101) のノイズは、 半導体の熱雑音であることを特徴とす る請求項 1〜 7のいずれかに記載の乱数発生装置。
9. 請求項 1〜 8のいずれかに記載の乱数発生装置は、 装置外のコンピュータか らの要求に応じて乱数データを出力する外部インターフェース部 （1 25) を 備えている。
10. 請求項 1〜9のいずれかに記載の乱数発生装置は、 ワンチップ I C装置と して構成されている。
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