WO2001056074A1 - Support de tranche, systeme d'exposition et procede de fabrication de dispositif a semiconducteur - Google Patents

Support de tranche, systeme d'exposition et procede de fabrication de dispositif a semiconducteur Download PDF

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peripheral wall
wafer
support pin
semiconductor wafer
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PCT/JP2001/000523
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Seiichiro Kobayashi
Koichi Koyanagi
Teruo Honda
Hideo Saeki
Masaharu Motohashi
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Hitachi Tokyo Electronics Co., Ltd.
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    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
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    • G03F7/707—Chucks, e.g. chucking or un-chucking operations or structural details
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B25—HAND TOOLS; PORTABLE POWER-DRIVEN TOOLS; MANIPULATORS
    • B25B—TOOLS OR BENCH DEVICES NOT OTHERWISE PROVIDED FOR, FOR FASTENING, CONNECTING, DISENGAGING OR HOLDING
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Definitions

  • the present invention relates to a wafer chuck, an exposure apparatus using the same, and a method for manufacturing a semiconductor device.
  • the present invention relates to a wafer chuck, an exposure technique using the same, and a semiconductor device manufacturing technique.
  • the present invention is effective when applied to a wafer chuck used for sucking and holding a semiconductor wafer in a semiconductor device manufacturing process.
  • a wafer chuck used for sucking and holding a semiconductor wafer in a semiconductor device manufacturing process.
  • a resist is applied to a semiconductor wafer, and a circuit pattern of one layer formed on an original reticle or the like is exposed and developed, so that a predetermined resist pattern is formed on the semiconductor wafer.
  • the flatness of the semiconductor wafer is important in order to prevent poor resolution due to not being formed within the depth of focus and form a sharp circuit pattern. This is a technical issue. For this reason, a flat state is realized by vacuum suction from the back surface by a wafer chuck having good flatness, and exposure processing is performed on the flat state.
  • the wafer chuck has a configuration in which a large number of support pins are implanted inside a cup-shaped container.
  • the outer peripheral wall of the cup-shaped container and a large number of support pins are brought into contact with the back surface of the semiconductor wafer, and the semiconductor wafer is supported by reducing the pressure inside the cup-shaped container. Therefore, the correction of the warpage of the peripheral portion is insufficient, and the miniaturization of the process further reduces the depth of focus, so that the flattening of the semiconductor wafer at the time of exposure is becoming an important technical issue year by year.
  • Japanese Patent Application Laid-Open No. H8-37227 discloses a technique for further improving the flatness in the peripheral portion of the semiconductor wafer, and corrects upward warpage deformation in the peripheral portion of the semiconductor wafer. And the like have a certain effect.
  • SUMMARY OF THE INVENTION With the wafer chuck as in the above-mentioned prior art, the obtained flatness is not sufficient. That is, even in the above-mentioned invention, since a fixed shape relationship is not shown to correct when the direction of the warpage of the wafer is reverse (downward), wafer correction for realizing high flatness over the entire surface of the semiconductor wafer is not shown. Has certain limitations.
  • An object of the present invention is to provide a technique capable of more effectively preventing the warpage of a semiconductor wafer sucked and held by a ⁇ -chuck and realizing high flatness over the entire surface of the semiconductor churn.
  • Another object of the present invention is to provide a technique capable of adsorbing and holding semiconductor wafers of various diameters with one wafer chuck.
  • Another object of the present invention is to provide a technique capable of improving the production yield of a semiconductor device.
  • the wafer chuck according to the present invention flatly suction-holds the semiconductor wafer whose back surface is supported by the support pins by applying a negative pressure to the suction chamber surrounded by the outer peripheral wall. It is formed slightly lower than the upper surface of the support pin, the outer peripheral wall is not in contact with the semiconductor wafer without holding it, and the outside air is slightly sucked into the suction chamber.
  • the distance between the outer peripheral wall and the nearest support pin is a constant distance, a moment is generated so that the inclination of the semiconductor wafer in contact with the nearest outermost pin is small, and the bending of the semiconductor wafer due to suction is generated. It is characterized by minimization.
  • an exposure apparatus is characterized by being configured using the above-described wafer chuck.
  • a semiconductor device is manufactured by applying the above-described wafer chuck to an exposure apparatus that performs a semiconductor wafer polishing step and a semiconductor wafer exposure.
  • the inflowing air causes a pressure loss due to the outer peripheral wall, and a negative pressure is obtained in the suction chamber, and the negative pressure causes a suction pressure between the outer peripheral wall and the nearest pin. If the moment generated by the suction pressure is equal to the moment acting inside the nearest pin, the moment is balanced at the position above the nearest pin, so that the wafer is tilted.
  • the distance between the outer peripheral wall and the nearest pin is equal to or less than a certain distance, the bending or inclination from the nearest pin to the outer peripheral bank can be sufficiently reduced, and the flatness of the wafer near the outer peripheral portion of the wafer can be reduced. The degree can be maintained with high accuracy.
  • a good circuit pattern can be transferred to a semiconductor wafer even in a fine process with a small depth of focus.
  • FIG. 1 is a conceptual diagram showing an exposure apparatus using a wafer chuck according to an embodiment of the present invention.
  • FIG. 2 is a perspective view showing a wafer chuck and a semiconductor wafer according to one embodiment of the present invention.
  • FIG. 3 is a plan view of a wafer chuck according to one embodiment of the present invention.
  • FIG. 4 is a schematic cross-sectional view of a portion along line AA in FIG.
  • FIG. 5 is a sectional view showing a modification of the wafer chuck according to one embodiment of the present invention.
  • FIG. 6 is a plan view showing a modification of the wafer chuck according to one embodiment of the present invention.
  • FIG. 7 is a flowchart illustrating an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 8 is an explanatory diagram illustrating an example of the operation of the wafer chuck according to one embodiment of the present invention.
  • FIG. 1 is a schematic view showing an exposure apparatus using a wafer chuck according to an embodiment of the present invention
  • FIG. 2 is a perspective view showing the wafer chuck and a semiconductor wafer
  • FIG. 3 is a plan view of the wafer chuck shown in FIG.
  • FIG. 4 is a schematic cross-sectional view of a portion along line AA in FIG.
  • an exposure apparatus using a chuck uses, for example, an Hg lamp 2 as an exposure light source.
  • the exposure light 3 from the Hg lamp 2 is converged by the elliptical mirror 4 and is converged by the condenser lens 8 via the reflector 5, the relay lens 6, and the reflector 7.
  • the light takes in the circuit pattern formed on the reticle 9, is reduced by the reduction lens 10, and is finally projected onto the semiconductor wafer 11 held by the wafer chuck 1.
  • the circuit pattern is transferred onto the semiconductor wafer 11 coated with the resist.
  • a wafer chuck 1 holding a semiconductor wafer 11 is formed of, for example, ceramic to prevent deformation due to aging or thermal expansion, and a suction chamber surrounded by an outer peripheral wall 12. 13 is formed on the chuck body 14.
  • the suction chamber 13 is connected to an external exhaust pump (not shown) through a suction hole 16.
  • the outer peripheral wall 12 is formed to be slightly smaller than the semiconductor wafer 11 to prevent the resist solution applied around the back surface of the semiconductor wafer 11 from adhering.
  • the upper surface of the outer peripheral wall 12 is formed slightly lower than the height of the plurality of support pins 15 that support the semiconductor wafer 11 from the back surface, and the rear surface of the semiconductor wafer 11 and the upper surface of the outer peripheral wall 12 have a slight gap ⁇ . ing. Therefore, the suction chamber 13 evacuated through the suction hole 16 is communicated with the outside through this gap, but the leak flow rate Q is expressed by the following equation from theoretical calculation and experimental results. (Equation 1 )
  • b circumferential length of the outer peripheral wall
  • ⁇ gap
  • ⁇ viscosity coefficient
  • dPZdx pressure gradient
  • Equation 1 by making the gap small, the viscosity of the air flowing through the gap acts strongly, causing a pressure loss due to the passage of the air through the outer peripheral wall 12 (vacuum sealed at the boundary).
  • a semiconductor wafer 11 with a diameter of 200 mm backside matte
  • the width of the outer peripheral wall 12 was set to ⁇ 0.3 mm
  • the gap ⁇ was set to 0.5 ⁇ m
  • the vacuum source was set to ⁇ .79 kPa (600 mmHg).
  • the pressure drop due to the inflow of air from the outer peripheral wall 12 was 3.2%.
  • the pressure drop of the conventional structure where the outer peripheral wall 12 was in contact was 1.3%. Since the pressure drop can be adjusted by changing the width and the gap ⁇ of the outer peripheral wall 12, the wafer chuck 1 corresponding to the change in the diameter of the semiconductor wafer 11 can be manufactured.
  • the pressure difference dP between the pressure of the suction chamber 13 and the pressure of the atmospheric pressure causes the pressure to be pressed against the tip of the support pin 15, such as the outer peripheral wall 12. It has been empirically known that the portion pressed by the continuous surface and the portion pressed by the tip of the support pin 15 can obtain the result that the deformation of the pressed portion is considered to be different. The difference is related to the vacuum pressure, the area of the pin tip, the pin arrangement, the state of the back surface of the semiconductor wafer 11, and the like.
  • the arrangement pitch of the support pins 15 is made as equal as possible, and the nearest support pin 15a of the outer peripheral wall 12 is made to have a uniform suction pressure applied to the pins, the rear surface state of the semiconductor wafer 11 can be improved. Irrespective of this, the most flat flatness can be obtained.
  • the distance (distance L1) between the outer peripheral wall 12 and the nearest support pin 15a may be set to be approximately half the distance of the arrangement pitch L2 of the support pins 15, and if an accuracy error within ⁇ 50 nm is aimed at, the inner side may be located inside.
  • the relationship between the arrangement pitch L2 of the support pins 15 and the distance L1 between the outer peripheral wall 12 and the nearest support pin 15a is preferably L2 / 6 ⁇ L1 ⁇ L2.
  • the relationship between the distance L1 between the outer peripheral wall 12 and the nearest support pin 15a and the arrangement pitch L2 of the inner support pins 15 is the same not only in the radial direction of the wafer chuck as described above, but also in the arrangement pitch in the circumferential direction. Can be applied to
  • the reason why the arrangement pitch L2 is set to be 1.5 times or less the distance L1 between the outer peripheral wall 12 and the nearest support pin 15a from the viewpoint of making the pressure applied to the support pins as uniform as possible is as follows. is there.
  • a particularly noticeable problem is that the semiconductor wafer 11 illustrated in FIG. 5 described below is pushed up.
  • the force applied to the tip of the support pin 15a in the vicinity of the push-up hole 18 through which the push-up pin 19 enters and exits (the inner wall 17) has a great effect particularly on the flatness.
  • L1 is limited to about 0.2 mm due to processing technology restrictions, the minimum value of L1 is 0.2 mm.
  • the distance L1 between the outer peripheral wall 12 and the nearest support pin 15a is preferably up to about 1.8 mm in consideration of the radius of the beam.
  • the reason why the distance L1 between the outer peripheral wall 12 and the support pin 15a is set within 1.8 mm will be described.
  • the pitch between the support pin 15a closest to the outer peripheral wall 12 and the support pin 15b inside the outer peripheral wall 12 is L2
  • the overhang around the semiconductor wafer 11 (that is, the distance between the outer peripheral wall 12 and the support pin 15a) is Ll
  • the distributed load is L1.
  • w is the longitudinal modulus of elasticity
  • E is the second moment of area
  • the radius y at the tip of the overhang is approximately w LlT w (Ll) 3 L2
  • y 8EI It can be expressed as 6EI.
  • the semiconductor substrate 11 is a Si substrate
  • w 80 kPa (600 mmHg)
  • L1 is 1.8 mm
  • L2 is 2 mm
  • E is 166 MPa
  • L1 is as described above 1.8 mm or less is considered a necessary condition.
  • the flow rate of the external gas changes depending on the gap distance between semiconductor wafer 11 and upper surface of outer peripheral wall 12.
  • the gas inflow is given by Equation 1.
  • the gap ⁇ is too large, the gas inflow increases, causing a decrease in the pressure of the suction chamber 13.
  • the gap ⁇ is too small, the semiconductor wafer 11 and the upper surface of the outer peripheral wall 12 come into contact with each other. May not be able to operate.
  • the portion may rise and the flatness may be deteriorated.
  • the pressure of the suction chamber 13 is reduced by about 3% when a semiconductor wafer 11 having a diameter of 200 is used and the back surface is matted.
  • the allowable pressure drop for practical use is 10%
  • the gap ⁇ is considered to be a maximum of 1.4 ⁇ m, and up to the maximum possible setting of the gap ⁇ .
  • a gap ⁇ of at least 0.1 ⁇ is required so that the outer peripheral wall 12 does not contact the semiconductor wafer 11.
  • the width of the outer peripheral wall 12 is greater than or equal to 2. Omm, the bending of the outer peripheral portion of the semiconductor wafer 11 increases due to the effect of the vacuum suction pressure. Therefore, the value of the width is desirably less than or equal to 2. Omm. .
  • the distance between the nearest support pin 15a, which is arranged once along the outer peripheral wall 12, and the second row of support pins 15b, which is arranged further inside, is the same as that of the semiconductor wafer. It is important to make the flatness of the outer peripheral part of the eleventh high precision.
  • the semiconductor wafer 11 is suctioned by vacuum suction and corrected, but the condition of the arrangement of the support pins 15 for performing correction in the outermost peripheral portion is necessary. .
  • the outer peripheral wall 12 is in contact with the semiconductor wafer 11 and plays a role of a vacuum seal. I will leave it.
  • the inclination of the semiconductor wafer 11 at the contact portion of the outer peripheral wall 12 that contacts the semiconductor wafer 11 at the nearest support pin 15a is reduced, and the contact of the outer peripheral wall 12 at the nearest support pin 15a is reduced.
  • the second row of support pins 15b is arranged around the inner circumference of the outermost support pin 15a so that the surface pressure of the support pins 15 becomes equal to that of the other support pins 15, and the arrangement density of the support pins 15 is made uniform.
  • the flatness near the outer peripheral wall 12 where flatness is difficult to obtain can be improved.
  • the distance (arrangement pitch L2) between the nearest support pin 15a of the outer peripheral wall 12 and the second row of support pins 15b should be a value between 1 and 2.5 mm, preferably 2 mm.
  • the accuracy of the flatness of the semiconductor wafer 11 is easily obtained.
  • the operation and effect of the outer peripheral wall 12, the nearest support pins 15a, and the second row of support pins 15b are close to the center of the wafer chuck 1 in FIG.
  • Internal wall 17 having push-up holes 18 for push-up pins 19 used to carry semiconductor wafer 11 placed thereon, support pins 15a closest to inner wall 17, and support pins 15b in the second row from the inner wall Can obtain similar results.
  • the wafer chuck 1 prevents the occurrence of warpage in the vicinity of the outer peripheral wall 12 and the inner wall 17 of the held semiconductor wafer 11, and holds the semiconductor wafer 11 in a flat state. Reduced when applied to ⁇ ⁇ ⁇ ⁇ chuck 1 of the exposure equipment exemplified in 1. It is possible to transfer a circuit pattern having good resolution to the semiconductor wafer 11 without deviating the focal length of the lens 10 to each part of the semiconductor wafer 11.
  • the case where the semiconductor niche 11 of a specific size is fixed by suction on one outer peripheral wall 12 is exemplified.
  • the outer peripheral walls 12 having different diameters are multiplexed and a plurality of semiconductor wafers having different sizes are arranged. Eleven suction fixing may be enabled.
  • the outer peripheral wall 12A is arranged inside the outer peripheral wall 12, and the single wafer chuck 1 uses the small diameter semiconductor wafer 11 and the outer peripheral wall 12A corresponding to the outer peripheral wall 12. It can be used for suction fixing of any of the corresponding large-diameter semiconductor wafers 11.
  • the outer peripheral wall 12 and the outer peripheral wall 12A are in non-contact with the back surface of the semiconductor wafer 11 regardless of whether the semiconductor wafer 11 having a small diameter or a large diameter is fixed by suction, and thus the inner wall illustrated in FIG.
  • the configuration of the wall 17, the push-up hole 18, the push-up pin 19, and the like can realize the negative pressure suction on the entire surface of the semiconductor wafer 11 simply by being arranged at the center of the innermost peripheral wall 12.
  • the leak Q is proportional to the circumferential length b. Therefore, in order to maintain dP at a value required for adsorption, the gap ⁇ needs to be smaller at the outer circumferential wall.
  • the difference between the heights of the inner banks (peripheral walls) is generally considered as a limit for reliably adsorbing, with the maximum being 0.3 mm or less, and 0.3 mm or more.
  • FIG. 7 illustrates a flowchart showing an example of a method for manufacturing a semiconductor device using the above-described wafer chuck 1 and an exposure apparatus having the same.
  • a semiconductor substrate obtained by slicing an ingot made of a semiconductor single crystal is polished to produce a semiconductor wafer 11 (step 101).
  • a circuit pattern of the semiconductor device is transferred and formed on the semiconductor wafer 11 by photolithography using the exposure apparatus shown in FIG.
  • the wafer chuck 1 of the present embodiment to fix the semiconductor wafer 11 in the exposure apparatus, a circuit having a good resolution can be achieved without deviating the focal length of the reduction lens 10 of the exposure apparatus with respect to each part of the semiconductor wafer 11.
  • the surface of the semiconductor wafer 11 is flattened by CMP (chemical mechanical polishing) technology or the like in order to prevent an adverse effect on the upper layer side of the unevenness of the wafer base portion in the multilayer wiring structure and the like.
  • the maximum deflection amount in each part of the semiconductor wafer 11 is reduced to 50 nm.
  • High flatness which is controlled as follows, can be realized, and reduction of circuit pattern defects in the upper layer caused by unevenness of the base and the like can be realized (step 102).
  • the semiconductor wafer 11 on which a large number of semiconductor devices are collectively formed by such a wafer process is subjected to a function inspection of each semiconductor device by a wafer probe or the like (step 103), and further, the semiconductor device is subjected to a test.
  • a plurality of semiconductor devices are separated into individual chips (pellets) (step 104), and only the chips determined as non-defective in the inspection step of step 103 are packaged ( Step 1 05).
  • a product semiconductor device is completed.
  • exposure is performed while holding the semiconductor wafer 11 with a high degree of flatness by the wafer chuck 1, so that each part of the semiconductor wafer 11 of the reduction lens 10 in the exposure apparatus is performed.
  • the precision of the focal length of the circuit pattern is improved, and the transfer precision of the circuit pattern is improved.
  • the semiconductor wafer 11 can be highly flattened in the CMP step, thereby reducing defects such as disconnection in the multilayer wiring structure. As a result, a high yield in the manufacturing process of the semiconductor device can be achieved.
  • the present invention is not limited to this, and is not limited thereto.
  • the present invention can be applied not only to the apparatus but also to various semiconductor manufacturing apparatuses and semiconductor inspection apparatuses that need to hold a semiconductor wafer in a flat state. Further, the present invention can be applied not only to a manufacturing process of a semiconductor device but also to a manufacturing process of a liquid crystal or the like.
  • the gas from the outside is sucked into the suction chamber by the space between the semiconductor wafer and the upper surface of the outer peripheral wall, thereby causing pressure loss due to viscous resistance.
  • the semiconductor wafer can serve as a vacuum seal between the suction chamber and the outside, and can hold the semiconductor wafer by suction only with the support pins. As a result, uniform suction holding can be performed over the entire area where wafer suction is performed, and suction holding with extremely good flatness can be performed.
  • the flatness including the outer peripheral portion of the held semiconductor wafer is improved, so that the focal length does not deviate throughout the semiconductor wafer.
  • a circuit pattern having good resolution can be transferred to a semiconductor wafer.
  • a good semiconductor chip can be manufactured over the entire area of the semiconductor wafer. Yield can be improved.

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Description

明 細 書
ウェハチャックおよびそれを用いた露光装置ならびに半導体装置の製造方法 技術分野
本発明は、ウェハチャックおよびそれを用いた露光技術ならびに半導体装置の製造技 術に関し、特に、半導体装置の製造工程において半導体ウェハを吸着保持する用途等 に用いられるウェハチャック等に適用して有効な技術に関する。 背景技術
たとえば、半導体ウェハ上にレジストを塗布し、原版であるレチクルなどに形成された 1層分の回路パターンを露光、現像することにより半導体ウェハ上に所定のレジストバタ
—ンを形成する露光装置に於いては、焦点深度内に結像されていないことに起因する 解像不良を防止して鮮鋭な回路パターンを形成するために、半導体ウェハの平坦度が 重要な技術的課題となる。このため、平坦度の良いウェハチャックによって裏面から真 空吸着することで平坦な状態を実現し、これに対して露光処理が行われている。
このような、露光装置を詳しく記載している例としては、たとえば、工業調査会発行、 「1 998年度版 超 L S I製造'試験装置ガイドブック」（平成 1 0年 1 1月 20日発行）など があり、ウェハチャックは、カップ状の容器の内部に多数の支持ピンを植設した構成に なっている。し力 し、この構造では、カップ状の容器の外周壁および多数の支持ピンを 半導体ウェハの裏面に当接させ、カップ状の容器内を負圧にすることで半導体ウェハを 支持する構成であるため、周辺部の反りの矯正が不十分であり、プロセスの微細化は焦 点深度を一層浅くしているので、露光時における半導体ウェハの平坦化は年々重要な 技術的課題となっている。
これについて、さらに半導体ゥ-ハの周辺部における平坦度の改善を行った発明とし ては、特開平 8— 37227号公報の技術があり、半導体ゥ-ハの周辺部において上向き の反り変形の矯正等には一定の効果を得られるものである。 発明の開示 しカゝし、上述の従来技術のようなウェハチャックでは、得られる平坦度は十分なもので はない。すなわち、上記発明においてもウェハの反りの方向が逆（下向き）である場合は 正するような一定の形状関係は示されていないため、 半導体ウェハの全面で高い平坦 度を実現するためのウェハ矯正には一定の限界が生じる。
本発明の目的は、ゥ-ハチャックに吸着保持された半導体ウェハの反りをより効果的 に防止し、半導体ゥュハの全面で高い平坦度を実現することのできる技術を提供するこ とにある。
本発明の他の目的は、一つのゥヱハチャックで多様な口径の半導体ゥヱハを吸着保 持させることが可能な技術を提供することにある。
本発明の他の目的は、半導体装置の製造歩留りを向上させることが可能な技術を提 供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図 面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以 下のとおりである。
すなわち、本発明によるウェハチャックは、外周壁に囲まれた吸引室を負圧にすること によって支持ピンに背面を支持された半導体ウェハを平坦に吸着保持するものであつ て、外周壁の上面が支持ピンの上面より微少に低く形成され、外周壁は半導体ウェハを 保持せずに非接触となり、外気が微少に吸引室内に吸引される。
さらに、外周壁とその最寄りの支持ピンとの距離は一定の距離とし、最外周の最寄りの ピンに接する半導体ウェハの傾きが微少となるようなモーメントを発生させ、かつ、吸引 による半導体ウェハの撓みを最小限にすることを特徴とするものである。
また、本発明による露光装置は、上述したウェハチャックを用いて構成されることを特 徴とするものである。
また、本発明による半導体装置の製造方法は、上述したウェハチャックを、半導体ゥェ ハの研磨工程や、半導体ゥュハの露光を行う露光装置に適用して半導体装置を製造す るものである。 上記のような構成のウェハチャックによれば、流入する空気は外周壁により圧力損失 を生じ吸引室は負圧が得られるとともに、その負圧により、外周壁とその最寄りのピンと の間の吸引圧が発生し、その吸引圧により生じたモーメントがその最寄りのピンの内側 に働くモーメントと等しければ、その最寄りのピンの上の位置ではモーメントが釣り合う ので、ウェハは傾かなレ、。
さらに、外周壁とその最寄りのピンの距離が一定の距離以下であれば、その最寄りの ピンから外周土手にかけての撓みあるいは傾きを十分に少なくすることが出来るので、 ウェハ外周部付近のウェハの平坦度を高精度に維持することが出来る。
このようなウェハチャックを用いた露光装置によれば、焦点深度の浅い微細プロセスに おいても、良好な回路パターンを半導体ウェハに転写することができる。
このようなウェハチャックあるいは露光装置を用いた半導体の製造方法によれば、焦 点深度の浅い微細プロセスにおいても半導体装置の製造が可能となる。 図面の簡単な説明
図 1は、本発明の一実施の形態であるウェハチャックが用いられた露光装置を示す概 念図である。
図 2は、本発明の一実施の形態であるウェハチャックと半導体ウェハを示す斜視図で ある。
図 3は、本発明の一実施の形態であるウェハチャックの平面図である。
図 4は、図 3の線 A— Aに沿う部分の略断面図である。
図 5は、本発明の一実施の形態であるウェハチャックの変形例を示す断面図である。 図 6は、本発明の一実施の形態であるウェハチャックの変形例を示す平面図である。 図 7は、本発明の一実施の形態である半導体装置の製造方法の一例を示すフローチ ヤートである。
図 8は、本発明の一実施の形態であるウェハチャックの作用の一例を説明する説明図 である。 発明を実施するための最良の形態
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。 (実施の形態 1)
図 1は本発明の一実施の形態であるゥュハチャックが用いられた露光装置を示す概略 図、図 2はそのウェハチャックと半導体ウェハを示す斜視図、図 3は図 2のウェハチャック の平面図、図 4は図 3の線 A— Aに沿う部分の略断面図である。
図 1に示すように、本実施の形態によるゥヱハチャックが用いられた露光装置は、露光 光源としてたとえば Hgランプ 2が用いられている。この Hgランプ 2からの露光光 3は楕 円ミラ一 4により収束されてリフレクタ 5、 中継レンズ 6、リフレクタ 7を経由してコンデンサ レンズ 8で収束される。このような照明系を経た後、光はレチクル 9に形成された回路パ ターンを取り込んで縮小レンズ 10によって縮小され、最後にウェハチャック 1に保持され た半導体ウェハ 11上に投影される。これによつてレジストが塗布された半導体ウェハ 11 上に回路パターンが転写されることになる。
ここで、図 2に示すように、経時変化や熱膨張による変形を防止するためにたとえばセ ラミックスにより形成され、半導体ウェハ 11を保持するウェハチャック 1は、外周壁 12に 囲まれた吸引室 13がチャック本体 14に形成されているものである。吸引室 13は、吸引 孔 16を介して外部の図示しない排気ポンプ等に接続されている。図 3に示すように、外 周壁 12は半導体ゥュハ 11よりもやや小さく形成されて、半導体ウェハ 11の裏面に回り 込んで塗布されたレジスト液の付着等が防止されている。
外周壁 12の上面は、半導体ウェハ 11を裏面から支持する複数本の支持ピン 15の高 さより、僅かに低く形成され、半導体ウェハ 11の裏面と外周壁 12の上面は僅かな隙間 δを有している。よって、吸引孔 16を介して排気される吸引室 13は、この隙間を介して、 外部と連通されているが、リーク流量 Qは理論計算と実験結果から以下の式で表される。
Figure imgf000006_0001
(式1)
ここで、 b:外周壁の周長、 δ ：隙間、 μ ：粘性係数、 dPZdx:圧力勾配、とする。
式 1に示すように、僅かな隙間にすることにより、そこを流れる空気の粘性が強く働き、 外周壁 12を空気が通過する事による圧力損失を生じる（そこを境に真空シールされる）。 実験例としては、 口径 φ 200の半導体ウェハ 11 (裏面梨地）を用レ、、外周壁 12の幅 を〇. 3mmとし、隙間 δを 0. 5 μ mとし、真空源を〇. 79kPa (600mmHg)とした場合 において、外周壁 12からの空気の流入による圧力低下は、 3. 2%であった。 同じく、外 周壁 12が接触した従来構造のものは圧力低下が 1. 3%であった。外周壁 12の幅、隙 間 δを変えることにより、圧力低下を調整することが出来るので、半導体ゥヱハ 11の口 径の変化に対応したウェハチャック 1が製作可能である。
半導体ウェハ 11を先端が尖った支持ピン 15で支持する場合、吸引室 13の圧力と大 気圧の圧力との圧力差 dPで支持ピン 15の先端に押し付け圧力が生ずる力' 外周壁 12 のような連続面で押し付ける部分と、支持ピン 15の先端で押し付ける部分とでは、押し 付ける部分の変形が異なっていると考えられる結果が得られることが経験的に知られて レ、る。その差は、真空圧力、ピン先端の面積、ピンの配置、半導体ウェハ 11の裏面状 態等と関係している。
本実施の形態に於いては、半導体ウェハ 11の裏面と外周壁 12上面との間では連続 面で接触する部分がないが、支持ピン 15の配置については考慮を払う必要がある。し かるに、支持ピン 15の配列ピッチは可能な限り等ピッチとし、外周壁 12の最寄りの支持 ピン 15aはそのピンが受ける吸着圧が均一になるようにすれば、半導体ウェハ 11の裏 面状態によらず最も平坦な平坦度を得られる。つまり、外周壁 12と最寄りの支持ピン 15 aの間隔（距離 L1)は、支持ピン 15の配列ピッチ L2のおよそ半分の距離に配置すれば よく、 ±50nm以内の精度誤差を狙うと、内側の支持ピン 15の配列ピッチ L2と、外周壁 12と最寄りの支持ピン 15aの距離 L1の関係は、 L2/6≤L1≤L2、とすることが望まし レ、。
この外周壁 12と最寄りの支持ピン 15aの距離 L1と、内側の支持ピン 15の配列ピッチ L2との関係は、上述のようなウェハチャックの径方向のみならず、周方向における配列 ピッチにも同様に適用することができる。
すなわち、支持ピンが受ける圧力が出来るだけ均一になるようにする観点から、配列 ピッチ L2を外周壁 12と最寄りの支持ピン 15aの距離 L1の 1. 5倍以下とする理由は、 次のとおりである。
支持ピン 15の先端にかかる力がピン毎に出来るだけ等しくなるようにすることが半導 体ウェハ 11の高い平坦度を実現する上で必要である。つまり、吸着保持時に、それぞ れの支持ピン 15が受け持つ大気圧がかかる面積が等しくなることである。
特に顕著に問題が出るのは、後述の図 5に例示された半導体ウェハ 11を押し上げる ための押し上げピン 19が出入りする押し上げ穴 18の周辺部分（内部壁 17)であり、 当 該內部壁 17の直近の支持ピン 15aの先端にかかる力は特に平坦度に大きな影響を与 える。
この影響について歪みを予想するための実験的な確認を行った。
実験で、図 8に例示されるように、内部壁 17に最も近い支持ピン 15aの配列とさらに 一回り外側の支持ピン 15bの配列の密度を 1. 5倍に変え、支持ピン 15aの先端にかか る圧力 P1 (①の領域の圧）および支持ピン 15bの先端にかかる圧力 P2(②の領域の 圧）の値を 1. 5倍〜 lZl. 5倍差としたところ、 90nm程度の歪みが測定された。他の 要因も含んで lOOnm以下となったので 1. 5倍が実用の限度と考えられる。 当然、さら に良い精度を狙うには 1. 5倍よりも、より 1. 0倍に近づけるべき事は言うまでもない。
L2の値は、現実のゥェ一ハチャック 1の加工技術の制約等から lmm以上必要である c この前提で、上述のように、 PlZP2 =①/②を 1. 5倍〜 1Z1. 5倍差まで許容できる とすると、上述のように L2の最小値が lmmであるから、①の領域の②の領域に対する 圧の比率を 1. 5倍〜 1Z1. 5倍に制御するには、以下のようになる。
1. 5倍のとき、 L2Z2 + L1 ( = L2) = 1. 5L2 力 ら、 L 1 = L2となる。
1/1. 5倍のとき、 L2Z2 + L1 ( = L2/6) =L2'2/3 から L 1 = 1ノ 6 = 0. 17 mmとなる。
ただし、加工技術の制約から L1は 0. 2mm程度に制限されるので、 L1の最小値は 0. 2mmとなる。
一方、外周壁 12と最寄りの支持ピン 15aの距離 L1は、梁の橈みとして考慮すると最 大 1. 8mm位までとすることが望ましい。
外周壁 12と支持ピン 15aの距離 L1を 1. 8mm以内に設定する理由を説明する。 外周壁 12の最寄りの支持ピン 15aと、その内側の支持ピン 15bのピッチを L2、半導 体ウェハ 11の周辺部のオーバーハング（すなわち外周壁 12と支持ピン 15aの距離）を Ll、分布荷重を w、縦弾性係数を E、断面二次モーメントを Iとすると、オーバーハング の先端（外周壁 12の直上）の橈み yは、近似的に w LlT w(Ll)3L2
y 8EI 6EI と表すことができる。 ここで、半導体ゥ-ハ 11として Si基板を想定し、 wを 80kPa(600mmHg)、 L1を 1. 8mm、 L2を 2mm、 Eを 166MPa、半導体ウエノヽ 11の板厚を 0. 725mm→I = 0. 03 18mm4を代入すると撓み y=50nmとなり、平坦度 1 OOnm以下を達成するためには、 ここでの撓みの要因は 50nm以下とするのが妥当であるので、 L1は、上述のように 1. 8 mm以下が必要条件と考えられる。
(実施の形態 2)
実施の形態 1のウェハチャック 1において、半導体ウェハ 11と外周壁 12の上面の隙間 距離により、外部の気体の流入量が変化する。気体の流入量は式 1で表される。このと き、この隙間 δが大きすぎると気体の流入量が増えて、吸引室 13の圧力低下を招き、 少なすぎると半導体ウェハ 11と外周壁 12上面が接触し、実施の形態 1で示す効果を発 揮できない場合がある。また、半導体ウェハ 11の裏面に付着した異物の挟み込みによ り、その部分が盛り上がり、平坦度が悪化する場合がある。
実験では、 φ 200の半導体ウェハ 11で裏面が梨地のものを用い、外周壁 12の幅を 0. 3mm、隙間距離を 0. 5μ mとしたとき、吸引室 13の圧力は 3%程度低下する。実用上 の圧力低下の許容を 10%とすれば、式 1にあてはめて考えると、 外周壁の幅が 0. 3mmのとき、隙間 δは最大 0. 75 μ m、 外周壁の幅が 2. Ommのとき、隙間 δは最大 1. 4 μ m、 までが隙間 δを設定可能な最大限度と考えられる。
また、外周壁 12と半導体ウェハ 11のウェハが接触しないように最低でも 0. Ι μ πι以 上の隙間 δを必要とする。
外周壁 12の幅は、 2. Omm以上であると、真空吸着圧の影響で半導体ウェハ 11の外 周部の撓みが増大するので、 当該幅の値は、 2. Omm以下とすることが望ましい。
(実施の形態 3) 実施の形態 1のウェハチャック 1において、外周壁 12に沿って一回り配置されている 最寄りの支持ピン 15aとそのさらに内側に一回り配置されている 2列目の支持ピン 15b の間隔は半導体ウェハ 11の外周部の平坦度を高精度にするために重要である。
すなわち、平均曲率 1ZRで反った半導体ウェハ 11において、これを真空吸着で吸引 し矯正するわけであるが、最外周部に於いて矯正が行われるための支持ピン 15の配置 の条件が必要である。
従来技術のゥヱハチャックの構造は外周壁 12は半導体ウェハ 11と接し真空シールの 役割を果たしていたが、このため外周壁 12と接する部分に於いて半導体ウェハ 11は平 均曲率を矯正しきれずに傾きを残してしまう。
本実施の形態においては、半導体ウェハ 11に接触する外周壁 12の最寄りの支持ピ ン 15aの接触部分に於いて半導体ゥュハ 11の傾きを低減し、外周壁 12の最寄りの支 持ピン 15aにおける接触の面圧を他の支持ピン 15と等しくなるように、 2列目の支持ピ ン 15bを最外周の支持ピン 15aの内周に一回り配置し、支持ピン 15の配置密度を一様 にし、特に平坦度の得にくい外周壁 12付近の平坦度を向上させることができる。このと き、外周壁 12の最寄りの支持ピン 15aと 2列目の支持ピン 15bの距離（配列ピッチ L2) は上述したように、 1〜2. 5mmの間の値、望ましくは 2mmとすることが、半導体ウェハ 11の平坦度の精度を得やすい。
支持ピン 15の先端部の面積を同じとする場合は上に述べたが、支持ピン 15の配置密 度が一様でない場合は、その密度に応じて支持ピン 15の先端部の面積を変化させても よい。
(実施の形態 4)
実施の形態 1〜 3のウェハチャック 1において、外周壁 12および最寄りの支持ピン 15 aおよび 2列目の支持ピン 15bについての作用効果は、図 5におけるウェハチャック 1の 中心に近い部.分に配置されている半導体ウェハ 11を搬送するために用いる押し上げピ ン 19のための押し上げ穴 18を有する内部壁 17、内部壁 17の最寄りの支持ピン 15a、 内部壁から 2列目の支持ピン 15bについても同様の結果を得られる。
このように、本実施の形態に示すウェハチャック 1によって、保持された半導体ウェハ 1 1の外周壁 12および、内部壁 17付近における反りの発生が防止されて平坦な状態に 保持されるので、図 1に例示された露光装置のゥヱハチャック 1に適用した場合に、縮小 レンズ 10の半導体ウェハ 11の各部に対する焦点距離が狂うことなく良好な解像度の回 路のパターンを半導体ゥ-ハ 11に転写することが可能になる。
(実施の形態 5)
上述の例では、一つの外周壁 12にて特定サイズの半導体ゥニハ 11の吸着固定を行 う場合を例示したが、異なる口径の外周壁 12を多重に配置して、サイズの異なる複数 の半導体ウェハ 11の吸着固定を可能にしてもよい。
すなわち、図 6に例示されるウェハチャック 1では、外周壁 12の内側に外周壁 12Aを 配置し、一つのゥュハチャック 1にて、外周壁 12に対応した小口径の半導体ウェハ 11 および外周壁 12Aに対応した大口径の半導体ウェハ 11、のいずれの吸着固定にも使 用可能にしたものである。
この場合、外周壁 12および外周壁 12Aは、小口径および大口径のいずれの半導体 ゥュハ 11を吸着固定する場合でも、 当該半導体ウェハ 11の裏面とは非接触であるため、 図 5に例示した内部壁 17、押し上げ穴 18、押し上げピン 19、等の構成は、最も内側の 外周壁 12の中心部に配置するだけで、半導体ウェハ 11の全面における負圧吸着を実 現できる。
なお、式 1よりリーク Qは、周長 bに比例するので、 dPを吸着に必要な値に維持するた めには、外側の周壁ほど隙間 δを小さくする必要がある。
また、異なった口径の半導体ウェハを目的とせずに、反りの大きい半導体ウェハを吸 着するとき、 中心部分から順に吸着させれば、反りによる吸着不良の問題を大幅に低減 することができる。この場合の内部の土手（周壁）の高さの差は確実に吸着を行うための 限界として一般に考えられている 0. 3mm以内を最大として、 0. Ι μπι以上とすればよ レ、。
(実施の形態 6)
図 7に、上述のウェハチャック 1およびそれを備えた露光装置を用いた半導体装置の 製造方法の一例を示すフローチャートを例示する。
すなわち、半導体単結晶からなるインゴットをスライスして得られた半導体基板を研磨 して半導体ウェハ 11を製造する（ステップ 101)。
次に、周知のウェハプロセスにて、図 1の露光装置等を用いたフォトリソグラフィにて、 半導体ウェハ 11に半導体装置の回路パターンを転写形成する。このとき、上述の各実 施の形態のウェハチャック 1を露光装置における半導体ウェハ 1 1の固定に使用すること で、露光装置の縮小レンズ 1 0の半導体ゥュハ 1 1の各部に対する焦点距離が狂うことな く良好な解像度の回路のパターンを半導体ウェハ 1 1に転写することが可能になる。 なお、このウェハプロセスでは、多層配線構造等におけるウェハ下地部分の凹凸の上 層側への悪影響を防止すべく、 CM P (化学機械研磨）技術等による半導体ゥュハ 1 1の 表面の平坦化が行われるが、この C M P技術を実行する研磨装置における半導体ゥ工 ノ、 1 1のチヤッキングに、上述の各実施の形態のウェハチャック 1を用いることで、半導体 ウェハ 1 1の各部における最大撓み量を 50nm以下に制御する、高平坦化が可能となり、 下地の凹凸等に起因する上層の回路パターン欠陥の低減等を実現できる（ステップ 1 0 2 )。
このようなウェハプロセスにて多数の半導体装置が一括して形成された半導体ウェハ 1 1は、ウェハプローブ等により、個々の半導体装置の機能検査が行われ（ステップ 1 0 3 )、さらに、半導体ゥヱハ 1 1のダイシング工程にて、複数の半導体装置を個別のチッ プ（ペレット）に分離し（ステップ 1 04 )、ステップ 1 03の検査工程で良品と判定されたチ ップのみをパッケージングする（ステップ 1 05 )。
これにより、製品の半導体装置が完成する。本実施の形態では、上述のように、ウェハ チャック 1にて、高い平坦度にて半導体ウェハ 1 1を保持して露光を行うので、露光装置 での縮小レンズ 1 0の半導体ウェハ 1 1の各部に対する焦点距離の高精度化が達成され、 回路パターンの転写精度の向上が実現される。
また、 C M P工程に本実施の形態のウェハチャック 1を適用することで、 CMP工程での 半導体ウェハ 1 1の高度の平坦度化により、多層配線構造における断線等の欠陥低減 を実現できる。この結果、半導体装置の製造工程における高歩留りを達成できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、 本発明は前記実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で種々 変更可能であることは言うまでもない。
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分 野である光露光装置について説明したが、それに限定されるものでなく、電子ビーム露 光装置、さらにはこれら露光装置にとどまらず半導体ウェハを平坦な状態に保持する必 要のある種々の半導体製造装置や半導体検査装置に適用することが可能である。 さらに、半導体装置の製造工程に限らず、液晶等の製造工程にも適用することができ る。 産業上の利用可能性
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説 明すれば、以下のとおりである。
( 1 ) . すなわち、本発明のウェハチャックによれば、半導体ウェハと外周壁上面との空 間によつて外部からの気体が吸引室に吸引されることにより、粘性抵抗による圧力損失 を生じ、それによつて吸引室と外部との真空シールの役割を果たし、かつ、支持ピンの みで半導体ウェハを吸着保持することができる。これにより、ウェハ吸着を行う全域に於 いて均一な吸着保持が可能となり、極めて平坦度の良い吸着保持が可能となる。
( 2 ) . 本発明のウェハチャックによれば、一つのゥ-ハチャックで多様な口径の半導体 ウェハを吸着保持させることができる、という効果が得られる。
( 3 ) . 本発明によるウェハチャックが用いられた露光装置によれば、保持された半導 体ウェハの外周部も含めた平坦度が向上するので、半導体ウェハの全域で焦点距離が 狂うことなくなり、 良好な解像度の回路パターンを半導体ウェハに転写することが可能に なる。
(4 ) . 半導体ウェハの研磨装置に本発明によるウェハチャックを用いることで、高い平 坦度の研磨面を得ることができる。
( 5 ) . 前記（3 )， （4 )により、本発明のウェハチャックを用いた半導体装置の製造方法 によれば、半導体ウェハの全域において良品の半導体チップを製造することができ、 半 導体装置の歩留まりを向上させることが可能になる。

Claims

請 求 の 範 囲
1. 第 1の周壁に囲まれた吸引室を負圧にすることによって支持ピンに支持された半 導体ゥ ハを平坦に吸着保持するためのウェハチャックであって、
前記第 1の周壁の上面が前記支持ピンの上面よりも低く形成され、前記第 1の周壁の 上面は前記半導体ウェハに非接触となっており、
前記第 1の周壁と最寄りの第 1の前記支持ピンとの間の第 1の距離が、前記第 1の支 持ピンと当該第 1の支持ピンの内側に位置する第 2の支持ピンとの第 2の距離よりも小さ く設定されていることを特徴とするウェハチャック。
2. 請求の範囲 1記載のウェハチャックにおいて、前記第 1の距離は、 0. 2mm以上で 1. 8mm以下であることを特徴とするウェハチャック。
3. 請求の範囲 1記載のウェハチャックにおいて、前記第 1の周壁の上面と前記支持ピ ンの上面の高さの差が 0. 1 mから 1. 4 μ mの間の値であることを特徴とするウェハチ ャック。
4. 請求の範囲 1記載のウェハチャックにおいて、前記第 1の支持ピンが第 1の周壁に 沿って一回り配置され、さらに最寄り前記支持ピンより lmmから 2. 5mmの間の値の距 離を隔てた内側にもう一回り 2列目の前記第 2の支持ピンが配置されていることを特徴と するウェハチャック。
5. 請求の範囲 1記載のウェハチャックにおいて、前記第 1の周壁の内側に少なくとも 一重に第 2の周壁が配置され、前記第 2の周壁の内外における前記第 1の支持ピンと当 該第 2の周壁との位置関係が、請求の範囲 1、 2、 3または 4記載のウェハチャックにお ける前記第 1の周壁と前記第 1の支持ピンとの位置関係と等価となるようにしたことを特 徴とするウェハチャック。
6. 請求の範囲 5記載のウェハチャックにおいて、前記第 2の周壁の上面と前記第 1の 支持ピン上面の高さの差が 0. l μ mカ、ら0. 3mmの値であることを特徴とするウェハチ ャック。
7. 請求の範囲 5記載のウェハチャックにおいて、前記第 2の周壁の内側に前記支持 ピンを配置せず、内側の圧力が大気圧であることを特徴とするウェハチャック。
8 . 半導体ウェハが載置されるウェハチャックと、露光光源と、前記露光光源から出射 され露光原版を通過した露光光を前記半導体ウェハに照射する投影光学系とを含む露 光装置であって、
前記ウェハチャックとして、請求の範囲 1、 2、 3、 4、 5、 6または 7記載のウェハチヤッ クを用いたことを特徴とする露光装置。
9. 半導体ウェハに対して研磨加工やフォトリソグラフィ加工を含むゥ-ハプロスを施す ことで半導体装置を形成する半導体装置の製造方法であって、
前記研磨加工において前記半導体ゥヱハを保持するゥュハチャック、および前記フォ トリソグラフィに用いられる露光装置におけるウェハチャック、の少なくとも一方に、請求 の範囲 1、 2、 3、 4、 5、 6または 7記載のウェハチャックを用いたことを特徴とする半導体 装置の製造方法。
1 0. 請求の範囲 9記載の半導体装置の製造方法において前記研磨加工は、化学的 機械的研磨（CMP)加工であることを特徴とする半導体装置の製造方法。
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