WO2000060851A1 - Circuit pour agrandir/reduire des images - Google Patents

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WO2000060851A1
WO2000060851A1 PCT/JP1999/006874 JP9906874W WO0060851A1 WO 2000060851 A1 WO2000060851 A1 WO 2000060851A1 JP 9906874 W JP9906874 W JP 9906874W WO 0060851 A1 WO0060851 A1 WO 0060851A1
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WO
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enlargement
reduction
value
circuit
type flip
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PCT/JP1999/006874
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Junichi Onodera
Toru Aida
Hideyuki Ohmori
Original Assignee
Fujitsu General Limited
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    • G09G5/006—Details of the interface to the display terminal

Definitions

  • the present invention enlarges and displays a normal screen having an aspect ratio of 4: 3 in a digital image on a display panel having an aspect ratio of 16: 9 in a PDP (plasma display panel), for example.
  • the present invention relates to a circuit for enlarging / reducing an image used for displaying a normal screen after being reduced or partially enlarged or reduced.
  • a first object of the present invention is to change the enlargement ratio or the reduction ratio for each dot and / or for each line to specify the enlargement ratio or the reduction ratio for each region as in the conventional case.
  • a second object of the present invention is to obtain an image that changes more smoothly by performing enlargement / reduction processing not only in the horizontal direction but also in the vertical direction.
  • a third object of the present invention is to provide an image display device that can increase or decrease the magnification of a specific area of a display screen or change the magnification for enlargement / reduction depending on the purpose of use. It is. Disclosure of the invention
  • the present invention provides an enlargement / reduction step value for enlarging / reducing step by step, an initial value of enlargement / reduction at a reference point on the display screen, for example, when changing from enlargement to reduction or reduction to enlargement at the center
  • the center detection signal for the image is given in advance, and the enlargement / reduction magnification is calculated for each dot and / or line, and sent to the enlargement / reduction processing unit to perform the enlargement / reduction processing.
  • the enlargement / reduction processing unit can perform arbitrary enlargement / reduction processing by giving an enlargement / reduction magnification by the circuit according to the present invention.
  • Upper and lower limits can be set for the enlargement and reduction ratios to limit excessive enlargement and reduction.
  • the enlargement / reduction processing is performed only in the horizontal direction
  • the enlargement / reduction processing is performed in the horizontal direction and the vertical direction
  • the magnification of the enlargement / reduction is changed in the middle
  • the present invention relates to an image enlargement / reduction circuit in which a digital image signal input to a data input terminal 10 is enlarged and / or reduced by an enlargement / reduction processing unit 46 and output.
  • Enlargement / reduction step value input terminals 12 A first selector 30 that selects one of an addition value or a subtraction value of the expansion / reduction step value input from a preset and a first selector 30
  • a first D-type flip-flop circuit 36 for adding and subtracting the output to and from a preset initial value of enlargement or reduction, and an enlargement / reduction value based on the output of the first D-type flip-flop circuit 36
  • a second selector 40 for selecting either the addition value or the subtraction value of the Adding / subtracting the selected output to / from a preset initial magnification signal,
  • a second D-type flip-flop circuit for outputting the image data to an image enlargement / reduction circuit.
  • the input initial magnification signal is first output from the second D-type flip-flop circuit 44 to the enlargement / reduction processing unit 46, and the first The dot video data is enlarged and output.
  • the initial value is input to the first D-type flip-flop circuit 36. While the center detection signal is not input, the second selector 40 selects and outputs the output multiplied by the multiplication circuit 38, and the sum is added by the addition circuit 42 to enlarge or reduce the magnification signal. The image is output to the processing section 46, and the video signal is enlarged and processed according to this value.
  • the enlargement ratio gradually decreases in the same manner, and reaches the minimum reduction ratio at the center of the display screen.
  • the enlargement / reduction step value becomes +. Therefore, the + side is selected in the first selector 30, and the + side is also selected in the second selector 40. Therefore, as the dot number advances, the enlargement ratio is added and rises. When the dot number reaches the right end of the image, the largest magnification signal is output from the second D-type flip-flop circuit 44 to the enlargement / reduction processing section 46. Then, the video signal is enlarged by this value and output.
  • FIG. 1 is a block diagram showing a first embodiment of an image enlargement / reduction circuit according to the present invention.
  • FIG. 2 is a block diagram showing another example in FIG.
  • FIG. 3 is an explanatory diagram showing output values of each unit in FIG.
  • FIG. 4 is a magnification characteristic diagram when processing is performed in the horizontal direction in FIG. 1 and FIG.
  • FIG. 5 is a block diagram for processing in the horizontal direction of the second embodiment according to the present invention.
  • FIG. 6 is a block diagram for processing in the vertical direction of the second embodiment according to the present invention.
  • FIG. 7 is a magnification characteristic diagram when processing is performed in the vertical direction in FIG.
  • FIG. 8 shows the output value of each part of the second embodiment.
  • (A) is an explanatory diagram showing the output value of each part of the horizontal processing block diagram in FIG. 5, and (b) is FIG. 7 is an explanatory diagram showing output values of respective units in a vertical processing block diagram in FIG. 6.
  • FIG. 9 is a block diagram showing a third embodiment according to the present invention.
  • FIG. 10 is an explanatory diagram showing output values of respective parts of the block diagram in FIG.
  • FIG. 11 is a magnification characteristic diagram when processing is performed in the horizontal direction in FIG.
  • FIG. 12 is a block diagram showing a fourth embodiment according to the present invention.
  • FIG. 13 is a block diagram showing a fifth embodiment according to the present invention.
  • FIG. 14 is an explanatory diagram of an inflection point on the display screen set in FIG.
  • FIG. 15 is a magnification characteristic diagram when processing is performed in the horizontal direction in FIG.
  • FIG. 16 is an explanatory diagram showing output values of each part of the block diagram in FIG.
  • FIG. 17 is a magnification characteristic diagram when processing is performed in the horizontal direction in another example of FIG.
  • FIG. 18 is an explanatory diagram showing output values of respective parts of the block diagram in another example of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 First Embodiment (FIG. 1, FIG. 2, FIG. 3, and FIG. 4).
  • the magnification is the lowest at the center of the display screen, and the magnification changes smoothly toward both ends.
  • the specific circuit configuration is shown in FIG. In the first embodiment, the description is made on the assumption that the number of dots in the horizontal direction of the display screen is 78.
  • An input terminal for the initial value of the enlargement or reduction at the reference point of the display screen, 16 is a center detection signal for changing from enlargement to reduction or from reduction to enlargement at the center, for example.
  • Reference numeral 32 denotes a multiplication circuit for multiplying the enlargement / reduction step value from the enlargement / reduction step value input terminal 12 by -1 when subtracting the magnification.
  • 30 is the enlargement / reduction step.
  • the value of + when adding the magnification from the value input terminal 1 and the multiplication circuit when subtracting it is the value from the central detection signal input terminal 16
  • the addition value from the enlargement / reduction step value input terminals 12 is selected.
  • the first selector 30 is connected to a first D-type flip-flop circuit 36 via an adder circuit 34.
  • the first D-type flip-flop circuit 36 synchronizes the timing with a clock signal synchronized with the dot from the clock signal input terminal 20 and sets a predetermined initial value from the initial value input terminal 14. Then, the scaling step value is sequentially subtracted or added by the adder circuit 34, and the subtracted value or the added value as shown in FIG. 3 is calculated and output.
  • the first D-type flip-flop circuit 36 is further connected directly to the second selector 40 and to the second selector 40 via a multiplication circuit 38 to form a first D-type flip-flop circuit 3.
  • a value as shown in FIG. 3 is output and selectively sent to the second D-type flip-flop circuit 44 either directly or via the adding circuit 42.
  • the second D-type flip-flop circuit 44 also receives an initial magnification signal from an initial magnification signal input terminal 18 and adds or subtracts a value from the second selector 40.
  • the second D-type flip-flop circuit 44 outputs the enlargement or reduction magnification in synchronization with the clock signal synchronized with the dot from the clock signal input terminal 20.
  • the second D-type flip-flop circuit 44 is connected to the enlargement / reduction processing unit 46, and converts the video signal from the data input terminal 10 according to the magnification of the second D-type flip-flop circuit 44.
  • the data is enlarged or reduced and output from the data output terminal 22.
  • the enlargement / reduction step value input terminal 12 sets the enlargement / reduction step value A to be slightly smaller (for example, 0.8) at the center, as shown in Fig. 4, for example, as shown in Fig. 4.
  • the center detection signal input terminal 16 outputs a center detection signal when the center dot number 39 in FIG. 4 is detected, and selects between addition and subtraction in the first selector 30 and the second selector 40. Control.
  • the initial magnification signal input terminal 18 for example, 3.554609 375 (the details are described in the next section) is set as the initial magnification D.
  • the initial value B at the initial value input terminal 14 and the initial magnification D at the initial magnification signal input terminal 18 are set as follows.
  • the second D-type flip-flop circuit 44 outputs the initial magnification signal C input from the initial magnification signal input terminal 18.
  • 3. 54609375 outputs the data to the enlargement / reduction processing section 46. With this value, the video data of the first dot from the data input terminal 10 is enlarged and output from the data output terminal 22.
  • 0.144553 125 is input to the first D-type flip-flop circuit 36 as the initial value B input from the initial value input terminal 14. While the center detection signal is not input from the center detection signal input terminal 16, the second selector 40 selects and outputs the output multiplied by ⁇ 1 by the multiplication circuit 38. At 14.42, 1.14453 12 5 is added to 3.54609375, and 3.4015625 is output to the enlargement / reduction processing section 46 as the magnification signal C. The second dot from the data input terminal 10 is output with this value. This data is enlarged and output from the data output terminal 22.
  • the enlargement ratio gradually decreases in the same manner.
  • C 0.8, which is the minimum reduction ratio.
  • a magnification upper / lower limit setting unit 48 is inserted between the second D-type flip-flop circuit 44 and the enlargement / reduction processing unit 46 to set the upper and lower limits. Can be restricted to not exceed a certain value or below a certain value c
  • the upper limit value comparator 48 of the magnification upper limit and lower limit setting unit 48 becomes the second Even if the output of the D-type flip-flop circuit 44 becomes 2.5 or more, it is suppressed to 2.5, and if 1.0 is input as the lower limit from the lower limit input terminal 24b, the magnification upper limit Even if the output of the second D-type flip-flop circuit 44 becomes 1.0 or less by the lower limit value comparator 48 b of the lower limit setting section 48, it can be suppressed to 1.0.
  • the horizontal direction of the screen is described as 78 dots.
  • the enlargement / reduction step values also take different values. For example, when the horizontal direction of the screen is 780 dots and 10 times, the enlargement / reduction step value is set to 0.00 0 3 9 0 6 2 5 of 10 in the above embodiment. .
  • the enlargement ratio at the left and right ends is maximized and the enlargement ratio at the center is reduced. Conversely, the enlargement ratio at the left and right ends is minimized, and the enlargement ratio at the center is reduced. May be maximized, and the position where the enlargement ratio becomes the smallest or becomes larger may be shifted from the center.
  • FIG. 5 and FIG. 6 show a specific circuit configuration in which the magnification for enlargement / reduction is smoothly changed.
  • Fig. 5 shows a circuit for smoothly changing the enlargement / reduction magnification for each dot in the horizontal direction.
  • the data input terminal 10 is an input terminal for the enlargement / reduction step value input terminal 12H.
  • the small processing unit 46 H and the magnification upper / lower limit setting unit 48 H are the same as those in FIGS. 1 and 2 showing the first embodiment.
  • the horizontal enlargement / reduction processing operation of the horizontal image enlargement / reduction circuit configured as described above is the same as that of the first embodiment, and thus will be briefly described.
  • the various setting values for the horizontal enlargement / reduction processing are as follows, as shown in Fig. 8 (a). 0.0 390 6, the initial value is 0.1 4 4 5 3 1, and the initial magnification is 3.5 4 6 0 9 4.
  • the initial value is 0.1 4 4 5 3 1
  • the initial magnification is 3.5 4 6 0 9 4.
  • FIGS. 8 (a) and (b) Although there is a difference in displaying up to 6 digits after the decimal point, both are practically the same. Therefore, the enlargement / reduction processing operation in the horizontal direction in the second embodiment is exactly the same as in the case of FIG. 1, and the magnification for each dot is the same as the characteristic diagram of FIG. 4 in the case of the first embodiment. Are identical.
  • FIG. 6 shows a circuit for smoothly changing the magnification of enlargement / reduction for each line in the vertical direction.
  • First selector 30 V, multiplication circuit 32 V, addition circuit 34 V, first D-type flip-flop circuit 36 V, multiplication circuit 38 V, second selection circuit 40 V, addition circuit 42 V, the second D-type flip-flop circuit 44 V, the enlargement / reduction processing unit 46 V, and the magnification upper / lower limit setting unit 48 V are shown in FIG. 1 and FIG. It is basically the same as FIG. 2, but the difference between various set values will be described later.
  • the vertical enlargement / reduction processing operation of the vertical image enlargement / reduction circuit configured as described above will be described.
  • the various setting values for the vertical enlargement / reduction processing are as shown in Fig. 8 (b).
  • the default value is 0.0 390
  • the initial value is 0, and the initial magnification is 0.8.
  • the vertical enlargement / reduction processing operations in the second embodiment are basically the same as those in the first embodiment, although there are differences between the horizontal and vertical directions, and the magnification for each line is shown by a solid line in FIG.
  • the top 1st line and the bottom 7th line are 0.8 times
  • the middle 39th and 40th lines are 3.54 6 0 9 4 times parabolic and Become.
  • various setting values for the vertical enlargement / reduction processing are as follows: the enlargement / reduction step value is 0.0039006, the initial value is 0.1444531, and the initial magnification is 3 When the same value as that of the case shown in Fig.
  • the magnification for each line is calculated as the top line 1st line as shown by the dotted line in Fig. 7.
  • the lowest line, line 708, is 3.54,604, and the middle line is the parabolic line, which is 0.8.
  • the horizontal enlargement / reduction processing shown in FIG. 4 by the circuit shown in FIG. 5 and the vertical enlargement / reduction processing shown by the solid or dotted line in FIG. It can display smooth and easy-to-view images.
  • the maximum magnification ratio C is 3.54 609 375, and it is 0.8 near the center. I did it.
  • the magnification upper / lower limit setting unit is set.
  • the upper limit is obtained. It is also possible to set a value and a lower limit so that the value does not exceed or fall below a certain value.
  • the third embodiment of the present invention aims at obtaining a smoother image without excessive enlargement or reduction by changing the enlargement / reduction step values on the same screen during the setting. . More specifically, in FIG. 4 in the first embodiment and FIG. 7 in the second embodiment, since the step values at the time of enlargement and contraction are fixed, the enlargement magnification is gradually increased from the center. In such a case, it can only be increased or decreased at a fixed rate determined uniquely. As a result, the enlargement ratio / reduction ratio in the peripheral area and central area is excessively higher than expected at first. Therefore, an upper limit and a lower limit were set to limit unnatural magnification.
  • the reduction magnification and the enlargement magnification are configured by separate circuits, and when the magnification is less than a fixed value (for example, 1), a circuit for the reduction magnification is selected and the magnification is set to a constant value (for example, Beyond 1), a circuit with a magnification factor is selected, and the specific circuit configuration is shown in FIG.
  • reference numeral 50 denotes a reduction circuit section
  • 51 denotes an enlargement circuit section.
  • the reduction circuit section 50 and the enlargement circuit section 51 are selected by the third selector 28 when the magnification detection signal from the magnification signal input terminal 60 is less than a certain value (for example, 1). If the magnification exceeds a certain value (for example, 1), the enlargement circuit section 51 is selected.
  • the reduction circuit unit 50 includes a reduction step value input terminal 52, a reduction initial value input terminal 5
  • These circuit configurations are basically the same as those in FIG.
  • the enlargement circuit section 51 includes an enlargement step value input terminal 53, an enlargement initial value input terminal 5
  • the reduction step value of the input terminal 52 is 0.25
  • the reduction initial value of the input terminal 54 is 0,
  • the enlargement step value of the input terminal 53 is 6
  • the enlargement initial value of the input terminal 55 is 3
  • Fig. 11 is a magnification characteristic diagram when the right half (32 dots) is viewed from the center when the screen is 64 dots.
  • the first selector 3 OR has the reduction step value of the input terminal 52 0.25 is input, and 0, 0.25, 0.5, 0.75,... Are sequentially output from the first D-type flip-flop circuit 36R as shown in FIG. Then, from the second selector 4 OR, +0, +0.25, +0.5, +0.75,... Are output because of the increasing direction, and the second D-type flip-flop circuit 44R outputs Outputs the reduction coefficients 179, 179.25, 179.5, 179.75,... To which 179 is added, as shown in FIG. As shown in FIG. 10, the coefficient may be a coefficient after correction in which the fractional part is omitted.
  • the third selector 28 selects the second D-type flip-flop circuit 44R in the reduction circuit unit 50. Output is selected.
  • the upper and lower magnification setting sections 48, 48R and 48E are provided with upper and lower limit comparators, lower limit value comparators, and upper limit comparators, respectively. It consists of a value comparator.
  • correction is performed only in the horizontal direction.
  • correction in the vertical direction is performed simultaneously in addition to the horizontal direction.
  • reference numeral 10 denotes a data input terminal. Between the data input terminal 10 and the data output terminal 22, a horizontal enlargement / reduction processing unit 61 and a vertical enlargement / reduction processing unit 62 are provided. They are sequentially inserted in series.
  • the horizontal enlargement / reduction processing section 61 has the same circuit as the third embodiment shown in FIG. 9, but only the enlargement / reduction processing section 46 performs horizontal enlargement / reduction processing.
  • the horizontal enlargement / reduction processing performed by the horizontal enlargement / reduction processing section 61 is not different from that of the third embodiment.
  • switching between reduction and enlargement is performed at a specific magnification signal.
  • a limit can be added by an upper limit and a lower limit.
  • the vertical enlargement / reduction processing section 62 is composed of the same circuit as that of the third embodiment shown in FIG. 9, except that the clock signal input terminal 20 is connected to a signal synchronized with the line. Is input, and the enlargement / reduction processing unit 46 performs enlargement / reduction processing in the vertical direction.
  • the vertical enlargement / reduction processing performed by the vertical enlargement / reduction processing section 62 replaces one dot in the third embodiment with one line, and is basically the same. Is a magnification characteristic diagram similar to that obtained by rotating 90 degrees.
  • the horizontal enlargement / reduction processing shown in FIG. 11 and the vertical enlargement / reduction processing obtained by rotating this FIG. It can project an easy-to-view image.
  • the change coefficient of the magnification / reduction factor simply decreases like a quadratic curve toward the center of the screen and goes to both ends. To Therefore, it simply increases like a quadratic curve, or conversely, it simply increases like a quadratic curve toward the center of the screen, and simply decreases like a quadratic curve toward both ends. It is like that. Therefore, there is a slight problem that the periphery or the center of the screen is extremely enlarged.
  • the enlargement / reduction step value, the initial value, and the initial magnification are set and given in advance, and the inflection point is set to an arbitrary value at one or a plurality of positions to enlarge / reduce for each dot Is calculated so that it changes more smoothly.
  • the result of this operation is sent to the enlargement / reduction processing unit, which enlarges / processes the input video signal.
  • the enlargement / reduction processing unit is a circuit that can perform arbitrary enlargement / reduction processing by giving an enlargement / reduction magnification.
  • a setting unit for the upper limit value and the lower limit value of the magnification may be provided immediately before the enlargement / reduction processing unit to limit the enlargement ratio and the reduction ratio.
  • FIG. 13 showing the fifth embodiment of the present invention is basically the same circuit as FIG. 1, but the characteristic components are the central detection signal input terminal 16 and the A positive / negative determination signal generator 25 is interposed between the selector 30 and the first selector 30, and a first inflection point setting signal input terminal 26 is provided in the positive / negative determination signal generator 25.
  • the first inflection point is set at the center of the left half of the display screen, and the second inflection point is set at the center of the right half.
  • the enlargement / reduction step values are divided into 10 by the first inflection point, the center point, and the 2nd inflection point, 10 in area 1, 1 in area 2, 10 in area 3, and 4 in area 4. So, choose to be-.
  • the expansion / reduction step value of the input terminal 12 is, for example, 0.0039006, 25
  • the initial value of the input terminal 14 is 0.039006,
  • the input terminal 16 Set the initial magnification to 2.6 1 8 7 5 respectively.
  • the expansion / reduction step value directly from the input terminal 12 is selected in the area 1 from the first dot to the 21st dot.
  • the change coefficient which is the output of the first D-type flip-flop circuit 36, increases sequentially. There are ten directions.
  • the change coefficient which is the output of the first D-type flip-flop circuit 36, changes in one direction to gradually decrease.
  • the center detection signal is input from the input terminal 16 to the positive / negative judgment signal generator 25, and in the area 3 from the 4th dot to the 63rd dot, the input is made.
  • the expansion / reduction step value directly from the terminal 12 is selected, and the change coefficient, which is the output of the first D-type flip-flop circuit 36, changes in the direction of increasing ten.
  • the inflection point setting signal is input again from the second inflection point setting signal input terminal 27, in the area 4 from the 64th dot to the 84th dot, the multiplication circuit 3
  • the change coefficient which is the output of the first D-type flip-flop circuit 36 via 2, changes in one direction in which it sequentially decreases.
  • a magnification upper / lower limit setting unit 48 is inserted between the second D-type flip-flop circuit 44 and the enlargement / reduction processing unit 46, and the upper limit value is set to 2.5.
  • the lower limit value is set to 1.0
  • the third D-type flip-flop circuit 44 whose output is less than 1.0 is less than 2.5. 6th to 49th dots are limited to 1.0.
  • the inflection points are set at the 21st dot and the 63rd dot.
  • the inflection point is not limited to this and can be set arbitrarily.
  • the first inflection point is set to the position of the dotted line at the first inflection point setting signal input terminal 26, and the other inflection point is set at the second inflection point setting signal input terminal 27. Set the point at the dotted line. Then, the characteristic of the multiple becomes like the dotted line.
  • the upper limit and the lower limit can be set and limited.
  • correction is performed only in the horizontal direction.
  • correction in the vertical direction in addition to the horizontal direction can be performed at the same time.
  • the vertical enlargement / reduction processing operation in this case is the same as that of the fifth embodiment except that one dot is replaced by one line, and is basically the same, and the axis of FIG. 15 is rotated 90 degrees.
  • the enlargement magnification is increased toward both ends.
  • the present invention is not limited to this, and FIGS. 17 and 1 As shown in FIG. 8, the magnification at both ends may be close to approximately 1, and the magnification may be increased toward the center.
  • the first inflection point is set on the left side of the display screen, and the second inflection point is set on the right side.
  • the enlargement / reduction step values are tens in area 1, divided by these first inflection point, center point, and second inflection point, one in area 2, one in area 3, ten in area 4, and four in area 4. Choose to be one.
  • the expansion / reduction step value of the input terminal 12 is, for example, 0.039006, 25, the initial value of the input terminal 14 is 0.0039006, 25, and the input terminal 16 Set the initial magnification to 0.9 respectively.
  • the center detection signal is input from the center detection signal input terminal 16 to the positive / negative judgment signal generator 25, and the area from the 43rd dot to the 63rd dot
  • the change factor which is the output of the first D-type flip-flop circuit 36 is shown. The number gradually increases in the + direction.
  • the inflection point setting signal is input again from the second inflection point setting signal input terminal 27, in the area 4 from the 64th dot to the 84th dot, the first D-type flip-flop circuit 3
  • the change coefficient, which is the output of 6, gradually decreases.
  • a magnification upper / lower limit setting unit 48 is inserted between the second D-type flip-flop circuit 44 and the enlargement / reduction processing unit 46, and the upper limit value is set to 2.5.
  • the lower limit is set to 1.0
  • the output of the second D-type flip-flop circuit 44 starts from the first dot which is less than 1.0.
  • the 7th dot and the 78th to 84th dots are limited to 1.0, and the 35th dot where the output of the second D-type flip-flop circuit 44 exceeds 2.5 From the dot to the 50th dot, it is limited to 1.0.
  • the image enlargement / reduction circuit according to the present invention is a digital display using a PDP (plasma display panel) or a liquid crystal, and a 4: 3 aspect ratio normal screen is converted to a 16: 9 aspect ratio wide-screen display panel. It is suitable for displaying enlarged images, conversely for reducing the size of the normal screen, and for partially enlarging or reducing the images.

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Description

明 现 曞 画像の拡倧 ·瞮小回路 技術分野
本発明は、 ディゞタル画像におけるアスペクト比 4  3のノヌマル画面を、 䟋 えば P D P (プラズマディスプレむパネル におけるアスペクト比 1 6  9のヮ ィド面面の衚瀺パネルで拡倧しお衚瀺したり、 逆にノヌマル画面を瞮小したり、 さらには、 郚分的に拡倧したり、 瞮小したりしお衚瀺する堎合などに甚いられる 画像の拡倧 ·瞮小回路に関するものである。 背景技術
近幎、 アスペクト比 1 6  9のワむドテレビゞョン装眮や P D Pを甚いた映像 衚瀺装眮が増加しおいる。アスペクト比 4 : 3の映像゜ヌスをアスペクト比 1 6  9の映像衚瀺装眮で党面衚瀺 フルモヌド衚瀺 するためには、 元々の映像゜ヌ スを氎平方向に匕き䌞ばすための画像拡倧凊理回路を蚭けなければならない。 埓来の画像拡倧凊理回路は、 衚瀺画面を耇数領域に分割し、 䞭倮の領域よりも 氎平方向の䞡端の領域にいくほど倍率が倧きくなるように入力画像デヌ倕を䌞長 凊理するなど、 領域毎に拡倧率や瞮小率を指定しおいた。
たた、 䜿甚目的に応じお衚瀺画面の特定領域の倍率を倧きくしたり、 小さくし たりするこずが芁求されおいた。
しかしながら、 領域毎に拡倧率や瞮小率を指定するようにした埓来䟋では、 各 領域における境界郚分での面像の連続性が円滑でなく違和感があるずいう問題点 があった。 たた、 䜿甚目的に応じた衚瀺画面の特定領域の倍率を自由に蚭定する のが困難であるずいう問題があった。
本発明の第 1の目的は、 1ドット毎及び 又は 1ラむン毎に拡倧率又は瞮小率 を倉化せしめるこずにより、 埓来のように、 領域毎に拡倧率や瞮小率を指定する ようにした堎合の各領域における择界郚分での画像の連続性が円滑でなく違和感 ある、 ずいう問題点を解決しお、/滑らかに倉化しお違和感のない映像を埗るこず である。
本発明の第 2の目的は、 氎平方向のみに拡倧瞮小凊理を斜すだけでなく、 垂 盎方向にも拡倧 ·瞮小凊理を斜すこずこずにより、 より滑らかに倉化する画像を 埗るこずである。
本発明の第 3の目的は、 䜿甚目的に応じお衚瀺画面の特定領域の倍率を倧きく したり、 小さくしたり、 拡倧 ·瞮小の倍率を途䞭で倉えたりするこずなどもでき るものを埗るこずである。 発明の開瀺
本発明は、 1段階毎に拡倧又は瞮小するための拡倧 ·瞮小ステップ倀、 衚瀺画 面の基準点における拡倧又は瞮小の初期倀、 䟋えば䞭倮で拡倧から瞮小ぞ又は瞮 小から拡倧ぞ倉曎する堎合のための䞭倮怜出信号を予め䞎え、 1ドット及び 又 は 1ラむン毎に拡倧 ·瞮小の倍率を挔算し、 拡倧 ·瞮小凊理郚ぞ送っお、 拡倧 · 瞮小の凊理を行う。 拡倧 ·瞮小凊理郚では、 本発明による回路により拡倧又は瞮 小の倍率を䞎えるこずで任意の拡倧 ·瞮小凊理が可胜である。
拡倧 ·瞮小の倍率には、 䞊限倀ず䞋限倀を䞎えお過床な拡倧や瞮小を制限する こずができる。
本発明回路によれば、 氎平方向のみに拡倧 ·瞮小凊理を斜すこず、 氎平方向ず 垂盎方向に拡倧 ·瞮小凊理を斜すこず、 拡倧 ·瞮小の倍率を途䞭で倉えるこず、 拡倧初期係数ず瞮小初期係数を䞎えおより滑らかさを持たせるこず、 拡倧 ·瞮小 の倉曲点を任意に蚭定するこずなどもできる。
さらに詳现には、 本発明は、 デヌタ入力端子 1 0に入力したディゞタル画像信 号を拡倧 ·瞮小凊理郚 4 6にお拡倧及び 又は瞮小しお出力するようにした画像 の拡倧 ·瞮小回路においお、 拡倧 ·瞮小ステップ倀入力端子 1 2から入力され予 め蚭定された拡倧 ·瞮小ステップ倀の加算倀ず枛算倀のいずれかを遞択する第 1 のセレクタ 3 0ず、 この第 1のセレクタ 3 0の出力を予め蚭定された拡倧又は瞮 小の初期倀に加枛算しお出力する第 1の D型フリップフロップ回路 3 6ず、 この 第 1の D型フリップフロップ回路 3 6の出力に基づく拡倧 ·瞮小倀の加算倀ず枛 算倀のいずれかを遞択する第 2のセレクタ 4 0ず、 この第 2のセレクタ 4 0で遞 択された出力を予め蚭定された初期倍率信号に加枛算しお前蚘拡倧 ·瞮小凊理郚
4 6ぞ出力する第 2の D型フリップフロップ回路 4 4ずからなるこずを特城ずす る画像の拡倧 ·瞮小回路である。
以䞊のような構成においお、 画像の巊端においお、 第 2の D型フリップフロッ プ回路 4 4からは、 たず、 入力した初期倍率信号が拡倧 ·瞮小凊理郚 4 6に出力 し、 この倀にお第 1ドットの映像デヌタが拡倧凊理されお出力する。
ドット番号 2においおは、 初期倀が第 1の D型フリップフロップ回路 3 6に入 力する。 䞭倮怜出信号が入力されない間は、 第 2のセレクタ 4 0では、 掛け算回 è·¯ 3 8で掛け算をした出力が遞択されお出力し、 加算回路 4 2にお加算されお、 倍率信号が拡倧 ·瞮小凊理郚 4 6に出力し、 この倀にお映像信号が拡倧凊理され お出力する。
以䞋、 同様にしお次第に拡倧率が枛少し、 衚瀺画面の䞭倮では、 最小の瞮小率 ずなる。
䞭倮怜出信号が第 1のセレクタ 3 0ず第 2のセレクタ 4 0に入力するず、 拡 倧 ·瞮小ステップ倀が +になる。 そのため、 第 1のセレクタ 3 0では、 +偎が遞 択され、 たた、 第 2のセレクタ 4 0でも +偎が遞択される。 埓っお、 ドット番号 が進むに぀れお拡倧率が加算されお䞊昇し、 最も画像の右端に達したずきには、 第 2の D型フリップフロップ回路 4 4から最倧の倍率信号が拡倧 ·瞮小凊理郚 4 6に出力し、 この倀にお映像信号が拡倧凊理されお出力する。 図面の簡単な説明
第 1図は、 本発明による画像の拡倧 ·瞮小回路の第 1実斜䟋を瀺すブロック図 である。
第 2図は、 第 1図における他の䟋を瀺すブロック図である。
第 3図は、 第 1図における各郚の出力倀を瀺す説明図である。
第 4図は、 第 1図及び第 2図における氎平方向に凊理したずきの倍率特性線図 である。
第 5図は、 本発明による第 2実斜䟋の氎平方向に凊理するためのプロック図で ある。 第 6図は、 本発明による第 2実斜䟋の垂盎方向に凊理するためのプロック図で ある。
第 7図は、 第 6図における垂盎方向に凊理したずきの倍率特性線図である。 第 8図は、 第 2実斜䟋の各郚の出力倀を瀺すもので、 a ) は、 第 5図におけ る氎平方向凊理ブロック図の各郚の出力倀を瀺す説明図、 b ) は、 第 6図にお ける垂盎方向凊理ブロック図の各郚の出力倀を瀺す説明図である。
第 9図は、 本発明による第 3実斜䟋を瀺すブロック図である。
第 1 0図は、 第 9図におけるブロック図の各郚の出力倀を瀺す説明図である。 第 1 1図は、 第 9図における氎平方向に凊理したずきの倍率特性線図である。 第 1 2図は、 本発明による第 4実斜䟋を瀺すブロック図である。
第 1 3図は、 本発明による第 5実斜䟋を瀺すブロック図である。
第 1 4図は、 第 1 3図においお蚭定された衚瀺画面の倉曲点の説明図である。 第 1 5図は、第 1 3図における氎平方向に凊理したずきの倍率特性線図である。 第 1 6図は、第 1 3図におけるブロック図の各郚の出力倀を瀺す説明図である。 第 1 7図は、 第 1 3図の他の䟋における氎平方向に凊理したずきの倍率特性線 図である。
第 1 8図は、 第 1 3図の他の䟋におけるブロック図の各郚の出力倀を瀺す説明 図である。 発明を実斜するための最良の圢態
第 1実斜䟋 第 1図、 第 2図、 第 3図及び第 4図 。
本発明の第 1実斜䟋は、 第 4図の特性図に瀺すように、 倍率が衚瀺画面の䞭倮 郚分で最も䜎く、 䞡端郚に向かっお、 拡倧倍率が滑らかに倉化するようにしたも ので、 その具䜓的回路構成が第 1図に瀺される。 なお、 この第 1実斜䟋では、 è¡š 瀺画面の氎平方向のドット数が 7 8であるものずしお説明する。
この第 1図においお、 1 2は、 拡倧 ·瞮小ステップ倀ずしお、 䟋えば 0 . 0 0 3 9 0 6 2 5 (= 1 / 2 5 6 ) を入力する拡倧 ·瞮小ステップ倀入力端子、 1 4 は、 衚瀺画面の基準点における拡倧又は瞮小の初期倀の入力端子、 1 6は、 䟋え ば䞭倮で拡倧から瞮小ぞ又は瞮小から拡倧ぞ倉曎する堎合のための䞭倮怜出信号 の入力端子、 1 8は、 衚瀺画面の基準点における拡倧又は瞮小の初期倍率信号の 入力端子、 2 0は、 䟋えば、 1ドットに同期したクロック信号の入力端子である。
3 2は、倍率を枛算する堎合に拡倧 ·瞮小ステップ倀入力端子 1 2からの拡倧 · 瞮小ステップ倀に— 1を掛ける掛け算回路である。 3 0は、 拡倧 ·瞮小ステップ 倀入力端子 1 2からの倍率を加算するずきの +の倀ず枛算するずきの掛け算回路 3 2からの䞀の倀ずを䞭倮怜出信号入力端子 1 6からの信号で遞択する第 1のセ レクタで、 第 4図の特性図の堎合、 䞭倮より巊偎では、 第 3図の 3 9ドットたで のように掛け算回路 3 2からの枛算倀を遞択し、 4 0ドットからの右偎では、 拡 倧 ·瞮小ステップ倀入力端子 1 2からの加算倀を遞択する。
前蚘第 1のセレクタ 3 0は、 加算回路 3 4を介しお第 1の D型フリップフロッ プ回路 3 6に接続されおいる。 この第 1の D型フリップフロップ回路 3 6は、 ク ロック信号入力端子 2 0からのドッ卜に同期したクロック信号にタむミングを合 わせお、 初期倀入力端子 1 4からの予め蚭定された初期倀から加算回路 3 4にお 拡瞮ステップ倀を順次枛算又は加算しお第 3図に瀺すような枛算倀又は加算倀を 挔算し、 出力する。
この第 1の D型フリップフロップ回路 3 6は、 さらに、 第 2のセレクタ 4 0に 盎接及び掛け算回路 3 8を介しお第 2のセレクタ 4 0に接続され、 第 1の D型フ リッブフロッブ回路 3 6からの出力を加算するずきの十の倀ず、 枛算するずきの 掛け算回路 3 8からの䞀の倀ずを䞭倮怜出信号入力端子 1 6からの信号で遞択す る第 2のセレクタ 4 0から第 3図に瀺すような倀が出力し、 盎接又は加算回路 4 2を介しお遞択的に第 2の D型フリップフロップ回路 4 4に送られる。 この第 2 の D型フリップフロップ回路 4 4には、 たた、 初期倍率信号入力端子 1 8からの 初期倍率信号が入力しお、 第 2のセレクタ 4 0からの倀が加算又は枛算されお、 この第 2の D型フリップフロップ回路 4 4から拡倧又は瞮小の倍率がクロック信 号入力端子 2 0からのドットに同期したクロック信号にタむミングを合わせお出 力する。
この第 2の D型フリップフロップ回路 4 4は、 拡倧 ·瞮小凊理郚 4 6に接続さ れ、 デヌタ入力端子 1 0からの映像信号を第 2の D型フリップフロップ回路 4 4 の倍率に応じお拡倧又は瞮小の凊理をしおデヌタ出力端子 2 2から出力する。 拡倧 ·瞮小ステップ倀入力端子 12には、 拡倧 ·瞮小ステップ倀 Aずしお、 䟋 えば、 第 4図に瀺すように、 䞭倮で入力映像よりやや小さめ 䟋えば 0. 8) に 蚭定し、䞡端に向かっお 1 ドット毎に滑らかに拡倧するような倀ずしお、䟋えば、 0. 00390625 (= 1/256) が蚭定される。
初期倀入力端子 14には、初期倀 Bずしお、䟋えば、 0. 14453125 (= 0. 003906 X 37) が蚭定される。
䞭倮怜出信号入力端子 16は、 第 4図における䞭倮のドット番号 39を怜出し たずきに䞭倮怜出信号を出力し、 第 1のセレクタ 30ず第 2のセレクタ 40にお ける加算か枛算かの遞択を制埡する。
初期倍率信号入力端子 18には、 初期倍率 Dずしお、 䟋えば、 3. 54609 375 (詳现は次項 が蚭定される。
前蚘初期倀入力端子 14における初期倀 Bず、 初期倍率信号入力端子 18にお ける初期倍率 Dは、 次のようにしお蚭定される。
第 4図においお、 䞭倮のドット番号 39の初期倍率 D39、 以䞋同様 を 0. 8ずしお順次 1 ドットず぀巊偎に移動したものずするず、
D 39 = 0. 80000000
D 38=D 39 + B 39 = 0. 8 + 0 = 0. 8
D 37=D 38 +B 38 = 0. 8+ 1 X A= 0. 80390625
D36=D37+B 37=D37+2XA=0. 8 1 171875
D2=D3+B 3=D3 + (38— 2) XA= 3. 40156250
D 1=D2+B 2=D2+ (38- 1) XA=3. 54609375 第 4図においお、 䞭倮 ドット番号 40) の D40より順次 1ドットず぀右偎 に移動したものずした堎合も同様であり、 これらの数倀は、 第 3図に瀺されおい る通りである。
以䞊のように構成された画像の拡倧 ·瞮小回路による拡倧 ·瞮小凊理動䜜を説 明する。
第 4図のドット番号 1 (画像の巊端 においお、 第 2の D型フリップフロップ 回路 44からは、 初期倍率信号入力端子 18から入力した初期倍率信号 Cずしお 3. 54609375が拡倧 ·瞮小凊理郚 46に出力し、 この倀におデヌタ入力 端子 10からの第 1ドットの映像デヌタが拡倧凊理されおデヌタ出力端子 22か ら出力する。
ドット番号 2においおは、初期倀入力端子 14から入力した初期倀 Bずしお 0. 14453 125が第 1の D型フリップフロップ回路 36に入力する。 䞭倮怜出 信号入力端子 16から䞭倮怜出信号が入力されない間は、 第 2のセレクタ 40で は、 掛け算回路 38で— 1の掛け算をした出力— 0. 14453 125が遞択さ れお出力し、 加算回路 42にお 3. 54609375に、 侀 0. 14453 12 5が加算されお、 倍率信号 Cずしお 3. 4015625が拡倧 ·瞮小凊理郚 46 に出力し、 この倀におデヌタ入力端子 10からの第 2ドットのデヌタが拡倧凊理 されおデヌタ出力端子 22から出力する。
以䞋、 同様にしお次第に拡倧率が枛少し、 ドット番号 28においおは、 C= l. 01484375倍の拡倧ずなり、 ドット番号 29においおは、 C=0. 975 78125倍の瞮小に転じる。 さらに、 ドット番号 38、 39においおは、 C = 0. 8ず最小の瞮小率ずなる。
ドット番号 39、 40になるず、 䞭倮怜出信号入力端子 16から䞭倮怜出信号 が第 1のセレクタ 30ず第 2のセレクタ 40に入力しお、 拡倧 ·瞮小ステップ倀 が十になる。 そのため、 第 1のセレクタ 30では、 +偎が遞択され、 たた、 第 2 のセレクタ 40でも +偎が遞択される。 埓っお、 ドット番号が進むに぀れお拡倧 率が第 3図及び第 4図のように加算されお䞊昇し、 ドット番号 78の最も画像の 右端に達したずきには、 第 2の D型フリップフロップ回路 44から C= 3. 54 609375が拡倧 ·瞮小凊理郚 46に出力し、 この倀におデヌタ入力端子 10 からの第 78ドットのデヌタが拡倧凊理されおデヌタ出力端子 22から出力する。 第 1図の回路では、 第 3図及び第 4図に瀺すように、 画像の巊右䞡端郚付近で は、 最倧拡倧率 Cが 3. 54609375で、 䞭倮郚付近では、 0. 8ずなるよ うにした。
しかし、 第 2図に瀺すように、 第 2の D型フリップフロップ回路 44ず拡倧 ' 瞮小凊理郚 46ずの間に、 倍率䞊限 ·䞋限蚭定郚 48を挿入し、 䞊限倀ず䞋限倀 を蚭定しお䞀定倀以䞊又は䞀定倀以䞋にはならないように制限するこずもできる c 䟋えば、 侊 ·䞋限倀入力端子 2 4の䞊限倀入力端子 2 4 aから䞊限倀ずしお 2 . 5を入力すれば、 倍率䞊限 ·䞋限蚭定郚 4 8の䞊限倀比范噚 4 8 aで第 2の D型 フリップフロップ回路 4 4の出力が 2 . 5以䞊になっおも 2 . 5に抑えられ、 た た、 䞋限倀入力端子 2 4 bから䞋限倀ずしお 1 . 0を入力すれば、 倍率䞊限 ·䞋 限蚭定郚 4 8の䞋限倀比范噚 4 8 bで第 2の D型フリップフロップ回路 4 4の出 力が 1 . 0以䞋になっおも 1 . 0に抑えられる。 この結果、 第 4図の点線の特性 図のように、 ドット番号 1番から 8番たでず、 7 1番から 7 8番たでは、 2 . 5 に抑えられ、 たた、 ドット番号 2 9番から 5 0番たでは、 1 . 0に抑えられる。 前蚘第 1実斜䟋では、 画面の氎平方向が 7 8ドットであるものずしお説明した が、 画面の倧きさや皮類によっおドット数が異なるので、 拡倧 ·瞮小ステップ倀 もそれに応じお異なる倀ずなる。 䟋えば、 画面の氎平方向が 7 8 0ドットず 1 0 倍のずきは、 拡倧 ·瞮小ステップ倀は、 前蚘実斜䟋の 1ノ1 0の 0 . 0 0 0 3 9 0 6 2 5などに蚭定する。
前蚘第 1実斜䟋では、 巊右䞡端郚の拡倧率が最倧で、 䞭倮郚分の拡倧率が小さ くなるようにしたが、 その逆に、 巊右䞡端郚の拡倧率が最小で、 䞭倮郚分の拡倧 率が最倧ずなるようにしおもよいし、 たた、 拡倧率が最も小さくな぀たり、 倧き くな぀たりする䜍眮を䞭倮からずらした䜍眮ずするこずもできる。
第 2実斜䟋 第 5図、 第 6図、 第 7図及び第 8図 。
本発明の第 2実斜䟋は、 氎平方向においおは、 前蚘第 1実斜䟋ず同様、 1ドッ ト毎に、 拡倧 ·瞮小の倍率を滑らかに倉化させるが、 さらに、 垂盎方向においお も、 1ラむン毎に、拡倧 ·瞮小の倍率を滑らかに倉化させするようにしたもので、 その具䜓的回路構成が第 5図及び第 6図に瀺される。
第 5図は、 氎平方向においお、 1 ドット毎に、 拡倧 ·瞮小の倍率を滑らかに倉 化させるための回路であり、 デヌタ入力端子 1 0、 拡倧瞮小ステップ倀入力端 子 1 2 H、 初期倀入力端子 1 4 H、 䞭倮怜出信号入力端子 1 6 H、 初期倍率信号 入力端子 1 8 H、 クロック信号入力端子 2 0 H、 デヌタ出力端子 2 2 H、 侊 '例 限倀入力端子 2 4 H、 第 1のセレクタ 3 0 H、 掛け算回路 3 2 H、 加算回路 3 4 H、 第 1の D型フリップフロップ回路 3 6 H、 掛け算回路 3 8 H、 第 2のセレク 倕 4 0 H、 加算回路 4 2 H、 第 2の D型フリップフロップ回路 4 4 H、 拡倧 ·瞮 小凊理郚 4 6 H、 倍率䞊限 ·䞋限蚭定郚 4 8 Hは、 それぞれ前蚘第 1実斜䟋を瀺 す第 1図及び第 2図ず同䞀である。
以䞊のように構成された氎平方向の画像の拡倧 ·瞮小回路による氎平方向の拡 倧 ·瞮小凊理動䜜は、 前蚘第 1実斜䟋ず同様であるので簡単に説明する。
この氎平方向の拡倧 ·瞮小凊理のための各皮の蚭定倀は、 画面の氎平方向が 7 8ドットであるものずした堎合、 第 8図 a ) に瀺すように、 拡倧 ·瞮小ステツ プ倀が 0 . 0 0 3 9 0 6、 初期倀が 0 . 1 4 4 5 3 1、 初期倍率が 3 . 5 4 6 0 9 4ずする。 前蚘第 1実斜䟋では、 第 3図に瀺すように、 小数点以䞋 8桁たでを 衚瀺しおいるのに察し、 この第 2実斜䟋では、 第 8図 a ) ( b ) に瀺すように、 小数点以䞋 6桁たでを衚瀺しおいる違いがあるが、 実質的に䞡者は同䞀である。 埓っお、 この第 2実斜䟋における氎平方向の拡倧瞮小凊理動䜜は、 第 1図の 堎合ず党く同䞀であり、 たた、 各ドットに察する倍率も第 1実斜䟋の堎合の第 4 図の特性図ず同䞀である。
第 5図においお、 第 2の D型フリップフロップ回路 4 4 Hず拡倧 ·瞮小凊理郚 4 6 Hずの間に、倍率䞊限 ·䞋限蚭定郚 4 8 Hを挿入した堎合の動䜜に぀いおも、 第 1実斜䟋の堎合ず倉わるずころはない。
第 6図は、 垂盎方向においお、 1ラむン毎に、 拡倧 ·瞮小の倍率を滑らかに倉 化させるための回路であり、 デヌタ入力端子 1 0、 拡倧 ·瞮小ステップ倀入力端 子 1 2 V、 初期倀入力端子 1 4 V、 䞭倮怜出信号入力端子 1 6 V、 初期倍率信号 入力端子 1 8 V、 クロック信号入力端子 2 0 V、 デヌタ出力端子 2 2 V、 侊 '例 限倀入力端子 2 4 V、 第 1のセレクタ 3 0 V、 掛け算回路 3 2 V、 加算回路 3 4 V、 第 1の D型フリップフロップ回路 3 6 V、 掛け算回路 3 8 V、 第 2のセレク 倕 4 0 V、 加算回路 4 2 V、 第 2の D型フリップフロップ回路 4 4 V、 拡倧 .çž® 小凊理郚 4 6 V、 倍率䞊限 ·䞋限蚭定郚 4 8 Vは、 それぞれ前蚘第 1実斜䟋を瀺 す第 1図及び第 2図ず基本的に同䞀であるが、各皮の蚭定倀の違いは、埌述する。 以䞊のように構成された垂盎方向の画像の拡倧 ·瞮小回路による垂盎方向の拡 倧 ·瞮小凊理動䜜を説明する。
この垂盎方向の拡倧 ·瞮小凊理のための各皮の蚭定倀は、 画面の垂盎方向が 7 8ラむンであるものずした堎合、 第 8図 b ) に瀺すように、 拡倧 ·瞮小ステツ プ倀が 0 . 0 0 3 9 0 6、 初期倀が 0、 初期倍率が 0 . 8ずする。
この第 2実斜䟋における垂盎方向の拡倧 ·瞮小凊理動䜜は、 氎平ず垂盎の違い はあるが、 基本的に第 1実斜䟋ず同䞀であり、 たた、 各ラむンに察する倍率は、 第 7図の実線で瀺すように、最䞊䜍の第 1ラむンず最䞋䜍の第 7 8ラむンは、 0 . 8倍で、 䞭倮の第 3 9、 4 0ラむンは、 3 . 5 4 6 0 9 4倍の攟物線ずなる。 たた、 垂盎方向の拡倧 ·瞮小凊理のための各皮の蚭定倀は、 拡倧瞮小ステツ プ倀が 0 . 0 0 3 9 0 6、 初期倀が 0 . 1 4 4 5 3 1、 初期倍率が 3 . 5 4 6 0 9 4ず、 第 8図 a ) に瀺す堎合ず同䞀倀に蚭定したずきには、 各ラむンに察す る倍率は、 第 7図の点線で瀺すように、 最䞊䜍の第 1ラむンず最䞋䜍の第 7 8ラ むンは、 3 . 5 4 6 0 9 4倍で、 䞭倮の第 3 9、 4 0ラむンは、 0 . 8倍の攟物 線ずなる。
第 5図に瀺す回路による第 4図に瀺すような氎平方向の拡倧 ·瞮小凊理ず、 第 7図の実線又は点線に瀺すような垂盎方向の拡倧 ·瞮小凊理ずがずもに行われる こずにより、 より滑らかで芋やすい映像を映し出すこずができる。
第 5図及び第 6図の回路では、 第 4図及び第 7図に瀺すように、 最倧拡倧率 C が 3 . 5 4 6 0 9 3 7 5で、 䞭倮郚付近では、 0 . 8ずなるようにした。
しかし、 第 5図及び第 6図に 2点鎖線で瀺すように、 第 2の D型フリップフロ ップ回路 4 4 Hず拡倧 ·瞮小凊理郚 4 6 Hずの間に、 倍率䞊限 ·䞋限蚭定郚 4 8 Hを挿入し、 か぀、 第 2の D型フリップフロップ回路 4 4 Vず拡倧瞮小凊理郚 4 6 Vずの間に、 倍率䞊限 ·䞋限蚭定郚 4 8 Vを挿入するこずにより、 䞊限倀ず 䞋限倀を蚭定しお䞀定倀以䞊又は䞀定倀以䞋にはならないように制限するこずも できる。
前蚘第 2実斜䟋では、 画面の氎平方向が 7 8ドットで、 垂盎方向が 7 8ラむン であるものずしお説明したが、 画面の倧きさや皮類によっおドット数ずラむン数 が異なるので、 拡倧 ·瞮小ステップ倀もそれに応じお異なる倀ずなる。
第 3実斜䟋 第 9図、 第 1 0図及び第 1 1図 。
本発明の第 3実斜䟋は、 同䞀画面における拡倧 ·瞮小ステップ倀を蚭定された 途䞭で倉化させるこずにより、 過床の拡倧や瞮小を無くしおより滑らかな映像を 埗るこずを目的ずするものである。 さらに詳しくは、 第 1実斜䟋における第 4図及び第 2実斜䟋における第 7図で は、 拡倧時ず瞮小時におけるステップ倀を䞀定倀ずしおいるため、 䞭心から埐々 に拡倧倍率を倧きくしおいくような堎合、 䞀矩的に決定される䞀定の割合でしか 増枛できない。 そのため、 呚蟺郚や䞭心郚は、 圓初期埅しおいる以䞊に過床の拡 倧率ゃ瞮小率になる。 そこで、 䞊限倀や䞋限倀を蚭けお䞍自然な倍率になるのを 制限しおいた。
しかし、 これでは、 境界郚分における滑らかさに欠けるずいう若干の問題があ る。
そこで、 本発明では、 瞮小の倍率ず拡倧の倍率ずを別個の回路で構成し、 倍率 が䞀定倀 䟋えば 1) に満たないずきは、 瞮小倍率の回路を遞択し、 倍率が䞀定 倀 䟋えば 1) を越えるず、 拡倧倍率の回路を遞択するようにしたもので、 その 具䜓的回路構成が第 9図に瀺される。
この第 9図においお、 50は、 瞮小回路郚、 5 1は、 拡倧回路郚である。 これ ら瞮小回路郚 50ず拡倧回路郚 51は、 第 3のセレクタ 28によっお、 倍率信号 入力端子 60からの倍率怜出信号が䞀定倀 䟋えば 1) に満たないずきは、 瞮小 回路郚 50が遞択され、 倍率が䞀定倀 䟋えば 1) を越えるず、 拡倧回路郚 51 が遞択される。
前蚘瞮小回路郚 50は、 瞮小ステップ倀入力端子 52、 瞮小初期倀入力端子 5
4、 瞮小甚䞭倮怜出信号入力端子 56、 瞮小初期係数入力端子 58、 瞮小クロッ ク信号入力端子 20の各端子を有するずずもに、 第 1のセレクタ 30R、 掛け算 回路 32R、 加算回路 34 R、 第 1の D型フリップフロップ回路 36 R、 掛け算 回路 38R、 第 2のセレクタ 40R、 加算回路 42R、 第 2の D型フリップフロ ップ回路 44 R及び必芁に応じお倍率䞋限蚭定郚 48 Rを具備しおいる。 これら の回路構成は、 前蚘第 1図におけるものず基本的には同䞀である。
前蚘拡倧回路郚 5 1は、 拡倧ステップ倀入力端子 53、 拡倧初期倀入力端子 5
5、 拡倧甚䞭倮怜出信号入力端子 57、 拡倧初期係数入力端子 59、 クロック信 号入力端子 20の各端子を有するずずもに、 第 1のセレクタ 30E、 掛け算回路 32E、 加算回路 34 E、 第 1の D型フリップフロップ回路 36 E、 掛け算回路 38E、 第 2のセレクタ 40E、 加算回路 42E、 第 2の D型フリップフロップ 回路 44 E及び必芁に応じお倍率䞊限蚭定郚 48 Eを具備しおいる。 これらの回 路構成も、 前蚘第 1図におけるものず基本的には同䞀である。
本発明の第 3実斜䟋における第 9図に瀺す画像の拡倧 ·瞮小回路による拡倧 · 瞮小凊理動䜜を説明する。
瞮小回路郚 50においお、 入力端子 52の瞮小ステップ倀が 0. 25、 入力端 子 54の瞮小初期倀が 0、 入力端子 58の瞮小初期係数が 179 (瞮小初期倍数 ずしお衚瀺した堎合は 179 256 = 0. 699219) ず蚭定する。
たた、 拡倧回路郚 5 1においお、 入力端子 53の拡倧ステップ倀が 6、 入力端 子 55の拡倧初期倀が 3、 入力端子 59の拡倧初期係数が 256 (瞮小初期倍数 ずしお衚瀺した堎合は 256 256= 1) ず蚭定する。
第 1 1図は、 画面が 64ドットずした堎合の䞭倮から右偎半分 32ドット を芋たずきの倍率特性線図であり、 第 1のセレクタ 3 ORには、 入力端子 52の 瞮小ステップ倀 0. 25が入力し、 第 1の D型フリップフロップ回路 36 Rから は、 第 10図に瀺すように、 順次加算した 0、 0. 25、 0. 5、 0. 75、 ··· が出力し、 第 2のセレクタ 4 ORからは、 増加方向であるから +0、 +0. 25、 + 0. 5、 +0. 75、  が出力し、 第 2の D型フリップフロップ回路 44Rか らは、 第 10図に瀺すように、 179を加算した瞮小係数 179、 179. 25、 179. 5、 179. 75、  が出力する。 なお、 この係数は、 第 10図に瀺す ように、 小数点以䞋を省略した補正埌の係数を採甚するようにしおもよい。
この第 2の D型フリップフロップ回路 44 Rからの出力が 256に達するたで は、 瞮小係数であるから、 第 3のセレクタ 28では、 瞮小回路郚 50における第 2の D型フリップフロップ回路 44 Rの出力が遞択される。
もし、 このたた、 瞮小回路郚 50からの出力が遞択されるず、 ドット番号 26 を越えるず、 第 1 1図の点線で瀺すように、 拡倧偎では、 圓初期埅しおいる以䞊 の過床の拡倧率の攟物線ずなる。
ここで、 第 2の D型フリップフロップ回路 44 Rからの出力が 256に達する ず、 倍率信号入力端子 60からの倍率信号が 1になるので、 第 3のセレクタ 28 では、 瞮小回路郚 50から拡倧回路郚 5 1偎に切り替わる。
前述のように、拡倧回路郚 5 1においお、入力端子 53の拡倧ステップ倀が 6、 入力端子 55の拡倧初期倀が 3、 入力端子 59の拡倧初期係数が 256 (瞮小初 期倍数ずしお衚瀺した堎合は 256ノ256 = 1) ず蚭定されおいるから、 第 1 のセレクタ 30Eからは、 入力端子 53の拡倧ステップ倀 6が出力し、 第 1の D 型フリップフロップ回路 36 Eからは、 順次加算した 3、 9、 15、 2 1、  が 出力し、 第 2のセレクタ 40Eからは、 侀 3、 侀 9、 侀 15、 — 21、  が出力 し、 第 2の D型フリップフロップ回路 44Eからは、 256から枛算した拡倧係 数 253、 247、 241、 235、  が出力する この係数も、 小数点以䞋を 省略した補正埌の係数を採甚 。
第 2の D型フリップフロップ回路 44 Rからは、 小数点以䞋を省略した係数 1 79、 179、 179、 179、 180、  が出力する。 瞮小係数 =瞮小倍率 X 256であるから、 拡倧 ·瞮小凊理郚 46では、 瞮小係数 179=瞮小倍率 0. 6992、 瞮小係数 180=瞮小倍率 0. 7031、  ずなる。
たた、 第 2の D型フリップフロップ回路 44 Eからの出力も、 小数点以䞋を省 略した係数 253、 247、 241、 235、  が出力する。 拡倧係数 = 256 拡倧倍率であるから、 拡倧 ·瞮小凊理郚 46では、 拡倧係数 253=拡倧倍率 1. 0 1 19、 拡倧係数 247=拡倧倍率1. 0364、  ずなる。
この結果、 ドット番号 26より右偎で、 倍率が 1を越えた堎合には、 第 1 1図 の実線で瀺すように、 拡倧倍率がなだらかな曲線ずなっお、 違和感のない映像ず なる。
第 9図に瀺す回路においお、 瞮小倍率ず拡倧倍率が䟝然ずしお過床な倀を瀺す ずきには、 第 3のセレクタ 28ず拡倧 ·瞮小凊理郚 46の間に倍率䞊限 ·䞋限蚭 定郚 48を挿入するか、 第 2の D型フリップフロップ回路 44 Rず第 3のセレク タ 28の間に倍率䞋限蚭定郚 48 Rを挿入するずずもに、 第 2の D型フリップフ ロップ回路 44 Eず第 3のセレクタ 28の間に倍率䞊限蚭定郚 48 Eを挿入する。 具䜓的には、 第 1 1図においお、 瞮小倍率の䞋限倀を 0. 8に蚭定する堎合に は、 䞋限倀入力端子 24 bから䞋限倀 0. 8に盞圓する瞮小係数 240. 8を䞎 えるこずにより、 第 2の D型フリップフロッブ回路 44 Rの瞮小係数が極端に䜎 くならないようにするこずができる。 同様に、 拡倧倍率の䞊限倀を 1. 5に蚭定 する堎合には、 䞊限倀入力端子 24 aから䞊限倀 1. 5に盞圓する拡倧係数 17 0 . 7を䞎えるこずにより、 第 2の D型フリップフロップ回路 4 4 Eの拡倧係数 が極端に高くならないようにするこずができる。
なお、 第 2図の実斜䟋ず同様に、 倍率䞊限䞋限蚭定郚 4 8、 倍率䞋限蚭定郚 4 8 R、 倍率䞊限蚭定郚 4 8 Eは、 それぞれ䞊䞋限比范噚、 䞋限倀比范噚、 侊限 倀比范噚で構成されおいる。
第 4実斜䟋 第 1 2図 。
本発明の第 3実斜䟋では、 氎平方向のみの補正ずしたが、 第 4実斜䟋では、 æ°Ž 平方向の他に垂盎方向の補正も同時に行うようにしたものである。
この第 1 2図においお、 1 0は、 デヌタ入力端子で、 このデヌタ入力端子 1 0 ずデヌタ出力端子 2 2の間に、 氎平拡倧 ·瞮小凊理郚 6 1ず垂盎拡倧 ·瞮小凊理 郚 6 2が順次盎列に挿入されおいる。
前蚘氎平拡倧 ·瞮小凊理郚 6 1は、 前蚘第 9図に瀺した第 3実斜䟋ず同䞀回路 からなるが、 拡倧 ·瞮小凊理郚 4 6だけは、 氎平方向の拡倧 ·瞮小凊理を行う。 この氎平拡倧 ·瞮小凊理郚 6 1による氎平方向の拡倧 ·瞮小凊理動䜜は、 第 3 実斜䟋ず異なるずころはなく、 第 1 1図ず同様、 特定の倍率信号を境にしお瞮小 ず拡倧が切り替わり、 たた、 䞊限倀ず䞋限倀により制限を加えるこずもできる。 たた、 前蚘垂盎拡倧 ·瞮小凊理郚 6 2は、 前蚘第 9図に瀺した第 3実斜䟋ず同 様の回路からなるが、 異なるずころは、 クロック信号入力端子 2 0は、 ラむンに 同期した信号が入力し、 たた、 拡倧 ·瞮小凊理郚 4 6は、 垂盎方向の拡倧 ·瞮小 凊理を行う。
この垂盎拡倧 ·瞮小凊理郚 6 2による垂盎方向の拡倧 ·瞮小凊理動䜜は、 第 3 実斜䟋における 1ドットを、 1ラむンに眮き換えたものであり、基本的に同䞀で、 第 1 1図の軞を 9 0床回転したものず同様の倍率特性線図ずなる。
このように、 第 1 1図に瀺すような氎平方向の拡倧 ·瞮小凊理ず、 この第 1 1 図を 9 0床回転した垂盎方向の拡倧 ·瞮小凊理ずがずもに行われるこずにより、 より滑らかで芋やすい映像を映し出すこずができる。
第 5実斜䟋 第 1 3図、 第 1 4図、 第 1 5図、 第 1 6図及び第 1 7図 。 本発明の第 1、 第 2、 第 3及び第 4実斜䟋では、 拡倧 ·瞮小倍数の倉化係数が、 画面の䞭倮に向かうに埓぀お 2次曲線のように単玔に枛少し、 䞡端郚に向かうに 埓っお 2次曲線のように単玔に増加したり、 逆に、 画面の䞭倮に向かうに埓っお 2次曲線のように単玔に増加し、 䞡端郚に向かうに埓っお 2次曲線のように単玔 に枛少したりするようにしたものである。 そのため、 画面の呚蟺郚又は䞭心郚が 極端に拡倧されるずいう若干の問題が生じる。
本発明の第 5実斜䟋では、 拡倧 ·瞮小ステップ倀、 初期倀及び初期倍率を予め 蚭定しお䞎えるずずもに、 倉曲点を 1又は耇数個所に任意の倀に蚭定し、 ドット 毎に拡倧 ·瞮小の倍率の挔算を行い、 より滑らかに倉化するようにしたものであ る。 この挔算結果は、 拡倧 ·瞮小凊理郚ぞ送られ、 入力した映像信号の拡倧 ·凊 理を行う。 この拡倧瞮小凊理郚は、拡倧倍率又は瞮小倍率を䞎えるこずにより、 任意の拡倧 ·瞮小凊理ができる回路である。 たた、 この拡倧瞮小凊理郚の盎前 に倍率の䞊限倀 ·䞋限倀の蚭定郚を蚭けるこずにより、 拡倧倍率ず瞮小倍率の制 限を行うようにしおもよい。
本発明の第 5実斜䟋を瀺す第 1 3図のブロック図は、 基本的には、 第 1図ず同 䞀回路であるが、 特城的な構成郚分は、 䞭倮怜出信号入力端子 1 6ず第 1のセレ クタ 3 0ずの間に正負刀定信号発生郚 2 5を介圚し、 この正負刀定信号発生郚 2 5に第 1倉曲点蚭定信号入力端子 2 6を蚭けたものである。
このような構成においお、 第 1 4図に瀺すように、 衚瀺画面の巊半分の䞭心に 第 1倉曲点を蚭定し、 たた、 右半分の䞭心に第 2倉曲点を蚭定する。 そしお、 拡 倧 ·瞮小ステップ倀が、 これらの第 1倉曲点、 䞭心点、 第 2倉曲点で区分された 領域 1では、 十、 領域 2では、 䞀、 領域 3では、 十、 領域 4では、 —になるよう に遞択する。 なお、 入力端子 1 2の拡匵 ·瞮小ステップ倀を䟋えば、 0 . 0 0 3 9 0 6 2 5、 入力端子 1 4の初期倀を 0 . 0 0 3 9 0 6 2 5、 入力端子 1 6の初 期倍率を 2 . 6 1 8 7 5にそれぞれ蚭定する。
䞊述のような倀を蚭定したずきの第 1のセレクタ 3 0、 第 1の D型フリップフ ロップ回路 3 6、 第 2のセレクタ 4 0及び第 2の D型フリップフロップ回路 4 4 の出力倀は、 第 1 6図に瀺すようになる。
この第 1 6図ず倍率特性線を瀺す第 1 5図においお、 第 1ドットから第 2 1ド ットたでの領域 1では、 入力端子 1 2から盎接の拡匵 ·瞮小ステップ倀が遞択さ れ、 第 1の D型フリップフロップ回路 3 6の出力である倉化係数が順次増加する 十の方向にある。 ここで入力端子 2 6から第 1倉曲点蚭定信号が入力するず、 第 2 2ドットから第 4 2ドットたでの領域 2では、 入力端子 1 2から掛け算回路 3 2を介した拡匵 ·瞮小ステップ倀が遞択され、 第 1の D型フリップフロップ回路 3 6の出力である倉化係数が順次枛少する䞀の方向に倉化する。
第 4 2ドットに至り、 倉化係数が 0になるず、 入力端子 1 6から䞭倮怜出信号 が正負刀定信号発生郚 2 5に入力し、 第 4 3ドットから第 6 3ドットたでの領域 3では、 入力端子 1 2から盎接の拡匵 ·瞮小ステップ倀が遞択され、 第 1の D型 フリップフロップ回路 3 6の出力である倉化係数が順次増加する十の方向に倉化 する。 ここで第 2倉曲点蚭定信号入力端子 2 7から再び倉曲点蚭定信号が入力す るず、 第 6 4ドットから第 8 4ドットたでの領域 4では、 入力端子 1 2から掛け 算回路 3 2を介した第 1の D型フリップフロップ回路 3 6の出力である倉化係数 が順次枛少する䞀の方向に倉化する。
第 1 3図においお、 第 2の D型フリップフロップ回路 4 4ず拡倧 ·瞮小凊理郚 4 6ずの間に倍率䞊限 ·䞋限蚭定郚 4 8が挿入され、 䞊限倀に 2 . 5を蚭定し、 䞋限倀に 1 . 0を蚭定したものずするず、 第 1 6図及び第 1 5図に瀺すように、 第 2の D型フリップフロップ回路 4 4の出力が 2 . 5を越えおいる第 1ドットか ら第 8ドットたでず、第 7 7ドットから第 8 4ドットたでは、 2 . 5に制限され、 たた、 第 2の D型フリップフロップ回路 4 4の出力が 1 . 0に満たない第 3 6ド ットから第 4 9ドットたでは、 1 . 0に制限される。
前蚘実斜䟋では、 第 2 1 ドットず第 6 3ドットに倉曲点を蚭定したが、 これに 限られるものではなく、 任意に蚭定できる。 䟋えば、 第 1 5図においお、 第 1倉 曲点蚭定信号入力端子 2 6にお最初の倉曲点を点線の䜍眮に蚭定し、 第 2倉曲点 蚭定信号入力端子 2 7にお他の倉曲点を点線の䜍眮に蚭定する。 するず、 倍数の 特性も点線のようになる。
この堎合も䞊限倀ず䞋限倀を蚭定しお制限するこずができる。
本発明の第 5実斜䟋では、 氎平方向のみの補正ずしたが、 氎平方向の他に垂盎 方向の補正も同時に行うこずができる。
この堎合、 第 1 3図におけるクロック信号入力端子 2 0は、 ラむンに同期した 信号が入力し、 たた、 拡倧 ·瞮小凊理郚 4 6は、 垂盎方向の拡倧 ·瞮小凊理を行 うようにする。
この堎合の垂盎方向の拡倧瞮小凊理動䜜は、第 5実斜䟋における 1ドットを、 1ラむンに眮き換えたものであり、 基本的に同䞀で、 第 1 5図の軞を 9 0床回転 したものず同様の倍率特性線図ずなる。
このように、 第 1 5図に瀺すような氎平方向の拡倧 ·瞮小凊理ず、 この第 1 5 図を 9 0床回転した垂盎方向の拡倧 ·瞮小凊理ずが同時に行われるこずにより、 より滑らかで芋やすい映像を映し出すこずができる。
前蚘第 1 5図及び第 1 6図に瀺した実斜䟋では、 䞡端にゆくに埓っお拡倧倍率 が倧きくなるようにしたが、 本発明はこれに限られるものではなく、 第 1 7図及 び第 1 8図に瀺すように、 䞡端の倍率が略 1に近く、 䞭倮にゆくに埓っお拡倧倍 率が倧きくなるようにしおもよい。
この堎合、 第 1 7図に瀺すように、 衚瀺画面の巊偎に第 1倉曲点を蚭定し、 た た、 右偎に第 2倉曲点を蚭定する。 そしお、 拡倧 ·瞮小ステップ倀が、 これらの 第 1倉曲点、 䞭心点、 第 2倉曲点で区分された領域 1では、 十、 領域 2では、 䞀、 領域 3では、 十、 領域 4では、 䞀になるように遞択する。 なお、 入力端子 1 2の 拡匵 ·瞮小ステップ倀を䟋えば、 0 . 0 0 3 9 0 6 2 5、 入力端子 1 4の初期倀 を 0 . 0 0 3 9 0 6 2 5、 入力端子 1 6の初期倍率を 0 . 9にそれぞれ蚭定する。 䞊述のような倀を蚭定したずきの第 1のセレクタ 3 0、 第 1の D型フリップフ ロップ回路 3 6、 第 2のセレクタ 4 0及び第 2の D型フリップフロップ回路 4 4 の出力倀は、 第 1 8図に瀺すようになる。
この第 1 8図及び倍率特性を瀺す第 1 7図においお、 第 1 ドットから第 2 1ド ットたでの領域 1では、 第 1の D型フリップフロップ回路 3 6の出力である倉化 係数が順次増加する十の方向にある。 ここで第 1倉曲点蚭定信号入力端子 2 6か ら倉曲点蚭定信号が入力するず、 第 2 2ドットから第 4 2ドットたでの領域 2で は、 第 1の D型フリップフロップ回路 3 6の出力である倉化係数が順次枛少する —の方向に倉化する。
第 4 2ドットに至り、 倉化係数が 0になるず、 䞭倮怜出信号入力端子 1 6から 䞭倮怜出信号が正負刀定信号発生郚 2 5に入力し、 第 4 3ドットから第 6 3ドッ トたでの領域 3では、 第 1の D型フリップフロップ回路 3 6の出力である倉化係 数が順次増加する +の方向に倉化する。 ここで第 2倉曲点蚭定信号入力端子 2 7 から再び倉曲点蚭定信号が入力するず、 第 6 4ドッ卜から第 8 4ドットたでの領 域 4では、 第 1の D型フリップフロップ回路 3 6の出力である倉化係数が順次枛 少する—の方向に倉化する。
第 1 3図においお、 第 2の D型フリップフロップ回路 4 4ず拡倧 ·瞮小凊理郚 4 6ずの間に倍率䞊限 ·䞋限蚭定郚 4 8が挿入され、 䞊限倀に 2 . 5を蚭定し、 䞋限倀に 1 . 0を蚭定したものずするず、 第 1 8図及び第 1 7図に瀺すように、 第 2の D型フリップフロップ回路 4 4の出力が 1 . 0に満たない第 1ドットから 第 7ドットたでず、 第 7 8ドットから第 8 4ドットたでは、 1 . 0に制限され、 たた、 第 2の D型フリップフロップ回路 4 4の出力が 2 . 5を越えおる第 3 5ド ットから第 5 0ドットたでは、 1 . 0に制限される。 産業䞊の利甚可胜性
本発明にかかる画像の拡倧 ·瞮小回路は、 P D P (プラズマディスプレむパネ ル や液晶を甚いたディゞタル画像におけるアスペクト比 4  3のノヌマル画面 を、 アスペクト比 1 6  9のワむド画面の衚瀺パネルで拡倧しお衚瀺したり、 逆 にノヌマル画面を瞮小したり、 さらには、 郚分的に拡倧したり、 瞮小したりしお 衚瀺するのに適しおいる。

Claims

請 求 の 範 囲
1 . デヌタ入力端子 1 0に入力したディゞタル画像信号を拡倧 ·瞮小凊理郚 4 6 にお拡倧及び 又は瞮小しお出力するようにした画像の拡倧'瞮小回路においお、 拡倧 ·瞮小ステップ倀入力端子 1 2から入力され予め蚭定された拡倧 ·瞮小ステ ップ倀の加算倀ず枛算倀のいずれかを遞択する第 1のセレクタ 3 0ず、 この第 1 のセレクタ 3 0の出力を予め蚭定された拡倧又は瞮小の初期倀に加枛算しお出力 する第 1の D型フリップフロップ回路 3 6ず、 この第 1の D型フリップフロッブ 回路 3 6の出力に基づく拡倧 ·瞮小倀の加算倀ず枛算倀のいずれかを遞択する第 2のセレクタ 4 0ず、 この第 2のセレクタ 4 0で遞択された出力を予め蚭定され た初期倍率信号に加枛算しお前蚘拡倧 ·瞮小凊理郚 4 6ぞ出力する第 2の D型フ リップフロップ回路 4 4ずからなるこずを特城ずする画像の拡倧 ·瞮小回路。
2 . 第 1の D型フリップフロップ回路 3 6ず第 2の D型フリップフロップ回路 4 4は、 ドット信号に同期したクロック信号毎に加枛算するようにしたこずを特城 ずする請求項 1蚘茉の画像の拡倧 ·瞮小回路。
3 . 第 1のセレクタ 3 0の入力偎に、 拡倧 ·瞮小ステップ倀入力端子 1 2から拡 倧 ·瞮小ステップ倀の加算倀ずしお盎接入力するずずもに、 拡倧 ·瞮小ステップ 倀入力端子 1 2からの拡倧 ·瞮小ステップ倀に— 1を掛ける掛け算回路 3 2を介 しお枛算倀ずしお入力し、 第 2のセレクタ 4 0の入力偎に、 第 1の D型フリップ フロップ回路 3 6から拡倧 ·瞮小倀の加算倀ずしお盎接入力するずずもに、 第 1 の D型フリップフロップ回路 3 6からの拡倧瞮小倀に— 1を掛ける掛け算回路 3 8を介しお枛算倀ずしお入力しおなるこずを特城ずする請求項 1蚘茉の画像の 拡倧 ·瞮小回路。
4 . 第 2の D型フリップフロップ回路 4 4ず拡倧 ·瞮小凊理郚 4 6ずの間に、 予 め蚭定された倍率の䞊限倀及び 又は䞋限倀により倍率を制限する倍率䞊限 ·䞋 限蚭定郚 4 8を介圚しおなるこずを特城ずする請求項 1蚘茉の画像の拡倧 ·瞮小 回路。
5 . デヌタ入力端子 1 0に入力したディゞタル画像信号を氎平方向の拡倧 ·瞮小 凊理郚 4 6 Hにお拡倧及び 又は瞮小するずずもに、 垂盎方向の拡倧 ·瞮小凊理 郚 4 6 Vにお拡倧及び 又は瞮小しお出力するようにした画像の拡倧 ·瞮小回路 であっお、 前蚘氎平方向の拡倧及びノ又は瞮小手段は、 拡倧 ·瞮小ステップ倀入 力端子 1 2 Hから入力され予め蚭定された氎平方向の拡倧 ·瞮小ステップ倀の加 算倀ず枛算倀のいずれかを遞択する氎平方向甚第 1のセレクタ 3 0 Hず、 この氎 平方向甚第 1のセレクタ 3 0 Hの出力を予め蚭定された氎平 ^向甚拡倧又は瞮小 の初期倀に加枛算しお出力する氎平方向甚第 1の D型フリップフロップ回路 3 6 Hず、 この氎平方向甚第 1の D型フリップフロップ回路 3 6 Hの出力に基づく拡 倧 ·瞮小倀の加算倀ず枛算倀のいずれかを遞択する氎平方向甚第 2のセレクタ 4 0 Hず、 この氎平方向甚第 2のセレクタ 4 0 Hで遞択された出力を予め蚭定され た初期倍率信号に加枛算しお前蚘氎平方向甚拡倧 ·瞮小凊理郚 4 6 Hぞ出力する 氎平方向甚第 2の D型フリップフロップ回路 4 4 Hずからなり、 前蚘垂盎方向の 拡倧及び 又は瞮小手段は、 拡倧 ·瞮小ステップ倀入力端子 1 2 Vから入力され 予め蚭定された垂盎方向の拡倧 ·瞮小ステップ倀の加算倀ず枛算倀のいずれかを 遞択する垂盎方向甚第 1のセレクタ 3 O Vず、 この垂盎方向甚第 1のセレクタ 3 0 Vの出力を予め蚭定された垂盎方向甚拡倧又は瞮小の初期倀に加枛算しお出力 する垂盎方向甚第 1の D型フリップフロップ回路 3 6 Vず、 この垂盎方向甚第 1 の D型フリップフロップ回路 3 6 Vの出力に基づく拡倧 ·瞮小倀の加算倀ず枛算 倀のいずれかを遞択する垂盎方向甚第 2のセレクタ 4 0 Vず、 この垂盎方向甚第 2のセレクタ 4 0 Vで遞択された出力を予め蚭定された初期倍率信号に加枛算し お前蚘垂盎方向甚拡倧 ·瞮小凊理郚 4 6 Vぞ出力する垂盎方向甚第 2の D型フリ ップフロップ回路 4 4 Vずからなるこずを特城ずする画像の拡倧 ·瞮小回路。
6 . 氎平方向における第 1の D型フリップフロップ回路 3 6 Hず第 2の D型フリ ップフロップ回路 4 4 Hは、 氎平方向のドット信号に同期したクロック信号毎に 加枛算するようにし、 垂盎方向における第 1の D型フリッブフロップ回路 3 6 V ず第 2の D型フリップフロップ回路 4 4 Vは、 垂盎方向のラむン信号に同期した クロック信号毎に加枛算するようにしたこずを特城ずする請求項 5蚘茉の画像の 拡倧 ·瞮小回路。
7 . 氎平方向甚第 1のセレクタ 3 0 Hの入力偎に、 氎平甚拡倧 ·瞮小ステップ倀 入力端子 1 2 Hから氎平方向の拡倧 ·瞮小ステップ倀の加算倀ずしお盎接入力す るずずもに、 この氎平甚拡倧 ·瞮小ステップ倀入力端子 1 2 Hからの氎平方向の 拡倧、瞮小ステップ倀に䞀 1を掛ける氎平方向甚掛け算回路 3 2 Hを介しお枛算 倀ずしお入力し、 氎平方向甚第 2のセレクタ 4 O Hの入力偎に、 氎平方向甚第 1 の D型フリッブフロップ回路 3 6 Hから氎平方向の拡倧 ·瞮小倀の加算倀ずしお 盎接入力するずずもに、 氎平方向甚第 1の D型フリッブフロッブ回路 3 6 Hから の氎平方向の拡倧 ·瞮小倀に䞀 1を掛ける氎平方向甚掛け算回路 3 8 Hを介しお 枛算倀ずしお入力しおなリ、 垂盎方向甚第 1のセレクタ 3 O Vの入力偎に、 垂盎 甚拡倧 ·瞮小ステップ倀入力端子 1 2 Vから垂盎方向の拡倧 ·瞮小ステップ倀の 加算倀ずしお盎接入力するずずもに、 この垂盎甚拡倧瞮小ステップ倀入力端子 1 2 Vからの垂盎方向の拡倧 ·瞮小ステップ倀に䞀 1を掛ける垂盎方向甚掛け算 回路 3 2 Vを介しお枛算倀ずしお入力し、 垂盎方向甚第 2のセレクタ 4 O Vの入 力偎に、 垂盎方向甚第 1の D型フリップフロップ回路 3 6 Vから垂盎方向の拡 倧 ·瞮小倀の加算倀ずしお盎接入力するずずもに、 垂盎方向甚第 1の D型フリッ プフロップ回路 3 6 Vからの垂盎方向の拡倧 ·瞮小倀に䞀 1を掛ける垂盎方向甚 掛け算回路 3 8 Vを介しお枛算倀ずしお入力しおなるこずを特城ずする請求項 5 蚘茉の画像の拡倧 ·瞮小回路。
8 . 氎平方向甚第 2の D型フリップフロップ回路 4 4 Hず氎平方向甚拡倧 ·瞮小 凊理郚 4 6 Hずの間に、蚭定された氎平方向の倍率の䞊限倀により倍率を制限し、 蚭定された氎平方向の倍率の䞋限倀により倍率を制限する氎平方向甚倍率䞊限 · 䞋限蚭定郚 4 8 Hを介圚し、 垂盎方向甚第 2の D型フリッブフロップ回路 4 4 V ず垂盎方向甚拡倧 ·瞮小凊理郚 4 6 Vずの間に、 蚭定された垂盎方向の倍率の䞊 限倀により倍率を制限し、 蚭定された垂盎方向の倍率の䞋限倀により倍率を制限 する垂盎方向甚倍率䞊限 ·䞋限蚭定郚 4 8 Vを介圚しおなるこずを特城ずする請 求項 5蚘茉の画像の拡倧 ·瞮小回路。
9 . デヌタ入力端子 1 0に入力したディゞタル画像信号を拡倧 ·瞮小凊理郚 4 6 にお拡倧及び/又は瞮小しお出力するようにした画像の拡倧 ·瞮小回路においお、 瞮小回路郚 5 0ず、 拡倧回路郚 5 1ず、 これら瞮小回路郚 5 0ず拡倧回路郚 5 1 ずのいずれかの拡倧 ·瞮小倍率を遞択的に前蚘拡倧 ·瞮小凊理郚 4 6に䟛絊する 第 3のセレクタ 2 8ずを具備し、 前蚘瞮小回路郚 5 0は、 瞮小ステップ倀入力端 子 5 2から入力され予め蚭定された拡倧 ·瞮小ステップ倀の加算倀ず枛算倀のい ずれかを遞択する第 1のセレクタ 3 0 ず、 この第 1のセレクタ 3 0 Rの出力を 予め蚭定された拡倧又は瞮小の初期倀に加枛算しお出力する第 1の D型フリップ フロップ回路 3 6 ず、 この第 1の D型フリップフロップ回路 3 6 Rの出力に基 づく拡倧 ·瞮小倀の加算倀ず枛算倀のいずれかを遞択する第 2のセレクタ 4 O R ず、 この第 2のセレクタ 4 O Rで遞択された出力を予め蚭定された初期倍率信号 に加枛算する第 2の D型フリップフロップ回路 4 4 Rずからなり、 前蚘拡倧回路 郚 5 1は、 拡倧ステップ倀入力端子 5 3から入力され予め蚭定された拡倧 ·瞮小 ステップ倀の加算倀ず枛算倀のいずれかを遞択する第 1のセレクタ 3 O Eず、 こ の第 1のセレクタ 3 0 Eの出力を予め蚭定された拡倧又は瞮小の初期倀に加枛算 しお出力する第 1の D型フリップフロップ回路 3 6 Eず、 この第 1の D型フリツ プフロップ回路 3 6 Eの出力に基づく拡倧 ·瞮小倀の加算倀ず枛算倀のいずれか を遞択する第 2のセレクタ 4 0 Eず、 この第 2のセレクタ 4 O Eで遞択された出 力を予め蚭定された初期倍率信号に加枛算する第 2の D型フリップフロップ回路 4 4 Eずからなるこずを特城ずする画像の拡倧 ·瞮小回路。
1 0 . 瞮小回路郚 5 0における第 1の D型フリップフロップ回路 3 6 Rず第 2の D型フリップフロップ回路 4 4 R、 拡倧回路郚 5 1における第 1の D型フリップ フロップ回路 3 6 Eず第 2の D型フリップフロップ回路 4 4 Eは、 それぞれドッ ト信号に同期したクロック信号毎に加枛算するようにしたこずを特城ずする請求 項 9蚘茉の画像の拡倧 ·瞮小回路。
1 1 . 瞮小回路郚 5 0における第 1のセレクタ 3 O Rの入力偎に、 瞮小ステップ 倀入力端子 5 2から拡倧'瞮小ステツプ倀の加算倀ずしお盎接入力するずずもに、 瞮小ステップ倀入力端子 5 2からの拡倧 ·瞮小ステップ倀に䞀 1を掛ける掛け算 回路 3 2 Rを介しお枛算倀ずしお入力し、 第 2のセレクタ 4 O Rの入力偎に、 第 1の D型フリップフロップ回路 3 6 Rから拡倧 ·瞮小倀の加算倀ずしお盎接入力 するずずもに、 第 1の D型フリップフロップ回路 3 6 Rからの拡倧 ·瞮小倀に䞀 1を掛ける掛け算回路 3 8 Rを介しお枛算倀ずしお入力し、 拡倧回路郚 5 1にお ける第 1のセレクタ 3 O Eの入力偎に、 拡倧ステップ倀入力端子 5 3から拡倧 瞮小ステップ倀の加算倀ずしお盎接入力するずずもに、 拡倧ステップ倀入力端子 5 3からの拡倧 ·瞮小ステップ倀に䞀 1を掛ける掛け算回路 3 2 Eを介しお枛算 倀ずしお入力し、 第 2のセレクタ 4 0 Eの入力偎に、 第 1の D型フリップフロッ プ回路 3 6 Eから拡倧 ·瞮小倀の加算倀ずしお盎接入力するずずもに、 第 1の D 型フリッブフロップ回路 3 6 Eからの拡倧 ·瞮小倀に䞀 1を掛ける掛け算回路 3 8 Eを介しお枛算倀ずしお入力しおなるこずを特城ずする請求項 9蚘茉の画像の 拡倧 ·瞮小回路。
1 2 . 瞮小回路郚 5 0における第 2の D型フリップフロップ回路 4 4 Rず第 3の セレクタ 2 8ずの間に、 蚭定された倍率の䞋限倀により倍率を制限する倍率䞋限 蚭定郚 4 8 Rを介圚しおなり、 拡倧回路郚 5 1における第 2の D型フリップフロ ップ回路 4 4 Eず第 3のセレクタ 2 8ずの間に、 蚭定された倍率の䞊限倀により 倍率を制限する倍率䞊限蚭定郚 4 8 Eを介圚しおなるこずを特城ずする請求項 9 蚘茉の画像の拡倧 ·瞮小回路。
1 3 . 第 3のセレクタ 2 8ず拡倧 ·瞮小凊理郚 4 6ずの間に、 蚭定された倍率の 䞊限倀により倍率を制限し、 蚭定された倍率の䞋限倀により倍率を制限する倍率 侊限 ·䞋限蚭定郚 4 8を介圚しおなるこずを特城ずする請求項 9蚘茉の画像の拡 倧 ·瞮小回路。
1 4 . デヌタ入力端子 1 0ずデヌタ出力端子 2 2ずの間に氎平拡倧 ·瞮小凊理郚 6 1ず垂盎拡倧 ·瞮小凊理郚 6 2ずを挿入し、 これら氎平拡倧 ·瞮小凊理郚 6 1 ず垂盎拡倧 ·瞮小凊理郚 6 2は、 それぞれ瞮小回路郚 5 0ず拡倧回路郚 5 1ずか らなり、 前蚘瞮小回路郚 5 0は、 瞮小ステップ倀入力端子 5 2から入力され予め 蚭定された拡倧 ·瞮小ステップ倀の加算倀ず枛算倀のいずれかを遞択する第 1の セレクタ 3 0 ず、 この第 1のセレクタ 3 0 Rの出力を予め蚭定された拡倧又は 瞮小の初期倀に加枛算しお出力する第 1の D型フリップフロップ回路 3 6尺ず、 この第 1の D型フリップフロッブ回路 3 6 Rの出力に基づく拡倧 ·瞮小倀の加算 倀ず枛算倀のいずれかを遞択する第 2のセレクタ 4 O Rず、 ごの第 2のセレクタ 4 O Rで遞択された出力を予め蚭定された初期倍率信号に加枛算する第 2の D型 フリップフロップ回路 4 4 Rずからなり、 前蚘拡倧回路郚 5 1は、 拡倧ステップ 倀入力端子 5 3から入力され予め蚭定された拡倧 ·瞮小ステップ倀の加算倀ず枛 算倀のいずれかを遞択する第 1のセレクタ 3 0 Eず、 この第 1のセレクタ 3 O E の出力を予め蚭定された拡倧又は瞮小の初期倀に加枛算しお出力する第 1の D型 フリップフロップ回路 3 6 Eず、 この第 1の D型フリップフロップ回路 3 6 Eの 出力に基づく拡倧 ·瞮小倀の加算倀ず枛算倀のいずれかを遞択する第 2のセレク 倕 4 0 Eず、 この第 2のセレクタ 4 0 Eで遞択された出力を予め蚭定された初期 倍率信号に加枛算する第 2の D型フリップフロップ回路 4 4 Eずからなるこずを 特城ずする画像の拡倧 ·瞮小回路。
1 5 . 氎平拡倧 ·瞮小凊理郚 6 1における第 1の D型フリップフロップ回路 3 6 R、 第 2の D型フリップフロップ回路 4 4 R、 第 1の D型フリップフロップ回路 3 6 E、 第 2の D型フリップフロップ回路 4 4 Eは、 氎平方向のドット信号に同 期したクロック信号毎に加枛算するようにし、 垂盎拡倧 ·瞮小凊理郚 6 2におけ る第 1の D型フリップフロップ回路 3 6 R、 第 2の D型フリップフロップ回路 4 4 R、 第 1の D型フリップフロップ回路 3 6 E、 第 2の D型フリップフロップ回 è·¯ 4 4 Eは、 垂盎方向のラむン信号に同期したクロック信号毎に加枛算するよう にしたこずを特城ずする請求項 1 4蚘茉の画像の拡倧 ·瞮小回路。
1 6 .第 1のセレクタ 3 O Rの入力偎に、瞮小ステップ倀入力端子 5 2から拡倧 · 瞮小ステップ倀の加算倀ずしお盎接入力するずずもに、 瞮小ステップ倀入力端子 5 2からの拡倧 ·瞮小ステップ倀に䞀 1を掛ける掛け算回路 3 2 Rを介しお枛算 倀ずしお入力し、 第 2のセレクタ 4 O Rの入力偎に、 第 1の D型フリップフロッ プ回路 3 6 Rから拡倧 ·瞮小倀の加算倀ずしお盎接入力するずずもに、 第 1の D 型フリップフロップ回路 3 6 Rからの拡倧 ·瞮小倀に— 1を掛ける掛け算回路 3 8 Rを介しお枛算倀ずしお入力し、 第 1のセレクタ 3 0 Eの入力偎に、 拡倧ステ ップ倀入力端子 5 3から拡倧 ·瞮小ステップ倀の加算倀ずしお盎接入力するずず もに、 拡倧ステップ倀入力端子 5 3からの拡倧 ·瞮小ステップ倀に䞀 1を掛ける 掛け算回路 3 2 Eを介しお枛算倀ずしお入力し、 第 2のセレクタ 4 0 Eの入力偎 に、 第 1の D型フリップフロップ回路 3 6 Eから拡倧 ·瞮小倀の加算倀ずしお盎 接入力するずずもに、 第 1の D型フリップフロップ回路 3 6 Eからの拡倧 ·瞮小 倀に䞀 1を掛ける掛け算回路 3 8 Eを介しお枛算倀ずしお入力しおなるこずを特 埵ずする請求項 1 4蚘茉の画像の拡倧 ·瞮小回路。
1 7 . 第 3のセレクタ 2 8ず拡倧瞮小凊理郚 4 6ずの間に、 蚭定された倍率の 䞊限倀により倍率を制限し、 蚭定された倍率の䞋限倀により倍率を制限する倍率 侊限 ·䞋限蚭定郚 4 8を介圚しおなるこずを特城ずする請求項 1 4蚘茉の画像の 拡倧 ·瞮小回路。
1 8 . 第 2の D型フリップフロップ回路 4 4 Rず第 3のセレクタ 2 8ずの間に、 蚭定された倍率の䞋限倀により倍率を制限する倍率䞋限蚭定郚 4 8 Rを介圚しお なり、 第 2の D型フリップフロップ回路 4 4 Eず第 3のセレクタ 2 8ずの間に、 蚭定された倍率の䞊限倀により倍率を制限する倍率䞊限蚭定郚 4 8 Eを介圚しお なるこずを特城ずする請求項 1 4蚘茉の画像の拡倧 ·瞮小回路。
1 9 . 第 3のセレクタ 2 8ず拡倧 ·瞮小凊理郚 4 6ずの間に、 蚭定された倍率の 䞊限倀を制限する䞊限倀比范噚 4 8 aず、 蚭定された倍率の䞋限倀を制限する䞋 限倀比范噚 4 8 bからなる倍率䞊限 ·䞋限蚭定郚 4 8を介圚しおなるこずを特城 ずする請求項 1 4蚘茉の画像の拡倧 ·瞮小回路。
2 0 . デヌタ入力端子 1 0に入力したディゞタル画像信号を拡倧 ·瞮小凊理郚 4 6にお拡倧及びノ又は瞮小しお出力するようにした画像の拡倧 ·瞮小回路におい お、 拡倧 ·瞮小ステップ倀入力端子 1 2から入力され予め蚭定された拡倧瞮小 ステップ倀の加算倀ず枛算倀のいずれかを遞択する第 1のセレクタ 3 0ず、 この 第 1のセレクタ 3 0の出力を予め蚭定された拡倧又は瞮小の初期倀に加枛算しお 出力する第 1の D型フリップフロップ回路 3 6ず、 この第 1の D型フリップフ口 ップ回路 3 6の出力に基づく拡倧 ·瞮小倀の加算倀ず枛算倀のいずれかを遞択す る第 2のセレクタ 4 0ず、 この第 2のセレクタ 4 0で遞択された出力を予め蚭定 された初期倍率信号に加枛算しお前蚘拡倧 ·瞮小凊理郚 4 6ぞ出力する第 2の D 型フリップフロップ回路 4 4ず、 第 1倉曲点蚭定信号入力端子 2 6を有し前蚘第 1のセレクタ 3 0の前段に接続された正負刀定信号発生郚 2 5ずからなるこずを 特城ずする画像の拡倧 ·瞮小回路。
2 1 . 第 1倉曲点蚭定信号入力端子 2 6は、 異なる倉曲点を蚭定する信号を入力 する 1又は耇数個からなるこずを特埵ずする請求項 2 0蚘茉の画像の拡倧 ·瞮小 回路。
2 2 . 氎平拡倧 ·瞮小凊理郚 6 1ず垂盎拡倧 ·瞮小凊理郚 6 2ずを盎列に接続し、 これらの氎平拡倧 ·瞮小凊理郚 6 1ず垂盎拡倧 ·瞮小凊理郚 6 2は、 それぞれデ 䞀倕入力端子 1 0に入力したディゞタル画像信号を拡倧 ·瞮小凊理郚 4 6にお拡 倧及び 又は瞮小しお出力するようにした画像の拡倧'瞮小回路においお、拡倧 · 瞮小ステップ倀入力端子 1 2から入力され予め蚭定された拡倧 ·瞮小ステップ倀 の加算倀ず枛算倀のいずれかを遞択する第 1のセレクタ 3 0ず、 この第 1のセレ クタ 3 0の出力を予め蚭定された拡倧又は瞮小の初期倀に加枛算しお出力する第 1の D型フリップフロップ回路 3 6ず、 この第 1の D型フリッブフロップ回路 3 6の出力に基づく拡倧 ·瞮小倀の加算倀ず枛算倀のいずれかを遞択する第 2のセ レク倕 4 0ず、 この第 2のセレクタ 4 0で遞択された出力を予め蚭定された初期 倍率信号に加枛算しお前蚘拡倧 ·瞮小凊理郚 4 6ぞ出力する第 2の D型フリップ フロップ回路 4 4ず、 第 1倉曲点蚭定信号入力端子 2 6を有し前蚘第 1のセレク 倕 3 0の前段に接続された正負刀定信号発生郚 2 5ずからなるこずを特城ずする 画像の拡倧 ·瞮小回路。
2 3 . 第 2の D型フリップフロップ回路 4 4ず拡倧 ·瞮小凊理郚 4 6ずの間に、 蚭定された倍率の䞊限倀により倍率を制限し、 蚭定された倍率の䞋限倀により倍 率を制限する倍率䞊限 ·䞋限蚭定郚 4 8を介圚しおなるこずを特城ずする請求項 2 0蚘茉の画像の拡倧 ·瞮小回路。
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