WO1999065236A1 - Affichage video et support d'exploitation enregistre - Google Patents

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WO1999065236A1
WO1999065236A1 PCT/JP1999/003116 JP9903116W WO9965236A1 WO 1999065236 A1 WO1999065236 A1 WO 1999065236A1 JP 9903116 W JP9903116 W JP 9903116W WO 9965236 A1 WO9965236 A1 WO 9965236A1
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WO
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instruction
video
display
output
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PCT/JP1999/003116
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Inventor
Hirotoshi Uehara
Naoki Kurita
Shoichi Goto
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Priority claimed from JP10349111A external-priority patent/JP2000175114A/ja
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Priority to US09/485,319 priority patent/US6611269B1/en
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    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/426—Internal components of the client ; Characteristics thereof

Definitions

  • the present invention relates to a video display device such as a set box for receiving a digital broadcast signal multiplexed with digital data such as a compressed video signal and program information, decoding and outputting a selected video signal, and a program recording device. It is about media. Background art
  • FIG. 14 shows an example of a conventional MPEG video decoder system, and its operation will be described below.
  • 100 is system control means for controlling the entire system
  • 101 is video decoding means for performing MPEG decoding
  • 102 is a frame memory for storing display data, and video data to be decoded by the video decoding unit 101, On Screen Stores Display (hereinafter OS D) graphics data.
  • 103 is a display timing generating means for generating a synchronization signal, etc.
  • 104 is a memory control means for controlling writing and reading of the frame memory 102
  • 105 is a temporary storage of display data read by the memory control means 104
  • FIG. 15 is a diagram showing a typical partial configuration of the video processing unit 800 in the MPEG video decoder system.
  • 8001 and 8002 are horizontal filter circuits that perform horizontal enlargement and reduction of video data
  • 8003 is a vertical filter circuit that performs vertical enlargement and reduction of two consecutive lines of data from horizontal filters 8001 and 8002
  • 8004 is a vertical filter. This is a synthesis circuit that switches between video data from the circuit 8003 and OSD data.
  • Fig. 16 (a) shows the video output format to be realized by a digital broadcast receiver defined by the DVB (Digital Video Broardcasting DOCUMENT A001- revision 1) standard.
  • DVB Digital Video Broardcasting DOCUMENT A001- revision 1
  • the horizontal filter circuits 8001, 8002 and the vertical filter circuit 8003 are provided with circuits corresponding to the following magnifications in advance.
  • Horizontal filter circuit 3/4, 1, 9/8, 4/3, 3/2, 2, 8/3 Vertical filter circuit: 1, 2
  • Fig. 16 (b) is a diagram showing the pan scan processing.
  • the center of the screen Pan & Scan Window
  • the horizontal / vertical enlargement processing of the video signal is an essential function.
  • the system control means 100 inputs a bit stream corresponding to the channel selected by the user to the video decoding means 101.
  • the video decoding means 101 extracts the information of the input resolution shown in FIG. 16A stored in the bitstream and passes it to the system control means 100.
  • the video decoding means 1 1 performs MPEG video decoding processing using the frame memory 102 as a reference frame buffer and a display frame buffer. Since the MPEG decoding process is not directly related to the object of the present invention, a detailed description of the operation is omitted.
  • the system control means 100 draws On Screen Display (OSD) data in the frame memory 102 in parallel with the decoding control. This is operation information such as menus and program guide data called EPG (Electronic Program Guide).
  • OSD On Screen Display
  • EPG Electronic Program Guide
  • the system control means 100 controls the memory control means 104 to read out the decoded image data and OSD data from the frame memory 102 line by line. The data read line by line is temporarily stored in the output buffer means 105.
  • the system control means 100 controls the horizontal filtering circuit 800 1 of the video processing unit 8 in accordance with the resolution information of the input image extracted from the video decoding means 101 and the output monitor's aspect ratio specified in advance by the user. , 8002, and the vertical filter circuit 8003, and control the enlargement processing shown in FIG. 16 (a).
  • the decoded image subjected to the enlargement processing is combined with the OSD data by the combining circuit 8004 and output to the outside.
  • the video processing device in the conventional MPEG decoding system includes a dedicated circuit corresponding to a predetermined enlargement ratio and a synthesis circuit with OSD data, and performs display output in accordance with resolution information of a decoded image and the like. Has been generated.
  • Fig. 17 shows a block diagram of the MPEG decoder system for displaying still images in addition to displaying moving images and OSD in order to support the still image information service.
  • the video processing unit 800 includes two horizontal filter circuits 8001, 8002 and a vertical filter circuit 8003, each of which is controlled for moving image data and still image data, And a synthesizing circuit for switching between still image data and (1) 805.
  • the system control means 100 draws not only OSD data but also still image data in the frame memory 102.
  • Still image data is transmitted using, for example, data broadcasting in digital satellite broadcasting, or transmitted via a telephone line. In each case, data is acquired by a user's operation and displayed under the control of the system control means 100.
  • the still image data drawn on the frame memory 102 is read by the memory control means 104 together with the moving image data and the OSD data to the output buffer means 105 in line units. At this time, when performing vertical filtering of the moving image data, two consecutive lines of data are read from the moving image data.
  • the video processing unit 800 shown in Fig. 17 uses this data to perform independent reduction processing on the moving image and still image data, and combines this calculation result with the OSD data to obtain the data shown in Fig. 17.
  • An object of the present invention is to provide a video display device capable of suppressing an increase in development cost as compared with the conventional video display device in consideration of such problems of a conventional video display device.
  • the present invention has been made in consideration of such problems of the conventional video display device, and provides an image display device which can suppress an increase in development cost as compared with the conventional one, and which is more excellent in expandability. Aim.
  • a first aspect of the present invention (corresponding to the first aspect of the present invention) includes: a frame memory for storing display data;
  • Display timing generation means for generating display timing
  • Memory control means for reading display data from the frame memory in synchronization with the display timing generation means
  • Output buffer means for temporarily storing display data read by the memory control means
  • An arithmetic unit that performs at least one operation within one cycle of the pixel clock to generate display data
  • Data selection means for reading out display data from the output buffer means in synchronization with the pixel clock and selecting data to be input to the arithmetic unit;
  • An image display device comprising an instruction sequencer for controlling the data selection unit and the arithmetic unit in synchronization with the timing of the display timing generation unit.
  • a second invention limits the configuration of the instruction sequencer, and the instruction sequencer comprises:
  • Instruction memory storing control information for controlling the arithmetic unit and the data selection means
  • Instruction execution control means for reading at least one or more instructions in one cycle of the pixel clock
  • the video display device further comprising: an instruction decoder for decoding the read instruction and controlling data input to the arithmetic unit by the data selector.
  • the video display device of the present invention includes an arithmetic unit that performs at least one arithmetic processing within one cycle of a pixel clock, and an instruction sequencer that controls selection and output of data to be input to the arithmetic unit.
  • an instruction sequencer that controls selection and output of data to be input to the arithmetic unit.
  • this makes it possible to rewrite instructions stored in the instruction sequencer, so that it is possible to easily cope with a plurality of display specifications.
  • the instruction memory stores an execution instruction in at least one pixel period.
  • the video display device according to the second aspect of the present invention, wherein the instruction execution means repeatedly reads the instruction memory in synchronization with a pixel clock.
  • image display processing such as image enlargement / reduction and synthesis processing with OSD can be realized with a small instruction memory of one pixel.
  • an operation result buffer means capable of temporarily storing an output of the operation unit and outputting the result to the data selection means.
  • a fifth invention (corresponding to the invention of claim 5) further comprises a write-back means for writing back the data output from the arithmetic unit to the output buffer means, and the instruction sequencer also controls the write-back means.
  • the video display device according to any one of the second to fourth aspects of the invention, characterized in that:
  • the instruction sequencer includes means for switching the number of instructions to be read in one cycle of the pixel clock.
  • a seventh aspect of the present invention includes a frame memory for storing display data, a display timing generating means for generating display timing, and the display memory in synchronism with the generated display timing.
  • Memory control means for reading display data from the frame memory, output buffer means for temporarily storing display data read by the memory control means, and display data from the output buffer means according to desired display specifications.
  • Display data reading means for controlling reading; a plurality of video processing units for processing display data read from the display data reading means; output selection means for selecting output data of the plurality of video processing units; A processing instruction corresponding to a desired display specification among the stored processing instructions corresponding to a plurality of display specifications.
  • an eighth invention (corresponding to the invention of claim 8) is characterized in that each video processing unit performs at least one computation within one cycle of a pixel clock to generate display data, and Data display means for reading out the display data in synchronization with the pixel clock from the buffer means and selecting data to be input to the arithmetic unit, wherein the instruction sequencer controls the arithmetic unit and the data selection means Control information for The stored instruction memory, instruction execution control means for reading out at least one or more instructions in one pixel clock cycle, and decoding the read-out instructions and inputting them to arithmetic units in a plurality of video processing units.
  • the video display apparatus according to the seventh aspect of the present invention, further comprising an instruction decoder means for controlling data.
  • the arithmetic unit and instruction sequencer are made a common circuit, and multiple instructions are supported by switching instructions. It becomes possible.
  • this instruction is displayed.
  • video enlargement / reduction processing and synthesis processing with the OSD are realized. Therefore, the image display processing such as the enlargement / reduction of the image and the synthesis processing with the OSD can be described by the instruction of the instruction sequencer.
  • the same video processing unit is arranged in parallel and controlled by a single instruction sequencer, it can be easily expanded with a simple configuration according to the pixel processing and arithmetic processing contents. .
  • each of the video processing units performs at least one operation within one cycle of the pixel clock to generate display data.
  • data selection means for reading out display data from the output buffer means in synchronization with the pixel clock and selecting data to be input to the arithmetic unit.
  • the instruction sequencer controls the arithmetic unit and the data selection means.
  • Command memory that stores control information for executing the command
  • command execution control means that reads at least one command within one cycle of the pixel clock, and is provided for each of a plurality of video processing units to decode the read command. Control the data input to the computing unit in the video processing unit.
  • the video display device according to the seventh aspect of the present invention, further comprising an instruction decoder means.
  • the video display processing such as the enlargement / reduction of the video and the synthesis processing with the OSD can be described by the instruction of the instruction sequencer.
  • the same video processing unit is arranged in parallel, and this is controlled by an instruction decoder associated with each video processing unit. The corresponding expansion becomes easy.
  • the instruction memory stores an execution instruction of at least one cycle of the pixel clock
  • the instruction execution control means includes:
  • the eighth or ninth aspect of the present invention is the video display apparatus according to the eighth or ninth aspect, wherein the instruction memory is repeatedly read out in synchronization with the pixel clock.
  • each video processing unit can temporarily store the output of the arithmetic unit and output it to the data selection means.
  • the video display device according to any one of the eighth to tenth aspects of the present invention, further comprising an operation result buffer means.
  • the operation results can be freely selected as the input of the operation unit even in the next cycle and thereafter, so that more types of operation processing can be controlled by instructions. Become.
  • a twenty-second invention (corresponding to the twenty-second invention of the present invention) includes a write-back means for writing output data from each video processing unit to the output buffer means, and the instruction sequencer provides the write-back means.
  • the video display device according to any one of the eighth to eleventh aspects of the present invention, wherein the video display device also controls
  • FIG. 1 is a block diagram showing a video display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of instruction execution in an instruction sequencer in the video display device shown in FIG.
  • FIG. 3 is a diagram showing another example of instruction execution in the instruction sequencer in the video display device shown in FIG.
  • FIG. 4 is a block diagram showing a video display device according to a second embodiment of the present invention.
  • FIG. 5 is a block diagram showing a video display device according to a third embodiment of the present invention.
  • FIG. 6 is a block diagram showing a video display device according to a fourth embodiment of the present invention.
  • FIG. 7 is a block diagram showing a video processing unit in the video display device according to the fourth embodiment.
  • FIG. 8 is a diagram showing an example of instruction execution in an instruction sequencer in the video display device shown in FIG.
  • FIG. 9 is a diagram showing another example of instruction execution in the instruction sequencer in the video display device shown in FIG.
  • FIG. 10 is a block diagram showing a video display device according to a fifth embodiment of the present invention.
  • FIG. 11 shows an instruction sequencer in the video display device according to the fifth embodiment. It is a figure showing an example of instruction execution.
  • FIG. 12 is a block diagram showing a video display device according to a sixth embodiment of the present invention.
  • FIG. 13 is another block diagram showing the video display device of the sixth embodiment.
  • FIG. 14 is a block diagram showing an example of a conventional video display device.
  • FIG. 15 is a detailed block diagram of a video processing unit in a conventional video display device.
  • FIG. 16 (a) is a diagram showing video output specifications in a digital broadcast receiver.
  • FIG. 16 (b) is a diagram showing a pan scan display process in a digital broadcast receiver.
  • FIG. 17 is a detailed block diagram of another video processing unit in a conventional video display device.
  • a system control unit 100 a video decoding unit 101, a frame memory l'l
  • display timing generation means 103 display timing generation means 103
  • memory control means 104 memory control means 104
  • output buffer means 105 have the same configuration as the conventional example.
  • the present embodiment is an example of the video display device according to claims 1 to 4.
  • the video processing unit 1 ⁇ 6 reads out display data from the output buffer means 105 in synchronization with the pixel clock, and selects data to be input to a computing unit, which will be described later. It consists of a computing unit A 1062, computing unit B1063, which generates display data by performing computations at least six times within one cycle of the clock, a register file 1064 for temporarily storing the computation results, and an output switching means 1065. You. It is assumed that the data selection means 1061 has a function of controlling data reading from the output buffer means 105 according to the horizontal enlargement ratio. This can be realized by, for example, having an 8-bit adder, incrementing a fixed value for each pixel clock, and using the carrier of the adder as a trigger for reading the next pixel data.
  • the horizontal enlargement ratio can be specified by a fixed value that increments, and the output of the 8-bit adder can be used as a calculation coefficient during horizontal enlargement processing.
  • arithmetic unit ⁇ (1062) and the arithmetic unit B (1063) execute the following equations, respectively.
  • A, B, C, D, and E are video data selected by the data selection unit 1061. Specifically, these are video data output from the output buffer means 105, video data that is a calculation result calculated in the past time by the arithmetic units A 1062 and B 1063, video data such as background color, OSD, etc. Data selection means from fixed image data (for example, 0) to enable output of specific values This is video data selected by 1061. Also, ⁇ , / 3 are coefficient values for performing an operation in which a specific weight is applied to the video input data ⁇ , ⁇ ⁇ selected by the data selection means 106 1 (filter processing). These are the operation coefficients for the above-described horizontal enlargement processing and the operation coefficients for performing the vertical pixel operation.
  • the instruction sequencer 107 controls the data selection means 1061 and the arithmetic units 10662, 1063 in synchronization with the timing of the display timing generation means 103. It is composed of three parts.
  • the instruction memory 1 07 1 stores control information for controlling the inputs and outputs of the arithmetic units 1 0 6 2 and 1 0 6 3 .
  • the instruction execution control means 1 0 7 2 uses the pixel clock 1
  • the instruction decoder means 10773 decodes the instruction read from the instruction memory 1071, and controls the data selection means 105 to the arithmetic unit 1 It consists of three means for controlling the data input to 0 62 and 106 3;
  • the instruction is to select the coefficient value, ⁇ , and input data k, B, and C for the arithmetic unit A 1062, and to select the coefficient value ⁇ and the input data D, E for the arithmetic unit B 1063, Output destination of each arithmetic unit (Information on where to write the result: Write to register file 1064 or specify output switching means 1 065 force.
  • the instruction memory 1071 stores six instructions, and the instruction execution control means 1072 repeats this in synchronization with the pixel clock and reads out the instruction for one line. Control the line.
  • the system control means 100 controls display control in units of one line. Specifically, in response to an instruction from the system control unit 100, the memory control unit 104 reads the data to be displayed from the frame memory 102 into the output buffer unit 105 in line units. The video processing unit 106 and the instruction sequencer 107 use this data to generate one line of output data. Until the display data is read out to the output buffer means 105, the operation is the same as that of the conventional example. In the following, a description will be given assuming that the input resolution shown in FIG. 8 (a) is 352 ⁇ 240 and that the display is enlarged twice in the horizontal and vertical directions during display. In this case, the output buffer means 105 has a frame memory
  • FIG. 2 shows an example in which the video processing of Fig. 7 of the conventional example is realized.
  • the operating clock for the video processing unit and instruction sequencer is 6 MHz, 81 MHz, which is 6 times.
  • the instruction execution control means 1072 repeatedly reads instructions from addresses 0 to 5 from the instruction memory 1071, in synchronization with the pixel clock.
  • the instruction decoder means 10 ⁇ 3 decodes the read instruction and controls the data selection means 1061, the arithmetic unit A1062, and the arithmetic unit B1063 as follows.
  • Instruction 1 Select two horizontal pixel data and coefficient value data of the first line of the decoded image (moving image) by the data selection means 1061, and execute the multiplication and addition process using the data. The calculation result is written to the register file 1064. This means that the horizontal enlargement processing (horizontal operation) of the first line has been performed.
  • Instruction 2 Two horizontal pixels on the second line and coefficient data are selected by the data selection means 1061, and multiplication and addition processing is performed using the data. The result of the calculation is passed through (feedback to the data selection means). This means that the horizontal enlargement processing (horizontal calculation) of the second line has been executed.
  • Instruction 3 Select the register file data written by instruction 1 and the operation result of instruction 2 (through data) by data selection means 1061, and execute the multiply-add operation.
  • the operation coefficient value ⁇ ,] 3 can be realized by providing the data selection means 1061 with a coefficient register and the system control means 1 10 setting in line units. The calculation result is written to the register file 1064.
  • HFLT0 is an abbreviation of Horizontal Filter 0, and means horizontal filtering of the first line.
  • HFLT 1 is an abbreviation of Horizontal Filter 1 and means horizontal filtering of the second line.
  • VFLT is an abbreviation of Vertical Filter, which means vertical filter processing.
  • NOP is an abbreviation for No Operation, which means that nothing is processed.
  • BLD BG is an abbreviation of Blend with Background (background color), and means synthesis processing with the background color.
  • BLD 0SD is an abbreviation of Blend with 0SD and means a process of synthesizing with 0SD data.
  • Instruction 1 The data of the register file 1064 written by instruction 3 of the arithmetic unit ⁇ ⁇ ⁇ and the register value to be the background color (held in the data selection means 1061) are selected by the data selection means 1061, and the calculation is performed.
  • the calculation coefficient value ⁇ is generated by the data selection means 1061 from the effective display period signal of the decoded image.
  • the calculation result is through (feedback to data selection means).
  • the effective display period signal is a signal for specifying a video display area.
  • Instruction 2 The operation result of instruction 1 and OSD data are selected by the data selection means 1061, and the combination processing is performed.
  • the OSD data has a composite value ( ⁇ coefficient value) with the video data.
  • the calculation result is written to the output switching means 1065 and output to the external monitor.
  • the instruction for one pixel (6 steps) as described above is described, and is repeatedly executed in synchronization with the pixel clock by the instruction execution control means 1072 as shown in FIG. 2 to generate screen data for one line. can do.
  • the enlargement processing for the decoded image can be handled by changing the instructions 1 to 3 in the arithmetic unit ⁇ . For example, in the case of horizontal enlargement processing, only instruction 1 can be executed, and instructions 2 to 6 can be handled as NOPs (No Oe ra tio n).
  • FIG. 3 shows an example in which the video processing shown in FIG.
  • the two types of screens that is, the decoded image (moving image) and the still image data, are each reduced by 1/2 in the horizontal and vertical directions.
  • data shall be generated by performing interpolation processing with two consecutive lines.
  • the pixel clock is set to 13.5 MHz, and the video processing unit and instruction sequence
  • the operation clock of the sensor is 6 times, 81 MHz.
  • Instructions controlled by the instruction sequencer 107 are controlled as follows.
  • Instructions 4 to 6 The execution contents are the same as those of instructions 1 to 3, except that still image data is selected as operation data from the data selection means 1061.
  • Instruction 1 ⁇ Selects the register file 1 064 written by instruction 3 of arithmetic unit A and the register value to be the background color (held in data selection means 1 061) by data selection means 1 061 And perform the operation. The operation result is written to register file 1064.
  • Instruction 4 Select the operation result of instruction 3 and OSD data using data selection means 1061, and perform the operation. The calculation result is written to the output switching means 1065 and output to the external monitor.
  • the same video display device shown in FIG. 1 executes the command shown in FIG. 3 to easily support the video processing shown in FIG. Due to recent advances in semiconductor technology, the operating frequency of circuits has been dramatically increased, and it has become easier to increase the operating clock of an arithmetic unit or the like relative to the pixel clock. For example, if it can be executed at a frequency higher than 81 recommendation z, according to the configuration of the present invention, it is possible to easily display two still images or two moving images. Further, in the embodiment of FIG. 1, the filter operation and the synthesis operation are executed separately by two arithmetic units, and the realization is realized. However, the present invention is not particularly limited to the configuration.
  • a single arithmetic unit may be used, or a plurality of arithmetic units may be combined.
  • the arithmetic unit is not limited to the multiply-add process described in the above embodiment, but may execute other arithmetic processes.
  • the instruction memory size is described as one pixel. However, a plurality of pixels or one line may be provided. Also, the configuration using a register file has been described. However, if an instruction is specified so that the operation result is used every cycle, it can be realized without having a register file.
  • FIG. 1 An embodiment of the video display device of the present invention will be described with reference to FIG.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • This embodiment is an example of the video display device according to the fifth aspect.
  • the write-back means 1 066 controls writing back the output data from the arithmetic unit A 106 2 and the arithmetic unit B 106 3, and the input / output buffer means 108
  • a function is provided for writing the data written back from the write-back means 106 to the frame memory 102.
  • the instruction of the instruction sequencer 107 selects the write-back means 106 66 as the write destination of the operation result, so that the processed decoded image etc. can be input / output buffer means 1 08 ' Write to.
  • the write-back means 106 when the write-back means 106 is selected by the instruction decoder means 107, the output data of the arithmetic unit 0 106 or the arithmetic unit B 106 3 is written to the write-back means 110. 6 Store once in 6.
  • the write-back means 106 transfers the stored data to the input / output buffer means 108 in a cycle other than the display read.
  • the system control unit 100 controls the write transfer to the frame memory 102 by the memory control unit 104.
  • the rewritten image is read out from the frame memory 102 as a still image and displayed, it is also possible to display a plurality of reduced decoded images side by side. It is possible to easily provide a user interface screen such as.
  • FIG. 1 An embodiment of the video display device of the present invention will be described with reference to FIG.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • the present embodiment is an example of the video display device according to claim 6.
  • Some digital broadcasting offers broadcasting services with different frame rates. For example, 480 or 1080 interlaced scanning, or 480 or 720 sequential scanning mixed broadcasting are used. In such a case, it is necessary to switch the clock for display according to the decoded image.
  • the operating frequency of the video processing unit 106 and the instruction sequencer 107 is kept as it is, and only the number of executed instructions within one cycle of the pixel clock is switched to display the corresponding video.
  • the device will be described.
  • the number-of-executed-commands switching means 1 740 switches the number of instructions to be read within one pixel clock cycle, and is controlled by the system control unit 100.
  • the operation is as follows: the system control unit 100; sets the predetermined number of instructions to the number-of-executed-commands switching means 1 074 when switching the display port based on the resolution information of the decoded image. I do.
  • the instruction execution control means 1072 reads repeatedly the number of instructions specified by the number-of-executed-commands switching means 10774.
  • the video display device of the present invention various functions can be easily realized with respect to the display requirement specifications that differ depending on the provider, by combining the common hardware and the instruction corresponding to the display requirement specifications. be able to. Also, the instruction memory can be realized with a size as small as one pixel, and the circuit scale can be realized with almost no difference from the conventional device.
  • FIG. 6 is a block diagram illustrating a video display device according to a fourth embodiment of the present invention
  • FIG. 7 is a block diagram illustrating a configuration of a video processing unit in the video display device.
  • system control means 100 video decoding means 101, frame memory 102, display timing generation means 103, memory control means 104, output buffer means 105 are conventional.
  • the configuration is similar to that of the example.
  • the video processing units 106A and 106B generate output data from the data of the output buffer means 105. In the present embodiment, two of them are operated in parallel. As shown in FIG. 7, this video processing unit includes a data selection unit 1061 for selecting data to be input to a computing unit described later, a computing unit A1062 for performing three operations on a pixel clock, It is composed of a computing unit B 1063, a register filer 1064 serving as an operation result buffer means for temporarily storing an operation result, and an output switching means 1065.
  • the display data reading means 110 controls the reading of data from the output buffer means 105 according to the horizontal magnification.
  • the horizontal enlargement ratio can be specified as a fixed value that increments, and the output of the 8-bit adder can be used as a calculation coefficient in the horizontal enlargement processing.
  • the display data read means 1 108 outputs the first read data and the calculation coefficient to the video processing unit 106 A, and outputs the second read data and the calculation coefficient to the video processing unit 106 B. .
  • Arithmetic unit B 1 0 6 3 (Operation result) 2 y X D + (1— ⁇ ) ⁇ ⁇
  • A, B, C, D, and E are selected by the data selection means 1061, described later.
  • the data selection means 1 0 6 1 selects from video data such as operation results, video data such as background color, video data such as OSD, and fixed value data (for example, 0) for enabling output of a specific value. This is the video data to be selected.
  • ⁇ and ⁇ are coefficient values for executing an arithmetic operation in which a specific weight is applied to the video input data A and B selected by the data selection means 1061 (filter processing). These are the operation coefficients for the above-described horizontal enlargement processing and the operation coefficients for performing the vertical pixel operation.
  • the instruction sequencer 107 controls the two video processing units 106 6 and 106 6 in synchronization with the timing of the display timing generator 103, and consists of the following three units .
  • the instruction memory 1 07 1 stores control information for controlling the input and output of the arithmetic unit A 1 0 6 2 and the arithmetic unit B 1 0 6 3, and the instruction execution control means 1 0 7 2
  • the instruction decoder means 1073 decodes the instruction read from the instruction memory 1071, and controls the data selection means 1027 in one cycle of the pixel clock. For 6 1, it controls the data to be input to the computing units A 1 0 6 2 and B 1 0 6 3.
  • the instruction is a coefficient value ⁇ for each of the video processing units 106 A and 106 B for the arithmetic unit A 106 2],] 3, and selection of input data A, B, and C, and arithmetic unit B 1 0 6 3 Select the coefficient value ⁇ and the input data D and E for the output of each computing unit (information on where to write the result: write to register file 1064 or output switching means 1 065 That is, the two video processing units are controlled simultaneously by a common command.
  • the instruction memory 1 071 stores 6 instructions, and the instruction execution control means 1 072 2 repeats the readout with two pixels as one cycle to control the execution of one line of instructions. I do.
  • the output selection means 109 stores the two generated data from the two video processing units 106A and 106B once, and outputs them alternately one pixel at a time in synchronization with the display clock. Select data.
  • the system control means 100 controls display control in units of one line. Specifically, in response to an instruction from the system control means 100, the memory control means 104 reads data to be displayed from the frame memory 102 to the output buffer means 105 in line units. The video processing units 106 A and 106 B and the instruction sequencer 107 use this data to generate one line of output data. Until the display data is read out to the output buffer means 105, the operation is the same as that of the conventional example. The following description is based on the assumption that the input resolution shown in FIG. 16 (a) is 352 ⁇ 240 and the display is enlarged twice in the horizontal and vertical directions during display. In this case, it is assumed that the output buffer means 105 holds data of two consecutive lines of the decoded image from the frame memory 102.
  • FIG. 8 shows an example in which the video processing of FIG. 15 of the conventional example is realized.
  • the operating clock of the video processing unit and instruction sequencer is tripled to 40.5 MHz.
  • the instruction execution control means 1072 repeatedly reads instructions from addresses 0 to 5 from the instruction memory 1071, using two pixels as one cycle.
  • the instruction decoder means 1073 decodes the read instruction, and selects the video processing unit 106A, 106B data selection means 11061, the arithmetic unit A1062, and the arithmetic unit.
  • B 1063 is controlled as follows.
  • the video processing unit 106A generates data of 2N pixels
  • the video processing unit 106B generates data of (2N + 1) pixels.
  • Instruction 1 The data selecting means 1061 selects the horizontal 2-pixel data and coefficient value data of the first line of the decoded image (moving image), and executes a multiply-add process based on the data.
  • the horizontal two-pixel data and the coefficient value are input from the data reading unit 110.
  • the calculation result is written to the register file 1064.
  • Instruction 2 Two horizontal pixels and coefficient value data of the second line are selected by the data selection means 1061, and the multiplication / addition process is executed by the data.
  • the horizontal two-pixel data and the coefficient value are input from the data readout unit 111 as in the case of the instruction 1.
  • the calculation result is passed through (feedback to the data selection means).
  • Instruction 3 Select the register file data written by instruction 1 and the operation result (through) of instruction 2 by data selection means 1061, and execute the multiply-add operation. As a result, the vertical operation based on the data of the first line and the data of the second line has been executed.
  • the operation coefficient value tt ,) 3 is obtained by assigning a coefficient register to the data selection means 1061, and the c operation result which can be realized by the system control means 100 setting each line is a register file 1 064. To be written.
  • Instruction slots 4 to 6 do not execute instructions.
  • Instruction 1 Register file 1 064 written by instruction 3 of arithmetic unit A by data selection means 1 061 1 and register value as background color (held in data selection means 1 061) Select and perform the calculation.
  • the operation coefficient value ⁇ is generated from the effective display period signal of the decoded image in the data selection means 1061.
  • the calculation result is through (feedback to data selection means). As a result, data in which the outside of the effective display area is filled with a specific background color is generated.
  • Instruction 2 The operation result of instruction 1 and OSD data are selected by the data selection means 1061, and the combination processing is performed.
  • the OSD data has a composite value ( ⁇ coefficient value) with the video data.
  • the calculation result is written to the output switching means 1065 and output to the external monitor.
  • the outputs of the two image processing units 106 6 and 106 6 are input to the output selection means 109 and are alternately selected and output in synchronization with the pixel clock. It is. More specifically, the output selecting means 109 simultaneously latches the data from the video processing unit 106 and the video processing unit 106 B every two pixels, and outputs the video processing unit 106. A latch data is output first, and video processing unit 106 B data is output.
  • the instruction execution control means 1072 repeatedly executes the instruction (six steps) in synchronization with the pixel clock, and operates two video processing units to generate one line of screen data. can do.
  • enlargement processing on the decoded image can be handled by changing instructions 1 to 3 in the arithmetic unit A.
  • An example For example, in the case of horizontal enlargement processing, only instruction 1 can be executed, and instructions 2 to 6 can be handled as NOP (No Operation).
  • FIG. 9 shows an example in which the video processing of FIG. 15 of the conventional example is realized in the video display device of FIG.
  • the two types of screens that is, decoded images (moving images) and still image data
  • the pixel clock is set to 13.5 MHz
  • the video processing unit 106 A, 1 ⁇ 6 B, and the operation clock of the instruction sequencer 107 is tripled to 40.5 MI-Iz.
  • the instructions controlled by the instruction sequencer 107 are controlled as follows.
  • Instruction 4 to instruction 6 The execution contents are the same as those of instructions 1 to 3, except that still image data is selected as operation data by the data selection means 1061.
  • Instruction 1 The data selection means 1061 selects the register file 1064 written by instruction 3 of the arithmetic unit A and the register value to be the background color (held in the data selection means 1061), and performs the operation. The operation result is written to the register file 1064.
  • Instruction 3 Select the register file 1064 written by instruction 1 and the operation result of instruction 2 by the data selection means 106 1 and perform the operation.
  • the calculation coefficient value ⁇ is It is assumed that the data is generated from the effective display period signal of the decoded image (moving image) in the data selecting means 1061, and this is selected. The calculation result is passed through.
  • Instruction 4 Select the operation result of instruction 3 and OSD data by data selection means 1061, and perform the operation. The calculation result is written to the output switching means 1065 and output to the external monitor.
  • the same video display device shown in FIG. 6 can easily cope with the video processing shown in FIG. 15 by executing the instructions shown in FIGS.
  • a plurality of video processing units can be controlled by one instruction sequencer, and various display processes can be realized by a combination of instructions.
  • the circuit scale is suppressed from increasing, and a plurality of video processing units are processed in parallel to provide the following advantages.
  • the filter operation and the synthesis operation are separately executed by the two arithmetic units, and are realized.
  • the present invention is not particularly limited to this configuration. For example, it may be realized by one arithmetic unit, Further, a plurality of arithmetic units may be combined.
  • the arithmetic unit is not limited to the multiply-add process as described in the above embodiment, but may execute other arithmetic processes.
  • the instruction memory size is described as two pixels. However, a plurality of pixels or one line may be provided.
  • FIG. 10 is a block diagram showing a video display device according to a fifth embodiment of the present invention.
  • This embodiment is the same as FIG. 6 in that a plurality of video processing units are controlled by one instruction sequencer, but the instruction decoder of the instruction sequencer is provided for each video processing unit. Are different.
  • the same components as those in FIG. 6 are denoted by the same reference numerals, and description thereof is omitted.
  • This embodiment is an example of the video display device according to claim 8.
  • the instruction decoder means 1 73 A, 10773 B have the same function as the instruction decoder means 107 3 in FIG.
  • the instruction memory 1174 stores six instructions in the same manner as the instruction memory 1071 of FIG. 6, except that two instructions are read simultaneously under the control of the instruction execution control means 1072.
  • the output selection means 110 temporarily stores two generated data from the two video processing units 106A and 106B, and outputs them in synchronization with the display clock.
  • Fig. 11 shows an example in which the video processing of Fig. 17 of the conventional example is realized.
  • the pixel clock is 13.5 MHz, and the operating clock of the video processing unit and instruction sequencer is tripled to 40.5. MH z.
  • the instruction execution control means 1072 repeatedly reads instructions from addresses 0 to 5 from the instruction memory 114 with two pixels as one cycle. At this time, instructions given to the instruction decoder means 10773A and 10773B are shifted as shown in FIG. That is, at the timing of the instruction 1 of the instruction decoder means 107 A, instruction 4 is given to the instruction decoder means 107 B.
  • These two instruction decoder means 10773A and 10773B respectively correspond to the corresponding video processing units 106A and 106B with the data selection means 1061 and the arithmetic unit.
  • a 1 0 6 2 and arithmetic unit B 1 0 6 3 are controlled.
  • the instruction control is the same as in the above-described fourth embodiment, and a description thereof will not be repeated.
  • the operation result data is indicated by the BLD (OSD) of the operation unit B. It can be seen that the operation result data of the video processing units 106 A and 106 B are generated alternately for each pixel. Therefore, the output selection means 110 does not need the delay control as used in the fourth embodiment, but only has to perform selection alternately in synchronization with the pixel clock.
  • OSD BLD
  • a plurality of video processing units can be controlled by one instruction sequencer, and various display processes can be realized by a combination of instructions even in a configuration different from that of the fourth embodiment. Can be.
  • two video processing units have been described, but the present invention does not particularly limit the number.
  • two computing units The filter operation and the synthesis operation are executed separately, but the present invention is not particularly limited to this configuration.
  • it may be realized by one arithmetic unit, or a plurality of arithmetic units may be combined.
  • the arithmetic unit is not limited to the multiplication / addition processing, but may execute other arithmetic processing.
  • the instruction memory size is described as two pixels. However, a plurality of pixels or one line may be provided.
  • FIG. 12 is a block diagram showing an example of a video display device according to the sixth embodiment of the present invention
  • FIG. 13 is a block diagram showing another example similarly.
  • the same components as those in FIGS. 6 and 11 are denoted by the same reference numerals, and description thereof will be omitted.
  • This embodiment is an example of the video display device according to claim 11.
  • the write-back means 1 1 1 controls writing back the output data from the arithmetic unit A 106 2 and the arithmetic unit B 106 3, and the input / output buffer means 1 1 2 In addition to reading the display data from 2, the function of writing the data written back to the write-back means 111 into the frame memory 102 is provided.
  • FIGS. 12 and 13 The difference between FIGS. 12 and 13 is that the timing of generating data output from the two video processing units is different.
  • two pixels are used as described in the fourth embodiment. Two pixels are generated simultaneously for each clock.
  • the execution instruction is shifted by one pixel as described in the fifth embodiment, so that two pixels are alternately generated from the two video processing units.
  • the write-back means 111 is selected by the instruction decoder means 10773, the output data of the arithmetic unit A1062 or the arithmetic unit B1063 is written to the write-back means 1 1 1 To store once.
  • the write-back means 111 transfers the stored data to the input / output buffer means 112 in a cycle other than the display read.
  • the system control means 1 0 0 controls the write transfer to the frame memory 102 by the memory control means 104.
  • the rewritten image is read out from the frame memory 102 as a still image and displayed, it is also possible to display a plurality of reduced decoded images side by side.For example, a reduced still image is embedded in a program table. And other user interface screens can be easily provided.
  • the present invention does not particularly limit the number.
  • the filter operation and the synthesis operation are executed separately by two arithmetic units, and the realization is realized.
  • the present invention is not particularly limited to this configuration.
  • a single arithmetic unit may be used, or a plurality of arithmetic units may be combined.
  • the arithmetic unit is not limited to the multiply-add process, but may execute other arithmetic processes.
  • the instruction memory size is described as two pixels. 3 ⁇
  • Power a plurality of pixels or one line may be provided.
  • each component may be realized by software, or may be configured as dedicated hardware.
  • a magnetic disk or an optical disk on which a program for causing a computer to execute all or a part of the functions of each means or each step described in any one of the video display devices described in this specification is used. It is needless to say that the same operation as described above can be executed by creating a recording medium such as. That is, the present invention is also a program recording medium storing a program for realizing all or a part of the function of each unit in each device described above, or a part of the function by a computer.
  • the present invention can suppress an increase in development cost and provide a video display device with excellent expandability. That is, according to the video display device of the present invention, various functions can be easily realized with respect to display requirement specifications that differ depending on the business operator, by combining common hardware and instructions corresponding to the display requirement specifications. . Also, the instruction memory can be realized with a small size.
  • a general-purpose computing unit that performs at least one operation per one cycle of a pixel clock to generate display data, a display data to be input to the general-purpose operation unit, and a It has an instruction sequencer that describes the contents as instructions, and executes the described instructions in synchronization with the display clock to realize the enlargement / reduction processing of the video and the synthesis processing with the OSD.
  • an instruction sequencer that describes the contents as instructions, and executes the described instructions in synchronization with the display clock to realize the enlargement / reduction processing of the video and the synthesis processing with the OSD.

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Description

明 細 書
映像表示装置およびプログラム記録媒体 技術分野
本発明は、 圧縮された映像信号や番組情報等のディジタルデータを多重化した ディジタル放送信号を受信し、 選択された映像信号を復号化し出力するセッ ト ト ップボックス等の映像表示装置、 及びプログラム記録媒体に関するものである。 背景技術
近年、 ディジタル技術の発展に伴い、 放送用の映像、 音声、 データ信号をディ ジタル信号として一元的に処理し、 通信衛星等を利用して放送を行うディジタル 放送サービスが実現されつつある。
これらのサービスにおいては MP EG 2 (I SO/I EC— 13818で標準 化） 等に代表される圧縮多重技術により数十から数百チャンネルの放送を提供す ることが可能である。 各放送事業者は、 ディジタル放送では映像、 音声、 データ 等の信号がすべてディジタル信号として扱われる特徴を活かし、 高画質放送の実 施や、 静止画情報サービス等差別化を実現するための種々のサービスの充実を図 ろうとしており、 これらに対応した映像表示装置が必要とされている。
従来の MP EGビデオデコーダシステムの一例を図 14に示し、 以下その動作 を説明する。
図 14において、 100はシステム全体を制御するシステム制御手段、 101 は MPEGデコードを行う映像復号化手段、 102は表示データを格納するフレーム メモリであり、 映像復号化部 101がデコードする映像データや、 On Screen Display (以下 OS D) のグラフィックスデータ等を格納する。 103は同期信号 などを生成する表示タイミング生成手段、 104はフレームメモリ 102の書き 込みと読み出しを制御するメモリ制御手段、 105はメモリ制御手段 104によ り読み出された表示データを一時的に格納する出力バッファ手段、 800は出力 バッファ手段 105のデータを用いて表示データを生成する映像処理ュニッ ト、 801は映像処理ュニット 800を制御する制御タイミング生成手段である。 図 1 5は、 上記 MPEGビデオデコーダシステムにおける映像処理ュニット 800 の代表的な內部構成を示す図である。 8001、 8002は映像データの水平拡 大 ·縮小を行う水平フィルタ回路、 8003は水平フィルタ 8001、 8002 からの連続する 2ラインのデータより垂直方向の拡大 '縮小を行う垂直フィルタ 回路、 8004は垂直フィルタ回路 8003からの映像データと OSDデータと を切り替える合成回路である。
図 1 6 (a) は、 DVB (Digital Video Broardcasting DOCUMENT A001- revision 1) 規格で制定されたディジタル放送の受信機で実現すべきビデオ出 力フォーマツ トを示す。
図 1 6 (a) に示す水平'垂直拡大処理を実現するため、 水平フィルタ回路 8 001、 8002、 及び垂直フィルタ回路 8003は、 予め以下の倍率に対応す る回路を備える。
水平フィルタ回路： 3/4， 1， 9/8, 4/3, 3/2, 2, 8/3 垂直フィルタ回路： 1， 2
図 1 6 (b) はパンスキャン処理を示す図であり、 ァスぺク ト比 1 6 ： 9の入 力画像を 4 ： 3のモニタに出力する場合に画面中央部分 （Pan & Scan Window) を 切り出し水平拡大するものである。 このようにデジタル放送受信機における映像表示装置では、 映像信号の水平垂 直の拡大処理が必須の機能となっている。
以下、 図 14の MP EGデコーダシステムの動作を説明する。
システム制御手段 100は、 ユーザが選択したチャンネルに相当するビッ トス トリームを映像復号化手段 101に対して入力する。
映像復号化手段 101は、 ビッ トス トリ一ム中に格納される図 1 6 ( a ) の入 力解像度の情報を抜き出し、 システム制御手段 100に渡す。 映像復号化手段 1 ◦ 1は、 フレームメモリ 102を参照フレームバッファ及び表示フレームバッフ ァとして使用して MP EGビデオデコード処理を行う。 MP EGデコード処理は、 本発明の目的とは直接関係しないため詳細動作の説明を省略する。
システム制御手段 100は、 デコード制御と平行して、 フレームメモリ 102 に対し、 On Screen Display(OSD) データを描画する。 これは、 メニュー等 の操作情報や EPG (Electronic Program Guide) と呼ぶ番組表データである。 映像表示において、 システム制御手段 100は、 メモリ制御手段 104を制御し てフレームメモリ 102からデコードされた画像データと OSDデータをライン 単位で読み出す。 ライン単位に読み出されたデータは、 出力バッファ手段 105 に一時格納される。
システム制御手段 100は、 映像複号化手段 101より抜き出した入力画像の 解像度情報とユーザより予め指示される出力モニタのァスぺク ト比に従い、 映像 処理ュニット 8◦ 0の水平フィルタ回路 800 1、 8002、 及び垂直フィルタ 回路 8003の拡大率を設定し、 図 1 6 (a) に示す拡大処理を制御する。 拡大 処理されたデコード画像は、 合成回路 8004で OS Dデータと合成され外部に 出力される。 このように、 従来の M P E Gデコードシステムでの映像処理装置は、 予め定め られた拡大率に対応する専用回路、 及び O S Dデータとの合成回路を備え、 デコ 一ド画像の解像度情報等に従い表示出力を生成している。
図 1 7は、 静止画情報サービスに対応するため、 動画、 O S Dの表示に加えて、 静止画表示を実現する場合の M P E Gデコーダシステムのプロック図を示す。 映 像処理ュニット 8 0 0は、 2系統の水平フィルタ回路 8 0 0 1、 8 0 0 2と垂直 フィルタ回路 8 0 0 3とを備え、 各々動画データ、 静止画データ用として制御し、 動画データと静止画データを切り替える合成回路 （1 ) 8 0 0 5をさらに備えて いる。
動作としては、 システム制御手段 1 0 0がフレームメモリ 1 0 2に対し O S D データだけでなく、 静止画データを描画する。 静止画データは、 例えばデジタル 衛星放送でのデータ放送を利用して送られてきたり、 電話回線を介して送られて くる。 いずれもユーザの操作によりデータを取得し、 システム制御手段 1 0 0の 制御により表示する。 フレームメモリ 1 0 2に描画された静止画データは、 メモ リ制御手段 1 0 4により動画データ、 O S Dデータと共にライン単位に出力バッ ファ手段 1 0 5に読み出される。 この時、 動画データの垂直フィルタ処理を行う 場合、 動画データは連続する 2ライン分のデータを読み出す。
このデータを用いて、 図 1 7に示す映像処理ユニット 8 0 0により、 動画と静 止画データに対し独立に縮小処理を実行し、 この演算結果を O S Dデータと合成 することで、 図 1 7に示すような出力画面を得ることができる。
以上のように従来の映像表示装置では、 事業者毎に異なる表示仕様に対応し、 図 1 5、 図 1 7に示すような専用回路を備えて実現していた。 これらは、 通常 M P E Gビデオデコーダ L S Iの回路の一部として内蔵される。 一方、 米国地上波でのデジタル放送規格は、 ハイデフィニッシヨン （HD) ま で対応しており、 走査線数が 1080本、 720本、 480本の 3種類、 走査方式が順次走 査、 飛び越し走査の 2種類があり、 これらの組み合わせで 1 8種類の映像フォー マツ トの放送が可能となっている。 これらをテレビモニターに出力するためには、 図 1 6 ( a ) に示す以外のスケーリング処理が必要となる。 また、 前述の静止画 サービスや縮小画像による E P G画面なども要求されると予想され、 映像表示装 置としてより多くのフィルタ演算に対応することが求められる。
しかし、 このように従来の映像表示装置では、 事業者毎に異なる専用回路が必 要となり、 複数の放送事業者に対応するには、 個々の表示要求に対し、 別々の回 路が必要となり回路規模の増大を招いたり、 事業者毎に最適化すると別品種の L S I として開発する必要があり、 開発コスト増を招くといった課題を有していた。 また、 今後要求される処理に対しては、 予め対応する回路を内蔵する以外に方 法がなく、 拡張性の点で課題を有していた。 発明の開示
本発明は、 従来の映像表示装置のこのような課題を考慮し、 開発コストの増大 を従来に比べて抑制出来る映像表示装置を提供することを目的とする。
又、 本発明は、 従来の映像表示装置のこのような課題を考慮し、 開発コス トの 増大を従来に比べて抑制出来、 しかも、 より一層拡張性に優れた映像表示装置を 提供することを目的とする。
第 1の本発明 （請求項 1の本発明に対応） は、 表示データを格納するフレーム メモリ と、
表示タイミングを生成する表示タイミング生成手段と、 前記表示タイミング生成手段に同期して前記フレームメモリから表示データを 読み出すメモリ制御手段と、
前記メモリ制御手段により読み出された表示データを一時的に格納する出カバ ッファ手段と、
画素クロックの 1周期内に少なくとも 1回の演算を行い表示データを生成する 演算器と、
前記出力バッファ手段から画素ク口ックに同期して表示データを読み出すと共 に、 前記演算器に入力するデータを選択するデータ選択手段と、
前記表示タイミング生成手段のタイミングに同期して前記データ選択手段と前 記演算器とを制御する命令シーケンサとを備えた映像表示装置である。
又、 第 2の本発明 （請求項 2の本発明に対応） は、 前記命令シーケンサの構成 を限定したものであり、 前記命令シーケンサが、
前記演算器と前記データ選択手段を制御するための制御情報を格納した命令メ モリと、
画素クロックの 1周期内に少なくとも 1つ以上の命令を読み出す命令実行制御 手段と、
前記読み出された命令をデコードし、 前記データ選択手段により前記演算器に 入力するデータを制御する命令デコーダ手段とを有する上記第 1の本発明の映像 表示装置である。
この様に、 例えば、 本発明の映像表示装置は、 画素クロックの 1周期内に少な くとも 1回の演算処理を行う演算器とこれに入力すべきデータの選択と出力とを 制御する命令シーケンサを備え、 この命令を表示クロックに同期して実行させる ことで、 映像の拡大 '縮小処理、 及び O S Dとの合成処 aを実現する。 この構成により、 従来装置のような専用回路を各要求仕様毎に備えるという実 現手法ではなく、 演算器と命令シーケンサとを共通の回路とし、 命令を切り替え ることで複数の表示仕様に対応することが可能となる。
又、 これにより、 命令シーケンサに格納する命令を書き換え可能とすることで、 更に複数の表示仕様にも容易に対応出来る。
又、 第 3の本発明 （請求項 3の本発明に対応） は、 前記命令メモリが少なくと も画素ク口ックの 1周期内の実行命令を格納するものであって、
前記命令実行手段が画素クロックに同期して前記命令メモリを繰り返し読み出 すことを特徴とする上記第 2の本発明の映像表示装置である。
これにより、 映像の拡大 ·縮小及び O S Dとの合成処理といった映像表示処理 を 1画素分という少なレ、命令メモリで実現できる。
又、 第 4の本発明 （請求項 4の本発明に対応） は、 前記演算器の出力を一時的 に記憶可能でかつ前記データ選択手段へ出力可能な演算結果バッファ手段を持つ ことを特徴とする上記第 2または第 3の本発明の記載の映像表示装置である。 これにより、 演算結果を一時的に蓄積することで、 演算した結果を次サイクル 以降でも自由に演算器入力として選択することが可能となり、 より多くの種類の 演算処理を命令で制御できるようになる。
又、 第 5の本発明 （請求項 5の本発明に対応） は、 前記演算器からのデータ出 力を前記出力バッファ手段に書き戻すライトバック手段を備え、 命令シーケンサ が前記ライ トバック手段も制御することを特徴とする上記第 2〜第 4の本発明の いずれか一つの映像表示装置である。
これにより、 拡大 '縮小後のデコード画像をフレームメモリに書き戻す機能に より、 複数の縮小画像を並べて表示する画面を提供することもできる。 又、 第 6の本発明 （請求項 6の本発明に対応） は、 前記命令シーケンサが、 画 素クロックの 1周期內に読み出す命令数を切り替える手段を備えたことを特徴と する上記第 2〜第 5の本発明のいずれかの映像表示装置である。
これにより、 デコード画像に応じて画素ク口ックの 1周期内の実行命令数を切 り替えることで、 4 8 0本や 1 0 8 0本のインタレース走査、 4 8 0本や 7 2 0 本の順次走査が混在して放送される場合でも、 実行命令数の変更のみで映像処理 を実現することができる。
又、 第 7の本発明 （請求項 7の本発明に対応） は、 表示データを格納するフレ ームメモリと、 表示タイミングを生成する表示タイミング生成手段と、 その生成 された表示タイミングに同期して前記フレームメモリ力 ら表示データを読み出す メモリ制御手段と、 そのメモリ制御手段により読み出された表示データを一時的 に格納する出力バッファ手段と、 所望の表示仕様に応じて出力バッファ手段から の表示データの読み出しを制御する表示データ読み出し手段と、 その表示データ 読み出し手段から読み出された表示データを処理する複数の映像処理ュニットと、 その複数の映像処理ュニットの出力データを選択する出力選択手段と、 予め格納 された複数の表示仕様に対応した処理命令のうちの所望の表示仕様に対応する処 理命令を用いて、 複数の映像処理ュニッ ト及び出力選択手段を制御する命令シー ケンサとを備えた映像表示装置である。
又、 第 8の本発明 （請求項 8の本発明に対応） は、 各映像処理ユニットが、 画 素クロックの 1周期内に少なくとも 1回の演算を行い表示データを生成する演算 器と、 出力バッファ手段から画素クロックに同期して表示データを読み出すと共 に、 演算器に入力するデータを選択するデータ選択手段とを有するものであり、 命令シーケンサが、 演算器及び前記データ選択手段を制御するための制御情報を 格納した命令メモリと、 画素クロックの 1周期内に少なくとも 1つ以上の命令を 読み出す命令実行制御手段と、 その読み出された命令をデコードし複数の映像処 理ュニッ ト内の演算器に入力するデータを制御する命令デコーダ手段とを有する、 上記第 7の本発明の映像表示装置である。
上記構成により、 従来装置のような専用回路を各要求仕様毎に備えるという実 現手法ではなく、 演算器と命令シーケンサとを共通の回路とし、 命令を切り替え ることで複数の表示仕様に対応することが可能となる。
このように、 画素クロックの 1周期内に少なくとも 1回の演算処理を行う演算 器と、 これに入力すべきデータの選択と出力とを制御する命令シーケンサとを備 えることにより、 この命令を表示クロックに同期して実行させることで、 映像の 拡大 .縮小処理、 及び O S Dとの合成処理を実現する。 従って、 映像の拡大 '縮 小及び O S Dとの合成処理といった映像表示処理を、 命令シーケンサの命令で記 述することができる。 また、 同一の映像処理ユニッ トを並列に配置し、 これを 1 つの命令シーケンサで制御する構成をとるため、 単純な構成で画素ク口ックゃ演 算処理内容に応じた拡張が容易となる。
又、 第 9の本発明 （請求項 9の本発明に対応） は、 各映像処理ユニットが、 そ れぞれ画素クロックの 1周期内に少なくとも 1回の演算を行い表示データを生成 する演算器と、 出カバッファ手段から画素クロックに同期して表示データを読み 出すと共に、 演算器に入力するデータを選択するデータ選択手段とを有するもの であり、 命令シーケンサが、 演算器とデータ選択手段を制御するための制御情報 を格納した命令メモリと、 画素クロックの 1周期内に少なくとも 1つ以上の命令 を読み出す命令実行制御手段と、 複数の映像処理ユニット毎に設けられ、 読み出 された命令をデコードし映像処理ュニッ ト内の演算器に入力するデータを制御す る命令デコーダ手段とを有する、 上記第 7の本発明の映像表示装置である。
この構成により、 映像の拡大 ·縮小及び O S Dとの合成処理といった映像表示 処理を、 命令シーケンサの命令で記述することができる。 また、 同一の映像処理 ュニットを並列に配置し、 これを映像処理ュニッ ト毎にに対応づけた命令デコー ダで制御する構成をとるため、 単純な構成で画素ク口ックゃ演算処理内容に応じ た拡張が容易となる。
又、 第 1 0の本発明 （請求項 1 0の本発明に対応） は、 命令メモリが少なくと も画素クロックの 1周期內の実行命令を格納するものであって、 命令実行制御手 段が画素クロックに同期して命令メモリを繰り返し読み出す上記第 8または第 9 の本発明の映像表示装置である。
これにより、 1画素分という少ない命令メモリで実現できる。
又、 第 1 1の本発明 （請求項 1 1の本発明に対応） は、 各映像処理ュニッ 卜が、 それぞれ演算器の出力を一時的に記憶可能で力、つデータ選択手段へ出力可能な演 算結果バッファ手段を有する上記第 8〜第 1 0の本発明の何れかの映像表示装置 である。
このように、 演算結果を一時的に蓄積することで、 演算した結果を次サイクル 以降でも自由に演算器入力として選択することが可能となり、 より多くの種類の 演算処理を命令で制御できるようになる。
又、 第 1 2の本発明 （請求項 1 2の本発明に対応） は、 各映像処理ュニットか らの出力データを出力バッファ手段に書き戻す書き戻し手段を備え、 命令シーケ ンサが書き戻し手段も制御する上記第 8〜第 1 1の本発明のいずれかの映像表示 装置である。
このように、 拡大 '縮小後のデコ一ド画像をフレームメモリに書き戻 —機能に より、 複数の縮小画像を並べて表示する画面を提供することができる。 図面の簡単な説明
第 1図は、 本発明の実施の形態例である映像表示装置を示すプロック図である。 第 2図は、 第 1図に示す映像表示装置での命令シーケンサにおける命令実行例 を示した図である。
第 3図は、 第 1図に示す映像表示装置での命令シーケンサにおける別の命令実 行例を示した図である。
第 4図は、 本発明の第 2の実施の形態例である映像表示装置を示すブロック図 である。
第 5図は、 本発明の第 3の実施の形態例である映像表示装置を示すブロック図 である。
第 6図は、 本発明にかかる第 4の実施の形態の映像表示装置を示すプロック図 である。
第 7図は、 同第 4の実施の形態の映像表示装置における映像処理ュニッ トを示 すプロック図である。
第 8図は、 第 6図に示す映像表示装置での命令シーケンサにおける命令実行例 を示す図である。
第 9図は、 第 6図に示す映像表示装置での命令シーケンサにおける別の命令実 行例を示す図である。
第 1 0図は、 本発明にかかる第 5の実施の形態の映像表示装置を示すブロック 図である。
第 1 1図は、 同第 5の実施の形態の映像表示装置での命令シーケンサにおける 命令実行例を示す図である。
第 1 2図は、 本発明にかかる第 6の実施の形態の映像表示装置を示すプロック 図である。
第 1 3図は、 同第 6の実施の形態の映像表示装置を示す別のブロック図である。 第 14図は、 従来の映像表示装置の例を示すプロック図である。
第 1 5図は、 従来の映像表示装置における映像処理ュニットの詳細ブロック図 である。
第 16 (a) 図は、 デジタル放送受信機におけるビデオ出力仕様を示した図で ある。
第 1 6 (b) 図は、 デジタル放送受信機におけるパンスキャン表示処理を示し た図である。
第 1 7図は、 従来の映像表示装置における別の映像処理ュニッ トの詳細ブロッ ク図である。
(符号の説明）
100 システム制御手段
101 映像復号化手段
102 フレームメモリ
103 表示タイミング生成手段
104 メモリ制御手段
105 出力バッファ手段
106 映像処理ュニット
106 A、 1 06 B 映像処理ュニット 107 命令シーケンサ
108 入出力バッファ手段
109、 1 10 出力選択手段
1 1 1 書き戻し手段
1 1 2 入出力バッファ手段
106 1 データ選択手段
1062 演算器 A
1063 演算器 B
1064 レジスタファイル
1065 出力切替手段
1066 書戻し手段
107 1、 1 1 74 命令メモリ
1072 命令実行制御手段
1073、 1073 A、 1073 B 命令デコーダ手段
1074 実行命令数切替え手段
1 108 表示データ読出し手段 発明を実施するための最良の形態
以下に、 本発明の実施の形態について、 図面を用いて説明する。
(第 1の実施の形態）
以下に本発明の映像表示装置の一実施の形態について図 1、 図 2を用いて説明 する。
図 1において、 システム制御部 100、 映像復号化部 101、 フレームメモリ l'l
102、 表示タイミング生成手段 103、 メモリ制御手段 104、 出カバッファ 手段 105は従来例と同様の構成である。
尚、 本実施の形態は、 請求項 1〜4に記載の映像表示装置の一例である。 映像処理ュニッ ト 1◦ 6は、 出力バッファ手段 105から画素ク口ックに同期 して表示データを読み出すと共に後述の演算器に入力するデータを選択するデー タ選択手段 106 1と、 画素ク口ックの 1周期内に少なくとも 6回の演算を行い 表示データを生成する演算器 A 1062、 演算器 B1063、 演算結果を一時的に 記億するレジスタファイル 1064と、 出力切替手段 1065とで構成される。 データ選択手段 106 1は、 水平拡大率に応じて出力バッファ手段 105から のデータ読み出しを制御する機能を備えるものとする。 これは、 例えば 8ビッ ト の加算器を持ち、 画素クロック毎に固定値をインクリメントして、 加算器のキヤ リ一を次画素データの読み出しトリガとすることで実現できる。
この場合、 水平拡大率はィンクリメントする固定値で指定でき、 8ビット加算 器出力が水平拡大処理時の演算係数として利用できる。
また、 演算器 Λ (1062) 、 演算器 B (1063) は、 各々以下の式を実行す るものとする。
演算器 Λ (1062) ： (演算結果） =α ΧΛ+ XB+C
演算器 β (1063) ： (演算結果） =^ XD+ ( 1 ~ ) XE
ここで A， B， C， D， Eは、 データ選択手段 106 1により選択される映像 データである。 具体的には、 これらは、 出力バッファ手段 105から出力される 映像データ、 演算器 A 1062、 B 1063により過去の時間に演算された演算 結果である映像データ、 背景色等の映像データ、 OSD等の映像データ、 また特 定値の出力を可能にするための固定値データ （例えば 0) 等からデータ選択手段 1 0 6 1によって選択される映像データである。 また α、 /3はデータ選択手段 1 0 6 1によって選択される映像入力データ Α， Βに対し特定の重みづけを行った 演算を実行する 'ための係数値であり （フィルタ処理） 、 例えば既に述べた水平拡 大処理時の演算係数や、 垂直画素演算を行うための演算係数等である。 また γは データ選択手段 1 0 6 1によって選択される映像入力データ D， Eに対し半透明 合成演算を可能にする合成演算係数であり、 例えば γ = 0であれば Εがそのまま 出力され、 γ二 1であれば Dがそのまま出力され、 γ = 1/2 であれば D， Eが半 透明の映像となり出力される。
命令シーケンサ 1 0 7は、 表示タイミング生成手段 1 0 3のタイミングに同期 してデータ選択手段 1 0 6 1と演算器 1 0 6 2、 1 0 6 3とを制御するものであ り、 次の 3つで構成される。
命令メモリ 1 0 7 1は、 演算器 1 0 6 2、 1 0 6 3の入力と出力を制御するた めの制御情報を格納したもの、 命令実行制御手段 1 0 7 2は、 画素クロックの 1 周期内に複数個の命令読み出しを制御するもの、 命令デコーダ手段 1 0 7 3は命 令メモリ 1 0 7 1より読み出された命令をデコードし、 データ選択手段 1 0 5に 対して演算器 1 0 6 2、 1 0 6 3に入力するデータを制御する 3つの手段で構成 さ； る。
命令は、 演算器 A 1 0 6 2に対する係数値ひ、 β及び入力データ k,、 B、 Cの選択 と、 演算器 B 1 0 6 3に対する係数値 γ及び入力データ D、 Eの選択と、 各々の演算 器の出力先 （結果をどこに書き込むかの情報： レジスタファイル 1 0 6 4への書 き込みか、 出力切替手段 1 0 6 5力 を指定するものとする。
また命令メモリ 1 0 7 1は、 6命令を格納するものとし、 命令実行制御手段 1 0 7 2はこれを画素クロックに同期して繰り返して読み出し 1ライン分の命令実 行を制御するものとする。
以上のように構成された実施の形態について図 2を用いて動作を説明する。 まず、 システム制御手段 1 0 0は、 表示制御を 1ライン単位に制御する。 具体的 には、 システム制御部 1 0 0の指示により、 メモリ制御手段 1 0 4は、 表示すベ きデータをライン単位にフレームメモリ 1 0 2から出力バッファ手段 1 0 5に読 み出す。 映像処理ュニット 1 0 6と命令シーケンサ 1 0 7は、 このデータを用い て、 1ライン分の出力データを生成する。 出力バッファ手段 1 0 5への表示デー タ読み出しまでは従来例とその動作は同じである。 以下では、 図 8 ( a ) に示す 入力解像度が 3 5 2 X 2 4 0の場合で、 表示時に水平 ·垂直方向に 2倍拡大する ものとして説明する。 この場合、 出力バッファ手段 1 0 5には、 フレームメモリ
1 0 2よりデコード画像の連続する 2ライン分のデータを保持するものとする。 図 2は、 従来例の図 7の映像処理を実現した例であり、 画素クロックを 1 3 .
5 MHzとし、 映像処理ュニット、 命令シーケンサの動作クロックを 6倍の 8 1 MHz としている。
命令実行制御手段 1 0 7 2は、 画素クロックに同期して命令メモリ 1 0 7 1よ り 0〜5番地までの命令を繰り返し読み出す。 命令デコーダ手段 1 0 Ί 3は、 読 み出された命令をデコードしてデータ選択手段 1 0 6 1と演算器 A 1 0 6 2と演算 器 B 1 0 6 3を以下のように制御する。
演算器 A：
( 1 ) 命令 1 ： データ選択手段 1 0 6 1によりデコ一ド画像 （動画) の第 1の ラインの水平 2画素データと係数値データを選択し、 同データによる乗加算処理 を実行させる。 演算結果は、 レジスタファイル 1 0 6 4に書き込ませる。 これに より、 第 1のラインの水平拡大処理 （水平演算） を実行したことになる。 ( 2 ) 命令 2 ： データ選択手段 1 0 6 1により第 2のラインの水平 2画素と係 数値データを選択し、 同データによる乗加算処理を実行させる。 演算結果はスル 一 （データ選択手段にフィードバック） させる。 これにより、 第 2のラインの水 平拡大処理 （水平演算） を実行したことになる。
( 3 ) 命令 3 ： データ選択手段 1 0 6 1により命令 1で書き込んだレジスタフ アイルデータと命令 2の演算結果 （スルーさせたもの） を選択し、 乗加算演算を 実行する。 これにより、 第 1のラインと第 2のラインデータによる垂直拡大処理 (垂直演算） を実行したことになる。 演算係数値《、 ]3は、 データ選択手段 1 0 6 1に係数レジスタを持たせ、 システム制御手段 1◦ 0がライン単位に設定する ことで実現できる。 演算結果はレジスタファイル 1 0 6 4に書き込ませる。
( 4 ) 命令スロット 4〜 6は命令実行を特に行わない。
ここでの、 動作を図 2を用いて説明すると、 例えば、 期間 2 0 0 1における命 令 3の実行による演算結果 2 0 0 3 (レジスタファイル 1 0 6 4に書き込まれて たデータに対応する） 力 後述する、 期間 2 0 0 2における命令 1での演算処理 2 0 0 4に利用される。
尚、 図 2において用いた略示記号について以下に説明する。 即ち、 HFLT0は、 Horizontal Fi lter 0の略であり、 第 1のラインの水平フィルタ処理を意味してい る。 HFLT 1は、 Horizontal Filter 1の略であり、 第 2のラインの水平フィルタ処 理を意味している。 VFLTは、 Vertical Filterの略であり、 垂直フィルタ処理を意 味している。 NOPは、 No Operationの略であり、 何も処理しないことを意味してい る。 又、 BLD BGは、 Blend with Background (背景色） の略であり、 背景色との合 成処理を意味している。 更に又、 BLD 0SDは、 Blend with 0SDの略であり、 0SDデ ータとの合成処理を意味している。 演算器 B ：
( 1 ) 命令 1 : データ選択手段 1061により演算器 Λの命令 3で書き込んだ レジスタファイル 1064のデータと背景色となるレジスタ値 （データ選択手段 1061に保持） を選択し、 演算を行う。 演算係数値 γは、 データ選択手段 10 61においてデコード画像の有効表示期間信号より生成するものとする。 演算結 果はスルー （データ選択手段にフィードバック） とする。 これにより、 有効表示 領域外を特定の背景色に塗りつぶすしたデータを生成する。 尚、 有効表示期間信 号は、 映像表示領域を特定するための信号である。
(2) 命令 2 : データ選択手段 1061により命令 1の演算結果と OS Dデー タとを選択し、 合成処理を行う。 OSDデータは、 映像データとの合成値 （γ係 数値） を持つものとする。 演算結果は、 出力切替手段 1065に書き込み、 外部 モニタへの出力させる。
以上のような 1画素分の命令 （ 6ステツプ） を記述し、 命令実行制御手段 10 72により図 2に示すように画素クロックに同期させて繰り返し実行することで、 1ライン分の画面データを生成することができる。 また、 デコード画像に対する 拡大処理は、 演算器 Αにおける命令 1〜3を変更することで対応できる。 例えば、 水平拡大処理の場合は、 命令 1のみ実行し、 命令 2〜命令 6を NOP (No O e r a t i o n) とすることで対応できる。
一方、 図 3は図 1の映像表示装置において、 従来例の図 9の映像処理を実現し た例である。 以下では、 デコード画像 （動画） と静止画データの 2種類の画面を、 各々水平 ·垂直方向に 1/2縮小するものとして説明する。 垂直 1Z 2縮小時は、 連続する 2ラインにより補間処理を行ってデータを生成するものとする。
図 2と同様に画素クロックを 1 3. 5MHzとし、 映像処理ユニッ ト、 命令シーケ ンサの動作クロックを 6倍の 8 1 MHzとする。 命令シーケンサ 1 0 7で制御される 命令を以下のように制御する。
演算器 A：
( 1 ) 命令 1〜命令 3 ： 図 2で説明した内容と同じ。
( 3 ) 命令 4〜命令 6 : 実行內容は命令 1〜3と同じだが、 データ選択手段 1 0 6 1より演算データとして静止画データを選択する点が異なる。
演算器 B ：
( 1 ) 命令 1 ·· データ選択手段 1 0 6 1により演算器 Aの命令 3で書き込んだ レジスタファイル 1 0 6 4と背景色となるレジスタ値 （データ選択手段 1 0 6 1 に保持） を選択し、 演算を行う。 演算結果はレジスタファイル 1 0 6 4に書き込 ませる。
( 3 ) 命令 2 ： データ選択手段 1 0 6 1により演算器 Aの命令 6で書き込んだ レジスタファイル 1 0 6 4と背景色となるレジスタ値 （データ選択手段 1 0 6 1 に保持） を選択し、 演算を実行する。 演算結果はスルーさせる。
( 4 ) 命令 3 ： データ選択手段 1 0 6 1により命令 1で書き込んだレジスタフ アイル 1 0 6 4と命令 2の演算結果を選択し、 演算を行う。 演算係数値 γは、 デ ータ選択手段 1 0 6 1においてデコード画像 （動画） の有効表示期間信号より生 成するものとし、 これを選択する。 演算結果はスルーさせる。
( 5 ) 命令 4 ： データ選択手段 1 0 6 1により命令 3の演算結果と O S Dデー タを選択し、 演算を行う。 演算結果は、 出力切替手段 1 0 6 5に書き込みし、 外 部モニタへの出力させる。
以上により、 図 1に示す同一の映像表示装置で、 図 3の命令を実行することで、 図 9に示す映像処理にも容易に対応することができる。 最近の半導体技術の進歩により、 回路の動作周波数は飛躍的に伸びており、 画 素クロックに対して演算器等の動作クロックを高くすることが容易になってきて いる。 例えば、 8 1薦 zより高い周波数で実行させることができれば、 本発明の構 成に従えば、 容易に静止画像或レ、は動画像を 2つ表示することなども可能となる。 また、 図 1の実施例では 2つの演算器によりフィルタ演算と合成演算を別々に 実行させて実現しているが、 本発明は特にその構成に限定するものではない。 例 えば、 1つの演算器で実現しても構わないし、 更に複数の演算器を組み合わせて も構わない。 演算器も、 上述の実施例で説明したような乗加算処理に限定するも のではなく、 その他の演算処理を実行するものでも良い。
また、 上記した実施例では、 命令メモリサイズを 1画素分として説明している が、 複数画素分や 1ライン分を備えても構わない。 また、 レジスタファイルを用 いた構成として説明したが、 演算結果を毎サイクル使用するように命令を指定す れば、 レジスタファイルを持たなくとも実現できる。
(第 2の実施の形態）
次に、 本発明の映像表示装置の実施の形態例について図 4を用いて説明する。 図 1と同じ構成要素については同一の番号を付与し、 説明を省略する。
尚、 本実施の形態は、 請求項 5に記載の映像表示装置の一例である。
同図において、 書戻し手段 1 0 6 6は、 演算器 A 1 0 6 2及び演算器 B 1 0 6 3からの出力データを書き戻す制御を行うもので、 入出力バッファ手段 1 0 8 は、 フレームメモリ 1 0 2からの表示データの読み出しに加えて、 書戻し手段 1 0 6 6から書き戻されたデータをフレームメモリ 1 0 2に書き込む機能を備える。 命令シーケンサ 1 0 7の命令で、 演算結果の書き込み先として書戻し手段 1 0 6 6を選択することで、 処理したデコード画像などを入出力バッファ手段 1 0 8 ' に書き込む。
動作としては、 命令デコーダ手段 1 0 7 3より書戻し手段 1 0 6 6が選択され ると、 演算器 Λ 1 0 6 2または演算器 B 1 0 6 3の出力データを、 書戻し手段 1 0 6 6で一旦格納する。
書戻し手段 1 0 6 6は、 格納したデータを、 表示読み出し以外のサイクルで入 出力バッファ手段 1 0 8に転送する。 システム制御部 1 0 0は、 1ライン分の演 算結果データが書き込まれると、 メモリ制御手段 1 0 4によりフレームメモリ 1 0 2に対しての書き込み転送を制御する。
書き戻された画像を、 静止画像としてフレームメモリ 1 0 2より読み出して表 示を行えば、 縮小した複数のデコード画像を並べて表示することも可能となり、 例えば番組表に縮小された静止画をはめ込むなどのユーザィンタフエース画面を 容易に提供することができる。
(第 3の実施の形態）
次に、 本発明の映像表示装置の実施の形態例について図 5を用いて説明する。 図 1と同じ構成要素については同一の番号を付与し、 説明を省略する。 尚、 本実 施の形態は、 請求項 6に記載の映像表示装置の一例である。
デジタル放送では、 フレームレートの異なる放送サービスを提供するものもあ る。 例えば、 4 8 0本や 1 0 8 0本のインタレース走査、 4 8 0本や 7 2 0本の 順次走査の混在放送などである。 このような場合、 表示のためのクロックをデコ 一ド画像によって切り替える必要がある。
本実施例では、 このような場合に、 映像処理ュニッ ト 1 0 6と命令シーケンサ 1 0 7の動作周波数はそのままにし、 画素クロックの 1周期内の実行命令数のみ を切り替えることで対応する映像表示装置を説明する。 実行命令数切替え手段 1 0 7 4は、 画素クロックの 1周期内に読み出す命令数 を切り替えるものであり、 システム制御部 1 0 0により制御される。
動作としては、 システム制御部 1 0 0力;、 デコード画像の解像度情報により、 表示ク口ックを切り替える際に、 実行命令数切替え手段 1 0 7 4に対し、 予め定 めた命令数を設定する。
命令実行制御手段 1 0 7 2は、 実行命令数切替え手段 1 0 7 4で指示される命 令数分を繰り返して読み出す。
以上の構成により、 表示クロックが切り替えられた場合でも、 問題なく映像処 理を実行することができる。
以上に説明したように、 本発明の映像表示装置によれば事業者によって異なる 表示要求仕様に対し、 共通のハードウエアと表示要求仕様に対応した命令の組み 合わせにより、 容易に各種機能を実現することができる。 また、 その命令メモリ も 1画素分の少ないサイズで実現することも可能であり、 回路規模としても従来 装置と殆ど変わらず実現できる。
以下に、 本発明をその実施の形態を示す図面に基づいて説明する。
(第 4の実施の形態）
図 6は、 本発明にかかる第 4の実施の形態の映像表示装置を示すプロック図で あり、 図 7は、 その映像表示装置における映像処理ユニッ トの構成を示すブロッ ク図である。
図 6において、 システム制御手段 1 0 0、 映像復号化手段 1 0 1、 フレームメ モリ 1 0 2、 表示タイミング生成手段 1 0 3、 メモリ制御手段 1 0 4、 出カバッ ファ手段 1 0 5は従来例と同様の構成である。
尚、 本実施の形態は、 請求項 7、 請求項 9、 請求項 1 0に記載の映像表示装置 の一例である。
映像処理ュニッ ト 1 0 6 A、 1 0 6 Bは、 出カバッファ手段 1 0 5のデータより、 出力データを生成するもので、 本実施の形態では 2つを並列に動作させている。 この映像処理ユニッ トは、 図 7に示すように、 後述の演算器に入力するデータを 選択するデータ選択手段 1 0 6 1、 画素クロックに 3回の演算を行う演算器 A 1 0 6 2、 演算器 B 1 0 6 3、 演算結果を一時的に記憶する演算結果バッファ手段 であるレジスタフアイノレ 1 0 6 4、 出力切替手段 1 0 6 5により構成される。 表示データ読み出し手段 1 1 0 8は、 水平拡大率に応じて出力バッファ手段 1 0 5からのデータの読み出しを制御するものである。 例えば 8ビッ トの加算器を 持ち、 固定値をインクリメントして、 加算器のキヤリ一を次画素データの読み出 しトリガにすることで出力バッファ手段 1 0 5からの読み出しを制御する。 この 場合、 水平拡大率はィンクリメントする固定値で指定でき、 8ビッ ト加算器出力 が水平拡大処理時の演算係数として使用できる。
また、 本実施の形態では、 2つの映像処理ユニッ トで 2画素同時に処理するた めに、 上記固定値のインクリメントを 1画素內に 2回行う。 表示データ読み出し 手段 1 1 0 8は、 1回目の読み出しデータと演算係数を映像処理ュニット 1 0 6 Aに出力し、 2回目の読み出しデータと演算係数を映像処理ュニッ ト 1 0 6 Bに 出力する。
一方、 映像処理ュニッ トの演算器 A 1 0 6 2 、 B 1 0 6 3は、 各々以下の式を 実行するものとする。
演算器 A 1 0 6 2 : (演算結果） = a X A + X B + C
演算器 B 1 0 6 3 : (演算結果） 二 y X D + ( 1— γ ) Χ Ε
ここで A， B， C， D， Eは後述するデータ選択手段 1 0 6 1により選択ざれ 2
る映像データであり、 出力バッファ手段 1 0 5から表示データ読み出し手段 1 1 0 8を経て出力される映像データ、 演算器 A 1 0 6 2、 B 1 0 6 3により過去の 時間に演算された演算結果である映像データ、 背景色等の映像データ、 O S D等 の映像データ、 また特定値の出力を可能にするための固定値デ一タ （例えば 0 ) 等からデータ選択手段 1 0 6 1によって選択される映像データである。 また α、 βはデータ選択手段 1 0 6 1によって選択される映像入力データ A， Bに対し特 定の重みづけを行った演算を実行するための係数値であり （フィルタ処理） 、 例 えば既に述べた水平拡大処理時の演算係数や、 垂直画素演算を行うための演算係 数等である。 また Tはデータ選択手段 1 0 6 1によって選択される映像入力デー タ D， Eに対し半透明合成演算を可能にする合成演算係数であり、 例えば γ = 0 であれば Εがそのまま出力され、 γ = 1であれば Dがそのまま出力され、 γ == 1/ 2 であれば D， Eが半透明の映像となり出力される。
命令シーケンサ 1 0 7は、 表示タイミング生成手段 1 0 3のタイミングに同期 して 2つの映像処理ュニッ ト 1 0 6 Λ、 1 0 6 Βを制御するものであり、 次の 3 つで構成される。
命令メモリ 1 0 7 1は、 演算器 A 1 0 6 2、 演算器 B 1 0 6 3の入力と出力を 制御するための制御情報を格納したものであり、 命令実行制御手段 1 0 7 2は、 画素クロックの 1周期内に複数個の命令読み出しを制御するものであり、 命令デ コーダ手段 1 0 7 3は命令メモリ 1 0 7 1より読み出された命令をデコードし、 データ選択手段 1 0 6 1に対して演算器 A 1 0 6 2、 演算器 B 1 0 6 3に入力す るデータを制御するものである。
命令は、 映像処理ュニッ ト 1 0 6 A、 1 0 6 Bのそれぞれの、 演算器 A 1 0 6 2に対する係数値 α；、 ]3及び入力データ A、 B、 Cの選択と、 演算器 B 1 0 6 3 に対する係数値 γ及び入力データ D、 Eの選択と、 各々の演算器の出力先 （結果 をどこに書き込むかの情報： レジスタファイル 1 0 6 4への書き込みか、 出力切 替手段 1 0 6 5力 を指定するものとする。 すなわち、 2つの映像処理ユニット は、 共通の命令で同時に制御される。
また命令メモリ 1 0 7 1は、 6命令を格納するものとし、 命令実行制御手段 1 0 7 2はこれを 2画素を 1周期として繰り返して読み出し、 1ライン分の命令実 行を制御するものとする。
出力選択手段 1 0 9は、 2つの映像処理ュニッ 卜 1 0 6 Aと 1 0 6 Bからの 2 つの生成データを一旦格納し、 表示クロックに同期して 1画素ずつ交互に出力す るようにデータを選択するものである。
以上のように構成された本実施の形態の映像表示装置の動作について、 図面を 参照しながら説明する。
まず、 システム制御手段 1 0 0は、 表示制御を 1ライン単位に制御する。 具体 的には、 システム制御手段 1 0 0の指示により、 メモリ制御手段 1 0 4は、 表示 すべきデータをライン単位にフレームメモリ 1 0 2から出力バッファ手段 1 0 5 に読み出す。 映像処理ュニッ ト 1 0 6 A、 1 0 6 Bと命令シーケンサ 1 0 7は、 このデータを用いて、 1ライン分の出力データを生成する。 出力バッファ手段 1 0 5への表示データ読み出しまでは従来例とその動作は同じである。 以下では、 図 1 6 ( a ) に示す入力解像度が 3 5 2 X 2 4 0の場合で、 表示時に水平 .垂直 方向に 2倍拡大するものとして説明する。 この場合、 出力バッファ手段 1 0 5に は、 フレームメモリ 1 0 2よりデコード画像の連続する 2ライン分のデータを保 持するものとする。
図 8は、 従来例の図 1 5の映像処理を実現した例であり、 画素クロックを 1 3 . 5 MH zとし、 映像処理ユニット、 命令シーケンサの動作クロックを 3倍の 4 0 . 5 MH zとしている。
命令実行制御手段 1 0 7 2は、 2画素を 1周期として命令メモリ 1 0 7 1より 0〜 5番地までの命令を繰り返し読み出す。 命令デコーダ手段 1 0 7 3は、 読み 出された命令をデコードし、 映像処理ュニッ ト 1 0 6 A、 1 0 6 Bのデータ選択 手段 1 0 6 1と演算器 A 1 0 6 2と演算器 B 1 0 6 3を以下のように制御する。 ここで、 映像処理ュニッ ト 1 0 6 Aは 2 N画素のデータ生成を、 映像処理ュニッ ト 1 0 6 Bは （2 N + 1 ) 画素のデータ生成を行うものとする。
演算器 A：
( 1 ) 命令 1 ：データ選択手段 1 0 6 1によりデコード画像 （動画） の第 1のラ ィンの水平 2画素データと係数値データを選択し、 同データによる乗加算処理を 実行させる。 水平 2画素データと係数値は、 データ読み出し手段 1 1 0 8より入 力される。 演算結果は、 レジスタファイル 1 0 6 4に書き込ませる。
( 2 ) 命令 2 ：データ選択手段 1 0 6 1により第 2のラインの水平 2画素と係数 値データを選択し、 同データによる乗加算処理を実行させる。 水平 2画素データ と係数値は、 命令 1と同様にデータ読み出し手段 1 1 0 8より入力される。 演算 結果はスルー （データ選択手段にフィードバック） させる。
( 3 ) 命令 3 ：データ選択手段 1 0 6 1により命令 1で書き込んだレジスタファ ィルデータと命令 2の演算結果 （スルーさせたもの） を選択し、 乗加算演算を実 行する。 これにより、 第 1のラインと第 2のラインのデータによる垂直演算を実 行したことになる。 演算係数値 tt、 ）3は、 データ選択手段 1 0 6 1に係数レジス タを持たせ、 システム制御手段 1 0 0がライン単位に設定することで実現できる c 演算結果はレジスタファイル 1 0 6 4に書き込ませる。 ( 4 ) 命令スロット 4〜6は命令実行を特に行わない。
演算器 B ：
( 1 ) 命令 1 ：データ選択手段 1 0 6 1により演算器 Aの命令 3で書き込んだレ ジスタファイル 1 0 6 4のデータと背景色となるレジスタ値 （データ選択手段 1 0 6 1に保持） を選択し、 演算を行う。 演算係数値 γは、 データ選択手段 1 0 6 1においてデコード画像の有効表示期間信号より生成するものとする。 演算結果 はスルー （データ選択手段にフィードバック） とする。 これにより、 有効表示領 域外を特定の背景色に塗りつぶすしたデータを生成する。
( 2 ) 命令 2 ：データ選択手段 1 0 6 1により命令 1の演算結果と O S Dデータ とを選択し、 合成処理を行う。 O S Dデータは、 映像データとの合成値 （γ係数 値） を持つものとする。 演算結果は、 出力切替手段 1 0 6 5に書き込みし、 外部 モニタへ出力させる。
( 3 ) 命令スロット 3〜 6は命令実行を特に行わない。
2つの映像処理ュニット 1 0 6 Α、 1 0 6 Βの演算器 Β 1 0 6 3の出力は、 出 力選択手段 1 0 9に入力され、 画素クロックに同期して交互に選択されて出力さ れる。 具体的には、 出力選択手段 1 0 9は、 映像処理ュニッ ト 1 0 6 Αと映像処 理ュニッ ト 1 0 6 Bからのデータを 2画素毎に同時にラツチし、 映像処理ュニッ 卜 1 0 6 Aのラッチデータを先に出力し、 映像処理ュニット 1 0 6 Bのデータを
1画素分遅延させてから出力する。
以上のように、 命令実行制御手段 1 0 7 2により画素クロックに同期させて命 令 （ 6ステツプ） を繰り返し実行し、 2つの映像処理ュニットを動作させること で、 1ライン分の画面データを生成することができる。 また、 デコード画像に対 する拡大処理は、 演算器 Aにおける命令 1〜3を変更することで対応できる。 例 えば、 水平拡大処理の場合は、 命令 1のみ実行し、 命令 2〜命令 6を NOP (N o Op e r a t i o n) とすることで対応できる。
一方、 図 9は図 6の映像表示装置において、 従来例の図 1 5の映像処理を実現 した例である。 以下では、 デコード画像 （動画） と静止画データの 2種類の画面 を、 各々水平 ·垂直方向に 1/2縮小するものとして説明する。 垂直 1/2縮小 時は、 連続する 2ラインにより補間処理を行ってデータを生成するものとする。 図 8と同様に画素クロックを 1 3. 5 MH zとし、 映像処理ュニット 106 A、 1◦ 6 B、 命令シーケンサ 107の動作クロックを 3倍の 40. 5 MI- I zとする。 命令シーケンサ 107で制御される命令を以下のように制御する。
演算器 A：
( 1 ) 命令 1〜命令 3 ：図 8で説明した内容と同じ。
(3) 命令 4〜命令 6 ：実行內容は命令 1〜3と同じだが、 データ選択手段 10 61より演算データとして静止画データを選択する点が異なる。
演算器 B ：
( 1 ) 命令 1 ：データ選択手段 1061により演算器 Aの命令 3で書き込んだレ ジスタファイル 1064と背景色となるレジスタ値 （データ選択手段 1061に 保持） を選択し、 演算を行う。 演算結果はレジスタファイル 1064に書き込ま せる。
(4) 命令 2 ：データ選択手段 106 1により演算器 Aの命令 6で書き込んだレ ジスタファイル 1064と背景色となるレジスタ値 （データ選択手段 1061に 保持） を選択し、 演算を実行する。 演算結果はスルーさせる。
(5) 命令 3 ：データ選択手段 106 1により命令 1で書き込んだレジスタファ ィル 1064と命令 2の演算結果を選択し、 演算を行う。 演算係数値 γは、 ザ一. タ選択手段 1 0 6 1においてデコード画像 （動画） の有効表示期間信号より生成 するものとし、 これを選択する。 演算結果はスルーさせる。
( 6 ) 命令 4 ：データ選択手段 1 0 6 1により命令 3の演算結果と O S Dデータ を選択し、 演算を行う。 演算結果は、 出力切替手段 1 0 6 5に書き込みし、 外部 モニタへ出力させる。
以上により、 図 6に示す同一の映像表示装置で、 図 8、 9の命令を実行するこ とで、 図 1 5に示す映像処理にも容易に対応することができる。
上述のように本実施の形態によれば、 1つの命令シーケンサで複数の映像処理 ュニットを制御させ、 命令の組み合わせにより様々な表示処理を実現することが できる。
また、 映像処理の制御系を 1つにすることで、 回路規模の増大を抑制すると共 に、 複数の映像処理ュニッ トを並列処理させる構成とすることで、 以下のような メリツ トを奏する。
映像解像度が増えた場合でも、 並列動作させる映像処理ュニッ ト数を増やすこ とで、 同様の映像処理を実現できる。 特に、 今後はハイデフィニッシヨン （解像 度が 720画素 X 480ラインを超える） への対応が必要となってきており、 その実現 性は重要なボイントとなる。
L S I化を図る上では、 同一の回路を並列に使用することは新規に回路を設計 する場合に比べて、 開発が容易である。
なお、 上記実施の形態では、 2つの映像処理ユニッ トとして説明したが、 本発 明は特にその数を限定するものではない。 また、 図 6では、 2つの演算器により フィルタ演算と合成演算を別々に実行させて実現しているが、 本発明は特にその 構成に限定するものではない。 例えば、 1つの演算器で実現しても構わないし、 更に複数の演算器を組み合わせても構わない。 演算器も、 上述の実施の形態で説 明したような乗加算処理に限定するものではなく、 その他の演算処理を実行する ものでも良い。
また、 上記実施の形態では、 命令メモリサイズを 2画素分として説明している が、 複数画素分や 1ライン分を備えても構わない。
また、 上記実施の形態では、 演算結果バッファ手段であるレジスタフアイルを 用いた構成として説明したが、 演算結果を毎サイクル使用することのように命令 を指定すれば、 レジスタフアイルを持たなくとも実現できる。
(第 5の実施の形態）
図 1 0は、 本発明にかかる第 5の実施の形態の映像表示装置を示すプロック図 である。
本実施の形態は、 図 6と同じく複数の映像処理ュニットを 1つの命令シーケン サで制御する点は同じであるが、 命令シーケンサの命令デコ一ダを映像処理ュ二 ッ ト毎に持たせる点が異なる。 図 6と同じ構成要素については同一の番号を付与 し、 説明を省略する。
尚、 本実施の形態は、 請求項 8の映像表示装置の一例である。
命令デコーダ手段 1◦ 7 3 A、 1 0 7 3 Bは、 図 6の命令デコーダ手段 1 0 7 3と同じ機能を有する。 命令メモリ 1 1 7 4は図 6の命令メモリ 1 0 7 1と同じ ように 6つの命令を格納するが、 命令実行制御手段 1 0 7 2の制御により同時に 2つの命令を読み出す点が異なる。 出力選択手段 1 1 0は、 2つの映像処理ュニ ット 1 0 6 Aと 1 0 6 Bからの 2つの生成データを一旦格納し、 表示クロックに 同期して出力するものである。
以上のように構成された本実施の形態の映像表示装置の動作について、 図面を 参照しながら説明する。
図 1 1は、 従来例の図 1 7の映像処理を実現した例であり、 画素クロックを 1 3 . 5 MH zとし、 映像処理ユニッ ト、 命令シーケンサの動作クロックを 3倍の 4 0 . 5 MH zとしている。
命令実行制御手段 1 0 7 2は、 2画素を 1周期として命令メモリ 1 1 7 4より 0〜 5番地までの命令を繰り返し読み出す。 この時、 命令デコーダ手段 1 0 7 3 A、 1 0 7 3 Bに与える命令を図 1 1のようにずらしたものとする。 すなわち、 命令デコーダ手段 1 0 7 3 Aの命令 1のタイミングで、 命令デコーダ手段 1 0 7 3 Bには命令 4を与える。
この 2つの命令デコーダ手段 1 0 7 3 A、 1 0 7 3 Bは、 各々对応する映像処 理ュニッ ト 1 0 6 A、 1 0 6 Bに対し、 データ選択手段 1 0 6 1と演算器 A 1 0 6 2と演算器 B 1 0 6 3を制御する。 命令制御は、 前述の第 4の実施の形態と同 じであるため説明を省略する。
図 1 1において、 演算結果データは演算器 Bの BLD (OSD)で示される。 映像処理 ユニッ ト 1 0 6 A、 1 0 6 Bの演算結果データが画素毎に交互に生成されている ことがわかる。 従って、 出力選択手段 1 1 0は、 第 4の実施の形態で用いたよう な遅延制御を必要とせず、 画素クロックに同期させて交互にセレク トするのみで 良い。
以上のように本実施の形態によれば、 1つの命令シーケンサで複数の映像処理 ュニットを制御させ、 命令の組み合わせにより様々な表示処理を第 4の実施の形 態とは異なる構成でも実現することができる。
なお、 本実施の形態では、 2つの映像処理ユニッ トとして説明したが、 本発明 は特にその数を限定するものではない。 また、 図 1 1の構成例では 2つの演算器 によりフィルタ演算と合成演算を別々に実行させて実現しているが、 本発明は特 にその構成に限定するものではない。 例えば、 1つの演算器で実現しても構わな いし、 更に複数の演算器を組み合わせても構わない。 演算器も、 乗加算処理に限 定するものではなく、 その他の演算処理を実行するものでも良い。
また、 上記実施の形態では、 命令メモリサイズを 2画素分として説明している 力 複数画素分や 1ライン分を備えても構わない。
また、 上記実施の形態では、 演算結果バッファ手段であるレジスタファイルを 用いた構成として説明したが、 演算結果を毎サイクル使用することのように命令 を指定すれば、 レジスタファイルを持たなくとも実現できる。
(第 6の実施の形態）
図 1 2は、 本発明にかかる第 6の実施の形態の映像表示装置の一例を示すプロ ック図であり、 図 1 3は同様に別の一例を示すブロック図である。 図 6、 図 1 1 と同じ構成要素については同一の番号を付与し、 説明を省略する。
尚、 本実施の形態は、 請求項 1 1の映像表示装置の一例である。
書戻し手段 1 1 1は、 演算器 A 1 0 6 2及び演算器 B 1 0 6 3からの出力デー タを書き戻す制御を行うもので、 入出力バッファ手段 1 1 2は、 フレームメモリ 1 0 2からの表示データの読み出しに加えて、 書戻し手段 1 1 1に書き戻された データをフレームメモリ 1 0 2に書き込む機能を備える。
命令シーケンサ 1 0 7の命令で、 演算結果の書き込み先として書戻し手段 1 1 1を選択することで、 処理したデコード画像などを入出力バッファ手段 1 1 2に 書き込むことが可能となる。
図 1 2と図 1 3の違いは、 2つの映像処理ュニッ 卜から出力されるデータの生 成タイミングが異なる。 図 1 2では、 第 4の実施の形態で説明したように 2画素 クロック毎に 2画素分が同時に生成される。 一方、 図 1 3では、 第 5の実施の形 態で説明したように実行命令を 1画素分ずらせることで、 2つの映像処理ュニッ トから 1画素ずつ交互に生成される。
なお、 これら構成例の違いは、 本実の形態が主眼とする書き込み動作には直接 関係しないため、 詳細動作の説明を省略する。
動作としては、 命令デコーダ手段 1 0 7 3より書戻し手段 1 1 1が選択される と、 演算器 A 1 0 6 2または演算器 B 1 0 6 3の出力データを、 書戻し手段 1 1 1で一旦格納する。
書戻し手段 1 1 1は、 格納したデータを、 表示読み出し以外のサイクルで入出 カバッファ手段 1 1 2に転送する。 システム制御手段 1◦ 0は、 1ライン分の演 算結果データが書き込まれると、 メモリ制御手段 1 0 4によりフレームメモリ 1 0 2に対しての書き込み転送を制御する。
書き戻された画像を、 静止画像としてフレームメモリ 1 0 2より読み出して表 示を行えば、 縮小した複数のデコード画像を並べて表示することも可能となり、 例えば番組表に縮小された静止画をはめ込むなどのユーザインタフェース画面を 容易に提供することができる。
なお、 本実施の形態では、 2つの映像処理ユニッ トとして説明したが、 本発明 は特にその数を限定するものではない。 また、 図 7の構成例では 2つの演算器に よりフィルタ演算と合成演算を別々に実行させて実現しているが、 本発明は特に その構成に限定するものではない。 例えば、 1つの演算器で実現しても構わない し、 更に複数の演算器を組み合わせても構わない。 演算器も、 乗加算処理に限定 するものではなく、 その他の演算処理を実行するものでも良い。
また、 上記実施の形態では、 命令メモリサイズを 2画素分として説明している 3Ί
力;、 複数画素分や 1ライン分を備えても構わない。
また、 上記実施の形態では、 演算結果バッファ手段であるレジスタファイルを 用いた構成として説明したが、 演算結果を毎サイクル使用することのように命令 を指定すれば、 レジスタファイルを持たなくとも実現できる。
尚、 本明細書において説明した各映像表示装置の何れかの装置において、 各構 成部分をソフトウェア的に実現してもよいし、 あるいは、 専用のハードウェアと して構成しても構わない。
又、 本明細書において説明した、 各映像表示装置の何れかの装置において記載 した各手段又は各ステツプの全部又は一部の機能をコンピュータにより実行させ るためのプログラムを記録した磁気ディスクや、 光ディスク等の記録媒体を作成 し、 これを用いることにより、 上記と同様の動作を実行させることが出来ること は言うまでもない。 即ち、 本発明は、 上述した各装置における各手段、 各部の全 部又は一部の機能をコンピュータで実現するためのプログラムを格納したプログ ラム記録媒体でもある。
以上述べたところから明らかなように本発明は、 開発コストの増大を抑制でき 、 拡張性に優れた映像表示装置を提供することができる。 すなわち、 本発明の映 像表示装置によれば、 事業者によって異なる表示要求仕様に対し、 共通のハード ウェアと表示要求仕様に対応した命令の組み合わせにより、 容易に各種機能を実 現することができる。 また、 その命令メモリも少ないサイズで実現することも可 能である。
また、 ハイデフィニッシヨン （解像度が 720画素 X 480ラインを超える） など映 像解像度が増えた場合でも、 並列動作させる映像処理ュニット数を増やすことで、 同様の特徴を有する映像処理装置を容易に実現できる。 また、 これらより、 従来課題であった要求仕様毎に別品種の回路 （L S I ) を 制作することによる開発コストを低減できるという効果を奏するものである。 産業上の利用可能性
以上説明したように、 本発明によれば、 例えば、 画素クロックの 1周期內に少 なくとも 1回の演算を行い表示データを生成する汎用の演算器と、 これに入力す べき表示データ及び演算内容を命令として記述する命令シーケンサとを備え、 記 述した命令を表示クロックに同期して実行させることで、 映像の拡大 .縮小処理、 及び O S Dとの合成処理を実現するものである。 これにより従来装置の様な各要 求仕様毎に専用回路を備える必要が無く、 命令シーケンサ内の命令を書き換える ことで、 複数の表示仕様に対応出来る。

Claims

請 求 の 範 囲
1 . 表示データを格納するフレームメモリと、
表示タイミングを生成する表示タイミング生成手段と、
前記表示タイミング生成手段に同期して前記フレームメモリから表示データを 読み出すメモリ制御手段と、
前記メモリ制御手段により読み出された表示データを一時的に格納する出カバ ッファ手段と、
画素ク口ックの 1周期内に少なくとも 1回の演算を行い表示データを生成する 演算器と、
前記出力バッファ手段から画素クロックに同期して表示データを読み出すと共 に、 前記演算器に入力するデータを選択するデータ選択手段と、
前記表示タイミング生成手段のタイミングに同期して前記データ選択手段と前 記演算器とを制御する命令シーケンサと、
を備えたことを特徴とする映像表示装置。
2 . 前記命令シーケンサが、
前記演算器と前記データ選択手段を制御するための制御情報を格納した命令メ モリ と、
画素クロックの 1周期内に少なくとも 1つ以上の命令を読み出す命令実行制御 手段と、
前記読み出された命令をデコードし、 前記データ選択手段により前記演算器に 入力するデータを制御する命令デコーダ手段と、
を有することを特徴とする請求項 1記載の映像表示装置。
3 . 前記命令メモリが少なくとも画素クロックの 1周期内の実行命令を格納 するものであって、
前記命令実行手段が画素クロックに同期して前記命令メモリを繰り返し読み出 すことを特徴とする請求項 2記載の映像表示装置。
4 . 前記演算器の出力を一時的に記憶可能でかつ前記データ選択手段へ出力 可能な演算結果バッファ手段を持つことを特徴とする請求項 2または請求項 3記 載の記載の映像表示装置。
5 . 前記演算器からのデータ出力を前記出力バッファ手段に書き戻すライ ト バック手段を備え、 命令シーケンサが前記ライ トバック手段も制御することを特 徴とする請求項 2〜 4のいずれか一つに記載の映像表示装置。
6 . 前記命令シーケンサが、 画素クロックの 1周期内に読み出す命令数を切 り替える手段を備えたことを特徴とする請求項 2〜 5のいずれか一つに記載の映 像表示装置。
7 . 表示データを格納するフレームメモリと、 表示タイミングを生成する表 示タイミング生成手段と、 その生成された表示タイミングに同期して前記フレー ムメモリから表示データを読み出すメモリ制御手段と、 そのメモリ制御手段によ り読み出された表示データを一時的に格納する出力バッファ手段と、 所望の表示 仕様に応じて前記出力バッファ手段からの表示データの読み出しを制御する表示 データ読み出し手段と、 その表示データ読み出し手段から読み出された表示デー タを処理する複数の映像処理ュニッ トと、 その複数の映像処理ュニッ 卜の出力デ ータを選択する出力選択手段と、 予め格納された複数の表示仕様に対応した処理 命令のうちの所望の表示仕様に対応する処理命令を用いて、 前記複数の映像処理 ュニッ ト及び前記出力選択手段を制御する命令シーケンサとを備えたことを特徴 とする映像表示装置。
8 . 前記各映像処理ュニットは、 画素クロックの 1周期内に少なくとも 1回 の演算を行い表示データを生成する演算器と、 前記出力バッファ手段から画素ク ロックに同期して表示データを読み出すと共に、 前記演算器に入力するデータを 選択するデータ選択手段とを有するものであり、 前記命令シーケンサは、 前記演 算器及び前記データ選択手段を制御するための制御情報を格納した命令メモリと、 画素クロックの 1周期内に少なくとも 1つ以上の命令を読み出す命令実行制御手 段と、 その読み出された命令をデコードし前記複数の映像処理ュニッ ト内の演算 器に入力するデータを制御する命令デコーダ手段とを有するものであることを特 徴とする請求項 7に記載の映像表示装置。
9 . 前記各映像処理ュニッ トは、 それぞれ画素クロックの 1周期內に少なく とも 1回の演算を行い表示データを生成する演算器と、 前記出力バッファ手段か ら画素クロックに同期して表示データを読み出すと共に、 前記演算器に入力する データを選択するデータ選択手段とを有するものであり、 前記命令シーケンサは、 前記演算器と前記データ選択手段を制御するための制御情報を格納した命令メモ リと、 画素クロックの 1周期内に少なくとも 1つ以上の命令を読み出す命令実行 制御手段と、 前記複数の映像処理ユニット毎に設けられ、 前記読み出された命令 をデコードし映像処理ュニット内の演算器に入力するデータを制御する命令デコ ーダ手段とを有するものであることを特徴とする請求項 7に記載の映像表示装置。
1 0 . 前記命令メモリが少なくとも画素クロックの 1周期内の実行命令を格 納するものであって、 前記命令実行制御手段が画素クロックに同期して前記命令 メモリを繰り返し読み出すことを特徴とする請求項 8または 0 9に記載の映像表 示装置。
1 1 . 前記各映像処理ュニットは、 それぞれ前記演算器の出力を一時的に記 憶可能でかつ前記データ選択手段へ出力可能な演算結果バッファ手段を有するこ とを特徴とする請求項 8〜 1 0のいずれかに記載の映像表示装置。
1 2 . 前記各映像処理ュニットからの出力データを前記出力バッファ手段に 書き戻す書き戻し手段を備え、 前記命令シーケンサが前記書き戻し手段も制御す ることを特徴とする請求項 8〜 1 1のいずれかに記載の映像表示装置。
1 3 . 請求項 1〜1 2のいずれかに記載の各手段の全部又は一部の機能をコ ンピュータで実現するためのプログラムを格納したことを特徴とするプログラム 記録媒体。
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