JPH0468888A

JPH0468888A - 信号処理装置

Info

Publication number: JPH0468888A
Application number: JP2177318A
Authority: JP
Inventors: Kiyoshi Hoshino; 潔星野; Masahiro Yamada; 雅弘山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-07-06
Filing date: 1990-07-06
Publication date: 1992-03-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的〕（産業上の利用分野）この発明は、テレビジョン信号を処理するのに適するマ
ルチプロセッサ方式の信号処理装置に関する。

（従来の技術）近年、半導体技術の発展にともない、現行方式のテレビ
ジョン信号をデジタル処理する技術が開発されている。

信号処理をデジタル化することにより、変調、復調やフ
ィルタリング等の信号処理を安定して行える。また、ラ
インメモリ、フレームメモリを用いて正確な時間遅延を
得ることができるため、フレームメモリを用いた輝度、
色分離や走査線補間を行って、画像の高画質化を実現す
ることができる。

しかし、上記のデジタル処理を行う上で、特定の処理目
的のためにそれぞれハードウェアを開発することは、回
路規模が大きくなりコストが大きくなるとともに、開発
期間も長くかかる。

そこでテレビジョン信号のデジタル処理を、プログラム
によりソフトウェア的に制御される基本演算器（以下プ
ロセッサという）で行うことが考えられている。この技
術は、文献（１）リアルタイム処理、日経マグロウヒル
社に開示されている。

ハードウェアとしては、規格化されたブローｔ　＋７す
を用いて、処理内容はソフトウェアによるものである。

従って、処理内容を変更する場合には、ソフトウェアを
変更するだけでよく、同一のハードウェアを多くの異な
る目的に使用できる。映像信号処理だけでなく音声信号
処理についても全く同様に考えることができ、ソフトウ
ェア制御により同一のハードウェア（プロセッサ）を用
いて異なる音声信号処理を実現できる。

ところが、映像信号は、音声信号に比べて周波数帯域が
広いために、音声信号処理のように簡単には処理するこ
とができない。例えばＮＴＳＣ信号の場合、４　ｆｓｃ
　　（１４，３Ｍ１（ｚ）で標本化されるので、各画素
あたりの処理は７Ｑｎｓ以内に行う必要がある。文献（
１）によれば、輝度、色分離回路と色信号処理回路の積
和演算回路は、約６０回路あるので、６０ｘ　１４．３ＭＨｚ　＝　Ｉｌ１５８ＭＯＰＳ　、
　つまり１秒間に８５８Ｘ１０’口演算）という非常に
高速の計算か必要となる。従って、テレビジョン信号を
プロセッサで処理する場合には、複数のプロセッサを用
いて信号処理の高速化を図ることが不可欠である。

複数のプロセッサを用いた演算装置の一方式として、各
画素毎に１つのプロセッサを割り当て、並列的に処理す
る方法がある。しかしこの方法は、プロセッサの数が多
くハードウェアの規模が大きくなる問題がある。例えば
、ＮＴＳＣ信号を処理する場合、９１０　ｘ　２Ｂ２．
５−２３８８７５０）ブＯセ−／　サカ必要となる。

この問題を解決するために、画像の二次元構造を利用し
て、各水平位置に１つのプロセッサを割り当てる方法が
ある。この方法は、例えば文献（２）“ＴＩ（Ｅ　ＰＲ
ＩＮＣＥＴＯＮ　ＥＮＧＪＮＥ　Ａ　ｌ？ＥＡＬ−ＴＩ
ＭＥＶＩＤＥＯＳＹＳＴＥＭ　ＳＩＭＬＩＲＡ　ＴＯＲ
″　　ＩＥＥＥ　Ｔｒａｎｓ、ＣＥＶＯｌ、３４．　Ｎ
ｏ、２．ＭＡＹ　１９８Ｂがある。例えば、ＮＴＳＣ信
号を４　ｆｓｃで標本化した場合、１走査線の画素数は
９１０サンプルであるから、９１０個のプロセッサを１
列に並べて１走査線上の画素に割り当てるものである。

第７図には、９１０個のプロセッサを配列した処理装置
を示している。２２は入力シフトレジスタであり、２３
−１〜２３−９０９はプロセッサ群、２４は出力シフト
レジスタである。この装置は、各プロセッサがすべて同
一のプログラムで制御されるＳ　Ｉ　Ｄ　Ｍ　（Ｓｉｎ
ｇｌｅ　Ｉｎ５ｔｒｕｃｔｉｏｎ　ＭｕｌｔｉｐｌｅＤ
ａｔａ）方式といわれる装置である。入力端子２１から
入力された映像信号は、９１０段の入力シフトレジスタ
２２により１水平走査期間分の画素がシリアルパラレル
変換され、いっせいに各水平位置を担当する９１０個の
各プロセッサ２３−１〜２３−９０９に供給される。各
プロセッサは、全て同一のプログラムにより制御される
ため、同時刻に同し動作を行う。これにより１走査線分
の画素に対する演算が並列処理されるので、高速化が得
られる。

演算処理後の信号は、９１０段の出力シフトレジスタ２
４によりパラレルシリアル変換されて出力される。

第８図は、上記の処理装置のタイミングを示す図である
。

図１＝　オｒｆ　ルａ（ａＯ−ａ９０９）　　ｂ（ｂＯ
−ｂ９０９）ｃ（ｃＯ−ｃ９０９）はそれぞれ１走査線
を表している。

従って、ａ、ｂ、ｃはそれぞれ１／ｆｈ　Ｃｆｈ　＋水
平走査周波数）の長さを持つ。３．１．３．２はそれぞ
れ入力シフトレジスタ２２の入力・出方タイミング、３
．３．３．４はそれぞれ出力シフトレジスタ２４の入力
・出力タイミングを示している。

例えば、走査線ａに着目すると、入力信号ａＯ〜ａ９０
９は、９１０段の入力シフトレジスタ２２にょリパラレ
ルデータに変換された後、３，２に示されるように走査
線すの最初のタイミングで各プロセッサに供給される。

入力シフトレジスタ２２には。

その後走査ｇｂの画素が入力される。各プロセッサに供
給された走査線ａの画素は、走査線すの期間内に演算を
行ったのち、３．３に示されるように走査線すの最後の
タイミングで出力レジスタ２４ニハラレルに入力される
。出力レジスタ２４は、３．４に示されるように走査線
Ｃの最初のタイミングから走査線ａの処理後の画素を出
力する。最終出力は、入力から２Ｈ遅延した後に得られ
るが、９１０個の各プロセッサは、担当する水平位置の
画素に対する信号処理を１水平走査期間内に行えばよい
ため、テレビジョン信号の実時間処理が可能となる。

ところで映像信号処理は、水平のフィルタリング等のよ
うに近傍の画素間の演算を必要とする。

文献（２）に示される信号処理装置による水平フィルタ
リング処理について以下説明する。

第９図は信号処理装置で用いられるプロセッサの構成を
示している。

２０６は、レジスタファイル２０３にデータを取り込む
ためのマルチプレクサである。２０１．２０２は、ＡＬ
ＩＩ／ＭＰＹにデータを取り込むためのマルチプレクサ
である。ＡＬＵ／阿ＰＹ２０３は、レジスタファイル２
０３、プログラムメモリ２１２内の定数値、レジスタ２
０４の出力のいずれかを入力され、乗算・加減算等の演
算を行いレジスタ２０４に結果を出力する。レジスタ２
０４の出力は、マルチプレクサ２０６を介して帰還され
、再びＡＬＵ／ＭＰＹ　２０３の入力として利用される
他、レジスタファイル２０３に各されたり、マルチプレ
クサ２３１１出力レジスタ２３２を介してデータメモリ
２３４に格納されたり、さらにマルチプレクサ２２１、
結合部レジスタ２２２を介して出力端子２２３に出力さ
れたりする。

端子２２３は、通信バス、入力シフトレジスタ、出力シ
フトレジスタに接続される。通信バスは、プロセッサ間
のデータ通信を行うもので、結合部レジスタ２２２のデ
ータを隣接するプロセッサの結合部レジスタに転送した
り、逆に隣接するプロセッサからデータを受け取ったり
する。プロセッサの動作は、プログラムメモリ２１２の
内容に従って制御部２１３が制御する。プログラムは、
端子２１１よりプログラムメモリにロードされる。

端子２１１にはは、すべてのプロセッサが共通に接続さ
れ、共通のプログラムがロードされる。

アドレス制御部２３７は、マルチプレクサ２３６を介し
て与えられるデータによりアドレスを発生し、データメ
モリ２３４のアドレスを制御する。データメモリ２３４
からの読出しデータは、入力レジスタ２３５を介して取
り込まれる。

第１１図は、−船釣なデジタルフィルタの構成例である
。

Ｚ−１は単位遅延素子であり、ａ、ｂ、ｃは係数器、Σ
は加算器である。このフィルタの伝達関数は、Ｈ（ｚ）ｍａ＋ｂＺ−’＋ｃＺ−２である。

第１０図は、プロセッサを用いてフィルタリングを行う
場合の処理系統を示す図である。

５１−０．５ｌ−ＬＳＩ−２，５１−３、−５１−９０
９は、９１０個のプロセッサ、５２は各プロセッサ間を
接続し、プロセッサ間のデータ通信を行う通信バス、５
３−０．５３−１．５３−２．５３−３、・・５３−９
０９は通信バス５２と接続される結合部レジスタである
。プロセッサ５１−ｏ〜５１−９０９は、それぞれ内部
に担当する画素をもっている。

例えば、５１−０は０番目の画素、５１−１は１番目の
画素を内部にもっている。内部とは、プロセッサ内のレ
ジスタファイルでもよいし、データメモリでもよいが、
今回の説明では、プロセッサは、レジスタファイル内部
にあるレジスタＡに担当する画素を格納しているものと
する。

第１２図は、上記プロセッサによりフィルタ処理を行う
場合のフローチャートを示しており、プロセッサ５１−
１の処理に着目して説明する。

（１）プロセッサ５１−１は、レジスタＡの内容と係数
すの乗算を行い、その結果をレジスタファイル８１２中
のレジスタＢに格納する。

（２）レジスタＡの内容を結合部レジスタ５３−１に格
納する。

（３）通信バスにより、データを１つ左にシフトレジス
タする。

この操作により、結合部レジスタ５３−２のデータすな
わち隣のプロセッサのデータ（水平位置２番目のデータ
）が結合部レジスタ５３−１に格納される。

（４）プロセッサ５１−１は、結合部レジスタ５３−１
の内容と係数Ｃとの乗算を行い、その結果とレジスタＢ
の内容を加算してレジスタＢに戻す。

この操作により、レジスタＢには、ｂ・　（１番目の画素）＋ｃ・（２番目の画素）の演算
結果が格納される。

（５）再び、レジスタＡの内容を結合部レジスタ５３−
１に格納する。

（６）通信バスにより、データを１つ左にシフトレジス
タする。

この操作により、結合部レジスタ５３−０のデータ、す
なわち水平位置０番目のデータが結合部レジスタ５３−
１に格納される。

（７）プロセッサ５１−１は、結合部レジスタ５３−１
の内容と係数ａとの乗算を行い、その結果とレジスタＢ
の内容を加算してレジスタＢに戻す。

この操作によりレジスタＢにはａ・　（０番目の画素）＋ｂ・（１番目の画素）＋Ｃ・
（２番目の画素）が格納される。

（８）レジスタＢの内容をレジスタＡにコピーする。

この操作によって、最終的にレジスタＡにはフィルタリ
ング後のデータが格納される。

上記の説明は、３タツプフイルタ処理を実現するための
プログラムについて、特にプロセッサ５２−１に注目し
て説明したが、９１０個のプロセッサは、すべてプロセ
ッサ５２−１と共通のプログラムで制御され、同一時刻
に同一動作を行う。この結果、１走査線分のフィルタリ
ングが同時に行われることになる。

上記のＩＨ並列処理型の信号処理装置は、すべてのプロ
セッサが共通のプログラムにより制御される（Ｓ　Ｉ　
ＤＭ）という特徴をもつために、プロセッサ数が多くて
もシステムはさほど複雑にはならない。上記したフィル
タリング処理は、効率よく行うことができる。

しかし、各プロセッサにおけるプログラム処理が共通で
あるために、水平位置により異なった処理を行うことは
できない。

例えば、水平方向に１７２時間圧縮するという操作は、
たとえ前述の通信バスを用いても、すべてのプロセッサ
のプログラムが共通であるために実現できない。

このような問題を改善するために、出力ＲＡＭを用いて
、水平方向の１／２圧縮を可能とした信号処理装置が考
えられている。

第１３図は、出力ＲＡＭ７５を有した信号処理装置であ
る。

入力端子７１からの信号は、入力レジスタ７２において
シリアルパラレル変換され、１画素分のデータがそれぞ
れ対応するプロセッサ７３に入力される。各プロセッサ
７３で処理されたデータは、それぞれシフトレジスタ７
４の各段に入力され、シリアルデータとして出力ＲＡＭ
７５に格納される。出力ＲＡＭ７５の書込みアドレスは
、書込みアドレス発生部７７により与えられる。

第１４図（Ａ）には、出力ＲＡＭ７５に書込まれたデー
タの様子を示している。出力ＲＡＭ７５のデータは、読
出しアドレス発生部７８からのアドレスにより読み比さ
れるが、この場合、第１４図（Ｂ）に示すように、例え
ば偶数番目のデータが読み出される。するたと出力され
たデータは、水平方向にｌ／２に圧縮されたものとなる
。

ところで、ＳＩＤＭ方式の信号処理装置に、上記のよう
な圧縮処理を追加しようとすると、最終段に設ける他は
ない。ＳＩＤＭ方式は、全て１水平走査期間の全画素を
対象として動作するようになっているので、１／２に圧
縮された信号をその後変調処理するというような処理が
できない。

さらにＳＩＤＭ方式による信号処理装置で、画面の左半
分の信号と、右半分の信号とを異なる処理内容で処理し
ようとすると、上記した構成では実現できない。

そこで、この問題を解決するために第１５図に示すよう
な装置が考えられている。

第１５図において第１３図と同一部分は同一符号を付し
て説明する。

この装置は、プロセッサ７３の出力が、さらに第２の出
力レジスタ７９に供給され、このレジスタ出力が出力Ｒ
ＡＭ８０に供給される。出力ＲＡＭ７５．８０の書込み
アドレスは、書込みアドレス発生部７７からのアドレス
で与えられる。

また各出力ＲＡＭ７５と８０の読出しアドレスは、読出
しアドレス発生部７８と８２によって与えられる。

出力ＲＡＭ７５と８０の出力は、マルチプレクサ８１に
より選択されて導出され、その選択動作は、タイミング
パルス発生回路８３からのタイミング信号により与えら
れている。

上記のシステムは、例えば画面の左半分の信号に対して
特性Ａのフィルタリング処理を行い、画面の右半分の信
号に対して特性Ｂのフィルタリング処理を行う。そして
左半分の信号信号処理結果は出力ＲＡＭ７５に格納され
、右半分の信号処理結果は出力ＲＡＭ８０に格納される
ことになる。

そして、タイミングパルスが、ハイレベルのときは特性
Ａ側、ローレベルのときは特性Ｂ側の信号が選択されて
導出される。

上記したように、左と右側の信号とに異なるフルタリン
グ特性を施す場合には、別々の系統で処理することによ
り可能である。

しかしながら、上記の方法であると、出力シフトレジス
タ、出力ＲＡＭ、読出しアドレス発生回路、マルチプレ
クサを追加する必要があり、ハードウェア規模が増大す
るという問題がある。しかも、上記の例であると第１６
図に示すように、特性Ａ１特性Ｂは画面の半分ずつで良
いにもかかわらず、各系統では、特性Ａと特性Ｂの処理
を全画面にわたってそれぞれ処理するために、効率が悪
い。このことは、１水平期間に動作している処理経過に
多くの無駄を含むことになる。第１６図のフローチャー
トでは、特性Ａのフィルタリング処理を行い、その結果
を第１の出力シフトレジスタ７４に転送し、次に同じデ
ータを用いて特性Ｂのフィルタリング処理を行い、その
結果を第２の出力シフトレジスタ７９に転送している。

（発明が解決しようとする課題）上記したＩＨ並列処理型の信号処理装置は、すべてのプ
ロセッサが共通のプログラムによって制御されために、
水平位置によって異なる処理を施すことができない。

データを水平方向へ１７２時間圧縮する場合には、出力
ＲＡＭを用いて、この段階で処理している。

しかし、出力ＲＡＭは、最終段でしか付加することがで
きないために、この方法であると融通側に劣る。

画面の左右で異なる処理を行う場合には、ハードウェア
規模を増大せざるを得ず、処理効率も不経済である。

そこでこの発明は、上記したＳＩＭＤ型の信号処理方法
の利点を損なうことなく、ハードウェアの増大なく効率
のよい各種処理機能を拡大できるり信号処理装置を提供
することを目的とする。

［発明の構成コ（課題を解決するための手段）この発明は、同一のプログラムによって制御される同一
構造を持つ複数のプロセッサを用いてテレビジョン信号
のデジタル処理を実行するマルチプロセッサ方式の信号
処理装置において、各々のプロセッサが担当するデータ
の位置情報を保持する手段を備え、この位置情報を処理
する手段を持つことにより、データ処理内容の多機能化
を得るものである。

（作用）上記の手段により、水平位置によって異なる処理をする
場合、９１０個のプロセッサはそれぞれの水平位置が何
番目であるかを参照する。そして各々の位置に応じて処
理を分岐するようなプログラムとすることにより、すべ
てのプロセッサが共通のプログラムで制御されるにもか
かわらず、水平位置によって異なる処理を実現すること
ができる。さらに水平方向へｌ／２に時間圧縮するよう
な画像移動が必要とされる処理では、各プロセッサが持
つ位置情報に演算を施して新たな位置情報とすることに
より、見かけ上、画素移動を可能とする。

（実施例）以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。

２０６は、レジスタファイル２０３にデータを取り込む
ためのマルチプレクサである。２０１．２０２は、ＡＬ
ＬＩ／ＭＰＹにデータを取り込むためのマルチプレクサ
である。ＡＬ［Ｉ／ＭＰＹ　２０３は、レジスタファイ
ル２０３、プログラムメモリ２１２内の定数値、レジス
タ２０４の出力のいずれかを入力され、乗算・加減算等
の演算を行いレジスタ２０４に結果を出力する。レジス
タ２０４の出力は、マルチプレクサ２０６を介して帰還
され、再びＡＬＵ／ＭＰＹ　２０３の入力として利用さ
れる他、レジスタファイル２０３に各されたり、マルチ
プレクサ２３１、出力レジスタ２３２を介してデータメ
モリ２３４に格納されたり、さらにマルチプレクサ２２
１、結合部レジスタ２２２を介して出力端子２２３に出
力されたりする。

上記した破線で囲む部分は、先に説明したプロセッサと
同し構成であるが、この実施例では、これに対してさら
に水平位置レジスタ１０２か付加されている。この水平
位置レジスタ１０２には、端子１０１からテレビジョン
信号の水平位置を示す位置データが人力される。ここで
、水平位置データは、各プロセッサ毎に独立した値であ
り、水平位置かＯ番目のプロセッサに対しては位置デー
タ０が与えられ、第１番目のプロセッサに対しては位置
データ１が与えられる。

第２図は、上記の構成のプロセッサを用いたＩＨ並列信
号処理装置の構成例である。

第２図には、９１０個のプロセッサを配列した処理装置
を示している。２２は９１０段のシフトレジスタであり
、２３−０〜２３−９０１はプロセッサ群、２４は９１
０段の出力シフトレジスタである。入力端子２１から入
力された映像信号は、９１０段の入力シフトレジスタ２
２により１水平走査期間分の画素がシリアルパラレル変
換され、いっせいに各水平位置を担当する９１０個の各
プロセッサ２３−０〜２３−９０１に供給される。これ
により１走査線分の画素に対する演算が並列処理される
。

演算処理後の信号は、９１０段の出力シフトレジスタ２
４によりパラレルンリアル変換されて出力される。

ここで、各プロセッサには、水平位置レジスタか設けら
れており、２３−Ｏのプロセッサには、０の水平位置デ
ータが、また２３−１のプロセッサには１の水平位置デ
ータが格納されている。

水平位置データのロードは、通常プログラムのロードと
同じ時期、例えばて電源投入直後の初期化時に行われる
。

出力シフトレジスタ２４の出力は、出力ＲＡＭ２５に入
力される。この出力ＲＡＭ２５の書込みアドレスは、書
込みアドレスシフトレジスタ２６の出力により制御され
、読出しアドレスは、読出しアドレス発生部２７により
制御される。

書込みアドレスシフトレジスタ２６は、その保持データ
を、各プロセッサ２３−０〜２３−９０１から受け取っ
ている。この受け取りデータは、水平位置データのこと
である。

第３図は、水平方向に１／２時間圧縮して、さらに周波
数ｔｓｃで変調する場合の信号処理経過を示す図であり
、第４図は、プロセッサで処理される手順を示している
。

例えばプロセッサ２３−１の水平位置レジスタには、１
の値がロードされており、この内容に１が加算されてそ
の結果は再び同じ水平位置レジスタに格納される。

次に、水平位置レジスタの内容が１ビツト右にシフトさ
れ、その結果が再び同じ水平位置レジスタにもどされる
。

この演算の結果、第３図（Ａ）に示すようなデータ配列
（横方向の番号は各プロセッサの水平位置データ値を示
し、縦方向は信号レベルを示す）は、同図（Ｂ）に示す
ような対応関係の配列となる。すなわち、各プロセッサ
に置かれた実際のデータは変わらないが、各プロセッサ
の水平位置データが変化される。この水平位置データの
値を同図（Ａ）と比較すると、水平方向へ１／２時間圧
縮されている。つまり、これをもし水平位置アドレスレ
ジスタ２５に転送して出力ＲＡＭ２７に書き込めば、ｌ
／２時間圧縮と等価である。

しかしこのシステムでは、上記の水平位置ブタの処理だ
けでなく、続いて、変調処理も行うことができる。

この場合は、水平位置データに対して、さらにＡＬＵ／
ＭＰＹ　２０３よるモジュラ演算が行われ、水平位置デ
ータを４で割った値が求められる。

そしてこの結果が、０，１，２．３の場合で、それぞれ
に対応するデジタルデータ（レノスタフアイル２０３に
格納されている）と各０１０−１の乗算が行われる。条
件判断に関しては、船釣な手法であるフラッグレジスタ
２０５が用いられる。

この結果、デジタルデータと水平位置情報とは、第３図
（Ｃ）に示すようになる。このように得られたデジタル
データ（画像データ）は、出力端子２２３と通して、出
力レジスタ２６に送られる。

一方、水平位置レジスタ内の値は、端子２２３を通して
、書込みアドレスシフトレジスタ２６に転送される。例
えばプロセッサ２３−０は、水平位置データを、シフト
レジスタ２６の０番目に転送し、プロセッサ２３−１は
、水平位置データを、シフトレジスタ２６の１番目に転
送する。

上記したように、水平位置データが出力ＲＡＭ２５の書
込みアドレスとして利用されることにより、書込みデー
タは、第３図（Ｄ）に示すように水平方向へ１／２に時
間圧縮され、かつ変調されたものとなる。

上記の処理をまとめて示すと、第５図（Ａ）に示すよう
なデータを、同図（Ｂ）に示すように１７２時間に圧縮
し、かつ同図（Ｃ）に示すように変調して出力すること
になる。

上記の説明は、１７２時間圧縮と変調処理であるが、次
に、左右の画面を異なる特性で処理する場合の手順を説
明する。

第６図はその手順を示している。ＡＬＵ／ＭＰＹ２０３
において、水平位置データの判定が行われる。即ち、各
プロセッサの水平位置データの値が（９１０／２　）−
４５５より小さいか否かの判定が行われる。小さい場合
には、特性Ａのフィルタリング処理が行われ、大きい場
合には、特性Ｂのフィルタリング処理が行われる。プロ
セッサのプログラムメモリには、特性Ａと特性Ｂのため
のフィルタリング処理のためのプログラムが格納されて
いるので、条件に応じて処理内容を分岐すれば、上記し
たフィルタリング処理を並列で行うことができる。

この処理により得られた、データは、出力レジスタに転
送され、出力ＲＡＭを通じて出力端子に導出される。

このように、各プロセッサには同一のプログラムが格納
されているにも関わらず、処理対象となるデータの水平
位置データを関連させて、このデータを利用することに
より、ＳＩＭＤ型の信号処理方法の利点を損なうことな
く、ハードウェアの増大なく効率のよい各種処理機能を
拡大できる。

［発明の効果コ以上説明したようにこの発明によれば、ＳＩＭＤ型の信
号処理方法の利点を損なうことなく、ハードウェアの増
大なく効率のよい各種処理機能を拡大できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成説明図、第２図
はこの発明を適用した装置の全体構成を示す構成説明図
、第３図はこの発明の装置の動作例を説明するために示
したデータ説明図、第４図はこの発明装置の動作例を説
明するために示したフローチャート、第５図もこの発明
の装置の動作例を説明するために示したデータ説明図、
第６図もこの発明の装置の動作例を説明するために示し
たフローチャート、第７図は従来の信号処理装置の全体
構成を示す構成説明図、第８図は第７図の装置の動作を
説明するために示した信号説明図、第９図は第７図のプ
ロセッサの構成を示す構成説明図、第１０図は従来の信
号処理装置の動作例を説明するためにプロセッサ接続形
態を示す説明図、第１１図はデジタルフィルタの構成例
を示す図、第１２図は従来の信号処理装置の動作例を説
明するために示したフローチャート、第１３図は従来の
信号処理装置の改良型を説明するために示した構成説明
図、第１４図は第１３図の信号処理装置の動作例を説明
するために示したデータ説明図、第１５図はさらに従来
の信号処理装置の改良型を説明するために示した構成説
明図、第１６図は第１５図の信号処理装置の動作例を説
明するために示したフローチャートである。１００・・・プロセッサ、１０１・・・入力端子、１０
２・・・水平位置レジスタ、２２中シフトレジスタ、２
３−１〜２３−９０９・・・プロセッサ、２４・・・出
力シフトレジスタ、２５・・・出力ＲＡＭ、２６・・・
書込みアドレスレジスタ、２７・・・読出しアドレス発
生部。出願人代理人　弁理士　鈴江武彦第図第因第図第図第図第１０図葛図図第１３図

Claims

【特許請求の範囲】

（１）同一のプログラムによって制御される同一構造を
持つ複数のプロセッサを用いてテレビジョン信号のデジ
タル処理を実行するマルチプロセッサ方式の信号処理装
置において、各々のプロセッサが上記テレビジョン信号に対応する位
置情報を保持する手段と、この位置情報を用いてデータ
処理を行う手段とを具備することを特徴とする信号処理
装置。
（２）上記マルチプロセッサは、少なくともテレビジョ
ン信号の一水平走査期間のサンプル数だけ用意されてお
り、各プロセッサは並列に受け持ちサンプルを処理する
ように構成されていることを特徴とする請求項第１項記
載の信号処理装置。
（３）前記上記位置情報は、テレビジョン信号の走査線
において第何番目のサンプルであるかを示すことを特徴
とする請求項第１項記載の信号処理装置。
（４）前記複数のプロセッサは、前記位置情報に対して
もテレビジョン信号の画像データと同様の処理を施す手
段を持つことを特徴とする請求項第１項記載の信号処理
装置。