JPH11191853A

JPH11191853A - 映像信号処理プロセッサ

Info

Publication number: JPH11191853A
Application number: JP9358529A
Authority: JP
Inventors: 尚哉 ▲徳▼永; Naoya Tokunaga; Kenta Sagawa; 賢太寒川; Yoichiro Miki; 陽一郎三木; Kazuki Ninomiya; 和貴二宮; Masahiro Tani; 匡弘谷; Yutaka Miyaguchi; 裕宮口
Original assignee: Texas Instruments Japan Ltd; Matsushita Electric Industrial Co Ltd
Current assignee: Texas Instruments Japan Ltd; Panasonic Holdings Corp
Priority date: 1997-12-25
Filing date: 1997-12-25
Publication date: 1999-07-13

Abstract

(57)【要約】【課題】全体としてコストを低減した映像信号処理プ
ロセッサを提供する。【解決手段】映像信号処理プロセッサ１は、直列−並
列変換器１６と演算器１２と並列−直列変換器１７とを
含む。直列−並列変換器１６は、１水平走査線に含まれ
る複数の有効画素に対応する複数の映像データを入力映
像信号Ｓ１として受け取り、その複数の映像データを複
数の映像データ組に変換する。その複数の映像データ組
のそれぞれは少なくとも２つの映像データを含む。演算
器１２は、その複数の映像データ組を処理し、処理され
た複数の映像データ組を出力する。並列−直列変換器１
７は、処理された複数の映像データ組を１水平走査線に
含まれる複数の有効画素に対応する処理された複数の映
像データに変換し、その処理された複数の映像データを
出力映像信号Ｓ２として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号処理を行
なう映像信号処理プロセッサに関する。

【０００２】

【従来の技術】近年、ディジタル放送の開始、あるい
は、放送の高画質化などにより、テレビジョン受信機な
どに内蔵する映像信号処理回路には、様々なフォーマッ
トの映像信号を処理する機能が求められるようになって
きている。また、映像信号処理回路には、２画面表示や
マルチ画面表示のように、より多くの情報を同時に表示
可能とする機能も求められるようになってきている。こ
のような背景にあって、映像信号処理回路にはＳＩＭＤ
型の映像信号処理プロセッサが使用されるようになって
きている。

【０００３】ＳＩＭＤ型の映像信号処理プロセッサは、
水平走査線単位で映像信号を処理する。ＳＩＭＤ型の映
像信号処理プロセッサは、Ｎ個のプロセッサ素子ＰＥ₁
〜ＰＥ_Nを含んでいる。ここで、Ｎは、１水平走査線に
含まれる有効画素の数以上の整数である。Ｎ個のプロセ
ッサ素子ＰＥ₁〜ＰＥ_Nのそれぞれは、１水平走査線に含
まれる１画素に対応する映像データを処理する。

【０００４】図６は、従来の映像信号処理プロセッサ１
００の構成を示す。映像信号処理プロセッサ１００は、
データ入力レジスタ１０１と、演算器１０２と、データ
出力レジスタ１０５とを含んでいる。

【０００５】データ入力レジスタ１０１は、シリアルに
入力される複数の映像データをパラレルに出力する。デ
ータ入力レジスタ１０１は、ｓビットの幅とＮワードの
深さとを有している。データ入力レジスタ１０１のビッ
ト幅ｓは一般的に処理対象となる映像信号のビット幅よ
りも大きい。これは、例えば、現在の輝度信号と１フィ
ールド遅延した輝度信号とをデータ入力レジスタ１０１
に同時に入力しなければならない場合があるからであ
る。

【０００６】演算器１０２は、データ入力レジスタ１０
１から並列に出力される複数の映像データに対して所定
の演算を行う。演算器１０２は、Ｎ個のプロセッサ素子
ＰＥ₁〜ＰＥ_Nを含んでいる。プロセッサ素子ＰＥ₁〜Ｐ
Ｅ_Nのそれぞれは、入力データや演算結果を保持する小
容量メモリ１０３と、所定の信号処理演算を行う演算器
１０４とを含んでいる。

【０００７】データ出力レジスタ１０５は、演算器１０
２によって処理された複数の映像データをシリアルに出
力する。データ出力レジスタ１０５は、ｔビットの幅と
Ｎワードの深さとを有している。データ出力レジスタ１
０５のビット幅ｔも一般的に処理対象となる映像信号の
ビット幅よりも大きい。これは、例えば、出力映像信号
と１フィールド遅延した動きに関するデータとをデータ
出力レジスタ１０５から同時に出力しなければならない
場合があるからである。

【０００８】以下、映像信号に含まれる水平方向の高域
周波数成分を除去する処理（すなわち、映像信号に対し
て低域通過フィルタを水平方向にかける処理（以下、Ｌ
ＰＦ処理という））を例にとり、映像信号処理プロセッ
サ１００の動作を説明する。

【０００９】図７（ａ）〜（ｄ）は、ＬＰＦ処理におけ
るデータ入力レジスタ１０１、演算器１０２およびデー
タ出力レジスタ１０５の動作を示す。図７（ａ）〜
（ｄ）において横軸は時間を示す。

【００１０】映像信号処理プロセッサ１００は、水平同
期信号に従って動作する。水平同期信号は、図７（ａ）
に示されるように、水平ブランキング期間と有効映像期
間とを定義する。

【００１１】有効映像期間Ｐ_iにおいて、１水平走査線
に含まれる複数の有効画素に対応する複数の映像データ
が、データ入力レジスタ１０１にシリアルに入力される
（図７（ｂ））。例えば、１水平走査線は、ｉ番目の水
平走査線であり得る。以下、ｉ番目の水平走査線をｉラ
インという。ここで、ｉは任意の整数である。

【００１２】有効映像期間Ｐ_iに続く水平ブランキング
期間Ｂ_iにおいて、データ入力レジスタ１０１に入力さ
れたｉラインに対応する複数の映像データが、演算器１
０２にパラレルに転送される（図７（ｂ））。

【００１３】水平ブランキング期間Ｂ_iに続く有効映像
期間Ｐ_i+1において、ｉラインに対応する複数の映像デ
ータに対してＬＰＦ処理が行われる（図７（ｃ））。

【００１４】映像信号期間Ｐ_i+1に続く水平ブランキン
グ期間Ｂ_i+1において、ｉラインに対応するＬＰＦ処理
された複数の映像データが、データ出力レジスタ１０５
にパラレルに転送される（図７（ｄ））。

【００１５】水平ブランキング期間Ｂ_i+1に続く有効映
像期間Ｐ_i+2（図７には示されていない）において、ｉ
ラインに対応するＬＰＦ処理された複数の映像データ
が、データ出力レジスタ１０５からシリアルに出力され
る。

【００１６】（ｉ−１）ラインに対応する複数の映像デ
ータや、（ｉ＋１）ラインに対応する複数の映像データ
に対しても、同様の処理がなされる。

【００１７】図８は、演算器１０２によって実行される
ＬＰＦ処理を模式的に示す。図８に示される例では、演
算器１０２は、ｉラインに対応する映像データＤ_j-2、
Ｄ_j-1、Ｄ_j、Ｄ_j+1、Ｄ_j+2に対してＬＰＦ処理を行い、
ｉラインに対応するＬＰＦ処理された映像データＤ’
_j-2、Ｄ’_j-1、Ｄ’_j、Ｄ’_j+1、Ｄ’_j+2を出力する。

【００１８】ＬＰＦ処理された映像データＤ’_jは、
（数１）に従って計算される。

【００１９】

【数１】Ｄ’_j＝１／４・Ｄ_j-1＋１／２・Ｄ_j＋１／４・Ｄ_j+1 （数１）の計算は、プロセッサ素子ＰＥ_jによって実行
される。（数１）の計算と同様の計算が、プロセッサ素
子ＰＥ_j-2、ＰＥ_j-1、ＰＥ_j+1、ＰＥ_j+2のそれぞれによ
って実行される。プロセッサ素子ＰＥ_j-2、ＰＥ_j-1、Ｐ
Ｅ_j、ＰＥ_j+1、ＰＥ_j+2のそれぞれにおいて実行される
ＬＰＦ処理の回数は、１ラインについて１回のみであ
る。このようにして、ｉラインに対応するＬＰＦ処理さ
れた映像データＤ’_j-2、Ｄ’_j-1、Ｄ’_j、Ｄ’_j+1、
Ｄ’_j+2が得られる。

【００２０】上述したように、１水平走査線に含まれる
複数の有効画素の数以上の数のプロセッサ素子を含む映
像信号処理プロセッサを用いて、１水平走査線に対応す
る複数の映像データを処理することができる。

【００２１】

【発明が解決しようとする課題】テレビジョン受信機な
どの映像機器をさらに普及させるためには、映像信号処
理プロセッサの高機能化とともに、映像信号処理プロセ
ッサのコストをさらに低減することが必須である。

【００２２】しかし、上述した従来の映像信号処理プロ
セッサでは、映像信号処理プロセッサに含まれるプロセ
ッサ素子の数が１水平走査線に含まれる有効画素の数よ
り少ない場合には、それらの有効画素に対応する映像デ
ータを処理することができない。このため、１水平走査
線に含まれる有効画素の数が増加するにつれて、映像信
号処理プロセッサに含まれるプロセッサ素子の数を増加
させなければならないという問題点があった。このこと
は、高精細な映像信号を処理する場合において映像信号
処理プロセッサのコストを増大させる原因となる。

【００２３】本発明は、全体としてコストを低減した映
像信号処理プロセッサを提供することを目的とする。

【００２４】

【課題を解決するための手段】本発明の映像信号処理プ
ロセッサは、１走査線に含まれる複数の有効画素に対応
する複数の映像データを入力映像信号として受け取り、
前記複数の映像データを複数の映像データ組に変換する
第１変換器であって、前記複数の映像データ組のそれぞ
れは少なくとも２つの映像データを含む、第１変換器
と、前記複数の映像データ組を処理し、処理された複数
の映像データ組を出力する演算器と、前記処理された複
数の映像データ組を１走査線に含まれる複数の有効画素
に対応する処理された複数の映像データに変換し、前記
処理された複数の映像データを出力映像信号として出力
する第２変換器とを備えており、これにより、上記目的
が達成される。

【００２５】前記演算器は、複数のプロセッサ素子を含
んでおり、前記複数のプロセッサ素子のそれぞれは、前
記映像データ組に含まれる少なくとも２つの映像データ
を処理してもよい。

【００２６】本発明の映像信号処理プロセッサによれ
ば、１走査線に含まれる複数の有効画素に対応する複数
の映像データが複数の映像データ組に変換される。複数
の映像データ組のそれぞれは、少なくとも２つの映像デ
ータを含む。複数の映像データ組が処理され、処理され
た複数の映像データ組が複数の映像データに変換され
る。このように、少なくとも２つの映像データを含む映
像データ組を単位として処理を行うことにより、演算器
に必要な素子数を低減することができる。その結果、映
像信号処理プロセッサ全体のコストを低減することがで
きる。

【００２７】また、演算器に含まれる複数のプロセッサ
素子のそれぞれが映像データ組に含まれる少なくとも２
つの映像データを処理することにより、演算器に含まれ
るプロセッサ素子の数を１走査線に含まれる有効画素の
数より少なくすることができる。例えば、映像データ組
がｎ個の映像データを含む場合には、演算器に含まれる
プロセッサ素子の数は１走査線に含まれる有効画素の数
の１／ｎで足りる。このように、１走査線を処理するの
に必要なプロセッサ素子の数を削減することにより、映
像信号処理プロセッサ全体のコストを低減することがで
きる。

【００２８】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００２９】図１は、本発明の実施の形態の映像信号処
理プロセッサ１の構成を示す。映像信号処理プロセッサ
１は、直列−並列変換器１６と、データ入力レジスタ１
１と、演算器１２と、データ出力レジスタ１５と、並列
−直列変換器１７とを含んでいる。

【００３０】直列−並列変換器１６には、１水平走査線
に含まれる複数の有効画素に対応する複数の映像データ
が入力映像信号Ｓ１としてシリアルに入力される。直列
−並列変換器１６は、複数の映像データを複数の映像デ
ータ組に変換する。例えば、直列−並列変換器１６は、
複数の映像データのうち、現在の映像データとフリップ
フロップ（図１ではＦＦと略記されている）によって映
像クロックの１周期だけ遅延した映像データとを連結す
ることによって、映像データ組を生成する。この場合、
映像データのビット幅が８ビットである場合には、映像
データ組のビット幅は１６（＝８×２）ビットである。
映像データ組に含まれる現在の映像データと映像クロッ
クの１周期だけ遅延した映像データとは、データ入力レ
ジスタ１１にパラレルに入力される。複数の映像データ
組のそれぞれは、映像信号Ｓ３としてデータ入力レジス
タ１１にシリアルに入力される。

【００３１】データ入力レジスタ１１は、シリアルに入
力される複数の映像データ組をパラレルに出力する。デ
ータ入力レジスタ１１は、ｓビットの幅とＮワードの深
さとを有している。データ入力レジスタ１１のビット幅
ｓは、映像データのビット幅のｎ倍以上であることが必
要である。映像データ組のビット幅が映像データのビッ
ト幅のｎ倍であるからである。ここで、ｎは、映像デー
タ組に含まれる映像データの数を表す２以上の整数であ
る。ｎは、複数の映像データを並列に展開する場合の並
列度とも呼ばれる。

【００３２】演算器１２は、データ入力レジスタ１１か
らパラレルに出力される複数の映像データ組に対して所
定の演算を行う。演算器１２は、Ｎ個のプロセッサ素子
ＰＥ₁〜ＰＥ_Nを含んでいる。プロセッサ素子ＰＥ₁〜Ｐ
Ｅ_Nのそれぞれは、入力データや演算結果を保持する小
容量メモリ１３と、所定の信号処理演算を行う演算器１
４とを含んでいる。

【００３３】データ出力レジスタ１５は、演算器１２に
よって処理された複数の映像データ組をシリアルに出力
する。データ出力レジスタ１５は、ｔビットの幅とＮワ
ードの深さとを有している。データ出力レジスタ１５の
ビット幅ｔは、映像データのビット幅のｎ倍以上である
ことが必要である。映像データ組のビット幅が映像デー
タのビット幅のｎ倍であるからである。ここで、ｎは、
映像データ組に含まれる映像データの数を表す２以上の
整数である。

【００３４】並列−直列変換器１７は、データ出力レジ
スタ１５からシリアルに出力される複数の映像データ組
を映像信号Ｓ４として受け取り、複数の映像データ組を
複数の映像データに変換する。例えば、並列−直列変換
器１７は、複数の映像データ組のそれぞれに含まれる現
在の映像データと映像クロックの１周期だけ遅延した映
像データとを交互に選択することによって、複数の映像
データ組を複数の映像データに変換する。複数の映像デ
ータは、出力映像信号Ｓ２としてシリアルに出力され
る。

【００３５】以下、ＬＰＦ処理を例にとり、映像信号処
理プロセッサ１の動作を説明する。

【００３６】図２（ａ）〜（ｄ）は、ＬＰＦ処理におけ
るデータ入力レジスタ１１、演算器１２およびデータ出
力レジスタ１５の動作を示す。図２（ａ）〜（ｄ）にお
いて横軸は時間を示す。

【００３７】映像信号処理プロセッサ１は、水平同期信
号に従って動作する。水平同期信号は、図２（ａ）に示
されるように、水平ブランキング期間と有効映像期間と
を定義する。

【００３８】有効映像期間Ｐ_iにおいて、１水平走査線
に対応する複数の映像データ組が、データ入力レジスタ
１１にシリアルに入力される（図２（ｂ））。例えば、
１水平走査線は、ｉ番目の水平走査線であり得る。以
下、ｉ番目の水平走査線をｉラインという。ここで、ｉ
は任意の整数である。

【００３９】有効映像期間Ｐ_iに続く水平ブランキング
期間Ｂ_iにおいて、データ入力レジスタ１１に入力され
たｉラインに対応する複数の映像データ組が、演算器１
２にパラレルに転送される（図２（ｂ））。

【００４０】水平ブランキング期間Ｂ_iに続く有効映像
期間Ｐ_i+1において、ｉラインに対応する複数の映像デ
ータ組に対してＬＰＦ処理が行われる（図２（ｃ））。

【００４１】映像信号期間Ｐ_i+1に続く水平ブランキン
グ期間Ｂ_i+1において、ｉラインに対応するＬＰＦ処理
された複数の映像データ組が、データ出力レジスタ１５
にパラレルに転送される（図２（ｄ））。

【００４２】水平ブランキング期間Ｂ_i+1に続く有効映
像期間Ｐ_i+2（図２には示されていない）において、ｉ
ラインに対応するＬＰＦ処理された複数の映像データ組
が、データ出力レジスタ１５からシリアルに出力され
る。

【００４３】（ｉ−１）ラインに対応する複数の映像デ
ータ組や、（ｉ＋１）ラインに対応する複数の映像デー
タ組に対しても、同様の処理がなされる。

【００４４】図３（ａ）〜（ｅ）は、直列−並列変換器
１６およびデータ入力レジスタ１１の動作を示す。

【００４５】直列−並列変換器１６は、映像クロックに
従って動作する。映像クロックの波形が図３（ａ）に示
されている。

【００４６】直列−並列変換器１６には、１水平走査線
に含まれる複数の有効画素に対応する複数の映像データ
Ｄ_j（ｊは０以上の整数）が入力映像信号Ｓ１としてシ
リアルに入力される。入力映像信号Ｓ１の波形が図３
（ｂ）に示されている。

【００４７】直列−並列変換器１６は、現在の映像デー
タＤ_2j+1とフリップフロップ（図１ではＦＦと略記され
ている）によって映像クロックの１周期だけ遅延した映
像データＤ_2jとを連結することによって、映像データ組
（Ｄ_2j，Ｄ_2j+1）を生成する。例えば、映像データＤ
_2j+1のビット幅が８ビットである場合には、映像データ
組（Ｄ_2j，Ｄ_2j+1）のビット幅は１６（＝８×２）ビッ
トである。映像データ組（Ｄ_2j，Ｄ_2j+1）に含まれる現
在の映像データＤ_2j+1と映像クロックの１周期だけ遅延
した映像データＤ_2jとは、データ入力レジスタ１１にパ
ラレルに入力される。複数の映像データ組（Ｄ_2j，Ｄ
_2j+1）のそれぞれは、映像信号Ｓ３としてデータ入力レ
ジスタ１１にシリアルに入力される。映像信号Ｓ３の波
形が図３（ｃ）に示されている。

【００４８】データ入力レジスタ１１は、書き込みイネ
ーブル信号ＷＥに従って、映像信号Ｓ３のデータ入力レ
ジスタ１１への書き込みを制御する。すなわち、データ
入力レジスタ１１は、書き込みイネーブル信号ＷＥがハ
イレベルである場合には映像信号Ｓ３をデータ入力レジ
スタ１１に書き込むことを許可し、書き込みイネーブル
信号ＷＥがローレベルである場合には映像信号Ｓ３をデ
ータ入力レジスタ１１に書き込むことを禁止する。書き
込みイネーブル信号ＷＥの波形が図３（ｄ）に示されて
いる。

【００４９】図３（ｄ）に示される波形を有する書き込
みイネーブル信号ＷＥを使用することによって、書き込
みイネーブル信号ＷＥの１周期ごとに映像信号Ｓ３がデ
ータ入力レジスタ１１に書き込まれる。このようにし
て、映像データ組（Ｄ_2j，Ｄ_2j+1）に含まれる映像デー
タＤ_2jと映像データＤ_2j+1とは、データ入力レジスタ１
１にパラレルに入力される（図３（ｅ））。

【００５０】図４は、演算器１２によって実行されるＬ
ＰＦ処理を模式的に示す。図４に示される例では、演算
器１２は、ｉラインに対応する映像データＤ_2j-2、Ｄ
_2j-1、Ｄ_2j、Ｄ_2j+1、Ｄ_2j+2、Ｄ_2j+3に対してＬＰＦ処
理を行い、ｉラインに対応するＬＰＦ処理された映像デ
ータＤ’_2j-2、Ｄ’_2j-1、Ｄ’_2j、Ｄ’_2j+1、
Ｄ’_2j+2、Ｄ’_2j+3を出力する。

【００５１】ＬＰＦ処理された映像データＤ’_2jは、
（数２）に従って計算される。また、ＬＰＦ処理された
映像データＤ’_2j+1は、（数３）に従って計算される。

【００５２】

【数２】Ｄ’_2j＝１／４・Ｄ_2j-1＋１／２・Ｄ_2j＋１／
４・Ｄ_2j+1

【００５３】

【数３】Ｄ’_2j+1＝１／４・Ｄ_2j＋１／２・Ｄ_2j+1＋１
／４・Ｄ_2j+2 （数２）および（数３）の計算は、プロセッサ素子ＰＥ
_jによって実行される。（数２）および（数３）の計算
と同様の計算が、プロセッサ素子ＰＥ_j-1、ＰＥ_j+1のそ
れぞれによって実行される。プロセッサ素子ＰＥ_j-1、
ＰＥ_j、ＰＥ_j+1のそれぞれにおいて実行されるＬＰＦ処
理の回数は、１ラインについて２回である。このように
して、ｉラインに対応するＬＰＦ処理された映像データ
Ｄ’_2j-2、Ｄ’_2j-1、Ｄ’_2j、Ｄ’_2j+1、Ｄ’_2j+2、
Ｄ’_2j+3が得られる。

【００５４】なお、映像データ組に含まれる映像データ
の数をｎとすることにより、各プロセッサ素子において
実行されるＬＰＦ処理の回数を１ラインについてｎ回に
することができる。

【００５５】図５（ａ）〜（ｅ）は、並列−直列変換器
１７およびデータ出力レジスタ１５の動作を示す。

【００５６】並列−直列変換器１７は、映像クロックに
従って動作する。映像クロックの波形が図５（ａ）に示
されている。

【００５７】データ出力レジスタ１５は、読み出しイネ
ーブル信号ＲＥに従って、データ出力レジスタ１５に格
納されているＬＰＦ処理された映像データ組（Ｄ’_2j，
Ｄ’_2j+1）の読み出しを制御する。すなわち、データ出
力レジスタ１５は、読み出しイネーブル信号ＲＥがハイ
レベルである場合にはデータ出力レジスタ１５からＬＰ
Ｆ処理された映像データ組（Ｄ’_2j，Ｄ’_2j+1）を読み
出すことを許可し、読み出しイネーブル信号ＲＥがロー
レベルである場合にはデータ出力レジスタ１５からＬＰ
Ｆ処理された映像データ組（Ｄ’_2j，Ｄ’_2j+1）を読み
出すことを禁止する。読み出しイネーブル信号ＲＥの波
形が図５（ｂ）に示されている。

【００５８】並列−直列変換器１７には、データ出力レ
ジスタ１５から出力されるＬＰＦ処理された複数の映像
データ組（Ｄ’_2j，Ｄ’_2j+1）が映像信号Ｓ４としてシ
リアルに入力される。映像信号Ｓ４の波形が図５（ｃ）
に示されている。

【００５９】並列−直列変換器１７は、映像信号Ｓ４と
して入力されるＬＰＦ処理された映像データ組
（Ｄ’_2j，Ｄ’_2j+1）のうちＬＰＦ処理された映像デー
タＤ’_2j+1を映像クロックの１周期だけ遅延させること
により、内部映像信号Ｓ５を生成する。内部映像信号Ｓ
５の波形が図５（ｄ）に示されている。ＬＰＦ処理され
た映像データＤ’_2j+1の遅延は、例えば、フリップフロ
ップ（図１ではＦＦと略記されている）によって達成さ
れる。

【００６０】並列−直列変換器１７は、内部映像信号Ｓ
５の上位ビット部分と下位ビット部分とを映像クロック
の１周期ごとに交互に選択することにより、ＬＰＦ処理
された複数の映像データＤ’_j（ｊは０以上の整数）を
出力映像信号Ｓ２としてシリアルに出力する。出力映像
信号Ｓ２の波形が図５（ｅ）に示されている。内部映像
信号Ｓ５の選択は、例えば、セレクタによって達成され
る。

【００６１】上述したように、直列−並列変換器１６を
用いて１水平走査線に含まれる複数の有効画素に対応す
る複数の映像データを複数の映像データ組に変換し、プ
ロセッサ素子ＰＥ_jに映像データ組に含まれる少なくと
も２つの映像データの処理を担当させ、並列−直列変換
器１７を用いて複数の映像データ組を１水平走査線に含
まれる複数の有効画素に対応する複数の映像データに変
換することにより、１水平走査線に含まれる有効画素の
数より少ない数のプロセッサ素子ＰＥ_jを用いて、１水
平走査線に対応する映像データを処理することが可能に
なる。例えば、映像データ組がｎ個の映像データを含む
場合には、プロセッサ素子ＰＥ_jの数は１水平走査線に
含まれる有効画素の数の１／ｎで足りる。

【００６２】なお、演算器１２によって実行される処理
は、ＬＰＦ処理には限定されない。ＬＰＦ処理は実行可
能な処理の一例である。演算器１２は、ＬＰＦ処理以外
の任意の処理を実行してもよい。そのような処理は、例
えば、各種のフィルタリング処理や画像処理を含み得
る。

【００６３】また、本実施の形態では、直列−並列変換
器１６および並列−直列変換器１７において、複数の映
像データを並列に展開する場合の並列度を２とした。し
かし、これは一例であって並列度は２に限定されない。
並列度を３以上の任意の整数とすることも可能である。

【００６４】

【発明の効果】本発明の映像信号処理プロセッサによれ
ば、１走査線に含まれる複数の有効画素に対応する複数
の映像データが複数の映像データ組に変換される。複数
の映像データ組のそれぞれは、少なくとも２つの映像デ
ータを含む。複数の映像データ組が処理され、処理され
た複数の映像データ組が複数の映像データに変換され
る。このように、少なくとも２つの映像データを含む映
像データ組を単位として処理を行うことにより、処理効
率を向上させることができる。

【００６５】また、演算器に含まれる複数のプロセッサ
素子のそれぞれが映像データ組に含まれる少なくとも２
つの映像データを処理することにより、演算器に含まれ
るプロセッサ素子の数を１走査線に含まれる有効画素の
数より少なくすることができる。例えば、映像データ組
がｎ個の映像データを含む場合には、演算器に含まれる
プロセッサ素子の数は１走査線に含まれる有効画素の数
の１／ｎで足りる。このように、１走査線を処理するの
に必要なプロセッサ素子の数を削減することにより、映
像信号処理プロセッサ全体のコストを低減することがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の形態の映像信号処理プロセッサ
１の構成を示す図である。

【図２】（ａ）〜（ｄ）は、ＬＰＦ処理におけるデータ
入力レジスタ１１、演算器１２およびデータ出力レジス
タ１５の動作を示すタイミングチャートである。

【図３】（ａ）〜（ｅ）は、直列−並列変換器１６およ
びデータ入力レジスタ１１の動作を示すタイミングチャ
ートである。

【図４】演算器１２によって実行されるＬＰＦ処理を模
式的に示す図である。

【図５】（ａ）〜（ｅ）は、並列−直列変換器１７およ
びデータ出力レジスタ１５の動作を示す図である。

【図６】従来の映像信号処理プロセッサ１００の構成を
示す図である。

【図７】（ａ）〜（ｄ）は、ＬＰＦ処理におけるデータ
入力レジスタ１０１、演算器１０２およびデータ出力レ
ジスタ１０５の動作を示すタイミングチャートである。

【図８】演算器１０２によって実行されるＬＰＦ処理を
模式的に示す図である。

【符号の説明】

１１データ入力レジスタ１２演算器１３小容量メモリ１４演算器１５データ出力レジスタ１６直列−並列変換器１７並列−直列変換器

───────────────────────────────────────────────────── フロントページの続き (72)発明者寒川賢太大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者三木陽一郎大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者二宮和貴大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者谷匡弘大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者宮口裕東京都港区北青山３丁目６番12号青山富士ビル日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】１走査線に含まれる複数の有効画素に対
応する複数の映像データを入力映像信号として受け取
り、前記複数の映像データを複数の映像データ組に変換
する第１変換器であって、前記複数の映像データ組のそ
れぞれは少なくとも２つの映像データを含む、第１変換
器と、前記複数の映像データ組を処理し、処理された複数の映
像データ組を出力する演算器と、前記処理された複数の映像データ組を１走査線に含まれ
る複数の有効画素に対応する処理された複数の映像デー
タに変換し、前記処理された複数の映像データを出力映
像信号として出力する第２変換器とを備えた映像信号処
理プロセッサ。
【請求項２】前記演算器は、複数のプロセッサ素子を
含んでおり、前記複数のプロセッサ素子のそれぞれは、
前記映像データ組に含まれる少なくとも２つの映像デー
タを処理する、請求項１に記載の映像信号処理プロセッ
サ。