JPH11265434A - カラー画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】関連する隣接したデータを連続的にアクセスす
る際に、データの読み出し・書き込みを操作することに
より、関連する隣接したデータ間の演算と処理データの
拡大／縮小を単純な回路構成にて高速に処理することを
目的とする。 【解決手段】複数でｎ個の隣接する画像データの塊が、
シリアルに自然数ｍ組流れてくる時に、前記関連する画
像データを演算処理する画像処理装置において、前記関
連する画像データの演算処理を行うｎ入力演算器と、シ
リアルに流れてくる前記画像データを遅延させるｎ−１
段のシフトレジスタと、該シフトレジスタの各段の出力
を前記ｎ入力演算器のｎ個の入力に入力することを特徴
とするカラー画像処理装置により達成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像処理装置に関
し、特にカラー情報であるＵＶデータが隣接して画像メ
モリに格納されていることを利用して、関連するＵＶデ
ータをρ，θデータに変換する演算を行う装置に関する
ものである。

【０００２】

【従来の技術】カラーカメラから得られた映像はＡ／Ｄ
変換を行うことにより、輝度を示すＹ値と色濃度を示す
Ｕ値，Ｖ値で表されたＹＵＶ信号としてデジタル化する
ことができる。このＹＵＶ信号は、映像を輝度成分
（Ｙ）と色差成分（Ｕ，Ｖ）で表した信号のことであ
り、一般にＹＵＶ信号では、人間の視覚は色差成分に対
する解像度特性が輝度成分に対する解像度特性に比べて
低いことを利用して、色差信号の解像度を輝度信号より
も低くしてデータを圧縮する方法が用いられる。この色
差成分の圧縮法によりＹＵＶデータは幾つかの形式に分
かれる。例えば、水平方向に隣接する２画素の色差デー
タを同じデータとする４：２：２ＹＵＶ（Ｙ成分のデー
タ４画素分に対し、ＵＶカラー情報は２画素分に圧縮）
や、水平，垂直方向に２×２の正方形の範囲の色差デー
タを同じデータとする４：１：１ＹＵＶ（Ｙ成分のデー
タ４画素分に対し、ＵＶカラー情報を１画素分に圧縮）
がある。輝度信号を表すＹ値，色差信号を表すＵＶ値
は、別称Ｙ，Ｃｒ，Ｃｂ信号とも表記され、ＵＶカラー
情報は、図２に示す２次元空間で示すことができる。ま
た、図２の２次元空間のＵ軸，Ｖ軸を原点を中心にそれ
ぞれ反時計回りに３３°ずらしたものがＹＩＱ方式のＩ
Ｑ色空間となる。

【０００３】しかし、ＵＶの値のままでは、人間の知覚
に合わせた値として不的確である。そこで、人間の感覚
にあわせた定量的な値に変換するために、モノクロを示
す２次元空間の中心（２００）を始点とし、Ｕ，Ｖ各々
の情報をＵＶ空間に反映させた点（２０３）を終点とす
るベクトルの長さρ（２０２）とベクトルの角度θ（２
０１）で表す極座標系に変換を行う必要がある。

【０００４】このような座標系の変換を行うためには、
ＵとＶの２つの値を同時に入力として演算を行う必要が
ある。そのため、隣接して画像メモリに格納されるＵ成
分とＶ成分の２つのデータを、Ｕ，Ｖそれぞれで異なる
画像メモリにいったん再格納し、次いで、２入力の演算
器に入力して要求する情報データに変換する方法や、Ｕ
データを取り出して一旦異なる画像メモリに格納し、次
にＶデータを画像メモリから読み出すのと同時に一旦格
納したＵデータを読み出して、２つ同時に演算器に入力
する方法が考えられる。

【０００５】

【発明が解決しようとする課題】しかし、上述の方法で
は、座標系を変換した後、画像の拡大縮小を行おうとす
ると、ｎ個の隣接したデータを連続して処理する場合、
一旦処理結果を他のメモリに転送した上で、もう一度拡
大縮小のためにメモリにアクセスしなければならないた
め、処理時間がかかってしまう。

【０００６】本発明では、画像メモリに格納されている
隣接したデータを連続的にアクセスする際に、読み出し
アドレスと書き込みアドレスを制御し、Ｕ，Ｖ成分デー
タの読み出して変換の演算を行う際に画像の拡大縮小処
理も行い、その演算結果を元のメモリとは異なる画像メ
モリに書き込むことで、高速に座標系変換と拡大縮小処
理を行うことを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のカラー画像処理装置は、複数でｎ個の隣接
する画像データを順次読み出して処理を行う場合、画像
データの座標系変換処理を行うｎ入力演算器と、シリア
ルに流れてくる画像データを遅延させるｎ−１段のシフ
トレジスタと、該シフトレジスタの各段の出力を前記ｎ
入力演算器のｎ個の入力に入力して演算を行い、ｎサイ
クル毎に演算結果を出力先のメモリに書き込むためのイ
ネーブル信号を出力するアドレス制御手段を備え、ｘ倍
に画像を拡大する場合には、ｎ個の隣接する画像データ
をｘ回読み出すようにし、１／ｙに縮小する場合には、
（ｙ×ｎ）加算して次のｎ個の連続するデータを読み出
す入力用アドレスカウンタと、次に書き込むアドレスを
出力データｎ個毎に＋１加算する出力用アドレスカウン
タと、ｎサイクル毎にイネーブル信号を出力するアドレ
ス制御手段を備える。

【０００８】そして、ｘ倍に画像を拡大する場合には、
座標系の変換処理を行うｎ対のデータをｘ回順次読み出
し、１サイクルずつ遅延させて演算器に入力し、演算器
からの出力のうち、ｎ回毎に出力される有効な処理結果
をイネーブル信号に基づいてメモリに格納する。また、
１／ｙ倍に画像を縮小する場合は、座標系の変換処理を
行うｎ対のデータを（ｙ−１）組おきに順次読み出して
演算器に入力し変換処理を行う。

【０００９】

【発明の実施の形態】以下、発明によるカラー画像処理
装置の実施例を図を用いて説明する。

【００１０】図１に、ＵＶデータからρ，θへの変換を
行うカラー画像処理装置の構成を示す。このカラー画像
処理装置は、画像メモリ＃０（３０１）に格納されてい
るＵＶデータを、ＵＶデータからρデータに変換する演
算器（３３０）により変換したρデータを、画像メモリ
＃１（３０２）に格納する場合を示している。

【００１１】画像メモリ＃０（３０１）には、４：２：
２ＹＵＶカラー映像から取り出したＵＶカラー情報がＵ
１，Ｖ１（３４０），Ｕ２，Ｖ２（３４１）のように、
関連する２つのデータが４組隣り合う状態で格納されて
いる。このデータを順次Ｕ１，Ｖ１，Ｕ２，Ｖ２と連続
してアクセスし、経路１（３８０），経路２(３５１)に
データを転送する。経路２には、データ転送のタイミン
グを１クロック分遅らせるためのディレイ回路（３２
０）がある。このため２入力１出力の演算器（３３０）
の入力として、最初はＵ１と不定データ（３６０）、次
にＶ１とＵ１（３６１）、そしてＵ２とＶ１（３６２）
がそれぞれ同期して入力される。入力されたＵＶデータ
に対して変換処理が行われた後、演算器（３３０）から
出力データρ（３７０）が出力される。その際、演算器
（３３０）がパイプライン処理を行った出力データ（３
７０）として、必要なデータ（有効なデータ）と不必要
なデータ（無効なデータ）が交互に出力される。この
中、必要なデータのみを画像メモリ＃１（３０２）に格
納するため、アドレス制御回路（３１０）の出力メモリ
用アドレスカウンタにて画像メモリ＃１（３０２）のア
ドレスカウンタのクロックをデータ伝送クロックの１／
２に分周するか、若しくは、画像メモリ＃１（３０２）
に対するライトイネーブル信号の制御を行い、出力デー
タを１つおきに画像メモリ＃１（３０２）に格納する。
これにより、データの読み出しから、演算、書き込みま
で１パスの処理にて高速にパイプライン処理を実行でき
る。

【００１２】図４は、入力メモリ用アドレスカウンタの
回路構成を示した図である。レジスタとして、続けて読
み出すデータの組数を格納するデータ組数レジスタ(４
０８)，一組当たりのデータの個数を格納するデータ個
数レジスタ（４０２），データ出力時の拡大／縮小処理
を識別するための拡大／縮小設定レジスタ（４０７），
拡大処理を行う際の倍率を格納するｘ倍レジスタ（４０
１）、また、縮小処理を行う場合の縮小率を格納する１
／ｙレジスタ（４０６），処理の起動を指示する起動レ
ジスタ（４０９）がある。拡大／縮小設定レジスタ（４
０７）には、拡大処理の場合には１が、縮小処理の場合
には０が設定される。また、入力メモリ＃０用のアドレ
スカウンタ（アップカウンタ）（４１０），入力用の初
期アドレス値（４０５），（データ個数×倍率）毎のダ
ウンカウンタである（ｎ＊ｘ）カウンタ(４０４)，デー
タ個数毎のダウンカウンタである（ｎ）カウンタ(４０
３)，映像をｘ倍する時のデータの総数ダウンカウンタ
である（ｍ＊ｎ＊ｘ）カウンタ（４１１），（データ個
数×（倍率−１））毎のダウンカウンタである（ｎ＊
（ｘ−１））カウンタ(４１２)，(個数×２)毎のダウン
カウンタである(ｎ＊２)カウンタ（４１３），１／ｙに
する時のデータ総数ダウンカウンタである（ｍ／ｙ＊
ｎ）カウンタ（４１８），入力用の（データ個数−１）
毎のアップカウンタである（ｎ−１）カウンタ（４１
７）がある。更に、データ転送と同期してアドレスカウ
ンタ（４１０）を動作させる動作クロック（４１５）が
ある。入力メモリ用アドレスカウンタ（４００）では、
入力用アドレス（４１４）と拡大／縮小処理時の有効デ
ータを示すイネーブル信号（４１６）が出力される。

【００１３】（ｎ）カウンタ（４０３），（ｎ＊ｘ）カ
ウンタ（４０４）は動作クロック（４１５）によってダ
ウンカウントされる。初期アドレス値（４０５），（ｍ
＊ｎ＊ｘ）カウンタ（４１１），（ｎ＊（ｘ−１））カ
ウンタ（４１２），（ｎ＊２）カウンタ（４１３），
（ｎ−１）カウンタ（４１７）、は、set 端子が１の場
合に、入力端子の値がセットされ、動作クロック（４１
５）に従いカウントが行われる。各セレクタ（ＳＥＬ）
は制御端子の信号が０の場合には、入力端子０の信号が
選択され、制御端子から１が入力されると入力端子１の
信号が選択される。

【００１４】まず、２倍拡大の処理を行う場合を例に説
明する。また、この時のタイミングチャートを図６に示
す。初期値として、ｘ倍レジスタ（４０１）には２、デ
ータ個数レジスタ（４０２）には２、データ組数レジス
タ（４０８）には４が設定され、（ｎ＊ｘ）カウンタ
（４０４）には４、（ｍ＊ｎ＊ｘ）カウンタ（４１１）
には１６、（ｎ＊（ｘ−１））カウンタ（４１２）には
２、（ｎ＊２）カウンタ（４１３）には４が設定され
る。また、初期値としてアドレスカウンタ(４１０)の値
である０が初期アドレス値（４０５）にセットされる。
入力メモリ用アドレスカウンタ(４００)では、アドレス
カウンタ（４１０）が動作クロック(４１５)によってカ
ウントアップされ、そのカウント値が信号線４１４によ
りアドレスとして入力用の画像メモリ＃０（３０１）に
出力される。その後、アドレスカウンタ（４１０）が１
になった時、次のクロックでアドレスカウンタに初期ア
ドレス値の０がセットされる。そして更にカウントアッ
プされ、再び１になった時、初期アドレスはセットされ
ず、アドレスカウンタ（４１０）はカウントを続けて２
になる。そして、初期アドレス値（４０５）には、（ｎ
＊ｘ）カウンタ(４０４)の値が０になるタイミングでア
ドレスカウンタ（４１０）の値がセットされ、２が設定
される。この時のセレクタ（４２０）の動作は、まず
（ｎ＊（ｘ−１））カウンタ（４１２）に最初設定され
ていた値２がカウントダウンされて０になった時に、セ
レクタ制御信号（４２１）が１となってセレクタ（４２
０）の入力端子１の値がセレクトされ、初期アドレス値
（４０５）の値がアドレスカウンタ（４１０）に入力さ
れる。次に、（ｎ＊（ｘ−１））カウンタ（４１２）が
０になると、（ｎ＊２）カウンタ（４１３）のset 端子
が１になり、図示されていない信号線により（ｎ＊２）
の値である４がセットされ、動作クロック（４１５）に
従いダウンカウントを始める。その際、（ｎ＊（ｘ−
１））カウンタ(４１２)を０以外の値にプリセットして
おく。（ｎ＊２）カウンタ（４１３）が０になった時、
セレクタ（４２０）の入力端子１側が選択され、次の初
期アドレスにある値がアドレスカウンタ（４１０）に設
定される。

【００１５】次に、１／２縮小の処理を行う場合を例に
説明する。この時のタイミングチャートを図７に示す。
縮小率を記憶する１／ｙレジスタ（４０６）には２、デ
ータ個数レジスタ（４０２）には２、（データ個数−
１）をダウンカウントする（ｎ−１）カウンタ（４１
７）には１、１／ｙにする時の（ｍ／ｙ＊ｎ）カウンタ
（４１８）には４、他のレジスタは２倍に拡大する処理
の時と同様の値が設定される。また、初期値としてアド
レスカウンタ（４１０）の値０が初期アドレス値（４０
５）にセットされる。入力メモリ用アドレスカウンタ
（４００）では、アドレスカウンタ（４１０）が動作ク
ロック（４１５）にてカウントアップし、そのアドレス
カウンタ（４１０）が指すアドレスのデータが画像メモ
リ＃０から出力される。その後、アドレスカウンタ（４
１０）が１になった時、次のクロックでアドレスカウン
タ（４１０）には、読み飛ばすデータ数である縮小率２
とデータ個数２との乗算値の４が初期アドレス値０に加
算された値の４がセットされ、アドレスは４からカウン
トを続ける。セレクタ（４２０）の動作は、制御端子の
入力が拡大／縮小設定レジスタ（４０７）に設定された
値０であるため、入力端子０の値が選択されることにな
り、（ｎ−１）カウンタ（４１７）によってｎ−１クロ
ックおきにカウント結果が出力され、データの組毎に初
期アドレス値（４０５）の値をアドレスカウンタに設定
する。

【００１６】図５は、出力メモリ用アドレスカウンタ
（５００）の回路構成を示した図である。レジスタとし
て、演算段数設定レジスタ（５０１），出力メモリ用ア
ドレスカウンタ（アップカウンタ）（５３０），出力用
の初期アドレス値（５２１），出力用の（データ個数−
１）ダウンカウンタである（ｎ−１）カウンタ(５０
３)，演算段数遅延シフトレジスタ（５０２）がある。
データ転送と同期でカウンタを動作させる動作クロック
（４１５），起動レジスタ（４０９），データ個数レジ
スタ（４０２）は、入力メモリ用アドレスカウンタ（４
００）と共通である。出力用の画像メモリ＃１（３０
２）へのデータの書き込みアドレス制御は、基本的に拡
大／縮小共に同様の処理を行う。アドレスカウンタ（５
３０）は入力メモリ用アドレスカウンタ（４００）から
転送される有効データのイネーブル信号（４１６）を、
パイプライン処理を行う演算器（３３０）の遅延段数を
示す演算器段数設定レジスタ（５０１）の値で指定され
たクロック分遅延させる演算段数遅延シフトレジスタ
（５０２）の出力する信号を用いて動作する。出力メモ
リ用のアドレスカウンタ（５３０）とセレクタ（５１
０）の動作は、まず、起動レジスタ（４０９）に１が設
定されて起動がかかった時に初期アドレス値（５２１）
に初期アドレスがセットされる。そして、セレクタ（５
１０）の制御端子set に起動ビットが入力されて、初期
アドレス値（５２１）からの値が選択され、アドレスカ
ウンタ（５３０）に出力用の画像メモリ＃１の初期アド
レスがセットされる。次に（ｎ−１）カウンタ（５０
３）からは、データ個数−１クロックおきに１が出力さ
れる。演算段数遅延シフトレジスタ（５０２）により遅
延された有効データのイネーブル信号（４１６）は、
（ｎ−１）カウンタ（５０３）の出力とＡＮＤが取られ
てセレクタの制御端子に入力される。セレクタの制御端
子の値が、１の時にはアドレスカウンタの値に１加算し
た値を再びアドレスカウンタ（５３０）に設定し、０の
時には同じ値をアドレスカウンタ（５３０）に再度保持
する事になる。これにより、動作クロックの１／ｎに分
周した周波数で出力メモリ用アドレスカウンタ（５０
０）は動作する。また、出力メモリ用アドレスカウンタ
（５００）では、動作クロックのｎクロックごとにアド
レスカウンタ（５３０）がアップされ、書き込みは有効
データが演算器から出力されたときのみ行われる。そこ
で、演算段数遅延シフトレジスタ（５０２）により遅延
された有効データのイネーブル信号（４１６）と（ｎ−
１）カウンタ（５０３）の出力とのＡＮＤをとった信号
（５３２）が書き込みの有効データを示す信号となり、
出力用の画像メモリ＃１（３０２）へのデータイネーブ
ル信号として使用される。

【００１７】以上のように入力メモリ用アドレスカウン
タ（４００）と出力メモリ用アドレスカウンタ(５００)
により、拡大縮小無しの場合は画像メモリ＃０(３０１)
から連続アクセスにて読み出し、演算後の有効データの
みを画像メモリ＃１(３０２)に格納する。なおこの場
合、演算処理したデータを全てそのまま格納し、無効デ
ータを有効データの補間データとして得ることも可能で
ある。

【００１８】出力画像を１／ｙ倍にする処理では、画像
メモリ＃０（３０１）のデータをアドレス制御回路（３
１０）によって、関連するデータをｙ個ずつ飛ばして読
み出して演算処理をする。これにより得られたデータ
は、縮小処理を行わない場合のデータをｙ組ずつ間引い
たものとなり、元のデータに対し解像度が１／ｙ倍とな
る。

【００１９】また出力画像をｘ倍にする処理では、画像
メモリ＃０（３０１）のデータをアドレス制御回路（３
１０）によって、関連するデータをｘ回ずつ読み出して
演算処理をする。従って、演算処理された同じ値のデー
タがｘ組出力され、これにより映像をｘ倍に拡大した映
像データを得ることができる。

【００２０】以上より、画像メモリのアドレスを操作し
て、データの読み出し回数を増やして処理したデータを
そのまま書き込めば、拡大した映像データに変換するこ
とができ、また幾つかの組毎に飛ばしてデータの読み出
しを行い、処理したデータを書き込めば、縮小した映像
データをパイプライン処理にて得ることができる。ま
た、演算器によりρ変換やθ変換などのデータ変換を同
時に行うことができる。なお、画像メモリ内に関連する
連続したｎ個のデータがｍ組ある場合、図１のディレイ
回路３２０に加えて、関連するデータの数ｎ−１個分の
ディレイ回路を追加し、１つずつ遅延させた画像メモリ
からの各データをそれぞれｎ入力の演算器に入力するこ
とで、簡単に拡張することができる。この場合、画像メ
モリ＃０に格納されているｎ個の関連したデータは、順
次連続的に読み出され、これらディレイ回路に転送され
て１段毎にデータの転送１クロック分遅延させたデータ
がそれぞれｎ入力の演算器に入力される。その後、演算
されたデータは、画像メモリ＃１に連続して転送され格
納されることになる。

【００２１】

【発明の効果】本発明によれば、関連する隣接した画像
データを処理する際に、関連ある隣接したデータを連続
して読み出して演算を行う際に、データの読み出し，書
き込みアドレスを制御することにより、変換処理と同時
に画像データの拡大／縮小を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例における全体構成図である。

【図２】ＹＵＶ表色系におけるＵＶ空間を示す概念図で
ある。

【図３】本発明の一実施例における入力メモリ用アドレ
スカウンタの図である。

【図４】本発明の一実施例における出力メモリ用アドレ
スカウンタの図である。

【図５】本発明の一実施例における２倍拡大時のタイミ
ングチャートである。

【図６】本発明の一実施例における１／２縮小時のタイ
ミングチャートである。

【符号の説明】

２００…ＵＶ空間における中心座標点、２０１…ＵＶ空
間における基準値からの角度θ、２０２…ＵＶ空間にお
ける基準点からのベクトルρ、２０３…ＵＶ空間におけ
る中心座標点、３００…処理装置、３０１…画像メモリ
＃０、３０２…画像メモリ＃１、３２０…ディレイ回
路。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０４Ｎ 1/46 Ｚ (72)発明者 荒岡 学 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 直井 茂 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 小林 芳樹 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 村松 彰二 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 鈴木 寿法 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】メモリに格納された隣接するｎ個の画像デ
   ータをｍ組逐次読み出して演算処理する画像処理装置に
   おいて、 前記ｎ個の画像データの演算処理を行うｎ入力演算器
   と、 逐次読み出された画像データを遅延させるｎ−１段の遅
   延手段と、該遅延手段の各段の出力を前記ｎ入力演算器
   のｎ−１の入力とし、 ｎサイクル毎にイネーブル信号を出力するアドレス制御
   手段を備え、 前記メモリは、データを格納するための入力用メモリ
   と、演算結果を格納する出力用メモリとから構成され、 該入力用メモリからｎ個の連続するデータをｘ回読み出
   すようにした入力用アドレスカウンタと、 前記ｎ入力演算器の出力データを該出力用メモリに書き
   込むアドレスを、該ｎ入力演算器の有効な出力データ
   を、前記イネーブル信号に基づきｘ回書き込むようにし
   た出力用アドレスカウンタとを有するアドレス制御回路
   を備えることを特徴とするカラー画像処理装置。
2. 【請求項２】メモリに格納された隣接するｎ個の画像デ
   ータをｍ組逐次読み出して演算処理する画像処理装置に
   おいて、 前記ｎ個の画像データの演算処理を行うｎ入力演算器
   と、 逐次読み出された画像データを遅延させるｎ−１段の遅
   延手段と、該遅延手段の各段の出力を前記ｎ入力演算器
   のｎ−１の入力とし、 ｎサイクル毎にイネーブル信号を出力するアドレス制御
   手段を備え、 前記メモリは、データを格納するための入力用メモリ
   と、演算結果を格納する出力用メモリとから構成され、 該入力用メモリからｎ個の連続するデータを読み出した
   後、次に読み出すアドレスの値を（ｙ×ｎ）加算したア
   ドレスからｎ個の連続するデータを読み出すようにした
   入力用アドレスカウンタと、 前記ｎ入力演算器の出力データを該出力用メモリに書き
   込むアドレスを、該ｎ入力演算器の有効な出力データを
   書き込んだ後、次に書き込むアドレスを出力データ（ｘ
   ＋１）個ごとに１加算し、次の該ｎ入力演算器の出力デ
   ータを書き込むようにした出力用アドレスカウンタとを
   有するアドレス制御回路を備えることを特徴とするカラ
   ー画像処理装置。