WO1999062184A1 - Procede et dispositif d'intercalage, et procede et dispositif de desintercalage - Google Patents

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WO1999062184A1
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frame
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Toshiro Kawahara
Toshio Miki
Sanae Hotani
Takashi Suzuki
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    • H04L1/0088Unequal error protection in control part

Definitions

  • the present invention relates to an in-leave method and an in-leave device used in a transmission device of a digital communication system and a digital recording device for recording digital information on a recording medium, and a reception device of the digital communication system.
  • the present invention relates to a digital playback method and a digital playback device used for a playback apparatus for playing digital information from a storage medium or a recording medium.
  • a code error may occur in the digital information during a transmission process, and therefore, digital information to be transmitted is encoded with an error correction code.
  • in-leave is performed using a memory.
  • an in-leave is performed using mxn contiguous storage areas in memory.
  • FIG. 20 shows a memory space in which the storage area for interleaving is expressed two-dimensionally.
  • Each storage area in the memory space is specified by a predetermined number of bits of address data including a lower address that can take n values and an upper address that can take m values.
  • the storage areas having the same upper address are arranged from left to right in the order of the lower addresses, and the storage areas having the same lower address are arranged from the top to the lower in the order of the upper addresses.
  • a series of storage areas having the same upper address is referred to as a row
  • a series of storage areas having the same lower address is referred to as a column.
  • a bit string to be subjected to the in-leave is sequentially written to each of the m ⁇ n storage cells, one bit at a time.
  • the write address at the time of performing this write is generated by, for example, an address generation circuit as shown in FIG.
  • This address generation circuit is composed of an n-ary counter 11 and an m-ary counter 12.
  • the n-ary counter 11 counts the bit clock synchronized with the input timing of each bit to be in-leave.
  • the m-ary count 12 increases the count value by “1” every time the count value of the n-ary count 11 changes n times.
  • a write address having the count value of the n-ary counter 11 as a lower address and the count value of the m-ary counter 12 as an upper address is given to the memory shown in FIG. 20. Done.
  • the first n-bit codeword of the bit sequence is written to the first row in the memory space, and the next codeword is written to the second row.
  • the mth codeword is written to the mth row.
  • each bit written in the memory in this manner is read out in a different order from the case of writing.
  • a read address is generated by the address generation circuit shown in FIG.
  • the bit clock is counted by the m-ary count 22 and the n-ary count 21 is changed every time the count value of the m-ary count 22 changes m times.
  • the count value is incremented by "1".
  • n A read address with the count value of hex counter 21 as the lower address and the count value of m-count 22 as the upper address is supplied to the memory for synchronization with the bit clock to read the memory. Done.
  • the m bits stored in each storage area of the first column of the memory space are read out in the order of the higher address, and then the m bits stored in each storage area of the second column are read out.
  • the bits are read out in the order of the upper address,..., And finally, the m bits stored in each memory cell in the n-th column are read out in the order of the upper address.
  • each code word forming the frame is written to the memory, and each bit forming each code word is read out in a different order from that at the time of writing, so that each bit forming each code word is stored in the frame. Is distributed throughout. More specifically, as a result of the interleaving, the n bits that make up each codeword are spaced apart with m ⁇ 1 bits belonging to other codewords in between. They are distributed within the frame.
  • the frame is transmitted to the transmission line after being subjected to such in-leaving.
  • the receiving side receives this frame via the transmission path, it performs a reordering operation reverse to that of in-leave to restore a frame in which each bit is arranged in the original order.
  • the reordering operation performed on the receiving side is Dinyu Reeve.
  • the mxk bits in which a burst code error has occurred include k bits per codeword, the bits constituting m codewords. For this reason, in the m codewords restored by the D / A-leave, only k bits are affected by the burst code error per codeword. In other words, even if a burst code error occurs in an interleaved frame, the code error becomes a random code error for a frame after the de-interleaving. Therefore, if error correction coding of codewords is performed using an error correction code that can correct code errors of k bits or more, even if a burst code error of mxk bits length occurs, all Can be corrected. The effect of this in-leave is hereinafter referred to as burst code error randomization or simply randomization for convenience.
  • the bit sequence that constitutes one frame which is the unit of transmission, is composed of an error-correction-coded header and a part that is not error-correction-coded. There is. If the above-described in-leave is performed on the entire bit sequence constituting one frame, the following problems occur because the burst code error is randomized even in the portion not subjected to error correction coding. .
  • Whether randomization is preferable or not is not always determined only by whether or not the error correction coding has been performed.
  • a frame composed of an error-correction-coded bit string and a bit string that is not error-correction-coded it is better to randomize the bit string that has not been error-correction-coded due to its nature.
  • it is composed of data that corresponds to data and data that does not need to be randomized. It would be advantageous if randomization could be performed or not in each frame that constitutes the frame, and appropriate measures could be taken to suit the nature of the data. Not provided. Disclosure of the invention
  • the present invention has been made in view of such circumstances, and an object of the present invention is to individually randomize each piece of information constituting a frame, and to replace bits constituting each piece of information with the information. It is an object of the present invention to provide an interleaving method, an interleaving device, a de-interleaving method, and a de-interleaving device, which enable transmission in an optimum mode for the user.
  • the present invention provides a method in which each bit constituting a bit sequence corresponding to the second information included in a frame to be transmitted or recorded is included in a bit sequence corresponding to the first information included in the frame. It is an object of the present invention to provide an in-leave method and a de-in-leave method corresponding to the method. According to this invention, since the effect of randomization by in-leave is exerted only on the second information, transmission suitable for each information can be performed.
  • FIG. 1 is a block diagram showing a configuration of an ink-receiving device according to the first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration example of a write address supply unit of the same device.
  • FIG. 3 is a block diagram showing a configuration example of a read address supply unit of the synchronization device.
  • FIG. 4 shows the order in which the bits forming the frame are written to each storage area of the working memory at the time of interleaving and the order in which the bits forming the frame are read out from each storage area of the working memory at the time of de-interleaving in the embodiment.
  • FIG. 5 is a diagram showing the order in which each bit constituting a frame is read out from each memory cell of the working memory in the embodiment and each bit constituting the frame is read out from each memory cell in the working memory in the memory.
  • FIG. 6 is a diagram showing the order of writing in the data.
  • FIG. 6 is a block diagram showing a configuration of the deinterleaving apparatus according to the embodiment.
  • FIG. 7 is a time chart showing the operation of the embodiment.
  • FIG. 8 is a block diagram showing a configuration of a two-stage in-leaving device according to the second embodiment of the present invention.
  • FIG. 9 is a block diagram showing a configuration of a two-stage deinterleaving device according to the same embodiment.
  • FIG. 10 is a time chart showing the operation of the embodiment.
  • FIG. 11 is a block diagram showing a general configuration of the multi-stage reeve apparatus according to the embodiment.
  • FIG. 12 is a block diagram showing a general configuration of a multi-stage dinning leave apparatus according to the embodiment.
  • FIG. 13 is a diagram for explaining a method of generating compressed and encoded data of an audio signal to which the third embodiment of the present invention is applied.
  • FIG. 14 is a time chart showing the operation of the embodiment.
  • FIG. 15 is a block diagram showing a configuration of the in-leaving device according to the embodiment.
  • C FIG. 16 is a block diagram showing a configuration of the de-interleaving device according to the embodiment.
  • FIG. 17 is a diagram for explaining the in-leave method and its resistance to code errors in Comparative Example 1 compared to the embodiment.
  • FIG. 18 is a diagram for explaining an interleaving method and its resistance to a code error in Comparative Example 2 to be compared with the embodiment.
  • FIG. 19 is a diagram for explaining the robustness of the interleaving method to code errors in the embodiment.
  • FIG. 20 is a diagram two-dimensionally showing a storage area of a memory used for an interleave.
  • FIG. 21 is a block diagram showing a configuration example of a device for generating a write address to a memory at the time of in-leave.
  • FIG. 22 is a diagram showing the order in which each bit forming a frame is written in each storage area of the memory during the interleave.
  • FIG. 23 is a block diagram showing a configuration example of a device that generates a read address for a memory during an interleave.
  • FIG. 24 is a diagram showing the order in which each bit constituting a frame is read from each storage area of the memory during an interleave.
  • FIG. 1 shows a transmitting side device of a digital communication system according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing the configuration of the provided in-leaving device 1.
  • the in-leave device 1 includes a separation unit 10 and a processing unit 200.
  • the frame to be transmitted to the receiver device is sequentially supplied to the receiver device 1.
  • Each frame is a bit string composed of a number of bits, and these bits are sequentially supplied to the interleave device 1 in synchronization with the bit clock CLK.
  • the information that composes each frame is divided according to its type, it can be divided into header H and data D following it.
  • the header H is composed of p bits
  • the data D is composed of m ⁇ p bits.
  • the header H is subjected to error correction coding.
  • error correction coding is not performed for Day and Night D.
  • the separation unit 100 is a device that separates the sequentially supplied frames into a header H and a data D and outputs the separated frames. This separation can be performed, for example, by the following method. That is, the number of bits supplied in synchronization with the bit clock CLK is counted, the header from the first bit to the p-bit is set to header H, and the rest is set to D overnight.
  • the processing unit 200 is a device that receives the header H and the data D from the separation unit 100, and distributes and arranges each bit forming the header H in the data D.
  • the processing unit 200 includes a write address supply unit 210, a working memory 220, and a read address supply unit 230 as main components.
  • the working memory 220 is a storage device for storing bits constituting a frame to be subjected to in-leaving.
  • a plurality of storage areas having continuous addresses among all the storage areas of the working memory 220 are used, and each bit constituting one frame is stored in each storage area.
  • the interleaving operation is composed of a process of sequentially writing each bit constituting a frame to the working memory 220 and a process of reading each bit from the working memory 220 in a different order from that at the time of writing.
  • the write address supply unit 210 has a work memory 2 2 for each bit constituting the frame. One nine one
  • a write address WADh that specifies the write destination of each bit constituting the header H and each bit constituting the data D according to a predetermined address generation program
  • This is a device that generates a write address WAD d for specifying the write destination of the data in synchronization with the bit clock CLK, and supplies the generated write address WAD d to the working memory 220.
  • the write address supply section 210 When all the write addresses necessary to write each bit constituting one frame to the working memory 220 are completed, the write address supply section 210 outputs a signal END indicating that to the read address supply section. Supply 230.
  • the read address supply unit 230 Upon receiving the signal END, the read address supply unit 230 generates a read address RAD for reading each bit stored in the working memory 220 in synchronization with the bit clock CLK according to a predetermined address generation program. This is a device for supplying to the working memory 220.
  • FIG. 2 is a block diagram showing the address generation algorithm of the write address supply unit 210 in a hardware manner.
  • the address generation algorithm of the write address supply unit 210 includes a p-adic counter 210A, a p-adic counter 210B, a m-adic counter 210C, an AND gate 210D, and an adder 210E.
  • the p-adic counter 21 OA counts the bit clock CLK.
  • the write address WADh of each bit constituting the header H is such that the count value of this p-adic counter 21 OA is a lower address and “0” is an upper address.
  • the count value changes p times, the count is over, and the counting of the bit clock CLK is stopped.
  • the AND gate 210D supplies a bit clock CLK, which is supplied after the p-adic count 21 OA has counted over to the m-adic count 210C.
  • the m-ary counter 210C counts the bit clock CLK supplied through the AND gate 210D.
  • the m-ary counter 210C counts over when its count value changes m times, but thereafter repeats counting again from the initial value "0" as long as the bit clock CLK is supplied.
  • the p-adic count 210 0B is incremented by one every time the m-adic count 210 C counts over. Increase the default value.
  • the adder 210E adds "1" to the count value of the m-ary counter 210C and outputs the result.
  • the write address WA D d that specifies the write destination of each bit constituting D is the lower address of the count value of the p-adic counter 210 B, and the output data of the adder 210 E Evening is an upper address.
  • FIG. 3 is a block diagram showing the address generation algorithm of the read address supply unit 230 in a hardware manner.
  • the address generation algorithm of the read address supply section 230 is composed of a p-adic counter 23OA and an m + 1-adic counter 230B.
  • the m + 1 decimal count 230 B counts the bit clock CLK.
  • the count value of the m + a counter 230 b changes m + 1 times, and is incremented by “1” each time it returns to the initial value “0”.
  • the read address R AD has the count value of the p-adic count 23 O A as the lower address, and the count value of the m + 1 decimal count 230 B as the upper address.
  • in-leave is performed using (m + 1) ⁇ p continuous storage areas in the working memory 220.
  • FIGS. 4 and 5 show a memory space in which the storage area of the working memory 220 for the interleave is two-dimensionally represented. Each storage area in this memory space corresponds to a unique address.
  • the address is composed of a lower address that can take p values and an upper address that can take m + 1 values.
  • the memory addresses having the same upper address are arranged from left to right in the order of the lower address, and the storage areas having the same lower address are arranged from the upper address to the lower in the order of the upper address.
  • a series of storage areas having the same upper address is called a row, and a series of storage areas having the same lower address is called a column.
  • a target bit string is sequentially written to each of the mxn storage cells, one bit at a time.
  • the write address at the time of performing this write is generated by the write address supply unit 210 already described with reference to FIG.
  • the write address supply unit 210 While the p bits forming the header H are supplied to the working memory 220 in synchronization with the bit clock CLK, the write address supply unit 210 generates a bit clock CLK count by the p-adic counter 210A. Done. Then, a write address WADh containing the count value of the p-adic counter 210A as the lower address and “0” as the upper address is generated and supplied to the work memory 220 in synchronization with the bit clock CLK.
  • p bits forming the header H are written in the first row of the interleaving storage area of the working memory 220.
  • mxp bits constituting data D are supplied to the working memory 220 in synchronization with the bit clock CLK.
  • the write address supply unit 210 counts the bit clock CLK by the m-ary count 210 C and the p-adic count every time the m-ary count 210 C reaches the count over. The count value of 2 10 B is incremented. Then, a write address WADd containing the count value of the p-adic count 210B as the lower address and the add value of "1" to the count value of the m-adic count 210C as the upper address is generated, and the bit clock CLK is generated. Is supplied to the working memory 220 in synchronization with
  • the first m bits of the mxp bits forming the data D correspond to the second row to the (m + 1) th row of the first column in the working memory 220.
  • the next m bits are written to each storage area corresponding to the m + 1st row from the second row of the second column to the last (that is, the p-th) m bit.
  • the data is written to each storage area corresponding to the second row to the (m + 1) th row in the p-th column.
  • a read address is generated by the read address supply unit 230 described with reference to FIG.
  • the bit clock CLK is counted by the m + 1 decimal count 230 B, and the count value of the p-decimal count 23 OA is incremented every time the m + 1 decimal count 23 OB counts over. Incremented by 1. Then, the read address with the count value of the p-adic counter 23 OA as the lower address and the count value of the m + 1-adic counter 23 B as the upper address is synchronized with the bit clock CLK and the working memory 220 Supplied to
  • FIG. 6 is a block diagram showing a configuration of the design leave device 2 provided in the receiving device.
  • the data storage device 2 includes a write address supply unit 310, a working memory 320, and a read address supply unit 330.
  • the working memory 320 is a storage device similar to the working memory 220 in the interleaving device 1.
  • the working memory 320 is supplied with (m + 1) ⁇ p bits constituting the frame received via the transmission line in synchronization with the bit clock CLK.
  • the data read / write operation consists of a process for writing each of these bits to the working memory 320 and a process for reading each of these bits from the working memory 320 in a different order from the time of writing. I have.
  • the bits that make up the received frame work memory in synchronization with the bit clock CLK. While being supplied to 320, the write address supply section 310 supplies the write address WAD to the working memory 320 in synchronization with the bit clock CLK.
  • the write address supply unit 310 has the same configuration as the read address supply unit 230 (see FIG. 3) in the interleaving device 1.
  • the bit clock is counted by the m + 1-decimal counter, and every time the m + 1-decimal count becomes the count-over, the p-decimal count is changed. The count value is incremented by "1". Then, the write address WAD having the count value of the p-ary count value as the lower address and the count value of the m + 1-ary count value as the upper address is supplied to the working memory 320 in synchronization with the bit clock. is there.
  • the first m + 1 bits of the (m + 1) xp bits forming the received frame are written to each storage area in the first column of the working memory 320.
  • the next m + 1 bits are written to each storage area in the second column,...,
  • the last (ie, p-th) m + 1 bits are written to each storage area in the pth column.
  • the read address supply section 330 has the same configuration as the write address supply section 210 (see FIG. 2) in the interleaving device 1.
  • the read address supply section 330 first, the bit clock CLK is counted by the p-adic counter. Then, a read address RADh including the count value of the p-adic count as a lower address and “0” as an upper address is generated, and is supplied to the work memory 320 in synchronization with the bit clock CLK.
  • p bits forming the header H are read from each storage area corresponding to the first row in the working memory 310.
  • CT / JP99 / 02799 1 14-Next in the read address supply unit 330, the bit clock CLK is counted by the m-ary count and the P-ary count is set every time the m-ary count becomes one. Is incremented. Then, a read address RADd containing the count value of the p-adic count as the lower address and the count value of the m-adic count plus “1” as the upper address is generated, and the working memory 320 is synchronized with the bit clock CLK. Supplied to
  • the first m of the mxp bits constituting the data D are obtained. Are read out. Then, the next m bits are read from each memory cell corresponding to the (m + 1) -th row from the second row of the second column in the working memory 320, and each m-bit corresponding to the (m + 1) -th row from the second row of the third column is read. The next m bits are read from the memory area, and the last (that is, p-th) m bit is obtained from each memory area corresponding to the second row to the (m + 1) th row in the p-th column. Is read.
  • the operation of the de-interleave device 2 is completely the same as that of the de-leave device 1 and the original frame before the de-leave operation is restored.
  • Fig. 7 (a) shows the configuration of a frame to be subjected to in-leaving in the transmitting device.
  • a frame to be interleaved is composed of a header H error-correction-coded by an error correction code and data D not error-correction-coded.
  • the header H consists of k l code words, and the code length of each code word is ml bits.
  • the header H is a bit string consisting of p (two kl xml) bits.
  • FIG. 7B shows a frame in which each bit is arranged as shown in FIG. 7B.
  • the p bits forming the header H are distributed at equal intervals in the bit sequence forming the data D by in-leave.
  • the interval of the p bits forming the header H after the interleaving is set in the working memory 220 while changing the lower address of the writing address in the interleaving device 1.
  • the bit length corresponding to the change width of the upper address of the write address when writing each bit of data D becomes m bits.
  • each of the second bit in the bit string forming the header H and the eighth to fifteenth bits in the bit string forming the data D Bits are affected by burst code errors.
  • the header H is hardly affected by the error, and even if it is, the effect is not It only appears as a random code error in the header H. That is, the in-leaving performed in the present embodiment has the effect of randomizing the burst code error on the header H.
  • the code error can be corrected in the receiving device.
  • the 8th to 15th consecutive bits are affected by the burst code error.
  • the burst code error appears as it is in D after decoding. You That is, in-leave in this embodiment does not bring about the effect of randomizing burst code errors on data D.
  • Code errors are concentrated in the data D which has not been error-correction-coded, so that it is convenient to execute the concealment processing and the like.
  • the code error is randomized only for the header H and not randomized for the data D that has not been error-correction coded. This facilitates the execution of concealment processing and the like for the data D on the receiving side.
  • the write address and read address for the working memory may be generated by the processor executing predetermined software, or may be generated by dedicated hardware. It may be.
  • the algorithm for generating an address for an interleave is not limited to the above embodiment.
  • the relationship between the upper address and the lower address or the relationship between the row and the column in the working memory may be reversed from that in the above embodiment.
  • the header and data are stored in separate areas in the working memory, and the process of reading one bit of the header and the process of reading m bits of the data alternately. It is also possible to execute the in-leaving according to the present embodiment by a simple method of repeating the above.
  • all bits of the header H are written in the storage area for one row in the work memory 220 at the time of in-leave, but may be written in the storage area of a plurality of rows.
  • the frames to be subjected to the video recording may have different lengths for each frame.
  • each bit constituting the header has a bit length that is an integral multiple of the bit length.
  • the length ratio between the header and the data need not be an integer. If the length of the header and data does not form an integer ratio, for example, add dummy bits to the data to perform in-leave as an integral multiple of the header length, and then remove the dummy bits May be adopted. Also, the bits that make up the header do not necessarily need to be distributed in the data at equal intervals. If it is known on the receiving side how the bits of the header are to be distributed and arranged by the method, even if the distributed arrangement is performed at non-uniform intervals, the dinning on the receiving side is performed. Evening leave is possible.
  • FIG. 8 is a block diagram illustrating a configuration of a two-stage in-line reeve device 3 which is an example of the multi-stage in-vehicle leave device according to the present embodiment.
  • FIG. 9 is a block diagram showing a configuration of a two-stage deinterleaving device 4 which is an example of the multistage deinterleaving device according to the present embodiment.
  • FIGS. 10A to 10F are diagrams showing the operation of the present embodiment.
  • FIG. 11 is a block diagram showing a configuration of an r-stage in-leave device 5 which generalizes the present embodiment.
  • FIG. 12 is a block diagram showing a configuration of an r-stage din-reave device 6 which generalizes this embodiment.
  • each interleaving device is provided in the transmitting device of the digital communication system, and each deinterleaving device is provided in the receiving device.
  • FIGS. 10A to 10F are diagrams showing the operation of the present embodiment.
  • FIG. 11 is a block diagram
  • the two-stage in-evening Reeve device 3 the separation unit 1 0 0 2, processing unit 2 0 0, and is constituted by a processing unit 2 0 0 2.
  • FIG. 10 (a) shows the configuration of a frame to be processed by the two-stage reverberation device 3.
  • the header H of the frame to be subjected to in-leave is constituted by a codeword that is error-correction-coded using only one type of error-correction code.
  • the frame to be subjected to in-leave in the present embodiment is composed of a header H subjected to error correction coding and data D not subjected to error correction coding.
  • header H is composed of header Hi and header H.
  • the header and the header E are error-correction-coded by different types of error-correction codes.
  • Separation unit 1 0 0 2 such a bit string constituting one frame
  • the first embodiment in that it separates the header H to the error-correction-coded, the data D that has not been made an error correction coding
  • the separation unit 1 0 0 2 according to this embodiment, in addition to this, the header 11 by further first error correction code to the header H that was separated from the data D to the error-correction-coded!
  • the separation Te cowpea the second error correction code in the portion H 2 error-correction-coded When, separated Te cowpea the second error correction code in the portion H 2 error-correction-coded.
  • Figure 1 0 (b) shows the data D and the separation unit 1 0 0 header H 2 obtained by 2 by separating the header H>.
  • the separation unit 1 0 0 2 supplies the data D and the header processing unit 2 0 0, to supply the header H 2 to the processing unit 2 0 0 2.
  • the processing unit 200 2 includes the header H 2 and the processing unit 200! Is supplied.
  • Each processor 2 0 0, and 2 0 0 2 has substantially the same structure as the processing unit 2 0 0 in the first embodiment.
  • the processing unit 200 executes in-leave in which the nine bits constituting the header Hi are distributed and arranged in the bit stream of data D.
  • the configuration and operation for performing this in-leaving are already described with reference to FIGS. 1 to 5 in the first embodiment.
  • FIG. 10 (c) shows a bit string output from the processing section 200 after the in-leave has been performed.
  • the 9 bits forming the header are Even D is distributed and arranged at equal intervals in the bit sequence that constitutes D.
  • the length of the bit string of data D sandwiched between each bit of this header is 7 bits.
  • the processing unit 200 2 converts the three bits constituting the header H 2 into the processing unit 200! Performs an in-leave operation in which the data is distributed and arranged at equal intervals in the 72-bit bit string output from. Processing content of in-evening rib performed by the processing unit 200 2 is similar to Itaribu performed by the processing unit 200.
  • bit string through the in-evening leave the processing unit 200 2 shown in FIG. 10 (d).
  • Bit Bok sequence obtained from the processing unit 200 2 as a frame having passed through the two-stage fin evening leave is be sent to the receiving device via the transmission path.
  • the 2 Danderyd. Interleaving device 4 as shown in FIG. 9, a processing unit 300 2, a processing unit 300! Is constituted by a combining unit 400 2.
  • Each processing unit 300, and 300 2 have the same configuration as the de 'interleaving over blanking device 2 (see FIG. 6) in the first embodiment.
  • Processing unit 300 2 a de fin evening leave fin evening a leave exactly opposite operation which is performed by the processing unit 200 2 performs the frame received from the transmission path.
  • This bit string is composed of a bit string that distributed the bits in the bit string de Isseki D of the bit string of 3 bits constituting the header H 2, Dzuda H, the to to configure.
  • Header H 2 Of these are supplied to the combining unit 400 2.
  • a bit string in which each bit constituting the header is distributed and arranged in a bit string of data D is 'Supplied to.
  • the processing unit 300 executes a data-in-leave operation, which is a completely opposite operation to the data-in-leave operation performed by the processing unit 200.
  • This De 'Inu Reeve, Header H! From the bit string in which each bit constituting the data is distributed and arranged in a bit string of data D, a header Hi consisting of seven bits and data D consisting of 63 bits shown in FIG. 10B are obtained. It is restored and supplied respectively to the combining unit 4 0 0 2.
  • Combining unit 4 0 0 2 synthesizes the Dzuda H! And de Isseki D to the header H 2 Prefecture, and outputs the original frame shown in FIG. 1 0 (a).
  • a burst code error shown in FIG. 10 (e) occurs in the process of transmitting the frame after the interleaving shown in FIG. 10 (d).
  • a burst code error shown in FIG. 10 (e) occurs in the process of transmitting the frame after the interleaving shown in FIG. 10 (d).
  • FIG. 1 0 (d) to a 1-bit in the bit string constituted the Dzuda, 1 bit Bok and in the bit string constituted the header H 2, constitute the data D
  • Some consecutive bits are affected by the burst code error.
  • the header H, and the error bits Bok number of H 2 is equal to or less than the error corrections ability of each error correcting code, it is possible to correct the code error.
  • data D that is not error-correction-coded has a burst code error, The sealing process is executed.
  • a data D such as voice or image.
  • H Bath Bok code error has occurred in the process of adding to transmit H 2
  • the code error is randomized only header and H 2
  • Isseki de not error-correction-coded D Is not randomized. Therefore, it is possible to obtain an effect that error correction on the receiving side is facilitated for each header, and concealment processing or the like is easily performed on the receiving side for data D.
  • each header Eta, and Eta since 2 run in two portions interleaved to distributed, performed fin evening leave under optimal conditions for each header, for each f header The maximum randomization effect can be obtained.
  • the header that has been error-corrected and coded is a header 11 that has been error-corrected and coded by the first error-correcting code.
  • the present invention is not limited to this, frame is error correction by different error-correcting code
  • it can be applied to a case where there are three or more types of encoded headers.
  • FIG. 11 shows the configuration of an r-stage interleave device 5 that performs an interleave of a frame including r headers in which the frame is error-corrected by different error correction codes.
  • the r-stage interleaving device 5 is composed of a separation unit 100 Or and r processing units 200 to 200 Or.
  • the separation unit 10 O r separates the frame into r headers 1 ⁇ to 1 ⁇ and data D.
  • the processing unit 200 i executes in-leave in which the bits forming the header are distributed and arranged at equal intervals in the bit sequence forming the data D, and the resulting bit sequence is output. .
  • Processor 2 0 0 2 executes each bit constituting the header H 2, the fin evening leave dispersed equally spaced in the bit sequence output from the processing unit 2 0 0,.
  • the reception frame is de-in-leave by the r-stage de-in-leave device 6 shown in FIG.
  • the processing unit 300k subjects the frame received via the transmission to a de-in-leave operation, which is the reverse of the in-and-out operation performed by the processing unit 20 Ok, to obtain a header H composed of continuous bits. r and a bit string in which each bit constituting another header is distributed and arranged in the data D. Then, the processing unit 30C combines the header Hr with the combining unit 4
  • the processing unit 30 Or-t performs an input / output operation on the bit string output from the processing unit 30 Or by the processing unit 200 k-i.
  • the header Hr-! Consisting of consecutive bits and a bit string in which each bit constituting the other header is distributed and arranged in the header D are output by performing the reverse decoding.
  • the processing unit 30 Or— sends the header to the synthesizing unit 40 Or, and sends the latter bit string to the processing unit 30 Or—2.
  • Each processing unit 300 k after the processing unit 30 Or-2 performs the same operation.
  • the processing unit 300 in the final stage processes the bit string output from the processing unit 300 2 with the processing unit 200!
  • the present invention is applicable not only to a case where a frame has two types of headers but also to a case where a frame has three or more types of headers.
  • the frame to be transmitted is divided into an error-correction-encoded part and a non-error-correction-encoded part, and each bit constituting the former is divided into the latter bit sequence.
  • An in-leave was performed, which was distributed over the entire area.
  • the embodiment of the interleaving in the present invention is not limited to this.
  • data that has not been error-correction-encoded and that has the effect of randomization due to in-leaving is included due to its nature.
  • This embodiment assumes such a case.
  • data that is not error-correction-coded is divided into a portion where randomization effect by in-leave is desired and a portion where randomization effect is not desired, and each bit constituting the former is included in the latter bit string. Implement leave to disperse.
  • One suitable object to which this embodiment is applied is coded data obtained by compression-coding an audio signal.
  • coded data obtained by compression-coding an audio signal.
  • MDCT Modified Discrete Cosine Tra nsformation
  • the audio signal is converted into a set of parameters on the frequency axis called MDCT coefficients.
  • the MDCT coefficient is divided into predetermined frequency domain (scale factor band) units.
  • the frequency resolution of MDCT is finer than the bandwidth of this scale factor band, so that each scale factor band has multiple MDCT coefficients.
  • a scale factor SF and a spectral data ML are obtained from a plurality of MDCT coefficients X belonging to each.
  • the scale factor SF corresponds to the exponent part when the MDCT coefficient is displayed in floating point
  • the spectral data ML corresponds to the mantissa part.
  • the following equation (1) has a relationship between the MD CT coefficient X, the scale factor S F, and the spectral data ML described above.
  • the function abs (X) represents the absolute value of the variable X.
  • Equation (1) a plurality of sets of the scale factor SF and the spectral data ML are obtained for one MDCT coefficient X. For this reason, there is a degree of freedom in selecting the scale factor SF. Thus, for each scale factor band, a scale factor SF is selected so that the amount of spectral data corresponding to each MDCT coefficient belonging to the scale factor band is minimized.
  • This scale factor S F is obtained by an iterative method that repeats the operation of equation (1).
  • the scale factor bands are, for example, band 1 to band n
  • the difference between the scale factor SF of band 1 and the scale factor SF of band 2 and the scale factor SF of band 2 and the scale factor SF of band 3 Difference, ⁇ ⁇ Calculates the difference between the scale factor SF of band n-1 and the scale factor SF of band n.
  • RVLC Reversible Variable Length Code
  • RVLC is a variable length code containing a certain number of "1” s. For example, if the number of "1" is predetermined as “3", a series of Rs such as "1 1 1”, “1 01 1”, “1 101”, “1 1001”, “10 101”, ... VLC can be generated.
  • a variable length code containing equal numbers of “0” and “1” is also RV LC (eg, “01”, “10”, “001 1”, “1 100”, “ 0 0101 1 ",” 000111 “,” 1 10100 “, ).
  • RV LC e.g., “01”, “10”, “001 1”, “1 100”, “ 0 0101 1 ",” 000111 “,” 1 10100 “, ).
  • R V L C whose sign is completely symmetrical (for example, "0”, “101”, “1 11”, “1001”, “1101 1", “10001", 7) o
  • Huffman coding is performed and Huffman code rearrangement is performed.
  • Huffman code rearrangement is performed, it is possible to prevent errors from being transmitted during decoding.
  • the header H contains codewords obtained by performing error correction coding on important information such as the scale factor SF and the number of effective scale factor bands in bands 1 and n. .
  • each scale factor S F in bands 1 and ⁇ is used as initial scale gain information when the scale factor S F of each band is sequentially decoded in the receiving device.
  • the error correction coding is performed on the initial scale gain information and the number of scale factor bands and the result is included in the header H. If the receiving apparatus cannot decode the information correctly, all the scale factors belonging to the frame are used. This is because SF decoding becomes impossible.
  • the data D i includes RVLC that encodes the difference between the scale factors SF of each band.
  • the data D 2 the scan Bae Kutorarude Isseki ML Huffman coding includes a further subjected to Huffman code sorting data. In addition, you and D 2 Isseki de has not been made an error correction coding.
  • RVLC that encodes the difference between the scale factors SF for each band
  • the number of bits of data and D 2 is a variable by each frame, for example, under the condition of 40 kbps / 48kHz sampling rate, 320 bits in order as shown in FIG. 1 4 (a), 80-bit, 1200-bit Degree.
  • FIG. 15 is a block diagram showing a configuration of an in-leaving device according to the present embodiment for performing in-leaving on a frame to be transmitted.
  • fin evening leave device includes a separator 100 3, is composed of two processing units 200 3 and 200 4.
  • the separation unit 100 3 a frame, a header H which is error correction coding, error-correction encoded take some to the first embodiment in that it separates the data no separator 100, and The same is true.
  • the separation unit 100 3 according to the present embodiment separates the data that has not been error-correction coding, in the de Isseki D 2 corresponding to the further scaling factor SF data and scan Bae corresponding to Kutorarude Isseki ML .
  • Configuration of the processing unit 200 3 and 200 4 are substantially identical to processor 20 0 of the first embodiment, respectively.
  • the processing unit 200 3 performs a fin evening leave dispersed evenly spaced each bit constituting the Isseki de in the bit string de Isseki D 2, the bit sequence obtained as a result Output.
  • Processor 200 4 each bit constituting the header H, performs fin evening leave dispersed evenly spaced over the entire area of the bit string output from the processing unit 200 3, this The frame after the interleaving is transmitted to the receiving device via the transmission path.
  • the frame as shown in FIG. 14 (b), the header H, the data D!, Is separated into de one evening D 2.
  • the header H is 320 bits
  • data D 2 is composed of a 1200 bi Uz Bok.
  • Figure 14 (c) shows the storage area for this evening leave in two dimensions.
  • the 80 bits that make up the data are written to the 80 storage areas corresponding to the first row of the working memory.
  • the first 15 bits in the data column D2 are written to the 15 memory cells corresponding to the second row to the 16th row of the first column of the working memory, and the second row to the 16th row of the second column are written.
  • the next 15 bits are written to the 15 storage areas corresponding to the row, and the last (that is, the 80th) is stored in the 15 storage areas corresponding to the second to 16th rows in column 80. 15 bits are written.
  • 16 bits are read from each memory cell corresponding to the first row to the 16th row of the first column of the working memory, and 16 bits are read from each memory cell corresponding to the first row to the 16th row of the second column.
  • the bits are read out, and the last 16 bits are read out from each storage area corresponding to the 1st to 16th rows of the 80th column.
  • bit string 1280 bi Uz bets dispersed evenly spaced in the bit string de Isseki D 2 obtained, processed It is output to the section 200 4.
  • This bit string is transmitted to the receiving side device as a frame after the interleaving.
  • the above is the details of the evening leave device according to the present embodiment.
  • the received frame is deinterleaved by the de-interleaving device shown in FIG.
  • the de 'in evening Reeve device includes two processing units 3 0 0 4 and 3 0 0 3, the combining unit
  • Combining unit 4 0 0 2 has the same function as the combining unit 4 0 0 2 of the second implementation embodiment.
  • de fin evening Reeve device de fin evening leave the received frame is performed, the header H of the bit Bok took restored order, data D ⁇ and data D 2 is Ru obtained.
  • the header H, the reproduction of the audio signal is divided rows based on the data and D 2.
  • 5 F can be decrypted.
  • the scale factor of band 1 Calculator SF (initial scale gain information) is added to the difference between the scale factors of bands 1 and 2 to determine the scale factor SF of band 2. Then, the difference between the scale factors of bands 2 and 3 is calculated. Is added to obtain the scale factor SF of band 3, and so on. From the low frequency side to the high frequency side, the scale factor SF of each band is calculated.
  • the band factor n is calculated from the scale factor SF (initial scale gain information) of band n. Subtract the difference between the scale factors 1 and n to find the scale factor SF for band n-1 and then subtract the difference between the scale factors for bands n-3 and n-2 to obtain band n — Find the scale factor SF of 3 and then find the scale factor SF for each band from the high frequency side to the low frequency side.
  • inverse MDCT conversion is performed on the MDCT coefficient X, and an audio signal is reproduced based on the inverse MDCT conversion result and the header information.
  • the above is the operation of the receiving device.
  • an in-leave method other than the in-leave method according to the present embodiment will be described as a comparative example.
  • Explain the tolerance Then, in comparison with this, the resistance to a code error when the in-live method according to the present embodiment is adopted will be described.
  • the first embodiment Consider a case where the bits constituting the error-corrected coded header H are dispersed in bit strings corresponding to both the data D t and D that have not been subjected to error-correction coding, as in the embodiment.
  • Heg H has a bit length of 320 bits
  • data D has a bit length of 80 bits
  • data D 2 has a bit length of 1200 bits. Shall be.
  • the in-leave is performed by using 32 0 (1 200 + 1) continuous storage areas in the working memory.
  • Figure 17 (a) shows the two-dimensional storage area for this evening leave.
  • the 320 bits forming the header H are written into 320 storage areas corresponding to the first row of the working memory.
  • de Isseki D it is 8 writes 0 in bit Bok constituting the ends, the forming the data D 2 1 2 0 0 a bit Bok write occurs continuously thereto.
  • the first four bits Bok in de one evening D 2 is written into each storage Eria that corresponds to the second second row to the fifth row of the first column of the working memory, the second row of the second two columns -
  • the next 4 bits are written to each storage area corresponding to the 5th row, and the last 4 bits are written to each storage area corresponding to the 2nd to 5th rows of the. It is done.
  • the bits stored in the working memory are stored in a different order from that at the time of writing. Is read. That is, 5 bits are read from each storage area corresponding to the first row to the fifth row of the first column of the working memory, and 5 bits are read from each storage area corresponding to the first row to the fifth row of the second column. The bits are read out, and the last five bits are read out from each of the storage areas corresponding to the first to fifth rows of the column 320.
  • the 320 bits forming the header H are distributed at equal intervals in the bit stream of 128 bits forming the data and D 2 at the same interval. Is obtained and transmitted to the receiving device via the transmission path.
  • the header H is randomized by in-leave and the effect of the burst code error appears as a random code error. Therefore, if the number of error bits (4 bits in the example shown in FIG. 17 (b)) is within the error correction capability, the receiving device can correct the code error.
  • the data D including the RVLC necessary for sequentially calculating the scale factor SF of each band is affected by the burst error.
  • the receiving apparatus generates MDCT coefficients X for each scale factor band based on the restored scale factor SF and spectral data ML. Therefore, when the berth WINCH code error on one of Isseki de E and de Isseki D 2 occurs, even while the no error, the scale factor band corresponding to the error portion becomes impossible decoding.
  • the bit sequence of the entire data that is, the bit sequence of the RVLC necessary to obtain the scale factor SF of each band is from the 19th bit to the 38th bit.
  • An error has occurred in the continuous bit string up to.
  • all scale factor bands required for decoding the RVLC in which a code error has occurred to decode the scale factor SF are undecodable sections. If an error occurs in many of the RVLC bit strings as shown in FIG. 17 (b), an undecodable period including many bands occurs as shown in FIG. 17 (c).
  • Comparative Example 2 will be described.
  • the frame is subjected to in-leave by an interleave device as shown in FIG.
  • the interleaving performed by the comparative example 2 is different from the interleaving performed by the present embodiment.
  • the processing unit 200 As shown in FIG. 18 (a), the 80 bits forming the data necessary for decoding the scale Rufakuta SF, the working memory Write 40 bits separately to the first and second rows. Then processor 2 0 0 3, in the respective storage Eria up to the third row to the third second row of the first column of the working memory de Isseki that make up the D 2 1 2 0 0 pieces of bit Bok of Write the first 30 bits, write the next 30 bits to each of the storage areas from the third row to the 32nd row of the second column,..., The third row to the 32nd of the 40th column Write the last 30 bits to each storage area up to the line.
  • the processing unit 2 0 0 3 reads out 3 2 bits Bok from each storage area up to the first row to the third second row of columns 1 of the working memory, the second column first Read 32 bits from each storage area from the row to the 32nd row, and read the last 30 bits from each storage area from the 1st row to the 32nd row of the..., 40th column. Then, the processing unit 2 0 0 3 sends Bidzuto column of 1 2 8 0 bits read in this way to the processing unit 2 0 0 4. Then, the processing unit 2 0 0 4, 3 2 0 bits constituting the header H, is distributed at equal intervals in the processing unit 2 0 0 3 output from the 1 2 8 0 bit Bok in the bit string In the evening, leave.
  • Fig. 18 (b) shows the configuration of the bit string obtained by this in-leaving.
  • This bit string is transmitted to the receiving side device as a frame after the interleaving. In this frame transmission process, it is assumed that a burst code error as shown in FIG. 18 (b) occurs.
  • the third, fourth, fourth and fourth bits of the data D1 required for decoding the scale factor SF are affected by the burst code error. Is receiving. Therefore, a scale factor band in which the scale factor SF cannot be decoded due to these bit errors is an undecodable section.
  • RVLC is used as the sign of the scale factor SF
  • the scale factor SF corresponding to the lowest frequency band 1 and the scale factor SF corresponding to the highest frequency n band are used as initial spectrum gain information. Included in header H. Therefore, when a code error occurs in the RVLC corresponding to the high frequency band, decoding is performed from low frequency to high frequency, and conversely, when a code error occurs in the RVLC corresponding to the low frequency band, , High frequency to low frequency By performing decoding for, it is possible to restore the scale factor SF of the widest possible band.
  • the scale factor SF is decoded in the frame after the in-leave.
  • Two required configuration bits of each RVLC appear consecutively (see Figure 18 (b)). Therefore, the number of bits affected by the burst code error among the bits necessary for decoding the scale factor SF increases.
  • the bits of each RVLC corresponding to two or more bands separated on the frequency axis may be affected by burst code errors High in nature.
  • de a header H which error correction coding is performed if there is data D i and D 2 which error correction coding is not performed, in Isseki de D 2
  • the bits for decoding the scale factor SF included in D Furthermore, since the bits forming the header H are distributed in the resulting bit string, the probability that the scale factor SF cannot be decoded even if a burst error occurs can be reduced. Therefore, the quality of the reproduced audio signal can be improved.
  • each bit is written only to the first row of the working memory, so that the order of each band on the frequency axis is the same. In this order, the bits required for decoding the scale factor SF of each band are distributed and arranged in the frame.
  • the scale factor SF lost due to the burst error can be concentrated on the frequency axis. Therefore, the band that cannot be decoded can be concentrated in a very narrow range. As a result, the quality of the reproduced audio signal can be improved.
  • the interleaving device and the data receiving device have a hardware configuration shown in the drawing, and a software configuration that executes a program equivalent to the above-described operation, in addition to the hardware configuration shown in the drawing. Such a configuration can be realized.
  • each bit constituting the error-corrected coded header H is distributed and arranged in a bit string of data that is not so, but the present invention is not limited to this. Rather, it is a matter of course that the above-described in-leave and de-in-leave may be applied to a portion that has not been subjected to error correction coding.
  • the present invention is applied to three types of parameters representing one signal.
  • the present invention is not limited to this, and one signal may be applied. It is needless to say that may be applied to those expressed by four or more kinds of parameters.
  • each bit corresponding to one parameter is distributed in a bit string corresponding to one parameter among the remaining parameters, and this distributed processing is performed according to the number of parameter types. Then, it is sufficient to execute the in-leave repetition by repeatedly executing the command several times.

Description

明細書
ィン夕リーブを行うための方法および装置並びにデ ·ィン夕リーブを行うた めの方法および装置
技術分野
この発明は、 デジ夕ル通信システムの送信装置や記録媒体にデジ夕ル情報を記 録するデジタル記録装置に用いられるィン夕リーブ方法およびィン夕リーブ装置 並びにデジ夕ル通信システムの受信装置や記録媒体からデジ夕ル情報を再生する 再生装置に用いられるデ 'イン夕リーブ方法およびデ ·イン夕リーブ装置に関す る。
背景技術 デジ夕ル情報の伝送を行うデジタル通信システムでは、 伝送過程においてデジ タル情報中に符号誤りが発生し得るので、 伝送すべきデジタル情報に対し、 誤り 訂正符号による符号化が行われる。
この誤り訂正符号化を行った場合、 1つの符号語に含まれる誤ったビッ卜の数 が所定値以下ならば、 受信側での誤り訂正復号時にその全ての誤りを訂正するこ とができる。 この符号語当たりの訂正可能なビット数は、 その誤り訂正符号の誤 り訂正能力と呼ばれている。
移動通信などの通信環境は、 平均符号誤り率自体は小さいものの、 バースト誤 りが発生し易い。 従って、 誤り訂正符号化を行ってデータ伝送を行ったとしても、 その誤り訂正能力を越える連続ビット数のバースト誤りが発生することが多い。 このため、 移動通信環境では、 ランダム符号誤りが発生する通信環境と比較す ると、 誤り訂正符号を用いることによる効果が小さくなる。 そこで、 この問題を 解決するため、 イン夕リーブが用いられる。
このイン夕リーブは、 伝送すべきビット列を並び替え、 本来の並びとは異なつ た順序で各ビットを伝送する技術である。
ここで、 一例として、 nビヅ トからなる符号語を m個集めた m x nビットのビ ット列を一単位としてイン夕リーブを行う方法について説明する。 なお、 以下で は便宜上、 1回のイン夕リーブの対象となるビット列をフレームと呼ぶ。 一般にイン夕リーブは、 メモリを用いて行われる。 この例では、 メモリにおけ る m x n個の連続した記憶エリアを利用してィン夕リーブが行われる。
図 2 0は、 このインタリーブ用の記憶エリアを 2次元的に表現したメモリ空間 を示すものである。 このメモリ空間における各記憶エリアは、 n通りの値をとり 得る下位ァドレスと、 m通りの値をとり得る上位ァドレスとからなる所定ビット 数のアドレスデータとにより特定される。 図 2 0では、 上位アドレスを同じくす る各記憶エリアが下位ァドレス順に左から右へと並べられており、 下位ァドレス を同じくする各記憶エリアが上位ァドレス順に上から下へと並べられている。 な お、 以下では便宜上、 上位アドレスを同じくする一連の記憶エリアを行、 下位ァ ドレスを同じくする一連の記憶エリアを列という。
イン夕リーブを行うに当たり、 まず、 その対象となるビット列が 1ビットずつ m x n個の記憶ェリァの各々に順次書き込まれる。 この書き込みを行う際の書込 アドレスは、 例えば図 2 1に示すようなアドレス発生回路により発生される。 こ のァドレス発生回路は、 n進カウン夕 1 1と m進カウンタ 1 2とにより構成され ている。 ここで、 n進カウン夕 1 1は、 イン夕リーブ対象である各ビットの入力 タイミングに同期したビットクロックのカウントを行う。 また、 m進カウン夕 1 2は、 n進カウン夕 1 1のカウント値が n回変化する毎に 「1」 だけそのカウン ト値を増加させる。 そして、 n進カウンタ 1 1のカウント値を下位アドレス、 m 進カウン夕 1 2のカウント値を上位ァドレスとする書込ァドレスが、 図 2 0に示 すメモリに対して与えられ、 メモリに対する書き込みが行われる。
この結果、 図 2 2に示すように、 ビヅ卜列のうち最初の nビッ卜の符号語がメ モリ空間における第 1行に書き込まれ、 次の符号語が第 2行に書き込まれ、 ···、 最後に m番目の符号語が第 m行に書き込まれることとなる。
次に、 このようにしてメモリに書き込まれた各ビットが、 書き込みの場合とは 異なった順序で読み出される。
この読み出し動作では、 図 2 3に示すアドレス発生回路により読出アドレスが 発生される。 この図 2 3に示す構成では、 m進カウン夕 2 2によりビットクロッ クのカウン卜が行われ、 この m進カウン夕 2 2のカウン卜値が m回変化する毎に n進カウン夕 2 1のカウン卜値が 「1」 だけインクリメントされる。 そして、 n 進カウン夕 2 1のカウント値を下位ァドレス、 m進カウン夕 2 2のカウント値を 上位ァドレスとする読出ァドレスがビットクロックに同期してィン夕リーブ用の メモリに供給され、 メモリの読み出しが行われる。
この結果、 図 2 4に示すように、 メモリ空間の第 1列の各記憶エリアに記憶さ れた mビットが上位ァドレス順に読み出され、 次いで第 2列の各記憶ェリァに記 憶された mビットが上位アドレス順に読み出され、 ···、 最後に第 n列の各記憶ェ リァに記憶された mビッ卜が上位ァドレス順に読み出されることとなる。
このようにフレームを構成する各符号語がメモリに書き込まれるとともに、 各 符号語を構成する各ビットが書き込み時とは異なつた順序で読み出されることに より、 各符号語を構成する各ビットがフレーム内の全域に分散される。 さらに具 体的に説明すると、 各符号語を構成する n個のビットは、 イン夕リーブの結果、 他の符号語に属していた m— 1個のビッ卜を間に挟んで離間した状態でフレーム 内に分散配置されるのである。
フレームは、 このようなイン夕リーブが施された後、 伝送路に送信される。 受信側では、 このフレームを伝送路を介して受信すると、 イン夕リーブとは逆 の並べ替え操作を実行して元通りの順序で各ビットが並んだフレームを復元する。 この受信側で行われる並べ替え操作がデ ·ィン夕リーブである。
このようなィン夕リーブおよびデ ·ィン夕リーブを利用した伝送方法によりフ レームの伝送を行った場合、 伝送過程においてバースト符号誤りがフレームに生 じたとしても、 受信側においてこの符号誤りを訂正することが容易になる。
さらに詳述すると、 次の通りである。
まず、 例えば伝送過程において、 インタリーブの施されたフレームに m x kビ ット長のバースト符号誤りが発生したとする。
ここで、 バース卜符号誤りが生じている m x kビットは、 m個の符号語を構成 していたビットを各符号語当たり kビットずつ含んでいる。 このため、 デ'イン 夕リーブにより復元された m個の符号語において、 バースト符号誤りの影響を受 けているビットは、 1符号語当たり kビットしかない。 すなわち、 イン夕リーブ されたフレームにバース卜符号誤りが生じたとしても、 その符号誤りはデ ·イン 夕リーブ後のフレームにとってはランダム符号誤りになってしまうのである。 従って、 kビット以上の符号誤りを訂正し得る誤り訂正符号を用いて符号語の 誤り訂正符号化が行われている場合には、 m x kビット長のバースト符号誤りが 発生したとしても受信側において全ての符号誤りを訂正することが可能となる。 なお、 このイン夕リーブがもたらす効果のことを、 以下では便宜上、 バースト 符号誤りのランダム化あるいは単にランダム化と呼ぶ。
ここで、 フレームを構成する符号語の数 mが大きい場合には、 ビット長の長い バースト符号誤りが生じたとしても、 1符号語当たりの誤ったビッ卜の数を少な くすることができる。 この意味において、 イン夕リーブによるランダム化の効果 は、 フレームを構成する符号語の数 mが大きい程大きいということができよう。 しかしながら、 送信側においてィン夕リーブを、 受信側においてデ ·インタリ ーブをそれぞれ実行するには、 少なくとも 1フレーム分のビットを蓄積する必要 があるため、 遅延が必然的に生じる。 そこで、 イン夕リーブのフレーム長として、 遅延が小さくなる長さを選択する必要がある。 このため、 例えば、 イン夕リーブ の処理単位としてのフレーム長を、 コ一デックなどで定まるフレーム長と同一に 設定するなどが望ましいと考えられている。
ところで、 音声や画像などの情報のデジタル通信では、 伝送の単位である 1フ レームを構成するビット列が、 誤り訂正符号化されたヘッダと誤り訂正符号化さ れていない部分とから構成される場合がある。 このような 1フレームを構成する ビット列全体に対して上記イン夕リーブを実行すると、 誤り訂正符号化されてい ない部分もバースト符号誤りのランダム化が行われるため、 次のような問題が生 じる。
( 1 ) 第 1の問題点
音声などの情報を取り扱うコーデックでは、 誤り訂正符号化が行われない部分 に誤りがあることが推定された場合にその部分を無音区間に置き換えるコンシ一 ルメン卜と呼ばれる動作などが実行される。 このような動作を適切に行うために は、 符号誤りが集中している方が望ましい。 従って、 誤り訂正符号化が行われて いない部分に関しては、 イン夕リーブによるランダム化は、 むしろ望ましくない。
( 2 ) 第 2の問題点
ィン夕リーブによるランダム化の効果を最大限に発揮するためには、 上述した P T/JP9 2799
- 5 - ように、 誤り訂正符号化された符号語のビット長 nを基準としてイン夕リーブを 実行し、 各符号語を構成する nビッ卜を 1フレーム内に広く分散させるのが望ま しい。 しかし、 実際には、 伝送すべきデ一夕の種類により異なった種類の誤り訂 正符号化が行われ、 符号長が区々の複数種類の符号語 (誤り訂正符号) により 1 フレームが構成されることが多い。 このような場合に、 フレーム内の特定の誤り 訂正符号の符号長を基準としてフレーム全体にィン夕リーブを施すと、 その特定 の誤り訂正符号については十分なランダム化の効果が得られるが、 これと符号長 の異なった他の誤り訂正符号については十分なランダム化の効果が得られないと いう問題が生じる。
( 3 ) 第 3の問題点
ランダム化が好ましレ、か否かは、 誤り訂正符号化がなされているデ一夕か否か のみにより決定されるとは限らない。 すなわち、 誤り訂正符号化されたビット列 と誤り訂正符号化されていないビット列とから構成されるフレームにおいて、 誤 り訂正符号化されていないビット列が、 その性質上、 ランダム化を行った方がよ いデータに対応したものと、 ランダム化を行わない方がよいデータに対応したも のとにより構成されているような場合がある。 フレームを構成する各デ一夕毎に、 ランダム化を行うか否か当該デ一夕の性質に合つた適切な措置を採ることができ れば好都合であるが、 そのための技術的手段はこれまで提供されていない。 発明の開示
本発明は、 このような事情に鑑みてなされたもので、 その目的とするところは、 フレームを構成する各情報に対し、 個別的にランダム化を施し、 各情報を構成す るビットを当該情報にとって最適な態様で伝送することを可能にするィンタリ一 ブ方法、 イン夕リーブ装置、 デ 'インタリ一ブ方法およびデ 'インタリーブ装置 を提供することにある。
この目的を達成するため、 本発明は、 伝送または記録すべきフレームに含まれ る第 1の情報に対応したビット列内に当該フレームに含まれる第 2の情報に対応 したビット列を構成する各ビットを分散配置することを特徴とするィン夕リーブ 方法およびこれに対応したデ ·イン夕リ一ブ方法を提供するものである。 かかる発明によれば、 第 2の情報に対してのみィン夕リーブによるランダム化 の効果が及ぶので、 各情報に適した伝送を行うことができる。 図面の簡単な説明
図 1は、 この発明の第 1の実施形態に係るィン夕リ一ブ装置の構成を示すプロ ック図である。
図 2は、 同ィン夕リーブ装置の書込ァドレス供給部の構成例を示すブロック図 である。
図 3は、 同ィン夕リーブ装置の読出ァドレス供給部の構成例を示すブロック図 である。
図 4は、 同実施形態においてインタリーブ時にフレームを構成する各ビットを 作業メモリの各記憶ェリァに書き込む順序およびデ 'イン夕リープ時にフレーム を構成する各ビットを作業メモリの各記憶ェリァから読み出す順序を示す図であ る。
図 5は、 同実施形態においてイン夕リーブ時にフレームを構成する各ビットを 作業メモリの各記憶ェリァから読み出す順序およびデ ·ィン夕リーブ時にフレー ムを構成する各ビットを作業メモリの各記憶ェリァに書き込む順序を示す図であ る。
図 6は、 同実施形態に係るデ ·インタリーブ装置の構成を示すプロック図であ る o
図 7は、 同実施形態の動作を示すタイムチャートである。
図 8は、 この発明の第 2の実施形態に係る 2段ィン夕リーブ装置の構成を示す ブロック図である。
図 9は、 同実施形態に係る 2段デ ·インタリ一ブ装置の構成を示すプロック図 である。
図 1 0は、 同実施形態の動作を示すタイムチャートである。
図 1 1は、 同実施形態に係る多段ィン夕リーブ装置の一般的構成を示すプロッ ク図である。
図 1 2は、 同実施形態に係る多段デ ·ィン夕リーブ装置の一般的構成を示すブ CT/JP99/02799
- 7 - 口ック図である。
図 1 3は、 この発明の第 3の実施形態が適用されるオーディオ信号の圧縮符号 化データの生成方法を説明する図である。
図 1 4は、 同実施形態の動作を示すタイムチャートである。
図 1 5は、 同実施形態に係るイン夕リ一ブ装置の構成を示すプロック図である c 図 1 6は、 同実施形態に係るデ ·インタリーブ装置の構成を示すプロック図で ある。
図 1 7は、 同実施形態と対比される比較例 1におけるィン夕リーブ方法および その符号誤りに対する耐性を説明する図である。
図 1 8は、 同実施形態と対比される比較例 2におけるィン夕リーブ方法および その符号誤りに対する耐性を説明する図である。
図 1 9は、 同実施形態におけるインタリーブ方法の符号誤りに対する耐性を説 明する図である。
図 2 0は、 ィン夕リーブに使用されるメモリの記憶エリアを 2次元的に示した 図である。
図 2 1は、 イン夕リーブ時にメモリに対する書込アドレスを発生する装置の構 成例を示すブロック図である。
図 2 2は、 イン夕リーブ時にメモリの各記憶エリアにフレームを構成する各ビ ットを書き込む順序を示す図である。
図 2 3は、 イン夕リーブ時にメモリに対する読出ァドレスを発生する装置の構 成例を示すブロック図である。
図 2 4は、 イン夕リーブ時にメモリの各記憶エリアからフレームを構成する各 ビッ卜を読み出す順序を示す図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図面を参照して説明する。
A . 第 1の実施形態
( 1 ) インタリーブ装置
図 1はこの発明の第 1の実施形態であるデジ夕ル通信システムの送信側装置に 設けられたィン夕リーブ装置 1の構成を示すプロック図である。
このイン夕リーブ装置 1は、 図 1に示すように、 分離部 1 0 と、 処理部 2 0 0とからなる。
ィン夕リーブ装置 1には、 受信側装置に伝送すべきフレームが順次供給される。 各フレームは、 多数のビットからなるビット列であり、 これらのビットは、 ビヅ トクロック C L Kに同期して、 イン夕リーブ装置 1に順次供給される。
各フレームを構成する情報をその種類により分けると、 ヘッダ Hと、 これに続 くデータ Dとに分けることができる。
以下説明する例では、 ヘッダ Hは、 p個のビットによって構成されており、 デ —夕 Dは、 m x p個のビットにより構成されている。
また、 ヘッダ Hは、 誤り訂正符号化がされている。 これに対し、 デ一夕 Dは、 誤り訂正符号化がなされていない。
分離部 1 0 0 ,は、 順次供給されるフレームを、 へヅダ Hとデ一夕 Dとに分離し て出力する装置である。 この分離は、 例えば次のような方法により行うことがで きる。 すなわち、 ビットクロック C L Kに同期して供給されるビットの個数を力 ゥントし、 先頭 1ビットから pビットまでをへヅダ Hとし、 それ以降の部分をデ 一夕 Dとするのである。
処理部 2 0 0は、 分離部 1 0 0 ,からヘッダ Hとデ一夕 Dとを受け取り、 ヘッダ Hを構成する各ビットを、 データ D内に分散配置させる装置である。 この処理部 2 0 0は、 書込ァドレス供給部 2 1 0と、 作業メモリ 2 2 0と、 読出ァドレス供 給部 2 3 0とを主要な構成要素として含んでいる。
ここで、 作業メモリ 2 2 0は、 イン夕リーブの対象であるフレームを構成する 各ビットを記憶するための記憶装置である。 本実施形態においては、 この作業メ モリ 2 2 0の全記憶エリアのうちァドレスの連続した複数の記憶エリアを使用し、 各記憶エリアに 1フレームを構成する各ビッ卜を各々格納する。
ィン夕リーブは、 この作業メモリ 2 2 0に対しフレームを構成する各ビヅトを 順次書き込む処理と、 この作業メモリ 2 2 0から書き込み時とは異なった順序で 各ビットを読み出す処理とにより構成される。
書込ァドレス供給部 2 1 0は、 フレームを構成する各ビッ卜の作業メモリ 2 2 一 9 一
0への書き込みが行われる際に、 所定のアドレス発生プログラムに従って、 へッ ダ Hを構成する各ビッ卜の書き込み先を特定する書込アドレス WAD hと、 デ一 夕 Dを構成する各ビッ卜の書き込み先を特定する書込ァドレス WAD dとを、 そ れぞれビットクロック CLKに同期して生成し、 作業メモリ 220に供給する装 置である。
また、 書込アドレス供給部 210は、 1フレームを構成する各ビットを作業メ モリ 220に書き込むのに必要な全ての書込ァドレスの生成を終えると、 その旨 を示す信号 ENDを読出アドレス供給部 230に供給する。
読出アドレス供給部 230は、 信号 ENDを受けると、 所定のアドレス発生プ ログラムに従って、 作業メモリ 220に記憶された各ビットを読み出すための読 出アドレス RADを、 ビットクロック CLKに同期して発生し、 作業メモリ 22 0に供給する装置である。
図 2は、 書込アドレス供給部 210のアドレス発生アルゴリズムをハードゥエ ァ的に示したプロック図である。
この書込ァドレス供給部 210のァドレス発生アルゴリズムは、 p進カウン夕 210Aと、 p進カウン夕 210Bと、 m進カウン夕 210 Cと、 ANDゲ一卜 210Dと、 加算器 210Eとにより構成されている。 ここで、 p進カウン夕 2 1 OAは、 ビッ卜クロック CLKをカウン卜する。 ヘッダ Hを構成する各ビヅト の書込ァドレス WAD hは、 この p進カウン夕 21 OAのカウント値を下位ァド レスとし、 「0」 を上位アドレスとするものである。
p進カウン夕 21 OAは、 カウント値が p回変化してカウントオーバ一となり、 ビヅトクロック CLKのカウン卜を停止する。
ANDゲート 210Dは、 p進カウン夕 21 OAがカウントオーバ一となった 後に供給されるビヅトクロック CLKを m進カウン夕 210 Cに供給する。
m進カウン夕 210 Cは、 この ANDゲート 210 Dを介して供給されるビッ トクロック CLKのカウントを行う。 m進カウン夕 210 Cは、 そのカウン卜値 が m回変化するとカウントオーバーとなるが、 その後、 ビットクロック CLKが 供給される限り、 再び初期値 「0」 からカウン卜を繰り返す。 p進カウン夕 21 0 Bは、 m進カウン夕 210 Cがカウントオーバ一となる毎に 「1」 ずつカウン ト値を増加させる。 加算器 2 1 0 Eは、 m進カウン夕 2 1 0 Cのカウント値に 「 1」 を加算して出力する。
デ一夕 Dを構成する各ビッ卜の書き込み先を特定する書込ァドレス WA D dは、 p進カウン夕 2 1 0 Bのカウント値を下位ァドレスとし、 加算器 2 1 0 Eの出力 デ一夕を上位アドレスとするものである。
図 3は、 読出ァドレス供給部 2 3 0のァドレス発生アルゴリズムをハ一ドゥエ ァ的に示したプロヅク図である。 この読出ァドレス供給部 2 3 0のァドレス発生 アルゴリズムは、 p進カウン夕 2 3 O Aと、 m + 1進カウン夕 2 3 0 Bとにより 構成されている。 m+ 1進カウン夕 2 3 0 Bは、 ビットクロック C L Kのカウン トを行う。 p進カウン夕 2 3 O Aは、 m+ 1進カウンタ 2 3 0 Bのカウン卜値が m + 1回変化し、 初期値 「0」 に戻る毎に 「1」 だけカウント値を増加させる。 読出ァドレス R A Dは、 この p進カウン夕 2 3 O Aのカウント値を下位ァドレ スとし、 m + 1進カウン夕 2 3 0 Bのカウント値を上位ァドレスとするものであ る。
以上がィン夕リーブ装置 1の構成の詳細である。
次に、 このィン夕リーブ装置 1によって行われるィン夕リーブを図 4および図 5を参照して説明する。
本実施形態では、 作業メモリ 2 2 0における (m+ 1 ) x p個の連続した記憶 エリアを利用してィン夕リーブを行う。
図 4および図 5には、 このィンタリーブ用の作業メモリ 2 2 0の記憶エリアを 2次元的に表現したメモリ空間が示されている。 このメモリ空間における各記憶 エリアには、 各々固有のアドレスが対応している。 アドレスは、 p通りの値をと りうる下位ァドレスと、 m+ 1通りの値をとりうる上位ァドレスとにより構成さ れている。
図 4および図 5では、 上位ァドレスを同じくする各記憶ェリァが下位ァドレス 順に左から右へと並べられており、 下位ァドレスを同じくする各記憶エリアが上 位アドレス順に上から下へと並べられている。 既に述べたように、 上位アドレス を同じくする一連の記憶エリアを行、 下位ァドレスを同じくする一連の記憶エリ ァの列という。 イン夕リーブを行うに当たり、 まず、 その対象となるビット列が 1ビットずつ mx n個の記憶ェリァの各々に順次書き込まれる。 この書き込みを行う際の書込 アドレスは、 既に図 2を参照して説明した書込アドレス供給部 2 10により発生 される。
へヅダ Hを構成する pビッ卜がビヅトクロヅク CLKに同期して作業メモリ 2 20に供給される間、 書込アドレス供給部 2 10では、 p進カウン夕 2 10 Aに よりビヅトクロック CLKのカウン卜が行われる。 そして、 p進カウンタ 210 Aのカウント値を下位アドレス、 「0」 を上位アドレスとして含む書込アドレス WADhが生成され、 ビットクロック CLKに同期して作業メモリ 220に供給 される。
この結果、 図 4に示すように、 ヘッダ Hを構成する p個のビットが、 作業メモ リ 220のインタリーブ用の記憶エリアのうち最初の行に書き込まれる。
次に、 へヅダ Hに続いて、 デ一夕 Dを構成する mxp個のビッ トがビットクロ ヅク CLKに同期して作業メモリ 220に供給される。
この間、 書込アドレス供給部 2 10では、 m進カウン夕 2 10 Cによりビット クロック CLKのカウン卜が行われるとともに、 m進カウン夕 2 10 Cがカウン 卜オーバ一となる毎に p進カウン夕 2 10 Bのカウント値のィンクリメントが行 われる。 そして、 p進カウン夕 2 10Bのカウン卜値を下位ァドレス、 m進カウ ン夕 210 Cのカウン卜値に 「1」 を加えたものを上位ァドレスとして含む書込 ァドレス WADdが生成され、 ビヅトクロック CLKに同期して作業メモリ 22 0に供給される。
この結果、 図 4に示すように、 デ一夕 Dを構成する mxp個のビットのうち最 初の mビッ卜が、 作業メモリ 220における第 1列の第 2行から第 m+ 1行に対 応した各記憶エリアに書き込まれ、 次の mビットは第 2列の第 2行から第 m+ 1 行に対応した各記憶エリアに書き込まれ、 ···、 最後 (すなわち、 p番目の) の m ビッ卜は、 第 p列の第 2行から第 m+ 1行に対応した各記憶エリアに書き込まれ る。
次に、 このようにして作業メモリ 220に書き込まれた各ビットが、 書き込み の場合とは異なった順序で読み出される。 この読み出し動作では、 図 3を参照して説明した読出アドレス供給部 2 3 0に より読出ァドレスが発生される。
すなわち、 m + 1進カウン夕 2 3 0 Bによりビットクロヅク C L Kのカウント が行われるとともに、 この m+ 1進カウン夕 2 3 O Bがカウントオーバーとなる 毎に p進カウン夕 2 3 O Aのカウント値が「1」 だけインクリメントされる。 そ して、 p進カウン夕 2 3 O Aのカウント値を下位アドレス、 m+ 1進カウン夕 2 3 0 Bのカウント値を上位アドレスとする読出アドレスがビットクロック C L K に同期して作業メモリ 2 2 0に供給される。
この結果、 図 5に示すように、 まず、 作業メモリ 2 2 0における第 1列の各記 憶エリアに記憶された m + 1ビッ卜が読み出され、 次いで第 2列の各記憶エリア に記憶された m+ 1ビットが読み出され、 …、 最後に第 p列の各記憶エリアに記 憶された m+ 1ビットが読み出されることとなる。
以上説明したイン夕リーブにより、 ヘッダ Hを構成する p個のビットをデ一夕 Dを構成するビッ卜列の中に等間隔に分散配置したフレームが得られる。 なお、 このイン夕リーブ後のフレームについては、 後で図面を参照して詳細に説明する。 ( 2 ) デ 'イン夕リーブ装置
送信側装置においてィン夕リーブを施されたフレームは、 伝送路を介して受信 側装置に伝送される。 図 6は、 この受信側装置に設けられたデ 'イン夕リーブ装 置 2の構成を示すプロック図である。
このデ 'イン夕リーブ装置 2は、 書込ァドレス供給部 3 1 0と、 作業メモリ 3 2 0と、 読出アドレス供給部 3 3 0とにより構成されている。
ここで、 作業メモリ 3 2 0は、 インタリ一ブ装置 1における作業メモリ 2 2 0 と同様な記憶装置である。 作業メモリ 3 2 0には、 伝送路を介して受信されたフ レームを構成する (m+ 1 ) x p個のビットが、 ビットクロック C L Kに同期し て供給される。
デ ·イン夕リーブは、 これらの各ビットを作業メモリ 3 2 0に書き込む処理と、 これらの各ビットを書き込み時とは異なった順序で作業メモリ 3 2 0から読み出 す処理とにより構成されている。
受信フレームを構成するビッ卜がビットクロック C L Kに同期して作業メモリ 3 2 0に供給される間、 書込アドレス供給部 3 1 0は、 書込アドレス WA Dをビ ットクロック C L Kに同期して作業メモリ 3 2 0に供給する。
この書込ァドレス供給部 3 1 0は、 ィン夕リーブ装置 1における読出ァドレス 供給部 2 3 0 (図 3参照) と同一の構成を有している。
そして、 この書込アドレス供給部 3 1 0では、 m+ 1進カウン夕によりビヅト クロックのカウン卜が行われるとともに、 この m+ 1進カウン夕がカウン卜ォ一 バーとなる毎に p進カウン夕のカウント値が 「1」 だけィンクリメン卜される。 そして、 p進カウン夕のカウント値を下位アドレス、 m+ 1進カウン夕のカウン ト値を上位ァドレスとする書込ァドレス WA Dがビッ卜クロックに同期して作業 メモリ 3 2 0に供給されるのである。
この結果、 図 5に示すように、 受信フレームを構成する (m+ 1 ) x p個のビ ットのうち最初の m+ 1ビッ卜が作業メモリ 3 2 0における第 1列の各記憶エリ ァに書き込まれ、 次の m+ 1ビットが第 2列の各記憶エリアに書き込まれ、 ···、 最後 (すなわち、 p番目の) の m+ 1ビヅ卜が第 p列の各記憶エリアに書き込ま れることとなる。
このとき作業メモリ 3 2 0における各ビッ卜の配置は、 それらの各ビッ卜が送 信側装置から送信されるに先立ってィン夕リーブ装置 1の作業メモリ 2 2 0に書 き込まれたときの配置と一致している。
受信フレームを構成する全ビッ卜の作業メモリ 3 2 0への書き込みが終わると、 その旨を示す信号 E N Dが書込ァドレス供給部 3 1 0から読出ァドレス供給部 3 3 0に供給される。
この読出ァドレス供給部 3 3 0は、 ィン夕リーブ装置 1における書込ァドレス 供給部 2 1 0 (図 2参照) と同一の構成を有している。
そして、 この読出アドレス供給部 3 3 0では、 まず、 p進カウン夕によりビッ 卜クロック C L Kのカウントが行われる。 そして、 この p進カウン夕のカウント 値を下位アドレス、 「0」 を上位アドレスとして含む読出アドレス R A D hが生 成され、 ビットクロヅク C L Kに同期して作業メモリ 3 2 0に供給される。
この結果、 図 4に示すように、 ヘッダ Hを構成する p個のビットが、 作業メモ リ 3 1 0における最初の行に対応した各記憶ェリアから読み出される。 CT/JP99/02799 一 14 - 次に、 読出アドレス供給部 330では、 m進カウン夕によりビットクロヅク C LKのカウン卜が行われるとともに、 m進カウン夕がカウントオーバ一となる毎 に P進カウン夕のカウント値のインクリメントが行われる。 そして、 p進カウン 夕のカウント値を下位アドレス、 m進カウン夕のカウント値に 「1」 を加えたも のを上位ァドレスとして含む読出ァドレス RADdが生成され、 ビットクロヅク CLKに同期して作業メモリ 320に供給される。
この結果、 図 4に示すように、 作業メモリ 320における第 1列の第 2行から 第 m+ 1行に対応した各記憶エリアから、 データ Dを構成する mxp個のビッ卜 のうち最初の m個のビットが読み出される。 そして、 作業メモリ 320における 第 2列の第 2行から第 m+ 1行に対応した各記憶ェリァから次の mビットが読み 出され、 第 3列の第 2行から第 m+ 1行に対応した各記憶ェリァからその次の m ビットが読み出され、 ···、 第 p列の第 2行から第 m+ 1行に対応した各記憶エリ ァから最後 (すなわち、 p番目の) の mビッ卜が読み出される。
このようにしてデ ·ィン夕リーブ装置 2では、 ィン夕リーブ装置 1におけるィ ン夕リーブと全く逆の操作が行われ、 ィン夕リーブ前の元のフレームが復元され る。
(3) 本実施形態の効果
次に、 図 7 (a) 〜 (d) を参照し、 本実施形態の効果について説明する。
まず、 送信側装置においてィン夕リーブの対象となるフレームの構成を図 7 (a) に示す。 この図に示すように、 インタリーブの対象となるフレームは、 誤 り訂正符号によって誤り訂正符号化されたへッダ Hと、 誤り訂正符号化されてい ないデータ Dとにより構成されている。
この例では、 ヘッダ Hは、 k l個の符号語からなり、 各符号語の符号長は ml ビットである。 そして、 ヘッダ Hは、 p (二 k l xml) ビットからなるビット 列である。
誤り訂正符号化されていないデ一夕 Dは、 q ( = mxp) ビットからなるビヅ ト列である。
このフレームに対し、 図 1に示すインタリ一ブ装置 1によってインタリ一ブが 施されると、 図 7 (b) に示すように各ビットが配列されたフレームが得られる。 すなわち、 ヘッダ Hを構成していた p個のビットは、 イン夕リーブにより、 デ一 夕 Dを構成するビット列内に等間隔に分散配置されるのである。 ここで、 ヘッダ Hを構成していた p個のビットのィン夕リーブ後における間隔は、 ィン夕リーブ 装置 1において書込ァドレスの下位ァドレスを変化させつつ作業メモリ 2 2 0に ヘッダ Hの各ビットを書き込んだ後、 デ一夕 Dの各ビットを書き込むときの書込 アドレスの上位アドレスの変化幅に対応したビット長、 すなわち、 mビットとな る。 なお、 図 7 ( b ) には m= 1 0とした場合におけるイン夕リーブ後のフレー ムの構成が示されている。
さて、 図 7 ( b ) に示すインタリーブ後のフレームが伝送される過程において、 図 7 ( c ) に示すようなバースト符号誤りが発生した場合を考える。 この図 7 ( c ) に示す例では、 ヘッダ Hを構成していたビヅ 卜列のうち 2番目のビットと、 デ一夕 Dを構成していたビット列のうち 8番目〜 1 5番目の各ビッ卜がバースト 符号誤りの影響を受けている。
このようなバース 卜符号誤りが発生したフレームに対し、 図 6に示すデ■ィン タリ一プ装置 2によってデ 'イン夕リーブが施されると、 図 7 ( d ) に示すよう なフレームが復元される。
図 7 ( d ) に示すように、 復元されたフレームのうちヘッダ Hに関しては、 2 番目のビットのみがバースト符号誤りの影響を受けている。 このように本実施形 態では、 伝送過程においてフレームにバースト符号誤りが生じたとしても、 へッ ダ Hはその影響を受けにくく、 たとえ受けたとしてもその影響はデ ·イン夕リー ブ後のヘッダ Hにランダム符号誤りとなって現れるのみである。 すなわち、 本実 施形態において実施されるイン夕リーブは、 ヘッダ Hに対してはバースト符号誤 りのランダム化の効果をもたらすのである。
ここで、 ヘッダ Hにおける誤りビット数が誤り訂正符号の誤り訂正能力以内で あれば、 受信側装置において、 その符号誤りを訂正することができる。
これに対し、 復元されたフレームのうちデータ Dに関しては、 第 8番目〜第 1 5番目までの連続したビッ卜がバースト符号誤りの影響を受けている。 このよう に本実施形態では、 伝送過程においてフレームにバース卜符号誤りが生じた場合、 デ .イン夕リーブ後のデ一夕 Dにはそのバースト符号誤りがそのまま現れる。 す なわち、 本実施形態におけるイン夕リーブは、 データ Dに対してはバースト符号 誤りのランダム化の効果をもたらさないのである。
この誤り訂正符号化されていないデ一夕 Dについては、 符号誤りが集中してい るので、 上記コンシールメント処理等を実行する場合には都合が良い。
以上説明したように、 本実施形態によれば、 音声や画像などのデ一夕 Dに対し、 誤り訂正符号により誤り訂正符号化されたへッダ Hを付加して伝送する過程にお いてバース卜符号誤りが発生しても、 その符号誤りはヘッダ Hについてのみラン ダム化され、 誤り訂正符号化されていないデータ Dについてはランダム化されな いので、 ヘッダ Hについては受信側での誤り訂正が容易になり、 データ Dについ ては受信側でのコンシールメン卜処理等の実行が容易になるという効果が得られ る。
( 4 ) 本実施形態の変形例
以上説明した実施形態には、 次のような変形例がある。
①イン夕リーブ装置ゃデ .インタリーブ装置において、 作業メモリに対する書込 ァドレスや読出ァドレスは、 プロセッサが所定のソフトウエアを実行することに より発生してもよいし、 専用のハードウエアにより発生するようにしてもよい。
②ィン夕リーブのためのァドレス発生アルゴリズムは上記実施形態のものに限定 されるものではない。 例えば上位ァドレスと下位ァドレスの関係あるいは作業メ モリにおける行と列との関係を上記実施形態におけるものと逆にしてもよい。 ま た、 例えば作業メモリ内の別々のエリアにヘッダとデータを格納しておき、 へッ ダを構成するビットを 1ビット読み出す処理と、 データを構成するビットを mビ ヅ ト読み出す処理とを交互に繰り返すという簡単な方法により本実施形態に係る ィン夕リーブを実行することも可能である。
③上記実施形態では、 イン夕リーブ時にヘッダ Hの全ビットを作業メモリ 2 2 0 における 1行分の記憶エリアに書き込むようにしたが、 複数行の記憶エリアに書 き込むようにしても良い。
④ィン夕リ一ブゃデ ·ィン夕リーブの対象となるフレームは、 各フレーム毎に長 さが異なっていてもよい。
⑤上記実施形態では、 へッダを構成する各ビッ卜をその整数倍のビッ卜長を有す るデータ内に分散配置させたが、 ヘッダとデ一夕との長さの比は整数である必要 はない。 ヘッダとデータとの長さが整数比を構成しない場合には、 例えばデータ にダミービットを追加することによりへッダの長さの整数倍としてイン夕リーブ を実施し、 その後、 ダミービットを取り除くという方法を採っても良い。 また、 ヘッダを構成する各ビッ卜は、 必ずしも等間隔にデータ内に分散配置させる必要 はない。 どのような方法によりヘッダを構成する各ビッ卜の分散配置を行うかが 受信側において既知であれば、 たとえ非均一な間隔で分散配置が行われたとして も、 受信側でのデ ·ィン夕リーブは可能である。
B . 第 2の実施形態
図 8は本実施形態に係る多段ィン夕リーブ装置の一例である 2段ィン夕リーブ 装置 3の構成を示すブロック図である。 また、 図 9は本実施形態に係る多段デ ィン夕リーブ装置の一例である 2段デ ·インタリーブ装置 4の構成を示すプロヅ ク図である。 図 1 0 ( a ) 〜 (: f ) は本実施形態の動作を示す図である。 また、 図 1 1は本実施形態を--般化した r段ィン夕リーブ装置 5の構成を示すブロック 図である。 さらに図 1 2は本実施形態を一般化した r段デ ·ィン夕リーブ装置 6 の構成を示すブロック図である。 既に第 1の実施形態において説明したように、 各ィンタリーブ装置はデジタル通信システムの送信側装置に設けられ、 各デ ·ィ ン夕リーブ装置は受信側装置に設けられる。 以下、 図 8〜図 1 2を順次参照し、 本実施形態について説明する。
( 1 ) 2段インタリーブ装置
まず、 図 8を参照し、 本実施形態に係る 2段イン夕リーブ装置 3について説明 する。
この 2段イン夕リーブ装置 3は、 分離部 1 0 0 2と、 処理部 2 0 0 ,と、 処理部 2 0 0 2とにより構成されている。
この 2段ィン夕リーブ装置 3の処理対象であるフレームの構成を図 1 0 ( a ) に示す。
上記第 1の実施形態では、 イン夕リーブの対象であるフレームのへヅダ Hが、 1種類の誤り訂正符号のみによって誤り訂正符号化された符号語により構成され ていた。 本実施形態におけるイン夕リーブの対象であるフレームは、 上記第 1の実施形 態と同様、 誤り訂正符号化のなされたヘッダ Hと、 誤り訂正符号化のなされてい ないデータ Dとにより構成されているが、 へヅダ Hはへヅダ H iとへヅダ H とに より構成されている。 ここで、 ヘッダ とヘッダ E は、 異なった種類の誤り訂 正符号によって誤り訂正符号化されている。 なお、 以下では、 説明の便宜上、 デ —夕 Dのビット長を 6 3ビット、 ヘッダ H !のビット長を 9ビット、 ヘッダ H 2の ビッ卜長を 3ビットとする。
分離部 1 0 0 2は、 1フレームを構成するビット列を、 誤り訂正符号化されたへ ッダ Hと、 誤り訂正符号化がなされていないデータ Dとに分離する点において第 1実施形態にかかる分離部 1 0 0 ,と同様である。 しかし、 本実施形態に係る分離 部 1 0 0 2は、 これに加えて、 データ Dから分離したヘッダ Hをさらに第 1の誤り 訂正符号によって誤り訂正符号化されたへッダ11!と、 第 2の誤り訂正符号によつ て誤り訂正符号化された部分 H 2とに分離する。
図 1 0 ( b ) は、 この分離部 1 0 0 2による分離によって得られたヘッダ H 2と ヘッダ H >とデータ Dとを示している。
そして、 分離部 1 0 0 2は、 データ Dおよびヘッダ を処理部 2 0 0 ,に供給し、 ヘッダ H 2を処理部 2 0 0 2に供給する。 処理部 2 0 0 2には、 ヘッダ H 2の他、 処 理部 2 0 0!の処理結果が供給される。
処理部 2 0 0 ,および 2 0 0 2の各々は、 第 1の実施形態の処理部 2 0 0とほぼ 同一の構成を有している。
そして、 処理部 2 0 0 ,は、 デ一夕 Dのビヅ ト列の中にヘッダ H iを構成する 9 個のビットを分散配置するイン夕リーブを実行する。 このイン夕リーブを行うた めの構成および動作は既に第 1の実施形態において図 1〜図 5を参照して説明し た通りである。
図 1 0 ( c ) は、 このイン夕リーブが施されて処理部 2 0 0 ,から出力されるビ ット列を示すものである。
図 1 0 ( c ) に示すように、 処理部 2 0 0 iから出力される 7 2 ( = 8 x 9 ) ビ ヅ卜のビット列において、 ヘッダ を構成していた 9個のビットは、 デ一夕 Dを 構成するビット列の中に等間隔に分散配置される。 ここで、 ヘッダ を構成して いた各ビット間には、 データ Dにおける 7 (=63/9)個の連続したビットが 挟まれている。 このヘッダの各ビット間に挾まれているデータ Dのビット列の長 さは 7ビットとなる。
次に、 処理部 2002は、 ヘッダ H2を構成する 3個のビットを、 処理部 200 !から出力される 72ビッ卜のビット列の中に等間隔に分散配置させるイン夕リー ブを実行する。 この処理部 2002によって行われるイン夕リーブの処理内容は、 処理部 200 ,によって行われるイタリーブと同様である。
この処理部 2002のイン夕リーブを経たビット列を図 10 (d) に示す。 図 10 (d) に示すように、 イン夕リーブ後のビット列において、 ヘッダ H2を 構成していた 3個のビッ卜の各々の間には、 処理部 200,から出力されたビッ ト 列中の連続した 24 (= 72/3) ビットが挟まれている。
この処理部 2002から得られるビッ卜列が 2段ィン夕リーブを経たフレームと して、 伝送路を介して受信側装置へ送られるのである。
(2) 2段デ .ィン夕リーブ装置
次に、 受信側装置に設けられた 2段デ ·ィン夕リーブ装置 4について説明する。 この 2段デ .インタリーブ装置 4は、 図 9に示すように、 処理部 3002と、 処 理部 300!と、 合成部 4002とにより構成されている。
処理部 300 ,および 3002の各々は、 第 1の実施形態におけるデ 'インタリ ーブ装置 2 (図 6参照) と同様な構成を有している。
処理部 3002は、 処理部 2002によって行われるィン夕リーブと全く逆の操 作であるデ ·ィン夕リーブを、 伝送路から受信したフレームに施す。
例えば図 10 (d) に示す内容のフレームが処理部 3002に与えられた場合、 処理部 3002が行うデ 'イン夕リーブにより図 10 (c) に示すビット列が得ら れる。
このビット列は、 ヘッダ H2を構成する 3ビットのビット列と、 へヅダ H,を構 成する各ビットをデ一夕 Dのビット列に分散配置したビット列とにより構成され ている。
これらのうちヘッダ H2は、 合成部 4002に供給される。 一方、 ヘッダ を構 成する各ビットをデ一夕 Dのビット列に分散配置したビット列は、 処理部 300 'に供給される。
処理部 3 0 0 は、 処理部 2 0 0 ,によって行われるィン夕リーブと全く逆の操 作であるデ 'イン夕リーブを実行する。 このデ 'イン夕リーブにより、 ヘッダ H !を構成する各ビットをデ一夕 Dのビット列に分散配置したビット列から、 図 1 0 ( b ) に示す 7個のビットからなるヘッダ H iと 6 3個のビヅ卜からなるデータ D とが復元され、 各々合成部 4 0 0 2に供給される。
合成部 4 0 0 2は、 ヘッダ H 2とへヅダ H !とデ一夕 Dとを合成し、 図 1 0 ( a ) に示す元のフレームを出力する。
以上が図 9に示す 2段デ ·ィン夕リーブ装置 4の詳細である。
( 3 ) 本実施形態の効果
次に図 1 0を参照し、 本実施形態の効果を説明する。
まず、 図 1 0 ( d ) に示すイン夕リーブ後のフレームが伝送される過程におい て、 図 1 0 ( e ) に示すバ一スト符号誤りが発生したとする。 この図 1 0 ( d ) に示す例では、 へヅダ を構成していたビット列の中の 1ビットと、 ヘッダ H 2 を構成していたビット列の中の 1ビッ卜と、 データ Dを構成していた連続した幾 つかのビットとがバースト符号誤りの影響を受けている。
このようなバースト符号誤りの影響を受けたフレームが受信側装置によって受 信され、 2段デ ·イン夕リーブ装置 4によってデ 'イン夕リーブされると、 図 1 0 ( f ) に示すようなフレームが復元される。
この復元後のフレームにおいて、 バ一スト符号誤りの影響は、 第 1の誤り訂正 符号によって誤り訂正符号化されたへッダ H Iおよび第 2の誤り訂正符号によって 誤り訂正符号化されたヘッダ H 2においては、 各々 1ビッ卜のランダム符号誤りと なつて現れ、 誤り訂正符号化されていないデ一夕 Dにおいては幾つかの連続した ビットの符号誤りとなって現れる。 すなわち、 本実施形態では、 ヘッダ および H 2に対してのみィン夕リーブによるランダム化の効果が及び、 データ Dに対して はィン夕リーブによるランダム化の効果は及ばない。
ここで、 ヘッダ H ,および H 2における誤りビッ卜数が各誤り訂正符号の誤り訂 正能力以内であれば、 その符号誤りを訂正することができる。 また、 誤り訂正符 号化されていないデータ Dには、 バースト符号誤りが生じているので、 上記コン シ一ルメント処理が実行される。
以上説明したように、 本実施形態によれば、 上記第 1の実施形態と同様に、 音 声や画像などのデ一夕 Dに、 2つの異なる誤り訂正符号により誤り訂正符号化さ れたヘッダ H ,および H 2を付加して伝送する過程においてバース卜符号誤りが発 生したとしても、 その符号誤りはヘッダ および H 2についてのみランダム化さ れ、 誤り訂正符号化されていないデ一夕 Dについてはランダム化されない。 従つ て、 各ヘッダについては受 ί言側での誤り訂正が容易になり、 デ一夕 Dについては 受信側でのコンシールメント処理等の実行が容易になるという効果が得られる。 また、 本実施形態では、 各ヘッダ Η ,および Η 2を分散配置させるインタリーブを 2回に分けて実行するので、 各ヘッダにとって最適な条件でィン夕リーブを実施 し、 各へッダ毎に最大のランダム化の効果を得ることができる。
( 4 ) 多段イン夕リーブ装置および多段デ 'イン夕リーブ装置の一般的構成 以上、 誤り訂正符号化されたヘッダが、 第 1の誤り訂正符号によって誤り訂正 符号化されたへッダ11 ,と、 第 2の誤り訂正符号によって誤り訂正符号化されたへ ッダ Η 2との 2つからなる場合について説明したが、 本発明はこれに限られず、 フ レームが、 異なる誤り訂正符号によって誤り訂正符号化された 3種類以上のへッ ダを有する場合にも、 もちろん適用可能である。
図 1 1は、 フレームが、 異なる誤り訂正符号によって誤り訂正符号化された r 個のヘッダを含むフレームのィン夕リーブを行う r段ィン夕リーブ装置 5の構成 を示している。
この図に示されるように、 r段インタリーブ装置 5は、 分離部 1 0 O rと、 r個 の処理部 2 0 0 ,〜2 0 O rとにより構成されている。
分離部 1 0 O rは、 フレーを r個のヘッダ 1^〜1^およびデ一夕 Dに分離する。 処理部 2 0 0 iは、 ヘッダ を構成する各ビットをデ一夕 Dを構成するビッ卜 列の中に等間隔に分散配置するイン夕リーブを実行し、 この結果得られるビット 列を出力する。
処理部 2 0 0 2は、 ヘッダ H 2を構成する各ビットを、 処理部 2 0 0 ,から出力さ れるビット列の中に等間隔に分散配置するィン夕リーブを実行する。
他の処理部についても同様である。 すなわち、 図 1 1における各処理部 2 0 0 k (k= l〜r) は、 ヘッダ Hkを構成する各ビットを、 処理部 20 Ox— から出力 されるビット列の中に等間隔に分散配置するィン夕リーブを実行するのである。 そして、 最終段 (r段目) の処理部 200 rから得られるビット列がインタリ ーブ後のフレームとして伝送路を介して受信側装置に送られる。
受信側装置では、 図 12に示す r段デ 'イン夕リーブ装置 6により受信フレー ムのデ ·イン夕リーブが行われる。
この r段デ 'イン夕リーブ装置 6は、 r個の処理部 300k (k= l〜r) と合 成部 400rとを有している。
処理部 30 ( (k = l〜r) は、 処理部 200k (k = l〜r) によって行わ れるィンタリーブと全く逆の操作であるデ ·ィン夕リーブを実行する。
さらに詳述すると、 処理部 300kは、 伝送を介して受信したフレームに対し、 処理部 20 Okによるイン夕リーブとは逆のデ ·ィン夕リーブを施し、 連続したビ ヅ卜からなるヘッダ Hrと、 他のヘッダを構成する各ビットをデ一夕 D内に分散配 置したビヅ ト列とを出力する。 そして、 処理部 30 C は、 ヘッダ Hrを合成部 4
0 Orに送り、 後者のビット列を処理部 30 Or— iに送る。 次に処理部 30 Or— tは、 処理部 30 Orから出力されたビット列に対し、 処理部 200k- iによるィン夕リ
—ブとは逆のデ ·ィン夕リーブを施し、 連続したビットからなるヘッダ Hr-!と、 他のヘッダを構成する各ビッ卜をデ一夕 D内に分散配置したビット列とを出力す る。 そして、 処理部 30 Or— ,は、 ヘッダ を合成部 40 Orに送り、 後者のビ ット列を処理部 30 Or— 2に送る。 この処理部 30 Or— 2以降の各処理部 300 kも 同様の動作を行う。 そして、 最終段の処理部 300,は、 処理部 3002から出力 されたビット列に対し、 処理部 200!によるィン夕リーブとは逆のデ ·インタリ ーブを施し、 連続したビヅ卜からなるヘッダ Hiとデータ Dとを合成部 400Γに 送る。
合成部 400rは、 このようにして各処理部から出力されたヘッダ H! Hrおよ びデ一夕 Dを合成し、 元のフレームを復元する。
以上の説明から明らかなように、 本発明は、 フレームが 2種類のヘッダを有す る場合のみならず、 3種類以上のへッダを有する場合にも適用可能である。
C. 第 3の実施形態 上記第 1および第 2の実施形態においては、 伝送すべきフレームを誤り訂正符 号化された部分と、 誤り訂正符号化されていない部分とに分け、 前者を構成する 各ビットを後者のビット列の全域に亙って分散配置させるィン夕リーブを実行し た。
本発明におけるィン夕リーブの実施態様はこれに限定されるものではない。 例えば、 誤り訂正符号化されていないデータの中に、 その性質上、 イン夕リー ブによるランダム化の効果を及ぼした方がょレヽ種類のものが含まれている場合が ある。
本実施形態は、 このような場合を想定したものである。 本実施形態では、 誤り 訂正符号化されていないデータを、 ィン夕リーブによるランダム化の効果が望ま れる部分と、 そうでない部分とに分け、 前者を構成する各ビットを後者のビット 列の中に分散配置するィン夕リーブを実施する。
本実施形態を適用するのに好適な対象の 1つに、 オーディオ信号を圧縮符号化 した符号化データがある。 本実施形態におけるイン夕リーブの説明に先立ち、 こ の符号化データの生成方法について図 1 3を参照して説明する。
まず、 1フレームのオーディオ信号のサンプル (この例では 1 0 2 4サンプル) に対して時間周波数変換の一種である M D C T (Modified Discrete Cosine Tra nsformation) を実行する。 これにより、 オーディオ信号は、 M D C T係数と呼ば れる周波数軸上でのパラメ一夕に変換される。
次に、 MD C T係数を予め定められた周波数領域 (スケールファクタバンド) 単位に分割する。 一般に MD C Tの周波数分解能は、 このスケールファクタバン ドのバンド幅よりも細かいため、 各スケールファクタバンドには複数の MD C T 係数が存在することとなる。
次に、 各スケールファクタバンド毎に、 各々に属する複数の MD C T係数 Xか ら、 スケールファクタ S Fとスぺク卜ラルデ一夕 M Lとを求める。 ここで、 スケ ールファクタ S Fは、 MD C T係数を浮動小数点表示したときの指数部に相当す るものであり、 スぺクトラルデ一夕 M Lは仮数部に相当するものである。
各スケールファクタバンドには複数の MD C T係数が属しているが、 スケール ファクタ S Fは、 各スケールファクタバンド毎に 1個ずつ生成する。 一方、 スぺ ク卜ラルデ一夕 MLは、 当該スケールファクタバンドに属する各 MDCT係数 X に各々対応して生成する。
以上説明した MD CT係数 X、 スケールファクタ S Fおよびスぺクトラルデ一 夕 MLとの間には、 次の式 (1) に示す関係がある。
abs(X)
= int((abs(ML)*(2"(l/4*(SF-0FFSET))))"(3/4)+MAGIC NUMBER)- ( 1)
ただし、 上記式 ( 1) において、 関数 abs (X) はその変数 Xの絶対値を表す。 また、 OFFSETと MAGIC NUMBERとは定数であり、 例えば、 0FFSET=100、 MAGIC NU BER二 0.4054である。
式 (1) によれば、 1つの MD CT係数 Xに対して、 スケールファクタ SFと スぺクトラルデ一夕 MLの組が複数得られることになる。 このため、 スケールフ ァク夕 SFの選択には自由度がある。 そこで、 各スケールファクタバンド毎に、 当該スケールファクタバンドに属する各 MD CT係数に対応したスぺク卜ラルデ —夕 MLのデ一夕量が最も少なくなるように、 スケールファクタ S Fを選択する。 このスケールファクタ S Fは、 式 ( 1) の演算を繰り返し行う反復法によって求 める。
次に、 各スケールファクタバンドに対応した各スケールファクタ S Fの差分符 号化を行う。
まず、 スケールファクタバンドが例えばバンド 1〜バンド nまであるとした場 合、 バンド 1のスケールファクタ SFとバンド 2のスケールファクタ S Fの差分、 バンド 2のスケールファクタ SFとバンド 3のスケールファクタ S Fとの差分、 ♦··、 バンド n— 1のスケールファクタ S Fとバンド nのスケールファクタ S Fと の差分を求める。
次に、 このようにして求めた各差分を RVL C (Reversible Variable Length Code) を用いて符号化する。 この RVLCは、 前からも後からも復号可能な可変 長符号である。
この RVLCの例として、 一定個数の "1" を含んだ可変長符号が挙げられる。 例えば "1"の個数を 「3」 と予め決めておくものとすると、 "1 1 1"、 "1 01 1"、 "1 101"、 "1 1001"、 "10101"、 …という一連の R VLCを生成することができる。
また、 他の例としては、 等しい個数の "0" と "1"を含む可変長符号も RV L Cとなる (例えば、 "01"、 "10"、 "001 1"、 "1 100"、 "0 0101 1"、 "000111"、 "1 10100"、 ···) 。 また、 符号が完全 に左右対称な R V L Cの例もある (例えば、 " 0 "、 "101"、 "1 11"、 "1001"、 "1101 1"、 " 10001"、 ···) o
スぺクトラルデ一夕 MLについては、 ハフマン符号化を行い、 ハフマン符号並 ベ替えを施す。 このハフマン符号並べ替えを行った場合、 復号する際に誤りが伝 搬するのを防止することが可能である。
次に、 このようにして得られた各情報を用いて、 ヘッダ Hと、 スケールファク 夕 S Fに対応するデータ D!と、 スぺクトラルデ一夕 M Lに対応するデータ D 2と からなるフレームを組み立てる。
このフレ一ムにおいて、 ヘッダ Hには、 バンド 1および nにおける各スケール ファクタ S Fや有効なスケールファクタバンド数等の重要な情報に対して誤り訂 正符号化を行った符号語が含まれている。 ここで、 バンド 1および ηにおける各 スケールファクタ S Fは、 受信側装置において各バンドのスケールファクタ S F を逐次復号してゆく際の初期スケールゲイン情報として利用されるものである。 この初期スケールゲイン情報やスケールファクタバンド数に誤り訂正符号化を施 してヘッダ Hに含めるのは、 受信側装置においてこれらの情報を正しく復号する ことができないと、 そのフレームに属する全てのスケールファクタ S Fの復号が 不可能になるからである。
データ D iには、 各バンドのスケールファクタ S F間の差分を符号化した R V L Cが含まれている。 データ D2には、 スぺクトラルデ一夕 MLをハフマン符号化し、 さらにハフマン符号並べ替えを行ったデータが含まれている。 なお、 デ一夕 お よび D2は、 誤り訂正符号化がなされていない。
以上整理すると、 本実施形態の適用対象となるフレームの内容は次の通りであ る。
a. 誤り訂正符号化されたヘッダ H
初期スケールゲイン情報 (バンド 1および nにおける各スケールファクタ SF) 有効なスケールファクタバンド数
b. 誤り訂正符号化されていないデ一夕
各バンドのスケールファクタ SF間の差分を符号化した RVLC
c. 誤り訂正符号化されていないデータ D2
スぺクトラルデ一夕 MLをハフマン符号化し、 さらにハフマン符号並べ替えを τつた ·5—夕
ヘッダ Η、 データ および D2のビット数は、 各フレームによって可変である が、 例えば、 40kbps/48kHz サンプリングレートの条件では、 図 1 4 (a) に示すように順に 320ビット、 80ビット、 1200ビット程度とな る。
以上が本実施形態における伝送対象の詳細である。
図 15は、 この伝送対象であるフレームにイン夕リーブを施す本実施形態に係 るイン夕リーブ装置の構成を示すプロック図である。
この図に示すように、 本実施形態に係るィン夕リーブ装置は、 分離部 1003と、 2つの処理部 2003および 2004とにより構成されている。
このうち、 分離部 1003は、 1フレームを、 誤り訂正符号化されたヘッダ Hと、 誤り訂正符号化されていないデータとに分離する点において第 1の実施形態にか かる分離部 100 ,と同様である。 しかしながら、 本実施形態に係る分離部 100 3は、 誤り訂正符号化されていないデータを、 さらにスケールファクタ S Fに対応 したデータ とスぺクトラルデ一夕 MLに対応したデ一夕 D2とに分離する。 そ して、 分離部 1003は、 ヘッダ Hを処理部 2004に、 デ一夕 および D2を処 理部 2003に送る。
処理部 2003および 2004の構成は、 それぞれ第 1の実施形態の処理部 20 0とほぼ同一である。
そして、 処理部 2003は、 デ一夕 を構成する各ビットをデ一夕 D2のビット 列の中に等間隔に分散配置させるィン夕リーブを実行し、 この結果得られるビッ ト列を出力する。
処理部 2004は、 ヘッダ Hを構成する各ビットを、 処理部 2003から出力さ れたビット列の全域に亙って等間隔に分散配置させるィン夕リーブを行い、 この ィン夕リーブ後のフレームを伝送路を介して受信側装置に送る。
次に、 図 14を参照し、 本実施形態に係るイン夕リーブ装置の動作の具体例を 説明する。
まず、 伝送対象であるフレームの内容は、 既に参照した図 14 (a) に示す通 りである。
このフレームは、 図 14 (b) に示すように、 ヘッダ Hと、 データ D!と、 デ一 夕 D2とに分離される。 この例では、 ヘッダ Hは 320ビット、 デ一夕 は 80 ビヅト、 データ D2は 1200ビヅ卜により構成されている。
処理部 2003では、 図 14 (c) に示すように、 作業メモリにおける 80 X ( 15+ 1) 個の連続した記憶エリアを用いて、 データ D〖を構成する 80個のビ ヅトを、 デ一夕 D 2を構成する 1200 (= 15 x 80) ビットのビット列内に等 間隔に分散配置させるィン夕リーブが行われる。
図 14 (c) には、 このイン夕リーブ用の記憶エリアが 2次元的に表されてい る。
まず、 図 14 (c) に示すように、 デ一夕 を構成する 80ビットが、 作業メ モリの第 1行に対応した 80個の記憶ェリアに書き込まれる。
次に、 作業メモリの第 1列の第 2行〜第 16行に対応した 15個の記憶ェリァ にデ一夕 D 2における最初の 15ビットが書き込まれ、 第 2列の第 2行〜第 16 行に対応した 15個の記憶エリアに次の 15ビッ卜が書き込まれ、 …、 第 80列 の第 2行〜第 16行に対応した 15個の記憶エリアに最後 (すなわち、 80番目 の) の 15ビッ卜が書き込まれる。
そして、 作業メモリの第 1列の第 1行〜第 16行に対応した各記憶ェリァから 16ビットが読み出され、 第 2列の第 1行〜第 16行に対応した各記憶ェリァか ら 16ビッ卜が読み出され、 …、 第 80列の第 1行〜第 16行に対応した各記憶 エリアから最後の 16ビッ卜が読み出される。
このようにして、 図 14 (d) に示すように、 データ を構成する各ビットを、 デ一夕 D 2のビット列内に等間隔に分散配置させた 1280ビヅ トのビット列が得 られ、 処理部 2004へ出力される。
処理部 200 では、 へヅダ Hを構成する 320個のビットを、 処理部 2003 から出力される 1 2 8 0 ( = 4 X 3 2 0 ) ビッ トのビヅ ト列内に等間隔に分散配 置させるイン夕リーブが行われる。
この処理部 2 0 0 4によるイン夕リーブにより、 図 1 4 ( e ) に示す 1 6 0 0ビ ッ卜のビッ卜列が得られる。
このビット列は、 ィン夕リーブ後のフレームとして受信側装置に伝送される。 以上が本実施形態に係るイン夕リーブ装置の詳細である。
受信側装置では、 図 1 6に示すデ 'イン夕リーブ装置により、 受信フレームの デ ·インタリーブが行われる。
このデ 'イン夕リーブ装置は、 2個の処理部 3 0 0 4および 3 0 0 3と、 合成部
4 0 0 3とにより構成されている。
処理部 3 0 0 3および 3 0 0 .»の各々は、 第 1の実施形態におけるデ ·インタリ ーブ装置 2 (図 6参照) と同一の構成を有している。 合成部 4 0 0 2は、 第 2の実 施形態における合成部 4 0 0 2と同じ機能を有している。
このデ ·ィン夕リーブ装置により、 受信フレームのデ ·ィン夕リーブが行われ、 各ビッ卜が元通りの順番に並んだヘッダ H、 データ D ^およびデータ D 2が得られ る。
そして、 ヘッダ H、 データ および D 2に基づいてオーディオ信号の再生が行 われる。
具体的には、 まず、 ヘッダ Hから初期スケールファクタゲイン情報 (バンド 1 およびバンド nの各スケールファクタ S F ) や有効スケールファクタバンド数な どの復号に必要な情報を取り出す。
次に、 デ一夕 D ,に含まれている各 R V L Cから各バンドのスケールファクタ S F間の差分を求め、 これらの差分と初期スケールファクタゲイン情報とを用いて 各バンド 1〜!!のスケールファクタ S Fを復号する。 この場合、 低周波から高周 波の方向の復号および高周波から低周波の方向の復号の両方が可能なので、 いず れかの R V L Cに符号誤りが生じた場合でも、 多くのバンドのスケールファクタ
5 Fを復号することができる。
すなわち、 例えば周波数が高いバンド n— 1のスケールファクタ S Fを求める のに必要な差分が符号誤りにより得られない場合には、 バンド 1のスケールファ クタ S F (初期スケールゲイン情報) にバンド 1および 2の各スケールファクタ 間の差分を加算してバンド 2のスケールファクタ S Fを求め、 次にこれに対しバ ンド 2および 3の各スケールファクタ間の差分を加算してバンド 3のスケールフ ァク夕 S Fを求め、 …という具合に、 低周波側から高周波側に向けて各バンドの スケールファクタ S Fを求めてゆく。 これに対し、 例えば周波数が低いバンド 2 のスケールファクタ S Fを求めるのに必要な差分が符号誤りにより得られない場 合には、 バンド nのスケールファクタ S F (初期スケールゲイン情報) からバン ド n— 1および nの各スケールファクタ間の差分を減算してバンド n— 1のスケ —ルファクタ S Fを求め、 次にこれからバンド n— 3および n— 2の各スケール ファクタ間の差分を減算してバンド n— 3のスケールファクタ S Fを求め、 …と いう具合に、 高周波側から低周波側に向けて各バンドのスケールファクタ S Fを 求めてゆけばよいのである。
次に各バンドのスケールファクタ S Fと、 デ一夕 D 2に含まれている各バンドの 各 M D C T係数のスぺク卜ラルデ一夕 M Lとを上述した式 ( 1 ) に代入し、 各バ ンドに属する各 MD C T係数 Xを再生する。
そして、 符号誤りにより復号することができないスケールファクタ S Fがある 場合には、 そのスケールファクタ S Fに対応したバンドについてコンシ一ルメン ト処理を施す。 すなわち、 当該バンドに関しては、 スぺクトラルデ一夕 M Lを 「0」 に設定する。
次に、 M D C T係数 Xに逆 M D C T変換を施すとともに、 逆 M D C T変換結果 とへッダ情報とに基づいてオーディオ信号を再生する。
以上が受信側装置の動作である。
次に、 本実施形態の効果について説明する。
ここでは、 本実施形態の効果がより正確に理解されるよう、 最初に本実施形態 によるイン夕リーブ方法以外のィン夕リーブ方法を比較例として挙げ、 これを採 用した場合における符号誤りに対する耐性を説明する。 その後、 これとの比較に おいて、 本実施形態によるィン夕リ一ブ方法を採用した場合における符号誤りに 対する耐性を説明する。
まず、 本実施形態以外のィン夕リーブ方法の比較例 1として、 上記第 1の実施 形態のように、 誤り訂正符号化されたヘッダ Hを構成する各ビットを、 誤り訂正 符号化されていないデータ D tおよび D の両方に対応したビット列の中に分散さ せる場合を考える。 なお、 本実施形態との比較の便宜のため、 ヘッグ Hは 3 2 0 ビット、 デ一夕 D ,は 8 0ビヅト、 デ一夕 D 2は 1 2 0 0ビットのビット長を有し ているものとする。
この場合のイン夕リーブは、 図 1 7 ( a ) に示すように、 作業メモリにおける 3 2 0 ( 1 2 0 0 + 1 ) 個の連続した記憶エリアを用いて行われる。
図 1 7 ( a ) には、 このイン夕リーブ用の記憶エリアが 2次元的に表されてい る。
まず、 図 1 7 ( a ) に示すように、 ヘッダ Hを構成する 3 2 0ビットが、 作業 メモリの第 1行に対応した 3 2 0個の記憶エリアに書き込まれる。
次に、 作業メモリの第 1列の第 2行〜第 5行に対応した 4個の記憶ェリァにデ 一夕 D!における最初の 4ビットが書き込まれ、 第 2列の第 2行〜第 5行に対応し た 4個の記憶エリアに次の 4ビットが書き込まれ、 ···、 第 2 0列の第 2行〜第 5 行に対応した 4個の記憶エリアに最後の 4ビッ卜が書き込まれる。
このようにしてデ一夕 D ,を構成する 8 0個のビッ卜の書き込みが終了すると、 これに続けてデータ D 2を構成する 1 2 0 0個のビッ卜の書き込みが行われる。 す なわち、 作業メモリの第 2 1列の第 2行〜第 5行に対応した各記憶ェリァにデ一 夕 D 2における最初の 4ビッ卜が書き込まれ、 第 2 2列の第 2行〜第 5行に対応し た各記憶エリアに次の 4ビットが書き込まれ、 ···、 第 3 2 0列の第 2行〜第 5行 に対応した各記憶エリアに最後の 4ビッ卜が書き込まれるのである。
このようにしてヘッダ H、 デ一夕 D >および D 2を構成する各ビッ卜の作業メモ リへの書き込みが終了すると、 作業メモリに記憶された各ビッ卜が書き込み時と は異なった順序で読み出される。 すなわち、 作業メモリの第 1列の第 1行〜第 5 行に対応した各記憶ェリアから 5ビッ卜が読み出され、 第 2列の第 1行〜第 5行 に対応した各記憶エリアから 5ビットが読み出され、 ···、 第 3 2 0列の第 1行〜 第 5行に対応した各記憶エリアから最後の 5ビッ卜が読み出される。
このようにして、 ヘッダ Hを構成する 3 2 0個のビットを、 デ一夕 および D 2を構成する 1 2 8 0ビットのビット列に等間隔に分散配置させた 1 6 0 0ビット のビット列が得られ、 伝送路を介して受信側装置へ伝送される。
この伝送過程において、 図 17 (b) に示すように、 バースト符号誤りが生じ たとする。 この図 17 (b) に示す例では、 ヘッダ Hを構成する 320ビットの うち 9ビヅト目から 13ビット目までの 5ビッ卜と、 データ D,を構成している連 続した幾つかのビッ卜がバースト符号誤りの影響を受けている。
ここで、 ヘッダ Hに関しては、 イン夕リーブによるランダム化が行われ、 バ一 スト符号誤りの影響がランダム符号誤りとなって現れる。 従って、 この誤りビッ 卜数 (図 17 (b) に示す例では 4ビット) が誤り訂正能力以内であれば、 受信 側装置において、 その符号誤りを訂正することができる。
一方、 図 17 (b) に示す例では、 各バンドのスケールファクタ SFを逐次求 めるのに必要な R V L Cを含むデ一夕 D ,がバースト誤りの影響を受けている。 ここで、 受信側装置では、 復元されたスケールファクタ SFとスぺクトラルデ —夕 MLとに基づいて、 各スケールファクタバンド毎に MD CT係数 Xを生成す る。 従って、 デ一夕 E とデ一夕 D2のうち一方にバース卜符号誤りが生じると、 他方に誤りがなくとも、 誤り部分に対応したスケールファクタバンドが復号不能 となる。
そして、 図 17 (b) に示す例では、 デ一夕 のビット列、 すなわち、 各バン ドのスケールファクタ S Fを求めるのに必要な RVL Cのビット列のうち 19ビ ット目から〜 38ビッ卜目までの連続したビット列に誤りが発生している。 この ため、 符号誤りの生じた RVLCをスケールファクタ S Fの復号に必要とする全 てのスケールファクタバンドが復号不能区間となる。 図 17 (b) に示すように RVLCのビット列のうちの多くのビット列に誤りが発生した場合、 図 17 (c) に示すように多くのバンドを含む復号不能期間が生じてしまう。
次に、 比較例 2を挙げて説明する。 この比較例 2では、 図 15に示すようなィ ン夕リーブ装置によりフレームにイン夕リーブを施す。 ただし、 この比較例 2に よって行われるィン夕リーブは、 本実施形態によって行われるィン夕リーブとは 異なっている。
この比較例 2において、 処理部 2003は、 図 18 (a) に示すように、 スケー ルファクタ SFの復号に必要なデータ を構成する 80ビットを、 作業メモリの 第 1行および第 2行に 4 0ビットずつ分けて書き込む。 次いで処理部 2 0 0 3は、 作業メモリの第 1列の第 3行〜第 3 2行までの各記憶ェリァにデ一夕 D 2を構成す る 1 2 0 0個のビッ卜のうちの最初の 3 0ビヅトを書き込み、 第 2列の第 3行〜 第 3 2行までの各記憶エリアに次の 3 0ビットを書き込み、 ··'、 第 4 0列の第 3 行〜第 3 2行までの各記憶エリアに最後の 3 0ビヅトを書き込む。 そして、 この 書き込みが終わると、 処理部 2 0 0 3は、 作業メモリの第 1列の第 1行〜第 3 2行 までの各記憶エリアから 3 2ビッ卜を読み出し、 第 2列の第 1行〜第 3 2行まで の各記憶エリアから 3 2ビットを読み出し、 ···、 第 4 0列の第 1行〜第 3 2行ま での各記憶エリアから最後の 3 0ビットを読み出す。 そして、 処理部 2 0 0 3は、 このようにして読み出した 1 2 8 0ビットのビヅト列を処理部 2 0 0 4へ送る。 次に、 処理部 2 0 0 4では、 ヘッダ Hを構成する 3 2 0個のビットを、 処理部 2 0 0 3から出力された 1 2 8 0ビッ卜のビット列内に等間隔に分散配置させるイン 夕リーブを行う。
図 1 8 ( b ) は、 このイン夕リーブにより得られたビット列の構成を示すもの である。
このビット列は、 ィン夕リーブ後のフレームとして、 受信側装置へ伝送される。 このフレームの伝送過程において、 図 1 8 ( b ) に示すようなバース卜符号誤 りが生じたとする。
この図 1 8 ( b ) に示す例では、 スケールファクタ S Fの復号に必要なデ一夕 D 1の第 3ビット、 第 4ビット、 第 4 3ビットおよび第 4 4ビットがバースト符 号誤りの影響を受けている。 従って、 これらのビッ卜誤りによりスケールファク 夕 S Fの復号をすることができないスケールファクタバンドが復号不能区間にな る。
ところで、 スケールファクタ S Fの符号には R V L Cが使用されており、 また、 最も低周波のバンド 1に対応するスケールファクタ S Fと最も高周波 nのバンド に対応するスケールファクタ S Fは、 初期スぺクトルゲイン情報としてヘッダ H に含まれている。 従って、 周波数の高いバンドに対応した R V L Cに符号誤りが 生じているときには低周波から高周波に向けての復号を行い、 逆に周波数の低い バンドに対応した R V L Cに符号誤りが生じている場合には、 高周波から低周波 に向けての復号を行うことで、 極力広範囲のバンドのスケールファクタ SFを復 元することが可能である。
しかしながら、 上述したようにデータ を構成する各ビットを作業メモリにお ける複数行に対応した各記憶エリアに書き込んでイン夕リーブを行うと、 ィン夕 リーブ後のフレームにおいてスケールファクタ S Fの復号に必要な各 RVL Cの 構成ビットが 2個連続して現れることとなる (図 18 (b) 参照) 。 このため、 スケールファクタ S Fの復号に必要な各ビッ 卜のうちバース卜符号誤りの影響を 受けるビットの個数が増加することとなる。 しかも、 スケールファクタ SFの復 号に必要な各 R VL Cの構成ビットのうち周波数軸上において離れた 2またはそ れ以上のバンドに対応した各 R V L Cの構成ビットがバースト符号誤りの影響を 受ける可能性が高い。
そして、 周波数軸上において離れた複数のバンドに対応した各 RVLCの構成 ビットに符号誤りが生じると、 図 18 (c) に示すように、 それらのバンドのう ち最も周波数の低いバンドから最も周波数の高いバンドまでの区間が復号不能区 間となる。
これらの比較例 1および 2に対し、 本実施形態では、 処理部 2003においてィ ン夕リーブを行う際に、 スケールファクタ S Fに対応したデ一夕 を構成する全 ビットを作業メモリの第 1行に書き込むようにしたので、 スケールファクタ SF に復号に必要な R V L Cの構成ビットをフレーム内に等間隔に分散配置させるこ とができる。 また、 各バンドのスケールファクタ S Fの復号に必要な RVLじの 構成ビットは、 周波数軸上における各バンドの順序と同じ順序で、 イン夕リーブ 後のビット列中に現れる。 従って、 伝送中のフレームに図 19 (a) に示すよう なバース卜符号誤りが生じたとしても、 周波数軸上において接近したバンドに対 応したスケールファクタ SFの復号が不可能になるに過ぎない。 従って、 スケ一 ルファクタ SFの喪失に伴う復号不能区間を図 19 (b) に示すように短くする ことができる。
このように本実施形態によれば、 誤り訂正符号化がなされたヘッダ Hと、 誤り 訂正符号化が行われていないデータ D iおよび D 2とがある場合に、 デ一夕 D 2中に デ一夕 D,に含まれるスケールファクタ S Fの復号のための各ビッ卜を分散配置し、 さらに、 この結果得られるビット列にへッダ Hを構成する各ビットを分散配置す るようにしたので、 バースト誤りが発生してもスケールファクタ S Fが復号不能 となる確率を低減させることができる。 このため、 再生されるオーディオ信号の 品質を向上させることができる。
さらに、 スケールファクタ S Fの復号に必要な各ビッ卜の分散配置を行う際に、 各ビットを作業メモリの第 1行のみに書き込むようにしたので、 周波数軸上にお ける各バンドの順序と同じ順序で、 各バンドのスケールファクタ S Fの復号に必 要な各ビットがフレーム内に分散配置されることとなる。
このため、 バースト誤りが発生しても、 これにより失われるスケールファクタ S Fを周波数軸上において集中させることができる。 従って、 復号不能となるバ ンドをごく狭い範囲に集中させることができる。 この結果、 再生されるオーディ ォ信号の品質を向上させることができる。
D . 以上説明した各実施形態の変形例
第 1〜第 3の実施形態に係るインタリーブ装置およびデ 'イン夕リ一ブ装置に ついては、 図示されたハードウェア的な構成のほか、 上述した動作と同等なプロ グラムを実行するようなソフトゥェァ的な構成でも実現可能である。
また、 上記各実施形態では、 誤り訂正符号化されたヘッダ Hを構成する各ビッ トをそうでないデータのビッ卜列中に分散配置させるようにしたが、 本発明はこ れに限定されるものではなく、 誤り訂正符号化されていない部分に上述したィン 夕リーブとデ ·ィン夕リーブを適用してもよいことは勿論である。
また、 第 3実施形態では、 1つの信号を表す 3種類のパラメ一夕に本発明を適 用した場合を例に挙げたが、 本発明はこれに限定されるものではなく、 1つの信 号を 4種類以上のパラメ一夕によって表すものに適用してもよいことは勿論であ る。 この場合には、 あるパラメ一夕に対応する各ビットを、 残りのパラメ一夕の うち 1つのパラメ一夕に対応するビット列中に分散配置し、 この分散処理をパラ メータの種類の数に対応して複数回繰返して実行することにより、 イン夕リーブ を実行すればよい。

Claims

請求の範囲
1 . 伝送または記録すべきフレームに含まれる第 1の情報に対応したビット列内 に当該フレームに含まれる第 2の情報に対応したビット列を構成する各ビットを 分散配置することを特徴とするイン夕リーブ方法。
2 . 一定個数の前記第 1の情報に対応したビットを間に挟むように、 前記第 2の 情報に対応したビット列を構成する各ビットを等間隔に前記第 1の情報に対応し たビット列内に分散配置することを特徴とする請求項 1に記載のイン夕リーブ方 法。
3 . 前記第 2の情報に対応したビット列を構成する各ビットを 1ビットずつ前記 第 1の情報に対応したビッ卜列内に分散配置することを特徴とする請求項 1に記 載のインタリーブ方法。
4 . 前記第 2の情報に対応したビット列を構成する各ビットを複数ビッ卜ずつ前 記第 1の情報に対応したビッ卜列内に分散配置することを特徴とする請求項 1に 記載のィン夕リーブ方法。
5 . 前記第 2の情報に対応したビット列が誤り訂正符号化されたビット列であり、 前記第 1の情報に対応したビッ卜列が誤り訂正符号化されていないビット列であ ることを特徴とするィン夕リーブ方法。
6 . 前記第 1の情報に対応したビット列および前記第 2の情報に対応したビット 列がレ、ずれも誤り訂正符号化されていないビット列であることを特徴とする請求 項 1に記載のィン夕リーブ方法。
7 . 前記分散配置のなされたビット列に対し、 当該ビット列に含まれていない別 の情報に対応したビット列を構成する各ビッ卜を分散配置する処理を当該別の情 報を追加しながら再帰的に繰り返すことを特徴とする請求項 1に記載のィン夕リ ープ方法。
8 . 前記分散配置のなされたビット列に対し、 既に当該ビット列に含まれている 情報とは異なる符号長で誤り訂正符号符号化された符号語を構成する各ビットを 分散配置する処理を当該符号語を追加しながら再帰的に繰り返すことを特徴とす る請求項 1に記載のィン夕リーブ方法。
9 . 前記第 1の情報は伝送過程において符号誤りが生じた場合にコンシ一ルメン ト処理の対象となる情報であり、 前記第 1の情報に対応したビット列を構成する 各ビッ卜は、 他の情報に対応したビット列内に分散配置されないことを特徴とす る請求項 1に記載のィン夕リーブ方法。
1 0 . 前記第 1の情報は、 伝送または記録すべき信号を差分符号化したときの差 分に対応した情報であり、 前記第 2の情報は、 前記差分を逐次用いて前記信号を 復号するときに初期値として用いられる情報であることを特徴とする請求項 1に 記載のィン夕リーブ方法。
1 1 . デ ·イン夕リーブの対象であるビット列の中に分散配置された各ビヅトを 当該ビット列から取り出し、 異なる情報に対応した 2つのビット列を復元するこ とを特徴とするデ ·ィン夕リーブ方法。
1 2 . 前記分散配置された各ビットを前記ビット列から取り出す処理を逐次繰り 返すことにより、 異なる情報に対応した 3以上のビット列を復元することを特徴 とする請求項 1 1に記載のデ ·インタリーブ方法。
1 3 . 伝送または記録すべきフレームに含まれる第 1の情報に対応したビット列 内に当該フレームに含まれる第 2の情報に対応したビット列を構成する各ビット を分散配置することを特徴とするイン夕リーブ装置。
1 4 . 作業メモリと、
伝送または記録すべきフレームに含まれる第 1の情報に対応したビット列およ び当該フレームに含まれる第 2の情報に対応したビット列を構成する各ビッ卜を 前記作業メモリに書き込むための書込ァドレスを前記作業メモリに供給する書込 アドレス供給部と、
前記第 1の情報に対応した複数の連続したビットを前記作業メモリから読み出 すための複数のアドレスと、 前記第 2の情報に対応した 1個または 2個以上のビ ットを前記作業メモリから読み出すための複数のアドレスとを交互に前記作業メ モリに供給し、 前記第 2の情報に対応したビット列を構成する各ビッ卜が前記第 1の情報を構成するビット列内に分散配置したビッ卜列を前記作業メモリから読 み出す読出アドレス供給部と
を具備することを特徴とするィン夕リーブ装置。
1 5 . デ ·イン夕リーブの対象であるビット列の中に分散配置された各ビットを 当該ビット列から取り出し、 異なる情報に対応した 2つのビット列を復元するこ とを特徴とするデ ·ィン夕リーブ装置。
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DE69936568T DE69936568T2 (de) 1998-05-27 1999-05-27 Verfahren und Vorrichtung zum Verchachteln einer ersten Bitsequenz in eine zweite Bitsequenz
KR10-2000-7000929A KR100493261B1 (ko) 1998-05-27 1999-05-27 인터리빙을 행하기 위한 방법 및 장치와, 디인터리빙을행하기 위한 방법 및 장치
US09/462,773 US6871302B1 (en) 1998-05-27 1999-05-27 Method and device for interleaving and method and device for deinterleaving
EP99922520A EP1017175B1 (en) 1998-05-27 1999-05-27 method and device for interleaving of a first bit sequence into a second sequence
KR10-2004-7015803A KR100493263B1 (ko) 1998-05-27 1999-05-27 인터리빙을 행하기 위한 방법 및 장치와, 디인터리빙을행하기 위한 방법 및 장치
AU39544/99A AU742455C (en) 1998-05-27 1999-05-27 Interleaving method and device, and deinterleaving method and device
CA002297770A CA2297770C (en) 1998-05-27 1999-05-27 Interleaving system
JP54238499A JP3362051B2 (ja) 1998-05-27 1999-05-27 インタリーブを行うための方法および装置並びにデ・インタリーブを行うための方法および装置
US10/885,992 US7191369B2 (en) 1998-05-27 2004-07-06 Method and device for interleaving and method and device for de-interleaving
US11/540,059 US7428667B2 (en) 1998-05-27 2006-09-29 Method and device for interleaving and method and device for de-interleaving
US11/541,228 US7469365B2 (en) 1998-05-27 2006-09-29 Method and device for interleaving and method and device for de-interleaving

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493263B1 (ko) * 1998-05-27 2005-06-02 가부시키가이샤 엔.티.티.도코모 인터리빙을 행하기 위한 방법 및 장치와, 디인터리빙을행하기 위한 방법 및 장치
DE10219700C1 (de) * 2002-05-02 2003-09-18 Astrium Gmbh Verfahren zum Interleaving von Daten
EP1561296A1 (en) * 2002-09-24 2005-08-10 Telefonaktiebolaget LM Ericsson (publ) Interleaving for mobile communications
US8077743B2 (en) * 2003-11-18 2011-12-13 Qualcomm Incorporated Method and apparatus for offset interleaving of vocoder frames
JP4349183B2 (ja) * 2004-04-01 2009-10-21 富士ゼロックス株式会社 画像処理装置および画像処理方法
US8340098B2 (en) * 2005-12-07 2012-12-25 General Instrument Corporation Method and apparatus for delivering compressed video to subscriber terminals
EP2067258A2 (en) * 2006-09-12 2009-06-10 Nxp B.V. Deinterleaver for a multi-stage interleaving scheme with processing of bit pairs
US7688908B2 (en) * 2007-03-12 2010-03-30 Samsung Electronics Co., Ltd. System and method for processing wireless high definition video data using a shortened last codeword
US7779216B2 (en) * 2007-04-11 2010-08-17 Honeywell International Inc. Method and system of randomizing memory locations
JP2008311640A (ja) * 2007-05-16 2008-12-25 Rohm Co Ltd 半導体レーザダイオード
US8700792B2 (en) 2008-01-31 2014-04-15 General Instrument Corporation Method and apparatus for expediting delivery of programming content over a broadband network
US8752092B2 (en) 2008-06-27 2014-06-10 General Instrument Corporation Method and apparatus for providing low resolution images in a broadcast system
WO2010085361A2 (en) * 2009-01-26 2010-07-29 Thomson Licensing Frame packing for video coding
US8189408B2 (en) * 2009-11-17 2012-05-29 Freescale Semiconductor, Inc. Memory device having shifting capability and method thereof
JP4734450B2 (ja) * 2009-12-22 2011-07-27 株式会社東芝 認証モジュール、電子機器及びインタリーブ信号の復元方法
US9357244B2 (en) 2010-03-11 2016-05-31 Arris Enterprises, Inc. Method and system for inhibiting audio-video synchronization delay
WO2011154780A1 (en) * 2010-06-11 2011-12-15 Freescale Semiconductor, Inc. Method for providing data protection for data stored within a memory element and integrated circuit device therefor
EP2490355A1 (en) * 2011-02-18 2012-08-22 Fraunhofer-Gesellschaft zur Förderung der Angewandten Forschung e.V. Digital receiver and digital transmitter having a variable interleaver functionality
EP2863566B1 (en) 2013-10-18 2020-09-02 Université de Nantes Method and apparatus for reconstructing a data block
US9876606B2 (en) 2015-01-20 2018-01-23 Telefonaktiebolaget L M Ericsson (Publ) Transmitting device, receiving device, and methods performed therein
WO2018187902A1 (en) 2017-04-10 2018-10-18 Qualcomm Incorporated An efficient interleaver design for polar codes
CN113688067A (zh) * 2021-08-30 2021-11-23 上海汉图科技有限公司 数据写入、数据读取方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09130269A (ja) * 1995-11-06 1997-05-16 Oki Electric Ind Co Ltd 誤り訂正符号フレーム構成装置
JPH09161417A (ja) * 1995-11-30 1997-06-20 Sony Corp ディジタルオーディオ信号処理装置および方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4559625A (en) * 1983-07-28 1985-12-17 Cyclotomics, Inc. Interleavers for digital communications
JPS63182977A (ja) * 1987-01-23 1988-07-28 Pioneer Electronic Corp デイジタル音声信号多重方式
FR2627650B1 (fr) * 1988-02-24 1990-07-06 Crouzet Sa Procede et dispositif de transmission de donnees
EP0519669A3 (en) * 1991-06-21 1994-07-06 Ibm Encoding and rebuilding data for a dasd array
US5255343A (en) * 1992-06-26 1993-10-19 Northern Telecom Limited Method for detecting and masking bad frames in coded speech signals
JP2900719B2 (ja) 1992-08-24 1999-06-02 日本電気株式会社 音声コーデック処理方法
US5517511A (en) * 1992-11-30 1996-05-14 Digital Voice Systems, Inc. Digital transmission of acoustic signals over a noisy communication channel
DE69317867T2 (de) 1992-12-14 1998-10-22 Koninkl Philips Electronics Nv Verfahren und Vorrichtung zur Realisierung eines Quasiproduktkodes mit verschiedenen Fehlerschutzstufen
EP0603932B1 (en) * 1992-12-14 1998-04-08 Koninklijke Philips Electronics N.V. Method and apparatus for implementing a quasi-product code with different degrees of protection against errors
AU665716B2 (en) * 1993-07-05 1996-01-11 Mitsubishi Denki Kabushiki Kaisha A transmitter for encoding error correction codes and a receiver for decoding error correction codes on a transmission frame
CA2131674A1 (en) 1993-09-10 1995-03-11 Kalyan Ganesan High performance error control coding in channel encoders and decoders
FR2713845B1 (fr) * 1993-12-07 1996-01-19 Thomson Consumer Electronics Procédé d'entrelacement et de désentrelacement en bloc et dispositif de mise en Óoeuvre.
JP3304632B2 (ja) * 1994-09-21 2002-07-22 ソニー株式会社 インターリーブ方法およびインターリーブ回路
WO1996027962A2 (en) 1995-03-03 1996-09-12 Philips Electronics N.V. Error protected multichannel digital data transmission system and method having graceful degration quality through multi-resolution, and transmitter station and receiver station for use in such system
DE59610391D1 (de) 1995-06-12 2003-06-05 Siemens Ag Verfahren und Codiereinrichtung zur gesicherten Übertragung von Daten mittels Mehrkomponenten-Codierung
FR2737363B1 (fr) * 1995-07-27 1997-09-05 France Telecom Entrelacement/desentrelacement d'elements de donnees
DE69527525T2 (de) * 1995-08-21 2003-04-03 Alcatel Sa Verfahren zur Schachtelung von Datenrahmen, Übertragungsfehlerkorrekturanordnung und Modulator damit
US5757822A (en) 1995-08-24 1998-05-26 Quantum Corporation Bit-interleaved rate 16/17 modulation code with three-way byte-interleaved ECC
JPH09153918A (ja) * 1995-11-30 1997-06-10 Nippon Telegr & Teleph Corp <Ntt> ディジタル伝送装置
US5764649A (en) * 1996-03-29 1998-06-09 Amati Communications Corporation Efficient address generation for convolutional interleaving using a minimal amount of memory
JP3854662B2 (ja) * 1996-06-12 2006-12-06 キヤノン株式会社 撮像装置
US5898698A (en) * 1996-09-24 1999-04-27 Orckit Communications Ltd. Multiple codeword interleaver method and apparatus
US5751741A (en) * 1996-11-20 1998-05-12 Motorola, Inc. Rate-adapted communication system and method for efficient buffer utilization thereof
US5978833A (en) * 1996-12-31 1999-11-02 Intel Corporation Method and apparatus for accessing and downloading information from the internet
US5946357A (en) * 1997-01-17 1999-08-31 Telefonaktiebolaget L M Ericsson Apparatus, and associated method, for transmitting and receiving a multi-stage, encoded and interleaved digital communication signal
ES2236784T3 (es) * 1997-01-31 2005-07-16 Alcatel Metodo y dispositivo para intercalar y desintercalar datos digitales y sistema de comunicacion.
DE69829736T2 (de) * 1997-05-13 2006-02-09 Matsushita Electric Industrial Co., Ltd., Kadoma Paketsender
US6154661A (en) * 1997-12-10 2000-11-28 Arraycomm, Inc. Transmitting on the downlink using one or more weight vectors determined to achieve a desired radiation pattern
AU756985B2 (en) 1998-05-27 2003-01-30 Ntt Mobile Communications Network, Inc. Error protecting method and error protective device
KR100493263B1 (ko) 1998-05-27 2005-06-02 가부시키가이샤 엔.티.티.도코모 인터리빙을 행하기 위한 방법 및 장치와, 디인터리빙을행하기 위한 방법 및 장치
JP2000124816A (ja) * 1998-10-14 2000-04-28 Oki Electric Ind Co Ltd 符号化インタリーブ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09130269A (ja) * 1995-11-06 1997-05-16 Oki Electric Ind Co Ltd 誤り訂正符号フレーム構成装置
JPH09161417A (ja) * 1995-11-30 1997-06-20 Sony Corp ディジタルオーディオ信号処理装置および方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
See also references of EP1017175A4 *
YAMAMOTO M., ET AL.: "ELECTRONIC LIFE, PASSAGE.", ELECTRONICS LIFE, XX, XX, 1 January 1994 (1994-01-01), XX, pages 60 - 74., XP002921759 *

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Publication number Publication date
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