JP2000124816A

JP2000124816A - 符号化インタリーブ装置

Info

Publication number: JP2000124816A
Application number: JP10291748A
Authority: JP
Inventors: Koichi Inoue; 浩一井上
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-10-14
Filing date: 1998-10-14
Publication date: 2000-04-28
Also published as: US6282677B1

Abstract

(57)【要約】【解決手段】畳み込み符号化器２をインタリーブ用メ
モリ１と、セレクタ３の間に配置する。インタリーブ制
御部４は、インタリーブ用メモリ１に書き込まれている
送信情報を読み出して畳み込み符号化器２へ送る。畳み
込み符号化器２は、この送信情報を受け入れて送信デー
タを出力する。セレクタ３は、この送信データから、必
要とする送信データを選択して出力する。【効果】メモリの書き込み容量を１／（符号化率）に
低減することが可能になった。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル移動通
信等における符号化インタリーブ装置に関する。

【０００２】

【従来の技術】ディジタル移動通信等の伝送経路中にお
いて、ディジタル信号の誤りが、発生することがある。
この誤りを訂正して良好な通信品質を得るために、符号
化、復号化装置が採用されている。更に、伝送経路中に
おいて、ディジタル信号の誤りが、バースト的（局所
的）に発生することもありうる。このバースト的な誤り
を平均化して効率良く誤り訂正するために、インタリー
ブ装置が、採用されている。従来、この符号化、復号化
装置と、インタリーブ装置は各々別々に採用されてい
た。符号化、復号化装置としては、畳み込み符号化、復
号化装置が多く採用されている。

【０００３】ここで、畳み込み符号化、復号化装置と
は、送信側で、一定の規則に従って送信情報が符号の中
に順々に畳み込まれながら符号化される。受信側で、こ
の畳み込まれた符号が一定の規則に従って元の送信情報
に復号化される。このようにして伝送経路中における誤
りを訂正する装置が、符号化、復号化装置である。ま
た、インタリーブ装置とは、バースト的な誤りを以下の
ようにして平均化する装置である。

【０００４】まず、シリアルに転送されてくるディジタ
ル信号を、送信前にいくつかの群に分割する。例えば４
群に分割するとしたら、１番目、５番目、９番目、…の
ビットを第１群とする。２番目、６番目、１０番目、…
のビットを第２群とする。３番目、７番目、１１番目、
…のビットを第３群とする。４番目、８番目、１２番
目、…のビットを第４群とする。こうして、第１群、第
２群、第３群、第４群という順番にそのディジタル信号
を並べ替えて送信する。受信側では受信後にその並びを
元に戻す。

【０００５】ここで、例えば第２群にバースト的誤りが
発生して受信側に受信されたとする。この第２群のデー
タは破棄される。その場合、２番目、６番目、２番目、
１０番目、…というようにとびとびのビットが抜けるだ
けだから、前後に隣接した正常に受信された他のビット
の情報を利用して、誤り訂正をすることが可能になる。
２００個のビットから成るディジタル信号の、５０番目
から１００番目までのビット全てが連続して消滅した場
合と比べると、はるかに被害が少ない。このように、送
信側でディジタル信号の各ビットの順番を入れ替えて送
信する装置をインタリーブ装置と呼んでいる。

【０００６】

【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には以下に記すような解決すべき課題が残
されていた。畳み込み符号化では、符号化後の送信デー
タのビット数は、符号化前の送信情報のビット数に符号
化率を掛けた値になるため、ビット数は、通常数倍に増
大する。

【０００７】また、インタリーブ装置では、ディジタル
信号の順番を並べ替えるため、一旦送信データを書き込
むメモリが必要になる。即ち上記数倍に増大したビット
数が書き込まれるため、書き込み容量の大きなメモリが
必要とされていた。ここで送信情報とは、符号化前のデ
ィジタル信号を表し、送信データとは、符号化後のディ
ジタル信号を表す。

【０００８】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。〈構成１〉送信情報が、書き込み規則に従って順番に書
き込まれるインタリーブ用メモリと、このインタリーブ
用メモリから上記書き込み規則とは異なる読み出し規則
に従って読み出すインタリーブ制御部と、上記インタリ
ーブ制御部から読み出された送信情報を受け入れて畳み
込み符号化して出力する畳み込み符号化器と、上記イン
タリーブ制御部の制御に基づいて、上記畳み込み符号化
器の出力する送信データの一方を選択して出力するセレ
クタを備えたことを特徴とする符号化インタリーブ装
置。

【０００９】〈構成２〉構成１に記載された符号化イン
タリーブ装置において、送信情報ビットの先頭値から順
番に畳み込んで累積する巡回型畳み込み符号化器と、上
記先頭値から累積を終了する送信情報ビットまでの間
に、区切りとなる複数の送信情報ビットまで、複数の累
積演算結果をそれぞれ複数の累積情報として記憶するイ
ンタリーブ用サブメモリを備えたことを特徴とする符号
化インタリーブ装置。

【００１０】

【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。図１は、具体例１のブロック
図である。具体例１について説明する前に比較例を使っ
てその動作概要を説明する。図２は、ＩＳ−９５送信回
路ブロック図である。この比較例のインタリーブ装置
は、携帯電話システムの標準規格であるＩＳ−９５に準
拠して構成されている。

【００１１】図２より、ＩＳ−９５送信回路は、畳み込
み符号化器１１、インタリーブ用メモリ１２とインタリ
ーブ制御部１３を備える。畳み込み符号化器１１は、拘
束長Ｋ＝９、符号化率Ｒ＝２の畳み込み符号化器であ
る。Ａ１〜Ａ９まで９個のデータ領域の全てに送信情報
を受け入れる。この送信情報を畳み込み符号化して送信
データを出力する符号化器である。今一例として、符号
化率Ｒ＝２と定め、送信データの一方の情報ビットをＣ
１＝Ａ１＋Ａ４＋Ａ５＋Ａ７＋Ａ９、他方の情報ビット
をＣ２＝Ａ２＋Ａ３＋Ａ４＋Ａ６＋Ａ８と定める。

【００１２】ここでＡ１〜Ａ９の値は、情報ビットＣ
１、Ｃ２が出力される時点でのＡ１〜Ａ９まで９個のデ
ータ領域にある送信情報のビットの値である。尚、ここ
で送信データのビット数は送信情報のビット数の２倍に
なる。

【００１３】インタリーブ用メモリ１２は、送信データ
を一旦、並べ替えのために書き込んでおくメモリであ
る。図を用いて詳細に説明する。図３は、比較例による
インタリーブ用メモリの説明図である。

【００１４】図３より、ＩＳ−９５送信回路における、
インタリーブ用メモリ１２は、２８８ワード（２ビット
／ワード）からなる、合計５７６ビットの書き込み容量
を持つ。このインタリーブ用メモリ１２に畳み込み符号
化器１１（図２）から送られてくる送信データが、順に
ワード単位で２ビットずつ書き込まれる。

【００１５】即ち、アドレス１に情報ビット番号１のつ
いた情報ビット及び情報ビット番号２のついた情報ビッ
トが書き込まれる。アドレス２に情報ビット番号３のつ
いた情報ビット及び情報ビット番号４のついた情報ビッ
トが書き込まれる。以下同様に続き、アドレス２８８に
情報ビット番号５７５のついた情報ビット及び情報ビッ
ト番号５７６のついた情報ビットが書き込まれる。ここ
で情報ビット番号とは、上記畳み込み符号化器１１（図
２）から送られてくる送信データの各ビットに、受入れ
順に付された番号である。

【００１６】再度図２に戻って比較例の構成についての
説明を続ける。インタリーブ制御部１３は、ここで、送
信前にディジタル信号の各ビットの順番を並べ替えてい
くつかの群に分割して直交符号化器１４へ転送する部分
である。

【００１７】図４は、ＩＳ−９５のインタリーブ概念図
である。送信すべき各情報ビットに順番に１、２、３、
…と、情報ビット番号をつける。図には、情報ビット番
号１を（１）、情報ビット番号２を（２）、…として一
番左上から下に向かって順に（１）、（２）、（３）、
…というように３２個並べてある。図の縦方向を列（Ｃ
ｏｌｕｍｎ）、横方向を行（Ｒｏｗ）と表示する。次の
３３番目の情報ビットは、Ｃｏｌｕｍｎ１の右隣のＣｏ
ｌｕｍｎ２の一番上に配置される。その後の情報ビット
も上から下に向かって順に並べ、この要領で、５７６個
の情報ビットが配列されている。

【００１８】図４を用いてＩＳ−９５におけるインタリ
ーブ装置の概要について説明する。ＩＳ−９５では、イ
ンタリーブ制御部１３（図２）が、インタリーブ用メモ
リ１２（図２）に図３のように書き込まれている情報ビ
ットを読み出して直交符号化器１４（図２）へ転送する
順番は、図４の行（Ｒｏｗ）に沿って順に読み出すこと
に定められている。

【００１９】即ち、先頭Ｒｏｗ１のＣｏｌｕｍｎ１
（１）より、情報ビット番号１の情報ビットから開始し
てＲｏｗ１のＣｏｌｕｍｎ２（３３）による、情報ビッ
ト番号３３の情報ビット、…Ｒｏｗ１のＣｏｌｕｍｎ１
８（５４５）による情報ビット番号５４５の情報ビット
へと進み、Ｒｏｗ１の全ての情報ビットを読み出した
後、Ｒｏｗ２へ進む。Ｒｏｗ２の全て情報ビットを読み
出した後、Ｒｏｗ３へ進む。同様にして最後尾Ｒｏｗ３
２のＣｏｌｕｍｎ１８（５７６）にある情報ビット番号
５７６の情報ビットへと進む。

【００２０】この規則を実際にインタリーブ用メモリ１
２（図２）に適用させて説明する。上記ＩＳ−９５のイ
ンタリーブ概念図（図４）より、読み出し開始位置は、
Ｒｏｗ１のＣｏｌｕｍｎ１（１）（図４）である。イン
タリーブ用メモリの説明図（図３）上で、このアドレス
は、１になる。従って、インタリーブ制御部１３（図
２）は、インタリーブ用メモリ１２（図２）のアドレス
１を読み出す。このアドレス１には、情報ビット番号１
のついた情報ビット及び情報ビット番号２のついた情報
ビットが書き込まれているので（図３）、情報ビット番
号１のついた情報ビットのみが選択されて直交符号化器
１４（図２）へ転送される。

【００２１】次の読み出し位置は、Ｒｏｗ１のＣｏｌｕ
ｍｎ２（３３）（図４）である。インタリーブ用メモリ
の説明図（図３）上で、このアドレスは、１７になる。
従って、インタリーブ制御部１３（図２）は、インタリ
ーブ用メモリ１２（図２）のアドレス１７を読み出す。
このアドレス１７には、情報ビット番号３３のついた情
報ビット及び情報ビット番号３４のついた情報ビットが
書き込まれているので（図３）、情報ビット番号３３の
ついた情報ビットのみが選択されて直交符号化器１４
（図２）へ転送される。

【００２２】次の読み出し位置は、Ｒｏｗ１のＣｏｌｕ
ｍｎ３（６５）（図２）である。インタリーブ用メモリ
の説明図（図３）上で、このアドレスは、３３になる。
従って、インタリーブ制御部１３（図２）は、インタリ
ーブ用メモリ１２（図２）のアドレス３３を読み出す。
このアドレス３３には、情報ビット番号６５のついた情
報ビット及び情報ビット番号６６のついた情報ビットが
書き込まれているので、情報ビット番号６５のみが選択
され直交符号化器１４（図２）へ転送される。

【００２３】同様の動作を繰り返して最後尾Ｒｏｗ３２
のＣｏｌｕｍｎ１８（５７６）へと進む。インタリーブ
用メモリの説明図（図３）上で、このアドレスは、２８
８になる。従って、インタリーブ制御部１３（図２）
は、インタリーブ用メモリ１２（図２）のアドレス２８
８を読み出す。このアドレス２８８には、情報ビット番
号５７５のついた情報ビット及び情報ビット番号５７６
のついた情報ビットが書き込まれているので（図３）、
情報ビット番号５７６のみが選択されて直交符号化器１
４（図２）へ転送される。以上でインタリーブ用メモリ
１２（図２）に一旦書き込まれた、合計５７６ビットの
送信データがインタリーブされて直交符号化器１４（図
２）へ転送されたことになる。

【００２４】ここで留意すべき点は以下の通りである。
畳み込み符号化器１１（図２）で、送信情報のビット数
２８８ビットが、２倍（符号化率Ｒ＝２）の５７６ビッ
トになったため、インタリーブ用メモリ１２（図２）の
書き込み容量も送信情報のビット数２８８ビットの２倍
必要になっている。このインタリーブ用メモリ１２（図
２）の書き込み容量を低減するために具体例１では、イ
ンタリーブ用メモリ１２（図２）の後に畳み込み符号化
器１１（図２）を配置する。

【００２５】〈具体例１〉再度図１に戻って、具体例１
の符号化インタリーブ装置について説明する。図１よ
り、具体例１のインタリーブ装置は、インタリーブ用メ
モリ１と、畳み込み符号化器２と、セレクタ３と、イン
タリーブ制御部４を備える。説明の都合上、以後この具
体例をＩＳ−９５に適用させたと仮定して説明する。イ
ンタリーブ用メモリ１は、送信情報が、並べ替えのため
に、一旦書き込まれるためのメモリである。このメモリ
構造を図を用いて説明する。

【００２６】図５は、具体例１によるインタリーブ用メ
モリの説明図である。図５に示す通りインタリーブ用メ
モリ１（図１）は２８８ワード（１ビット／ワード）の
メモリである。ビットストリーム状に送られてくる送信
情報は、順に１ビットずつ書き込まれる。

【００２７】最初のアクセスサイクルでアドレス１に、
送信情報ビット番号１のついた送信情報ビットが書き込
まれる。ここで送信情報ビット番号とは、インタリーブ
用メモリ１（図１）が受け入れる送信情報の各ビット
に、受入れ順に付された番号である。つぎのアクセスサ
イクルでアドレス２に送信情報ビット番号２のついた送
信情報ビットが書き込まれる。以下同様に続き、アドレ
ス２８８に送信情報ビット番号２８８のついた送信情報
ビットが書き込まれた後、即ち２８８サイクルで送信デ
ータの書き込みは終了する。以上の結果を表したのが図
５である。

【００２８】再度図１に戻って具体例１の構成について
の説明を続ける。畳み込み符号化器２は、拘束長Ｋ＝
９、符号化率Ｒ＝２の非巡回型畳み込み符号化器であ
る。インタリーブ制御部４の制御に基づいて、Ａ１〜Ａ
９まで９個のデータ領域に送信情報を受け入れる。これ
らの送信情報を畳み込み符号化して送信データを出力す
る符号化器である。今一例として、符号化率Ｒ＝２と定
め、送信データの一方の情報ビットをＣ１＝Ａ１＋Ａ４
＋Ａ５＋Ａ７＋Ａ９、他方の情報ビットをＣ２＝Ａ２＋
Ａ３＋Ａ４＋Ａ６＋Ａ８と定める。ここでＡ１〜Ａ９の
値は、情報ビットＣ１、Ｃ２が出力される時点でのＡ１
〜Ａ９まで９個のデータ領域にある送信情報のビットの
値である。尚、ここで送信データのビット数は、送信情
報のビット数の２倍になる。

【００２９】セレクタ３は、畳み込み符号化器２から情
報ビットＣ１及び情報ビットＣ２の２ビットからなる送
信データを受け入れる。これらの情報から、インタリー
ブ制御部４の制御に基づいて、その一方を選択して直交
符号化器へ送出する部分である。インタリーブ制御部４
は、読み出し順番に従って、１読み出しサイクル毎に送
信情報を１ビットずつインタリーブ用メモリ１から読み
出して畳み込み符号化器２へ送出する部分である。更
に、セレクタ３を制御して情報ビットＣ１及び情報ビッ
トＣ２のどちらか一方を選択させて直交符号化器へ送出
させる部分である。

【００３０】次に、図４を用いて、インタリーブ制御部
４（図１）がインタリーブ用メモリ１（図１）から送信
情報ビットを読み出す動作について説明する。説明の都
合上、具体例１をＩＳ−９５に適用させたと仮定してあ
るので、読み出される順番は、既に比較例で説明した図
４（ＩＳ−９５のインタリーブ概念図）と同様である。
但し、本具体例では、インタリーブ用メモリ１（図１）
と直交符号化器１４（図１）との間に畳み込み符号化器
２（図１）が介在している。

【００３１】図４より、インタリーブ制御部４（図１）
が、最初の読み出しサイクルによって、読み出す情報ビ
ット番号は、Ｒｏｗ１のＣｏｌｕｍｎ１（１）、と、定
められている。このとき、インタリーブ制御部４（図
１）はインタリーブ用メモリ１（図１）のアドレス１を
読み出して畳み込み符号化器２（図１）へ送出する。こ
のアドレス１には、送信情報ビット番号１のついた送信
情報ビットが書き込まれている。

【００３２】畳み込み符号化器２は、Ａ１〜Ａ９まで９
個のデータ領域（図１）の全てを初期化した後この送信
情報ビット番号１のついた送信情報ビットをデータ領域
Ａ９（図１）に受け入れる。尚、初期化によってＡ１〜
Ａ９まで９個のデータ領域（図１）の全ての値は０又は
１（この値を以後初期値と記す）になる。このときの畳
み込み符号化器２（図１）の出力Ｃ１、Ｃ２が、それぞ
れ情報ビット番号１及び情報ビット番号２に相当する。
セレクタ３（図１）は情報ビット番号１のついた情報ビ
ットを、選択して直交符号化器１４（図１）へ転送す
る。

【００３３】インタリーブ制御部４（図１）が次の読み
出しサイクルで読み出す情報ビット番号は、Ｒｏｗ１の
Ｃｏｌｕｍｎ２（３３）と定められている。このとき、
上記のように、情報ビット数は送信情報ビット数の２倍
になるので、インタリーブ制御部４（図１）はインタリ
ーブ用メモリ１（図１）のアドレス９からアドレス１７
まで、連続する９個のアドレスを読み出して畳み込み符
号化器２（図１）へ送出する。このアドレス９からアド
レス１７には、送信情報ビット番号９のついた送信情報
ビットから送信情報ビット番号１７のついた送信情報ビ
ットまでが書き込まれている。

【００３４】畳み込み符号化器２は、Ａ１〜Ａ９まで９
個のデータ領域（図１）に、順番に送信情報ビット番号
９のついた送信情報ビットから送信情報ビット番号１７
のついた送信情報ビットまで受け入れる。このときの畳
み込み符号化器２（図１）の出力Ｃ１、Ｃ２が、それぞ
れ情報ビット番号３３及び情報ビット番号３４に相当す
る。セレクタ３（図１）は情報ビット番号３３のついた
情報ビットを、選択して直交符号化器１４（図１）へ転
送する。

【００３５】インタリーブ制御部４（図１）が次の読み
出しサイクルで読み出す情報ビット番号は、Ｒｏｗ１の
Ｃｏｌｕｍｎ３（６５）と定められている。このとき、
インタリーブ制御部４（図１）はインタリーブ用メモリ
１（図１）のアドレス２５からアドレス３３まで連続す
る９個のアドレスを読み出して畳み込み符号化器２（図
１）へ送出する。このアドレス２５からアドレス３３に
は、送信情報ビット番号２５のついた送信情報ビットか
ら送信情報ビット番号３３のついた送信情報ビットまで
が書き込まれている（図５）。

【００３６】畳み込み符号化器２は、Ａ１〜Ａ９まで９
個のデータ領域（図１）に、順番に送信情報ビット番号
２５のついた送信情報ビットから送信情報ビット番号３
３のついた送信情報ビットまで受け入れる。このときの
畳み込み符号化器２（図１）の出力Ｃ１、Ｃ２が、それ
ぞれ情報ビット番号６５及び情報ビット番号６６に相当
する。セレクタ３（図１）は情報ビット番号６５のつい
た情報ビットを、選択して直交符号化器１４（図１）へ
転送する。

【００３７】同様にして、読み出しサイクルを続け、イ
ンタリーブ制御部４（図１）が最後の読み出しサイクル
で読み出す情報ビット番号は、Ｒｏｗ３２のＣｏｌｕｍ
ｎ１８（５７６）と定められている。このとき、インタ
リーブ制御部４（図１）はインタリーブ用メモリ１（図
１）のアドレス２８０からアドレス２８８まで連続する
９個のアドレスを読み出して畳み込み符号化器２（図
１）へ送出する。このアドレス２８０からアドレス２８
８には、送信情報ビット番号２８０のついた送信情報ビ
ットから送信情報ビット番号２８８のついた送信情報ビ
ットまでが書き込まれている。

【００３８】畳み込み符号化器２は、Ａ１〜Ａ９まで９
個のデータ領域（図１）に、順番に送信情報ビット番号
２８０のついた送信情報ビットから送信情報ビット番号
２８８のついた送信情報ビットまで受け入れる。このと
きの畳み込み符号化器２（図１）の出力Ｃ１、Ｃ２が、
それぞれ情報ビット番号５７５及び情報ビット番号５７
６に相当する。セレクタ３（図１）は情報ビット番号５
７６のついた情報ビットを、選択して直交符号化器１４
（図１）へ転送する。

【００３９】上記以外の読み出しサイクルによって読み
出される情報ビット番号Ｎ（Ｎ＝奇数）のときのインタ
リーブ用メモリ１（図１）の読み出しアドレスは、
｛（Ｎ＋１）／２｝−９から｛（Ｎ＋１）／２｝とな
る。このとき畳み込み符号化器２（図１）の出力Ｃ１、
Ｃ２にそれぞれ情報ビット番号Ｎのついた情報ビット
と、情報ビット番号Ｎ＋１のついた情報ビットが出力さ
れる。尚、｛（Ｎ＋１）／２｝−９＜０のとき、Ａ１〜
Ａ９まで９個のデータ領域を充足しない分については上
記初期値が充足される。

【００４０】以上の動作は、上記のように、この具体例
がＩＳ−９５に適用されているので、インタリーブ用メ
モリ１の書き込み容量を２８８に限定して説明されてい
る。しかし、本具体例は、この値に限定されるものでは
ない。即ち適用される規格によって、数値を任意に選択
することが可能である。

【００４１】〈具体例１の効果〉以上説明したように、
畳み込み符号化器２をインタリーブ用メモリ１の後に配
置することによって以下の効果を得た。１．インタリーブ用メモリ１に書き込まれる情報は符号
化前の送信情報なので、メモリの書き込み容量を畳み込
み符号化器２の符号化率倍する必要がなくなった。２．その結果、従来に比してメモリの書き込み容量を１
／（符号化率）に低減することが可能になり、符号化イ
ンタリーブ装置を集積回路で構成した場合に占有面積を
低減することが可能になった。

【００４２】〈具体例２〉具体例２では、巡回型畳み込
み符号化器を採用する。この巡回型畳み込み符号化器
は、送信情報を符号化して送信データに変換するため
に、変換すべき送信情報の各ビット毎に送信情報ビット
番号１のついた送信情報ビットから順番に、変換すべき
送信情報の送信情報ビットまでの全ての送信情報ビット
を受け入れて累積演算する必要がある。従って、累積演
算に長時間を要していた。

【００４３】そこで、この操作の一部を省略するため
に、予め、送信情報ビット番号１のついた送信情報ビッ
トから順番に、一定ビット間隔毎に定めた特定の送信情
報まで畳み込んだ、累積情報を求め、メモリに書き込ん
でおく。この累積情報は以下のようにして求められる。

【００４４】即ち、インタリーブ制御部はインタリーブ
用メモリに所定の書き込み順番に従って先頭値から順番
に送信情報を書き込む。この書き込まれた送信情報は、
先頭値から書き込み順番に上記巡回型畳み込み符号化器
へ送られ、一定のビット毎にその時の畳み込み情報とし
て巡回型畳み込み符号化器内部に保持されている。

【００４５】巡回型畳み込み符号化器は、送信情報を符
号化して送信データに変換するに際して、送信情報ビッ
ト番号１のついた送信情報ビットから順番に、変換すべ
き送信情報までの全ての送信情報ビットを受け入れるこ
となく、送信情報ビット番号１のついた送信情報ビット
から途中の送信情報ビットまでの送信情報ビットに替え
て上記累積情報を用いる。以上の機能を得るために具体
例２は、以下の構成を備える。

【００４６】図６は、具体例２のブロック図である。図
６より、具体例２のインタリーブ装置は、インタリーブ
用メモリ１と、畳み込み符号化器２２と、セレクタ３
と、インタリーブ制御部２４と、インタリーブ用サブメ
モリ２５とサブセレクタ２６を備える。説明の都合上、
以後この具体例をＩＳ−９５に適用させたと仮定して説
明する。

【００４７】インタリーブ用メモリ１は、送信情報が、
並べ替えのために、一旦書き込まれるためのメモリであ
る。具体例１と同様である。送信情報の書き込みについ
ても具体例１と全く同様である。

【００４８】畳み込み符号化器２２は、一例として拘束
長Ｋ＝８、符号化率Ｒ＝２の巡回型畳み込み符号化器を
採用する。インタリーブ制御部２４の制御に基づいて、
インタリーブ用サブメモリ２５から累積情報を、インタ
リーブ用メモリ１から送信情報を受け入れて、畳み込み
符号化して送信データを出力する符号化器である。送信
データの一方の情報ビットをＣ１、他方の情報ビットを
Ｃ２と定める。このＣ１、Ｃ２は、累積情報と送信情報
に基づいて出力される送信データである。この送信デー
タのビット数は、送信情報のビット数の２倍になる。こ
こで図を用いて累積情報の概念について説明する。

【００４９】図７は、累積情報の概念説明図である。図
の上段は、畳み込み符号化器２２であり、下段は畳み込
み符号化器２２が送信情報ビット番号１のついた送信情
報ビットから順番に送信情報ビット番号２８８のついた
送信情報ビットまで受け入れたときに畳み込み符号化器
２２内のデータ領域Ａ１〜Ａ８がどのように変化するか
を表している。畳み込み符号化器２２は、動作を開始す
るにあたってデータ領域Ａ１〜Ａ８が初期化される。初
期化によってＡ１〜Ａ８まで８個のデータ領域の全ての
値は０又は１（この値を以後初期値と記す）になる。

【００５０】初期化後、畳み込み符号化器２２は、送信
情報ビット番号１のついた送信情報ビットから順番に送
信情報の受け入れを開始する。畳み込み符号化器２２
が、送信情報ビット番号１６のついた送信情報ビットま
で受け入れたとき、Ａ１〜Ａ８まで８個のデータ領域
は、ａ１〜ａ８を示す（図の下段）。このａ１〜ａ８
を、累積情報ａ１〜ａ８と定義する。即ち累積情報ａ１
〜ａ８には、送信情報ビット番号１から送信情報ビット
番号１６まで全ての送信情報ビットが畳み込まれてい
る。

【００５１】続いて、畳み込み符号化器２２は、送信情
報ビット番号１７のついた送信情報ビットから順番に送
信情報ビット番号３２のついた送信情報ビットまでの送
信情報を受け入れたとき、Ａ１〜Ａ８まで８個のデータ
領域は、ｂ１〜ｂ８を示す（図の下段）。このｂ１〜ｂ
８を、累積情報ｂ１〜ｂ８と定義する。即ち累積情報ｂ
１〜ｂ８には、送信情報ビット番号１から送信情報ビッ
ト番号３２まで全ての送信情報ビットが畳み込まれてい
る。

【００５２】以下同様にして、畳み込み符号化器２２
は、送信情報ビット番号３３のついた送信情報ビットか
ら順番に送信情報ビット番号２８８のついた送信情報ビ
ットまでの送信情報を受け入れたとき、Ａ１〜Ａ８まで
８個のデータ領域は、ｒ１〜ｒ８を示す（図の下段）。
このｒ１〜ｒ８を、累積情報ｒ１〜ｒ８と定義する。即
ち累積情報ｒ１〜ｒ８には、送信情報ビット番号１のつ
いた送信情報ビットから送信情報ビット番号２８８のつ
いた送信情報ビットまで全ての送信情報ビットが畳み込
まれている。

【００５３】以上で畳み込み符号化器２２の動作をも含
めて累積情報の概念についての説明を終了したので再度
図６に戻る。セレクタ３は、畳み込み符号化器２２から
情報ビットＣ１及び情報ビットＣ２の２ビットからなる
送信データを受け入れて、インタリーブ制御部２４の制
御に基づいて、その一方を選択して直交符号化器へ送出
する部分である。具体例１と同様である。

【００５４】インタリーブ制御部２４は、読み出し順番
に従って、１読み出しサイクル毎に送信情報を１ビット
ずつインタリーブ用メモリ１から読み出して畳み込み符
号化器２へ送出する部分である。また、セレクタ３を制
御して情報ビットＣ１及び情報ビットＣ２のどちらか一
方を選択させて直交符号化器へ送出させる部分である。
更に、上記累積情報をインタリーブ用サブメモリ２５に
書き込み、或いは読み出す部分である。インタリーブ用
サブメモリ２５は、インタリーブ制御部２４の制御に基
づいて累積情報を記憶しておくメモリである。図を用い
てメモリの構成について説明する。

【００５５】サブセレクタ２６は、インタリーブ制御部
２４の制御に基づいて、送信情報がインタリーブ用メモ
リ１に書き込まれるときのみ、その送信情報を直接畳み
込み符号化器２２へ転送し、それ以外の時は、インタリ
ーブ用メモリ１の出力を畳み込み符号化器２２へ転送す
るスイッチである。

【００５６】図８は、インタリーブ用サブメモリの構成
図である。図より、インタリーブ用サブメモリ２５は、
１８ワード（８ビット／ワード）１４４ビットのメモリ
である。アドレス１に累積情報ａ１〜ａ８、アドレス２
に累積情報ｂ１〜ｂ８…アドレス１８に累積情報（ｒ１
〜ｒ８）までの累積情報が書き込まれる。

【００５７】累積情報の書き込み動作について図６を用
いて説明する。累積情報の書き込みは、インタリーブ制
御部によって上記インタリーブ用メモリ１への送信情報
書き込みと同時に行われる。即ち、インタリーブ用メモ
リ１が送信情報の受入れを開始する。そのときインタリ
ーブ制御部２４は、データ領域Ａ１〜Ａ８を初期化す
る。以後送信情報は送信情報ビット番号１のついた送信
情報から順番に送信情報ビット番号２８８のついた送信
情報までインタリーブ用メモリ１に書き込まれる。同時
にインタリーブ制御部２４は、サブセレクタ２６を介し
て送信情報を直接畳み込み符号化器２２へ転送する。こ
のときセレクタ３は停止したままの状態である。

【００５８】畳み込み符号化器２２が、送信情報ビット
番号１のついた送信情報から順番に送信情報ビット番号
１６のついた送信情報ビットまで受け入れたとき、イン
タリーブ制御部は、畳み込み符号化器２２のＡ１〜Ａ８
まで８個のデータ領域の値を読み取ってインタリーブ用
サブメモリ２５へ書き込む。この値は、上記、累積情報
ａ１〜ａ８（図７）である。

【００５９】続いて畳み込み符号化器２２が、送信情報
ビット番号１７のついた送信情報ビットから順番に送信
情報ビット番号３２のついた送信情報ビットまで受け入
れたとき、インタリーブ制御部２４は、畳み込み符号化
器２２のＡ１〜Ａ８まで８個のデータ領域の値を読み取
ってインタリーブ用サブメモリ２５へ書き込む。この値
は、上記、累積情報ｂ１〜ｂ８（図７）である。同様の
動作を継続して、インタリーブ制御部２４は、累積情報
ｃ１〜ｃ８（図７）から累積情報ｒ１〜ｒ８（図７）を
インタリーブ用サブメモリ２５へ書き込む。

【００６０】次に、インタリーブ制御部２４（図６）が
インタリーブ用メモリ１（図６）から送信情報ビットを
読み出す動作について説明する。上記の通り具体例２を
ＩＳ−９５に適用させたと仮定してあるので情報ビット
を読み出す順番は図４による。

【００６１】図４より、インタリーブ制御部２４（図
６）が、最初の読み出しサイクルによって、読み出す情
報ビット番号は、Ｒｏｗ１のＣｏｌｕｍｎ１（１）、
と、定められている。このとき、インタリーブ制御部２
４（図６）はインタリーブ用メモリ１（図６）のアドレ
ス１を読み出して畳み込み符号化器２２（図６）へ送出
する。このアドレス１には、送信情報ビット番号１のつ
いた送信情報ビットが書き込まれている。

【００６２】畳み込み符号化器２２は、Ａ１〜Ａ８まで
８個のデータ領域（図６）の全てを初期化した後この送
信情報ビット番号１のついた送信情報ビットをデータ領
域Ａ８（図６）に受け入れる。このときの畳み込み符号
化器２２（図１）の出力Ｃ１、Ｃ２が、それぞれ情報ビ
ット番号１のついた情報ビット及び情報ビット番号２の
ついた情報ビットに相当する。セレクタ３（図６）は情
報ビット番号１のついた情報ビットを、選択して直交符
号化器１４（図６）へ転送する。ここで情報ビットの数
は送信情報ビット数の２倍になる。

【００６３】インタリーブ制御部２４（図６）が次の読
み出しサイクルで読み出す情報ビット番号は、Ｒｏｗ１
のＣｏｌｕｍｎ２（３３）と定められている。このと
き、上記のように、情報ビット数は送信情報ビット数の
２倍になるので、インタリーブ制御部２４（図６）はイ
ンタリーブ用メモリ１（図６）から、送信情報ビット番
号１をつけた送信情報ビットから送信情報ビット番号１
７をつけた送信情報ビットまで読み出して畳み込み符号
化器２２（図６）へ送出する必要がある。

【００６４】しかし、インタリーブ用サブメモリ２５
（図６）に、送信情報ビット番号１のついた送信情報ビ
ットから送信情報ビット番号１６のついた送信情報ビッ
トまで畳み込まれている、累積情報ａ１〜ａ８（図７）
が書き込まれている。そこで、インタリーブ制御部２４
（図６）はインタリーブ用サブメモリ２５（図６）から
アドレス１に書き込まれている累積情報ａ１〜ａ８（図
７）を読み出してデータ領域Ａ１〜Ａ８に書き込む。

【００６５】しかる後、インタリーブ制御部２４（図
６）はインタリーブ用メモリ１（図６）から送信情報ビ
ット番号１７をつけた送信情報ビットを読み出して畳み
込み符号化器２２（図６）へ送出する。このときの畳み
込み符号化器２２（図６）の出力Ｃ１、Ｃ２が、それぞ
れ情報ビット番号３３のついた情報ビット及び情報ビッ
ト番号３４のついた情報ビットに相当する。セレクタ３
（図６）は情報ビット番号３３のついた情報ビットを、
選択して直交符号化器１４（図６）へ転送する。

【００６６】インタリーブ制御部２４（図６）が次の読
み出しサイクルで読み出す情報ビット番号は、Ｒｏｗ１
のＣｏｌｕｍｎ３（６５）と定められている。このと
き、インタリーブ制御部２４（図６）はインタリーブ用
メモリ１（図６）から、送信情報ビット番号１をつけた
送信情報ビットから送信情報ビット番号３３をつけた送
信情報ビットまで読み出して畳み込み符号化器２２（図
６）へ送出する必要がある。

【００６７】しかし、インタリーブ用サブメモリ２５
（図６）に、インタリーブ用サブメモリ２５（図６）
に、送信情報ビット番号１のついた送信情報ビットから
送信情報ビット番号３２のついた送信情報ビットまで畳
み込まれている、累積情報ｂ１〜ｂ８（図７）が書き込
まれている。そこで、インタリーブ制御部２４（図６）
はインタリーブ用サブメモリ２５（図６）からアドレス
２に書き込まれている送信情報ビット番号３２までの累
積情報ｂ１〜ｂ８（図７）を読み出してデータ領域Ａ１
〜Ａ８に書き込む。

【００６８】しかる後、インタリーブ制御部２４（図
６）はインタリーブ用メモリ１（図６）から送信情報ビ
ット番号３３をつけた送信情報ビットを読み出して畳み
込み符号化器２２（図６）へ送出する。このときの畳み
込み符号化器２２（図６）の出力Ｃ１、Ｃ２が、それぞ
れ情報ビット番号６５のついた情報ビット及び情報ビッ
ト番号６６のついた情報ビットに相当する。セレクタ３
（図６）は情報ビット番号６５のついた情報ビットを、
選択して直交符号化器１４（図６）へ転送する。

【００６９】同様にして、読み出しサイクルを続け、イ
ンタリーブ制御部２４（図６）が最後の読み出しサイク
ルで読み出す情報ビット番号は、Ｒｏｗ３２のＣｏｌｕ
ｍｎ１８（５７６）と定められている。このとき、イン
タリーブ制御部２４（図６）はインタリーブ用メモリ１
（図６）から、送信情報ビット番号１をつけた送信情報
ビットから送信情報ビット番号２８８をつけた送信情報
ビットまで読み出して畳み込み符号化器２２（図６）へ
送出する必要がある。しかし、インタリーブ用サブメモ
リ２５（図６）に、送信情報ビット番号１のついた送信
情報ビットから送信情報ビット番号２８８のついた送信
情報ビットまで畳み込まれている累積情報ｒ１〜ｒ８
（図７）が書き込まれている。

【００７０】そこで、インタリーブ制御部２４（図６）
はインタリーブ用サブメモリ２５（図６）からアドレス
１８に書き込まれている累積情報ｒ１〜ｒ８（図７）を
読み出してデータ領域Ａ１〜Ａ８に書き込む。このとき
の畳み込み符号化器２２（図６）の出力Ｃ１、Ｃ２が、
それぞれ情報ビット番号５７５のついた情報ビット及び
情報ビット番号５７６のついた情報ビットに相当する。
セレクタ３（図６）は情報ビット番号５７６のついた情
報ビットを、選択して直交符号化器１４（図６）へ転送
する。

【００７１】以上の動作は、上記のように、この具体例
がＩＳ−９５に適用されているので、インタリーブ用メ
モリ１の書き込み容量を２８８に限定して説明されてい
る。しかし、本具体例は、この値に限定されるものでは
ない。即ち適用される規格によって、数値を任意に選択
することが可能である。更に、累積情報は、１８個記憶
されているが、あくまで一例である。即ち累積情報の個
数を多くすれば、読み出し動作は早くなるが、インタリ
ーブ用サブメモリ２５の書き込み容量が大きくなる。従
って適用規格に併せて最適個数を選択することが必要で
ある。

【００７２】〈具体例２の効果〉以上説明したように、
具体例２による符号化インタリーブ装置は、累積情報が
書き込まれるインタリーブ用サブメモリを備えることに
よって以下の効果を得た。１．巡回型畳み込み符号化器が、送信情報を符号化する
際、送信情報を受け入れる毎に送信情報ビット番号１の
ついた送信情報ビットから畳み込む必要が無くなった。２．巡回型畳み込み符号化器による符号化時間を短縮す
ることができた。

【図面の簡単な説明】

【図１】具体例１のブロック図である。

【図２】ＩＳ−９５送信回路ブロック図である。

【図３】比較例によるインタリーブ用メモリの説明図で
ある。

【図４】ＩＳ−９５のインタリーブ概念図である。

【図５】具体例１によるインタリーブ用メモリの説明図
である。

【図６】具体例２のブロック図である。

【図７】累積情報の概念説明図である。

【図８】インタリーブ用サブメモリの構成図である。

【符号の説明】

１インタリーブ用メモリ２畳み込み符号化器３セレクタ４インタリーブ制御部

Claims

【特許請求の範囲】

【請求項１】送信情報が、書き込み規則に従って順番
に書き込まれるインタリーブ用メモリと、このインタリーブ用メモリから前記書き込み規則とは異
なる読み出し規則に従って読み出すインタリーブ制御部
と、前記インタリーブ制御部から読み出された送信情報を受
け入れて畳み込み符号化して出力する畳み込み符号化器
と、前記インタリーブ制御部の制御に基づいて、前記畳み込
み符号化器の出力する送信データの一方を選択して出力
するセレクタを備えたことを特徴とする符号化インタリ
ーブ装置。
【請求項２】請求項１に記載された符号化インタリー
ブ装置において、送信情報ビットの先頭値から順番に畳み込んで累積する
巡回型畳み込み符号化器と、前記先頭値から累積を終了する送信情報ビットまでの間
に、区切りとなる複数の送信情報ビットまで、複数の累
積演算結果をそれぞれ複数の累積情報として記憶するイ
ンタリーブ用サブメモリを備えたことを特徴とする符号
化インタリーブ装置。