JP4824262B2 - 第三世代周波数分割複信（ｆｄｄ）インタリーバー - Google Patents

Description

【０００１】
【発明の分野】
この発明は通信システムにおけるデータのインタリービングに関する。さらに詳細にいうと、この発明はデータをインタリーブ解除する方法および装置に関する。
【０００２】
【従来技術の説明】
データを一つの送受信局からもう一つの送受信局に伝送するためにインタリービングという処理を通じてデータをスクランブルすることは無線通信において周知である。受信側ではインタリービング解除処理によりデータをスクランブル解除する。
【０００３】
第３世代パートナーシッププロジェクト（３Ｇ）無線通信システムでは、周波数分割複信（ＦＤＤ）モデム物理チャネルデータのために特定の形式のデータインタリービングが仕様化されている。上記３Ｇシステムにおける物理チャネルデータは予め画定されたビットサイズのワードを単位として処理され、このビットサイズは現在のところ３２ビットに定められている。
【０００４】
直列データワードに含まれる任意の数の直列データビットのブロックをＦＤＤ物理チャネル経由の送受信に指定する。そのチャネル経由の送信のための各データブロックの形成の際に、所定数の列を備えるマトリクスに行ごとにデータをマップする。列の数を１ワードのビット数よりも小さくするのが好ましい。現在のところ、３２ビットワードに含まれるデータビットブロックの物理チャネルインタリービングに３Ｇシステムは列の数を３０としている。
【０００５】
１０個の３２ビットワードｗ０−ｗ９の中にビットｗ０，０−ｗ９，２１の形で含まれる３１０個のデータビットのブロックを３０個の列を有するマトリクスにマップする例を図１に示す。この３１０個のデータビットのブロックを１１行３０列のマトリクスにマップするのである。上記データブロックの合計ビット数は３１０ビットであるから、最後の２０列、すなわち列１０乃至１９では、最初の１０列、すなわち列０乃至９よりもデータビットが一つだけ少ない。
【０００６】
マトリクスの列全部がデータビットのマップ配置を受けるか否かはデータの上記ブロックの中のビット数に左右される。例えば、データビット３００個のブロックは３０×１０のマトリクスに列全部を埋める形でマップされる。すなわち、３００は３０で割り切れるからである。一般式で表すと、エレメントＴ個のブロックのマッピングの場合は、Ｃ列Ｎ行のマトリクスの最後のｒ列のうちデータを有するのはＮ−１列のみである。ここでｒ＝（Ｃ＊Ｎ)−Ｔおよびｒ＜Ｃである。
【０００７】
上記データビットをインタリーバマトリクスにマップしたあと、予め画定した系列に列の順序を並べ替えて列ごとに逐次的に新たなワード組ｗ'に書き込み、直列ワード組ｗ'の中の直列ビットｗ'＃，＃のデータブロックを画定する。
【０００８】
例えば、図１のワードｗ０−ｗ９に含まれている３１０ビットのデータのブロックを、図２ａおよび図２ｂに示した好ましいインタリーバ列配列にしたがって、ワードｗ'０−ｗ'９に選択的に蓄積する。ワードｗ０−ｗ９のセットについては、対応のインタリーブずみの１０個のワードｗ'０−ｗ'９のブロックは、高度に配列替え／スクランブルした順序でもとのワードｗ０−ｗ９の３１０個のデータビット全部を含む。図２ａに示すとおり、インタリーブずみのワードｗ'０は図１の列０、２０および１０からのビット系列で形成される。もとのワードｗ０−ｗ９からのビットｗ＃，＃とインタリーブずみのワードｗ'０のビットｗ'０，０−ｗ'０，３１との対応関係を図２ｂに示す。
【０００９】
インタリーブずみのデータを受信側に送信する前にそのインタリーブずみのデータについて種々の処理が行われる場合がある。例えば、ビットサイズ構成をＭ倍に拡大することができる。この拡大は６倍と指定されている場合には、物理チャネルデータのブロック用のインタリーブずみのデータビットの各々は６ビットエレメントに拡大される。また、送信機と、送信処理にてそのようなビット拡大が行われなくともビット拡大が行われる受信機のインタリーブ解除器のような受信側のインタリーブ解除器との間のインタリーブすみのデータについて、他の処理が行われる場合がある。例えば、受信側では、受信した信号をＡ／Ｄコンバータを使用してサンプリングをし、スクランブル解除／逆拡散チップでは、マルチビット表現を有する結果値と共にシンボルにサンプリングする。送信機からのオリジナルのインタリーブずみのビットの各々は、そのとき、Ｍ倍に拡大されているように見える。
【００１０】
例示すると、図２ａおよび図２ｂの列の上記１０個のインタリーブずみのデータワードｗ'０−ｗ'９は、図３に反映されるとおり送信のために、及び／又は受信処理の間、５９個のワードＷ'０−Ｗ'５８のブロックに拡大される。図４ａ乃至図４ｆはワードｗ'０のインタリーブずみのビットｗ'０，０−ｗ'０，３１とワードＷ'０−Ｗ'５の拡大したインタリーブずみ６ビットエレメントＴ'０−Ｔ'３１との対応関係の例を示す。
【００１１】
上記インタリーブずみのエレメントのビットサイズはワードビットサイズに割り切れないので、二つの直列ワードに跨るビットエレメントも生ずる。例えば、図４ａおよび４ｂにおいて、エレメントＴ'５は、その一部がワードＷ'０に含まれ、他の一部が隣接ワードＷ'１に含まれている。
【００１２】
受信側では、受信および信号処理のあと、受信ずみの拡大インタリーブずみエレメントのブロック、例えば５９個のワードＷ'０−Ｗ'５８の中のビットＷ'０，０−Ｗ'５８，３をインタリーブ解除、すなわちスクランブル解除して、データを当初の逐次式に並べ替えなければならない。この拡大ずみの列インタリーブしたデータブロックのインタリーブ解除を高速度で効率よく行うことのできる方法および装置を提供できれば非常に有利である。
【００１３】
【発明の概要】
第３世代パートナーシッププロジェクト（３Ｇ）技術標準などにより定められた無線通信システムに用いるための拡大したインタリーブずみのデータブロックをインタリーブ解除する方法および装置を開示する。直列データワードＷ'のブロックに含まれるビットの所定のビット数Ｍを各エレメントが有する逐次式エレメントに基づいてデータを処理する。それらエレメントをワードＷ'の上記ブロックから逐次的に抽出し、各エレメントをワードＷ'のセットの中の単一または直列のインタリーブずみのワードから抽出する。それらエレメントをインタリーブ解除用メモリのワードＷのセットの中の選択可能な位置に蓄積し、上記エレメント全部の抽出および書込みの完了に伴いそのインタリーブ解除用メモリに蓄積ずみのワードＷのセットを、インタリーブずみエレメントのブロックの生成のもととなった原ビットデータブロックに対応する形で逐次的に読み出しできるようにする。併せて慣用の信号処理を行うことにより、上記拡大したワードのインタリーブ解除出力を縮小し、送信側で送信時に指定されたとおりのビットデータブロックを受信側で再生する。
【００１４】
この方法および装置はとくに３Ｇシステム受信機モデムの第２段インタリーブ解除機能のために設計したものであるが、同システム以外の用途のための拡大ずみのデータブロックのスクランブルおよびスクランブル解除に容易に適用できる。
【００１５】
インタリーブ用のメモリのアドレスの算出および上記データエレメントの同メモリへの蓄積に関連づけてそれらエレメントを処理するために多段パイプライン構成を採用するのが好ましい。好適な３段パイプライン構成の採用により毎秒６０メガビットものデータスループットを達成した。また、複数のインタリーブ解除器を例えば互いに異なる物理チャネルにそれぞれ対応する複数のデータブロックの処理のため並列に用いて、インタリーブ解除処理が通信システム全体の速度に悪影響を与えないようにすることもできる。しかし、各物理チャネルの処理速度は現在のところ毎秒３８０キロビットに規定されているので、上記好適な構成のインタリーブ解除器１個でも３Ｇ ＦＤＤ受信機モデムの物理チャネル全部のデータエレメントブロックの処理には十分すぎる。
【００１６】
この発明の上記以外の目的および利点は次に述べる発明の詳細な説明から当業者には明らかであろう。
【００１７】
【好ましい実施例の詳細な説明】
現行の３Ｇ方式仕様の一部として、拡大したインタリーブずみのデータのブロック、例えばＦＤＤ受信機の物理チャネルのデータは、受信ののち信号処理のためにインタリーブ解除しなければならない。このＦＤＤ受信機は多数のサブブロックに分けられている。これらブロックの一つは受信機複合チャネル（ＲＣＣ）と呼ばれる。ＲＣＣブロック図を図９に示す。ＲＣＣは物理チャネルマッピング解除過程と、第２段インタリービング解除過程と、物理チャネル集約過程と、ＤＴＸ表示ビットおよびＰ表示ビットの解除過程と、送信チャネル（ＴｒＣＨ）多重化解除過程とから成る。受信機における複合チャネル動作は送信機における複合チャネルの中の送信機モデムの発揮する機能と逆である。
【００１８】
この発明はＦＤＤ受信機の第２段インタリーブ解除のアーキテクチャにとくに有用である。各物理チャネル（ＰｙＣＨ）が伝送すべきビット系列をインタリーバ処理を通じてスクランブルする。処理では、スクランブルされたビット系列の各エレメントは、通常、互いに等しいサイズのパケット、すなわち小さい数Ｍ個のビットから各々が構成されるパケットに拡大される。これらビット群の各々を以下ではデータエレメントと呼ぶ。３Ｇ ＦＤＤシステムのための現在採用されている受信機の１つにおいて、受信したインタリーブ済みエレメントの３Ｇ ＦＤＤ物理チャネルデータエレメントサイズをこの好適な実施例では６ビット、すなわちＭ＝６と規定している。図１乃至図４は３１０個のデータビットのブロックをインタリーブし、それに続き３１０個のインタリーブずみの６ビットエレメントＴ'のブロックに拡大する送信機モデムの例を示す。
【００１９】
受信機はこれらインタリーブ済みのデータエレメントを無線経路で受信し、例において示されるように好ましい６ビットセットなどの拡大ビットセットによって表されるデータエレメントのインタリーブ解除のタスクに直面する。受信機はインタリーブ済みのエレメントを直列３２ビットデータワードＷ'のセットの形で蓄積する。図１乃至図４の例では、送信側で３２ビットワードｗ０−ｗ９に当初蓄積した３１０ビットのデータブロックを、受信側で受信のうえ３２ビットワードＷ'０−Ｗ'５８の中にデータエレメントＴ'０−Ｔ'３０９として蓄積する。
【００２０】
第２段インタリーバは、インタリーブずみデータエレメントを系列替えする列間置換を伴うブロックインタリーバである。このインタリーブ用マトリクスは、左から右に向かって番号０、１、２、・・・、２９を付けた３０個のエレメント列を有する。行の数は外部パラメータＮとしてユーザが設定するが、エレメントＴ個のデータブロックにつきＮ＊３０＞Ｔを満足する最小整数Ｎとして算出することもできる。
【００２１】
上記３Ｇ方式のＦＤＤモデムのインタリーブ解除器についての列間置換のパターンは次のとおりである。
【表１】

第２段インタリーブ解除器の出力は、マッピングから列間置換ずみのＮ×３０マトリクスに行ごとに読み出したビット系列である。Ｎ×３０マトリクス全体が出力されると、データエレメントの入力ビット系列になかったビットの消去によりその出力を枝刈りする。
【００２２】
図５ａおよび図５ｂは、１１行３０エレメント列インタリーバマトリクスの左部分および右部分の受信データエレメント例Ｔ'０−Ｔ'３０９のビットマッピングの結果を図解する。図５ａにおいて、例えば列０は、ワードＷ'０、Ｗ'１およびＷ'２に含まれるエレメントＴ'０−Ｔ'１０のビットのビットマッピングの結果を反映する。エレメントＴ'５のビットは二つのワードＷ'０およびＷ'１から抽出する。エレメントＴ'１０のビットは二つのワードＷ'１およびＷ'２から抽出する。図５ｂにおいては、データエレメントで完全に満たされるのは最初の１０列だけであるので、最下行には何らエレメントがない。
【００２３】
図６および図７ａ乃至図７ｃは、インタリーバマトリクスマッピングに基づきワードＷのセットにエレメントを選択して蓄積することによるエレメントＴ'の順序替えの仕方を示す。すなわち、Ｔ'０、Ｔ'１２４、Ｔ'２５８、およびＴ'１８６並びにＴ'３１の最初の２ビットをワードＷ０の３２ビットに蓄積する。したがって、これらビットは順序替えずみのエレメントＴ０乃至Ｔ４並びにエレメントＴ５の最初の２ビットに対応する。上記インタリーバマトリクスマッピングに基づくエレメントＴ'０乃至Ｔ'３０９の選択的蓄積の結果、図７ａ乃至図７ｃに示すとおり、順序替えずみのエレメントＴ０乃至Ｔ３０９を含む３２ビットワードＷ、すなわちＷ０乃至Ｗ５８の系列が形成される。図８は原ワードｗ０−ｗ９とワードＷ０−Ｗ５８との対応関係を示し、記録ずみのエレメントＴ０−Ｔ３０９と図１に示した３１０個の原データブロックビットｗ０，０−ｗ９，２１との対応関係を図解する。
【００２４】
エレメントＴ'０−Ｔ'３０９が逐次的にワードＷ０−Ｗ５８の形で行ごとに読み出されるようにこれらエレメントＴ'０−Ｔ'３０９を正しく配置するために、図１０ａおよび図１０ｂの流れ図に示したとおり、各エレメントＴ'を選択的に処理する。
【００２５】
上記３Ｇ方式のＦＤＤモデム受信機では、拡大したインタリーブずみのデータを互いに異なる物理チャネルに分けて供給し、インタリーブ解除器により信号処理に備えてＭ＿ＩＮＰという名称のＲＡＭに蓄積する。このビットストリームを３２ビットのワードにセグメント化し、それらワードをＭ＿ＩＮＰの中の隣接位置に配置する。図１乃至図４の例では、ワードＷ'０−Ｗ'５８に含まれるエレメントＴ０−Ｔ３０９のビットストリームをＭ＿ＩＮＰの逐次アドレスに蓄積する。図１０ａ−図１０ｂの流れ図は、インタリーブ解除器によるＭ＿ＩＮＰからのデータの読出し、インタリーブ解除、および局部メモリＭ＿ＬＯＣへの書込みを説明する。この処理は、Ｍ＿ＩＮＰからエレメントごとにデータを読み出すことと、アドレス変換を行うことと、Ｍ＿ＬＯＣの中のそのアドレスに上記エレメントを書き込むこととから成る。この記憶位置は送信機におけるインタリービング実行前のメモリの中のもとの位置に対応する。図５乃至図８は、エレメントＴ'０−Ｔ'３０９のインタリーバマッピングとワードＷ０−Ｗ５９における順序替えずみのエレメントＴ０−Ｔ３０９との間の対応関係を示し、図８には送信機側でワードｗ０−ｗ９に含まれていたもとのビット系列との対応関係を示す。
【００２６】
表２は図１０ａおよび図１０ｂの流れ図で用いるパラメータのリストである。
【００２７】
開始に続き、ステップ１０でこの処理に用いる諸変数を初期化する。アドレスインクリメンタＡＤＤＲ、行カウンタＲＯＷ＿ＣＴＲおよびインデックスポインタＩＤＸを０に設定する。予め画定した置換順序をＰＥＲＭ＿ＶＥＣＴと称するベクトルに蓄積する。ＰＥＲＭ＿ＶＥＣＴの中の置換ずみ列の順序はＦＤＤモデム受信機の第２段インタリーブ解除器について表１に示したとおりにするのが好ましい。ステップ１２では、現在処理中のエレメントの列位置を示すＩＤＸ値に基づきＰＥＲＭ＿ＶＥＣＴから値ＰＥＲＭを出力する。
【００２８】
これに引き続くいくつかのステップ１４、１６および１８は列番号ＰＥＲＭの中の行の数を算定し、変数ＮＲＯＷをその値に設定する。列０、１、２、・・・、ＭＡＸ＿ＣＯＬ−１がそれら列の中に数“ＲＯＷ”だけの行を有し、列ＭＡＸ＿ＣＯＬ、・・・、Ｃ−１がそれら列の中に“ＲＯＷ−１”だけの行を有するように一定パラメータＭＡＸ＿ＣＯＬを設定する。この事実およびＰＥＲＭの現在の値に基づき、変数ＮＲＯＷを適宜設定する。
【表２】

ステップ２０および２２において、初期アドレスＡ０を用い、それぞれＭ＿ＩＮＰの中の現在のデータエレメントの現在のＡＤＤＲ値、エレメントサイズＭ、開始および終了ビットアドレスＳＡおよびＥＡをそれぞれ算定する。ＳＡおよびＥＡをワードビットサイズＬ'で除算し、剰余を切り捨てる（または等価的に右に５だけシフトする）ことによってステップ２４ごとにワードＷ'のセットの中の対応のアドレスを発生する。これらのワードアドレスはそれぞれＳＭおよびＥＭである。次に、ステップ２６においてＳＭおよびＥＭにより特定したメモリワードの中のデータエレメントの開始および終了ビット位置をＳおよびＥとしてそれぞれ算出する。これらＳおよびＥはワードＷ'のセットの中の単一のメモリワードに含めることができ、二つの相続くメモリワードに分けて含めることもできる。これに続くステップ２８、３０、３２、３４および３６はこれら二つの場合の処理の進め方を示す。
【００２９】
ステップ２８はＳＭおよびＥＭのワード位置を比較する。エレメントがワードＷ'のセットの中の単一のワードの中にある場合、すなわちＥＭ＝ＳＭである場合は、ステップ３０において位置ＳＭのワードをＭ＿ＩＮＰから読み出す。次に、そのエレメントをステップ３０においてそのビット位置からＳおよびＥで示すとおり抽出し、その値をレジスタＲに供給する。一方、上記エレメントがワードＷ'のセットの中の二つのワードに含まれる場合、すなわちＥＭ＝ＳＭ＋１である場合は、Ｍ＿ＩＮＰから二つのワードにアクセスしなければならない。したがって、ステップ３４に示すとおり、ＳＭからのワードは読出しののちレジスタＲ１に送られ、ＥＭからのワードは読出しののちレジスタＲ２に送られる。次に、ステップ３６においてエレメントのビットをＲ１およびＲ２から抽出してレジスタＲに供給する。すなわち、いずれの場合もＭ＿ＩＮＰに蓄積されたワードＷ'のセットに含まれるインタリーブずみエレメントのビットは全部抽出される。最後にアドレスカウンタＡＤＤＲを一つだけ歩進させて次のエレメントの抽出の始動に備える。
【００３０】
図１０ｂに示したステップ４０乃至６０において、上記抽出されたエレメントを蓄積するＭ＿ＬＯＣ内のワード位置およびビット位置を算定し、それらワードにアクセスし、それらワードの中の適切なビット位置内にエレメントを配置し、それらワードをＭ＿ＬＯＣに再び書き込む。これらステップは単一の読出し−改変−書込み動作で実行することができる。
【００３１】
ステップ３２または３６において上記抽出したＲ蓄積エレメントのＭ＿ＬＯＣにおける蓄積位置のマッピング開始ビットアドレスＳＡおよび終了ビットアドレスＥＡをステップ４０−４２において算定する。ステップ３０，３２、または３４，３６において抽出したエレメントの行およびエレメントの列マッピングに基づき、ステップ４０において開始アドレスを算出する。ＲＯＷ＿ＣＴＲからの行番号にマトリクス列の番号ＣＯＬを乗算した積に、ＰＥＲＭ＿ＶＥＣＴベクトルから誘導した現在の列番号ＰＥＲＭを加算することにより、すなわち、（ＲＯＷ＿ＣＴＲ＊ＣＯＬ）＋ＰＥＲＭの演算により、そのマトリクス位置を算出する。各エレメントはＭビットから成るので、この演算結果にＭを乗じてＳＡを得る。
【００３２】
ＳＡおよびＥＡをＬで除算し剰余を切り捨てると、Ｗのセットの中のワードのビットサイズがステップ４６で対応のワードアドレスを生ずる。これらワードアドレスはそれぞれＳＭおよびＥＭである。最後に、レジスタＲ中の上記抽出したエレメントを配置すべき開始ビット位置および終了ビット位置をＳおよびＥとしてそれぞれ算出する。ＬがＭで割り切れない場合は、ＳおよびＥは単一のメモリに収容することもでき、ワードＷのセットの二つの相続くメモリワードに跨った形で収容することもできる。次のステップ４８，６０はこれら二つの場合の処理の仕方を説明する。
【００３３】
ステップ４８ではアドレスＳＭおよびＥＭを比較する。上記抽出したエレメントを単一のワードに蓄積する場合、すなわちＳＭ＝ＥＭの場合は、ステップ５０で位置ＳＭのワードをＭ＿ＬＯＣから読み出してレジスタＲ１に格納する。Ｒの中の抽出エレメントの値をステップ５２でＳおよびＥの示すＲ１内のビット位置に書き込む。最後に、ステップ５４でＲ１をＭ＿ＬＯＣのメモリ位置ＳＭに再び書き込む。
【００３４】
一方、上記抽出したエレメントをアドレスＳＭおよびＳＭ＋１の二つの相続くワードに蓄積する場合は、ステップ５６でＭ＿ＬＯＣからそれらワードを読み出してレジスタＲ１およびＲ２にそれぞれ格納する。次に、ステップ５８で、Ｒの中の上記抽出エレメントのビットをＳおよびＥに基づきレジスタＲ１およびＲ２の適切な位置にそれぞれ格納する。最後に、ステップ６０で、レジスタＲ１およびＲ２の格納内容をメモり位置ＳＭおよびＳＭ＋１にそれぞれ書き込む。
【００３５】
ステップ６２における動作は、次の抽出エレメントＴ'＃を同じ列の行に蓄積することを指示するように行カウンタＲＯＷ＿ＣＴＲを１だけ歩進させる動作である。その行カウンタが現在の列の行の番号ＮＲＯＷ以下であるか否かを判定するようにステップ６４でチェックする。そのとおりである場合は、ステップ２０において列番号ＰＥＲＭ内の次のエレメントで継続する。
【００３６】
ＲＯＷ＿ＣＴＲがＮＲＯＷよりも小さくない場合は、ステップ６４において、次の抽出エレメントをベクトルＰＥＲＭ＿ＶＥＣＴの指示する次の列の第１行（行０）対応のアドレスに蓄積する。したがって、そのとおりである場合は、ステップ６６，６８でＲＯＷ＿ＣＴＲを０にリセットするとともに、ＰＥＲＭ＿ＶＥＣＴインデックス、すなわちＩＤＸを１だけ歩進させる。ステップ７０においてＩＤＸがＣＯＬよりも小さい場合は、ＰＥＲＭの新たな値を割り当ててステップ１２以下のインタリーブ解除処理を繰り返し、そうでない場合は、データブロックのＴ個のエレメントは処理ずみであるので処理を停止する。
【００３７】
図１０ａおよび図１０ｂの流れ図にしたがって概括的な処理方法を説明したが、この処理のハードウェアによる実働化の好ましい例を図１１ａ乃至図１１ｃに示す。この好ましい実施例は、インタリーブずみのデータビットを蓄積する付属のメモリＬＯＣＡＬ ＭＥＭＯＲＹを備える３段パイプラインから成る。第１段の並列処理構成部分を図１１ａおよび図１１ｂに示し、第２段および第３段の処理構成部分を図１１ｃに示す。
【００３８】
第１段の動作は、二つのレジスタＲＥＧ３およびＲＥＧ４の格納内容の画定するビットベクトルからデータエレメントを抽出することから始める。レジスタＲＥＧ３およびＲＥＧ４は物理チャネル（ＰｙＣＨ）メモリからの二つの相続くＬ'ビットワードを蓄積する。ワードサイズを好適な３２ビットワードにした場合は、これら二つのレジスタで６４ビットベクトルを構成する。
【００３９】
レジスタＲＥＧ０、加算器７１、減算器７２、および選択器７３は合成器７４との連携で動作するように構成され、レジスタＲＥＧ３およびＲＥＧ４からサイズＭビットのエレメントを逐次式に抽出し、そのエレメントをレジスタＲＥＧ２に格納する。このインタリーバを初期化するには、直列ワードＷ'の第１および第２のワードを初めにレジスタＲＥＧ３およびＲＥＧ４にそれぞれ蓄積し、レジスタＲＥＧ０を０に設定する。合成器７４はレジスタＲＥＧ０から値０を受け、アドレス０からアドレスＭ−１までのＭビットを抽出する。このようにして、第１のエレメントＴ'０対応のＲＥＧ３中の初めのワードのＭビットを抽出する。次に、抽出されたこのＭビットを合成装置７４がパイプラインレジスタＲＥＧ２に格納する。
【００４０】
選択器７３の動作に基づき、レジスタＲＥＧ０の値を加算器７１経由でＭだけ、または加算器７１および減算器７２経由でＭ−Ｌ'だけ歩進させる。レジスタＲＥＧ０の値のＭ歩進がＬ'を超えない場合は、選択器７３はレジスタＲＥＧ０をＭだけ歩進させる。それ以外の場合は、選択器７３はレジスタＲＥＧ０の値をＭ−Ｌ'だけ歩進させる。この動作は、モジュロＬ'演算であり、レジスタＲＥＧ０の値を常にＬ'よりも小さくし、合成器７４による抽出エレメントの開始アドレスがレジスタＲＥＧ３のビットアドレス０−Ｌ'−１内に常に納まるようにする。
【００４１】
選択器７３がレジスタＲＥＧ０をＭ−Ｌ'だけ歩進させる選択をした場合は、信号ＥＮを、ＲＥＧ４の内容のＲＥＧ３への転送と、ＲＥＧ４による蓄積のためのワード組Ｗ'の次の直列ワードへの外部メモリからのアクセスとをトリガするために送る。この読出し処理の期間中はパイプライン全体が占有状態になる。レジスタＲＥＧ０の値の歩進に伴うＬ'減算は、レジスタＲＥＧ４の中のワードＷ'のレジスタＲＥＧ３への転送に対応し、したがってエレメントの逐次抽出はレジスタＲＥＧ３の内容から抽出中のエレメントの少なくとも最初のビットまで継続する。
【００４２】
図１１ｂを参照すると、抽出中のエレメントのための抽出処理と並行してインタリーバ配置値を算出する処理が示してある。マトリクスマッピング情報の算出を、レジスタＮ−ＲＥＧからの現在の行の値ｎの読込み、および乗算器７５による上記行の値とインタリーバマトリクス中のエレメント列ＣＯＬとの乗算によって行う。次に、インタリーバ列配列をベクトルＰＥＲＭ＿ＶＥＣＴとして含むレジスタファイル７７からの出力である現在の行の値ｉを加算器７６において加算する。レジスタファイル７７の出力は、ベクトルＰＥＲＭ＿ＶＥＣＴにしたがってレジスタファイル７８の出力の値を歩進させるインデックスレジスタＩ−ＲＥＧの内容により制御する。
【００４３】
また、このマトリクスマッピング回路は、行インデックスレジスタＮ−ＲＥＧおよび列インデックスレジスタＩ−ＲＥＧを選択的に歩進させる素子も備えている。この回路は、各逐次列の値が使われるまで同じ列を実効的に維持し、その列からインタリーバベクトルの中の次の列への歩進をその列の最初の行で開始する。この動作は、第１段の処理のサイクルごとに行の値を１だけ歩進させるように行レジスタＮ−ＲＥＧと関連づけたユニットインクリメンタ８０の利用により達成する。レジスタＮ−ＲＥＧの出力はマルチプレクサ８３の算定した行最大値と比較器８１において比較する。特定の列についての行最大値はマトリクス全体の行最大値ＲＯＷまたはＲＯＷ−１である。マルチプレクサ８３は、レジスタファイル７８から現在出力中の列の値と行サイズ最大値ＲＯＷの列最大値とを比較する比較器８４に応答して出力を生ずる。
【００４４】
レジスタＮ−ＲＥＧの出力値が最大列番号に達したと比較器８１が判定した場合は、比較器８１は、Ｎ−ＲＥＧを０にリセットしインデックスレジスタＩ−ＲＥＧと関連したマルチプレクサ（ＭＵＸ）８６を動作させる信号を発生する。ユニットインクリメンタ８８はインデックスレジスタＩ−ＲＥＧにも関連づけてあり、ＭＵＸ８６は比較器８１からの信号入力があった場合にインクリメンタ８８によりＩ−ＲＥＧ値を１だけ歩進させることを可能にする。それ以外の場合は、マルチプレクサ８６は第１段の処理のサイクル中はレジスタＩ−ＲＥＧに同じ値を維持し続ける。
【００４５】
図１１ｃを参照すると、上記パイプラインインタリーバは抽出して第１のパイプラインレジスタＲＥＧ２に格納したエレメントを転送して第２段データパイプラインレジスタＲＥＧ９に格納する処理サイクルを含む。この第２段処理では、これと並列して、レジスタＲＥＧ１に格納した対応のマトリクス位置データ（ＭＰＤ）を、レジスタＲＥＧ５に蓄積する対応の開始ビットアドレスデータ、レジスタＲＥＧ８に格納するビットアドレスデータ、レジスタＲＥＧ６に格納する開始ワードアドレスデータ、およびレジスタＲＥＧ７に格納する終了アドレスデータの算出に用いる。この第２段処理の期間には、ＲＥＧ１からのマトリクス位置データ（ＭＰＤ）を乗算器９０においてエレメントビットサイズＭと初めに乗算する。次に、その乗算結果から減算器９１においてある値を減算してモジュロＬ等価値を生ずる。ここで、Ｌは上記選択したエレメントを選択的に蓄積する局部メモリ１００のデータワードのビットサイズを表す。減算器９１において減算する上記値は、乗算器９０の出力を除算器９２により剰余なしに除算しその値に乗算器９３で値Ｌを乗算した値である。除算器９２の出力は、レジスタＲＥＧ９の少なくとも最初の部分を局部メモリ１００に蓄積する対応ワードの開始ワードアドレス（局部開始アドレスＬＳＡ）も供給する。
【００４６】
終了ビットアドレスデータ（局部終了アドレスＬＥＡ）は、加算器９０において乗算器９０の乗算出力にＭ−１を加算し、その加算結果からモジュロＬ値発生用算出値を減算器９６において減算し、その減算出力をレジスタＲＥＧ８に格納する。上記減算値は、加算器９５の出力を除算器９７において剰余なしにＬで除算し、その乗算結果に乗算器９８においてＬを乗ずることによって生ずる。除算器９７の出力は終了ワードアドレスデータも供給し、レジスタＲＥＧ７に格納される。
【００４７】
パイプラインインタリーバの第３段は読出し−改変−書込みを行って、レジスタＲＥＧ５、ＲＥＧ６、ＲＥＧ７およびＲＥＧ８の中のデータに基づき、局部メモリにレジスタＲＥＧ９のエレメント値を選択的に蓄積する。初めにレジスタＲＥＧ６およびＲＥＧ７の内容を比較器９９で比較する。両者が等しい場合は、レジスタＲＥＧ９のエレメントは局部メモリ１００の中の単一ワードに蓄積される。その場合は、レジスタＲＥＧ６からの値はマルチプレクサ１０１を通ってマルチプレクサ１０２に達し、システム内のメモリリソース全体の割当てに利用可能な基本アドレスとそのマルチプレクサ１０２で合成することができる。
【００４８】
マルチプレクサ１０２の出力はレジスタＲＥＧ９の中のエレメントを書き込むべきワードＷのアドレスを表す。そのワードをデマルチプレクサ１０３に出力し、これにより、レジスタＲＥＧ５の中の値で開始しレジスタＲＥＧ８の中の値で終了するワードの中の逐次アドレスにあるレジスタＲＥＧ９中のエレメント値から成る新たなワードを合成装置１０５が発生し、そのワードの残余のビットをデマルチプレクサ１０３の中のワードの値からコピーする。上記合成装置１０５による新たなワードを、もとのワードをデマルチプレクサ１０３に出力するアドレスに戻して蓄積する。
【００４９】
レジスタＲＥＧ６およびＲＥＧ７の内容が異なる場合は、パイプラインの第１段および第２段を１サイクルだけ機能停止させ、レジスタＲＥＧ６の中のデータにより特定されるワードについてこの第３段が読出し−改変−書込みサイクルを行うように全段のパイプラインサイクルを再開できるようにする。その場合は、レジスタＲＥＧ６の中の開始ワードアドレス対応のワードについての読出し−改変−書込みサイクル期間中に、第３段がレジスタＲＥＧ９の中のエレメントの初めの部分を、レジスタＲＥＧ５中の値が示すビット位置で始まる局部メモリワードの最終ビットに蓄積する。第１段サイクルおよび第２段サイクル再開後の二番目の第３段サイクルの期間中に、レジスタＲＥＧ９の中のエレメントの残り部分を、レジスタＲＥＧ７中の終了ワードアドレス対応のワードにそのワードの初めのビットからレジスタＲＥＧ８の中の値を示すビットアドレスまで蓄積する。
【００５０】
データビットブロックのＴ個のエレメント全部を処理したのち局部メモリの直列ワードをデマルチプレクサ１０３経由で読み出してシステム内でさらに処理する。図５乃至図８の例に示した３１０エレメントデータブロックについての処理のあとの局部メモリの出力は図７ｃに示したワード系列に対応する。３Ｇシステム内における後続の処理の期間中に、上記拡大した６ビットエレメントを単一ビットに縮小し、それによって送信機におけるもとの系列と同じ系列の原３１０ビットデータブロックを再生する。
【００５１】
上記二番目のインタリーバの第３段パイプラインの試験を二つの手法により行った。それら二つの手法の一つは回帰と呼ばれる手法である。回帰試験はＰｙＣＨメモリから３０個の３２ビットワードを読み出し、それらワードから６ビットエレメントを抽出し、それらエレメントをパイプラインを通過させることによって行った。これら試験サイクルは、レジスタ格納内容および内部メモリ記憶内容を手動で判定する手動サイクル利用のシミュレーションに基づく。これらの値をシミュレーションから得られる実際の値と比較したシミュレーションは多数の試験事例について、またパイプライン機能停止事例全部について行った。手動設定のあらゆる試験シナリオの下で上記インタリーバパイプラインが正常に機能することを確認した。
【００５２】
次に、このインタリーバをＣ言語で独立に実働化した。試験ベクトルひとセットをＣブロックに適用して出力をモニタし結果をファイルに書き込んだ。同じ試験ベクトルセットをＶＨＤＬモデルに加えた。入力ベクトルふたセットを試験に用いた。
【００５３】
すなわち、２０１エレメントの入力ベクトルおよび５４０エレメントの入力ベクトルである。互いに異なる二つの入力セットを用いて互いに異なる二つのインタリーバマトリクスを形成した。上記２０１エレメントのマトリクスは互いに異なる二つの行サイズ、すなわち、一方が他方よりも１行だけ多い行サイズを備える。一方、５４０エレメントのマトリクスの行サイズは互いに等しい。したがって、この試験は互いに異なるに種類のマトリクス構成を対象としたことになる。試験の結果は、ＶＨＤＬモデルおよびＣ言語モデルからの出力ベクトルが２入力のケースに合致することを示した。
【００５４】
ハードウェアはTexas Instruments 0.18μmセルライブラリーによるSynopsys Logic Synthesizerを用いて合成した。ゲート数を次に示す。
【表３】

パイプライン構成により、高いスループット値と、ゲート数低減に伴うハードウェア小型化とを確保できる。パイプライン構成は３段パイプラインが好ましいが、図１１ａ乃至図１１ｃの実施例においてレジスタＲＥＧ１およびＲＥＧ２を除去することにより２段パイプライン構成を実働化することも容易にできる。
【００５５】
上記以外の変形および改変がこの発明の範囲内で可能であることは当業者に認識されよう。
【図面の簡単な説明】
【図１】１０個の３２ビットワードｗに含まれる３１０個のデータビットのブロックを３０列マトリクスにマップした結果の説明図。
【図２ａ】図１のデータビットブロックを現行の３Ｇ方式インタリーバ列配列仕様にしたがってワードｗ'のインタリーブずみビットｗ＃，＃のブロックにマップした結果の説明図。
【図２ｂ】図１のデータワードのｗのビットを一つのインタリーブずみのワードｗ'にマップしたビットマップを示す図。
【図３】図２ａのインタリーブずみのビットブロックワードｗ'をインタリーブずみの６ビットエレメントワードＷ'の拡大ずみのセットに拡大マップした結果の説明図。
【図４ａ】図２ａのインタリーブずみのビットブロックワードｗ'の一つを六つの拡大エレメントインタリーブずみワードＷ'のセットにビットマップした結果の説明図。
【図４ｂ】図２ａのインタリーブずみのビットブロックワードｗ'の一つを六つの拡大エレメントインタリーブずみワードＷ'のセットにビットマップした結果の説明図。
【図４ｃ】図２ａのインタリーブずみのビットブロックワードｗ'の一つを六つの拡大エレメントインタリーブずみワードＷ'のセットにビットマップした結果の説明図。
【図４ｄ】図２ａのインタリーブずみのビットブロックワードｗ'の一つを六つの拡大エレメントインタリーブずみワードＷ'のセットにビットマップした結果の説明図。
【図４ｅ】図２ａのインタリーブずみのビットブロックワードｗ'の一つを六つの拡大エレメントインタリーブずみワードＷ'のセットにビットマップした結果の説明図。
【図４ｆ】図２ａのインタリーブずみのビットブロックワードｗ'の一つを六つの拡大エレメントインタリーブずみワードＷ'のセットにビットマップした結果の説明図。
【図５ａ】図３のワードＷ'の拡大したインタリーブずみエレメントのブロックのビットを３６ビットエレメント列のインタリーバマトリクスにマップした結果の説明図。
【図５ｂ】図３のワードＷ'の拡大したインタリーブずみエレメントのブロックのビットを３６ビットエレメント列のインタリーバマトリクスにマップした結果の説明図。
【図６】インタリーブ解除ずみのエレメントブロックの一つのワードＷを図５ａおよび図５ｂのマトリクスにビットマップおよびエレメントマップした結果の説明図。
【図７ａ】図５ａのマトリクスに対応するインタリーブ解除ずみの拡大エレメントマップおよびビットマップの説明図。
【図７ｂ】図５ｂのマトリクスに対応するインタリーブ解除ずみの拡大エレメントマップおよびビットマップの説明図。
【図７ｃ】拡大エレメントワードＷのセットの順序の説明図。
【図８】図７ｃのインタリーブ解除ずみの拡大エレメントワードＷと図１の原データビットブロックワードｗとの対応関係を示す図。
【図９】この発明を用いた通信システムの受信機における信号処理手順のブロック図。
【図１０ａ】この発明によるインタリーブ解除の方法の概括的流れ図。
【図１０ｂ】この発明によるインタリーブ解除の方法の概括的流れ図。
【図１１ａ】この発明による三段パイプラインインタリーバの概括的構成図。
【図１１ｂ】この発明による三段パイプラインインタリーバの概括的構成図。
【図１１ｃ】この発明による三段パイプラインインタリーバの概括的構成図。

Claims (24)

1. ビットサイズＬ'のデータワードＷ'の逐次のセットに含まれるビットサイズＭを有するＴ個の直列の拡大ずみデータエレメントのブロックを、Ｃエレメント列Ｎ行のマトリクスへのインタリーバマッピングに基づき、選ばれた系列にＴ個の拡大ずみデータエレメントを含むビットサイズＬの直列データワードＷを１セット生ずるように選択的に再配列することにより通信システムでデータを処理する方法であって（ここでＬおよびＬ'はＭよりも大きい整数、ＣはＬと不等であり、前記マトリクスの最後のｒ列はＮ−１行を含む（ただし、ｒ＜Ｃであり、ｒ＝（Ｃ＊Ｎ）−Ｔである)）、
   前記直列データワードＷ'のセットから前記Ｔ個のデータエレメントを逐次的に抽出する過程と、
   予め定めたインタリーバ列系列の当初の列の第１行で第１の抽出ずみのエレメントのためのマトリクスマッピング位置を算定する過程と、
   後続の抽出データエレメントの各々について、同じ列の次の行、次の列がない場合は予め定めたインタリーバ列系列の次の列の第１行における行ｎおよび列ｉのマトリクスマッピング位置を直前の先行データエレメントとして算定する過程と、
   前記Ｃエレメント列Ｎ行のマトリクス対応のデータワードＷの局部メモリのＭビット逐次アドレスの行ごとの逐次マッピングを画定する過程と、
   データエレメントの各々について、前記エレメントの算定ずみのマトリクスマッピング位置対応の前記ワードＷのセットの中の一つのワードの中または二つの相続くワードに跨る逐次のビットアドレスを算定する過程と、
   前記データエレメントの各々を前記算定したアドレスに蓄積する過程と
   を含む方法。
2. 前記過程を受信機モデムにおいて第２のインタリービング解除処理として行う請求項１記載の方法であって、
   前記Ｔ個の直列データエレメントの最後の一つを蓄積したのち、前記局部メモリから前記データワードＷを逐次的に読み出し、それによって、前記Ｔ個の逐次の拡大したインタリーブずみデータエレメントのブロックの送信機モデムにおける生成のもととなったＴ個のデータビットのブロックに対応するインタリーブ解除ずみの配列に逐次的に順序づけする逐次的読出し過程
   をさらに含む請求項１記載の方法。
3. 前記エレメントを抽出する過程が、開始ビットアドレスおよび抽出対象のデータエレメント対応の終了ビットアドレスを算定する過程と、それら算定したビットアドレスを含む両ビットアドレスの間でレジスタに前記データを蓄積する過程とを含む請求項１記載の方法。
4. 前記ワードＷ'のセットをメモリの中のアドレスＡ０で始まる逐次アドレスに配置し、前記第１の抽出エレメントの開始ビットアドレスがＡ０であり、後続の抽出エレメントの各々の開始ビットアドレスがその直前の先行抽出エレメントよりもＭだけ大きくなるようにする請求項３記載の方法。
5. 前記データワードＷ'の逐次のセットを第１および第２のレジスタに逐次的に読み込んでそれらレジスタから前記エレメントの各々を抽出して第１のパイプラインレジスタに蓄積し、
   前記データワードＷ'のセットの第１および第２の逐次のワードを前記第１および第２のレジスタにそれぞれ初期蓄積し、
   前記第１のデータエレメントを前記第１のレジスタの中の前記第１のワードの最初のＭビットから抽出し、
   後続のデータエレメントの各々を前記第１のレジスタの中の一つのワードのビットを始点として抽出し、
   前記第１のレジスタの中のワードＷ'のセットのワードのビット全部の抽出のあと、前記第２のレジスタの中のワードＷ'のセットのワードを前記第１のレジスタに転送し、その次のワードＷ'のセットの逐次ワードを前記第２のレジスタに蓄積する
   請求項１記載の方法。
6. 前記第１のレジスタがアドレスＡ０乃至Ａ０＋(Ｌ'−１）を備え、前記第２のレジスタがアドレスＡ０＋Ｌ'乃至Ａ０＋(２Ｌ'−１）を備え、
   開始アドレスＡ０＋０を前記第１のデータエレメントに対して画定し、
   後続のデータエレメントの各々に対する開始アドレスを、直前の先行エレメントの開始アドレスＡ０＋ＳＡ'に基づき前記第１のレジスタのアドレスＡ０＋ＳＡとして画定し、
   ＳＡ'＋Ｍ＜Ｌ'，ＳＡ＝ＳＡ'＋Ｍ、および
   ＳＡ'＋Ｍ＞Ｌ，ＳＡ＝（ＳＡ'＋Ｍ)−Ｌ
   の場合であって、前記抽出の前に、前記第２のレジスタの中の前記ワードを前記第１のレジスタに蓄積し、前記ワードＷ'のセットの次の逐次のワードを前記第２のレジスタに蓄積するようにする請求項５記載の方法。
7. 前記エレメントの各々についての前記マトリクスマッピング位置の行および列を前記第１のパイプラインレジスタへのエレメントの蓄積と並行して算定し、それによって処理の第１段のサイクルを画定する請求項５記載の方法。
8. 前記第１のパイプラインレジスタの中のエレメントを第２のパイプラインレジスタに蓄積し、局部メモリアドレス情報を前記エレメントについて並行して算定し、それによって処理の第２段のサイクルを画定する請求項７記載の方法。
9. 前記局部メモリがビットアドレスＡ０'乃至Ａ０'＋(Ｔ＊Ｍ)−１を備えて前記ワードＷのセットの逐次のワードにＬ個のビットアドレスをそれぞれ割り当てるようにし、前記データエレメントの各々に対する局部メモリ開始アドレスＬＳＡを式ＬＳＡ＝Ａ０＋((ｎ＊Ｃ)＋ｉ＊Ｍ）（ここで、前記第１のデータエレメントについてはＬＳＡ＝Ａ０'）で算定されるようにする請求項８記載の方法。
10. 前記第１のレジスタがアドレスＡ０乃至Ａ０＋(Ｌ'−１）を備え、前記第２のレジスタがアドレスＡ０＋Ｌ'乃至Ａ０＋(２Ｌ'−１）を備え、
    開始アドレスＡ０＋０を前記第１のデータエレメントに対して画定し、
    後続のエレメントの各々に対する開始アドレスを、直前の先行エレメントの開始アドレスＡ０＋ＳＡ'に基づき前記第１のレジスタのアドレスＡ０＋ＳＡとして画定し、
    ＳＡ'＋Ｍ＜Ｌ，ＳＡ＝ＳＡ'＋Ｍ、および
    ＳＡ'＋Ｍ＞Ｌ，ＳＡ＝（ＳＡ'＋Ｍ)−Ｌ
    の場合であって、前記抽出の前に、前記第２のレジスタの中の前記ワードを前記第１のレジスタに蓄積し、前記ワードＷ'のセットの次の逐次のワードを前記第２のレジスタに蓄積するようにする請求項９記載の方法。
11. 前記第２のパイプラインレジスタの中のエレメントの少なくとも一部を前記局部メモリの中の前記ワードＷのセットのワードに蓄積し、それによって処理の第３段のサイクルを画定する請求項８記載の方法。
12. 局部メモリ開始アドレスＬＳＡおよび局部メモリ終了アドレスＬＥＡをデータエレメントの各々について第２段階の処理サイクル期間中に算定し、前記ＬＳＡおよびＬＥＡが前記局部メモリの前記ワードＷのセットの二つの相続くワードの中にあった場合に前記第２のパイプラインレジスタの中の前記エレメントの第１の部分を第３段処理サイクルの期間中に前記二つのワードのうちの一つに蓄積する一方、前記第１および第２の処理段を１サイクル期間にわたり機能停止させる請求項１１記載の方法。
13. 前記最初のエレメントおよび最後のエレメントを除き、第２段処理サイクルの生起の度ごとに第１段処理サイクルおよび第３段処理サイクルも生起する請求項１２記載の方法。
14. 前記第１、第２および第３段の処理が、前記第２のレジスタの中の前記ワードの前記第１のレジスタへの転送時および前記ワードＷ'のセットの次の逐次ワードの前記第２のレジスタへの蓄積時に機能停止する請求項１３記載の方法。
15. ビットサイズＬ'のデータワードＷ'の逐次のセットに含まれるビットサイズＭを有するＴ個の直列のデータエレメントのブロックを、Ｃエレメント列Ｎ行のマトリクスへのインタリーバマッピングに基づき、選ばれた系列にＴ個のデータエレメントを含むビットサイズＬの直列データワードＷを１セット生ずるように選択的に再配列することにより通信システムでデータを処理する装置であって（ここでＬおよびＬ'はＭよりも大きい整数、ＣはＬと不等であり、前記マトリクスの最後のｒ列はＮ−１行を含む（ただし、ｒ＜Ｃであり、ｒ＝（Ｃ＊Ｎ）−Ｔである)）、
    前記直列データワードＷ'へのアクセスを可能にするメモリ装置と、
    前記メモリ装置から抽出したデータエレメントを受ける第１のパイプラインレジスタと、
    前記第１のパイプラインレジスタの中に蓄積されたエレメントに関するマトリクス位置データを受けるマトリクス位置レジスタ装置と、
    前記第１のパイプラインレジスタからデータエレメントを逐次的に受ける第２のパイプラインレジスタ装置と、
    局部メモリと、
    前記第２のパイプラインレジスタに蓄積されたエレメントに関する局部メモリアドレスデータを受ける局部アドレスレジスタ装置と、
    第１段処理回路であって、
    前記メモリ装置からデータエレメントを逐次的に抽出するとともに、それら逐次的に抽出したエレメントを前記第１のパイプラインレジスタに蓄積する回路と、
    対応のマトリクス位置データを発生するとともに前記マトリクス位置レジスタ装置に蓄積するマトリクスマッピング回路と
    を含む第１段処理回路と、
    前記第１のパイプラインレジスタから転送され前記第２のパイプラインレジスタに蓄積されるエレメントに対応して前記マトリクス位置レジスタ装置に蓄積されたマトリクス位置データから局部メモリアドレスデータを発生して前記局部アドレスレジスタ装置に蓄積する第２段処理回路と、
    前記第２のパイプラインレジスタに蓄積されたデータエレメントを読み込むとともに、前記局部メモリの前記ワードＷのセットの逐次ワードの中のデータエレメントの各々を、前記局部アドレスレジスタ装置に蓄積してある対応のアドレスデータに基づき選択的に蓄積する第３段処理回路と
    を含む装置。
16. Ｌ'がＭで割り切れない数であり、前記メモリ装置が前記ワードＷ'のセットからのワードの逐次転送先である第１および第２のＬ'ビットレジスタを含み、前記第１段処理回路が前記第１のＬ'ビットレジスタの選択的に定めたビットアドレスで開始するＭ個の逐次ビットアドレスからエレメントを抽出する請求項１５記載の装置。
17. 前記マトリクス位置レジスタ装置が単一のレジスタであり、前記マトリクスマッピング回路が列インデックスレジスタ、行インデックスレジスタおよびインタリーバベクトルメモリを各エレメントへのマトリクス位置データの発生に関連して前記行インデックスレジスタを歩進させまたはリセットするように含み、前記列インデックスレジスタを前記行レジスタのリセットに関連して歩進させ、前記列インデックスレジスタを前記インタリーバベクトルメモリの出力をそのメモリに蓄積されたインタリーバベクトルにしたがって歩進させるように用いる請求項１５記載の装置。
18. 前記データエレメントの各々について、前記行レジスタが値ｎを出力し、前記インタリーバベクトルメモリが値ｉを出力し、前記第１のパイプラインレジスタへのエレメントの蓄積に関連して値（ｎ＊Ｃ)＋１を前記マトリクス位置レジスタに蓄積する請求項１７記載の装置。
19. 前記Ｌ'＝３２、Ｃ＝３０、Ｍ＝６であって、前記メモリ装置が前記ワードＷ'のセットの逐次的転送先の第１および第２のＬビットレジスタを含み、前記第１段処理回路が前記第１のＬ'ビットレジスタの選択的に定めたビットアドレスで開始するＭ個の互いに相続くビットアドレスからエレメントを抽出する請求項１８記載の装置。
20. ＬがＭで割り切れない数であり、前記局部アドレスレジスタ装置が開始ビットアドレスレジスタ、終了ビットアドレスレジスタ、開始ワードアドレスレジスタおよび終了ワードアドレスレジスタを含み、前記第２段処理回路が開始ビットアドレスデータ、終了ビットアドレスデータ、開始ワードアドレスデータおよび終了ワードアドレスデータを前記局部アドレスレジスタ装置のそれぞれのレジスタにつき、前記第１のパイプラインレジスタから前記第２のパイプラインレジスタへのエレメントの転送に関連して前記マトリクス位置レジスタ装置に蓄積したマトリクス位置データ（ＭＰＤ）、データエレメントビットサイズＭおよびデータワードビットサイズＬに基づき算出する請求項１５記載の装置。
21. 前記第２段処理回路が、前記開始ビットアドレスデータをＭＰＤモジュロＬ、前記終了ビットアドレスを（ＭＰＤ＋Ｍ）モジュロＬ、前記開始ワードアドレスデータをＭＰＤ／Ｌに基づく最大整数、前記終了ワードアドレスを（ＭＰＤ＋Ｍ)／Ｌに基づく最大整数としてそれぞれ算出する請求項２０記載の装置。
22. 前記第１段処理回路が前記メモリ装置から新たなエレメントを抽出してそのエレメントを前記第１のパイプラインレジスタに蓄積したときに第１段サイクルを画定し、前記第１のパイプラインレジスタから前記第２のパイプラインレジスタにエレメントを転送したときに第２段サイクルを画定し、前記第２段パイプラインレジスタからのエレメントの少なくとも一部を前記第３段回路が前記局部メモリの前記ワードＷのセットの一つのワードに選択的に蓄積したときに第３段サイクルを画定し、前記第２段処理回路が、前記Ｔ個の逐次的エレメントの最初および最後のエレメント以外のエレメントについて、第２段サイクルを生起のたびに第１段サイクルおよび第３段サイクルも併せて生起するように関連づけられている請求項２１記載の装置。
23. 前記第３段処理回路が前記開始ワードアドレスレジスタおよび前記終了ワードアドレスレジスタ、すなわちデータ蓄積回路および前記第１段および第２段処理回路と関連づけられた前記終了ワードレジスタの内容を比較する比較器を含み、
    前記開始ワードアドレスデータが前記終了アドレスデータに等しい場合に、前記第２のパイプラインレジスタの中のエレメントを、前記開始アドレスレジスタに蓄積された前記開始ビットアドレスデータ対応のワードの中のビット位置の前記開始ワードアドレスデータ対応の前記ワードＷのセットの一つのワードに前記終了ビットアドレスレジスタの中の前記終了ビットアドレスデータ対応のアドレス経由で蓄積し、
    前記開始ワードアドレスデータが前記終了ワードアドレスデータに等しくない場合に、前記第１および第２段処理回路が１サイクルにわたって機能停止するとともに、前記第２のパイプラインレジスタ中の前記エレメントの第１の部分を前記開始ビットアドレスレジスタ中の開始ビットアドレスデータ対応の前記ビットアドレスで始まるビット位置の前記開始ワードアドレスデータ対応の前記ワードＷのセットの一つのワードにそのワードの終了ビット経由で蓄積し、それによって一つの第３段サイクルを完結させ、後続の第３段サイクル中、すなわち前記第１段および第２段処理回路の機能停止でない後続の第３段サイクル中に、前記第２のパイプラインレジスタの中の前記エレメントの第２の部分を、前記終了ワードアドレスデータ対応の前記ワードＷのセットの次の逐次ワードにそのワードの第１ビットを開始点として前記終了ビットアドレスレジスタ中の終了ビットアドレスデータに応じたビット位置経由で蓄積する請求項２２記載の装置。
24. ビットサイズＬ'のデータワードＷ'の逐次のセットに含まれるビットサイズＭを有するＴ個の直列データエレメントのブロックを、Ｃエレメント列Ｎ行のマトリクスへのインタリーバマッピングに基づき、選ばれた系列にＴ個のデータエレメントを含むビットサイズＬの直列データワードＷを１セット生ずるように選択的に再配列することにより通信システムでデータを処理するインタリーバであって（ここでＬおよびＬ'はＭよりも大きい整数、ＣはＬと不等であり、前記マトリクスの最後のｒ列はＮ−１行を含む（ただし、ｒ＜Ｃであり、ｒ＝（Ｃ＊Ｎ）−Ｔである)）、
    前記データワードＷ'のセットの逐次のワードへのアクセスを可能にするメモリ装置と、
    前記メモリ装置から抽出したデータエレメントを受けるパイプラインレジスタと、
    局部メモリと、
    前記パイプラインレジスタ装置に蓄積されたエレメントに関する局部メモリアドレスデータを受ける局部アドレスレジスタ装置と、
    前記メモリ装置からデータエレメントを逐次的に抽出するとともに、それら逐次的に抽出したエレメントの各々を前記パイプラインレジスタ装置に蓄積するエレメント抽出回路と、
    抽出した前記エレメントの各々についてマトリクス位置データを発生するマトリクスマッピング回路と、
    前記パイプラインレジスタに蓄積されたエレメントに対応するマトリクス位置データから局部メモリアドレスデータを発生して前記局部アドレスレジスタ装置に蓄積するアドレス処理回路と、
    前記パイプラインレジスタ装置に蓄積されたデータエレメントを逐次的に読み込むとともに、データエレメントの各々を、前記局部アドレスレジスタ装置に蓄積してある対応のアドレスデータに基づき前記局部メモリの前記ワードＷのセットの逐次ワード選択的に蓄積する蓄積処理回路と
    を含む装置。

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