KR100350459B1 - 통신시스템의인터리빙/디인터리빙장치및방법 - Google Patents

통신시스템의인터리빙/디인터리빙장치및방법 Download PDF

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Abstract

본 발명에 따른 인터리빙 방법은, 입력 데이터를 순차 어드레스에 따라 메모리에 저장하는 과정과, 상기 입력 데이터의 크기에 부분비트역상순 인터리빙 규칙에 적합하도록 미리 설정된 값을 더한 가상 어드레스를 제공하는 과정과, 상기 가상 어드레스를 상기 부분비트역상순 인터리빙 규칙에 의해 인터리빙된 어드레스에 대응시키는 과정과, 상기 부분비트역상순 인터리빙 규칙에 의해 인터리빙된 어드레스중 상기 미리 설정된 값에 대응하는 어드레스를 제외한 어드레스를 가지고 상기 메모리로부터 상기 입력 데이터를 독출하는 과정을 포함하는 것을 특징으로 한다.

Description

통신시스템의 인터리빙/디인터리빙 장치 및 방법
본 발명은 인터리빙/디인터리빙 장치 및 방법에 관한 것으로, 특히 무선통신 시스템(위성시스템, ISDN, Digital cellular, W-CDMA, IMT-2000)에서 사용되는 터보코더를 위한 인터리빙/디인터리빙 장치 및 방법에 관한 것이다.
상기 터보코더(TURBO code encoder)에서 인터리빙은 인코더에 입력되는 정보어를 랜덤화(randomization)하고, 코드워드(Code word)의 디스턴스 성질(distance property)를 개선하고자 사용된다. 특히, 최근에 매우 많은 관심을 모으고 있는 IMT-2000(CDMA2000)의 에어 인터페이스(Air interface)에서 데이터 전송 채널로서 사용되는 부가채널(Supplemental channel)과 ETSI(European Telecommunication Standards Institute)에서 추진 중인 UMTS의 데이터 채널에서 터보코더가 사용될 것이 유력시 되고 있으며, 이를 위한 인터리버의 구체적 구현방식이 절실히 요구되고 있다. 또한 이 분야는 디지털 통신 시스템의 신뢰도 향상에 광범위하게 관련된 오류정정부호와 연관된 분야로서 기존의 디지털 통신시스템의 성능개선 분야와 향후 결정되는 차세대 통신시스템의 성능을 개선시키는 방식에 관한 기술분야이다.
상기 터보코더(Turbo encoder)는 L 정보 비트의 프레임(frame)으로 이루어진 입력을 두 개의 간단한 병렬 쇄상 부호를 이용하여 패리티 심볼(parity symbol)을 만드는 시스템으로서 구성 부호(component code)로는 RSC(Recursive Systematic Convolutional) 부호를 이용한다.
도 7는 일반적인 터보 부호기 구조를 도시한 도면으로, 터보부호에 대한 특허인 1995년 8월 29일 등록된 미합중국 특허(Patent Number: 5,446,747)에 자세히개시되어 있다.
상기 도 7과 같은 구성을 갖는 터보코더는 입력 프레임 데이터를 부호화 하지 않고 출력하고, 상기 입력프레임을 부호화하여 출력하는 제1구성 부호기11와, 상기 입력 프레임 데이터를 인터리빙하여 제2구성 부호기 13로 출력하는 인터리버(interleaver) 12 및 상기 인터리버의 출력을 입력하여 부호화하는 제2구성 부호기 13으로 구성된다. 상기 제1, 제2구성 부호기 12 및 13은 이미 기술 분야에서 잘 알려진 RSC(Recursive Systematic Convolutional)부호기를 사용할 수 있다. 그리고 상기 인터리버 13은 입력되는 정보 비트의 프레임 길이와 동일한 크기를 가지며, 상기 제2구성 부호기 13에 입력되는 정보 비트 순서를 바꿈으로써 정보 비트들 사이의 상관(correlation)을 줄여주게 된다.
종래에는 상기 터보코더의 내부 인터리버(internal interleaver) 13로서, PN 랜덤 인터리버(random interleaver), 랜덤 인터리버, 블록 인터리버(Block interleaver), 비선형 인터리버(Non linear interleaver), S-Random interleaver 등 다양한 방식이 제안되었다. 그러나 이러한 인터리버들은 아직까지 구현의 관점보다는 학문적인 연구분야로서 성능개선에 주안점을 두고 설계된 알고리즘들로 볼수 있다. 따라서 실제 시스템의 구현을 고려할 때 하드웨어 구현 복잡도라는 측면에서 재고가 필요한 방식들이라 할수 있다. 이하 종래 터보코더 인터리버에 대한 기술과 성질 그리고 문제점을 설명한다.
터보코더는 기본적으로 내부 인터리버의 역할을 의해서 성능이 좌우된다. 일반적으로 주어진 설계 스팩()하에서 최적의 성능을 보장하는 인터리버의 설계는 인터리버 크기(size)의 증가에 따라 요구되는 계산량이 기하급수적으로 증가하기 때문에 실제 구현 불가능하다. 따라서 실제 구현을 위한 방법은 일반적으로 몇 가지 기준을 마련하고 그 기준을 최대한 만족시키는 방식을 실험적으로 구한다. 이러한 기준들이 되는 특성들은 하기와 같다.
거리 성질(Distance Properity) : 인접한 코드워드 심볼들간의 거리를 어느 정도 이상 유지해야 한다. 이것은 길쌈부호(Convolutional code)의 코드워드 디스턴스 거리 성질과 동일한 역할을 하므로 동일한 조건에서 가급적 크도록 설계하는 것이 바람직하다.
가중치 성질(Weight Properity) : 제로가 아닌 정보어(Non-zero information word)에 대응되는 코드워드의 가중치가 어느정도 이상 되어야 한다. 이것은 길쌈부호의 최소거리(minimum distance) 성질과 동일한 역할을 하므로 동일한 조건에서 크도록 설계하는 것이 바람직하다.
랜덤 성질(Random Properity) : 인터리빙 이전의 원래 입력 워드 심볼(original input word symbol)들간의 상관 계수(correlation factor)에 비하여 인터리빙 이후의 출력 워드 심볼들간의 상관 계수가 매우 낮아야 한다. 즉, 출력 워드 심볼들간에 랜덤화가 충실히 이루어져야 한다. 이는 연속 디코딩에서 발생되는 외부정보 성질(Extrinction information quality)에 직접적인 영향을 주는 요인이다.
상술한 세가지 설계 기준은 일반적으로 생각되는 터보 인터리버의 역할이지만, 이러한 성질들이 명확하게 분석되지는 않는다. 실험결과에 의하면 일반적으로,랜덤 인터리버가 블록인터리버보다 성능이 우수하다. 그러나 랜덤 인터리버를 설계할 때 발생되는 문제점의 하나는 프레임 크기가 다양하고 커질수록 인터리버의 인덱스(mapping rule, 또는 address)를 저장하기 위한 메모리의 크기가 너무 커진다는 것이다. 즉, 어드레싱을 위한 메모리 공간이 매우 증가하게 된다. 결국, 하드웨어의 크기를 고려한다면, 인터리버의 인덱스를 저장하는 룩업 테이블(Look-Up Table)방식보다는 인덱스를 발생시키는 규칙(rule)을 사용하여 매 심볼 클럭마다 어드레스를 발생시키고, 해당되는 어드레스에 저장된 데이터를 읽어내는 셈(enumeration)방식이 바람직하다.
상기한 내용들을 종합해 볼 때, IMT-2000용이나 UTMS(Universal Telecommunication Mobile System)와 같이 다양한 인터리버의 크기가 요구되고 하드웨어 구현의 복잡성이 제한받는 경우에서 터보 인터리버를 구현하기 위해서는 이러한 제한적 여건들을 고려한 상태에서 최적의 인터리버 성능이 보장되도록 설계되어야 한다. 즉, 어드레스를 발생시키는 규칙을 고안하여 이를 바탕으로 인터리빙/디인터리빙이 이루어지도록 하여야 한다. 물론, 앞서 언급한 터보 내부 인터리버의 성질이 충실히 반영되도록 설계되어야 한다.
IMT-2000 스팩(specification) 또는 UMTS 스팩에서는 터보 인터리버로 아직 아무런 방식도 구체적으로 정의하고 있지 않다. IMT-2000 스팩에 주어진 순방향 링크(forward link)와 역방향 링크(reverse link)의 경우 논리채널(logical channel)의 종류가 매우 다양하며, 인터리버 크기 또한 여러 종류로 구성되어 이를 충실히 반영하기 위해서는 많은 양의 메모리가 요구된다. 예로서, 순방향 링크 N=3인 전송모드의 경우 최소 144bits/frame부터 최대 36864bits/frame까지 매우 다양한 크기의 인터리버가 사용된다.
상술한 바와 같이 종래기술의 문제점은 다음과 같이 요약된다.
첫재, 기존의 터보코드를 위한 내부 인터리버로서 PN 랜덤 인터리버, 랜덤 인터리버, 블록 인터리버, 비선형 인터리버, S-R 랜덤 인터리버 등 다양한 방식이 제안되어 있다. 그러나 이러한 인터리버들은 아직까지 구현의 관점보다는 학문적인 연구분야로서 성능개선에 주안점을 둔 방식이라 할수 있다. 따라서 실제 시스템의 구현할 때 상기한 인터리버의 조건과 더불어 하드웨어 구현 복잡도를 반드시 고려해야 하는데 이 부분이 구체적으로 제시되지 있지 않다.
둘째, 기존의 인터리빙 방식의 대부분이 룩업 테이블 방식으로 각각의 인터리버 크기에 따른 인터리빙 규칙을 송수신기의 제어부(CPU, HOST)가 저장해 두어야 하므로 인터리버 버퍼 이외에 별도의 저장공간이 호스트 메모리 쪽에 필요하다. 즉, 설계 상의 문제점 중 하나는 프레임 사이즈가 다양하고 커질수록 인터리버의 인덱스(매핑 규칙 또는 어드레스)를 저장하기 위한 메모리의 크기가 너무 커진다는 것이다. 즉, 어드레싱을 위한 메모리 공간이 매우 증가하는 문제점이 있다.
셋째, 거리 성질과 랜덤 성질을 동시에 만족하는 인터리버의 구현이 쉽지 않았다.
넷째, cdma2000 순방향 링크의 터보코더를 위한 구체적인 터보 인터리버 설계 스팩이 제시되지 않았다.
따라서 본 발명의 목적은 통신시스템에서 다양한 크기의 데이터를 수용할수 있는 인터리빙/디인터리빙 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 통신시스템에서 터보코더의 특성인 거리특성, 가중치 특성, 랜덤특성을 동시에 만족하는 인터리빙/디인터리빙 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 통신시스템에서 오프셋 제어방식을 사용하는 인터리빙/디인터리빙 장치 및 방법을 제공함에 있다.
상기 목적들을 달성하기 위한 인터리빙 방법은, 입력 데이터를 순차 어드레스에 따라 메모리에 저장하는 과정과, 상기 입력 데이터의 크기에 부분비트역상순 인터리빙 규칙에 적합하도록 미리 설정된 값을 더한 가상 어드레스를 제공하는 과정과, 상기 가상 어드레스를 상기 부분비트역상순 인터리빙 규칙에 의해 인터리빙된 어드레스에 대응시키는 과정과, 상기 부분비트역상순 인터리빙 규칙에 의해 인터리빙된 어드레스중 상기 미리 설정된 값에 대응하는 어드레스를 제외한 어드레스를 가지고 상기 메모리로부터 상기 입력 데이터를 독출하는 과정을 포함하는 것을 특징으로 한다.
도 1은 본 발명에 따른 통신시스템의 인터리빙 장치의 블록 구성을 도시한 도면.
도 2는 본 발명에 따른 통신시스템의 디인터리빙 장치의 블록 구성을 도시한 도면.
도 3은 본 발명에 따른, 입력데이타의 크기에 오프셋값을 더한 가장 어드레스 영역을 가지고 부분비트 역상순 인터리빙을 수행할 경우, 오프셋값에 해당하는 심볼들이 인터리빙된 심볼 사이 사이에 존재하는 모습을 도시하는 도면.
도 4는 상기 도 3에서 무효심볼들을 제거하여 출력 심볼들을 연접시킨 모습을 도시하는 도면.
도 5는 본 발명의 실시 따른 오프셋 제어방식으로 인터리밍 독출 어드레스를 생성하는 장치를 도시하는 도면.
도 6은 본 발명의 실시 예에 따른 오프셋 제어방식으로 인터리빙 독출 어드레스를 생성하기 위한 제어절차를 도시하는 도면.
도 7은 일반적인 터보부호기 구조를 도시한 도면.
이하 본 발명의 바람직한 실시예를 첨부된 도면의 참조와 함께 상세히 설명한다.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일 부호를 가지도록 하였다. 또한 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
본 발명에 따른 인터리버는, 입력 데이터를 순서대로 메모리에 저장하고, 상기 순서대로 저장되어 있는 상기 입력데이터의 순서를 부분비트역상순 알고리즘에 의해 치환(permutation)하여 출력하는 구조를 갖는다. 여기서 상기 입력데이터의 크기가 상기 부분비트역상순 알고리즘을 수행할수 있는 크기를 만족하지 못할 경우, 상기 입력데이터의 크기에 소정의 값(이하 오프셋값(OSV)이라 칭함)을 더한 가상의 어드레스 크기를 가지고 인터리빙을 수행한다. 따라서 본 발명에서 제안하는 인터리버는 기본적으로, 인터리버 메모리(Input data buffer/Output data buffer), 오프셋 제어 인터리빙 블록(Partial Reversal Interleaver + Comparator), 업-다운 카운터(Up-Down Counter)가 필요하다.
도 1은 본 발명에 따른 인터리버의 구성을 도시하고 있다.
상기 도 1을 참조하면, 어드레스 생성부(111)는 인터리버 크기N, 제1변수 m, 제2변수 j 값 및 클럭(clock)을 입력하며, 인터리버 메모리(112)에 순차적으로 저장되어 있는 비트심볼들을 오프셋 제어 인터리빙 알고리즘에 의해 읽어내기 위한 독출 어드레스를 발생한다. 여기서 상기 인터리버 크기N, 제1변수 m 및 제2변수 j는 입력 데이터의 크기 L에 의해 정해지는 파라미터들이다. 본 발명은 부분비트 역상순 알고리즘을 근간으로 한다. 따라서, 상기 입력되는 데이터의 크기 L이 상기 부분비트 역상순 알고리즘을 수행할수 있는 크기를 만족하지 않을 경우, 상기 입력데이터의 크기에 상기 오프셋을 더해 상기 가상의 인터리버 크기N를 만들고, 상기 인터리버 크기N을 가지고 부분비트역상순 알고리즘을 수행하기 위한 각각의 파라미터들(제1변수 및 제2변수)를 산출한다. 상기 인터리버 메모리(112)는 쓰기모드시 입력 비트심볼들을 순서대로 저장하고, 읽기모드시 상기 어드레스 생성부(111)에서 제공되는 어드레스에 의해 비트심볼들을 독출한다. 카운터(213)는 클럭(Clock)을 입력하며, 상기 클럭을 카운터하여 상기 인터리버 메모리(212)의 쓰기 어드레스(Write)로 출력한다.
도 2는 본 발명에 따른 디인터리버의 구성을 도시하고 있다.
상기 도 2를 참조하면, 어드레스 생성부(211)는 디인터리버 크기N, BIT_SHIFT, UP_LIMIT 및 클럭을 입력하여 쓰기모드를 수행하기 위한 인터리버 메모리 어드레스를 생성하여 디인터리버 메모리(212)로 출력한다. 상기 디인터리버 메모리(212)는 쓰기모드시 상기 어드레스 생성부(211)에서 제공되는 쓰기 어드레스(write ADDR)에 따라 입력데이타를 저장하고, 읽기모드시 저장 데이터를 순서대로 출력한다. 카운터(213)는 클럭(Clock)을 입력하며, 상기 클럭을 카운터한 값을 상기 디인터리버 메모리(212)의 읽기 어드레스(Read ADDR) 값으로 출력한다.
상술한 바와 같이, 상기 디인터리버는 인터리버의 역과정으로 구조상 모든 부분이 완전히 동일하며, 단지 읽기/쓰기 모드에서 입력되는 데이터의 순서가 다를 뿐이다. 따라서 이하 설명은 인터리버를 위주로 설명할 것이다.
본 발명에 따른, 터보부호기에 사용되는 오프셋 제어 인터리버(OCI;Offset Controlled Interleaver)는 부분비트 역상순 인터리버(PBRI;Partial Bit ReversalInterleaver)와 유사한 구조를 가진다. 상기 부분비트 역상순 인터리버에 대한 내용은 기출원된 특허출원 제98-54131호에 상세히 개시되어 있다. 입력되는 프레임(information symbols + CRC symbols)의 크기를 L이라 할 때, 상기 OCI는 상기 L보다 큰 부분비트 역상순 인터리버 크기 N 중에서 (N-L)을 최소로 하는 오프셋값 OSV(Offset value)를 구한다. 이때 구해진 N을 인터리버의 크기로 사용하며, 하기 수학식 1과 같이 주어진 부분비트 역상순 인터리빙 알고리즘에 의해 동일하게 인터리빙을 수행한다.
[수학식 1]
상기 수학식 1에서 k(k=0,1.2....N-1)는 출력되는 데이터의 순서를 나타내는 것으로 순서번호라 칭하고, 상기 m은 상기 구해진 인터리버 크기 N을 2진수로 변환하여 그 최하위 비트로부터 연속되는 '0'dml 개수를 나타내는 것으로 제1변수라 하고, 상기 j는 상기 연속되는 '0'을 제외한 비트들을 십진수로 변환한 것으로 제2변수라 칭한다. 여기서 상기 인터리버 크기N은 2m×j로 표현된다. 예를들어, 입력 데이터의 크기 L이 568인 경우, 최소의 오프셋값은 8이 되고, 따라서 인터리버 크기 N은 576이 된다. 상기 576을 이진형태로 나타내면 N=[1001000000]이므로, 상기 제1변수 m은 6이되고, 상기 제2변수 j는 9가 된다. 상기 "mod"와 "/"는 각각 나머지와 몫을 구하는 모듈로 오퍼레이션(Modulo operation)과 디바이더 오퍼레이션(Divider operation)을 나타낸다. 또한, BRO(H)는 H를 이진 포맷(binary format)으로 전환한뒤, MSB로부터 LSB의 순서를 역상순(reverse ordering)하여 십진형태로 변환하는 함수이다. 일단 상기 인터리버 크기 N과 제1변수 및 제2변수가 결정되면, 이를 가지고 상기 수학식 1과 같은 알고리즘을 통해 독출 어드레스를 생성한다.
예를들어, 3번째(k=2)로 출력될 데이터를 상기한 수학식 1를 통해 살펴보자. 우선 N(576)으로부터 BIT_SHIFT와 UP_LIMT를 구해보면, BIT_SHIFT는 6이고, UP_LIMIT는 9이다. 따라서 r = 2 mod 9 = 2이고, PUC = 2 / 9 = 0이다. 또한, s = BRO(0) = 0이다. 따라서 최종적으로 구해지는 어드레스 번지 ADDRESS_READ = 2×26+ 0 = 128이다. 그리고, 출력번지를 1번지부터 매핑시키기 위해 상기 구해진 독출 어드레스(ADDRESS_READ)에 '1'를 더하면 129번지가 된다. 즉, 3번째로 출력되는 데이터는 상기 129번지에 저장되어 있는 데이터이다.
그러나, 상기 수학식 1에 의해 생성된 상기 독출 어드레스를 가지고 인터리버 메모리의 해당번지를 어드레싱하여 데이터를 독출하는 경우 상기 추가된 오프셋에 의한 무효한 독출 어드레스가 발생하게 된다. 즉, [0..L-1]의 입력데이타들에 해당되는 독출 어드레스[ADDRESS_READ] 이외에 [L..N-1]에 해당되는 최종 8심볼에해당되는 독출 어드레스[ADDRESS_READ]가 인터리빙 시퀀스 사이 사이에 존재하게 된다. 이에 대한 설명이 도 3에 도시되어 있다. 따라서, 이것을 그대로 읽을 경우, 실제 전송해야 할 L심볼보다 8개 많은 N개의 심볼들이 전송되므로 사이에 존재하는 무효한 어드레스를 빼고 후속하는 어드레스를 연접시켜야 한다.
상기 도 3에 도시된 바와 같이, N-부분비트 역상순 인터리빙을 사용하는 경우, L에서 N-1까지의 무효한 심볼들이 인터리빙된 심볼들 사이 사이에 존재하게 된다. 따라서 이 부분을 제외하고 차례로 인터리빙된 심볼들을 출력해야 한다. 본 발명은 상기 무효 심볼들을 제외시키는 방식으로 오프셋 제어방식을 사용한다. 상기 오프셋 제어방식을 설명하면, [L..N-1]에서 최종 8 심볼에 해당되는 독출 어드레스들은 상기 수학식 1과 같은 부분비트 역상순 인터리빙 알고리즘에 의해 고정된 값으로 결정되어진다. 우선, 테일(tail)의 8심볼들의 어드레스를 D1, D2, D3,...,D8(즉,L..N-1)이라 가정한다. 그리고 각각의 Di(i=1..8)에 해당되는 상기 독출 어드레스를 Tk=PIRB(Di), k=1..8,라 한다. 물론 D1<D2라 해서 반드시 T1<T2는 아니며 임의의 순서에 의해 배치된다. 따라서, 편의상 T1<T2<..<T8의 순서로 배치되도록 조정한 인덱스를 j라 하고, 이를 사용한 어드레스를 Tj(j=1..8)로 가정한다. 그러면 상기 인터리버 영역은 상기 무효한 어드레스들을 기준으로 8개의 그룹으로 분할되며, 각각의 Ti가 그 경계를 구분하는 기준값(Threshold;이하 그룹기준값이라 칭함)이 된다. 여기서 상기 그룹기준값들은 상기 무효한 어드레스들과 동일한 값이다. 따라서 상기 Ti를 삭제하기 위해서 상기 수학식 1과 같은 인터리빙 알고리즘을 통해 생성된 독출 어드레스에서 해당 그룹에 대응되는 소정의 값을 감해 주어야 한다. 만일 상기 독출 어드레스가 그룹0에 속하는 경우에는 상기 독출 어드레스에서 '0'을 감하고, 상기 독출 어드레스가 그룹1에 속하는 경우에는 '1'를 감하여 최종 독출 어드레스를 산출한다. 도 4는 상기와 같은 오프셋 제어방식으로, 오프셋값에 의한 무효한 어드레스들을 제거하여 새롭게 독출 어드레스들을 매핑시킨 모습을 도시하고 있다.
따라서, 본 발명에 따른 오프셋 제어를 고려한 부분비트 역상순 인터리빙 알고리즘을 살펴보면 하기 수학식 2와 같다.
[수학식 2]
상기 수학식 2의 알고리즘을 구체적인 하드웨어 구성으로 도시하면 도 5와 같다. 상기 도 5는 상기한 도 1의 구성중 어드레스 생성부(111)의 상세 구성을 도시하고 있다. 상기 어드레스 생성부(111)는 크게 부분비트역상순 인터리빙 규칙에 의해 제1 독출 어드레스를 생성하는 부분비트역상순부121과, 상기 제1독출 어드레스에서 무효한 어드레스를 천공시켜 제2독출 어드레스를 생성하는 천공기(비교기122, 선택기123, 연산기124)로 구성된다.
상기 도 5를 참조하면, 부분비트역상순부121은 상기 수학식 1과 같은 부분비트 역상순 인터리빙 알고리즘에 따라 제1 독출 어드레스를 생성한다. 비교기122는 상기 부분비트역상순부121에서 출력되는 제1 독출 어드레스를 상기 오프셋값들에 의한 그룹기준값들(CTH0..GTH7)과 비교하여 어느 그룹에 속하는지 판단하고, 상기 판단된 그룹에 해당하는 그룹값을 선택하기 위한 그룹선택신호를 출력한다. 선택기123은 상기 그룹선택신호에 의해 해당 그룹값을 선택하여 출력한다. 연산기124는 상기 비교기122에서 출력되는 제1 독출어드레스에서 상기 선택기123에서 출력되는 그릅값을 감해 제2 독출 어드레스를 생성하여 상기 인터리버메모리112로 제공한다. 여기서 상기 비교기122는 상기 부분비트역상순부121에서 출력되는 제1 독출 어드레스가 상기 그룹기준값들중 하나라도 일치되는 경우, 상기 제1 독출 어드레스를 삭제(deletion or puncturing)하여 출력하지 않는다.
이하 본 발명에 실시 예에 따른 전체적인 동작 과정을 첨부된 도면 도 6을 참조하여 상세히 설명한다.
우선, 상기 어드레스 생성부(111)는 611단계에서 독출 시퀀스 k를 초기화한다. 그리고 613단계에서 상기 수학식 1과 같은 부분비트 역상순 인터리빙 알고리즘을 통해 상기 제1 독출 어드레스를 생성한다. 여기서 상기 생성되는 제1 독출 어드레스들중에는 상기 오프셋값에 의한 무효한 어드레스들이 사이 사이에 존재하게 된다. 따라서, 이후 상기 무효한 어드레스들을 제외시키고 독출 어드레스들을 연접시키는 과정을 수행하여야 한다. 따라서 상기 어드레스 생성부(111)는 615단계에서 상기 생성된 제1 독출 어드레스를 상기 오프셋값에 의한 상기 그룹기준값들과 비교하여 어느 그룹에 속하는지를 판단한다. 물론, 상기 그룹기준값들에 대한 데이터는 미리 테이블화 되어 저장되어 있는 상태다. IMT-2000 시스템을 예로 들 경우, 하기 표 3와 같은 테이블을 저장하게 된다. 여기서, 상기 그룹기준값들은 상기 부분비트 역상순 인터리빙 알고리즘을 통해 미리 얻어진다. 예를들어, 입력데이타 크기가 568라 가정할 경우, 상기 생성된 제1 독출 어드레스가 127 미만일 경우 그룹0(GTHO)에 속하게 되고, 127초과 191미만일 경우 그룹1(GTH1)에 속하며, 191초과 255미만일 경우 그룹2(GTH2)에 속하고, 255초과 319미만일 경우 그룹3(GTH3) 등등 속하게 된다. 이후, 상기 어드레스 생성부(111)는 617단계에서 상기 생성된 제1독출 어드레스에서 해당 그룹의 그룹값을 감하여 최종 인터리빙 어드레스인 제2 독출 어드레스를 산출한다. 예를들어, 상기 제1 독출 어드레스가 그룹0에 속할 경우 상기 그룹의 그룹값인 '0'을 감하고, 상기 제1 독출 어드레스가 그룹5에 속할 경우 그룹값 '5'를 감하여 상기 제2독출를 산출한다. 그리고 상기 어드레스 생성부(111)는 619단계에서 이렇게 생성된 제2 독출 어드레스를 상기 인터리버 메모리(111)로 제공하여 해당 번지에 저장되어 있는 심볼 데이터가 출력되도록 한다. 그리고 621단계에서 상기 독출 시퀀스를 1만큼 증가한 후 다시 독출 어드레tm를 산출하기 위해 상기 619단계로 되돌아간다.
이하 본 발명에 따른 오프셋 제어 부분비트역상순 인터리빙 방식을 IMT-2000 시스템에 적용할 경우 각 입력 데이터 크기에 따른 파라미터들을 정의하면 하기 표 1 내지 표 3와 같다. 여기서 상기 표 1은 각 입력 데이터 크기에 따른 오프셋값, 비트부분 역상순 알고리즘을 수행할 경우 적용되는 인터리버 크기, 상기 비트부분 역상순 알고리즘에 수행하기 위해 필요한 제1변수 m 및 제2변수 j를 보여준다.
[표 1]
[표 2]
하기 표 3은 각 레이트 셋에 따른 그룹기준값(Group Threashold;GTHi)을 보여준다.
[표 3]
상술한 바와 같이 본 발명에 따른 오프셋 제어 인터리빙 방식은 인터리버 크기가 2의 거듭제곱로 표현되지 않아도 인터리빙이 가능하다. 인터리빙을 위한 별도의 어드레스가 필요하지 않아 하드웨어 디바이스를 줄일 수 있다. 송수신을 위한 인터리버/디인터리버 전송방식이 간결하고, 프레임 크기인 L비트 만큼의 인터리버 메모리가 필요하므로 메모리 활용면에서 효율적이다. 터보 인터리버의 특성(property) 중의 하나인 거리특성(distance property) 면에서 우수한 성질을 갖는다.

Claims (8)

  1. 가변적인 입력 데이터를 순차 어드레스에 따라 메모리에 저장하는 과정과,
    상기 입력 데이터의 크기에 부분비트역상순 인터리빙 규칙에 적합하도록 미리 설정된 값을 더한 가상 어드레스를 제공하는 과정과,
    상기 가상 어드레스를 상기 부분비트역상순 인터리빙 규칙에 의해 인터리빙된 어드레스에 대응시키는 과정과,
    상기 부분비트역상순 인터리빙 규칙에 의해 인터리빙된 어드레스중 상기 미리 설정된 값에 대응하는 어드레스를 제외한 어드레스를 가지고 상기 메모리로부터 상기 입력 데이터를 독출하는 과정을 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 미리 설정된 값은 상기 가상 어드레스의 크기가 2m의 정수배가 되도록 상기 입력 데이터의 크기에 더해주는 값임을 특징으로 하는 인터리빙 방법.
  3. 가변적인 입력 데이터를 순차적으로 저장하는 메모리와,
    상기 입력데이터의 크기에 부분비트역상순 인터리빙 규칙에 적합하도록 미리 설정된 값을 더한 가상 어드레스 영역을 가지고, 상기 가상 어드레스 영역에서 상기 부분비트역상순 인터리빙 규칙에 의해 제1 독출 어드레스를 생성하는 어드레스생성기와,
    상기 제1독출 어드레스에서 상기 미리 설정된 값에 대응하는 어드레스를 천공시킨 제2독출 어드레스를 생성하는 천공기로 구성되어,
    상기 제2독출 어드레스를 가지고 상기 메모리로부터 상기 입력 데이터를 독출함을 특징으로 하는 인터리빙 장치.
  4. 제3항에 있어서, 상기 천공기는,
    상기 미리 설정된 값에 대응하는 어드레스에 의해 상기 가상 어드레스 영역을 복수개의 그룹들로 그룹핑하여 상기 어드레스 생성기로부터의 상기 제1독출 어드레스가 어느 그룹에 속하는지 판단하는 비교기와,
    상기 비교기로부터의 그룹선택신호에 의해 각 그룹에 대한 특정값을 발생하는 선택기와,
    상기 선택기에서 발생된 상기 특정값을 상기 비교기로부터의 상기 제1독출 어드레스에서 감하여 제2 독출 어드레스를 생성하는 연산기로 구성되는 것을 특징으로 하는 인터리빙 장치.
  5. 제3항에 있어서, 상기 어드레스 생성기는,
    상기 가상 어드레스의 크기 N=2m×J를 만족하는 제1변수 m과 제2변수 j를 제공하는 룩업테이블과,
    상기 룩업테이블로부터 제공되는 상기 제1변수 m 및 제2변수 j를 가지고 하기 수학식 3에 의해 상기 제1독출 어드레스를 생성하는 생성기로 구성되는 것을 특징으로 하는 인터리빙 장치.
    [수학식 3]
    2m(K mod J) + BRO(K/J)
    여기서 상기 K(0≤K≤ N-1)는 상기 독출 시퀀스를 나타내고, 상기 BRO는 2진수를 비트역상순(bir reversing)하여 십진수를 변환하는 함수임.
  6. 가변적인 입력 데이터를 순차 어드레스에 의해 메모리에 저장하는 과정과,
    상기 입력데이터의 크기에 부분비트역상순 인터리빙 규칙에 적합하도록 미리 설정된 값을 더한 가상 어드레스 영역을 가지고, 상기 가상 어드레스 영역에서 상기 부분비트역상순 인터리빙 규칙에 의해 제1 독출 어드레스를 생성하는 과정과,
    상기 제1독출 어드레스에서 상기 미리 설정된 값에 대응하는 어드레스를 천공하여 제2독출 어드레스를 생성하는 과정과,
    상기 제2독출 어드레스를 가지고 상기 메모리로부터 상기 입력 데이터를 독출하는 과정을 포함하는 것을 특징으로 하는 인터리빙 방법.
  7. 제6항에 있어서, 상기 천공 과정은,
    상기 미리 설정된 값에 대응하는 어드레스에 의해 상기 가상 어드레스 영역은 복수개의 그룹들로 그룹핑되고, 상기 제1독출 어드레스가 어느 그룹에 속하는지 판단하는 과정과,
    상기 제1독출 어드레스에서 상기 미리 설정된 값에 대응하는 어드레스를 삭제하는 과정과,
    상기 제1독출 어드레스에서 상기 판단된 그룹에 대응하는 특정값을 감하여 상기 제2독출 어드레스를 생성하는 과정을 포함하는 것을 특징으로 하는 인터리빙 방법.
  8. 제6항에 있어서, 상기 어드레스 생성과정은,
    상기 가상 어드레스의 크기 N=2m×J를 만족하는 제1변수 m과 제2변수 j를 제공하는 과정과,
    상기 제공되는 상기 제1변수 m 및 제2변수 j를 가지고 하기 수학식 4에 의해 상기 제1독출 어드레스를 생성하는 생성기로 구성되는 것을 특징으로 하는 인터리빙 방법.
    [수학식 4]
    2m(K mod J) + BRO(K/J)
    여기서 상기 K(0≤K≤N-1)는 상기 독출 시퀀스를 나타내고, 상기 BRO는 2진수를 비트역상순(bit reversing)하여 십진수를 변환하는 함수임.
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