JP2002534836A - 通信システムのインターリービング/デインターリービング装置及び方法 - Google Patents
通信システムのインターリービング/デインターリービング装置及び方法Info
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Abstract
Description
に、衛星、ISDN(Integrated Services Digital Network)、ディジタルセル
ラー、W−CDMA(Wideband Code Division Multiple Access)、IMT−20
00及びW−ATM(Wideband Asynchronous Transfer Mode)のような無線通信
システムに用いられるターボ符号器のためのインターリービング/デインターリ
ービング装置及び方法に関する。
ダム化し、コードワードの距離特性を改善するように行われる。特に、IMT−
2000(又はCDMA−2000)通信システムの付加チャネル(又はトラフィ
ックチャネル)とETSI(European Telecommunication Standards Institute)
により提案されたUMTS(Universal Mobile Telecommunication System)のデ
ータチャネルでターボ符号器が用いられると見込まれる。これにより、このため
のインターリーバーの具体的な具現方式が求められている。かつ、ターボ符号器
の使用はディジタル通信システムの信頼度の向上、特に、既存及び今後のディジ
タル移動通信システムの性能改善をもたらす。
を用いてパリティシンボルに符号化するが、構成符号としてはRSC(Recursive
Systematic Convolutional)符号を使用する。
46,474号(1995年8月29日付登録)に詳しく開示されている。
構成符号器11と、前記入力フレームデータをインターリービングするインター
リーバー12と、前記インターリーバー12の出力を符号化する第2構成符号器
13とを備えてなる。前記第1及び第2構成符号器11,13にはこの技術分野
で広く知られているRSC符号器を使用することができる。かつ、前記インター
リーバー12は入力情報ビットフレームと同一のサイズを有し、前記第2構成符
号器13に入力される情報ビットの順序を変えて情報ビット間の相関を低減する
。
ーリーバー)として、PN(Pseudo Noise)ランダムインターリーバー、ランダム
インターリーバー、ブロックインターリーバー、非線形インターリーバー及びS
−ランダムインターリーバーのような各種のインターリーバーが提案された。し
かしながら、このようなインターリーバーは具現よりは学問的な研究分野の観点
から性能改善のために設計されたアルゴリズムに過ぎない。したがって、実際シ
ステムを具現するときは、ハードウェア具現の複雑度を考慮に入れるべきである
。以下、従来のターボ符号器のインターリーバーに対する特性及び問題点につい
て説明する。
一般に、最適の性能を保障するインターリーバーの設計は、インターリーバーの
サイズの増加による要求計算量が幾何級数的に増加するので、実際具現は不可能
である。したがって、一般的に数個の基準を備え、その基準を満たすインターリ
ーバーを具現する。このような基準となる特性は次の通りである。 距離特性:隣接コードワードシンボル間の距離をある程度に維持すべきである
。これは畳み込み符号のコードワード距離特性と同一の役割を果たすため、同一
の条件でより長い距離を有するように設計することが望ましい。 加重値特性:ゼロでない情報語に対応するコードワードの加重値が基準値より
高くなるべきである。これは畳み込み符号の最小距離特性と同一の役割を果たす
ため、同一の条件でより大きい加重値を有するように設計することが望ましい。 ランダム特性:インターリービング以前のもとの入力ワードシンボル間の相関
係数よりインターリービング以後の出力ワードシンボル間の相関係数が非常に低
くなるべきである。すなわち、出力ワードシンボル間のランダム化が十分に行わ
れなければならない。これは連続復号化過程で発生する外部情報特性に直接的な
影響を及ぼす。
特性は明らかに分析されない。実験結果によれば、ランダムインターリーバーの
性能がブロックインターリーバーより優れる。しかしながら、ランダムインター
リーバーはフレームのサイズが多様で大きくなるほど、インターリーバーインデ
ックス(すなわち、マッピングルール又はアドレス)を貯蔵するためのメモリの容
量も増加するという問題点を有する。したがって、ハードウェアのサイズを考慮
すると、インターリーバーインデックスを貯蔵するルックアップテーブル方式よ
りはインデックスを発生させる規則を用いてシンボルクロックごとにアドレスを
発生させることにより、該当アドレスに貯蔵されているデータを読み出す計数(e
numeration)方式を採用することが望ましい。
のサイズが要求され、ハードウェア具現の複雑性も制限される場合、ターボ符号
器はこのような制限的な条件を考慮して最適のインターリーバー性能を保障する
ように設計されるべきである。すなわち、アドレスを発生させる規則を考案して
そのアドレス発生規則に応じてインターリービング/デインターリービングを行
うべきである。勿論、上述したターボインターリーバーの特性を十分に満たすよ
うに設計されるべきである。
リーバーに対して具体的に定義していない。IMT−2000仕様により定義さ
れる順方向リンク及び逆方向リンクは各種の論理チャネル及び各種のインターリ
ーバーサイズを有する。したがって、このような多様性を十分に満たすためには
、多量のメモリ容量が必要である。例えば、順方向リンク伝送モードN=3の場
合、144ビット/フレームから36864ビット/フレームまでの各種のサイ
ズのインターリーバーが用いられる。
インターリーバー、ランダムインターリーバー、ブロックインターリーバー、非
線形インターリーバー及びS−ランダムインターリーバーが用いられる。しかし
ながら、このようなインターリーバーは具現よりは学問的な研究分野の観点から
性能改善のためのアルゴリズムに過ぎない。したがって、実際システムの具現時
にこのようなインターリーバーのバードウェア具現複雑度を考慮に入れるべきで
ある。しかしながら、これは具体的に定義されていない。
ンターリーバーのサイズに応じるインターリービング規則を送受信機の制御部(
CPU又はホスト)が貯蔵すべきなので、ホストメモリはインターリーバーバッ
ファの外、別途の貯蔵空間を要する。すなわち、フレームのサイズが多様で大き
くなるほど、インターリーバーインデックス(マッピングルール又はアドレス)を
貯蔵するためのメモリの容量も非常に増加する。
容易でない。
ーボインターリーバーの仕様が提示されていない。
ーリービング/デインターリービングする装置及び方法を提供することにある。
重値特性及びランダム特性を同時に満たすインターリービング/デインターリー
ビング装置及び方法を提供することにある。
ターリービング/デインターリービング装置及び方法を提供することにある。
リに貯蔵する過程と、前記入力データのサイズに部分ビット逆順インターリービ
ング規則を満たすように所定値を加算した仮想アドレスを提供する過程と、前記
仮想アドレスを前記部分ビット逆順インターリービング規則に応じてインターリ
ービングされたアドレスに対応させる過程と、前記所定値以外のアドレスがアド
レスされるように前記部分ビット逆順インターリービング規則に応じて前記メモ
リに貯蔵された入力データをインターリービングして読み出す過程とを備えるこ
とを特徴とする。
の説明において、本発明の要旨を不明瞭にする公知の機能及び構成に対する詳細
な説明は省略する。
力データの順序を部分ビット逆順アルゴリズムに応じて置換して出力する。前記
入力データのサイズが前記部分ビット逆順アルゴリズムを行うサイズを満たさな
い場合、前記入力データのサイズに所定の値(以下、オフセット値(OSV)と称
する)を加算した仮想アドレスを用いてインターリービングを行う。したがって
、本発明により提案されるインターリーバーはインターリーバーメモリ(入力デ
ータバッファ+出力データバッファ)、オフセット制御インターリービングブロ
ック(部分ビット逆インターリーバー+比較器)及びアップ/ダウンカウンタが必
要である。
参照すれば、アドレス生成器111はインターリーバーのサイズN、第1変数m
、第2変数J及びクロックを入力してインターリーバーメモリ112に順次に貯
蔵されているビットシンボルをオフセット制御インターリービングアルゴリズム
に応じて読み出すための読み出しアドレスを発生する。ここで、前記インターリ
ーバーのサイズN、第1変数m、第2変数Jは入力データのサイズLにより決め
られるバラメーターである。本発明は部分ビット逆順アルゴリズムに基づく。し
たがって、前記入力データのサイズLが前記部分ビット逆順アルゴリズムを行う
サイズを満たさない場合、前記入力データのサイズLに前記オフセット値OSV
を加算して仮想インターリーバーサイズNを決め、前記仮想インターリーバーサ
イズNを用いて部分ビット逆順アルゴリズムを行うための各々のパラメーター(
第1及び第2変数)を計算する。前記インターリーバーメモリ112は書き込み
モードでは入力ビットシンボルを貯蔵し、読み出しモードでは前記アドレス生成
器111から提供されるアドレスによりビットシンボルを読み出す。カウンタ1
13は前記入力クロックをカウントし、その値を前記インターリーバーメモリ1
12に書き込みアドレスとして提供する。
を参照すれば、アドレス生成器211はデインターリーバーのサイズN及び第1
変数m、第2変数J及びクロックを入力して書き込みモードを行うためのインタ
ーリーバーメモリアドレスを生成してデインターリーバーメモリ212に出力す
る。前記デインターリーバーメモリ212は書き込みモードでは前記アドレス生
成器211から提供される書き込みアドレスに応じて入力データを貯蔵し、読み
出しモードでは貯蔵データを順次に出力する。カウンタ213は入力クロックを
カウントし、その値を前記デインターリーバーメモリ212に読み出しアドレス
として提供する。
、全ての構造が同一である。ただし、前記デインターリーバーは読み出し/書き
込みモードで入力データの順序のみが異なる。したがって、説明の便宜上、イン
ターリーバーのみを参照して説明する。
CI:offset controlled interleaver)は部分ビット逆順インターリーバー(P
BRI:partial bit reversal interleaver)と類似な構造を有する。前記部分
ビット逆順インターリーバーに対する内容は韓国特許出願第98−54131号
に詳しく開示されている。入力フレーム(information symbols+CRC symbols
+information symbols)のサイズをLとするとき、前記OCIは前記入力フレー
ムのサイズLより大きい部分ビット逆順インターリーバーのサイズNのうち、(
N−L)であるオフセット値(OSV)を計算する。この際、前記計算されたNを
インターリーバーのサイズとして使用し、下記の数式1のような部分ビット逆順
アルゴリズムによりインターリービングを行う。 [数式1] For a given K....(0≦K≦N-1) r = K mod J; PUC = K/J; s = BRO(PUC); ADDRESS_READ = r×2m+s “Interleaving mapping:K+1⇔ADDRESS_READ+1” ここで、“K”は出力データの順序を示し、これを順序番号と称する。“m”は
前記計算されたインターリーバーのサイズNを2進数に変換してその最下位ビッ
ト(LSB)から連続する“0”の個数を示し、これを第1変数と称する。“J”
は前記連続する“0”以外のビットを10進数に変換した値を示し、これを第2
変数と称する。ここで、前記インターリーバーのサイズNは2m×Jとして表現
される。例えば、入力データのサイズLが568の場合、最少のオフセット値は
8となり、インターリーバーのサイズNは576となる。前記インターリーバー
のサイズN=576を2進数形態で示すとN=[1001000000]なので
、第1変数mは6となり、第2変数Jは9となる。かつ、“mod”と“/”は
それぞれ残りと分を計算するモジューロ演算と除算演算を示す。かつ、BRO(
H)はHを2進数値に変換した後、MSB(most significant bit)からLSBの
順序を逆順にして10進数に変換する関数である。その後、前記インターリーバ
ーのサイズN及び第1、第2変数m,Jを用いて前記数式1のようなアルゴリズ
ムに応じて読み出しアドレスを生成する。
ず、N=576の場合、mは6、Jは9である。これにより、r=2 mod 9=
0、PUC=2/9=0である。かつ、s=BRO(0)=0である。したがって
、最終算出読み出しアドレスはADDRESS_READ=2×26+0=128である。さ
らに、アドレス“1”から出力アドレスをマッピングさせるために前記読み出し
アドレスに“1”を加算すると、前記アドレスは129となる。すなわち、前記
三番目に出力されるデータは前記アドレス129に貯蔵されているデータである
。
ーリーバーメモリの該当アドレスをアドレスしてデータを読み出す場合、前記追
加オフセット値による無効読み出しアドレスが発生する。すなわち、入力データ
[0..L−1]に該当する読み出しアドレスの外、入力データ[L..N−1
]の最終の8シンボルに該当する読み出しアドレスがインターリービングシーケ
ンスの間に存在する。これを図3に示した。これをそのまま読み出すとき、実際
伝送するLシンボルより8個の多いN個のシンボルが伝送される。したがって、
前記インターリービングシーケンスの間に存在する無効アドレスを除いた後、後
続アドレスを連接させるべきである。
、LからN−1までの無効シンボルがインターリービングシンボルの間に存在す
る。したがって、前記無効シンボルを取り除き、順次にインターリービングシン
ボルを出力すべきである。このため、本発明はオフセット制御方式を使用する。
前記オフセット制御方式を説明すると、[L..N−1]の最終の8シンボルに
該当する読み出しアドレスは数式1の部分ビット逆順インターリービングアルゴ
リズムに応じる固定値により決められる。先ず、8テールシンボルのアドレスを
D1,D2,D3,..,D8(すなわち、L..N−1)、各々のDi(i=1
..8)に該当するインターリービングアドレスをTk=PIRB(Di)、k=
1..8と仮定する。勿論、D1<D2は必ずしもT1<T2でなく、インター
リービングアドレスは任意の順序により配置される。したがって、便宜上、T1
<T2<..<T8の順序で配置されるように調整したインデックスをjとし、
これを使用したアドレスをTj(j=1,..,8)と仮定する。その後、インタ
ーリービング領域は前記無効アドレスを基にして8個のグループに分けられるが
、各々のTjはその境界を区分する基準値(以下、グループ基準値と称する)とな
る。ここで、前記グループ基準値は前記無効アドレスと同一の値である。したが
って、前記Tiを削除するため、前記数式1のインターリービングアルゴリズム
により生成された読み出しアドレスから該当グループに対応する所定値を減算す
べきである。前記読み出しアドレスがグループ0に属する場合、前記読み出しア
ドレスから“0”を減算し、前記読み出しアドレスがグループ1に属する場合に
は“1”を減算して最終の読み出しアドレスを算出する。図4は上述したオフセ
ット制御方式で無効アドレスを取り除き、新たに読み出しアドレスをマッピング
させた状態を示している。
ターリービングアルゴリズムは次の数式2の通りである。 [数式2] For a given K....(0≦K≦N-1) r = K mod J; PUC = K/J; s = BRO(PUC); ADDRESS_READ = r×2m+s if(0≦ADDRESS_READ<GTH0) {ADDRESS_READ-0;} if(GTH0<ADDRESS_READ<GTH1){ADDRESS_READ-1;} if(GTH1<ADDRESS_READ<GTH2){ADDRESS_READ-2;} if(GTH2<ADDRESS_READ<GTH3){ADDRESS_READ-3;} if(GTH3<ADDRESS_READ<GTH4){ADDRESS_READ-4;} if(GTH4<ADDRESS_READ<GTH5){ADDRESS_READ-5;} if(GTH5<ADDRESS_READ<GTH6){ADDRESS_READ-6;} if(GTH6<ADDRESS_READ<N-1){ADDRESS_READ-7;}
の通りである。図5は図1のアドレス生成器111の詳細構成を示している。ア
ドレス生成器111は、部分ビット逆順インターリービング規則により第1読み
出しアドレスを生成するための部分ビット逆順部121と、第1読み出しアドレ
ス内の無効アドレスを穿孔して第2読み出しアドレスを生成するための、比較器
122と選択器123と演算機124とを有する穿孔器とから構成される。
逆順インターリービングアルゴリズムに応じて第1読み出しアドレスを生成する
。比較器122は前記部分ビット逆順部121から出力される第1読み出しアド
レスを前記オフセット値によるグループ基準値GTH0−GTH7と比較してど
のグループに属するかを判断し、前記判断グループに該当するグループ値を選択
するためのグループ選択信号を出力する。選択器123は前記グループ選択信号
により該当グループ値を選択して出力する。演算機124は前記比較器122か
ら出力される第1アドレスから前記選択器123のグループ値を減算して第2読
み出しアドレスを生成して前記インターリーバーメモリ112に提供する。ここ
で、前記比較器122は、前記部分ビット逆順部121から出力される第1読み
出しアドレスが前記グループ基準値のうち、いずれか一つに一致する場合、前記
第1読み出しアドレスを削除(穿孔)する。
る。その後、613段階で前記数式1のような部分ビット逆順インターリービン
グアルゴリズムを用いて前記第1読み出しアドレスを生成する。ここで、前記オ
フセット値による無効アドレスが前記第1読み出しアドレスの間に存在する。こ
れにより、前記無効アドレスを取り除き、読み出しアドレスを連接させる過程を
行うべきである。したがって、前記アドレス生成器111は615段階で前記第
1読み出しアドレスを前記オフセット値による前記グループ基準値と比較してど
のグループに属するかを判断する。勿論、前記グループ基準値に対するデータは
既にテーブルに貯蔵されている状態である。例えば、IMT−2000システム
は下記のような表3を貯蔵する。ここで、前記グループ基準値は前記部分ビット
逆順インターリービングアルゴリズムにより予め得られる。例えば、入力データ
のサイズを568と仮定すると、前記第1読み出しアドレスが127未満の場合
、前記第1読み出しアドレスはグループ0(GTH0)に属し、前記第1読み出し
アドレスが127超過191未満の場合、前記第1読み出しアドレスはグループ
1(GTH1)に属し、前記第1読み出しアドレスが191超過255未満の場合
、前記第1読み出しアドレスはグループ2(GTH2)に属し、前記第1読み出し
アドレスが255超過319未満の場合、前記第1読み出しアドレスはグループ
3(GTH3)に属する。その後、前記アドレス生成器111は617段階で前記
第1読み出しアドレスから該当グループのグループ値を減算して最終のインター
リービングアドレスである第2読み出しアドレスを算出する。例えば、前記第1
読み出しアドレスがグループ0に属する場合、前記アドレス生成器111は前記
第1読み出しアドレスからグループ0のグループ値“0”を減算し、前記第1読
み出しアドレスがグループ5に属する場合、前記アドレス生成器111は前記第
1読み出しアドレスからグループ値“5”を減算して前記第2読み出しアドレス
を算出する。かつ、前記アドレス生成器111は619段階で前記生成された第
2読み出しアドレスを前記インターリーバーメモリ112に提供して該当アドレ
スに貯蔵されているシンボルデータを出力する。その後、621段階で前記アド
レス生成器111は前記読み出しシーケンスを“1”だけ増加させた後、次の読
み出しアドレスを算出するために613段階に戻る。
IMT−2000システムに適用する場合、各入力データのサイズによるパラー
メーターを定義すると、下記の表1及び表3の通りである。ここで、表1は各入
力データのサイズによるオフセット値、部分ビット逆順アルゴリズムに適用され
るインターリーバーのサイズ、前記部分ビット逆順アルゴリズムの実行に必要な
第1変数m及び第2変数Jを示す。
してきたが、本発明の範囲は前記実施形態によって限られるべきではなく、本発
明の範囲内で様々な変形が可能であるということは、当該技術分野における通常
の知識を持つ者には明らかである。
ターリーバーのサイズが2の自乗形態で表現されなくても、インターリービング
を行うことができる。かつ、インターリービングのための別途のアドレスが不必
要でハードウェアの複雑度を低めることができる。さらに、送受信のためのイン
ターリーバー/デインターリーバーの伝送方式が簡単であり、フレームのサイズ
であるLビットだけのメモリを要するため、メモリの活用面でも優れる。その上
、優れた距離特性を示す。
を示したブロック構成図である。
置を示したブロック構成図である。
領域を用いて部分ビット逆順インターリービングする場合、前記オフセット値に
該当するシンボルがインターリービングされたシンボルの間に存在することを示
した図である。
示した図である。
グ読み出しアドレスを生成する装置を示した図である。
グ読み出しアドレスを生成する過程を示した図である。
Claims (8)
- 【請求項1】 入力データを順次アドレスに応じてメモリに貯蔵する過程と
、 前記入力データのサイズに部分ビット逆順インターリービング規則を満たすよ
うに所定値を加算した仮想アドレスを提供する過程と、 前記仮想アドレスを前記部分ビット逆順インターリービング規則に応じてイン
ターリービングされたアドレスに対応させる過程と、 前記所定値以外のアドレスがアドレスされるように前記部分ビット逆順インタ
ーリービング規則に応じて前記メモリに貯蔵された入力データをインターリービ
ングして読み出す過程とを備えることを特徴とするインターリービング方法。 - 【請求項2】 前記所定値は、前記仮想アドレスのサイズが2mの整数倍と
なるように前記入力データのサイズに加算される値であることを特徴とする請求
項1に記載のインターリービング方法。 - 【請求項3】 入力データを順次に貯蔵するメモリと、 前記入力データのサイズに部分ビット逆順インターリービング規則を満たすよ
うに所定値を加算した仮想アドレス領域を備え、前記仮想アドレス領域から前記
部分ビット逆順インターリービング規則に応じて第1読み出しアドレスを生成す
るアドレス生成器と、 前記第1読み出しアドレスから前記所定値に対応するアドレスを穿孔して第2
読み出しアドレスを生成するための穿孔器と を備え、 前記第2読み出しアドレスを用いて前記メモリから前記入力データを読み出す
ことを特徴とするインターリービング装置。 - 【請求項4】 前記穿孔器は、 前記所定値に対応するアドレスに応じて前記仮想アドレス領域を複数のグルー
プに分け、前記第1読み出しアドレスがどのグループに属するかを判断してグル
ープ選択信号を出力し、前記第1読み出しアドレスから前記所定値に対応するア
ドレスを削除する比較器と、 前記比較器から前記グループ選択信号を受信して特定値を演算機に発生させる
選択器と、 前記第1読み出しアドレスから前記グループ選択信号に対応する特定値を減算
して第2読み出しアドレスを生成する演算機とを備えることを特徴とする請求項
3に記載のインターリービング装置。 - 【請求項5】 前記アドレス生成器は、 前記仮想アドレスのサイズ、N=2m×Jを満たす第1変数m及び第2変数J
を提供するルックアップテーブルと、 前記ルックアップテーブルから提供される第1変数m及び第2変数Jを用いて
下記の数式に応じて第1読み出しアドレスを生成する生成器とを備えることを特
徴とする請求項3に記載のインターリービング装置。 2m(K mod J)+BRO(K/J) (ここで、K(0≦K≦N−1)は読み出しシーケンスを示し、BROは2進数
をビット逆順して10進数に変換する関数を示す) - 【請求項6】 入力データを順次アドレスに応じてメモリに貯蔵する過程と
、 前記入力データのサイズに部分ビット逆順インターリービング規則を満たすよ
うに所定値を加算した仮想アドレスを提供して前記仮想アドレスで前記部分ビッ
ト逆順インターリービング規則に応じて第1読み出しアドレスを生成する過程と
、 前記第1読み出しアドレスから前記所定値に対応するアドレスを穿孔して第2
読み出しアドレスを生成する過程と、 前記第2読み出しアドレスを用いて前記メモリから前記入力データを読み出す
過程と備えることを特徴とするインターリービング方法。 - 【請求項7】 前記穿孔過程は、 前記所定値に対応するアドレスに応じて前記仮想アドレス領域を複数のグルー
プに分け、前記第1読み出しアドレスがどのグループに属するかを判断する過程
と、 前記第1読み出しアドレスから前記所定値に対応するアドレスを削除する過程
と、 前記第1読み出しアドレスから前記判断されたグループに対応する特定値を減
算して前記第2読み出しアドレスを生成する過程とを備えることを特徴とする請
求項6に記載のインターリービング方法。 - 【請求項8】 前記アドレス生成過程は、 前記仮想アドレスのサイズ、N=2m×Jを満たす第1変数m及び第2変数J
を提供する過程と、 前記第1変数m及び第2変数Jを用いて下記の数式に応じて前記第1読み出し
アドレスを生成する過程とを備えることを特徴とする請求項6に記載のインター
リービング方法。 2m(K mod J)+BRO(K/J) (ここで、K(0≦K≦N−1)は読み出しシーケンスを示し、BROは2進数
をビット逆転して10進数に変換する関数を示す)
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