JP3814146B2 - 通信システムのインターリービング／デインターリービング装置及び方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はインターリービング／デインターリービング装置及び方法に係り、特に、衛星、ＩＳＤＮ(Integrated Services Digital Network)、ディジタルセルラー、Ｗ−ＣＤＭＡ(Wideband Code Division Multiple Access)、ＩＭＴ−２０００及びＷ−ＡＴＭ(Wideband Asynchronous Transfer Mode)のような無線通信システムに用いられるターボ符号器のためのインターリービング／デインターリービング装置及び方法に関する。
【０００２】
【従来の技術】
ターボ符号器において、インターリービングは符号器に入力される情報をランダム化し、コードワードの距離特性を改善するように行われる。特に、ＩＭＴ−２０００(又はＣＤＭＡ−２０００)通信システムの付加チャネル(又はトラフィックチャネル)とＥＴＳＩ(European Telecommunication Standards Institute)により提案されたＵＭＴＳ(Universal Mobile Telecommunication System)のデータチャネルでターボ符号器が用いられると見込まれる。これにより、このためのインターリーバーの具体的な具現方式が求められている。かつ、ターボ符号器の使用はディジタル通信システムの信頼度の向上、特に、既存及び今後のディジタル移動通信システムの性能改善をもたらす。
【０００３】
前記ターボ符号器はＬ情報ビットの入力フレームを二つの簡単な並列鎖状符号を用いてパリティシンボルに符号化するが、構成符号としてはＲＳＣ(Recursive Systematic Convolutional)符号を使用する。
【０００４】
図７は一般的なターボ符号器の構成を示しているが、これは米国特許第５，４４６，７４７号(１９９５年８月２９日付登録)に詳しく開示されている。
【０００５】
図７を参照すれば、前記ターボ符号器は入力フレームデータを符号化する第１構成符号器１１と、前記入力フレームデータをインターリービングするインターリーバー１２と、前記インターリーバー１２の出力を符号化する第２構成符号器１３とを備えてなる。前記第１及び第２構成符号器１１，１３にはこの技術分野で広く知られているＲＳＣ符号器を使用することができる。かつ、前記インターリーバー１２は入力情報ビットフレームと同一のサイズを有し、前記第２構成符号器１３に入力される情報ビットの順序を変えて情報ビット間の相関を低減する。
【０００６】
従来では、前記ターボ符号器の内部インターリーバー１２(又はターボインターリーバー)として、ＰＮ(Pseudo Noise)ランダムインターリーバー、ランダムインターリーバー、ブロックインターリーバー、非線形インターリーバー及びＳ−ランダムインターリーバーのような各種のインターリーバーが提案された。しかしながら、このようなインターリーバーは具現よりは学問的な研究分野の観点から性能改善のために設計されたアルゴリズムに過ぎない。したがって、実際システムを具現するときは、ハードウェア具現の複雑度を考慮に入れるべきである。以下、従来のターボ符号器のインターリーバーに対する特性及び問題点について説明する。
【０００７】
上述したターボ符号器の性能はその内部インターリーバーにより左右される。一般に、最適の性能を保障するインターリーバーの設計は、インターリーバーのサイズの増加による要求計算量が幾何級数的に増加するので、実際具現は不可能である。したがって、一般的に数個の基準を備え、その基準を満たすインターリーバーを具現する。このような基準となる特性は次の通りである。
距離特性：隣接コードワードシンボル間の距離をある程度に維持すべきである。これは畳み込み符号のコードワード距離特性と同一の役割を果たすため、同一の条件でより長い距離を有するように設計することが望ましい。
加重値特性：ゼロでない情報語に対応するコードワードの加重値が基準値より高くなるべきである。これは畳み込み符号の最小距離特性と同一の役割を果たすため、同一の条件でより大きい加重値を有するように設計することが望ましい。
ランダム特性：インターリービング以前のもとの入力ワードシンボル間の相関係数よりインターリービング以後の出力ワードシンボル間の相関係数が非常に低くなるべきである。すなわち、出力ワードシンボル間のランダム化が十分に行われなければならない。これは連続復号化過程で発生する外部情報特性に直接的な影響を及ぼす。
【０００８】
上述した三つの設計基準は一般的にターボ符号器の役割であるが、このような特性は明らかに分析されない。実験結果によれば、ランダムインターリーバーの性能がブロックインターリーバーより優れる。しかしながら、ランダムインターリーバーはフレームのサイズが多様で大きくなるほど、インターリーバーインデックス(すなわち、マッピングルール又はアドレス)を貯蔵するためのメモリの容量も増加するという問題点を有する。したがって、ハードウェアのサイズを考慮すると、インターリーバーインデックスを貯蔵するルックアップテーブル方式よりはインデックスを発生させる規則を用いてシンボルクロックごとにアドレスを発生させることにより、該当アドレスに貯蔵されているデータを読み出す計数(enumeration)方式を採用することが望ましい。
【０００９】
結論として、ＩＭＴ−２０００やＵＭＴＳシステムで各種のインターリーバーのサイズが要求され、ハードウェア具現の複雑性も制限される場合、ターボ符号器はこのような制限的な条件を考慮して最適のインターリーバー性能を保障するように設計されるべきである。すなわち、アドレスを発生させる規則を考案してそのアドレス発生規則に応じてインターリービング／デインターリービングを行うべきである。勿論、上述したターボインターリーバーの特性を十分に満たすように設計されるべきである。
【００１０】
前記ＩＭＴ−２０００又はＵＭＴＳ仕様(specification)ではターボインターリーバーに対して具体的に定義していない。ＩＭＴ−２０００仕様により定義される順方向リンク及び逆方向リンクは各種の論理チャネル及び各種のインターリーバーサイズを有する。したがって、このような多様性を十分に満たすためには、多量のメモリ容量が必要である。例えば、順方向リンク伝送モードＮ＝３の場合、１４４ビット／フレームから３６８６４ビット／フレームまでの各種のサイズのインターリーバーが用いられる。
【００１１】
上述したように、従来の技術の問題点は次の通りである。
【００１２】
第一に、従来のターボ符号器の内部インターリーバーとしては、ＰＮランダムインターリーバー、ランダムインターリーバー、ブロックインターリーバー、非線形インターリーバー及びＳ−ランダムインターリーバーが用いられる。しかしながら、このようなインターリーバーは具現よりは学問的な研究分野の観点から性能改善のためのアルゴリズムに過ぎない。したがって、実際システムの具現時にこのようなインターリーバーのバードウェア具現複雑度を考慮に入れるべきである。しかしながら、これは具体的に定義されていない。
【００１３】
第二に、ルックアップテーブルを用いる従来のインターリービング方式で各インターリーバーのサイズに応じるインターリービング規則を送受信機の制御部(ＣＰＵ又はホスト)が貯蔵すべきなので、ホストメモリはインターリーバーバッファの外、別途の貯蔵空間を要する。すなわち、フレームのサイズが多様で大きくなるほど、インターリーバーインデックス(マッピングルール又はアドレス)を貯蔵するためのメモリの容量も非常に増加する。
【００１４】
第三に、距離特性及びランダム特性を同時に満たすインターリーバーの具現が容易でない。
【００１５】
第四に、ＣＤＭＡ−２０００順方向リンクのターボ符号器のための具体的なターボインターリーバーの仕様が提示されていない。
【００１６】
【発明が解決しようとする課題】
したがって、本発明の目的は、通信システムで多様なサイズのデータをインターリービング／デインターリービングする装置及び方法を提供することにある。
【００１７】
本発明の他の目的は、通信システムでターボ符号器の特性である距離特性、加重値特性及びランダム特性を同時に満たすインターリービング／デインターリービング装置及び方法を提供することにある。
【００１８】
本発明のさらに他の目的は、通信システムでオフセット制御方式を用いるインターリービング／デインターリービング装置及び方法を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するための本発明は、入力データを順次アドレスに応じてメモリに貯蔵する過程と、前記入力データのサイズに部分ビット逆順インターリービング規則を満たすように所定値を加算した仮想アドレスを提供する過程と、前記仮想アドレスを前記部分ビット逆順インターリービング規則に応じてインターリービングされたアドレスに対応させる過程と、前記所定値以外のアドレスがアドレスされるように前記部分ビット逆順インターリービング規則に応じて前記メモリに貯蔵された入力データをインターリービングして読み出す過程とを備えることを特徴とする。
【００２０】
【発明の実施の形態】
以下、添付図面を参照して本発明の望ましい実施形態を詳しく説明する。下記の説明において、本発明の要旨を不明瞭にする公知の機能及び構成に対する詳細な説明は省略する。
【００２１】
本発明によるインターリーバーは入力データを順次にメモリに貯蔵し、前記入力データの順序を部分ビット逆順アルゴリズムに応じて置換して出力する。前記入力データのサイズが前記部分ビット逆順アルゴリズムを行うサイズを満たさない場合、前記入力データのサイズに所定の値(以下、オフセット値(ＯＳＶ)と称する)を加算した仮想アドレスを用いてインターリービングを行う。したがって、本発明により提案されるインターリーバーはインターリーバーメモリ(入力データバッファ＋出力データバッファ)、オフセット制御インターリービングブロック(部分ビット逆インターリーバー＋比較器)及びアップ／ダウンカウンタが必要である。
【００２２】
図１は本発明の実施形態によるインターリーバーの構成を示している。図１を参照すれば、アドレス生成器１１１はインターリーバーのサイズＮ、第１変数ｍ、第２変数Ｊ及びクロックを入力してインターリーバーメモリ１１２に順次に貯蔵されているビットシンボルをオフセット制御インターリービングアルゴリズムに応じて読み出すための読み出しアドレスを発生する。ここで、前記インターリーバーのサイズＮ、第１変数ｍ、第２変数Ｊは入力データのサイズＬにより決められるパラメーターである。本発明は部分ビット逆順アルゴリズムに基づく。したがって、前記入力データのサイズＬが前記部分ビット逆順アルゴリズムを行うサイズを満たさない場合、前記入力データのサイズＬに前記オフセット値ＯＳＶを加算して仮想インターリーバーサイズＮを決め、前記仮想インターリーバーサイズＮを用いて部分ビット逆順アルゴリズムを行うための各々のパラメーター(第１及び第２変数)を計算する。前記インターリーバーメモリ１１２は書き込みモードでは入力ビットシンボルを貯蔵し、読み出しモードでは前記アドレス生成器１１１から提供されるアドレスによりビットシンボルを読み出す。カウンタ１１３は前記入力クロックをカウントし、その値を前記インターリーバーメモリ１１２に書き込みアドレスとして提供する。
【００２３】
図２は本発明の実施形態によるデインターリーバーの構成を示している。図２を参照すれば、アドレス生成器２１１はデインターリーバーのサイズＮ及び第１変数ｍ、第２変数Ｊ及びクロックを入力して書き込みモードを行うためのインターリーバーメモリアドレスを生成してデインターリーバーメモリ２１２に出力する。前記デインターリーバーメモリ２１２は書き込みモードでは前記アドレス生成器２１１から提供される書き込みアドレスに応じて入力データを貯蔵し、読み出しモードでは貯蔵データを順次に出力する。カウンタ２１３は入力クロックをカウントし、その値を前記デインターリーバーメモリ２１２に読み出しアドレスとして提供する。
【００２４】
上述したように、前記デインターリーバーはインターリーバーの逆過程であり、全ての構造が同一である。ただし、前記デインターリーバーは読み出し／書き込みモードで入力データの順序のみが異なる。したがって、説明の便宜上、インターリーバーのみを参照して説明する。
【００２５】
本発明によるターボ符号器に用いられるオフセット制御インターリーバー(ＯＣＩ：offset controlled interleaver)は部分ビット逆順インターリーバー(ＰＢＲＩ：partial bit reversal interleaver)と類似な構造を有する。前記部分ビット逆順インターリーバーに対する内容は韓国特許出願第９８−５４１３１号（韓国特許公開番号：２０００−３８９５３）に詳しく開示されている。入力フレーム(information symbols＋ＣＲＣ symbols＋information symbols)のサイズをＬとするとき、前記ＯＣＩは前記入力フレームのサイズＬより大きい部分ビット逆順インターリーバーのサイズＮのうち、(Ｎ−Ｌ)であるオフセット値(ＯＳＶ)を計算する。この際、前記計算されたＮをインターリーバーのサイズとして使用し、下記の数式１のような部分ビット逆順アルゴリズムによりインターリービングを行う。
［数式１］
For a given K....(0≦K≦N-1)
r = K mod J;
PUC = K/J;
s = BRO(PUC);
ADDRESS＿READ = r×2m+s
“Interleaving mapping:K+1⇔ADDRESS＿READ+1”
ここで、“Ｋ”は出力データの順序を示し、これを順序番号と称する。“ｍ”は前記計算されたインターリーバーのサイズＮを２進数に変換してその最下位ビット(ＬＳＢ)から連続する“０”の個数を示し、これを第１変数と称する。“Ｊ”は前記連続する“０”以外のビットを１０進数に変換した値を示し、これを第２変数と称する。ここで、前記インターリーバーのサイズＮは２m×Ｊとして表現される。例えば、入力データのサイズＬが５６８の場合、最少のオフセット値は８となり、インターリーバーのサイズＮは５７６となる。前記インターリーバーのサイズＮ＝５７６を２進数形態で示すとＮ＝［１００１００００００］なので、第１変数ｍは６となり、第２変数Ｊは９となる。かつ、“ｍｏｄ”と“／”はそれぞれ残りと分を計算するモジューロ演算と除算演算を示す。かつ、ＢＲＯ(Ｈ)はＨを２進数値に変換した後、ＭＳＢ(most significant bit)からＬＳＢの順序を逆順にして１０進数に変換する関数である。その後、前記インターリーバーのサイズＮ及び第１、第２変数ｍ，Ｊを用いて前記数式１のようなアルゴリズムに応じて読み出しアドレスを生成する。
【００２６】
例えば、三番目(Ｋ＝２)に出力されるデータを数式１を参照して説明する。先ず、Ｎ＝５７６の場合、ｍは６、Ｊは９である。これにより、ｒ＝２ mod ９＝２、ＰＵＣ＝２／９＝０である。かつ、ｓ＝ＢＲＯ(０)＝０である。したがって、最終算出読み出しアドレスはADDRESS＿READ＝２×２6＋０＝１２８である。さらに、アドレス“１”から出力アドレスをマッピングさせるために前記読み出しアドレスに“１”を加算すると、前記アドレスは１２９となる。すなわち、前記三番目に出力されるデータは前記アドレス１２９に貯蔵されているデータである。
【００２７】
しかしながら、前記数式１により生成される読み出しアドレスを用いてインターリーバーメモリの該当アドレスをアドレスしてデータを読み出す場合、前記追加オフセット値による無効読み出しアドレスが発生する。すなわち、入力データ［０．．Ｌ−１］に該当する読み出しアドレスの外、入力データ［Ｌ．．Ｎ−１］の最終の８シンボルに該当する読み出しアドレスがインターリービングシーケンスの間に存在する。これを図３に示した。これをそのまま読み出すとき、実際伝送するＬシンボルより８個の多いＮ個のシンボルが伝送される。したがって、前記インターリービングシーケンスの間に存在する無効アドレスを除いた後、後続アドレスを連接させるべきである。
【００２８】
図３に示したように、Ｎ−部分ビット逆順インターリービングを使用する場合、ＬからＮ−１までの無効シンボルがインターリービングシンボルの間に存在する。したがって、前記無効シンボルを取り除き、順次にインターリービングシンボルを出力すべきである。このため、本発明はオフセット制御方式を使用する。前記オフセット制御方式を説明すると、［Ｌ．．Ｎ−１］の最終の８シンボルに該当する読み出しアドレスは数式１の部分ビット逆順インターリービングアルゴリズムに応じる固定値により決められる。先ず、８テールシンボルのアドレスをＤ１，Ｄ２，Ｄ３，．．，Ｄ８(すなわち、Ｌ．．Ｎ−１)、各々のＤｉ(ｉ＝１．．８)に該当するインターリービングアドレスをＴｋ＝ＰＩＲＢ(Ｄｉ)、ｋ＝１．．８と仮定する。勿論、Ｄ１＜Ｄ２は必ずしもＴ１＜Ｔ２でなく、インターリービングアドレスは任意の順序により配置される。したがって、便宜上、Ｔ１＜Ｔ２＜．．＜Ｔ８の順序で配置されるように調整したインデックスをｊとし、これを使用したアドレスをＴｊ(ｊ＝１，．．，８)と仮定する。その後、インターリービング領域は前記無効アドレスを基にして８個のグループに分けられるが、各々のＴｊはその境界を区分する基準値(以下、グループ基準値と称する)となる。ここで、前記グループ基準値は前記無効アドレスと同一の値である。したがって、前記Ｔｉを削除するため、前記数式１のインターリービングアルゴリズムにより生成された読み出しアドレスから該当グループに対応する所定値を減算すべきである。前記読み出しアドレスがグループ０に属する場合、前記読み出しアドレスから“０”を減算し、前記読み出しアドレスがグループ１に属する場合には“１”を減算して最終の読み出しアドレスを算出する。図４は上述したオフセット制御方式で無効アドレスを取り除き、新たに読み出しアドレスをマッピングさせた状態を示している。
【００２９】
したがって、本発明によるオフセット制御を考慮に入れた部分ビット逆順インターリービングアルゴリズムは次の数式２の通りである。
［数式２］
For a given K....(0≦K≦N-1)
r = K mod J;
PUC = K/J;
s = BRO(PUC);
ADDRESS＿READ = r×2m+s
if(0≦ADDRESS＿READ<GTH0) {ADDRESS＿READ-0;}
if(GTH0<ADDRESS＿READ<GTH1){ADDRESS＿READ-1;}
if(GTH1<ADDRESS＿READ<GTH2){ADDRESS＿READ-2;}
if(GTH2<ADDRESS＿READ<GTH3){ADDRESS＿READ-3;}
if(GTH3<ADDRESS＿READ<GTH4){ADDRESS＿READ-4;}
if(GTH4<ADDRESS＿READ<GTH5){ADDRESS＿READ-5;}
if(GTH5<ADDRESS＿READ<GTH6){ADDRESS＿READ-6;}
if(GTH6<ADDRESS＿READ<N-1){ADDRESS＿READ-7;}
【００３０】
前記数式２のようなアルゴリズムを具体的なハードウェア構成で示すと、図５の通りである。図５は図１のアドレス生成器１１１の詳細構成を示している。アドレス生成器１１１は、部分ビット逆順インターリービング規則により第１読み出しアドレスを生成するための部分ビット逆順部１２１と、第１読み出しアドレス内の無効アドレスを穿孔して第２読み出しアドレスを生成するための、比較器１２２と選択器１２３と演算機１２４とを有する穿孔器とから構成される。
【００３１】
図５を参照すれば、部分ビット逆順部１２１は前記数式１のような部分ビット逆順インターリービングアルゴリズムに応じて第１読み出しアドレスを生成する。比較器１２２は前記部分ビット逆順部１２１から出力される第１読み出しアドレスを前記オフセット値によるグループ基準値ＧＴＨ０−ＧＴＨ７と比較してどのグループに属するかを判断し、前記判断グループに該当するグループ値を選択するためのグループ選択信号を出力する。選択器１２３は前記グループ選択信号により該当グループ値を選択して出力する。演算機１２４は前記比較器１２２から出力される第１アドレスから前記選択器１２３のグループ値を減算して第２読み出しアドレスを生成して前記インターリーバーメモリ１１２に提供する。ここで、前記比較器１２２は、前記部分ビット逆順部１２１から出力される第１読み出しアドレスが前記グループ基準値のうち、いずれか一つに一致する場合、前記第１読み出しアドレスを削除(穿孔)する。
【００３２】
以下、本発明の実施形態による全般動作を図６を参照して詳しく説明する。
【００３３】
先ず、アドレス生成器１１１は６１１段階で読み出しシーケンスＫを初期化する。その後、６１３段階で前記数式１のような部分ビット逆順インターリービングアルゴリズムを用いて前記第１読み出しアドレスを生成する。ここで、前記オフセット値による無効アドレスが前記第１読み出しアドレスの間に存在する。これにより、前記無効アドレスを取り除き、読み出しアドレスを連接させる過程を行うべきである。したがって、前記アドレス生成器１１１は６１５段階で前記第１読み出しアドレスを前記オフセット値による前記グループ基準値と比較してどのグループに属するかを判断する。勿論、前記グループ基準値に対するデータは既にテーブルに貯蔵されている状態である。例えば、ＩＭＴ−２０００システムは下記のような表３を貯蔵する。ここで、前記グループ基準値は前記部分ビット逆順インターリービングアルゴリズムにより予め得られる。例えば、入力データのサイズを５６８と仮定すると、前記第１読み出しアドレスが１２７未満の場合、前記第１読み出しアドレスはグループ０(ＧＴＨ０)に属し、前記第１読み出しアドレスが１２７超過１９１未満の場合、前記第１読み出しアドレスはグループ１(ＧＴＨ１)に属し、前記第１読み出しアドレスが１９１超過２５５未満の場合、前記第１読み出しアドレスはグループ２(ＧＴＨ２)に属し、前記第１読み出しアドレスが２５５超過３１９未満の場合、前記第１読み出しアドレスはグループ３(ＧＴＨ３)に属する。その後、前記アドレス生成器１１１は６１７段階で前記第１読み出しアドレスから該当グループのグループ値を減算して最終のインターリービングアドレスである第２読み出しアドレスを算出する。例えば、前記第１読み出しアドレスがグループ０に属する場合、前記アドレス生成器１１１は前記第１読み出しアドレスからグループ０のグループ値“０”を減算し、前記第１読み出しアドレスがグループ５に属する場合、前記アドレス生成器１１１は前記第１読み出しアドレスからグループ値“５”を減算して前記第２読み出しアドレスを算出する。かつ、前記アドレス生成器１１１は６１９段階で前記生成された第２読み出しアドレスを前記インターリーバーメモリ１１２に提供して該当アドレスに貯蔵されているシンボルデータを出力する。その後、６２１段階で前記アドレス生成器１１１は前記読み出しシーケンスを“１”だけ増加させた後、次の読み出しアドレスを算出するために６１３段階に戻る。
【００３４】
以下、本発明によるオフセット制御部分ビット逆順インターリービング方式をＩＭＴ−２０００システムに適用する場合、各入力データのサイズによるパラーメーターを定義すると、下記の表１及び表３の通りである。ここで、表１は各入力データのサイズによるオフセット値、部分ビット逆順アルゴリズムに適用されるインターリーバーのサイズ、前記部分ビット逆順アルゴリズムの実行に必要な第１変数ｍ及び第２変数Ｊを示す。
【表１】
【表２】
【００３５】
表３は各レートセットによるグループ基準値(ＧＴＨｉ)を示す。
【表３】
【００３６】
前述の如く、本発明の詳細な説明では具体的な実施形態を参照して詳細に説明してきたが、本発明の範囲は前記実施形態によって限られるべきではなく、本発明の範囲内で様々な変形が可能であるということは、当該技術分野における通常の知識を持つ者には明らかである。
【００３７】
【発明の効果】
上述したように、本発明によるオフセット制御インターリービング方式はインターリーバーのサイズが２の自乗形態で表現されなくても、インターリービングを行うことができる。かつ、インターリービングのための別途のアドレスが不必要でハードウェアの複雑度を低めることができる。さらに、送受信のためのインターリーバー／デインターリーバーの伝送方式が簡単であり、フレームのサイズであるＬビットだけのメモリを要するため、メモリの活用面でも優れる。その上、優れた距離特性を示す。
【図面の簡単な説明】
【図１】 本発明の実施形態による通信システムのインターリービング装置を示したブロック構成図である。
【図２】 本発明の実施形態による通信システムのデインターリービング装置を示したブロック構成図である。
【図３】 本発明による入力データにオフセット値を加算した仮想アドレス領域を用いて部分ビット逆順インターリービングする場合、前記オフセット値に該当するシンボルがインターリービングされたシンボルの間に存在することを示した図である。
【図４】 図３の無効シンボルを取り除いた後、出力シンボルの連接状態を示した図である。
【図５】 本発明の実施形態によるオフセット制御方式でインターリービング読み出しアドレスを生成する装置を示した図である。
【図６】 本発明の実施形態によるオフセット制御方式でインターリービング読み出しアドレスを生成する過程を示した図である。
【図７】 従来の技術によるターボ符号器を示したブロック構成図である。
【符号の説明】
１１１ アドレス生成器
１１２ インターリーバーメモリ
１１３ カウンタ
１２１ 部分ビット逆順部
１２２ 比較器
１２３ 選択器
１２４ 演算機
２１１ アドレス生成器
２１２ デインターリーバーメモリ
２１３ カウンタ
【発明の属する技術分野】
本発明はインターリービング／デインターリービング装置及び方法に係り、特に、衛星、ＩＳＤＮ(Integrated Services Digital Network)、ディジタルセルラー、Ｗ−ＣＤＭＡ(Wideband Code Division Multiple Access)、ＩＭＴ−２０００及びＷ−ＡＴＭ(Wideband Asynchronous Transfer Mode)のような無線通信システムに用いられるターボ符号器のためのインターリービング／デインターリービング装置及び方法に関する。
【０００２】
【従来の技術】
ターボ符号器において、インターリービングは符号器に入力される情報をランダム化し、コードワードの距離特性を改善するように行われる。特に、ＩＭＴ−２０００(又はＣＤＭＡ−２０００)通信システムの付加チャネル(又はトラフィックチャネル)とＥＴＳＩ(European Telecommunication Standards Institute)により提案されたＵＭＴＳ(Universal Mobile Telecommunication System)のデータチャネルでターボ符号器が用いられると見込まれる。これにより、このためのインターリーバーの具体的な具現方式が求められている。かつ、ターボ符号器の使用はディジタル通信システムの信頼度の向上、特に、既存及び今後のディジタル移動通信システムの性能改善をもたらす。
【０００３】
前記ターボ符号器はＬ情報ビットの入力フレームを二つの簡単な並列鎖状符号を用いてパリティシンボルに符号化するが、構成符号としてはＲＳＣ(Recursive Systematic Convolutional)符号を使用する。
【０００４】
図７は一般的なターボ符号器の構成を示しているが、これは米国特許第５，４４６，７４７号(１９９５年８月２９日付登録)に詳しく開示されている。
【０００５】
図７を参照すれば、前記ターボ符号器は入力フレームデータを符号化する第１構成符号器１１と、前記入力フレームデータをインターリービングするインターリーバー１２と、前記インターリーバー１２の出力を符号化する第２構成符号器１３とを備えてなる。前記第１及び第２構成符号器１１，１３にはこの技術分野で広く知られているＲＳＣ符号器を使用することができる。かつ、前記インターリーバー１２は入力情報ビットフレームと同一のサイズを有し、前記第２構成符号器１３に入力される情報ビットの順序を変えて情報ビット間の相関を低減する。
【０００６】
従来では、前記ターボ符号器の内部インターリーバー１２(又はターボインターリーバー)として、ＰＮ(Pseudo Noise)ランダムインターリーバー、ランダムインターリーバー、ブロックインターリーバー、非線形インターリーバー及びＳ−ランダムインターリーバーのような各種のインターリーバーが提案された。しかしながら、このようなインターリーバーは具現よりは学問的な研究分野の観点から性能改善のために設計されたアルゴリズムに過ぎない。したがって、実際システムを具現するときは、ハードウェア具現の複雑度を考慮に入れるべきである。以下、従来のターボ符号器のインターリーバーに対する特性及び問題点について説明する。
【０００７】
上述したターボ符号器の性能はその内部インターリーバーにより左右される。一般に、最適の性能を保障するインターリーバーの設計は、インターリーバーのサイズの増加による要求計算量が幾何級数的に増加するので、実際具現は不可能である。したがって、一般的に数個の基準を備え、その基準を満たすインターリーバーを具現する。このような基準となる特性は次の通りである。
距離特性：隣接コードワードシンボル間の距離をある程度に維持すべきである。これは畳み込み符号のコードワード距離特性と同一の役割を果たすため、同一の条件でより長い距離を有するように設計することが望ましい。
加重値特性：ゼロでない情報語に対応するコードワードの加重値が基準値より高くなるべきである。これは畳み込み符号の最小距離特性と同一の役割を果たすため、同一の条件でより大きい加重値を有するように設計することが望ましい。
ランダム特性：インターリービング以前のもとの入力ワードシンボル間の相関係数よりインターリービング以後の出力ワードシンボル間の相関係数が非常に低くなるべきである。すなわち、出力ワードシンボル間のランダム化が十分に行われなければならない。これは連続復号化過程で発生する外部情報特性に直接的な影響を及ぼす。
【０００８】
上述した三つの設計基準は一般的にターボ符号器の役割であるが、このような特性は明らかに分析されない。実験結果によれば、ランダムインターリーバーの性能がブロックインターリーバーより優れる。しかしながら、ランダムインターリーバーはフレームのサイズが多様で大きくなるほど、インターリーバーインデックス(すなわち、マッピングルール又はアドレス)を貯蔵するためのメモリの容量も増加するという問題点を有する。したがって、ハードウェアのサイズを考慮すると、インターリーバーインデックスを貯蔵するルックアップテーブル方式よりはインデックスを発生させる規則を用いてシンボルクロックごとにアドレスを発生させることにより、該当アドレスに貯蔵されているデータを読み出す計数(enumeration)方式を採用することが望ましい。
【０００９】
結論として、ＩＭＴ−２０００やＵＭＴＳシステムで各種のインターリーバーのサイズが要求され、ハードウェア具現の複雑性も制限される場合、ターボ符号器はこのような制限的な条件を考慮して最適のインターリーバー性能を保障するように設計されるべきである。すなわち、アドレスを発生させる規則を考案してそのアドレス発生規則に応じてインターリービング／デインターリービングを行うべきである。勿論、上述したターボインターリーバーの特性を十分に満たすように設計されるべきである。
【００１０】
前記ＩＭＴ−２０００又はＵＭＴＳ仕様(specification)ではターボインターリーバーに対して具体的に定義していない。ＩＭＴ−２０００仕様により定義される順方向リンク及び逆方向リンクは各種の論理チャネル及び各種のインターリーバーサイズを有する。したがって、このような多様性を十分に満たすためには、多量のメモリ容量が必要である。例えば、順方向リンク伝送モードＮ＝３の場合、１４４ビット／フレームから３６８６４ビット／フレームまでの各種のサイズのインターリーバーが用いられる。
【００１１】
上述したように、従来の技術の問題点は次の通りである。
【００１２】
第一に、従来のターボ符号器の内部インターリーバーとしては、ＰＮランダムインターリーバー、ランダムインターリーバー、ブロックインターリーバー、非線形インターリーバー及びＳ−ランダムインターリーバーが用いられる。しかしながら、このようなインターリーバーは具現よりは学問的な研究分野の観点から性能改善のためのアルゴリズムに過ぎない。したがって、実際システムの具現時にこのようなインターリーバーのバードウェア具現複雑度を考慮に入れるべきである。しかしながら、これは具体的に定義されていない。
【００１３】
第二に、ルックアップテーブルを用いる従来のインターリービング方式で各インターリーバーのサイズに応じるインターリービング規則を送受信機の制御部(ＣＰＵ又はホスト)が貯蔵すべきなので、ホストメモリはインターリーバーバッファの外、別途の貯蔵空間を要する。すなわち、フレームのサイズが多様で大きくなるほど、インターリーバーインデックス(マッピングルール又はアドレス)を貯蔵するためのメモリの容量も非常に増加する。
【００１４】
第三に、距離特性及びランダム特性を同時に満たすインターリーバーの具現が容易でない。
【００１５】
第四に、ＣＤＭＡ−２０００順方向リンクのターボ符号器のための具体的なターボインターリーバーの仕様が提示されていない。
【００１６】
【発明が解決しようとする課題】
したがって、本発明の目的は、通信システムで多様なサイズのデータをインターリービング／デインターリービングする装置及び方法を提供することにある。
【００１７】
本発明の他の目的は、通信システムでターボ符号器の特性である距離特性、加重値特性及びランダム特性を同時に満たすインターリービング／デインターリービング装置及び方法を提供することにある。
【００１８】
本発明のさらに他の目的は、通信システムでオフセット制御方式を用いるインターリービング／デインターリービング装置及び方法を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するための本発明は、入力データを順次アドレスに応じてメモリに貯蔵する過程と、前記入力データのサイズに部分ビット逆順インターリービング規則を満たすように所定値を加算した仮想アドレスを提供する過程と、前記仮想アドレスを前記部分ビット逆順インターリービング規則に応じてインターリービングされたアドレスに対応させる過程と、前記所定値以外のアドレスがアドレスされるように前記部分ビット逆順インターリービング規則に応じて前記メモリに貯蔵された入力データをインターリービングして読み出す過程とを備えることを特徴とする。
【００２０】
【発明の実施の形態】
以下、添付図面を参照して本発明の望ましい実施形態を詳しく説明する。下記の説明において、本発明の要旨を不明瞭にする公知の機能及び構成に対する詳細な説明は省略する。
【００２１】
本発明によるインターリーバーは入力データを順次にメモリに貯蔵し、前記入力データの順序を部分ビット逆順アルゴリズムに応じて置換して出力する。前記入力データのサイズが前記部分ビット逆順アルゴリズムを行うサイズを満たさない場合、前記入力データのサイズに所定の値(以下、オフセット値(ＯＳＶ)と称する)を加算した仮想アドレスを用いてインターリービングを行う。したがって、本発明により提案されるインターリーバーはインターリーバーメモリ(入力データバッファ＋出力データバッファ)、オフセット制御インターリービングブロック(部分ビット逆インターリーバー＋比較器)及びアップ／ダウンカウンタが必要である。
【００２２】
図１は本発明の実施形態によるインターリーバーの構成を示している。図１を参照すれば、アドレス生成器１１１はインターリーバーのサイズＮ、第１変数ｍ、第２変数Ｊ及びクロックを入力してインターリーバーメモリ１１２に順次に貯蔵されているビットシンボルをオフセット制御インターリービングアルゴリズムに応じて読み出すための読み出しアドレスを発生する。ここで、前記インターリーバーのサイズＮ、第１変数ｍ、第２変数Ｊは入力データのサイズＬにより決められるパラメーターである。本発明は部分ビット逆順アルゴリズムに基づく。したがって、前記入力データのサイズＬが前記部分ビット逆順アルゴリズムを行うサイズを満たさない場合、前記入力データのサイズＬに前記オフセット値ＯＳＶを加算して仮想インターリーバーサイズＮを決め、前記仮想インターリーバーサイズＮを用いて部分ビット逆順アルゴリズムを行うための各々のパラメーター(第１及び第２変数)を計算する。前記インターリーバーメモリ１１２は書き込みモードでは入力ビットシンボルを貯蔵し、読み出しモードでは前記アドレス生成器１１１から提供されるアドレスによりビットシンボルを読み出す。カウンタ１１３は前記入力クロックをカウントし、その値を前記インターリーバーメモリ１１２に書き込みアドレスとして提供する。
【００２３】
図２は本発明の実施形態によるデインターリーバーの構成を示している。図２を参照すれば、アドレス生成器２１１はデインターリーバーのサイズＮ及び第１変数ｍ、第２変数Ｊ及びクロックを入力して書き込みモードを行うためのインターリーバーメモリアドレスを生成してデインターリーバーメモリ２１２に出力する。前記デインターリーバーメモリ２１２は書き込みモードでは前記アドレス生成器２１１から提供される書き込みアドレスに応じて入力データを貯蔵し、読み出しモードでは貯蔵データを順次に出力する。カウンタ２１３は入力クロックをカウントし、その値を前記デインターリーバーメモリ２１２に読み出しアドレスとして提供する。
【００２４】
上述したように、前記デインターリーバーはインターリーバーの逆過程であり、全ての構造が同一である。ただし、前記デインターリーバーは読み出し／書き込みモードで入力データの順序のみが異なる。したがって、説明の便宜上、インターリーバーのみを参照して説明する。
【００２５】
本発明によるターボ符号器に用いられるオフセット制御インターリーバー(ＯＣＩ：offset controlled interleaver)は部分ビット逆順インターリーバー(ＰＢＲＩ：partial bit reversal interleaver)と類似な構造を有する。前記部分ビット逆順インターリーバーに対する内容は韓国特許出願第９８−５４１３１号（韓国特許公開番号：２０００−３８９５３）に詳しく開示されている。入力フレーム(information symbols＋ＣＲＣ symbols＋information symbols)のサイズをＬとするとき、前記ＯＣＩは前記入力フレームのサイズＬより大きい部分ビット逆順インターリーバーのサイズＮのうち、(Ｎ−Ｌ)であるオフセット値(ＯＳＶ)を計算する。この際、前記計算されたＮをインターリーバーのサイズとして使用し、下記の数式１のような部分ビット逆順アルゴリズムによりインターリービングを行う。
［数式１］
For a given K....(0≦K≦N-1)
r = K mod J;
PUC = K/J;
s = BRO(PUC);
ADDRESS＿READ = r×2m+s
“Interleaving mapping:K+1⇔ADDRESS＿READ+1”
ここで、“Ｋ”は出力データの順序を示し、これを順序番号と称する。“ｍ”は前記計算されたインターリーバーのサイズＮを２進数に変換してその最下位ビット(ＬＳＢ)から連続する“０”の個数を示し、これを第１変数と称する。“Ｊ”は前記連続する“０”以外のビットを１０進数に変換した値を示し、これを第２変数と称する。ここで、前記インターリーバーのサイズＮは２m×Ｊとして表現される。例えば、入力データのサイズＬが５６８の場合、最少のオフセット値は８となり、インターリーバーのサイズＮは５７６となる。前記インターリーバーのサイズＮ＝５７６を２進数形態で示すとＮ＝［１００１００００００］なので、第１変数ｍは６となり、第２変数Ｊは９となる。かつ、“ｍｏｄ”と“／”はそれぞれ残りと分を計算するモジューロ演算と除算演算を示す。かつ、ＢＲＯ(Ｈ)はＨを２進数値に変換した後、ＭＳＢ(most significant bit)からＬＳＢの順序を逆順にして１０進数に変換する関数である。その後、前記インターリーバーのサイズＮ及び第１、第２変数ｍ，Ｊを用いて前記数式１のようなアルゴリズムに応じて読み出しアドレスを生成する。
【００２６】
例えば、三番目(Ｋ＝２)に出力されるデータを数式１を参照して説明する。先ず、Ｎ＝５７６の場合、ｍは６、Ｊは９である。これにより、ｒ＝２ mod ９＝２、ＰＵＣ＝２／９＝０である。かつ、ｓ＝ＢＲＯ(０)＝０である。したがって、最終算出読み出しアドレスはADDRESS＿READ＝２×２6＋０＝１２８である。さらに、アドレス“１”から出力アドレスをマッピングさせるために前記読み出しアドレスに“１”を加算すると、前記アドレスは１２９となる。すなわち、前記三番目に出力されるデータは前記アドレス１２９に貯蔵されているデータである。
【００２７】
しかしながら、前記数式１により生成される読み出しアドレスを用いてインターリーバーメモリの該当アドレスをアドレスしてデータを読み出す場合、前記追加オフセット値による無効読み出しアドレスが発生する。すなわち、入力データ［０．．Ｌ−１］に該当する読み出しアドレスの外、入力データ［Ｌ．．Ｎ−１］の最終の８シンボルに該当する読み出しアドレスがインターリービングシーケンスの間に存在する。これを図３に示した。これをそのまま読み出すとき、実際伝送するＬシンボルより８個の多いＮ個のシンボルが伝送される。したがって、前記インターリービングシーケンスの間に存在する無効アドレスを除いた後、後続アドレスを連接させるべきである。
【００２８】
図３に示したように、Ｎ−部分ビット逆順インターリービングを使用する場合、ＬからＮ−１までの無効シンボルがインターリービングシンボルの間に存在する。したがって、前記無効シンボルを取り除き、順次にインターリービングシンボルを出力すべきである。このため、本発明はオフセット制御方式を使用する。前記オフセット制御方式を説明すると、［Ｌ．．Ｎ−１］の最終の８シンボルに該当する読み出しアドレスは数式１の部分ビット逆順インターリービングアルゴリズムに応じる固定値により決められる。先ず、８テールシンボルのアドレスをＤ１，Ｄ２，Ｄ３，．．，Ｄ８(すなわち、Ｌ．．Ｎ−１)、各々のＤｉ(ｉ＝１．．８)に該当するインターリービングアドレスをＴｋ＝ＰＩＲＢ(Ｄｉ)、ｋ＝１．．８と仮定する。勿論、Ｄ１＜Ｄ２は必ずしもＴ１＜Ｔ２でなく、インターリービングアドレスは任意の順序により配置される。したがって、便宜上、Ｔ１＜Ｔ２＜．．＜Ｔ８の順序で配置されるように調整したインデックスをｊとし、これを使用したアドレスをＴｊ(ｊ＝１，．．，８)と仮定する。その後、インターリービング領域は前記無効アドレスを基にして８個のグループに分けられるが、各々のＴｊはその境界を区分する基準値(以下、グループ基準値と称する)となる。ここで、前記グループ基準値は前記無効アドレスと同一の値である。したがって、前記Ｔｉを削除するため、前記数式１のインターリービングアルゴリズムにより生成された読み出しアドレスから該当グループに対応する所定値を減算すべきである。前記読み出しアドレスがグループ０に属する場合、前記読み出しアドレスから“０”を減算し、前記読み出しアドレスがグループ１に属する場合には“１”を減算して最終の読み出しアドレスを算出する。図４は上述したオフセット制御方式で無効アドレスを取り除き、新たに読み出しアドレスをマッピングさせた状態を示している。
【００２９】
したがって、本発明によるオフセット制御を考慮に入れた部分ビット逆順インターリービングアルゴリズムは次の数式２の通りである。
［数式２］
For a given K....(0≦K≦N-1)
r = K mod J;
PUC = K/J;
s = BRO(PUC);
ADDRESS＿READ = r×2m+s
if(0≦ADDRESS＿READ<GTH0) {ADDRESS＿READ-0;}
if(GTH0<ADDRESS＿READ<GTH1){ADDRESS＿READ-1;}
if(GTH1<ADDRESS＿READ<GTH2){ADDRESS＿READ-2;}
if(GTH2<ADDRESS＿READ<GTH3){ADDRESS＿READ-3;}
if(GTH3<ADDRESS＿READ<GTH4){ADDRESS＿READ-4;}
if(GTH4<ADDRESS＿READ<GTH5){ADDRESS＿READ-5;}
if(GTH5<ADDRESS＿READ<GTH6){ADDRESS＿READ-6;}
if(GTH6<ADDRESS＿READ<N-1){ADDRESS＿READ-7;}
【００３０】
前記数式２のようなアルゴリズムを具体的なハードウェア構成で示すと、図５の通りである。図５は図１のアドレス生成器１１１の詳細構成を示している。アドレス生成器１１１は、部分ビット逆順インターリービング規則により第１読み出しアドレスを生成するための部分ビット逆順部１２１と、第１読み出しアドレス内の無効アドレスを穿孔して第２読み出しアドレスを生成するための、比較器１２２と選択器１２３と演算機１２４とを有する穿孔器とから構成される。
【００３１】
図５を参照すれば、部分ビット逆順部１２１は前記数式１のような部分ビット逆順インターリービングアルゴリズムに応じて第１読み出しアドレスを生成する。比較器１２２は前記部分ビット逆順部１２１から出力される第１読み出しアドレスを前記オフセット値によるグループ基準値ＧＴＨ０−ＧＴＨ７と比較してどのグループに属するかを判断し、前記判断グループに該当するグループ値を選択するためのグループ選択信号を出力する。選択器１２３は前記グループ選択信号により該当グループ値を選択して出力する。演算機１２４は前記比較器１２２から出力される第１アドレスから前記選択器１２３のグループ値を減算して第２読み出しアドレスを生成して前記インターリーバーメモリ１１２に提供する。ここで、前記比較器１２２は、前記部分ビット逆順部１２１から出力される第１読み出しアドレスが前記グループ基準値のうち、いずれか一つに一致する場合、前記第１読み出しアドレスを削除(穿孔)する。
【００３２】
以下、本発明の実施形態による全般動作を図６を参照して詳しく説明する。
【００３３】
先ず、アドレス生成器１１１は６１１段階で読み出しシーケンスＫを初期化する。その後、６１３段階で前記数式１のような部分ビット逆順インターリービングアルゴリズムを用いて前記第１読み出しアドレスを生成する。ここで、前記オフセット値による無効アドレスが前記第１読み出しアドレスの間に存在する。これにより、前記無効アドレスを取り除き、読み出しアドレスを連接させる過程を行うべきである。したがって、前記アドレス生成器１１１は６１５段階で前記第１読み出しアドレスを前記オフセット値による前記グループ基準値と比較してどのグループに属するかを判断する。勿論、前記グループ基準値に対するデータは既にテーブルに貯蔵されている状態である。例えば、ＩＭＴ−２０００システムは下記のような表３を貯蔵する。ここで、前記グループ基準値は前記部分ビット逆順インターリービングアルゴリズムにより予め得られる。例えば、入力データのサイズを５６８と仮定すると、前記第１読み出しアドレスが１２７未満の場合、前記第１読み出しアドレスはグループ０(ＧＴＨ０)に属し、前記第１読み出しアドレスが１２７超過１９１未満の場合、前記第１読み出しアドレスはグループ１(ＧＴＨ１)に属し、前記第１読み出しアドレスが１９１超過２５５未満の場合、前記第１読み出しアドレスはグループ２(ＧＴＨ２)に属し、前記第１読み出しアドレスが２５５超過３１９未満の場合、前記第１読み出しアドレスはグループ３(ＧＴＨ３)に属する。その後、前記アドレス生成器１１１は６１７段階で前記第１読み出しアドレスから該当グループのグループ値を減算して最終のインターリービングアドレスである第２読み出しアドレスを算出する。例えば、前記第１読み出しアドレスがグループ０に属する場合、前記アドレス生成器１１１は前記第１読み出しアドレスからグループ０のグループ値“０”を減算し、前記第１読み出しアドレスがグループ５に属する場合、前記アドレス生成器１１１は前記第１読み出しアドレスからグループ値“５”を減算して前記第２読み出しアドレスを算出する。かつ、前記アドレス生成器１１１は６１９段階で前記生成された第２読み出しアドレスを前記インターリーバーメモリ１１２に提供して該当アドレスに貯蔵されているシンボルデータを出力する。その後、６２１段階で前記アドレス生成器１１１は前記読み出しシーケンスを“１”だけ増加させた後、次の読み出しアドレスを算出するために６１３段階に戻る。
【００３４】
以下、本発明によるオフセット制御部分ビット逆順インターリービング方式をＩＭＴ−２０００システムに適用する場合、各入力データのサイズによるパラーメーターを定義すると、下記の表１及び表３の通りである。ここで、表１は各入力データのサイズによるオフセット値、部分ビット逆順アルゴリズムに適用されるインターリーバーのサイズ、前記部分ビット逆順アルゴリズムの実行に必要な第１変数ｍ及び第２変数Ｊを示す。
【表１】
表３は各レートセットによるグループ基準値(ＧＴＨｉ)を示す。
【表３】
前述の如く、本発明の詳細な説明では具体的な実施形態を参照して詳細に説明してきたが、本発明の範囲は前記実施形態によって限られるべきではなく、本発明の範囲内で様々な変形が可能であるということは、当該技術分野における通常の知識を持つ者には明らかである。
【００３７】
【発明の効果】
上述したように、本発明によるオフセット制御インターリービング方式はインターリーバーのサイズが２の自乗形態で表現されなくても、インターリービングを行うことができる。かつ、インターリービングのための別途のアドレスが不必要でハードウェアの複雑度を低めることができる。さらに、送受信のためのインターリーバー／デインターリーバーの伝送方式が簡単であり、フレームのサイズであるＬビットだけのメモリを要するため、メモリの活用面でも優れる。その上、優れた距離特性を示す。
【図面の簡単な説明】
【図１】 本発明の実施形態による通信システムのインターリービング装置を示したブロック構成図である。
【図２】 本発明の実施形態による通信システムのデインターリービング装置を示したブロック構成図である。
【図３】 本発明による入力データにオフセット値を加算した仮想アドレス領域を用いて部分ビット逆順インターリービングする場合、前記オフセット値に該当するシンボルがインターリービングされたシンボルの間に存在することを示した図である。
【図４】 図３の無効シンボルを取り除いた後、出力シンボルの連接状態を示した図である。
【図５】 本発明の実施形態によるオフセット制御方式でインターリービング読み出しアドレスを生成する装置を示した図である。
【図６】 本発明の実施形態によるオフセット制御方式でインターリービング読み出しアドレスを生成する過程を示した図である。
【図７】 従来の技術によるターボ符号器を示したブロック構成図である。
【符号の説明】
１１１ アドレス生成器
１１２ インターリーバーメモリ
１１３ カウンタ
１２１ 部分ビット逆順部
１２２ 比較器
１２３ 選択器
１２４ 演算機
２１１ アドレス生成器
２１２ デインターリーバーメモリ
２１３ カウンタ
Claims (7)
- 入力データを順次アドレスに応じてメモリに貯蔵する過程と、
前記入力データのサイズに部分ビット逆順インターリービング規則を満たすように所定値を加算した仮想アドレスを提供して前記仮想アドレスで前記部分ビット逆順インターリービング規則に応じて第１読み出しアドレスを生成するアドレス生成過程と、
前記第１読み出しアドレスから前記所定値に対応するアドレスを穿孔して第２読み出しアドレスを生成する穿孔過程と、
前記第２読み出しアドレスを用いて前記メモリから前記入力データを読み出す過程とを備えることを特徴とするインターリービング方法。 - 前記所定値は、前記仮想アドレスのサイズが２ｍの整数倍となるように前記入力データのサイズに加算される値であることを特徴とする請求項１に記載のインターリービング方法。
- 前記穿孔過程は、
前記所定値に対応するアドレスに応じて前記仮想アドレスの領域を複数のグループに分け、前記第１読み出しアドレスがどのグループに属するかを判断する過程と、
前記第１読み出しアドレスから前記所定値に対応するアドレスを削除する過程と、
前記第１読み出しアドレスから前記判断されたグループに対応する特定値を減算して前記第２読み出しアドレスを生成する過程とを備えることを特徴とする請求項１に記載のインターリービング方法。 - 前記アドレス生成過程は、
前記仮想アドレスのサイズ、Ｎ＝２ｍ×Ｊを満たす第１変数ｍ及び第２変数Ｊを提供する過程と、
前記第１変数ｍ及び第２変数Ｊを用いて下記の数式に応じて前記第１読み出しアドレスを生成する過程とを備えることを特徴とする請求項１に記載のインターリービング方法。
２ｍ(Ｋ mod Ｊ)＋ＢＲＯ(Ｋ／Ｊ)
(ここで、Ｋ(０≦Ｋ≦Ｎ−１)は読み出しシーケンスを示し、ＢＲＯは２進数をビット逆転して１０進数に変換する関数を示す) - 入力データを順次に貯蔵するメモリと、
前記入力データのサイズに部分ビット逆順インターリービング規則を満たすように所定値を加算した仮想アドレス領域を備え、前記仮想アドレス領域から前記部分ビット逆順インターリービング規則に応じて第１読み出しアドレスを生成するアドレス生成器と、
前記第１読み出しアドレスから前記所定値に対応するアドレスを穿孔して第２読み出しアドレスを生成するための穿孔器と
を備え、
前記第２読み出しアドレスを用いて前記メモリから前記入力データを読み出すことを特徴とするインターリービング装置。 - 前記穿孔器は、
前記所定値に対応するアドレスに応じて前記仮想アドレス領域を複数のグループに分け、前記第１読み出しアドレスがどのグループに属するかを判断してグループ選択信号を出力し、前記第１読み出しアドレスから前記所定値に対応するアドレスを削除する比較器と、
前記比較器から前記グループ選択信号を受信して特定値を演算機に発生させる選択器と、
前記第１読み出しアドレスから前記グループ選択信号に対応する特定値を減算して第２読み出しアドレスを生成する演算機とを備えることを特徴とする請求項５に記載のインターリービング装置。 - 前記アドレス生成器は、
前記仮想アドレスのサイズ、Ｎ＝２ｍ×Ｊを満たす第１変数ｍ及び第２変数Ｊを提供するルックアップテーブルと、
前記ルックアップテーブルから提供される第１変数ｍ及び第２変数Ｊを用いて下記の数式に応じて第１読み出しアドレスを生成する生成器とを備えることを特徴とする請求項５に記載のインターリービング装置。
２ｍ(Ｋ mod Ｊ)＋ＢＲＯ(Ｋ／Ｊ)
(ここで、Ｋ(０≦Ｋ≦Ｎ−１)は読み出しシーケンスを示し、ＢＲＯは２進数をビット逆順して１０進数に変換する関数を示す)
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