JP2001236016A

JP2001236016A - デスクランブル及びデインタリーブ処理回路

Info

Publication number: JP2001236016A
Application number: JP2000043769A
Authority: JP
Inventors: Hiromasa Mitomi; 浩正三冨
Original assignee: Toyo Communication Equipment Co Ltd
Current assignee: Toyo Communication Equipment Co Ltd
Priority date: 2000-02-22
Filing date: 2000-02-22
Publication date: 2001-08-31

Abstract

(57)【要約】【課題】ディジタル移動体通信機器の受信器における
デスクランブル処理及びデインタリーブ処理回路を、Ｒ
ＡＭを用いて構成した場合に、ビット毎の複雑な入出力
処理のために回路規模の削減が難しい。【解決手段】ＲＡＭを用いたデインタリーブ及びデス
クランブル処理回路において、シフトレジスタ部と、ア
ドレス生成部と、バス切替部と、前記ＲＡＭからの信号
を入力としその信号から任意のビットを選択するマルチ
プレクサ部と、デスクランブル初期値を基にインタリー
ブの深さに対応したデスクランブルデータを生成するデ
スクランブル生成部と、前記デスクランブルデータ生成
部から出力されたデスクランブルデータと前記マルチプ
レクサ部から出力されたデータの排他的論理和を演算す
る排他的論理和演算部と、前記各部を制御する制御部と
を備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル移動体
通信システムにおけるデインタリーブ回路及びデスクラ
ンブル回路に関する。

【０００２】

【従来の技術】近年、ディジタル伝送方式を用いた移動
体通信機器の普及が進んでいる。このディジタル移動体
通信機器の分野では通信品質を維持しつつ、更なる軽薄
短小化が要求されている。移動体通信は電波を用いた通
信方式であるため、従来から秘匿性と雑音耐力の向上を
図る技術的工夫がなされている。上述の秘匿性に対応す
る技術としてスクランブル方式がある。スクランブル方
式には種々のものがあるが、例えば、データ信号をスク
ランブラにより疑似ランダム化して送信し、スクランブ
ルされたデータ信号は受信側のデスクランブラにより逆
変換して元のデータ信号を復元する。また、雑音耐力に
対応する技術としてインタリーブ方式がある。インタリ
ーブ方式とは、例えば、送信側のインタリーブ処理によ
り、送受信間で発生するフェージングの周期に比べて十
分長い周期間隔で送信するデータ信号のビット入れ替え
を行ない、これに対応して受信側ではデインタリーブ処
理により逆変換して元のデータ信号を復元する。これに
より、レイリーフェージング等によって伝送途中にバー
スト的な誤りが発生したとしても、デインタリーブにて
復元されたデータ信号にあってはランダム的な誤りとな
る。そして、ランダム誤りは、誤り訂正機能により訂正
することができる確率が高く、それゆえに雑音等に対し
て強いということになる。

【０００３】従来のディジタル移動体通信機器における
デスクランブル及びデインタリーブ処理回路を図を用い
て説明する。図４は、従来のデスクランブル及びデイン
タリーブ処理回路の構成例を示すブロック図であり、図
５は、この回路で処理されるデータのフォーマットとそ
の処理手順を説明するものである。この図に示すデスク
ランブル及びデインタリーブ処理回路は、電波から受信
データを復調する復調器１と、前記復調器１からの受信
データ列の中から同期符号；ＳＷ（sync word）を検出
するＳＷ検出回路２と、前記復調器１の出力と前記ＳＷ
検出回路２の出力と１６８ビットシフトレジスタ４の出
力とを入力とし、これら３つの入力のうち何れかを選択
出力するデータセレクタ５と、前記データセレクタ５の
出力を一時保持する１１２ビットシフトレジスタ３と、
デスクランブルデータを生成するデスクランブルデータ
生成回路６と、前記１１２ビットシフトレジスタ３の出
力と前記デスクランブルデータ生成回路６の出力との排
他的論理和を演算する排他的論理和演算部７と、前記排
他的論理和演算部７の出力を一時保持する１６８ビット
シフトレジスタ４と、前記各部を統括的に制御する制御
回路８とを備えている。

【０００４】ここで、上述のデスクランブル及びデイン
タリーブ処理回路で処理されるデータフォーマット例を
図５に示す。図５（ａ）は、前記復調器１から出力され
るバースト形態である受信データのフレームフォーマッ
トを示しており、斜線部分はスクランブルがかけられて
いることを示す。この図において、“Ｒ”は６ビットの
バースト過渡応答用ガード時間（空きデータ）、“Ｐ”
は復調器１が同期をとるために用いられる２ビットのプ
リアンブル、“ＳＷ”はフレーム同期をとるための２０
ビットの同期ワード、“ＣＩ”は２ビットの制御チャネ
ル通信情報、“ＣＣ”は無線信号発信者を確認するため
の６ビットのカラーコード（発信者識別符号）、“Ｉ”
は４ビットのアイドルビットである。また、主信号とな
るデータは、１１２ビットの“ＣＡＣ／Ｅ”と１６８ビ
ットの“ＣＡＣ／Ｅ”とに分けられており、説明の便宜
のために前記１１２ビットのＣＡＣ／Ｅを“前半ＣＡＣ
／Ｅ”、前記１６８ビットのＣＡＣ／Ｅを“後半ＣＡＣ
／Ｅ”と記す。

【０００５】また、図５（ｂ）〜（ｄ）は、上述の
（ａ）に示される受信データのフレームフォーマットか
ら、データ部分の切り出し、デスクランブル、そしてデ
インタリーブと処理される過程のデータイメージを図示
したものである。まず、（ｂ）は、前半ＣＡＣ／Ｅと後
半ＣＡＣ／Ｅを取出して結合処理した２８０ビットのデ
ータであり、ここではスクランブル及びインタリーブが
かけられたままである。次に、（ｃ）は、デスクランブ
ル処理がなされたデータであり、ここではインタリーブ
がかけられたままである。次に、（ｄ）は、デインタリ
ーブ処理がなされたデータであり、１４ビット毎のデー
タ列（Ｄ１、Ｄ２・・・Ｄ２０）として復元された元の
データである。但し、ここで示すデインタリーブ処理イ
メージは、仮想的にバッファ（縦２０ビット、横１４ビ
ット）を用いたものであって、このバッファに縦方向に
書き込んだ後に、横方向に読み出すことにより行われて
いることを示す。

【０００６】上述のデータフォーマットにて形成された
受信データは、図４に示した従来のデスクランブル及び
デインタリーブ処理回路により次のように処理される。
即ち、復調回路１から入力される受信データは、ＳＷ検
出回路を通過しつつ、ＳＷ検出回路２にて、フレーム同
期をとるためのＳＷが検出できるまで、データセレクタ
５を介し、１１２ビットシフトレジスタ３にシフトされ
つつ保持される。

【０００７】ここで、前記ＳＷ検出回路２について具体
的な内部構成例を図を用いて説明する。図６（ａ）に示
すＳＷ検出回路は、２８ビットシフトレジスタ９と、Ｓ
Ｗ設定記憶部１０と、比較部１１とを有しており、前記
ＳＷ設定記憶部１０には、予め設定された２０ビットの
同期符号（ＳＷ）が記憶されている。前記比較部１１
は、前記２８ビットシフトレジスタ９のうち２０ビット
と、前記ＳＷ設定記憶部１０の２０ビットとを比較す
る。即ち、復調器１からの受信データが２８ビットシフ
トレジスタ９を通過してデータセレクタ５へと送出され
る際に、比較部１１は、ＳＷ設定記憶部１０からの符号
列と照らし合わせて一致するところを検出し、これと一
致したときに制御回路８に一致信号（ＳＷ検出信号）を
出力するのである。これにより、受信データにおける位
相同期がとれたことになり、各ビット位置が確定する。

【０００８】また、データセレクタ５は、初めにＳＷ検
出回路２からの出力を選択している。そして、ＳＷ検出
回路がＳＷの検出をすると、これに基いて前記制御回路
８からデータセレクタ５に選択切替制御がなされ、これ
により前記データセレクタ５は、復調器１からの出力を
選択する。このとき、前記１１２ビットシフトレジスタ
３には、前半ＣＡＣ／Ｅの１１２ビットが保持されてお
り、データセレクタ５の切り替えにより、１１２ビット
シフトレジスタ３には、後半ＣＡＣ／Ｅが続いて入力さ
れることになる。これによりデータ切り出しがなされ
る。

【０００９】また、１１２ビットシフトレジスタ３から
出力される前半ＣＡＣ／Ｅと後半ＣＡＣ／Ｅのデータ
は、排他的論理和演算部７にてデスクランブルデータ生
成回路６からのデスクランブルデータと、排他的論理和
をとることによりデスクランブル処理がなされ、スクラ
ンブルが解除されたデータは順次、１６８ビットシフト
レジスタ４に送出される。

【００１０】ここで、前記デスクランブルデータ生成回
路６について図を用いて説明する。図７は、上述のデス
クランブルデータ生成回路６の内部構成例を示す図であ
り、Ｓ０〜Ｓ８の記憶素子（フリップフロップ）１５が
縦列に接続され、且つ、排他的論理和ゲート回路（ＥＸ
−ＯＲ）１６により、Ｓ０の出力とＳ４の出力との排他
的論理和をとったものが、前記Ｓ８に帰還入力されるよ
う構成されている。そして、このデスクランブルデータ
生成回路６は、制御回路８により制御され、所定のタイ
ミングで、前記各フリップフロップ１５に初期値が与え
られた後、順次シフトして一定のビット長からなるデス
クランブルデータを生成し出力する。

【００１１】このように、排他的論理和演算部７にて順
次、前半ＣＡＣ／Ｅのデスクランブル処理がなされる。
そして、１１２ビットシフトレジスタ３に後半ＣＡＣ／
Ｅの最後尾ビット（Ｓ₂₇₉）が保持された時をもって、
制御回路８からデータセレクタ５に選択切替制御がなさ
れて、データセレクタ５は、１６８ビットシフトレジス
タ４からの出力を選択する。その後、排他的論理和演算
部７にて、後半ＣＡＣ／Ｅのデスクランブル処理がなさ
れると共に、１１２ビットシフトレジスタ３にデスクラ
ンブル処理後のデータが順次保持されていく。

【００１２】こうして、排他的論理和演算部７にて、前
半ＣＡＣ／Ｅ及び後半ＣＡＣ／Ｅのデスクランブル処理
がなされたとき、１１２ビットシフトレジスタ３にはス
クランブルが解除された前半ＣＡＣ／Ｅのデータが保持
されており、また、１６８ビットシフトレジスタ４には
スクランブルが解除された後半ＣＡＣ／Ｅのデータが保
持されていることになる。

【００１３】ここで、前記１１２ビットシフトレジスタ
３及び１６８ビットシフトレジスタ４について、具体的
な内部構成例を説明する。図６（ｂ）は、１１２ビット
シフトレジスタ３及び１６８ビットシフトレジスタ４の
構成例を示した図であり、１９ビットシフトレジスタ１
２と、セレクタ（ＳＥＬ）１４と、フリップフロップ
（ＦＦ）１３とからなる複数のブロックにて構成されて
いる。前記ＳＥＬ１４は、制御回路８からの制御に基い
て、前記１９ビットシフトレジスタの入力と、前記１９
ビットシフトレジスタの出力とを選択切り替えしてＦＦ
１３に出力するよう接続されている。即ち、このブロッ
クは、１１２ビットシフトレジスタ３と１６８ビットシ
フトレジスタ４とを合計して１４個のブロックが縦列に
接続している状態にある。

【００１４】つまり、上述のデスクランブル処理が完了
するまでは、前記ＳＥＬ１４は１９ビットシフトレジス
タ１２を選択しており、デスクランブル処理が完了する
と、制御回路８からの制御に基いて、ＳＥＬ１４は、一
旦、１９ビットシフトレジスタの入力側を選択するよう
切り替える。それによって、１４個のＦＦ１３が縦列に
接続された状態となり、１１２ビットシフトレジスタ３
の出力からは、デインターリブ処理がなされた１４ビッ
トの原データ（Ｄ₁）が出力されていく。１４ビットの
原データが出力されると、前記ＳＥＬ１４は再び１９ビ
ットシフトレジスタの出力側を選択し、ＦＦ１３には次
のデータの１ビットが保持され、その後、ＳＥＬ１４は
１９ビットシフトレジスタの入力側を選択するよう切り
替えられて、１１２ビットシフトレジスタ３の出力から
は、デインタリーブ処理がなされた１４ビットの原デー
タ（Ｄ₂）が出力されていく。以上のような一連の動作
を繰り返して２０回行うことにより、前半ＣＡＣ／Ｅと
後半ＣＡＣ／Ｅの２８０ビットがインタリーブ解除さ
れ、１４ビット毎のＤ₁〜Ｄ₂₀が原データとして復元さ
れるのである。

【００１５】ところで、近年、移動体通信機等の電子機
器は、ＦＰＧＡ（Field Programmable Gate Array）等
を用いたＡＳＩＣ（Application Specific IC：特定用
途向けＬＳＩ）が多様されている。このようなＦＰＧＡ
等にあっては、記憶素子として従来からあるフリップフ
ロップに加えて、非同期式若しくは同期式のＲＡＭ（Ra
ndom Access Memory）が組み込まれたものが登場してき
た。即ち、フリップフロップとＲＡＭとを同じ記憶容量
で比較すれば、ＲＡＭの方が記憶素子回路部分の占有面
積が半分〜１６分の１程度に小さくなるため、回路規模
の小型化を図る上で有効である。したがって、移動体通
信機等の更なる小型化を図るに際し、このようなＲＡＭ
搭載型のＦＰＧＡを利用して回路を構成することは上述
の要求に合致する重要なことである。

【００１６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の受信装置の構成からＲＡＭ搭載型のＦＰＧＡに
置換するにおいては、以下に示すような問題点があっ
た。つまり、従来はフリップフロップを用いたビット毎
の処理のため、データの記憶をするときにはラッチイネ
ーブルとクロックの制御たけで済み、また、データの出
力はフリップフロップの出力端子に常時出力されている
が、ＲＡＭを用いる場合には、アドレスの指定などの煩
雑な周辺回路が必要となってくるため簡単には置換する
ことができなかった。つまり、効率よく設計をしなけれ
ば、ＲＡＭを用いても回路規模の縮小効果を得ることが
できないことがあった。

【００１７】本発明はこのような問題点を解決するため
になされたものであり、ディジタル移動体通信機器の受
信器におけるデスクランブル処理ならびにデインタリー
ブ処理を記億素子の１種であるフリップフロップで構成
した場合よりも、回路規模で有利なシングルポートＲＡ
Ｍで構成したにもかかわらず、ビット毎の複雑な入出力
処理のために回路規模の削減が難しいという問題点を除
去し、デスクランブル処理及びデインタリーブ処理をシ
ングルポートＲＡＭを用いた簡略的な回路を提供するこ
とを目的とする。

【００１８】

【課題を解決するための手段】上記課題を解決するため
に本発明に係わる一時記憶素子にＲＡＭを用いた受信装
置請求項１の発明は、受信信号を復調する復調器から入
力された信号を制御回路からの第１の制御信号に基づい
て保持若しくはシフトを行なうシフトレジスタと、前記
シフトレジスタからの出力をシングルポートＲＡＭ（Ra
ndom Access Memory）に入力する第１のバス（母線）
と、前記シングルポートＲＡＭの出力をマルチプレクサ
に入力する第２のバス（母線）と、前記第１又は第２の
バスの切り替えを前記制御回路からの第２の制御信号に
基づいて行なうバス切替手段と、前記制御回路からの第
３の制御信号に基づいてアドレスデータのカウントアッ
プ数をデインタリーブ特性に合わせて任意に変化できる
アドレス生成回路と、前記アドレス生成回路からのデー
タ並びに制御回路からの第４の制御信号に基づいて前記
バス切替手段が選択するバス上の信号を保持（書き込
み）若しくは前記バス切替手段が選択するバス上に保持
内容を出力（読み出し）するシングルポートＲＡＭと、
前記アドレス生成回路からのアドレスデータに基づいて
前記バス切替手段が選択するバスの中から任意のビット
を選択するビット選択手段と、制御回路からの第５の制
御信号に基づいてデスクランブル初期値を読込み若しく
は内部の値を基にインタリーブの深さ分だけデスクラン
ブルカウンタの値をカウントアップできるデスクランブ
ルデータ生成手段と、前記デスクランブルデータ生成手
段から出力されたデスクランブルデータと前記シングル
ポートＲＡＭから出力されたデータの排他的論理和を計
算し出力する排他的論理和演算手段と、前記排他的論理
和演算手段から出力されるデータを保持する記憶素子
と、を備え、デインタリーブ処理及びデスクランブル処
理を行なうことを特徴とする。

【００１９】

【発明の実施の形態】以下、図示した実施の形態例に基
づいて本発明を詳細に説明する。図１は本発明に係わる
デスクランブル及びデインタリーブ処理回路の第１の実
施の形態例を示す機能ブロック図である。なお、この例
に示すデスクランブル及びデインタリーブ処理回路に用
いるＲＡＭは、シングルポートＲＡＭの場合を示す。

【００２０】この図に示すデスクランブル及びデインタ
リーブ処理回路は、４ビットシフトレジスタ１７と、バ
ス（bus;信号母線）切替回路１８と、シングルポートＲ
ＡＭ１９と、アドレス生成回路２０と、マルチプレクサ
（ＭＵＸ）２１と、デスクランブルデータ生成回路２２
と、制御回路２３と、排他的論理和演算部部２４と、Ｓ
Ｗ検出回路２５とを備えている。

【００２１】前記４ビットシフトレジスタ１７は、前記
制御回路２３からの制御に基いて、図示を省略した復調
器から入力されるシリアルなデータを４ビット保持する
と共に、この４ビットをパラレルに前記バス切替回路１
８に出力する。即ち、前記シングルポートＲＡＭ１９の
データバス幅と同じビット数を持たせて構成したもので
ある。前記バス切替回路１８は、制御回路２３からの制
御に基いて、シングルポートＲＡＭ１９との接続先を４
ビットシフトレジスタ１７にするか、或いは、マルチプ
レクサ２１にするかを切替える。つまり、バス切替回路
１８は、シングルポートＲＡＭ１９のＲｅａｄ（読み出
し）／Ｗｒｉｔｅ（書き込み）に対応して、４ビットか
らなるバスの切替を行なう。

【００２２】前記アドレス生成回路２０は、制御回路２
３からの制御に基いて、前記シングルポートＲＡＭ１９
のアクセスすべきアドレス値を生成し、シングルポート
ＲＡＭ１９にアドレス値を供給する。前記シングルポー
トＲＡＭ１９は、制御回路２３からのＲｅａｄ／Ｗｒｉ
ｔｅ制御と、前記アドレス生成回路２０からのアドレス
指定に基いて、データを４ビット毎に読み出し、また
は、書き込みを行なう。

【００２３】前記マルチプレクサ２１は、制御回路２３
からの制御に基いて、前記シングルポートＲＡＭ１９か
ら読み出された４ビットのパラレルなデータの中から、
１ビットを取出して、排他的論理和演算部２４に出力す
る。前記デスクランブルデータ生成回路２２は、制御回
路２３からの制御に基いて、デスクランブルデータを生
成し、これを１ビットづつ排他的論理和演算部２４に出
力する。前記排他的論理和演算部２４は、マルチプレク
サ２１の出力とデスクランブルデータ生成回路２２から
の出力とを、排他的論理和して出力する。この排他的論
理和演算部２４の出力が原データとなる。

【００２４】また、前記ＳＷ検出回路２５は、上述した
従来技術のものと同様のものであり、入力される復調器
データからＳＷ（同期符号）を検出し、制御回路２３に
ＳＷ検出信号を出力する。

【００２５】この図に示すデスクランブル及びデインタ
リーブ処理回路は以下のように機能する。即ち、４ビッ
トシフトレジスタ１７は、復調器からの受信データの読
込み許可を行うラッチイネーブル信号が制御回路２３か
ら与えられ、このラッチイネーブル信号に基いて復調器
からの受信データの読込みを開始する。

【００２６】これと同時に、制御回路２３からバス切替
回路１８に、前記４ビットシフトレジスタ１７の出力と
シングルポートＲＡＭ１９とを接続するよう、バス切替
要求信号が送られ、バス切替回路１８はバスの切替を行
う。

【００２７】また、４ビットシフトレジスタ１７による
シフト及びラッチ後の４ビットのパラレルなデータは、
バス切替回路１８を介してシングルポートＲＡＭ１９に
入力される。そして、前記シングルポートＲＡＭ１９で
は、４ビットシフトレジスタ１７に新規のデータが揃っ
た所で、制御回路２３からの書込み制御信号と、アドレ
ス生成回路２０から出力されたアドレス信号とに従い、
４ビットシフトレジスタ１７から出力されたデータを書
込む。

【００２８】この一連の動作は、ＳＷ検出回路２５がＳ
Ｗの検出をし、更に受信データフレームフォーマットの
最終ビット位置がシングルポートＲＡＭ１９に書き込ま
れるまで続けられる。なお、ＳＷ検出回路２５がＳＷを
検出するとフレーム位相同期をとることができる。即
ち、制御回路２３は、フレーム中の各ビット位置を把握
することができる。また、制御回路２３は、受信データ
のクロック成分に同期してビット数をカウントするカウ
ンタ機能を有しており、上述のフレーム位相同期がとれ
たタイミングからカウントしたビット数を溯るよう演算
することにより、前半ＣＡＣ／Ｅの先頭ビットが、シン
グルポートＲＡＭ１９の何れのアドレスに書き込まれて
いるかを認知する。そればかりでなく、受信データのフ
レームに対して、シングルポートＲＡＭ１９に書き込ま
れる４つの位相位置（４ビット）のうち、何れの位置に
対応して書き込みが行われていたかということも把握す
ることができる。

【００２９】そして、フレームの最終ビット位置のデー
タがシングルポートＲＡＭ１９に書込まれると、制御回
路２３からバス切替回路１８に対してバス切替要求信号
が出力され、これに基いてバス切替回路１８は、シング
ルポートＲＡＭ１９とマルチプレクサ２１を接続するよ
うバスの切替を行う。

【００３０】それと同時に、アドレス生成回路２０に対
しては、制御回路２３からアドレス制御信号が出力され
る。この制御信号に基いてアドレス生成回路２０は、受
信データの前半ＣＡＣ／Ｅの先頭ビットが記憶されてい
るアドレス値に変更するためにアドレスインクリメント
を行い、読み出しすべきアドレス値をシングルポートＲ
ＡＭ１９に出力する。

【００３１】そして、アドレス生成回路２０から出力さ
れるアドレス信号に従ってシングルポートＲＡＭ１９か
ら出力されたデータは、バス切替回路１８を介してマル
チプレクサ２１に出力される。

【００３２】また、このときシングルポートＲＡＭ１９
から読み出されるデータの読み出し順序は、デインタリ
ーブに対応した順序となる。つまり、制御回路２３から
アドレス生成回路２０に出力されるアドレス制御信号が
デインタリーブ処理に対応しているのである。これによ
り、２０ビット毎の間隔をもって読み出された４ビット
のデータがマルチプレクサ２１に供給され、マルチプレ
クサ２１は、制御回路２３からのビット選択信号（位相
情報）に基いて、該４ビットのうちから１ビットを選択
し、排他的論理和演算部２４に出力される。なお、この
とき前半ＣＡＣ／Ｅ及び後半ＣＡＣ／Ｅのデータ切り出
しも併せて行われる。

【００３３】一方、デスクランブルデータ生成回路２２
に対して、制御回路２３からデスクランブルデータ生成
のための初期値ロード信号が出力され、デスクランブル
データ生成回路２２は、ロードした初期値に基いてデス
クランブルデータを生成し順次出力する必要がある。と
ころが、上述のようにシングルポートＲＡＭ１９から読
み出されるデータはデスクランブル処理がなされた順序
にて出力されるために、デスクランブル生成回路２２
も、これに対応した順序でデスクランブルデータを出力
しなければならない。

【００３４】ここで、図１におけるデスクランブルデー
タ生成回路２２の内部構成例を説明する。図２は、本発
明に係わるデスクランブル及びデインタリーブ処理回路
のデスクランブルデータ生成回路の構成例を示す図であ
る。この図に示すデスクランブルデータ生成回路は、フ
リップフロップ１５（Ｓ０〜Ｓ８）と、ロードセレクタ
２６（ＳＥＬ０〜ＳＥＬ８）と、２０ビット飛び値を求
める演算回路２７ａ〜２７ｉと、２５２ビット飛び値を
求める演算回路２８ａ〜２８ｉとを備えている。なお、
説明の便宜のため、ロードセレクタ２６の３つの入力ラ
インに、それぞれＬａ、Ｌｂ、Ｌｃの記号を付し、前記
Ｌａは演算回路２７からの２０ビット飛び値入力ライ
ン、前記Ｌｂは演算回路２８からの２５２ビット飛び値
入力ライン、また、前記Ｌｃは制御回路２７からの初期
値入力ラインである。

【００３５】前記Ｓ０〜Ｓ８は、図７に示した従来の構
成とは異なり、互いに接続されることなく独立して設け
られており、Ｓ０のフリップフロップ１５からの出力
が、デインタリーブに対応したデスクランブルデータと
なる。

【００３６】この図に示すデスクランブルデータ生成回
路は、以下のように機能する。即ち、ＳＥＬ０〜ＳＥＬ
８は、制御回路２３からの選択制御信号に基いて、何れ
も同一の選択動作をし、初めにＬｃを選択して初期値を
Ｓ０〜Ｓ８にロードする。このとき、デスクランブルデ
ータの最初の１ビットが出力され、次に、ＳＥＬ０〜Ｓ
ＥＬ８は、制御回路２３からの選択制御信号に基いて、
Ｌａを選択して２０ビット飛び値がＳＥＬ０〜ＳＥＬ８
にロードされる。このとき、デスクランブルデータの２
ビット目が出力される。更に、ＳＥＬ０〜ＳＥＬ８は、
そのままの選択状態のまま、次の２０ビット飛び値がＳ
ＥＬ０〜ＳＥＬ８にロードされる。このとき、デスクラ
ンブルデータの３ビット目が出力される。

【００３７】このように、ＳＥＬ０〜ＳＥＬ８がＬａを
選択したまま、１４回繰り返し、デスクランブルデータ
の１４ビット目が出力されると、次に、ＳＥＬ０〜ＳＥ
Ｌ８は、制御回路２３からの選択制御信号に基いて、Ｌ
ｂを選択して２５２ビット飛び値がＳＥＬ０〜ＳＥＬ８
にロードされる。このとき、デスクランブルデータの１
５ビット目が出力される。次に、ＳＥＬ０〜ＳＥＬ８
は、制御回路２３からの選択制御信号に基いて、Ｌａを
選択して２０ビット飛び値がＳＥＬ０〜ＳＥＬ８にロー
ドされ、上述と同様に１４回繰り返される。

【００３８】なお、２５２ビット飛ばした値をロードす
る理由を説明すれば、デスクランブルデータは、図７に
示したように５１１ビット周期で回る疑似ランダムな符
号列である。従って、受信データ中の前半ＣＡＣ／Ｅ及
び後半ＣＡＣ／Ｅの２８０ビットを越える部分のデスク
ランブルデータは、未使用のデスクランブルデータであ
る。そのため、シングルポートＲＡＭ１９からマルチプ
レクサ２１を介して読み出される１４ビット毎のデータ
（Ｓ₀，Ｓ₂₀，Ｓ₄₀・・・Ｓ₂₆₀→Ｓ₁，Ｓ₂₁，Ｓ₄₁・・
・Ｓ₂₆₁→・・・）に対応して、デスクランブルデータ
は、５１１ビットの一周期回ることになる。即ち、デス
クランブルデータの連続ビット列において、データＳ₁
は、一週目の５１１ビットに１ビット足した５１２ビッ
ト目であり、データＳ₂₆₀は、２６０ビット目であるか
ら、「５１２−２６０＝２５２」となり、２５２ビット飛
ばせばよいことになる。

【００３９】次に、マルチプレクサ１２からの出力デー
タは、排他的論理和演算部１５によりデスクランブルデ
ータ生成回路１３にて生成されたデスクランブルデ一タ
と排他的論理和演算され、これにより、デインタリーブ
とデスクランブル処理されたデータが出力される。

【００４０】こうして、マルチプレクサ２１の出力と、
デスクランブルデータ生成回路２２の出力とが、排他的
論理和演算部２４にて排他的論理和され、デインタリー
ブ処理とデスクランブル処理とがなされた原データが復
元されるのである。

【００４１】以上、第１の実施例として説明したよう
に、本発明に係わるデスクランブル及びデインタリーブ
処理回路は、シングルポートＲＡＭ１９を用いることに
より、フリップフロップで構成された従来のものよりも
小さな回路規模で、デスクランブル及びデインタリーブ
処理回路を構成することができる。

【００４２】次に、本発明に係わるデスクランブル及び
デインタリーブ処理回路の第２の実施の形態例を図３に
示して説明する。図３に示すデスクランブル及びデイン
タリーブ処理回路は、上述の図１に示したシングルポー
トＲＡＭに代って、デュアルポートＲＡＭを用いた場合
を示すものであり、図１に示したものと同様の機能ブロ
ックには同一の符号を付して、その説明を省略する。

【００４３】この図に示すデスクランブル及びデインタ
リーブ処理回路は、デュアルポートＲＡＭ３１と、前記
デュアルポートＲＡＭ３１の書き込みアドレス値を生成
する書き込みアドレス生成回路２９と、前記デュアルポ
ートＲＡＭ３１の読み出しアドレス値を生成する読み出
しアドレス生成回路３０とを備えており、以下のように
動作する。即ち、デュアルポートＲＡＭ３１には、４ビ
ットシフトレジスタ１７から出力されるデータが前記書
き込みアドレス生成回路２９からのアドレス値に基いて
順次記憶され、これは、復調器から入力される受信デー
タフレームの最終ビット位置のデータが書き込まれるま
で継続される。

【００４４】そして、最終ビット位置のデータがデュア
ルポートＲＡＭ３１に書き込まれると、次に、デュアル
ポートＲＡＭ３１は、読み出しアドレス生成回路３０か
らのアドレス値に基いてデータが読み出され、読み出さ
れたデータはマルチプレクサ２１に供給される。

【００４５】なお、制御回路２３は、ＳＷ検出回路２５
からのＳＷ検出信号によりフレーム位相同期し、デュア
ルポートＲＡＭ３１にどのような状態で受信データが記
憶されているかを把握し、デュアルポートＲＡＭ３１か
らデータを読み出すにあたっては、前半ＣＡＣ／Ｅと前
半ＣＡＣ／Ｅを切り出すと同時に、デインタリーブ処理
された順序にて読み出されることは、図１にて説明した
ものと同様である。

【００４６】以後も同様に、マルチプレクサ２１は、デ
ュアルポートＲＡＭ３１からの４ビット出力のうち１ビ
ットを選択し、排他的論理和演算部２４にて、デスクラ
ンブルデータ生成回路２２からのデインタリーブに対応
したデスクランブルデータと、前記マルチプレクサ２１
からのデインタリーブ処理されたデータとの排他的論理
和をとることにより、デインタリーブ処理とデスクラン
ブル処理とがなされた原データが復元されるのである。

【００４７】以上のように、二つのアクセスポートを持
ち、読み出し／書き込みが同時に可能なデュアルポート
ＲＡＭ３１を用いれば、シングルポートＲＡＭ１９を用
いた場合よりも、更に、高速な処理が可能となる。

【００４８】なお、上述した実施の形態例においては、
デインタリーブ及びデスクランブルを行なう回路、即
ち、移動体通信機における受信回路側についてのみ説明
したが、本発明はこれに限らず、移動体通信機における
送信回路側、即ち、インタリーブ及びスクランブル回路
にも容易に適用可能なことは言うまでもない。また、図
５に示したフレームフォーマットのみならず、他のフレ
ームフォーマットを用いた通信に適用すべく変更、改良
等が可能なことは明らかである。

【００４９】

【発明の効果】以上のように本発明に係わるデスクラン
ブル及びデインタリーブ処理回路は、一時記憶素子に、
従来のフリップフロップに代えてＲＡＭを用いて構成
し、デインタリーブ処理及びデスクランブル処理するの
で、著しく小型化することができる。これにより、従来
と同等の機能を有しながら更に小型軽量化した移動体通
信機の受信器が実現できる。

【図面の簡単な説明】

【図１】本発明に係るデスクランブル及びデインタリー
ブ処理回路の第１の実施の形態例を示すブロック図であ
る。

【図２】本発明に係るデスクランブル及びデインタリー
ブ処理回路におけるデスクランブルデータ生成回路の構
成例を示す図である。

【図３】本発明に係るデスクランブル及びデインタリー
ブ処理回路の第２の実施の形態例を示すブロック図であ
る。

【図４】従来技術におけるデスクランブル及びデインタ
リーブ処理回路を示すブロック図である。

【図５】バーストデータのフレームフォーマットを示す
図である。

【図６】（ａ）図４のＳＷ検出回路の内部構成例を示す
図である。（ｂ）図４の１１２ビットシフトレジスタ及び１６８ビ
ットシフトレジスタの内部構成例を示す図である。

【図７】図４のデスクランブルデータ生成回路の内部構
成例を示す図である。

【符号の説明】

１・・・復調器２・・・ＳＷ検出回路３・・・１１２ビットシフトレジスタ４・・・１６８ビットシフトレジスタ５・・・データセレクタ６・・・デスクランブルデータ生成回路７・・・排他的論理和演算部（ＥＸ−ＯＲ）８・・・制御回路９・・・２８ビットシフトレジスタ１０・・・ＳＷ設定記憶部１１・・・比較部１２・・・１９ビットシフトレジスタ１３・・・フリップフロップ１４・・・ＳＥＬ１５・・・フリップフロップ１６・・・排他的論理和ゲート回路（ＥＸ−ＯＲ）１７・・・４ビットシフトレジスタ（シリアル／パラレ
ル変換部）１８・・・バス切替回路１９・・・シングルポートＲＡＭ２０・・・アドレス生成回路２１・・・マルチプレクサ２２・・・デスクランブルデータ生成回路２３・・・制御回路２４・・・排他的論理和演算部２５・・・ＳＷ検出回路２６・・・ロードセレクタ２７ａ〜２７ｉ・・・演算回路２８ａ〜２８ｉ・・・演算回路２９・・・書き込みアドレス生成回路３０・・・読み出しアドレス生成回路３１・・・デュアルポートＲＡＭ

Claims

【特許請求の範囲】

【請求項１】シングルポートＲＡＭ（Random Access Me
mory）を用いたデインタリーブ及びデスクランブル処理
回路において、入力された信号を一時保持しシリアル／パラレル変換す
るシフトレジスタ部と、前記シングルポートＲＡＭへのアドレスデータをデイン
タリーブの特性に対応して生成するアドレス生成部と、前記シングルポートＲＡＭへの入力とシングルポートＲ
ＡＭからの出力とに対応してバスの選択切替を行なうバ
ス切替部と、前記バス切替部を介して出力されるシングルポートＲＡ
Ｍからの信号を入力とし前記アドレス生成部からのアド
レスデータに基づいて入力された信号から任意のビット
を選択するマルチプレクサ部と、デスクランブル初期値を基にインタリーブの深さに対応
したデスクランブルデータを生成するデスクランブル生
成部と、前記デスクランブルデータ生成部から出力されたデスク
ランブルデータと前記マルチプレクサ部から出力された
データの排他的論理和を演算する排他的論理和演算部
と、前記シフトレジスタ部、バス切替部、アドレス生成部、
デスクランブルデータ生成部及びシングルポートＲＡＭ
を制御する制御部と、を備えたことを特徴とするデイン
タリーブ及びデスクランブル処理回路。
【請求項２】デュアルポートＲＡＭ（Random Access Me
mory）を用いたデインタリーブ及びデスクランブル処理
回路において、入力された信号を一時保持し前記デュアルポートＲＡＭ
に出力するシフトレジスタ部と、書き込みアドレスデータを生成し前記デュアルポートＲ
ＡＭに出力する書き込みアドレス生成部と、読み出しアドレスデータをデインタリーブの特性に対応
して生成し前記デュアルポートＲＡＭに出力する読み出
しアドレス生成部と、前記デュアルポートＲＡＭの出力を入力とし前記読み出
しアドレス生成部からの読み出しアドレスデータに基づ
いて入力された信号から任意のビットを選択するマルチ
プレクサ部と、デスクランブル初期値を基にインタリーブの深さに対応
したデスクランブルデータを生成するデスクランブル生
成部と、前記デスクランブルデータ生成部から出力されたデスク
ランブルデータと前記マルチプレクサから出力されたデ
ータの排他的論理和を演算する排他的論理和演算部と、前記シフトレジスタ部、書き込みアドレス生成部、読み
出しアドレス生成部、デスクランブルデータ生成部及び
デュアルポートＲＡＭを制御する制御部と、を備えたこ
とを特徴とするデインタリーブ及びデスクランブル処理
回路。