JP2001186183A - 交換装置とスクランブル方法 - Google Patents
交換装置とスクランブル方法Info
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Abstract
(57)【要約】
【課題】 交換装置の内部信号にスクランブルを適用す
る場合に、フレーム毎にスクランブラ、デスクランブラ
をリセットしなくてもスクランブラとデスクランブラの
同期を実現する方法を提供する。 【解決手段】 バッファメモリ１に入力されたパケット
は競合調停回路６による競合の調停が行われた後、入力
インタフェース２内でスクランブル、フレーム化、電気
／光変換される。光スイッチ３はフレーム毎に光信号の
交換を行う。出力インタフェース４は光／電気変換、デ
スクランブラを行い、フレームからパケットを取り出
す。全ての入力インタフェース２内のスクランブラと全
ての出力インタフェース４中のデスクランブラにはリセ
ット回路７よりスクランブラのリセット線２２、デスク
ランブラのリセット線２７を経てリセットパルスが与え
られ、それぞれ同時にリセットされる。
る場合に、フレーム毎にスクランブラ、デスクランブラ
をリセットしなくてもスクランブラとデスクランブラの
同期を実現する方法を提供する。 【解決手段】 バッファメモリ１に入力されたパケット
は競合調停回路６による競合の調停が行われた後、入力
インタフェース２内でスクランブル、フレーム化、電気
／光変換される。光スイッチ３はフレーム毎に光信号の
交換を行う。出力インタフェース４は光／電気変換、デ
スクランブラを行い、フレームからパケットを取り出
す。全ての入力インタフェース２内のスクランブラと全
ての出力インタフェース４中のデスクランブラにはリセ
ット回路７よりスクランブラのリセット線２２、デスク
ランブラのリセット線２７を経てリセットパルスが与え
られ、それぞれ同時にリセットされる。
Description
【０００１】
【発明の属する技術分野】本発明は、通信網の交換装置
に関し、特に、交換装置内で転送される信号のスクラン
ブル方式に関する。
に関し、特に、交換装置内で転送される信号のスクラン
ブル方式に関する。
【０００２】
【従来の技術】現在の通信網は、ノードにおいて信号の
交換処理を行う交換装置やノード間で信号の伝送を行う
伝送装置等により構成されている。伝送装置において
は、既に光伝送方式が主流となっているが、近年では、
交換装置においても光信号を光スイッチにより交換する
光交換方式の研究開発が盛んになっている。一般に交換
装置は、信号を交換するスイッチと、このスイッチの入
力ポートに接続される入力インタフェース、スイッチの
出力ポートに接続される出力インタフェース、及び、こ
れらを制御する制御回路等とからなる。入力インタフェ
ースと出力インタフェースにおいては、バッファリン
グ、符号化、復号等の信号処理が行われる。光交換装置
では、これらの信号処理を光信号のまま行うことも原理
的には可能であるが、現状では光信号処理技術が未熟で
あるため、入力信号を一旦電気信号に変換してからこれ
らの信号処理を行うのが一般的である。そのような光交
換装置では、入力インタフェースに光送信器が、出力イ
ンタフェースには光受信器がそれぞれ搭載される。光交
換装置により交換される光信号のビットレートは、一般
に１Gｂ／ｓ以上であり、そのような高ビットレートの
光信号を受信する光受信器にはＡＣ結合型の電気回路が
用いられることが多いので、光信号のマーク率を平均で
０．５前後にする必要がある。また、光受信器は、光信
号からクロックを抽出することにより、入力インタフェ
ースに従属同期動作するのが一般的であるが、安定なク
ロック抽出を行うためには、光信号における０、１間の
遷移が十分に高い頻度で行われる必要がある。
交換処理を行う交換装置やノード間で信号の伝送を行う
伝送装置等により構成されている。伝送装置において
は、既に光伝送方式が主流となっているが、近年では、
交換装置においても光信号を光スイッチにより交換する
光交換方式の研究開発が盛んになっている。一般に交換
装置は、信号を交換するスイッチと、このスイッチの入
力ポートに接続される入力インタフェース、スイッチの
出力ポートに接続される出力インタフェース、及び、こ
れらを制御する制御回路等とからなる。入力インタフェ
ースと出力インタフェースにおいては、バッファリン
グ、符号化、復号等の信号処理が行われる。光交換装置
では、これらの信号処理を光信号のまま行うことも原理
的には可能であるが、現状では光信号処理技術が未熟で
あるため、入力信号を一旦電気信号に変換してからこれ
らの信号処理を行うのが一般的である。そのような光交
換装置では、入力インタフェースに光送信器が、出力イ
ンタフェースには光受信器がそれぞれ搭載される。光交
換装置により交換される光信号のビットレートは、一般
に１Gｂ／ｓ以上であり、そのような高ビットレートの
光信号を受信する光受信器にはＡＣ結合型の電気回路が
用いられることが多いので、光信号のマーク率を平均で
０．５前後にする必要がある。また、光受信器は、光信
号からクロックを抽出することにより、入力インタフェ
ースに従属同期動作するのが一般的であるが、安定なク
ロック抽出を行うためには、光信号における０、１間の
遷移が十分に高い頻度で行われる必要がある。
【０００３】以上の2つの理由により、光交換装置にお
いては光信号に対して何らかの伝送路符号化を行うこと
が多い。このような光交換装置の例として、1999年6
月、末村他、信学技報OCS 99-23(1999-6)、15〜20頁に
は２．５６Ｔｂ／ｓの交換容量を持つ光パケット交換装
置が開示されている。
いては光信号に対して何らかの伝送路符号化を行うこと
が多い。このような光交換装置の例として、1999年6
月、末村他、信学技報OCS 99-23(1999-6)、15〜20頁に
は２．５６Ｔｂ／ｓの交換容量を持つ光パケット交換装
置が開示されている。
【０００４】この光パケット交換装置は、図２６に示す
ように、１つ以上のバッファメモリ１及び入力インタフ
ェース（ＩＩＮＦ）２と、１つの光スイッチ３と、１つ
以上の出力インタフェース（ＯＩＮＦ）４及びエラステ
ィックメモリ５と、１つの競合調停回路（ＡＲＢＩＴＥ
Ｒ）６とからなる。
ように、１つ以上のバッファメモリ１及び入力インタフ
ェース（ＩＩＮＦ）２と、１つの光スイッチ３と、１つ
以上の出力インタフェース（ＯＩＮＦ）４及びエラステ
ィックメモリ５と、１つの競合調停回路（ＡＲＢＩＴＥ
Ｒ）６とからなる。
【０００５】図２７は、フレーム構成を示す図である。
各フレームは、プリアンブル１０、フレーム同期パター
ン１１、ペイロード１２、及びＣＲＣ１３からなる。
各フレームは、プリアンブル１０、フレーム同期パター
ン１１、ペイロード１２、及びＣＲＣ１３からなる。
【０００６】バッファメモリ１に入力された電気信号の
パケットは、競合調停回路６により出力先の競合を調停
された後、入力インタフェース２において光スイッチ内
フレーム（以後、単にフレームと呼ぶ）のペイロードに
収容され、光信号に変換されて光スイッチ３に入力され
る。光スイッチ３は、競合調停回路６の制御に従ってフ
レーム毎に交換を行う。出力インタフェース４は、受信
した光信号を電気信号に変換した後、フレームからパケ
ットを取り出す。
パケットは、競合調停回路６により出力先の競合を調停
された後、入力インタフェース２において光スイッチ内
フレーム（以後、単にフレームと呼ぶ）のペイロードに
収容され、光信号に変換されて光スイッチ３に入力され
る。光スイッチ３は、競合調停回路６の制御に従ってフ
レーム毎に交換を行う。出力インタフェース４は、受信
した光信号を電気信号に変換した後、フレームからパケ
ットを取り出す。
【０００７】ここで、入力インタフェース２は、装置全
体に分配されるシステムクロックに同期して動作する
が、出力インタフェース４は、光信号から抽出したクロ
ックに同期して動作する。つまり、出力インタフェース
４のクロックは、入力インタフェース２から出力インタ
フェース４までの経路長分だけシステムクロックを遅延
したものになり、その位相はシステムクロックの位相と
は必ずしも等しくない。そこで、出力インタフェース４
から出力されるパケットは、エラスティックメモリ５に
おいて出力インタフェース４のクロックからシステムク
ロックに乗り換える。
体に分配されるシステムクロックに同期して動作する
が、出力インタフェース４は、光信号から抽出したクロ
ックに同期して動作する。つまり、出力インタフェース
４のクロックは、入力インタフェース２から出力インタ
フェース４までの経路長分だけシステムクロックを遅延
したものになり、その位相はシステムクロックの位相と
は必ずしも等しくない。そこで、出力インタフェース４
から出力されるパケットは、エラスティックメモリ５に
おいて出力インタフェース４のクロックからシステムク
ロックに乗り換える。
【０００８】また、光交換装置では、光スイッチの切替
の際に光信号が瞬間的に断状態になり、その部分のビッ
トが失われる。そこで、一般にフレームとフレームの境
界にガードタイムと呼ばれる一定時間の領域を設け、こ
のガードタイムにおいて光スイッチの切替が行われるよ
うにされている。このような光交換装置の例としては、
例えば特開昭６０−１３７１９８号公報等に開示された
ものがある。
の際に光信号が瞬間的に断状態になり、その部分のビッ
トが失われる。そこで、一般にフレームとフレームの境
界にガードタイムと呼ばれる一定時間の領域を設け、こ
のガードタイムにおいて光スイッチの切替が行われるよ
うにされている。このような光交換装置の例としては、
例えば特開昭６０−１３７１９８号公報等に開示された
ものがある。
【０００９】また、出力インタフェース４が受信するフ
レームの送信元は、光スイッチが切り換えられる度に異
なり、しかも各々の入力インタフェース２から光スイッ
チ３までの経路長が完全に等しいとは限らないので、光
スイッチを切り換える度に、出力インタフェース４で受
信するフレームのビット位相、フレーム位相が変化する
可能性がある。そのため、出力インタフェース４では、
フレーム毎にビット同期、フレーム同期を取り直す必要
がある。ビット同期が取れるまでに受信されたビットに
は誤りが混入されている可能性が高いので、フレームの
先頭にはビット同期パターンを付加する必要がある。図
２７のプリアンブル１０は、ガードタイムとビット同期
パターンとを兼ねるものである。フレーム同期は、フレ
ーム同期パターン１１を検索することにより実現され
る。
レームの送信元は、光スイッチが切り換えられる度に異
なり、しかも各々の入力インタフェース２から光スイッ
チ３までの経路長が完全に等しいとは限らないので、光
スイッチを切り換える度に、出力インタフェース４で受
信するフレームのビット位相、フレーム位相が変化する
可能性がある。そのため、出力インタフェース４では、
フレーム毎にビット同期、フレーム同期を取り直す必要
がある。ビット同期が取れるまでに受信されたビットに
は誤りが混入されている可能性が高いので、フレームの
先頭にはビット同期パターンを付加する必要がある。図
２７のプリアンブル１０は、ガードタイムとビット同期
パターンとを兼ねるものである。フレーム同期は、フレ
ーム同期パターン１１を検索することにより実現され
る。
【００１０】ＣＲＣ１３は、入力インタフェース２にお
いてペイロード１２に対する巡回冗長検査符号として計
算されたものであり、出力インタフェース４でも同じ計
算を行って、その結果をＣＲＣ１３と比較することによ
りペイロード１２の誤りを検出することが出来る。
いてペイロード１２に対する巡回冗長検査符号として計
算されたものであり、出力インタフェース４でも同じ計
算を行って、その結果をＣＲＣ１３と比較することによ
りペイロード１２の誤りを検出することが出来る。
【００１１】これらの領域のうち、ペイロード１２とＣ
ＲＣ１３に対しては、伝送路符号化としてスクランブル
と１６ＢＩＣ符号化が行われる。
ＲＣ１３に対しては、伝送路符号化としてスクランブル
と１６ＢＩＣ符号化が行われる。
【００１２】スクランブルは、一般に盗聴防止のため、
あるいは、一定の信号パターンが連続すると受信クロッ
クが不安定になったり、漏話や雑音発生等の原因となる
ので、これを防止するために、入力インタフェース２の
スクランブラにおいて一定の規則でデータを加工して位
相変化をランダム化するもので、生成多項式が、例え
ば、１＋Ｘ6＋Ｘ7である疑似ランダムパターンと、ペイ
ロード１２及びＣＲＣ１３との排他的論理和を演算する
ことにより実行される。スクランブラは、ペイロード１
２の先頭においてリセットされる。スクランブルを行う
ことにより、ペイロード１２とＣＲＣ１３のビット列が
ランダム化される。
あるいは、一定の信号パターンが連続すると受信クロッ
クが不安定になったり、漏話や雑音発生等の原因となる
ので、これを防止するために、入力インタフェース２の
スクランブラにおいて一定の規則でデータを加工して位
相変化をランダム化するもので、生成多項式が、例え
ば、１＋Ｘ6＋Ｘ7である疑似ランダムパターンと、ペイ
ロード１２及びＣＲＣ１３との排他的論理和を演算する
ことにより実行される。スクランブラは、ペイロード１
２の先頭においてリセットされる。スクランブルを行う
ことにより、ペイロード１２とＣＲＣ１３のビット列が
ランダム化される。
【００１３】１６ＢＩＣ符号化は、入力インタフェース
２の符号化回路において１６ビット毎に第１６ビットの
反転ビットを挿入することにより行われる。これにより
ペイロード１２とＣＲＣ１３の同符号連続の長さが最大
１７ビットに制限される。
２の符号化回路において１６ビット毎に第１６ビットの
反転ビットを挿入することにより行われる。これにより
ペイロード１２とＣＲＣ１３の同符号連続の長さが最大
１７ビットに制限される。
【００１４】出力インタフェース４では、１６ＢＩＣ符
号の復号とデスクランブルを行う。すなわち、ペイロー
ド１２及びＣＲＣ１３から１７ビット毎に最後の1ビッ
トを削除し、さらに、生成多項式が１＋Ｘ6＋Ｘ7である
疑似ランダムパターンとの排他的論理和を演算する。こ
れらの処理は、フレーム同期後に行われ、また、デスク
ランブラがペイロード１２の先頭においてリセットされ
るので、復号とデスクランブルを行った後のペイロード
１２及びＣＲＣ１３は、入力インタフェース２で符号化
及びスクランブルを行う前のペイロード１２及びＣＲＣ
１３に等しくなる。このように、スクランブラ／デスク
ランブラがフレームの特定の位置でリセットされ、フレ
ーム同期によりスクランブラ／デスクランブラの同期を
実現する方式をフレーム同期型スクランブルと呼ぶ。
号の復号とデスクランブルを行う。すなわち、ペイロー
ド１２及びＣＲＣ１３から１７ビット毎に最後の1ビッ
トを削除し、さらに、生成多項式が１＋Ｘ6＋Ｘ7である
疑似ランダムパターンとの排他的論理和を演算する。こ
れらの処理は、フレーム同期後に行われ、また、デスク
ランブラがペイロード１２の先頭においてリセットされ
るので、復号とデスクランブルを行った後のペイロード
１２及びＣＲＣ１３は、入力インタフェース２で符号化
及びスクランブルを行う前のペイロード１２及びＣＲＣ
１３に等しくなる。このように、スクランブラ／デスク
ランブラがフレームの特定の位置でリセットされ、フレ
ーム同期によりスクランブラ／デスクランブラの同期を
実現する方式をフレーム同期型スクランブルと呼ぶ。
【００１５】
【発明が解決しようとする課題】フレーム同期型スクラ
ンブルを採用した場合、スクランブルに使用されるビッ
ト列は、フレームに対して固定される。つまり、どのフ
レームも全く同じビット列によりスクランブルされるこ
とになる。また、生成多項式の次数が比較的小さい、す
なわち、パターン長の短い疑似ランダムパターンをスク
ランブルに用いた場合は、スクランブルに用いるビット
列が比較的短い周期の繰り返しパターンとなる。そのよ
うなスクランブル方式を採用した通信システムは、ある
顧客が送出したビット列がスクランブルの結果どのよう
なビット列に変換されるかを予測することが容易であ
り、その結果、悪意のある第三者による攻撃を受け易
い。
ンブルを採用した場合、スクランブルに使用されるビッ
ト列は、フレームに対して固定される。つまり、どのフ
レームも全く同じビット列によりスクランブルされるこ
とになる。また、生成多項式の次数が比較的小さい、す
なわち、パターン長の短い疑似ランダムパターンをスク
ランブルに用いた場合は、スクランブルに用いるビット
列が比較的短い周期の繰り返しパターンとなる。そのよ
うなスクランブル方式を採用した通信システムは、ある
顧客が送出したビット列がスクランブルの結果どのよう
なビット列に変換されるかを予測することが容易であ
り、その結果、悪意のある第三者による攻撃を受け易
い。
【００１６】このような問題は、James Manchester et
al., "IP over SONET", IEEE Communication Magazine,
May 1998, pp. 136-142に述べられている。この文献に
よると、ＩＰパケットをSONETのフレームに収容して伝
送するＩＰ over SONET方式の問題点が指摘されてい
る。SONETでは、生成多項式が１＋Ｘ6＋Ｘ7であるフレ
ーム同期型スクランブルが採用されている。元々、SONE
Tは、バイト多重された信号を伝送することを前提とし
て設計されており、バイト多重された信号では、1人の
顧客が送出したビット列が連続した複数バイトにまたが
ることは無い。しかし、ＩＰ over SONET方式では、Ｉ
Ｐパケットがバイト多重されないままSONETのフレーム
に収容される。
al., "IP over SONET", IEEE Communication Magazine,
May 1998, pp. 136-142に述べられている。この文献に
よると、ＩＰパケットをSONETのフレームに収容して伝
送するＩＰ over SONET方式の問題点が指摘されてい
る。SONETでは、生成多項式が１＋Ｘ6＋Ｘ7であるフレ
ーム同期型スクランブルが採用されている。元々、SONE
Tは、バイト多重された信号を伝送することを前提とし
て設計されており、バイト多重された信号では、1人の
顧客が送出したビット列が連続した複数バイトにまたが
ることは無い。しかし、ＩＰ over SONET方式では、Ｉ
Ｐパケットがバイト多重されないままSONETのフレーム
に収容される。
【００１７】そのため、1人の顧客が送出したビット列
がSONETフレーム内の連続した複数バイトにまたがるこ
とになる。ここで、もし、そのビット列とスクランブラ
が使用するビット列とが同一であるとすると、そのビッ
ト列はスクランブルの結果、０の連続に変換される。こ
のようにして生じた複数バイトに渡る同符号の連続は、
光受信器におけるクロック抽出に支障を来したり、ビッ
ト誤りを発生させたりする。悪意ある第三者にとって、
意図的にこのような攻撃を行うことは比較的容易であ
る。
がSONETフレーム内の連続した複数バイトにまたがるこ
とになる。ここで、もし、そのビット列とスクランブラ
が使用するビット列とが同一であるとすると、そのビッ
ト列はスクランブルの結果、０の連続に変換される。こ
のようにして生じた複数バイトに渡る同符号の連続は、
光受信器におけるクロック抽出に支障を来したり、ビッ
ト誤りを発生させたりする。悪意ある第三者にとって、
意図的にこのような攻撃を行うことは比較的容易であ
る。
【００１８】SONETのスクランブル方式で採用されてい
る生成多項式は、１＋Ｘ6＋Ｘ7の疑似ランダムパターン
で、その長さは１２７ビットである。従って、顧客には
自分が送出したＩＰパケットがSONETフレームのどこに
位置するか分からないとしても、生成多項式が１＋Ｘ6
＋Ｘ7の疑似ランダムパターンをＩＰパケットに乗せて
送出し続けていれば、１／１２７の確率でSONETのスク
ランブラと同期し、同符号連続を生じさせることが出来
る。
る生成多項式は、１＋Ｘ6＋Ｘ7の疑似ランダムパターン
で、その長さは１２７ビットである。従って、顧客には
自分が送出したＩＰパケットがSONETフレームのどこに
位置するか分からないとしても、生成多項式が１＋Ｘ6
＋Ｘ7の疑似ランダムパターンをＩＰパケットに乗せて
送出し続けていれば、１／１２７の確率でSONETのスク
ランブラと同期し、同符号連続を生じさせることが出来
る。
【００１９】前述の末村らの光交換装置でも同様の問題
が生じる。末村らの光交換装置では、スクランブルと１
６ＢＩＣ符号を組合せた伝送路符号化方式を採用してい
るので、１７ビット以上の同符号連続が生じることはな
いが、マーク率が最悪の場合１／１７あるいは１６／１
７となり、光受信器でのクロック抽出が不安定になった
り、ビット誤りが生じる可能性がある。
が生じる。末村らの光交換装置では、スクランブルと１
６ＢＩＣ符号を組合せた伝送路符号化方式を採用してい
るので、１７ビット以上の同符号連続が生じることはな
いが、マーク率が最悪の場合１／１７あるいは１６／１
７となり、光受信器でのクロック抽出が不安定になった
り、ビット誤りが生じる可能性がある。
【００２０】Manchesterらは、この問題を解決するため
の手段として、従来のSONETのスクランブルに加えて、
生成多項式が１＋Ｘ43である疑似ランダムパターンを用
いた自己同期型スクランブルを併用する方式を示してい
る。生成多項式が１＋Ｘ43である疑似ランダムパターン
の長さは、8，796，093，022，207（＝２43−１）ビッ
トである。自己同期型のスクランブラは、フレームの特
定の位置でリセットされず、複数フレームにまたがって
連続的にスクランブルを行う。デスクランブラは、同期
のために最低４３ビットを要するが、一旦同期すればス
クランブラと同様に複数フレームにまたがって連続的に
デスクランブルを行うことにより同期を保つことが出来
る。この方式では、第三者が送出したビット列が2つの
スクランブラと同期する確率が９×１０-16となり、ほ
とんど無視することが出来る。
の手段として、従来のSONETのスクランブルに加えて、
生成多項式が１＋Ｘ43である疑似ランダムパターンを用
いた自己同期型スクランブルを併用する方式を示してい
る。生成多項式が１＋Ｘ43である疑似ランダムパターン
の長さは、8，796，093，022，207（＝２43−１）ビッ
トである。自己同期型のスクランブラは、フレームの特
定の位置でリセットされず、複数フレームにまたがって
連続的にスクランブルを行う。デスクランブラは、同期
のために最低４３ビットを要するが、一旦同期すればス
クランブラと同様に複数フレームにまたがって連続的に
デスクランブルを行うことにより同期を保つことが出来
る。この方式では、第三者が送出したビット列が2つの
スクランブラと同期する確率が９×１０-16となり、ほ
とんど無視することが出来る。
【００２１】しかし、この方式をそのまま光交換装置に
適用することは出来ない。自己同期型スクランブルで
は、スクランブラ、デスクランブラの内部状態、すなわ
ち、レジスタに保持されるビット列の値が過去に入力さ
れたビット列により異なる。先に述べたように、光交換
装置では、光スイッチが切り換えられる度に出力インタ
フェースの受信するフレームの送信元が異なるので、交
換を行うとスクランブラとデスクランブラとの間の同期
が外れることになる。また、フレーム同期型スクランブ
ラを用いたとしても、スクランブラ及びデスクランブラ
をフレーム毎にリセットせずに連続動作させた場合は、
全ての入力インタフェースのスクランブラが同期して動
作している保証はないので、光スイッチを切り換える度
にスクランブラとデスクランブラとの間の同期が外れる
可能性がある。
適用することは出来ない。自己同期型スクランブルで
は、スクランブラ、デスクランブラの内部状態、すなわ
ち、レジスタに保持されるビット列の値が過去に入力さ
れたビット列により異なる。先に述べたように、光交換
装置では、光スイッチが切り換えられる度に出力インタ
フェースの受信するフレームの送信元が異なるので、交
換を行うとスクランブラとデスクランブラとの間の同期
が外れることになる。また、フレーム同期型スクランブ
ラを用いたとしても、スクランブラ及びデスクランブラ
をフレーム毎にリセットせずに連続動作させた場合は、
全ての入力インタフェースのスクランブラが同期して動
作している保証はないので、光スイッチを切り換える度
にスクランブラとデスクランブラとの間の同期が外れる
可能性がある。
【００２２】これは交換装置に特有の問題で、前述のMa
nchesterらの方式を含めて、1対1の伝送装置向けに考え
られた同期方式によっては解決することが出来ない問題
である。また、ここまでは光交換装置を例に挙げて説明
してきたが、この問題は必ずしも光交換装置のみに特有
ではなく、電気方式でも何らかの理由で装置内の信号に
スクランブルが適用される交換装置では全く同様の問題
が生じる。
nchesterらの方式を含めて、1対1の伝送装置向けに考え
られた同期方式によっては解決することが出来ない問題
である。また、ここまでは光交換装置を例に挙げて説明
してきたが、この問題は必ずしも光交換装置のみに特有
ではなく、電気方式でも何らかの理由で装置内の信号に
スクランブルが適用される交換装置では全く同様の問題
が生じる。
【００２３】本発明の目的は、上述の課題を解決し、交
換装置の内部信号にスクランブルを適用する場合に、フ
レーム毎にスクランブラとデスクランブラをリセットし
なくともスクランブラとデスクランブラの同期を実現で
きる交換装置のスクランブル方法とその装置を提供する
ことにある。
換装置の内部信号にスクランブルを適用する場合に、フ
レーム毎にスクランブラとデスクランブラをリセットし
なくともスクランブラとデスクランブラの同期を実現で
きる交換装置のスクランブル方法とその装置を提供する
ことにある。
【００２４】
【課題を解決するための手段】本発明の交換装置のスク
ランブル方法は、複数の入力インタフェースのスクラン
ブラ全部を同時にリセットし、かつ、複数の出力インタ
フェースのデスクランブラ全部を同時にリセットするこ
とを特徴とする。
ランブル方法は、複数の入力インタフェースのスクラン
ブラ全部を同時にリセットし、かつ、複数の出力インタ
フェースのデスクランブラ全部を同時にリセットするこ
とを特徴とする。
【００２５】また、本発明の交換装置のスクランブル方
法は、フレーム同期型のスクランブル方式への適用を対
象とするが、自己同期型のスクランブル方式にも適用可
能である。
法は、フレーム同期型のスクランブル方式への適用を対
象とするが、自己同期型のスクランブル方式にも適用可
能である。
【００２６】また、スクランブルに用いるパターンの周
は、フレームの長さより長くすることができる。
は、フレームの長さより長くすることができる。
【００２７】本発明の第１の交換装置は、スクランブラ
リセットパルスとデスクランブラリセットパルスとを生
成して、そのスクランブラリセットパルスを複数のスク
ランブラ全部に等しいタイミングで送り、デスクランブ
ラリセットパルスを複数のデスクランブラ全部に等しい
タイミングで送るリセットパルス生成回路とを具備し、
複数の入力インタフェースのスクランブラ全部を同時に
リセットし、かつ、複数の出力インタフェースのデスク
ランブラ全部を同時にリセットする。
リセットパルスとデスクランブラリセットパルスとを生
成して、そのスクランブラリセットパルスを複数のスク
ランブラ全部に等しいタイミングで送り、デスクランブ
ラリセットパルスを複数のデスクランブラ全部に等しい
タイミングで送るリセットパルス生成回路とを具備し、
複数の入力インタフェースのスクランブラ全部を同時に
リセットし、かつ、複数の出力インタフェースのデスク
ランブラ全部を同時にリセットする。
【００２８】本発明の第2の交換装置は、複数の入力イ
ンタフェース全部と、複数の出力インタフェース全部と
に、それぞれ等しいタイミングで与えられるスクランブ
ラ状態信号を生成するスクランブラ状態信号生成回路を
具備して、複数の入力インタフェースのスクランブラ全
部を同時にリセットし、かつ、複数の出力インタフェー
スのデスクランブラ全部を同時にリセットする。
ンタフェース全部と、複数の出力インタフェース全部と
に、それぞれ等しいタイミングで与えられるスクランブ
ラ状態信号を生成するスクランブラ状態信号生成回路を
具備して、複数の入力インタフェースのスクランブラ全
部を同時にリセットし、かつ、複数の出力インタフェー
スのデスクランブラ全部を同時にリセットする。
【００２９】本発明の第３の交換装置は、入力インタフ
ェースがスクランブラの内部状態を示すスクランブラ状
態信号をフレームに付加して送信し、出力インタフェー
スがスクランブラ状態信号をデスクランブラの内部にと
りこむことにより、複数の入力インタフェースのスクラ
ンブラ全部を同時にリセットし、かつ、複数の出力イン
タフェースのデスクランブラ全部を同時にリセットす
る。
ェースがスクランブラの内部状態を示すスクランブラ状
態信号をフレームに付加して送信し、出力インタフェー
スがスクランブラ状態信号をデスクランブラの内部にと
りこむことにより、複数の入力インタフェースのスクラ
ンブラ全部を同時にリセットし、かつ、複数の出力イン
タフェースのデスクランブラ全部を同時にリセットす
る。
【００３０】また、前述のいずれかの交換装置におい
て、スクランブルに用いるパターンの周期をフレームの
長さより長くすることができる。
て、スクランブルに用いるパターンの周期をフレームの
長さより長くすることができる。
【００３１】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。図1は、本発明の実施の形態を示
す第1実施例の構成図、図2は第１実施例で用いられるフ
レーム構成図である。この第1実施例は、４×４の光パ
ケット交換装置で、図１に示すように、バッファメモリ
１（１−０〜１−３）、入力インタフェース２（２−０
〜２−３）、光スイッチ３、出力インタフェース４（４
−０〜４−３）、競合調停回路６、及びリセット回路７
を有する。
を参照して説明する。図1は、本発明の実施の形態を示
す第1実施例の構成図、図2は第１実施例で用いられるフ
レーム構成図である。この第1実施例は、４×４の光パ
ケット交換装置で、図１に示すように、バッファメモリ
１（１−０〜１−３）、入力インタフェース２（２−０
〜２−３）、光スイッチ３、出力インタフェース４（４
−０〜４−３）、競合調停回路６、及びリセット回路７
を有する。
【００３２】また、フレームは、１６ビットのプリアン
ブル１０、１６ビットのフレーム同期パターン１１、５
１２ビットのペイロード１２、及び１６ビットの巡回冗
長検査符号ＣＲＣ１３からなる。
ブル１０、１６ビットのフレーム同期パターン１１、５
１２ビットのペイロード１２、及び１６ビットの巡回冗
長検査符号ＣＲＣ１３からなる。
【００３３】図１において、バッファメモリ１、入力イ
ンタフェース２、出力インタフェース４、競合調停回路
６、及びリセット回路７にはクロック源（図示せず）よ
りシステムクロックが分配されている。光パケット交換
装置に入力された電気信号のパケットは、バッファメモ
リ１（１−０〜１−３）に保持される。各バッファメモ
リ１は、調停線２０（２０−０〜２０−３）によりパケ
ットの出力先を競合調停回路６に伝え、出力先が競合し
た場合は、競合調停回路６により調停が行われる。調停
の結果定められた各パケットの送出タイミングは、調停
線２０により各バッファメモリ１に返される。各バッフ
ァメモリ１から出力されたパケットは、各入力インタフ
ェース２（２−０〜２−３）において図２に示すフレー
ムのペイロード１２に収容され、光信号に変換されて光
ファイバ６０（６０−０〜６０−３）を経て光スイッチ
３に入力される。
ンタフェース２、出力インタフェース４、競合調停回路
６、及びリセット回路７にはクロック源（図示せず）よ
りシステムクロックが分配されている。光パケット交換
装置に入力された電気信号のパケットは、バッファメモ
リ１（１−０〜１−３）に保持される。各バッファメモ
リ１は、調停線２０（２０−０〜２０−３）によりパケ
ットの出力先を競合調停回路６に伝え、出力先が競合し
た場合は、競合調停回路６により調停が行われる。調停
の結果定められた各パケットの送出タイミングは、調停
線２０により各バッファメモリ１に返される。各バッフ
ァメモリ１から出力されたパケットは、各入力インタフ
ェース２（２−０〜２−３）において図２に示すフレー
ムのペイロード１２に収容され、光信号に変換されて光
ファイバ６０（６０−０〜６０−３）を経て光スイッチ
３に入力される。
【００３４】光スイッチ３は、４×４の光クロスバスイ
ッチで、競合調停回路６の制御に従いフレーム毎に交換
を行う。光スイッチ３の切り換えはフレームのプリアン
ブル１０が光スイッチ３を通過する時間内に行われる。
光スイッチ３から出力された光信号は光ファイバ６１
（６１−０〜６１−３）を経て出力インタフェース４
（４−０〜４−３）に入力される。各出力インタフェー
ス４は、受信した光信号を電気信号に変換した後、フレ
ームからパケットを取り出す。
ッチで、競合調停回路６の制御に従いフレーム毎に交換
を行う。光スイッチ３の切り換えはフレームのプリアン
ブル１０が光スイッチ３を通過する時間内に行われる。
光スイッチ３から出力された光信号は光ファイバ６１
（６１−０〜６１−３）を経て出力インタフェース４
（４−０〜４−３）に入力される。各出力インタフェー
ス４は、受信した光信号を電気信号に変換した後、フレ
ームからパケットを取り出す。
【００３５】図3は、入力インタフェース２の構成図、
図4は、各入力インタフェース２及び出力インタフェー
ス４の動作を示すタイミングチャートであり、図４中の
A, B,C, D, E は、それぞれ図 3中のA, B, C, D, E点に
おけるデータとフレームパルスを示している。
図4は、各入力インタフェース２及び出力インタフェー
ス４の動作を示すタイミングチャートであり、図４中の
A, B,C, D, E は、それぞれ図 3中のA, B, C, D, E点に
おけるデータとフレームパルスを示している。
【００３６】入力インタフェース２は、図３に示すよう
に、ＣＲＣ付加回路３０、スクランブラ３１、フレーム
同期パターン付加回路３２、プリアンブル付加回路３
３、マルチプレクサ３４、及び光送信器３５からなり、
入力インタフェース２の全てのブロックは、クロック線
２８により分配された１５０ＭＨｚのシステムクロック
に同期して動作する。
に、ＣＲＣ付加回路３０、スクランブラ３１、フレーム
同期パターン付加回路３２、プリアンブル付加回路３
３、マルチプレクサ３４、及び光送信器３５からなり、
入力インタフェース２の全てのブロックは、クロック線
２８により分配された１５０ＭＨｚのシステムクロック
に同期して動作する。
【００３７】データ線２３は、１６ビット並列となって
いるので、６４バイトのパケットは３２クロック周期で
入力インタフェース２に入力される。パケットとパケッ
トの隙間の部分は全て“０”とする。パケットはそのま
まフレームのペイロード１２となる。パケットと並行し
てフレームパルスがフレームパルス線２４上を伝搬す
る。フレームパルスは、ペイロード１２の先頭の2クロ
ック周期前に“１”となり、それ以外では“０”とな
る。
いるので、６４バイトのパケットは３２クロック周期で
入力インタフェース２に入力される。パケットとパケッ
トの隙間の部分は全て“０”とする。パケットはそのま
まフレームのペイロード１２となる。パケットと並行し
てフレームパルスがフレームパルス線２４上を伝搬す
る。フレームパルスは、ペイロード１２の先頭の2クロ
ック周期前に“１”となり、それ以外では“０”とな
る。
【００３８】ＣＲＣ付加回路３０において、ペイロード
１２に対して生成多項式が１＋Ｘ5＋Ｘ12＋Ｘ16である
１６ビットの巡回冗長検査符号が計算され、ＣＲＣ１３
としてペイロード１２の末尾に付加される。ペイロード
１２とＣＲＣ１３はスクランブラ３１においてスクラン
ブルされる。図４のＣ、Ｄ、Ｅにおいて斜線を施した部
分はスクランブルされていることを示す。
１２に対して生成多項式が１＋Ｘ5＋Ｘ12＋Ｘ16である
１６ビットの巡回冗長検査符号が計算され、ＣＲＣ１３
としてペイロード１２の末尾に付加される。ペイロード
１２とＣＲＣ１３はスクランブラ３１においてスクラン
ブルされる。図４のＣ、Ｄ、Ｅにおいて斜線を施した部
分はスクランブルされていることを示す。
【００３９】図 5は、スクランブラ３１の構成を示す図
である。図５において、このスクランブラ３１は、１６
個の入力ポート５０（５０−１〜５０−１５）と、４３
個のフリップフロップＦ０〜Ｆ４２から成るレジスタ５
１と、疑似ランダムパターンを生成する組合せ論理回路
５２と、疑似ランダムパターンと入力データとの排他的
論理和を演算する１６個のＸＯＲ回路５３（５３−０〜
５３−１５）と、１６個の出力ポート５４（５４−０〜
５４−１５）と、フレームパルス線５５上のフレームパ
ルスとリセット線２２上のリセット信号の論理積を出力
するＡＮＤ回路５６とからなる。
である。図５において、このスクランブラ３１は、１６
個の入力ポート５０（５０−１〜５０−１５）と、４３
個のフリップフロップＦ０〜Ｆ４２から成るレジスタ５
１と、疑似ランダムパターンを生成する組合せ論理回路
５２と、疑似ランダムパターンと入力データとの排他的
論理和を演算する１６個のＸＯＲ回路５３（５３−０〜
５３−１５）と、１６個の出力ポート５４（５４−０〜
５４−１５）と、フレームパルス線５５上のフレームパ
ルスとリセット線２２上のリセット信号の論理積を出力
するＡＮＤ回路５６とからなる。
【００４０】このスクランブラ３１は、生成多項式が１
＋Ｘ43であるフレーム同期型スクランブラを１６ビット
並列で構成したものであり、レジスタ５１上で生成され
た疑似ランダムパターンと入力ポート５０から入力され
たデータとの排他的論理和をＸＯＲ回路５３により演算
し、出力ポート５４から出力する。疑似ランダムパター
ンの生成は、レジスタ５１の各フリップフロップの保持
する値を組合せ論理回路５２によりレジスタ５１自身に
帰還することにより行う。組合せ論理回路５２の構成方
法は、DooWhan Choi, "Parallel Scrambling Technique
s for DigitalMultiplexers", AT&T Technical Journa
l, Volume 65, Issue 5, pp. 123-136,1986に詳しく示
されている。
＋Ｘ43であるフレーム同期型スクランブラを１６ビット
並列で構成したものであり、レジスタ５１上で生成され
た疑似ランダムパターンと入力ポート５０から入力され
たデータとの排他的論理和をＸＯＲ回路５３により演算
し、出力ポート５４から出力する。疑似ランダムパター
ンの生成は、レジスタ５１の各フリップフロップの保持
する値を組合せ論理回路５２によりレジスタ５１自身に
帰還することにより行う。組合せ論理回路５２の構成方
法は、DooWhan Choi, "Parallel Scrambling Technique
s for DigitalMultiplexers", AT&T Technical Journa
l, Volume 65, Issue 5, pp. 123-136,1986に詳しく示
されている。
【００４１】フレームパルスとリセット信号が入力され
てＡＮＤ回路５６の出力信号が“１”になると、レジス
タ５１の４３個のフリップフロップが全て“１”にリセ
ットされる。リセット線２２上のリセット信号が“１”
になるのは、システムの起動時と、スクランブラ３１ま
たは後述するデスクランブラの同期が外れた場合のみで
あり、従って、スクランブラ３１は、システムの起動時
にリセットされた後はリセットされず、フレーム間で連
続的に動作する。
てＡＮＤ回路５６の出力信号が“１”になると、レジス
タ５１の４３個のフリップフロップが全て“１”にリセ
ットされる。リセット線２２上のリセット信号が“１”
になるのは、システムの起動時と、スクランブラ３１ま
たは後述するデスクランブラの同期が外れた場合のみで
あり、従って、スクランブラ３１は、システムの起動時
にリセットされた後はリセットされず、フレーム間で連
続的に動作する。
【００４２】スクランブラ３１から出力されたペイロー
ド１２とＣＲＣ１３には、フレーム同期パターン付加回
路３２とプリアンブル付加回路３３において、それぞれ
フレーム同期パターン１１とプリアンブル１０が付加さ
れ、フレームが完成する。
ド１２とＣＲＣ１３には、フレーム同期パターン付加回
路３２とプリアンブル付加回路３３において、それぞれ
フレーム同期パターン１１とプリアンブル１０が付加さ
れ、フレームが完成する。
【００４３】プリアンブル付加回路３３から出力された
１６ビット並列のフレーム化されたデータは、マルチプ
レクサ３４において並列／直列変換され、ビットレート
が２．４Ｇｂ／ｓの直列信号になる。この直列信号は、
光送信器３５において２．４Ｇｂ／ｓの光信号に変換さ
れ、入力インタフェース２から光スイッチ４に送出され
る。
１６ビット並列のフレーム化されたデータは、マルチプ
レクサ３４において並列／直列変換され、ビットレート
が２．４Ｇｂ／ｓの直列信号になる。この直列信号は、
光送信器３５において２．４Ｇｂ／ｓの光信号に変換さ
れ、入力インタフェース２から光スイッチ４に送出され
る。
【００４４】次に、出力インタフェース４の構成と動作
を説明する。図６は、出力インタフェース４の構成図で
ある。図６において、この出力インタフェース４は、光
受信器４０、多相クロック型のビット同期回路４１、デ
マルチプレクサ４２、フレーム同期回路４３、エラステ
ィックメモリ４４、デスクランブラ４５、ＣＲＣ回路４
６、及びクロック線４７、４８、からなる。
を説明する。図６は、出力インタフェース４の構成図で
ある。図６において、この出力インタフェース４は、光
受信器４０、多相クロック型のビット同期回路４１、デ
マルチプレクサ４２、フレーム同期回路４３、エラステ
ィックメモリ４４、デスクランブラ４５、ＣＲＣ回路４
６、及びクロック線４７、４８、からなる。
【００４５】出力インタフェース４の動作も図４中に示
されており、図４中のF, G, H, I,Jは、図６中のデマル
チプレクサ４２以降の各回路の出力点F, G, H, I, Jに
おけるデータとフレームパルスを示している。
されており、図４中のF, G, H, I,Jは、図６中のデマル
チプレクサ４２以降の各回路の出力点F, G, H, I, Jに
おけるデータとフレームパルスを示している。
【００４６】光スイッチ３から出力インタフェース４に
入力されたビットレート２．４Ｇｂ／ｓの光信号は、光
受信器４０により電気信号に変換され、ビット同期回路
４１に入力される。また、光受信器４０は、受信した光
信号から２．４ＧＨｚのシリアルクロックを抽出し、こ
れをクロック線４７によりビット同期回路４１とデマル
チプレクサ４２に与える。ビット同期回路４１は、多相
クロック型のビット同期回路であり、ビット同期、すな
わち、入力された電気信号をシリアルクロックに同期さ
せる動作を行う。ビット同期は、フレーム毎にプリアン
ブル１０内で行われ、フレーム同期パターン１１より後
のペイロード１２とＣＲＣ１３のフィールドは、ビット
同期が取れた状態でビット同期回路４１から出力され
る。多相クロック型ビット同期回路の詳細については、
例えば特開平７−１９３５６２号公報等に記述されてい
る。
入力されたビットレート２．４Ｇｂ／ｓの光信号は、光
受信器４０により電気信号に変換され、ビット同期回路
４１に入力される。また、光受信器４０は、受信した光
信号から２．４ＧＨｚのシリアルクロックを抽出し、こ
れをクロック線４７によりビット同期回路４１とデマル
チプレクサ４２に与える。ビット同期回路４１は、多相
クロック型のビット同期回路であり、ビット同期、すな
わち、入力された電気信号をシリアルクロックに同期さ
せる動作を行う。ビット同期は、フレーム毎にプリアン
ブル１０内で行われ、フレーム同期パターン１１より後
のペイロード１２とＣＲＣ１３のフィールドは、ビット
同期が取れた状態でビット同期回路４１から出力され
る。多相クロック型ビット同期回路の詳細については、
例えば特開平７−１９３５６２号公報等に記述されてい
る。
【００４７】ビット同期回路４１から出力された直列信
号は、デマルチプレクサ４２により直列／並列変換さ
れ、１６ビット並列のデータとなる。また、デマルチプ
レクサ４２は、クロック線４７により供給された２．４
ＧＨｚのシリアルクロックを１６分周し、１５０ＭＨｚ
のパラレルクロックを生成してクロック線４８によりフ
レーム同期回路４３及びエラスティックメモリ４４に供
給する。
号は、デマルチプレクサ４２により直列／並列変換さ
れ、１６ビット並列のデータとなる。また、デマルチプ
レクサ４２は、クロック線４７により供給された２．４
ＧＨｚのシリアルクロックを１６分周し、１５０ＭＨｚ
のパラレルクロックを生成してクロック線４８によりフ
レーム同期回路４３及びエラスティックメモリ４４に供
給する。
【００４８】デマルチプレクサ４２から出力されたデー
タは、一般にフレーム同期が取れていないので、図４の
Fに示すようにフレーム同期パターン１１が2パラレルク
ロック周期にまたがっている。このデータをフレーム同
期回路４３に入力すると、フレーム同期回路４３は、フ
レーム同期パターン１１を検索し、検出されたフレーム
同期パターン１１が所定の位置に来るように、すなわ
ち、フレーム同期パターン１１が1パラレルクロック周
期内に収まるようにしてフレーム毎にビットローテート
を行う。また、フレームの先頭で“１”、それ以外の部
分で“０”となるフレームパルスを生成し、ビットロー
テートしたデータと共に出力する。以上によりフレーム
同期が実現される。
タは、一般にフレーム同期が取れていないので、図４の
Fに示すようにフレーム同期パターン１１が2パラレルク
ロック周期にまたがっている。このデータをフレーム同
期回路４３に入力すると、フレーム同期回路４３は、フ
レーム同期パターン１１を検索し、検出されたフレーム
同期パターン１１が所定の位置に来るように、すなわ
ち、フレーム同期パターン１１が1パラレルクロック周
期内に収まるようにしてフレーム毎にビットローテート
を行う。また、フレームの先頭で“１”、それ以外の部
分で“０”となるフレームパルスを生成し、ビットロー
テートしたデータと共に出力する。以上によりフレーム
同期が実現される。
【００４９】フレーム同期回路４３から出力されたデー
タとフレームパルスは、デマルチプレクサ４２が出力し
たパラレルクロックに同期してエラスティックメモリ４
４に書き込まれる。一方、エラスティックメモリ４４の
出力は、クロック線２８により分配されたシステムクロ
ックに同期して読み出されるので、データとフレームパ
ルスのクロックは、光信号から抽出したシリアルクロッ
クを分周して生成したパラレルクロックからシステムク
ロックに乗せ換えられることになる。また、これより後
段のデスクランブラ４５と誤り検出回路４６は、システ
ムクロックに同期して動作する。エラスティックメモリ
４４から出力されたデータとフレームパルスは、デスク
ランブラ４５に入力される。
タとフレームパルスは、デマルチプレクサ４２が出力し
たパラレルクロックに同期してエラスティックメモリ４
４に書き込まれる。一方、エラスティックメモリ４４の
出力は、クロック線２８により分配されたシステムクロ
ックに同期して読み出されるので、データとフレームパ
ルスのクロックは、光信号から抽出したシリアルクロッ
クを分周して生成したパラレルクロックからシステムク
ロックに乗せ換えられることになる。また、これより後
段のデスクランブラ４５と誤り検出回路４６は、システ
ムクロックに同期して動作する。エラスティックメモリ
４４から出力されたデータとフレームパルスは、デスク
ランブラ４５に入力される。
【００５０】図７は、デスクランブラ４５の構成図であ
る。デスクランブラ４５の構成は、スクランブラ３１の
リセット線２２がデスクランブラ用のリセット線２７に
変わっている以外は、図５に示したスクランブラ３１の
構成に等しいので、スクランブラ３１と動作の等しいブ
ロックにはスクランブラ３１と同じ符号を付した。デス
クランブラ４５のレジスタ５１は、フレームパルスと、
リセット回路７からリセット線２７を経て入力されるリ
セット信号との論理積が“１”のときに、全てのフリッ
プフロップが“１”にリセットされる。リセット線２７
上のリセット信号は、リセット線２２上のリセット信号
を遅延させたもので、その遅延量は、入力インタフェー
ス２のスクランブラ３１から出力インタフェース４のデ
スクランブラ４５までのデータの遅延量に相当する時間
（ここでは３７システムクロック周期）である。従っ
て、デスクランブラ４５もシステムの起動時に最初のフ
レームの先頭においてリセットされた後はリセットされ
ず、フレーム間で連続的に動作し、その動作はスクラン
ブラ３１と完全に同期する。
る。デスクランブラ４５の構成は、スクランブラ３１の
リセット線２２がデスクランブラ用のリセット線２７に
変わっている以外は、図５に示したスクランブラ３１の
構成に等しいので、スクランブラ３１と動作の等しいブ
ロックにはスクランブラ３１と同じ符号を付した。デス
クランブラ４５のレジスタ５１は、フレームパルスと、
リセット回路７からリセット線２７を経て入力されるリ
セット信号との論理積が“１”のときに、全てのフリッ
プフロップが“１”にリセットされる。リセット線２７
上のリセット信号は、リセット線２２上のリセット信号
を遅延させたもので、その遅延量は、入力インタフェー
ス２のスクランブラ３１から出力インタフェース４のデ
スクランブラ４５までのデータの遅延量に相当する時間
（ここでは３７システムクロック周期）である。従っ
て、デスクランブラ４５もシステムの起動時に最初のフ
レームの先頭においてリセットされた後はリセットされ
ず、フレーム間で連続的に動作し、その動作はスクラン
ブラ３１と完全に同期する。
【００５１】以上のようにして、デスクランブラ４５に
おいて、ペイロード１２とＣＲＣ１３がデスクランブル
される。実際には、プリアンブル１０とフレーム同期パ
ターン１１はデスクランブラ４５においてスクランブル
されることになるが、以後、プリアンブル１０とフレー
ム同期パターン１１は不要なので、図４中では省略して
いる。
おいて、ペイロード１２とＣＲＣ１３がデスクランブル
される。実際には、プリアンブル１０とフレーム同期パ
ターン１１はデスクランブラ４５においてスクランブル
されることになるが、以後、プリアンブル１０とフレー
ム同期パターン１１は不要なので、図４中では省略して
いる。
【００５２】デスクランブラ４５から出力されたデータ
は、誤り検出回路４６に入力される。誤り検出回路４６
では、ペイロード１２に対して生成多項式が１＋Ｘ5＋
Ｘ12＋Ｘ16である１６ビットの巡回冗長検査符号を計算
し、これをフレームのＣＲＣ１３、すなわち、入力イン
タフェース２のＣＲＣ付加回路３０により計算された巡
回冗長検査符号と比較し、一致しない場合にアラームを
発出する。同時に誤り検出回路４６は、プリアンブル１
０、フレーム同期パターン１１、ＣＲＣ１３の部分を全
て“０”とし、ペイロード１２、すなわち、パケットだ
けをそのまま出力する。
は、誤り検出回路４６に入力される。誤り検出回路４６
では、ペイロード１２に対して生成多項式が１＋Ｘ5＋
Ｘ12＋Ｘ16である１６ビットの巡回冗長検査符号を計算
し、これをフレームのＣＲＣ１３、すなわち、入力イン
タフェース２のＣＲＣ付加回路３０により計算された巡
回冗長検査符号と比較し、一致しない場合にアラームを
発出する。同時に誤り検出回路４６は、プリアンブル１
０、フレーム同期パターン１１、ＣＲＣ１３の部分を全
て“０”とし、ペイロード１２、すなわち、パケットだ
けをそのまま出力する。
【００５３】以上のようにして、本実施例の光パケット
交換装置によるパケット交換が行われる。パケットを収
容するフレームに対して行われるスクランブルは、周期
が（２４３−１）ビットと十分に長い疑似ランダムパタ
ーンを用いて行われ、また、スクランブラ３１及びデス
クランブラ４５は、フレーム毎にリセットされず、連続
的に動作する。従って、第三者がスクランブラ３１に用
いられているのと同じ疑似ランダムパターンを送出した
としても、これがスクランブラ３１と同期して同符号連
続を生じる可能性は１／（２４３−１）と非常に低い値
となる。
交換装置によるパケット交換が行われる。パケットを収
容するフレームに対して行われるスクランブルは、周期
が（２４３−１）ビットと十分に長い疑似ランダムパタ
ーンを用いて行われ、また、スクランブラ３１及びデス
クランブラ４５は、フレーム毎にリセットされず、連続
的に動作する。従って、第三者がスクランブラ３１に用
いられているのと同じ疑似ランダムパターンを送出した
としても、これがスクランブラ３１と同期して同符号連
続を生じる可能性は１／（２４３−１）と非常に低い値
となる。
【００５４】また、全てのスクランブラ３１及びデスク
ランブラ４５が同期動作しており、しかも、フレーム同
期型なので、レジスタ５１の内容が過去に入力されたデ
ータに依存しない。従って、フレーム毎に交換を行って
も、スクランブラ３１とデスクランブラ４５との間の同
期が保たれる。 「第２の実施例」本発明の第２の実施例は、スクランブ
ラ及びデスクランブラの同期方式のみが第１の実施例と
異なる光パケット交換装置である。従って、ここではス
クランブラ及びデスクランブラの同期方式のみについて
説明する。
ランブラ４５が同期動作しており、しかも、フレーム同
期型なので、レジスタ５１の内容が過去に入力されたデ
ータに依存しない。従って、フレーム毎に交換を行って
も、スクランブラ３１とデスクランブラ４５との間の同
期が保たれる。 「第２の実施例」本発明の第２の実施例は、スクランブ
ラ及びデスクランブラの同期方式のみが第１の実施例と
異なる光パケット交換装置である。従って、ここではス
クランブラ及びデスクランブラの同期方式のみについて
説明する。
【００５５】図８は、第2の実施例のシステム構成図で
ある。リセット回路７、リセット線２２、２７の代わり
にスクランブラステート生成回路８、スクランブラステ
ート線７０、７１が設けられている以外は第1の実施例
と同じ構成である。
ある。リセット回路７、リセット線２２、２７の代わり
にスクランブラステート生成回路８、スクランブラステ
ート線７０、７１が設けられている以外は第1の実施例
と同じ構成である。
【００５６】図９は、スクランブラステート生成回路８
の構成図、図１０は、スクランブラステート生成回路８
の動作を示すタイミングチャートである。
の構成図、図１０は、スクランブラステート生成回路８
の動作を示すタイミングチャートである。
【００５７】スクランブラステート生成回路８は、図９
に示すように、レジスタ５１、組合せ論理回路５２、フ
レームパルス生成回路５７、レジスタ５８、及び遅延回
路５９からなる。
に示すように、レジスタ５１、組合せ論理回路５２、フ
レームパルス生成回路５７、レジスタ５８、及び遅延回
路５９からなる。
【００５８】スクランブラステート生成回路８にはシス
テムクロックが分配されており、レジスタ５１、レジス
タ５８、及びフレームパルス生成回路５７はシステムク
ロックに同期して動作する。レジスタ５１及び組合せ論
理回路５２の構成と動作は、第１実施例のスクランブラ
３１のレジスタ５１及び組合せ論理回路５２の構成、動
作に等しい。すなわち、レジスタ５１では、スクランブ
ラ３１、デスクランブラ４５で用いるのと同じ疑似ラン
ダムパターンが生成される。フレームパルス生成回路５
７は、周期が３５システムクロック周期に等しいフレー
ムパルスを生成し、これをレジスタ５８に与える。レジ
スタ５８は、フレームパルスが“１”であるときにレジ
スタ５１の出力を取り込み、フレームパルスが“０”の
ときは直前の値を保持する。その結果、スクランブラス
テート線７０上には、1フレーム周期毎にレジスタ５１
の内容が出力される。また、レジスタ５８の出力は、遅
延回路５９により３７システムクロック周期遅延され
る。この遅延量は入力インタフェース２のスクランブラ
３１から出力インタフェース４のデスクランブラ４５ま
でのデータの遅延量（３７システムクロック周期）にほ
ぼ等しい。従って、スクランブラステート線７１上には
スクランブラステート線７０上の信号を３７システムク
ロック周期遅延した信号が出力される。以後、スクラン
ブラステート線７０、７１上の信号をスクランブラステ
ートと呼ぶ。
テムクロックが分配されており、レジスタ５１、レジス
タ５８、及びフレームパルス生成回路５７はシステムク
ロックに同期して動作する。レジスタ５１及び組合せ論
理回路５２の構成と動作は、第１実施例のスクランブラ
３１のレジスタ５１及び組合せ論理回路５２の構成、動
作に等しい。すなわち、レジスタ５１では、スクランブ
ラ３１、デスクランブラ４５で用いるのと同じ疑似ラン
ダムパターンが生成される。フレームパルス生成回路５
７は、周期が３５システムクロック周期に等しいフレー
ムパルスを生成し、これをレジスタ５８に与える。レジ
スタ５８は、フレームパルスが“１”であるときにレジ
スタ５１の出力を取り込み、フレームパルスが“０”の
ときは直前の値を保持する。その結果、スクランブラス
テート線７０上には、1フレーム周期毎にレジスタ５１
の内容が出力される。また、レジスタ５８の出力は、遅
延回路５９により３７システムクロック周期遅延され
る。この遅延量は入力インタフェース２のスクランブラ
３１から出力インタフェース４のデスクランブラ４５ま
でのデータの遅延量（３７システムクロック周期）にほ
ぼ等しい。従って、スクランブラステート線７１上には
スクランブラステート線７０上の信号を３７システムク
ロック周期遅延した信号が出力される。以後、スクラン
ブラステート線７０、７１上の信号をスクランブラステ
ートと呼ぶ。
【００５９】図１１は、入力インタフェース２の構成図
である。本実施例の入力インタフェース２の構成及び動
作は、スクランブラ３１の構成が異なることと、リセッ
ト線２２がスクランブラステート線７０に代わっている
こととを除いて第1の実施例の入力インタフェース２の
構成及び動作と同じである。
である。本実施例の入力インタフェース２の構成及び動
作は、スクランブラ３１の構成が異なることと、リセッ
ト線２２がスクランブラステート線７０に代わっている
こととを除いて第1の実施例の入力インタフェース２の
構成及び動作と同じである。
【００６０】図１２は、スクランブラ３１の構成図、図
１３は、スクランブラ３１の動作を示すタイミングチャ
ートである。
１３は、スクランブラ３１の動作を示すタイミングチャ
ートである。
【００６１】組合せ論理回路５２の構成は、第１の実施
例のスクランブラ３１の組合せ論理回路５２と等しいの
で、本実施例のスクランブラ３１が発生する疑似ランダ
ムパターンは、第1実施例のスクランブラ３１のそれと
等しい。本実施例のスクランブラ３１では、スクランブ
ラステート線７０がレジスタ５１に接続されており、フ
レームパルス線５５によって入力されるフレームパルス
が“１”のときスクランブラステートがレジスタ５１に
読み込まれる。その結果、スクランブラ３１は、スクラ
ンブラステート生成回路８と同期して動作することにな
る。全ての入力インタフェース２（２−０〜２−３）の
スクランブラ３１がスクランブラステート生成回路８と
同期して動作することにより、全ての入力インタフェー
ス２のスクランブラ３１同士も同期している。もしも何
らかの原因で、あるスクランブラ３１とスクランブラス
テート生成回路８との同期が外れたとしても、次にフレ
ームパルスが“１”になるときに同期状態に復帰する。
例のスクランブラ３１の組合せ論理回路５２と等しいの
で、本実施例のスクランブラ３１が発生する疑似ランダ
ムパターンは、第1実施例のスクランブラ３１のそれと
等しい。本実施例のスクランブラ３１では、スクランブ
ラステート線７０がレジスタ５１に接続されており、フ
レームパルス線５５によって入力されるフレームパルス
が“１”のときスクランブラステートがレジスタ５１に
読み込まれる。その結果、スクランブラ３１は、スクラ
ンブラステート生成回路８と同期して動作することにな
る。全ての入力インタフェース２（２−０〜２−３）の
スクランブラ３１がスクランブラステート生成回路８と
同期して動作することにより、全ての入力インタフェー
ス２のスクランブラ３１同士も同期している。もしも何
らかの原因で、あるスクランブラ３１とスクランブラス
テート生成回路８との同期が外れたとしても、次にフレ
ームパルスが“１”になるときに同期状態に復帰する。
【００６２】図１４は、出力インタフェース４の構成図
である。本実施例の出力インタフェース４の構成及び動
作は、デスクランブラ４５の構成が異なることと、リセ
ット線２７がスクランブラステート線７１に変わってい
ることとを除いて、図６の第1の実施例の出力インタフ
ェース４の構成及び動作と同じである。
である。本実施例の出力インタフェース４の構成及び動
作は、デスクランブラ４５の構成が異なることと、リセ
ット線２７がスクランブラステート線７１に変わってい
ることとを除いて、図６の第1の実施例の出力インタフ
ェース４の構成及び動作と同じである。
【００６３】図１５は、デスクランブラ４５の構成図で
ある。デスクランブラ４５の構成は、スクランブラ３１
のスクランブラステート線７０がスクランブラステート
線７１に変わっている以外は、スクランブラ３１の構成
に全く等しく、デスクランブラ４５もスクランブラステ
ート生成回路８と同期して動作する。スクランブラステ
ート線７１上のスクランブラステートは、スクランブラ
ステート線７０上のスクランブラステートを３７システ
ムクロック周期だけ遅延させたものであり、デスクラン
ブラ４５に入力されるフレームパルスがスクランブラ３
１に入力されるフレームパルスより３７システムクロッ
ク周期遅れているので、デスクランブラ４５の動作は、
スクランブラ３１の動作を３７システムクロック周期遅
らせたものに他ならない。ここでいう３７システムクロ
ック周期とは、入力インタフェース２のスクランブラ３
１から出力インタフェース４のデスクランブラ４５まで
のデータの遅延量なので、ある入力インタフェース２か
らある出力インタフェース４にフレームを送った場合、
そのフレームに対するスクランブラ３１の動作とデスク
ランブラ４５の動作は等しい。つまり、デスクランブラ
４５がスクランブラステート生成回路８と同期して動作
する結果、デスクランブラ４５とスクランブラ３１との
間の同期も確立されることになる。もしも何らかの原因
で、あるデスクランブラ４５とスクランブラステート生
成回路８との同期が外れたとしても、次にフレームパル
スが“１”になるときには同期状態に復帰する。
ある。デスクランブラ４５の構成は、スクランブラ３１
のスクランブラステート線７０がスクランブラステート
線７１に変わっている以外は、スクランブラ３１の構成
に全く等しく、デスクランブラ４５もスクランブラステ
ート生成回路８と同期して動作する。スクランブラステ
ート線７１上のスクランブラステートは、スクランブラ
ステート線７０上のスクランブラステートを３７システ
ムクロック周期だけ遅延させたものであり、デスクラン
ブラ４５に入力されるフレームパルスがスクランブラ３
１に入力されるフレームパルスより３７システムクロッ
ク周期遅れているので、デスクランブラ４５の動作は、
スクランブラ３１の動作を３７システムクロック周期遅
らせたものに他ならない。ここでいう３７システムクロ
ック周期とは、入力インタフェース２のスクランブラ３
１から出力インタフェース４のデスクランブラ４５まで
のデータの遅延量なので、ある入力インタフェース２か
らある出力インタフェース４にフレームを送った場合、
そのフレームに対するスクランブラ３１の動作とデスク
ランブラ４５の動作は等しい。つまり、デスクランブラ
４５がスクランブラステート生成回路８と同期して動作
する結果、デスクランブラ４５とスクランブラ３１との
間の同期も確立されることになる。もしも何らかの原因
で、あるデスクランブラ４５とスクランブラステート生
成回路８との同期が外れたとしても、次にフレームパル
スが“１”になるときには同期状態に復帰する。
【００６４】以上のようにして、本実施例によっても全
ての入力インタフェースのスクランブラ３１及び全ての
出力インタフェースのデスクランブラ４５の同期を実現
することが出来る。第１の実施例と同様に、スクランブ
ラ３１及びデスクランブラ４５はフレーム同期型なの
で、フレーム毎に交換を行ってもスクランブラ３１とデ
スクランブラ４５との間の同期が保たれる。
ての入力インタフェースのスクランブラ３１及び全ての
出力インタフェースのデスクランブラ４５の同期を実現
することが出来る。第１の実施例と同様に、スクランブ
ラ３１及びデスクランブラ４５はフレーム同期型なの
で、フレーム毎に交換を行ってもスクランブラ３１とデ
スクランブラ４５との間の同期が保たれる。
【００６５】第１の実施例では、何らかの理由であるス
クランブラ３１またはデスクランブラ４５の同期が外れ
た場合、何らかの方法で同期外れを検出した後に全ての
スクランブラ３１及びデスクランブラ４５をリセットす
る必要があった。そのため、同期状態に復帰するまでに
時間が掛かるという問題があった。
クランブラ３１またはデスクランブラ４５の同期が外れ
た場合、何らかの方法で同期外れを検出した後に全ての
スクランブラ３１及びデスクランブラ４５をリセットす
る必要があった。そのため、同期状態に復帰するまでに
時間が掛かるという問題があった。
【００６６】このような場合の別の手段として、ある周
期でスクランブラ３１及びデスクランブラ４５をリセッ
トすることにより自動的に同期状態に復帰させることも
可能である。しかし、同期の復帰に要する時間を短くす
るにはリセットを行う周期を短くする必要があり、それ
ではスクランブルに用いるパターンの周期を長くした意
味が無くなってしまう。それに対して、この第２の実施
例では、スクランブラ３１及びデスクランブラ４５にス
クランブラステートを読み込ませて同期を取り直して
も、同期している他のスクランブラ３１及びデスクラン
ブラ４５の動作には全く影響が無く、同期が外れたスク
ランブラ３１またはデスクランブラ４５のみが自動的に
同期状態に復帰する。従って、短い周期でスクランブラ
及びデスクランブラの同期を取り直しても悪意ある第三
者の攻撃に対する耐力が損なわれない。すなわち、本実
施例は、スクランブラまたはデスクランブラの同期が外
れた場合に同期の復帰時間が短いという長所を有する。
期でスクランブラ３１及びデスクランブラ４５をリセッ
トすることにより自動的に同期状態に復帰させることも
可能である。しかし、同期の復帰に要する時間を短くす
るにはリセットを行う周期を短くする必要があり、それ
ではスクランブルに用いるパターンの周期を長くした意
味が無くなってしまう。それに対して、この第２の実施
例では、スクランブラ３１及びデスクランブラ４５にス
クランブラステートを読み込ませて同期を取り直して
も、同期している他のスクランブラ３１及びデスクラン
ブラ４５の動作には全く影響が無く、同期が外れたスク
ランブラ３１またはデスクランブラ４５のみが自動的に
同期状態に復帰する。従って、短い周期でスクランブラ
及びデスクランブラの同期を取り直しても悪意ある第三
者の攻撃に対する耐力が損なわれない。すなわち、本実
施例は、スクランブラまたはデスクランブラの同期が外
れた場合に同期の復帰時間が短いという長所を有する。
【００６７】この第２実施例のように、スクランブラ３
１及びデスクランブラ４５が1フレーム毎にスクランブ
ラステートを読み込むようにすれば、同期が外れたフレ
ームの次のフレームでは同期状態に復帰することが出来
る。スクランブラ３１及びデスクランブラ４５がスクラ
ンブラステートを読み込む周期をさらに短くすれば、同
期の復帰に要する時間をさらに短縮することも可能であ
る。
１及びデスクランブラ４５が1フレーム毎にスクランブ
ラステートを読み込むようにすれば、同期が外れたフレ
ームの次のフレームでは同期状態に復帰することが出来
る。スクランブラ３１及びデスクランブラ４５がスクラ
ンブラステートを読み込む周期をさらに短くすれば、同
期の復帰に要する時間をさらに短縮することも可能であ
る。
【００６８】この第２の実施例では、スクランブラ３１
及びデスクランブラ４５が１フレーム毎にスクランブラ
ステートを読み込むとしたが、スクランブラステートを
読み込む周期は、１フレーム毎とは限らず、任意に選択
することが出来る。 「第３の実施例」図１６は、本発明の第３の実施例の構
成図であり、図１７は、そのフレーム構成を示す図であ
る。第３の実施例も第１、第２の実施例と同じく４×４
の光パケット交換機であるが、リセット回路７やスクラ
ンブラステート生成回路８を備えていない点が第１、第
２の実施例とは異なっている。また、フレーム構成にお
いては、４３ビットのスクランブラステート１４と、５
ビットのダミーパターン１５とが追加されている点が第
１、第２の実施例と異なる。
及びデスクランブラ４５が１フレーム毎にスクランブラ
ステートを読み込むとしたが、スクランブラステートを
読み込む周期は、１フレーム毎とは限らず、任意に選択
することが出来る。 「第３の実施例」図１６は、本発明の第３の実施例の構
成図であり、図１７は、そのフレーム構成を示す図であ
る。第３の実施例も第１、第２の実施例と同じく４×４
の光パケット交換機であるが、リセット回路７やスクラ
ンブラステート生成回路８を備えていない点が第１、第
２の実施例とは異なっている。また、フレーム構成にお
いては、４３ビットのスクランブラステート１４と、５
ビットのダミーパターン１５とが追加されている点が第
１、第２の実施例と異なる。
【００６９】バッファメモリ１、入力インタフェース
２、出力インタフェース４、競合調停回路６には、クロ
ック源（図示せず）よりシステムクロックが分配されて
いる。光パケット交換装置に入力された電気信号のパケ
ットは、バッファメモリ１（１−０〜１−３）に保持さ
れる。各バッファメモリ１−０〜１−３は、調停線２０
（２０−０〜２０−３）によりパケットの出力先を競合
調停回路６に伝え、出力先が競合した場合は、競合調停
回路６により調停が行われる。調停の結果、定められた
各パケットの送出タイミングは、調停線２０により各バ
ッファメモリ１に返される。各バッファメモリ１から出
力されたパケットは、入力インタフェース２（２−０〜
２−３）においてフレームのペイロード１２に収容さ
れ、光信号に変換されて光ファイバ６０（６０−０〜６
０−３）を経て光スイッチ３に入力される。
２、出力インタフェース４、競合調停回路６には、クロ
ック源（図示せず）よりシステムクロックが分配されて
いる。光パケット交換装置に入力された電気信号のパケ
ットは、バッファメモリ１（１−０〜１−３）に保持さ
れる。各バッファメモリ１−０〜１−３は、調停線２０
（２０−０〜２０−３）によりパケットの出力先を競合
調停回路６に伝え、出力先が競合した場合は、競合調停
回路６により調停が行われる。調停の結果、定められた
各パケットの送出タイミングは、調停線２０により各バ
ッファメモリ１に返される。各バッファメモリ１から出
力されたパケットは、入力インタフェース２（２−０〜
２−３）においてフレームのペイロード１２に収容さ
れ、光信号に変換されて光ファイバ６０（６０−０〜６
０−３）を経て光スイッチ３に入力される。
【００７０】光スイッチ３は、4×4の光クロスバスイッ
チで、競合調停回路６の制御に従いフレーム毎に交換を
行う。光スイッチ３の切り換えは、フレームのプリアン
ブル１０が光スイッチ３を通過する時間内に行われる。
光スイッチ３から出力された光信号は、光ファイバ６１
（６１−０〜６１−３）を経てそれぞれ出力インタフェ
ース４（４−０〜４−３）に入力される。各出力インタ
フェース４は、受信した光信号を電気信号に変換した
後、フレームからパケットを取り出す。
チで、競合調停回路６の制御に従いフレーム毎に交換を
行う。光スイッチ３の切り換えは、フレームのプリアン
ブル１０が光スイッチ３を通過する時間内に行われる。
光スイッチ３から出力された光信号は、光ファイバ６１
（６１−０〜６１−３）を経てそれぞれ出力インタフェ
ース４（４−０〜４−３）に入力される。各出力インタ
フェース４は、受信した光信号を電気信号に変換した
後、フレームからパケットを取り出す。
【００７１】図１８は、入力インタフェース２の構成
図、図１９は、入力インタフェース２の動作を示すタイ
ミングチャートである。図１９中のA, B, C, D, E は、
それぞれ図１８中のA, B, C, D, Eにおけるデータとフ
レームパルスを示している。入力インタフェース２の誤
り検出回路３０から光り送信器３５までの全てのブロッ
クは、クロック線２８により分配された１５０ＭＨｚの
システムクロックに同期して動作する。データ線２３は
１６ビット並列となっているので、６４バイトのパケッ
トは３２システムクロック周期で入力インタフェース２
に入力される。パケットとパケットの隙間の部分は全て
“０”となっている。パケットはそのままフレームのペ
イロード１２となる。パケットと並行してフレームパル
スがフレームパルス線２４上を伝搬する。フレームパル
スは，ペイロード１２の先頭の５システムクロック周期
前に“１”となり、それ以外では“０”となる。ＣＲＣ
付加回路３０において、ペイロード１２に対して生成多
項式が１＋Ｘ5＋Ｘ12＋Ｘ16である16ビットの巡回冗長
検査符号が計算され、ＣＲＣ１３としてペイロード１２
の末尾に付加される。スクランブラ３１では、ペイロー
ド１２とＣＲＣ１３がスクランブルされ、ペイロード１
２の前にスクランブラステート１４とダミーパターン１
５とが付加される。図１９のＣ、Ｄ、Ｅにおいて斜線を
施した部分は、スクランブルされていることを示す。フ
レーム同期パターン付加回路３２とプリアンブル付加回
路３３においては、スクランブラステート１４の前にそ
れぞれフレーム同期パターン１１とプリアンブル１０が
付加され、フレームが完成する。プリアンブル付加回路
３３から出力された１６ビット並列のフレーム化された
データは、マルチプレクサ３４において並列／直列変換
され、ビットレートが２．４Ｇｂ／ｓの直列電気信号に
なる。この直列電気信号は、光送信器３５において２．
４Ｇｂ／Ｓの光信号に変換され、入力インタフェース２
から光スイッチ３に送出される。
図、図１９は、入力インタフェース２の動作を示すタイ
ミングチャートである。図１９中のA, B, C, D, E は、
それぞれ図１８中のA, B, C, D, Eにおけるデータとフ
レームパルスを示している。入力インタフェース２の誤
り検出回路３０から光り送信器３５までの全てのブロッ
クは、クロック線２８により分配された１５０ＭＨｚの
システムクロックに同期して動作する。データ線２３は
１６ビット並列となっているので、６４バイトのパケッ
トは３２システムクロック周期で入力インタフェース２
に入力される。パケットとパケットの隙間の部分は全て
“０”となっている。パケットはそのままフレームのペ
イロード１２となる。パケットと並行してフレームパル
スがフレームパルス線２４上を伝搬する。フレームパル
スは，ペイロード１２の先頭の５システムクロック周期
前に“１”となり、それ以外では“０”となる。ＣＲＣ
付加回路３０において、ペイロード１２に対して生成多
項式が１＋Ｘ5＋Ｘ12＋Ｘ16である16ビットの巡回冗長
検査符号が計算され、ＣＲＣ１３としてペイロード１２
の末尾に付加される。スクランブラ３１では、ペイロー
ド１２とＣＲＣ１３がスクランブルされ、ペイロード１
２の前にスクランブラステート１４とダミーパターン１
５とが付加される。図１９のＣ、Ｄ、Ｅにおいて斜線を
施した部分は、スクランブルされていることを示す。フ
レーム同期パターン付加回路３２とプリアンブル付加回
路３３においては、スクランブラステート１４の前にそ
れぞれフレーム同期パターン１１とプリアンブル１０が
付加され、フレームが完成する。プリアンブル付加回路
３３から出力された１６ビット並列のフレーム化された
データは、マルチプレクサ３４において並列／直列変換
され、ビットレートが２．４Ｇｂ／ｓの直列電気信号に
なる。この直列電気信号は、光送信器３５において２．
４Ｇｂ／Ｓの光信号に変換され、入力インタフェース２
から光スイッチ３に送出される。
【００７２】ここで、第３実施例のスクランブラ３１の
動作を詳細に説明する。図２０は、スクランブラ３１の
構成図であり、図２１は、スクランブラ３１の動作を示
すタイミングチャートである。本実施例のスクランブラ
３１は、第1実施例のスクランブラ３１にスクランブラ
ステート１４及びダミーパターン１５を付加する機構を
追加したものであり、レジスタ５１、組合せ論理回路５
２、ＸＯＲ回路５３の構成及び動作は、第1の実施例の
スクランブラ３１に等しい。
動作を詳細に説明する。図２０は、スクランブラ３１の
構成図であり、図２１は、スクランブラ３１の動作を示
すタイミングチャートである。本実施例のスクランブラ
３１は、第1実施例のスクランブラ３１にスクランブラ
ステート１４及びダミーパターン１５を付加する機構を
追加したものであり、レジスタ５１、組合せ論理回路５
２、ＸＯＲ回路５３の構成及び動作は、第1の実施例の
スクランブラ３１に等しい。
【００７３】第３実施例のスクランブラ３１では、レジ
スタ５１の出力がレジスタ８７に入力され、レジスタ８
７の出力がレジスタ８８に入力される。ここで、ペイロ
ート１２の先頭におけるレジスタ５１の内容をスクラン
ブラステート１４と定義し、スクランブラステート１４
の最下位ビットをＳ０、最上位ビットをＳ４２とする。
このスクランブラステート１４は、Ｓ０〜Ｓ１５がセレ
クタ８４の第0入力ポートに直接入力され、Ｓ１６〜Ｓ
３１がレジスタ８７によって１システムクロック周期遅
延されてセレクタ８４の第1入力ポートに入力され、Ｓ
３２〜Ｓ４２がレジスタ８８によりさらに1システムク
ロック周期遅延されてセレクタ８４の第2入力ポートに
入力される。セレクタ８４の第3入力ポートには、遅延
回路８９により３システムクロック周期遅延されたデー
タが入力される。セレクタ８４は、１６ビット並列の４
×１セレクタなので、第2入力ポートに生じる5ビット幅
の余り部分にはダミーパターン１５が入力される。本実
施例では、ダミーパターン１５は全て“０”とする。カ
ウンタ８５はフレームパルスによりリセットされ、シス
テムクロックに同期してカウントアップする。論理回路
８６は、セレクタ８４の制御信号を出力する回路であ
り、カウンタ８５の出力が１、２、３のときはそれぞれ
０、１、２を出力し、それ以外のときは３を出力する。
セレクタ８４は、セレクタ制御信号が０、１、２、３の
とき、それぞれ第0入力ポート、第1入力ポート、第2入
力ポート、第3入力ポートに入力された信号を出力す
る。
スタ５１の出力がレジスタ８７に入力され、レジスタ８
７の出力がレジスタ８８に入力される。ここで、ペイロ
ート１２の先頭におけるレジスタ５１の内容をスクラン
ブラステート１４と定義し、スクランブラステート１４
の最下位ビットをＳ０、最上位ビットをＳ４２とする。
このスクランブラステート１４は、Ｓ０〜Ｓ１５がセレ
クタ８４の第0入力ポートに直接入力され、Ｓ１６〜Ｓ
３１がレジスタ８７によって１システムクロック周期遅
延されてセレクタ８４の第1入力ポートに入力され、Ｓ
３２〜Ｓ４２がレジスタ８８によりさらに1システムク
ロック周期遅延されてセレクタ８４の第2入力ポートに
入力される。セレクタ８４の第3入力ポートには、遅延
回路８９により３システムクロック周期遅延されたデー
タが入力される。セレクタ８４は、１６ビット並列の４
×１セレクタなので、第2入力ポートに生じる5ビット幅
の余り部分にはダミーパターン１５が入力される。本実
施例では、ダミーパターン１５は全て“０”とする。カ
ウンタ８５はフレームパルスによりリセットされ、シス
テムクロックに同期してカウントアップする。論理回路
８６は、セレクタ８４の制御信号を出力する回路であ
り、カウンタ８５の出力が１、２、３のときはそれぞれ
０、１、２を出力し、それ以外のときは３を出力する。
セレクタ８４は、セレクタ制御信号が０、１、２、３の
とき、それぞれ第0入力ポート、第1入力ポート、第2入
力ポート、第3入力ポートに入力された信号を出力す
る。
【００７４】以上のような構成をとることにより、スク
ランブラ３１の出力ポート５４から出力されるデータ
は、スクランブルされたペイロード１２とＣＲＣ１３の
前に、スクランブラステート１４とダミーパターン１５
とが付加されている。
ランブラ３１の出力ポート５４から出力されるデータ
は、スクランブルされたペイロード１２とＣＲＣ１３の
前に、スクランブラステート１４とダミーパターン１５
とが付加されている。
【００７５】次に、第３実施例の出力インタフェース４
の構成と動作を説明する。図２２は出力インタフェース
４の構成図、図２３は出力インタフェース４の動作を示
すタイミングチャートである。
の構成と動作を説明する。図２２は出力インタフェース
４の構成図、図２３は出力インタフェース４の動作を示
すタイミングチャートである。
【００７６】図２３のＦ、Ｇ、Ｈ、Ｉ、Ｊは、図２２中
のＦ、Ｇ、Ｈ、Ｉ、Ｊにおけるデータとフレームパルス
を示している。本実施例の光受信器４０、ビット同期回
路４１、デマルチプレクサ４２、フレーム同期回路４
３、エラスティックメモリ４４の構成及び動作は、第1
の実施例におけるそれぞれの構成及び動作に等しいの
で、ここでは説明を省略する。
のＦ、Ｇ、Ｈ、Ｉ、Ｊにおけるデータとフレームパルス
を示している。本実施例の光受信器４０、ビット同期回
路４１、デマルチプレクサ４２、フレーム同期回路４
３、エラスティックメモリ４４の構成及び動作は、第1
の実施例におけるそれぞれの構成及び動作に等しいの
で、ここでは説明を省略する。
【００７７】図２４は、デスクランブラ４５の構成図、
図２５は、デスクランブラ４５の動作を示すタイミング
チャートである。本実施例のデスクランブラ４５のレジ
スタ５１と論理回路５２の構成及び動作は、第1、第２
の実施例のデスクランブラ４５に等しい。この第３の実
施例では、フレームに含まれているスクランブラステー
ト１４をレジスタ５１に取り込む機構が設けられている
点が第1、第2の実施例と異なる。
図２５は、デスクランブラ４５の動作を示すタイミング
チャートである。本実施例のデスクランブラ４５のレジ
スタ５１と論理回路５２の構成及び動作は、第1、第２
の実施例のデスクランブラ４５に等しい。この第３の実
施例では、フレームに含まれているスクランブラステー
ト１４をレジスタ５１に取り込む機構が設けられている
点が第1、第2の実施例と異なる。
【００７８】入力ポート５０（５０−０〜５０−１５）
から入力されたデータは、先ずレジスタ８０に格納さ
れ、次にその1システムクロック周期後にレジスタ８１
に、さらにその1システムクロック周期後にレジスタ８
２に、それぞれ1システムクロック周期ずつ遅らして格
納される。一方、フレームパルス線５５により入力され
たフレームパルスは、遅延回路８３により５システムク
ロック周期遅延されて出力される。遅延回路８３の出力
が“１”のとき、スクランブラステート１４のうちのＳ
０からＳ１５がレジスタ８２より、Ｓ１６からＳ３１が
レジスタ８１より、Ｓ３２からＳ４２がレジスタ８０よ
り、それぞれレジスタ５１へ取り込まれる。これを初期
値として、レジスタ５１の出力によりペイロード１２と
ＣＲＣ１３とがデスクランブルされる。実際には、プリ
アンブル１０、フレーム同期パターン１１、スクランブ
ラステート１４、及びダミーパターン１５は、スクラン
ブラ４５においてスクランブルされることになるが、こ
れらのフィールドは、以後の処理に不要なので図２５中
では省略している。フレームパルスは、遅延回路９０に
より1システムクロック周期遅延されて出力される。
から入力されたデータは、先ずレジスタ８０に格納さ
れ、次にその1システムクロック周期後にレジスタ８１
に、さらにその1システムクロック周期後にレジスタ８
２に、それぞれ1システムクロック周期ずつ遅らして格
納される。一方、フレームパルス線５５により入力され
たフレームパルスは、遅延回路８３により５システムク
ロック周期遅延されて出力される。遅延回路８３の出力
が“１”のとき、スクランブラステート１４のうちのＳ
０からＳ１５がレジスタ８２より、Ｓ１６からＳ３１が
レジスタ８１より、Ｓ３２からＳ４２がレジスタ８０よ
り、それぞれレジスタ５１へ取り込まれる。これを初期
値として、レジスタ５１の出力によりペイロード１２と
ＣＲＣ１３とがデスクランブルされる。実際には、プリ
アンブル１０、フレーム同期パターン１１、スクランブ
ラステート１４、及びダミーパターン１５は、スクラン
ブラ４５においてスクランブルされることになるが、こ
れらのフィールドは、以後の処理に不要なので図２５中
では省略している。フレームパルスは、遅延回路９０に
より1システムクロック周期遅延されて出力される。
【００７９】デスクランブラ４５から出力されたデータ
とフレームパルスは、誤り検出回路４６に入力される。
誤り検出回路４６は、第1、第2の実施例と同様に誤り検
出を行うと同時に、プリアンブル１０、フレーム同期パ
ターン１１、スクランブラステート１４、ダミーパター
ン１５、ＣＲＣ１３の部分を全て“０”とし、ペイロー
ド１２、すなわち、パケットだけをそのまま出力する。
とフレームパルスは、誤り検出回路４６に入力される。
誤り検出回路４６は、第1、第2の実施例と同様に誤り検
出を行うと同時に、プリアンブル１０、フレーム同期パ
ターン１１、スクランブラステート１４、ダミーパター
ン１５、ＣＲＣ１３の部分を全て“０”とし、ペイロー
ド１２、すなわち、パケットだけをそのまま出力する。
【００８０】この第３実施例の光パケット交換装置で
は、以上のようにしてパケット交換が行われる。本実施
例では、パケットを収容するフレームに対して行われる
スクランブルは、周期が２４３−１ビットと十分に長い
疑似ランダムパターンを用いて行われ、また、スクラン
ブラ３１及びデスクランブラ４５は、フレーム毎にリセ
ットされずに連続的に動作する。従って、第三者がスク
ランブラ３１に用いられているのと同じ疑似ランダムパ
ターンを送出したとしても、これがスクランブラ３１に
同期して同符号の連続を生じる可能性は、１／（２４３
−１）の非常に低い値となる。
は、以上のようにしてパケット交換が行われる。本実施
例では、パケットを収容するフレームに対して行われる
スクランブルは、周期が２４３−１ビットと十分に長い
疑似ランダムパターンを用いて行われ、また、スクラン
ブラ３１及びデスクランブラ４５は、フレーム毎にリセ
ットされずに連続的に動作する。従って、第三者がスク
ランブラ３１に用いられているのと同じ疑似ランダムパ
ターンを送出したとしても、これがスクランブラ３１に
同期して同符号の連続を生じる可能性は、１／（２４３
−１）の非常に低い値となる。
【００８１】第３実施例では、入力インタフェース２の
スクランブラ３１において、ペイロード１２の先頭での
レジスタ５１の値をスクランブラステート１４としてフ
レームに付加し、出力インタフェース４のデスクランブ
ラ４５においては、フレームに付加されて送られてきた
スクランブラステート１４を初期値として、ペイロート
１２とＣＲＣ１３のデスクランブルを行う。これによ
り、光スイッチ３によりフレーム毎に交換が行われて
も、あるフレームを送信した入力インタフェースのスク
ランブラと、そのフレームを受信した出力インタフェー
スのデスクランブラとの間で同期が確立される。
スクランブラ３１において、ペイロード１２の先頭での
レジスタ５１の値をスクランブラステート１４としてフ
レームに付加し、出力インタフェース４のデスクランブ
ラ４５においては、フレームに付加されて送られてきた
スクランブラステート１４を初期値として、ペイロート
１２とＣＲＣ１３のデスクランブルを行う。これによ
り、光スイッチ３によりフレーム毎に交換が行われて
も、あるフレームを送信した入力インタフェースのスク
ランブラと、そのフレームを受信した出力インタフェー
スのデスクランブラとの間で同期が確立される。
【００８２】本実施例では、各出力インタフェース４
（４−０〜４−３）のデスクランブラ４５がそれぞれ独
立に入力インタフェースのスクランブラ３１との同期を
取るので、あるデスクランブラ４５の同期が外れた場合
にも、他のスクランブラ３１及びデスクランブラ４５の
動作には全く影響を与えることなく同期を復帰すること
が出来る。
（４−０〜４−３）のデスクランブラ４５がそれぞれ独
立に入力インタフェースのスクランブラ３１との同期を
取るので、あるデスクランブラ４５の同期が外れた場合
にも、他のスクランブラ３１及びデスクランブラ４５の
動作には全く影響を与えることなく同期を復帰すること
が出来る。
【００８３】また、各デスクランブラ４５は、フレーム
毎に同期を取り直すので、あるフレームの受信中にスク
ランブラとの同期が外れても、次のフレームでは同期状
態に復帰することが出来る。
毎に同期を取り直すので、あるフレームの受信中にスク
ランブラとの同期が外れても、次のフレームでは同期状
態に復帰することが出来る。
【００８４】また、第3の実施例においてはフレーム同
期型スクランブルを採用したが、自己同期型スクランブ
ルを採用しても同様の効果が得られる。
期型スクランブルを採用したが、自己同期型スクランブ
ルを採用しても同様の効果が得られる。
【００８５】上述の各実施例は、光パケット交換装置と
して説明したが、本発明は電気的パケット信号の交換装
置にも適用可能であり、また、パケットをフレームのペ
イロードとするパケット交換装置に限らず、フレームの
ペイロードがパケットでない交換装置の場合にも適用可
能である。
して説明したが、本発明は電気的パケット信号の交換装
置にも適用可能であり、また、パケットをフレームのペ
イロードとするパケット交換装置に限らず、フレームの
ペイロードがパケットでない交換装置の場合にも適用可
能である。
【００８６】また、本発明において、光スイッチの入力
ポート及び出力ポートの数、フレーム構成、クロック周
波数等は、上述の各実施例に示したものに限られず、任
意に定めることが出来る。
ポート及び出力ポートの数、フレーム構成、クロック周
波数等は、上述の各実施例に示したものに限られず、任
意に定めることが出来る。
【００８７】また、本発明の交換装置のバッファ方式
は、入力バッファ型のパケット交換装置に限らず、例え
ば出力バッファ型であっても良く、また、光バッファメ
モリを用いることも可能である。
は、入力バッファ型のパケット交換装置に限らず、例え
ば出力バッファ型であっても良く、また、光バッファメ
モリを用いることも可能である。
【００８８】また、本発明は、多相クロック型のビット
同期回路以外のビット同期方式に適用することもでき
る。例えば、ＰＬＬ回路、タンク回路等を適用すること
もできるし、シリアルクロックを分配したり、信号の経
路長を調節することにより、ビット同期を実現すること
も可能である。
同期回路以外のビット同期方式に適用することもでき
る。例えば、ＰＬＬ回路、タンク回路等を適用すること
もできるし、シリアルクロックを分配したり、信号の経
路長を調節することにより、ビット同期を実現すること
も可能である。
【００８９】また、本発明においては、エラスティック
メモリ４４やＣＲＣ付加回路３０、誤り検出回路４６
は、必ずしも必要としない。
メモリ４４やＣＲＣ付加回路３０、誤り検出回路４６
は、必ずしも必要としない。
【００９０】また、本発明においては、スクランブルに
用いるパターンの生成多項式を任意に選択することが出
来る。
用いるパターンの生成多項式を任意に選択することが出
来る。
【００９１】
【発明の効果】以上説明したように、本発明の交換装置
のスクランブル方法は、全てのスクランブラと全てのデ
スクランブラをそれぞれ同時にリセットすることによ
り、スクランブラ及びデスクランブラをフレーム毎にリ
セットしなくてもスクランブラとデスクランブラの間で
の同期を実現することが出来る効果がある。
のスクランブル方法は、全てのスクランブラと全てのデ
スクランブラをそれぞれ同時にリセットすることによ
り、スクランブラ及びデスクランブラをフレーム毎にリ
セットしなくてもスクランブラとデスクランブラの間で
の同期を実現することが出来る効果がある。
【００９２】また、スクランブルに用いるパターンの周
期をフレームの長さより長くし、かつ、スクランブラ及
びデスクランブラをフレーム毎にリセットしないことに
より、スクランブラと同期して同符号連続が発生するよ
うな妨害的なパターンの混入を防止することができる。
期をフレームの長さより長くし、かつ、スクランブラ及
びデスクランブラをフレーム毎にリセットしないことに
より、スクランブラと同期して同符号連続が発生するよ
うな妨害的なパターンの混入を防止することができる。
【００９３】スクランブラ及びデスクランブラが1フレ
ーム毎にスクランブラステートを読み込むようにすれ
ば、同期が外れたフレームの次のフレームでは同期状態
に復帰することが出来る。スクランブラ及びデスクラン
ブラがスクランブラステートを読み込む周期をさらに短
くすれば、同期の復帰に要する時間をさらに短縮するこ
とも可能である。
ーム毎にスクランブラステートを読み込むようにすれ
ば、同期が外れたフレームの次のフレームでは同期状態
に復帰することが出来る。スクランブラ及びデスクラン
ブラがスクランブラステートを読み込む周期をさらに短
くすれば、同期の復帰に要する時間をさらに短縮するこ
とも可能である。
【００９４】また、入力インタフェースがスクランブラ
の内部状態を示すスクランブラ状態信号をフレームに付
加して送信し、出力インタフェースがスクランブラ状態
信号をデスクランブラの内部に取り込むことにより、あ
るスクランブラまたはデスクランブラの同期が外れた場
合でも、他のスクランブラやデスクランブラの動作に全
く影響を与えずに同期状態に復帰することが出来る。従
って、スクランブラやデスクランブラの同期の取り直し
を頻繁に行うことが可能になるので、同期が外れてから
同期状態に復帰するまでの時間を短くすることが出来
る。
の内部状態を示すスクランブラ状態信号をフレームに付
加して送信し、出力インタフェースがスクランブラ状態
信号をデスクランブラの内部に取り込むことにより、あ
るスクランブラまたはデスクランブラの同期が外れた場
合でも、他のスクランブラやデスクランブラの動作に全
く影響を与えずに同期状態に復帰することが出来る。従
って、スクランブラやデスクランブラの同期の取り直し
を頻繁に行うことが可能になるので、同期が外れてから
同期状態に復帰するまでの時間を短くすることが出来
る。
【図1】本発明の第1の実施例の構成図である。
【図2】第1の実施例のフレーム構成を示す図である。
【図3】第1の実施例の入力インタフェースの構成図であ
る。
る。
【図4】第1の実施例の入力インタフェース及び出力イン
タフェースの動作を示すタイミングチャートである。
タフェースの動作を示すタイミングチャートである。
【図5】第1の実施例のスクランブラの構成図である。
【図6】第1の実施例の出力インタフェースの構成図であ
る。
る。
【図7】第1の実施例のデスクランブラの構成図である。
【図8】本発明の第2の実施例の構成図である。
【図9】第2の実施例のスクランブラステート生成回路の
構成図である。
構成図である。
【図10】第2の実施例のスクランブラステート生成回路
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図11】第2の実施例の入力インタフェースの構成図で
ある。
ある。
【図12】第2の実施例のスクランブラの構成図である。
【図13】第2の実施例のスクランブラの動作を示すタイ
ミングチャートである。
ミングチャートである。
【図14】第2の実施例の出力インタフェースの構成図で
ある。
ある。
【図15】第2の実施例のデスクランブラの構成図であ
る。
る。
【図16】本発明の第3の実施例の構成図である。
【図17】第3の実施例のフレーム構成を示す図である。
【図18】第3の実施例の入力インタフェースの構成図で
ある。
ある。
【図19】第3の実施例の入力インタフェースの動作を示
すタイミングチャートである。
すタイミングチャートである。
【図20】第3の実施例のスクランブラの構成図である。
【図21】第3の実施例のスクランブラの動作を示すタイ
ミングチャートである。
ミングチャートである。
【図22】第3の実施例の出力インタフェースの構成図で
ある。
ある。
【図23】第3の実施例の出力インタフェースの動作を示
すタイミングチャートである。
すタイミングチャートである。
【図24】第3の実施例のデスクランブラの構成図であ
る。
る。
【図25】第3の実施例のデスクランブラの動作を示すタ
イミングチャートである。
イミングチャートである。
【図26】従来の交換装置の1実施例の構成図である。
【図27】図26の実施例のフレーム構成を示す図である。
１，１−０〜１−３ バッファメモリ ２，２−０〜２−３ 入力インタフェース、ＩＩＮＦ ３ 光スイッチ ４，４−０〜４−３ 出力インタフェース、ＯＩＮＦ ５ エラスティックメモリ ６ 競合調停回路、ＡＲＢＩＴＥＲ ７ リセット回路 ８ スクランブラステート生成回路 １０ プリアンブル １１ フレーム同期パターン、ＳＹＮＣ １２ ペイロード １３ ＣＲＣ １４ スクランブラステート １５ ダミーパターン ２０，２０−０〜２０−３ 調停線 ２１ スイッチ制御線 ２２，２７ リセット線 ２３，２３−０〜２３−３ データ線 ２４，２４−０〜２４−３ フレームパルス線 ２５，２５−０〜２５−３ データ線 ２６，２６−０〜２６−３ フレームパルス線 ２８ クロック線 ３０ ＣＲＣ付加回路 ３１ スクランブラ ３２ フレーム同期パターン付加回路 ３３ プリアンブル付加回路 ３４ マルチプレクサ ３５ 光送信器 ４０ 光受信器 ４１ ビット同期回路 ４２ デマルチプレクサ ４３ フレーム同期回路 ４４ エラスティックメモリ ４５ デスクランブラ ４６ 誤り検出回路 ５０，５０−０〜５０−１５ 入力ポート ５１，５８，８０，８１，８２，８７，８８ レジス
タ ５２ 組合せ論理回路 ５３，５３−０〜５３−１５ XOR回路 ５４，５４−０〜５４−１５ 出力ポート ５５ フレームパルス線 ５６ AND回路 ５７ フレームパルス生成回路 ５９，８３，８９，９０ 遅延回路 ６０，６０−０〜６０−３ 光ファイバ ６１，６１−０〜６１−３ 光ファイバ ７０，７１ スクランブラステート線 ７２ フレームパルス線 ８４，８５ セレクタ ８６ 論理回路
タ ５２ 組合せ論理回路 ５３，５３−０〜５３−１５ XOR回路 ５４，５４−０〜５４−１５ 出力ポート ５５ フレームパルス線 ５６ AND回路 ５７ フレームパルス生成回路 ５９，８３，８９，９０ 遅延回路 ６０，６０−０〜６０−３ 光ファイバ ６１，６１−０〜６１−３ 光ファイバ ７０，７１ スクランブラステート線 ７２ フレームパルス線 ８４，８５ セレクタ ８６ 論理回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J104 AA01 AA27 AA31 AA41 BA01 FA01 JA05 NA04 NA22 5K030 GA11 HA08 KA17 KX20 LA15 5K047 GG11 GG33 GG36 GG42 GG56 HH01 HH42 HH53 5K069 AA10 DB31 FC02 FC06 FD04 GA08 GA13 9A001 BB04 CC02 EE02 KK56
Claims (7)
- 【請求項1】 それぞれが入力信号の一部または全体を
スクランブルしたフレームを出力するスクランブラを有
する複数の入力インタフェースと、前記複数の入力イン
タフェースが出力したフレームをフレーム毎に交換して
出力するスイッチと、それぞれが前記スイッチの出力し
たフレームを受信しその一部または全体をデスクランブ
ルするデスクランブラを有する複数の出力インタフェー
スとを具備する交換装置のスクランブル方法において、 前記複数の入力インタフェースのスクランブラ全部を同
時にリセットし、かつ、前記複数の出力インタフェース
のデスクランブラ全部を同時にリセットすることを特徴
とする交換装置のスクランブル方法。 - 【請求項２】 スクランブラ及びデスクランブラがフレ
ーム同期型である請求項１に記載の交換装置のスクラン
ブル方法。 - 【請求項３】 スクランブルに用いるパターンの周期を
フレームの長さより長くする請求項１または請求項２に
記載の交換装置のスクランブル方法。 - 【請求項４】 それぞれが入力信号の一部または全体を
スクランブルしたフレームを出力するスクランブラを有
する複数の入力インタフェースと、前記複数の入力イン
タフェースが出力したフレームをフレーム毎に交換して
出力するスイッチと、それぞれが前記スイッチの出力し
たフレームを受信しその一部または全体をデスクランブ
ルするデスクランブラを有する複数の出力インタフェー
スとを具備する交換装置において、 スクランブラリセットパルスとデスクランブラリセット
パルスとを生成し、前記スクランブラリセットパルスを
前記複数のスクランブラ全部に等しいタイミングで送
り、前記デスクランブラリセットパルスを前記複数のデ
スクランブラ全部に等しいタイミングで送るリセットパ
ルス生成回路とを具備することを特徴とする交換装置。 - 【請求項５】 それぞれが入力信号の一部または全体を
スクランブルしたフレームを出力するスクランブラを有
する複数の入力インタフェースと、前記複数の入力イン
タフェースが出力したフレームをフレーム毎に交換して
出力するスイッチと、それぞれが前記スイッチの出力し
たフレームを受信しその一部または全体をデスクランブ
ルするデスクランブラを有する複数の出力インタフェー
スとを具備する交換装置において、 前記複数の入力インタフェース全部と、前記複数の出力
インタフェース全部とにそれぞれ等しいタイミングで与
えられるスクランブラ状態信号を生成するスクランブラ
状態信号生成回路とを具備することを特徴とする交換装
置。 - 【請求項６】 スクランブラを用いて、入力信号の一部
または全体をスクランブルしたフレームを出力する入力
インタフェースと、前記入力インタフェースが出力した
フレームをフレーム毎に交換して出力するスイッチと、
前記スイッチが出力したフレームを受信しその一部また
は全体をデスクランブラを用いてデスクランブルする出
力インタフェースとを具備する交換装置において、 前記入力インタフェースは前記スクランブラの内部状態
を示すスクランブラ状態信号をフレームに付加して送信
し、前記出力インタフェースは前記スクランブラ状態信
号を前記デスクランブラの内部にとりこむことを特徴と
する交換装置。 - 【請求項７】 スクランブルに用いるパターンの周期が
フレームの長さより長い請求項４、請求項５または請求
項６のいずれか１項に記載の交換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36783099A JP3536909B2 (ja) | 1999-12-24 | 1999-12-24 | 交換装置とスクランブル方法 |
| US09/742,236 US20010008001A1 (en) | 1999-12-24 | 2000-12-22 | Switching system and scramble control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36783099A JP3536909B2 (ja) | 1999-12-24 | 1999-12-24 | 交換装置とスクランブル方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001186183A true JP2001186183A (ja) | 2001-07-06 |
| JP3536909B2 JP3536909B2 (ja) | 2004-06-14 |
Family
ID=18490307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36783099A Expired - Fee Related JP3536909B2 (ja) | 1999-12-24 | 1999-12-24 | 交換装置とスクランブル方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010008001A1 (ja) |
| JP (1) | JP3536909B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012094975A (ja) * | 2010-10-25 | 2012-05-17 | Fujitsu Telecom Networks Ltd | 光パケットスイッチ装置 |
| JP2013514694A (ja) * | 2009-12-18 | 2013-04-25 | アルカテル−ルーセント | 大容量スイッチングシステム |
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|---|---|---|---|---|
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