JP3630739B2 - ローカルエリア・ネットワークシステムおよびスイッチング方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、一般に、半導体回路に関し、さらに詳しくは、ＦＤＤＩ（ｆｉｂｅｒ ｄａｔａ ｄｉｓｔｒｉｂｕｔｅｄ ｉｎｔｅｒｆａｃｅ）回路に関する。
【０００２】
【従来の技術】
現在、ＦＤＤＩコンセントレータ・システムは、個別部品からなるＥＬＭ（ｅｌａｓｔｉｃ ｂｕｆｆｅｒ ａｎｄ ｌａｙｅｒ ｍａｎａｇｅｍｅｎｔ） 回路，不適切な個別部品からなる多重化相互接続（ｍｕｌｔｉｐｌｅｘｅｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ） 回路および他の個別的な部品から設計・構築されている。この種の設計により、多くの問題が生じている。個別部品で構成されるＥＬＭが用いられているだけでなく、スイッチング・マトリックス，スイッチング・マトリクスを制御する論理およびこれらのシステムを結合するすべてのバスは個別的に構築される。現在のＦＤＤＩコンセントレータ（ｃｏｎｃｅｎｔｒａｔｏｒ）の基板寸法は、個別部品を用いているため極めて大きい。大きな基板寸法およびコンポーネントの数により、コンセントレータ・システムは極めて高価になっている。さらに、不適切な個別部品からなる多重化相互接続回路のため、包括的で柔軟性のあるＦＤＤＩ仕様対応の相互接続をあらゆるＦＤＤＩ環境で利用できない。
【０００３】
【発明が解決しようとする課題】
つまり、現在のコンセントレータにおけるスイッチング・マトリクスは、マルチプレクサによって構成されている。これらのマルチプレクサは個別部品で構成するには高価であり、その柔軟性は限られている。ＳＭＴ（Ｓｔａｔｉｏｎ Ｍａｎａｇｅｍｅｎｔ）ソフトウェアのあらゆる条件を満たすためには、非常に多くのマルチプレクサが必要になる。個別的システムでは一般に妥協が行われ、限られた相互接続の柔軟性を提供する限られた数のマルチプレクサを有する。これらのシステムは、ＳＭＴの条件と完全な整合性がない。
【０００４】
スイッチング・マトリクスを一般に構成する多重化構造は、制御するのが極めて難しい。従って、個別的に構築される制御回路は複雑で、これらを制御するソフトウェアも困難である。これらの問題に対処することは、コンセントレータの設計時間を増加する。ハードウェア設計に時間がかかるのみならず、複雑な制御ソフトウェアは設計サイクル時間も増加する。
【０００５】
【課題を解決するための手段】
上記の欠点は本発明によって克服され、他の利点が実現される。１つの形態では、本発明は、トークン・パッシング（ｔｏｋｅｎ ｐａｓｓｉｎｇ） ローカル・エリア・ネットワーク通信を可能にする集積回路によって構成される。この集積回路は、第１回路と、第２回路と、スイッチング用回路とを有する。第１回路は、第１入力，第２入力，第１出力および第２出力を有する。第１入力は、集積回路の外部から第１群のビットを受けるために用いられる。第１回路は、第１群のビットをデータ・フレームにまとめ、このデータ・フレームを第１回路の第１出力に与える。第２出力は、集積回路の外部にデータを与える。第２回路は、第１入力，第２入力，第１出力および第２出力を有する。第１入力は、集積回路の外部から第２群のビットを受けるために用いられる。第２回路は、第２群のビットをデータ・フレームにまとめ、このデータ・フレームを第２回路の第１出力に与える。第２出力は、集積回路の外部にデータを与えるために用いられる。スイッチング用回路は、第１回路の第１出力に結合された第１入力と、第２回路の第１出力に結合された第２入力と、集積回路の外部からデータを受ける第３入力と、第１回路の第２入力に結合された第１出力と、第２回路の第２入力に結合された第２出力と、集積回路の外部にデータを与える第３出力とを有する。
【０００６】
別の形態では、本発明は、Ｎ個の回路と、１つのクロスバ・スイッチング回路（ｃｒｏｓｓｂａｒ ｓｗｉｔｃｈｉｎｇ ｃｉｒｃｕｉｔ）とを有するローカル・エリア・ネットワーク（ＬＡＮ）で用いられる集積回路によって構成される。Ｎを２以上の有限整数とすると、各Ｎ個の回路は、集積回路の外部からの固有の入力と、集積回路の外部への固有の出力とを有する。各Ｎ個の回路は、集積回路を通過するビットを符号／復号し、受信されたバイナリ・ビットをデータ・フレーム構造からまたはデータ・フレーム構造にまとめ、固有入力と固有出力との間で着信データ（ｉｎｃｏｍｉｎｇ ｄａｔａ） と発信データ（ｏｕｔｇｏｉｎｇ ｄａｔａ） との間のクロック許容差（ｃｌｏｃｋ ｔｏｌｅｒａｎｃｅ） を調整し、集積回路内で符号化データにおける誤りを検出するために用いられる。クロスバ・スイッチング回路は、（１）少なくともＮ＋１本の入力、ただしＮ＋１入力のＮはそれぞれＮ個の回路の固有の１つに結合され；（２）少なくともＮ＋１本の出力、ただしＮ＋１出力のＮはそれぞれＮ個の回路の固有の１つに結合され；（３）第１外部集積回路端子に結合された少なくとも１つの入力；および（４）第２外部集積回路端子に結合された少なくとも１つの出力を有し、このクロスバ・スイッチにより任意のＮ＋１入力をプログラマブル・アドレス・ビットを介して任意のＮ＋１出力に結合できる。
【０００７】
さらに別の形態では、本発明は、ローカル・エリア・ネットワークにおいて複数の出力導線に対する複数の入力導線の相互接続を制御する方法によって構成される。この方法は、複数の制御レジスタにおける各制御レジスタにアドレス値を書き込むことからなり、複数の制御レジスタにおける各制御レジスタは、少なくとも１つの出力導線に相当し、各制御レジスタに書き込まれた各アドレス値は入力導線を識別する。スイッチング回路は、複数の制御レジスタに格納されたアドレス値に基づいて、任意の１つの入力導線を任意の１つの出力導線に接続するためスイッチングされる。
【０００８】
さらに別の形態では、本発明は、Ｎを２以上の有限整数とするＮ個の個別回路と、１つのクロスバ・スイッチング回路とを有するローカル・エリア・ネットワーク・システムによって構成される。
【０００９】
さらに別の形態では、本発明は、ローカル・エリア・ネットワーク・システムで用いられるコンセントレータ・システムによって構成される。コンセントレータは、コンセントレータ・システムの動作を管理するためのプロセッサを有する。このプロセッサは、アドレス・バス，データ・バスおよび少なくとも１つの制御信号を有する。コンセントレータは、各アドレス・バス，データ・バスおよび少なくとも１つの制御信号に結合された集積回路を有する。この集積回路は、集積回路内にＭ個の回路を有し、ここでＭは２以上の正の有限整数であり、各Ｍ個の回路はコンセントレータ・システム内で複数のデータ・ビットを受け、これら複数のデータ・ビットをデータ・フレームにまとめる。Ｍ個の回路はスイッチング回路を介して選択的に相互接続され、ローカル・エリア・ネットワーク内でデータ・フレームを転送する。コンセントレータは、コンセントレータ・システムの外部から与えられた第１データ・ストリームからデータ・ビットを抽出する第１回路を有する。この第１回路は、データを集積回路に送出するために結合された第１端子と、集積回路からデータを送信するための第２端子とを有する。コンセントレータは、コンセントレータ・システムの外部から与えられた第２データ・ストリームからデータ・ビットを抽出する第２回路を有する。この第２回路は、データを集積回路に送出するために結合された第１端子と、集積回路からデータを送信するための第２端子とを有する。
【００１０】
さらに別の形態では、本発明は、ＥＬＭ回路と、ビットをスクランブルおよびアンスクランブルするための暗号回路（ｃｉｐｈｅｒ ｃｉｒｃｕｉｔ）とを集積回路内で有する単一集積回路によって構成される。
【００１１】
本発明は、添付の図面とともに以下の詳細な説明から明らかになろう。
【００１２】
【実施例】
図面を簡単かつわかりやすくするため、図面における要素は必ずしも原寸通りではない。例えば、わかりやすいようにある要素の寸法は他の要素に対して誇張されている。さらに、適切と考えられる場合には、対応するまたは同様な要素を示すため参照番号は複数の図面を通じて繰り返し用いられている。
【００１３】
一般に、本発明は、固有のカッド（ｑｕａｄ）ＥＬＭ集積回路，カッドＥＬＭ集積回路設計，カッドＥＬＭ集積回路を利用するローカル・エリア・ネットワーク（ＬＡＮ），カッドＥＬＭ集積回路を利用するＦＤＤＩ，１つ以上のカッドＥＬＭ集積回路を利用するコンセントレータ，およびカッドＥＬＭデバイスの他の効率的な利用についてクロスバ・スイッチングを行う方法および装置を提供する。カッドＥＬＭデバイスおよびスイッチング方法は、３つのバスおよび１つのクロスバ・スイッチを有する単一集積回路上で４つのＥＬＭデバイスを集積することによって達成され、これによりユーザは、４つのＥＬＭおよび３つのバスを多くのさまざまな構成に配列できる。カッドＥＬＭ集積回路を利用する任意の設計は、ＳＭＴ（Ｓｔａｔｉｏｎ Ｍａｎａｇｅｍｅｎｔ）ソフトウェアの条件に完全に準拠できる。
【００１４】
カッドＥＬＭデバイスの主な用途は、ＦＤＤＩコンセントレータであり、カッドＥＬＭデバイス上のクロスバ・スイッチによって提供される柔軟性によって、カッドＥＬＭを利用するコンセントレータ・システムは、前述のようにＦＤＤＩＳＭＴソフトウェア条件に準拠できる。これは、図１に示すカッドＥＬＭデバイスではなく、個別的な部品で構成された従来のＦＤＤＩコンセントレータでは、不可能ではないにしても困難であった。カッドＥＬＭチップ上にクロスバ・スイッチを設けることにより、コンセントレータ設計における外部多重化方式およびそれに伴う制御回路の必要性が無くなる。このことは、４つのＥＬＭデバイスが単一集積回路上で集積されるという事実とともに、コンセントレータ設計における基板面積を低減し、柔軟性を改善し、コストを節減する。
【００１５】
これらの特徴の他に、カッドＥＬＭデバイスは、ＥＬＭデバイスに結合される４つの暗号デバイス（Ｃｉｐｈｅｒ ｄｅｖｉｃｅ） （スクランブリング／デスクランブリング・デバイス／回路ともいう）を提供する。これらの暗号デバイスは、ＥＬＭデバイスによって生成されたビット・ストリームをスクランブルするために利用でき、それによりビット・ストリームを、ＦＤＤＩで用いられる本来の媒体である光ファイバ・ケーブル接続ではなく、ＵＴＰ（Ｕｎｓｈｉｅｌｄｅｄ Ｔｗｉｓｔｅｄ Ｐａｉｒ） 接続で送出できるようになる。また、暗号デバイスは、ＥＬＭデバイスへの着信ビット・ストリームのデスクランブルも行う。暗号デバイスの別の特徴は、特定のＦＤＤＩ接続状態間の遷移制御の精細な細分性（ｇｒａｎｕｌａｒｉｔｙ） を可能にするタイマのセットがあることである。
【００１６】
本発明は、前述の欠点の多くを克服し、図１ないし図７を参照することによって詳しく理解される。図１は、４つのＥＬＭ（ｅｌａｓｔｉｃｉｔｙ ｂｕｆｆｅｒ ａｎｄ ｌａｙｅｒ ｍａｎａｇｅｍｅｎｔ）回路１２，１４，１６，１８を有するカッドＥＬＭデバイスを示す。図１の４つのＥＬＭ回路１２，１４，１６，１８は、クロスバ・スイッチ回路２０を介して選択的に結合される。各ＥＬＭ１２，１４，１６，１８は、データ・フレーミング（ｄａｔａ ｆｒａｍｉｎｇ），伸縮バッファリング（ｅｌａｓｔｉｃｉｔｙ ｂｕｆｆｅｒｉｎｇ），符号化，復号、平滑化（ｓｍｏｏｔｈｉｎｇ） ，ライン状態検出およびリピート・フィルタ（ｒｅｐｅａｔ ｆｉｌｔｅｒｉｎｇ）を含む、ＦＤＤＩ規格の物理層機能を実行する。
【００１７】
一般に、ＥＬＭデバイスは、ＦＤＤＩプロトコルの物理層（ＰＨＹ）の機能を実行することを目的とする。ＦＤＤＩプロトコルは、ローカル・エリア・ネットワーク（ＬＡＮ）上の分散クロックの利用を規定する。ＬＡＮの各局は、ＬＡＮにおけるすべての局を結合するＦＤＤＩ通信リング上で、情報を送信するための局部発生クロックを有する。受信局は、自局のクロックを着信データ・ストリームに同期させる。局はこのクロックを利用してデータを復号し、ローカル・クロックをクロック源として用いてデータを送信する。
【００１８】
また、ＥＬＭデバイスはＬＡＮ内の情報を符号化・復号化する。ＦＤＤＩシステムにおける基本的な情報単位は「シンボル（ｓｙｍｂｏｌ）」である。シンボル（データを送信するために用いられるデータ・シンボル；ＦＤＤＩ通信リング保全性を検証・維持するために用いられるライン状態シンボル（ｌｉｎｅ ｓｔａｔｅ ｓｙｍｂｏｌ） ；データ・フレームのステータスを示すために用いられる制御インジケータ・シンボル）は、通信リング上で局から局に送信される。データ・フレームまたは複数のグループ化されたシンボルまたはシンボルのデータ・ストリームは、ＥＬＭデバイスを介してＦＤＤＩシステムで通信される。ＦＤＤＩ符号および復号処理は、当技術分野で周知である。
【００１９】
ＦＤＤＩシステムにおける各ＥＬＭは、伸縮バッファを利用する。各局は、局部発生クロックを利用してシンボルを送信し、各クロックは厳密に同じ周波数で動作しない。よって、もし補正を行なわなければ、通信中にビットを失う可能性がある。伸縮バッファは、不整合クロック周波数によりビットが失われないようにするため用いられる。
【００２０】
各ＥＬＭは、平滑処理を行う。各ＦＤＤＩフレームの開始は、空きバス（ｉｄｌｅ ｂｕｓ）からの空きシンボル（ｉｄｌｅ ｓｙｍｂｏｌ） を格納する。同期はこれらの空きシンボルを介して行われる。フレームが通信リングを回ると、シンボル・フレームのプリアンブル・シンボルの一部が失われ、フレーム自体が失われることがある。これを防ぐために、平滑装置（ｓｍｏｏｔｈｅｒ）がＥＬＭデバイスによって構築され、平滑装置は通信リングでフレームを反復する前にプリアンブルにフレームを挿入または削除する。この挿入および／または削除は、リングにおける下流の隣接局がフレームを正しく受信するために十分なプリアンブルが存在するように実行される。
【００２１】
ＥＬＭリピート・フィルタは、コード違反または無効ライン状態がリングを伝搬することを防ぐために用いられる。リピート・フィルタは、有効フレームの伝搬や、失われたまたは破損したフレームの伝搬を可能にして、これらがリング上の次のメディア・アクセス制御（ＭＡＣ）エンティティによってカウントできるようにし、また局が上流の隣接局から下流の隣接局などにデータを反復できるようにする。
【００２２】
図１において、クロスバ・スイッチ回路２０は、各４つのＥＬＭ回路１２，１４，１６，１８が３つの入力データ・バス（Ｐ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ），３つの出力データ・バス（Ｐ＿ＢＵＳ＿ＯＵＴ，Ｓ＿ＢＵＳ＿ＯＵＴ，Ｒ＿ＢＵＳ＿ＯＵＴ）および他のＥＬＭ回路１２，１４，１６および／または１８とどのように結合するかを制御する。好適なクロスバ・スイッチは、任意の入力を任意の出力と結合できる。クロスバ・スイッチ２０の各入力および出力は１１ビット幅である。これらの１１ビット・バスは、１０ビットのデータ（２つのパラレル５ビット符号化データ値がＦＤＤＩバス・プロトコルで通信される）および１つのパリティ・ビットを含む。３つの入力データ・ポート（Ｐ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ）および３つの出力データ・ポート（Ｐ＿ＢＵＳ＿ＯＵＴ，Ｓ＿ＢＵＳ＿ＯＵＴ，Ｒ＿ＢＵＳ＿ＯＵＴ）は、別のＥＬＭ，カッドＥＬＭまたはメディア・アクセス制御（ＭＡＣ）デバイスに対してデータ・フレームを転送するために利用できる。
【００２３】
図１に示す暗号回路２２，２４，２６，２８は、メディアに発信するデータをスクランブルし、かつメディアから着信する入力データをデスクランブルするためにカッドＥＬＭによって任意に用いられる。
【００２４】
図１に示す局１，２，３，４は、光ファイバまたはツイスト・ペア・メディア（ｔｗｉｓｔｅｄ ｐａｉｒ ｍｅｄｉａ）を介して回路１０に結合された別のＦＤＤＩ端末局（例えば、ワークステーション）またはコンセントレータを表す。図１の要素について、以下で詳細に説明する。
【００２５】
図２は、図１のクロスバ・スイッチとして利用できるクロスバ・スイッチ２０を示す。図２は、クロスバ・スイッチ２０への入力と、図１の４つのＥＬＭ回路１２，１４，１６，１８の出力との間に結合されたバスと同様な入力バス、すなわち、ＥＬＭ Ｗ１２からの出力であるバス（Ｗ＿ＥＬＭ＿ＩＮ）と、ＥＬＭ
Ｘ１３からの出力であるバス（Ｘ＿ＥＬＭ＿ＩＮ）と、ＥＬＭ Ｙ１４からの出力であるバス（Ｙ＿ＥＬＭ＿ＩＮ）と、ＥＬＭ Ｚ１５からの出力であるバス（Ｚ＿ＥＬＭ＿ＩＮ）を示す。図２における入力バスＰ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮは、図１に記した入力バスと同様である。
【００２６】
また、図２は、図１に示すＥＬＭ回路１２，１４，１６，１８にクロスバ・スイッチ２０を結合するバスと同様な、クロスバ・スイッチ２０の出力バス、すなわち、ＥＬＭ Ｗ１２への入力であるバス（Ｗ＿ＥＬＭ＿ＯＵＴ）と、 ＥＬＭＸ１４への入力であるバス（Ｘ＿ ＥＬＭ＿ＯＵＴ）と、 ＥＬＭ Ｙ１６への入力であるバス（Ｙ＿ ＥＬＭ＿ＯＵＴ）と、 ＥＬＭ Ｚ１８への入力であるバス（Ｚ＿ ＥＬＭ＿ＯＵＴ）を示す。図２に示す出力バス Ｐ＿ＢＵＳ＿ＯＵＴ，Ｒ＿ＢＵＳ＿ＯＵＴ，Ｓ＿ＢＵＳ＿ＯＵＴは、図１に記した出力バスと同様である。
【００２７】
クロスバ・スイッチ２０は、入力バスＷ＿ＥＬＭ＿ＩＮ，Ｘ＿ＥＬＭ＿ＩＮ，Ｙ＿ＥＬＭ＿ＩＮ，Ｚ＿ＥＬＭ＿ＩＮ，Ｐ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮを出力バスＷ＿ＥＬＭ＿ＯＵＴ，Ｘ＿ＥＬＭ＿ＯＵＴ，Ｙ＿ＥＬＭ＿ＯＵＴ，Ｚ＿ＥＬＭ＿ＯＵＴ，Ｐ＿ＢＵＳ＿ＯＵＴ，Ｒ＿ＢＵＳ＿ＯＵＴ，Ｓ＿ＢＵＳ＿ＯＵＴに選択的に結合する。この選択的結合は、スイッチＷ＿ＳＷＩＴＣＨ３０，Ｘ＿ＳＷＩＴＣＨ３１，Ｙ＿ＳＷＩＴＣＨ３２，Ｚ＿ＳＷＩＴＣＨ３３，Ｐ＿ＳＷＩＴＣＨ３４，Ｒ＿ＳＷＩＴＣＨ３５，Ｓ＿ＳＷＩＴＣＨ３６によって行われる。各スイッチ３０，３１，３２，３３，３４，３５，３６は、入力バスの１つを出力バスに結合する。制御レジスタ６０，６１，６２，６３，６４，６５，６６は、制御ビット（すなわち、各入力について１つの固有アドレスである、アドレス・ビット）をスイッチ３０，３１，３２，３３，３４，３５，３６に与え、これらは図２の各スイッチの出力にどの入力を結合するかを決定する。
【００２８】
レジスタ制御回路４０は、入力アドレス・バス（ＡＤＤＲ），双方向データ・バス（ＤＡＴＡ），入力制御信号（ＲＥＡＤ／ＷＲＩＴＥ），入力制御信号（ＳＥＬＥＣＴ），入力制御信号（ＴＥＳＴＭＯＤＥ）および出力制御信号（ＷＲＩＴＥ＿ＸＢＡＲ）を有する。レジスタには２段階ある。第１段のレジスタ５０，５１，５２，５３，５４，５５、５６は、ＤＡＴＡバスから取り込まれた値で書き込まれる。第２段のレジスタ６０，６１，６２，６３，６４，６５，６６は、スイッチ３０，３１，３２，３３，３４，３５，３６への実際の制御信号を格納する。制御レジスタ回路４０がＷＲＩＴＥ＿ＸＢＡＲ信号をアサートすると、第１段のレジスタにおけるデータは第２段のレジスタに転送される。これにより、すべてのスイッチは時間的に同時（すなわち、並列に）に構成を変更できる。ＴＥＳＴＭＯＤＥ信号がアサートされると、現在のレジスタ値はオーバライド（ｏｖｅｒｒｉｄｅ）され、クロスバ・スイッチ２０におけるレジスタは、テスト用に１つのＥＬＭデバイスを分離するように構成される。
【００２９】
レジスタ制御回路４０は、ＡＤＤＲバスを利用して、第１段のどのレジスタに作用するかを決定する。また、ＡＤＤＲによって選択できる番地があり、この番地に任意の値が書き込まれると、ＷＲＩＴＥ＿ＸＢＡＲ信号がアサートされる。ＲＥＡＤ／ＷＲＩＴＥ信号は、レジスタについてリードまたはライトを行うかを決定し、ＳＥＬＥＣＴ信号はイベント（リードまたはライト）を発生させる。リード機能が選択されると、ＡＤＤＲによって決定されたレジスタによって格納されたデータがＤＡＴＡバスに乗せられる。ライト機能が選択されると、ＤＡＴＡバス上にあるデータがＡＤＤＲによって選択されたレジスタに入れられる。
【００３０】
また、図２は、Ｄフリップフロップ７０，７１，７２の３つのバンクを示す。Ｄフリップフロップ７０，７１，７２は、入力クロック（ＣＬＫ）と、入力バスＰ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮをそれぞれ有する。Ｄフリップフロップ７０，７１，７２は、ＣＬＫ信号の立ち上がりで３つのバス上にあるデータを捕捉する。Ｄフリップフロップ７０，７１，７２の出力は、Ｐ＿ＳＷＩＴＣＨ３４，Ｒ＿ＳＷＩＴＣＨ３５，Ｓ＿ＳＷＩＴＣＨ３６への入力と結合される。Ｄフリップフロップ７０，７１，７２は、Ｐ＿ＢＵＳ＿ＩＮ、Ｒ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮバス上のデータをＣＬＫと同期させるために用いられる。これら３つのバスの１つがスイッチ３４，３５または３６の出力に選択されると、このスイッチの出力は入力バスの再同期されたバージョンとなる。これは、カッドＥＬＭ回路１０への入力バスの１つが任意のＥＬＭデバイス１２，１４，１６または１８の入力に結合せずに直接回路１０を通過すると、バスは同期されるように行われる。この同期により、他のカッドＥＬＭ回路１０を直接通過するタイミング遅延を受けずに、多重カッドＥＬＭ回路１０を縦続しやすくなる。
【００３１】
前述のように、制御信号ＴＥＳＴＭＯＤＥがアサートされると、クロスバ・スイッチ２０はテスト用に４つのＥＬＭ回路１２，１４，１６または１８の１つを分離する。どのＥＬＭ回路が分離されるかは、ＡＤＤＲバスによって決定される。特定のＥＬＭ回路がテストのために分離されると、このＥＬＭ回路への追加入力信号がＭＵＸ８０，８１，８２，８３によって利用可能になる。ＥＬＭ回路に対するこれらの追加入力信号は、バス（Ｗ＿ＴＥＳＴ＿ＯＵＴ，Ｘ＿ＴＥＳＴ＿ＯＵＴ，Ｙ＿ＴＥＳＴ＿ＯＵＴ，Ｚ＿ＴＥＳＴ＿ＯＵＴ）にまとめられる。追加入力は、ＭＵＸ８０，８１，８２，８３の入力に結合されたＳ＿ＢＵＳ＿ＩＮ上の特定のビットを介してアクセスされる。ＴＥＳＴＭＯＤＥおよびＡＤＤＲは、４つのＭＵＸ８０，８１，８２，８３を制御する。特定のＥＬＭ回路がテスト用に分離されない場合、入力バス（ＤＥＦＡＵＬＴ）がＭＵＸ８０，８１，８２，８３によってこれらの追加入力信号に結合される。
【００３２】
ＥＬＭデバイス１２，１４，１６または１８の１つがテスト用に分離されると、カッドＥＬＭデバイス１０の外部からアクセスする必要のあるＥＬＭから追加出力がある。これらの追加出力信号は、マルチプレクサＭＵＸ８６およびＭＵＸ８８によってＳ＿ＢＵＳ＿ＯＵＴバス上の特定のピンに結合される。ＭＵＸ８６は、ＡＤＤＲバスによって制御され、ＭＵＸ８８の入力にどのＥＬＭ出力信号を結合するかを選択する。ＭＵＸ８８は、ＴＥＳＴＭＯＤＥ信号によって制御される。ＴＥＳＴＭＯＤＥがアサートされると、追加ＥＬＭ出力信号はＳ＿ＢＵＳ＿ＯＵＴバスに結合される。ＴＥＳＴＭＯＤＥがアサートされないと、ＭＵＸ８８はＳ＿ＳＷＩＴＣＨ３６の出力を出力バスＳ＿ＢＵＳ＿ＯＵＴに結合する。
【００３３】
図３は、ＥＬＭ回路１２，１４，１６，１８として図１で用いることができるＥＬＭ（ｅｌａｓｔｉｃ ｂｕｆｆｅｒ ａｎｄ ｌａｙｅｒ ｍａｎａｇｅｍｅｎｔ） 回路を示す。以下では、ここのＥＬＭ回路の機能について説明する。
【００３４】
受信データ入力１００は、入力クロック（ＲＳＣＬＫ）を利用して入力データ・ストリーム（ＲＤＡＴＡ）をＥＬＭ回路に同期させる。ＲＤＡＴＡおよびＲＳＣＬＫは、図１の暗号回路からのＥＬＭ回路に対する入力と同様である。
【００３５】
ＥＢローカル・ループバックＭＵＸ１０２は、受信データ入力１００からのデータ・ストリームまたは送信データ・ストリームのいずれかを選択する。
【００３６】
フレーマおよび伸縮バッファ（Ｆｒａｍｅｒ ａｎｄ Ｅｌａｓｔｉｃｉｔｙ Ｂｕｆｆｅｒ）１０４は、着信データを整合させて、適切なシンボル整合を行うために用いられる。各フレームの開始で用いられる開始デリミタは、フレーマおよび伸縮バッファ１０４によって検出され、データの適切なシンボル境界を決定するために用いられる。フレーマおよび伸縮バッファ１０４は、開始デリミタであるＪＫシンボル対が前のフレームから独立して検出されるように設計される。フレーマおよび伸縮バッファ１０４は、独立した局クロックで異なるＦＤＤＩ局間でデータを渡すことを可能にするために必要なバッファリングを行う。フレーマおよび伸縮バッファ１０４は、８０ビット・バッファおよび制御回路からなる。フレーマおよび伸縮バッファ１０４は、局における送信および受信クロックの差を補償するために用いられる。データは、ＲＳＣＬＫ入力によってフレーマおよび伸縮バッファ１０４にクロック入力され、ローカル・バイト・クロックによってバッファからクロック出力される。ただし、フレーマおよび伸縮バッファ１０４は、ＥＬＭチップの残りの部分とは異なるローカル・バイト・クロックのバージョンを利用する。このバージョンは、ローカル・シンボル・クロック（ＳＹＭＣＬＫ）からＥＬＭ回路において生成される。
【００３７】
通常、リンク管理ローカル・ループバックＭＵＸ１０６（ＬＭローカル・ループバックＭＵＸ１０６）は、フレーマおよび伸縮バッファ１０４からデータを選択し、これをデコーダ１０８に渡す。ＬＭローカル・ループバックＭＵＸ１０６は、送信データ・ストリームを選択することができ、別のループバック・テストにより故障分離を可能にする。
【００３８】
デコーダ１０８は、受信されたデータ・シンボルの必要な４Ｂ／５Ｂ（４ビットから５ビットへの）復号を行う。ＬＭローカル・ループバックＭＵＸ１０６からの整合されたデータの５ビットは、４ビットのデータと１制御ビットとに復号され、上位ビットが制御ビットである。復号されたデータは、バイパスＭＵＸ１１０に送られる。デコーダはシンボル対を処理するが、各シンボルは互いに独立して復号される。復号および符号方式は、当技術分野で周知である。
【００３９】
一般に、バイパスＭＵＸ１１０は、デコーダ１０８から復号データ・ストリームを選択し、それをスクラブ（Ｓｃｒｕｂ） ＭＵＸ１１２に渡す。バイパスＭＵＸ１１０は、送信データ入力１２２からもデータ・ストリームを選択できる。バイパスＭＵＸ１１０は、一般に、局をリングから切り離し、しかもリング連続性を提供するために、カッドＥＬＭ回路１０を採用しない従来のコンセントレータとともに用いられる。
【００４０】
一般に、スクラブＭＵＸ１１２は、バイパスＭＵＸ１１０からデータ・ストリームを選択し、これを受信データ出力１１４に渡す。また、スクラブＭＵＸ１１２は、空きシンボルを空きバスからデータ・ストリームに強制的に入れることもできる。スクラブＭＵＸ１１２は、一般に、リングを「スクラブ」する際に、空きシンボルを強制的に入れるため物理接続挿入および除去中に用いられる。
【００４１】
受信データ出力１１４は、出力データ・バス（ＲＣＤＡＴＡ）上でスクラブＭＵＸ１２からＥＬＭの外部にデータを出力する。ＲＣＤＡＴＡは、ＥＬＭをクロスバ・スイッチ２０（図１参照）に結合したＥＬＭからの出力バスと同様である。受信データ出力１１４は、データとともに奇数パリティ・ビットを出力し、さまざまなＥＬＭ回路間で故障分離を可能にする。
【００４２】
ライン・ステート・マシーン１１６は、ＬＭローカル・ループＭＵＸ１０６から出力された受信データ・ストリームを監視して、ライン状態を検出する。ライン状態（ｌｉｎｅ ｓｔａｔｅ）とは、シンボル、すなわちＱ（ｑｕｉｅｔ） ，Ｈ（ｈａｌｔ），Ｉ（ｉｄｌｅ）およびＪＫスタート・デリミタの特別のグループである。これらのライン状態は、近接局間の物理接続を確立するためのものである。これらのライン状態は、シンボル境界から独立して認識できる点で独特である。
【００４３】
エラー・カウンタ１１８は、物理接続管理回路（Ｐｈｙｓｉｃａｌ Ｃｏｎｎｅｃｔｉｏｎ Ｍａｎａｇｅｍｅｎｔ： ＰＣＭ） １３６に対して入リンク品質（ｉｎｂｏｕｎｄ ｌｉｎｋ ｑｕａｌｉｔｙ）の表示を与える。新規接続を確立するため、物理接続管理回路１３６はこの表示を利用して、リンク正常性試験（Ｌｉｎｋ Ｃｏｎｆｉｄｅｎｃｅ Ｔｅｓｔ）に合格したかどうか調べる。リンクがアクティブになると、ＰＣＭはエラー・カウンタ１１８を連続的に監視して、不適切なビット誤り率を有するリンクを検出する。
【００４４】
送信データ入力１２２は、入力送信データ・ストリーム（ＴＸＤＡＴＡ）をローカル・バイト・クロック（ＢＹＴＣＬＫ）の立ち上がりに同期させる。ＴＸＤＡＴＡデータ・ストリームは、まずローカル・シンボル・クロック（ＳＹＭＣＬＫ）の負エッジによってストローブされる。ＴＸＤＡＴＡは、クロスバ２０からＥＬＭへの入力バス（図１参照）と同様である。パリティはデータ・ストリーム上でチェックされ、パリティがエラーの場合には、データ・ストリームは強制的に違反シンボル（ｖｉｏｌａｔｉｏｎ ｓｙｍｂｏｌ）にさせられる。
【００４５】
一般に、リモート・ループバックＭＵＸ１２４は、送信データ入力１２２からデータ・ストリームを選択して、このデータ・ストリームをリピート・フィルタ１３４とデータ・ストリーム発生器１２６とに渡す。
【００４６】
データ・ストリーム発生器１２４はマルチプレクサを利用して、物理接続管理回路１３６，リピート・フィルタの制御の下で、あるいは外部プロセッサによって、指定されたシンボル対を生成する。
【００４７】
リピート・フィルタ１３４は、空き（Ｉｄｌｅ）およびアクティブ（Ａｃｔｉｖｅ）ライン状態のみをＥＬＭに通過させる。無効ライン（ｉｎｖａｌｉｄ ｌｉｎｅ）状態は、空きシンボル・ストリームになる。また、リピート・フィルタ１３４が破損したフレームを検出すると、４つのＨシンボルと次に１つのＩシンボルを送信することによりこのフレームを切り落とす。また、リピート・フィルタ１３４は、フレーム・フラグメントを検出し、各フラグメント内の最後の２つのシンボルをＩシンボルに変える。フラグメント（ｆｒａｇｍｅｎｔ）とは、終了デリミタ（ｅｎｄｉｎｇ ｄｅｌｉｍｉｔｅｒ）の前にＩシンボルがデータ・ストリームに現れるフレームのことである。本明細書で用いてきたさまざまなＦＤＤＩ用語については、１９８５年６月１６日に発行され、Ｓｐｅｒｒｙ Ｃｏｒｐ．社に譲渡されたＨａｍｓｔｒａ ｅｔ ａｌ．による米国特許第４，５３０，０８８号を参照されたい。該特許はそれ以降ＡＮＳＩ ＦＤＤＩ規格となっている（特に、図１２Ａおよび図１２Ｂを参照）。
【００４８】
エンコーダ１２８は、データ・ストリーム発生器１２６からのデータ・シンボルの４Ｂ／５Ｂ符号化を行い、生成データ・ストリームをテスト・データＭＵＸ１３０に渡す。データ・ストリーム発生器１２６からのデータの４ビットおよび１制御ビットは、固有の５ビット・シンボルに符号化される。エンコーダはシンボル対に作用するが、各シンボルは互いに独立して符号化される。
【００４９】
一般に、テスト・データＭＵＸ１３０はエンコーダ１２８からのデータを選択して、これを送信データ出力１３２に渡す。また、テスト・データＭＵＸ１３０は、内蔵自己テスト１２０（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ： ＢＩＳＴ１２０）からのデータも選択できる。
【００５０】
送信データ出力１３２は、ＥＢローカル・ループバックＭＵＸ１０２，ＬＭローカル・ループバックＭＵＸ１０６およびＥＬＭ回路のＴＤＡＴＡ出力に出力する。ＴＤＡＴＡ出力は、図１におけるＥＬＭから暗号回路への出力バスと同様である。送信データ出力１３２は、受信したシンボル対をバイト・ローカル・クロックを利用して変換し、シンボル・ローカル・クロックを利用してシンボルを出力する。
【００５１】
物理接続管理回路１３６は、リングからのリンクの挿入および削除を制御する。バイパスＭＵＸ１１０は、リンクを分離するため物理接続管理回路１３６によって用いられる。物理接続管理（ＰＣＭ）回路１３６は、ＳＭＴ規格によって規定されるＰＣＭステート・マシーンを構成する。ＰＣＭステート・マシーンは、ＥＬＭ回路の外部のノード・プロセッサにあるソフトウェアによって制御される。ノード・プロセッサ・インタフェース１３８は、物理接続管理回路１３６を含むＥＬＭ回路を制御するため外部ノード・プロセッサによって用いられる。
【００５２】
ノード・プロセッサ・インタフェース１３８は、外部プロセッサによるステータス監視およびＥＬＭ回路の制御を行う。ノード・プロセッサ・インタフェース１３８は、３５個の制御／ステータス・レジスタからなる。
【００５３】
内蔵自己テスト（ＢＩＳＴ）１２０は、疑似ランダム・データをＥＬＭ回路に循環させることによってＥＬＭ回路をテストする。ＥＬＭ回路内のさまざまな副回路は、データに応答すると調べられ、その動作に基づいたサイン（ｓｉｇｎａｔｕｒｅ） が生成される。このサインは、正しいサインと照合されて、チップが機能していることを検証できる。ＢＩＳＴ１２０の範囲内のＥＬＭ回路内の不良または故障により、異なるサインが生成される。
【００５４】
ＥＬＭ回路は、上記の副回路を利用して、ＡＮＳＩ ＦＤＤＩ ＰＨＹ規格，４Ｂ／５Ｂ符号および復号，伸縮バッファ，データ・フレーム認識および整合，ＰＣＭステート・マシーン，ライン状態検出，リピート・フィルタ，スクラバ（Ｓｃｒｕｂｂｅｒ）およびＢＩＳＴ機能をサポートする。
【００５５】
図４は、図１の暗号回路２２，２４，２６，２８のいずれかとして利用できる暗号回路を示す。図４は、１つの暗号回路２２を示す。暗号回路２２は、スクランブラ回路１５２と、対応するデスクランブラ回路１５４とを有する。
【００５６】
スクランブラ回路１５２は、図３に示すＥＬＭ回路のＴＤＡＴＡ出力である入力送信データをスクランブルする。スクランブル動作は、多項式Ｘ１１＋Ｘ９ ＋１を用いてＬＦＳＲカウンタによって生成されるモジュロ２キー・ストリームをデータに追加することによって行われる。スクランブラ１５２は、ＥＬＭ回路からの出力としての５ビット・シンボルに作用する。
【００５７】
デスクランブラ１５４は、スクランブラ１５２で用いられたのと同じカウンタによって生成された同じモジュロ２ビット・ストリームを引くことによって、受信データをデスクランブルする。また、デスクランブラ１５４は、受信データ入力からの入力として５ビット・シンボルに作用する。デスクランブラ１５４が遠隔送信側のスクランブラ１５２で用いられるのと同じキー・ストリームを生成するためには、デスクランブラ１５４は、受信ビット・ストリームにときどき存在する反復するシンボル（例えば、Ｉ（Ｉｄｌｅ），Ｑ（Ｑｕｉｅｔ） ，Ｈ（Ｈａｌｔ）およびＭ（Ｍａｓｔｅｒ））による特殊なパターンを検出する。
【００５８】
一般に、信号検出フィルタ１５６は、ＩＮＰＵＴ ＳＩＧＮＡＬ ＤＥＴＥＣＴをＯＵＴＰＵＴ ＳＩＧＮＡＬ ＤＥＴＥＣＴに渡す。信号検出フィルタ１５６は、ＩＮＰＵＴ ＲＥＣＥＩＶＥＤ ＤＡＴＡを監視して、入力受信データ・バス上でアクティビティ無しに１μＳ以上経過した場合に、ＯＵＴＰＵＴ ＳＩＧＮＡＬ ＤＥＴＥＣＴは、アクティビティがアサートされるまでデアサート（ｄｅ−ａｓｓｅｒｔ）に保持される。ＯＵＴＰＵＴ ＳＩＧＮＡＬ ＤＥＴＥＣＴのアサートは、デスクランブラ１５４がそのキー・ストリーム発生器を同期させて、それにより正しいＯＵＴＰＵＴ ＲＥＣＥＩＶＥＤ ＤＡＴＡを生成することができるように、１μｓ遅延される。
【００５９】
Ｆｏｔｏｆｆアサート・タイマ１５０は、ＥＬＭ回路からのＦＯＴＯＦＦ出力のアサートを遅延させる。このタイマは、２．６２μＳまで４０ｎＳ単位でプログラム可能である。アサート・タイマがＦＯＴＯＦＦを遅延している間、ループバック回路１５８は、入力信号検出だけでなく入力受信データ・ストリームも強制的にオフ（ｆｏｒｃｅ ｏｆｆ） する。これにより、受信側が目標の１０−９のビット誤り率を達成するための追加時間が許される。
【００６０】
Ｆｏｔｏｆｆデアサート・タイマ１５１は、ＥＬＭ回路からのＦＯＴＯＦＦ出力のデアサートを遅延させる。このタイマは、２．６２μまで４０ｎＳ単位でプログラム可能である。このタイマにより、ＦＯＴＯＦＦが遅延されている間に、スクランブルされたＱ（Ｑｕｉｅｔ） シンボルを送信できる。この遅延時間の次に、「真の」すなわちスクランブルされていないＱシンボルが送信され、遠隔受信機の検出およびリセットを容易にする。すなわち、Ｆｏｔｏｆｆデアサート・タイマ１５１により、タイマがタイムＯＵＴするときに、所定の時間にスクランブルされたＱシンボルを送信し、それに続いてスクランブルされていないＱシンボルを送信できる。
【００６１】
一般に、ループバック回路１５８は、ＦＯＴＯＦＦ，出力送信データ，入力受信データおよび入力信号検出信号を透過的に渡す。ループバック機能がアクティブのとき、スクランブラ回路１５２の出力はデスクランブラ回路１５４の入力に送られ、信号検出フィルタ１５６へのＳＩＧＮＡＬ ＤＥＴＥＣＴ ＩＮＰＵＴは強制的にアクティブにされ、ＯＵＴＰＵＴ ＴＲＡＮＳＭＩＴ ＤＡＴＡは強制的にＱシンボルにされ、ＦＯＴＯＦＦは強制的にアクティブにされる。
【００６２】
図５は、図１に示す１つ以上のカッドＥＬＭデバイスを含むように設計されたコンセントレータ２００を示す。マイクロプロセッサ２０１は、コンセントレータの局管理制御機能を提供する。これは、ＡＮＳＩ ＳＭＴ ＦＤＤＩ規格に定義されるＳＭＴ規格を構築することを含む。このコンセントレータは、出力アドレスバス（ＡＤＤＲ），出力制御バス（ＣＮＴＲＬ）および双方向データ・バス（ＤＡＴＡ）を利用して、コンセントレータ・システム内の他の回路と通信する。
【００６３】
メモリ２０２は、ＳＭＴソフトウェア・コードと、このソフトウェア・コードが利用する変数とを格納する。メモリ２０２は、ＡＤＤＲ，ＣＮＴＲＬおよびＤＡＴＡバスを介してマイクロプロセッサ２０１によってアクセスされる。
【００６４】
ＦＤＤＩシステム・インタフェース（ＦＳＩ）回路２０４およびメディア・アクセス制御（ＭＡＣ）２０６は、ＳＭＴ規格に任意に規定されるリンク正常性試験を行うため、物理接続挿入処理中にデータ・フレームの送受信する機能を提供する。物理接続挿入処理中にデータ・フレームを送受信するこの機能は、コンセントレータ２００の通常動作では用いられず、通信リングに参加する前に局との２点間（ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ）通信のためにのみ用いられる。ＭＡＣ２０６は、Ｒ−ＢＵＳを介して局に結合され、このＲ−ＢＵＳは、コンセントレータ２００システム内の任意の１つの局に結合することを可能にする。ＭＡＣ２０６は、「ロービングＭＡＣ（Ｒｏｖｉｎｇ ＭＡＣ）」ともいう。ＦＳＩ２０４は、データおよび制御情報の両方を含む出力バス（ＤＴＲＡＮＳ）と、データおよび制御情報の両方を含む入力バス（ＤＲＥＣ）とによってＭＡＣ２０６に結合される。ＦＳＩ２０４およびＭＡＣ２０６はともに、ＡＤＤＲ，ＣＮＴＲＬおよびＤＡＴＡバスを介してマイクロプロセッサに結合される。
【００６５】
図５におけるカッド ＥＬＭ回路１０，１１は、図１のカッド ＥＬＭ回路と同様である。図５に示すようなコンセントレータ・システムには、図５において８つ（図１のような各カッド ＥＬＭに４つのＥＬＭデバイス）あるように、２つ以上の ＥＬＭ回路がなければならない。カッド ＥＬＭ回路１０，１１は、ＡＤＤＲ，ＣＮＴＲＬおよびＤＡＴＡバスを介してマイクロプロセッサ２０１に結合される。カッド ＥＬＭ回路１０，１１は、Ｒ＿ＢＵＳを介してＭＡＣ回路に結合され、Ｐ＿ＢＵＳおよびＳ＿ＢＵＳを介して互いに結合される。カッドＬＭ回路１０は、入力データおよび制御バスと、出力データおよびクロックバスとを介して、４つのＦＤＤＩクロック発生器（ＦＣＧ）回路２１０，２１１，２１２，２１３に結合される。カッド ＥＬＭ回路１１は、入力データおよびクロック・バスと、出力データおよび制御バスとを介して４つのＦＣＧ回路２１４，２１５，２１６，２１７に結合される。
【００６６】
ＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７は、２つの役割を果たす。カッド ＥＬＭ回路１０，１１における ＥＬＭ回路によって必要とされるシンボルおよびバイト・ローカル・クロックの両方は、ＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７によって生成される。カッドＥＬＭ回路１０，１１におけるＥＬＭ回路からの５ビット幅シンボル・データは、周知の方法でシリアル化およびＮＲＺＩ符号化されて、ＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７によってコンセントレータの外部に出力される。シリアルＮＲＺＩ符号化されたデータは、コンセントレータ回路２００の外部からＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７によって受信される。ＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７は、クロックを復元し、この入力ビット・ストリームからデータを抽出する。
【００６７】
コンセントレータ回路２００は、図５に示す入力／出力ポートを介してメディア依存ドライバおよび受信機に結合される。ＡポートおよびＢポートは、ＦＤＤＩシステムにおけるバックボーン・リングに結合する。マスタ・ポートは、別のＦＤＤＩコンセントレータ回路またはＦＤＤＩ終端局に結合する（コンセントレータ，通信リングおよび終端局がどのようにくみ合わさってローカル・エリア・ネットワークを形成するかについては、図６を参照）。
【００６８】
図６は、図５のコンセントレータと同様なコンセントレータ３００，３０２，３０６，３０８を利用するローカル・エリア・ネットワーク（ＬＡＮ）またはＦＤＤＩシステムを示す。コンセントレータ３００，３０２は、デュアル反周回（ｃｏｕｎｔｅｒ−ｒｏｔａｔｉｎｇ）ＦＤＤＩバックボーン通信リング３０４に結合されたデュアル・アタッチ・コンセントレータ（ｄｕａｌ ａｔｔａｃｈ ｃｏｎｃｅｎｔｒａｔｏｒ： ＤＡＣ）である。コンセントレータ３０６，３０８は、システム階層において上にあるコンセントレータのマスタ・ポートに結合されたシングル・アタッチ・コンセントレータ（ｓｉｎｇｌｅ ａｔｔａｃｈ ｃｏｎｃｅｎｔｒａｔｏｒ： ＳＡＣ）である。例えば、コンセントレータ３０２は、システム階層においてコンセントレータ３０６の上にある。図６においてＦＤＤＩ終端局を表す終端局３１０，３１１，３１２，３１３，３１４も、システム階層において上のコンセントレータのマスタ・ポートに接続される。終端局は、コンピュータ，ワークステーション，通信装置または他のＦＤＤＩ／ＬＡＮ互換デバイスでもよい。
【００６９】
コンセントレータは、終端局または他のＦＤＤＩコンセントレータの接続ポイントとなる。また、コンセントレータは局バイパス，局挿入およびネットワーク管理の機能を行う。コンセントレータが高い誤り率または不良接続を検出すると、不良終端局またはコンセントレータをリングから論理的に切り離す。コンセントレータは、不良の訂正またはオンライン化した終端局またはコンセントレータに応答して任意の終端局またはコンセントレータを挿入できる。ネットワーク管理ソフトウェアにより、ネットワーク管理者はネットワークのニーズに応じてコンセントレータを構成できる。この機能は、故障分離に利用できる。
【００７０】
デュアル・リング３０４は、データ送信用の主経路および副経路を提供する。通常動作では、主経路のみが用いられる。ネットワーク上で１つの故障があると、ネットワーク管理は、データを副経路に論理的に送って、故障した部分を分離することによって、故障を迂回できる。これは、１つの連続したリングを形成する。
【００７１】
図６に示すネットワークの目的は、終端局間で情報の交換を可能にすることである。終端局３１０，３１１，３１２，３１３，３１４は、端末，ワークステーション，ホストまたは好適な形態ではサーバである。
【００７２】
図７は、図２のスイッチング回路を制御するために用いられるスイッチング方法を示す。ステップ３２０は、スイッチング方法の開始である。ステップ３２２において、図２に示す制御レジスタ５０，５１，５２，５３，５４，５５または５６の１つに値を書き込む。この書き込みは、図２で説明したようにレジスタ制御ブロック４０と相互作用することによって行われる。ステップ３２４において、すべての制御レジスタ５０，５１，５２，５３，５４，５５，５６が所望のクロスバ構成について適切な値を有しているかどうか調べられる。有していない場合、ステップ３２２は繰り返され、他のアドレス値が制御レジスタに入力される。すべて適切な値が第１段のレジスタにある場合、ステップ３２６において、図２のＷＲＩＴＥ＿ＸＢＡＲ信号をアサートさせるレジスタ制御４０内の番地に書き込む。ＷＲＩＴＥ＿ＸＢＡＲ信号のアサートにより、制御レジスタ５０，５１，５２，５３，５４，５５，５６における値は第２段の制御レジスタ６０，６１，６２，６３，６４，６５，６６に転送され、図２のスイッチ３０，３１，３２，３３，３４，３５，３６は、これらのレジスタにおける値に基づいて出力を入力に結合する。従って、すべての出力に対するすべての入力のスイッチングは、時間的に並列に、または同時に行われる。ステップ３２６が完了すると、スイッチング回路構成は完了し、ステップ３２７でスイッチング方法は終了する。
【００７３】
本発明は、カッドＥＬＭデバイスをスイッチングする方法を提供し、小型カッドＥＬＭデバイス／集積回路について、およびローカル・エリア・ネットワーク用途およびコンセントレータにおいてカッドＥＬＭを利用するためのさまざまな適用について説明してきた。このような方法およびカッドＥＬＭ集積回路により、ユーザは従来技術に比べて多くの利点を実現できる。
【００７４】
従来のコンセントレータの基板スペース条件は、コンセントレータ構成で可能な終端局の数を制限する。基板面積およびチップ数は、コンセントレータ設計においてカッドＥＬＭデバイスを利用することによって低減される。単一集積回路上で４つのＥＬＭデバイスを組み合わせ、かつスイッチング・マトリクス，マトリクス用制御回路，ＥＬＭ間相互接続および暗号デバイスを内蔵することにより、基板面積制限の問題は解決される。チップ数および基板面積の低減は、コスト節減につながる。
【００７５】
カッドＥＬＭ上に暗号回路を集積することにより、暗号回路が提供する機能のソフトウェア制御が可能になる。これは、各ＥＬＭ回路の内部のソフトウェア・インタフェースを利用することによって達成される。すでにデバイスに固有のこのソフトウェア・インタフェースを利用することにより、暗号回路について別のインタフェースの必要がなくなり、コストおよび面積条件をさらに低減する。
【００７６】
離散多重化構造を利用する従来のコンセントレータは、ＳＭＴによってコンセントレータで必要とされるすべての構成状態を構築するために必要な柔軟性のレベルをコスト効率的に達成できない。すべての出力を任意の入力に結合させることにより、クロスバ・スイッチはこの必要性に十分なレベルの相互接続柔軟性を提供する。
【００７７】
クロスバ・スイッチング・マトリクスを用いることは、カッドＥＬＭで実施されるレジスタ制御方式によって簡単になる。クロスバ内の各出力は、制御レジスタ内の３ビット・フィールドによって制御される。これら３ビット・フィールド（アドレス）は、すべての出力について同じく設計される。これら３ビット・フィールドにより、任意の入力を任意の時間に任意の出力に結合できる。これは、クロスバ・スイッチを構成するために必要なソフトウェアを大幅に簡略化し、ＳＭＴ互換性を柔軟に提供する。
【００７８】
従来のコンセントレータ構成では、バックボーン・リングからＥＬＭを追加または削除するスイッチング・マトリクスは、システムがリセット状態になると、ネットワーク上の終端局に対するサービスに中断を生じる。これは、ネットワーク内のＥＬＭの構成が変更される度に生じる。カッドＥＬＭでは、ＷＲＩＴＥ＿ＸＢＡＲ信号により、構成マトリクス全体が一度にスイッチングでき、４つのすべてのＥＬＭを同時に再構成し、サービス中断の影響を軽減する。
【００７９】
さまざまな種類のメディアにおけるＦＤＤＩ規格の進化に伴い、検討中の問題の１つは、ＳＭＴのブレーク接続中に真のＱ（ｑｕｉｅｔ） 信号またはスクランブルされたＱ信号を送信すべきかどうかである。ＦＯＴＯＦＦ信号のアサートおよびデアサートを行う高精細タイマにより、外部ＦＣＧ回路によるスクランブルＱから真Ｑへの遷移の制御が可能になり、図１のカッドＥＬＭの用途が広がる。
【００８０】
以上、本発明について特定の実施例を参照して図説してきたが、さらなる修正や改善は当業者に想起される。例えば、回路上のＥＬＭデバイスの数は、２以上の任意のＥＬＭを含め変更できる。ＥＬＭ回路の機能または目的と同様な他の回路も、カッドＥＬＭ設計においてＥＬＭの代わりに代用できる。
【００８１】
集積のため、カッドＥＬＭ設計において冗長な部分がある。これらの部分は回路内で組み合わせて、チップ上のゲート数を低減できる。より高いレベルの集積も可能である。前述のＭＡＣ，ＦＳＩおよびＦＣＧ回路など追加回路をカッドＥＬＭ回路に取り込んで、さらに小型化および低コスト化を進めることができる。別の可能な変更として、カッドＥＬＭ回路の入力および出力バスの数および寸法がある（４つ以上または３つ未満のバスも利用でき、これらのバスのビット幅も変更できる）。
【００８２】
用いられるクロスバ構成は、さまざまに変えることができる。フル・クロスバの機能の一部を提供する類似のブロックで代替したり、類似のスイッチング方式も利用できる。
【００８３】
ここで示したシステムはＦＤＤＩ環境用であるが、説明してきた構成や方法は他のプロトコルやネットワーク技術（例えば、任意のトークン・パッシング方式のローカル・エリア・ネットワーク）に移植できる。
【００８４】
本明細書で教示されるクロスバ・スイッチは、Ｎを２以上の正の有限整数として、Ｎ本の入力およびＮ本の出力を有することができる。
【００８５】
従って、本発明は図示の特定の形式に制限されず、特許請求の範囲は本発明の精神および範囲から逸脱しない一切の修正を網羅することが理解される。
【図面の簡単な説明】
【図１】本発明による、４つのＥＬＭ回路と１つのクロスバ・スイッチング回路とを有する集積回路を示すブロック図である。
【図２】本発明によるクロスバ・スイッチング回路を示すブロック図である。
【図３】本発明によるＥＬＭ回路を示すブロック図である。
【図４】本発明による暗号回路（スクランブリング／デスクランブリング回路ともいう）を示すブロック図である。
【図５】図１に示す複数の集積回路を有する、本発明によるコンセントレータ回路／システムを示すブロック図である。
【図６】本発明によるローカル・エリア・ネットワーク（ＬＡＮ）を示すブロック図である。
【図７】本発明により、２つ以上のＥＬＭ回路と１つのクロスバ・スイッチング回路とを有する集積回路をスイッチングする方法を示すフローチャートである。
【符号の説明】
１０
１２，１４，１６，１８ ＥＬＭ回路
２０ クロスバ・スイッチ回路
２２，２４，２６，２８ 暗号回路
３０，３１，３２，３３，３４，３５，３６ スイッチ
４０ レジスタ制御回路
５０，５１，５２，５３，５４，５５、５６ レジスタ
６０，６１，６２，６３，６４，６５，６６ 制御レジスタ
７０，７１，７２ Ｄフリップフロップ
８０，８１，８２，８３ ＭＵＸ
８６，８８ ＭＵＸ
１００ 受信データ入力
１０２ ＥＢローカル・ループバックＭＵＸ
１０４ フレーマ＆伸縮バッファ
１０６ リンク管理ローカル・ループバックＭＵＸ
１０８ デコーダ
１１０ バイパスＭＵＸ
１１２ スクラブＭＵＸ
１１４ 受信データ出力
１１６ ライン・ステート・マシーン
１１８ エラー・カウンタ
１２０ 内蔵自己テスト（ＢＩＳＴ）
１２２ 送信データ入力
１２４ リモート・ループバックＭＵＸ
１２６ データ・ストリーム発生器
１２８ エンコーダ
１３０ テスト・データＭＵＸ
１３２ 送信データ出力
１３４ リピート・フィルタ
１３６ 物理接続管理回路
１３８ ノード・プロセッサ・インタフェース
１５０ Ｆｏｔｏｆｆアサート・タイマ
１５１ Ｆｏｔｏｆｆデアサート・タイマ
１５２ スクランブラ回路
１５４ デスクランブラ回路
１５６ 信号検出フィルタ
１５８ ループバック回路
２００ コンセントレータ
２０１ マイクロプロセッサ
２０２ メモリ
２０４ ＦＤＤＩシステム・インタフェース（ＦＳＩ）回路
２０６ メディア・アクセス制御（ＭＡＣ）
２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７ ＦＤＤＩクロック発生器（ＦＣＧ）回路
３００，３０２，３０６，３０８ コンセントレータ
３０４ デュアル反周回ＦＤＤＩバックボーン通信リング
３１０，３１１，３１２，３１３，３１４ 終端局
【産業上の利用分野】
本発明は、一般に、半導体回路に関し、さらに詳しくは、ＦＤＤＩ（ｆｉｂｅｒ ｄａｔａ ｄｉｓｔｒｉｂｕｔｅｄ ｉｎｔｅｒｆａｃｅ）回路に関する。
【０００２】
【従来の技術】
現在、ＦＤＤＩコンセントレータ・システムは、個別部品からなるＥＬＭ（ｅｌａｓｔｉｃ ｂｕｆｆｅｒ ａｎｄ ｌａｙｅｒ ｍａｎａｇｅｍｅｎｔ） 回路，不適切な個別部品からなる多重化相互接続（ｍｕｌｔｉｐｌｅｘｅｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ） 回路および他の個別的な部品から設計・構築されている。この種の設計により、多くの問題が生じている。個別部品で構成されるＥＬＭが用いられているだけでなく、スイッチング・マトリックス，スイッチング・マトリクスを制御する論理およびこれらのシステムを結合するすべてのバスは個別的に構築される。現在のＦＤＤＩコンセントレータ（ｃｏｎｃｅｎｔｒａｔｏｒ）の基板寸法は、個別部品を用いているため極めて大きい。大きな基板寸法およびコンポーネントの数により、コンセントレータ・システムは極めて高価になっている。さらに、不適切な個別部品からなる多重化相互接続回路のため、包括的で柔軟性のあるＦＤＤＩ仕様対応の相互接続をあらゆるＦＤＤＩ環境で利用できない。
【０００３】
【発明が解決しようとする課題】
つまり、現在のコンセントレータにおけるスイッチング・マトリクスは、マルチプレクサによって構成されている。これらのマルチプレクサは個別部品で構成するには高価であり、その柔軟性は限られている。ＳＭＴ（Ｓｔａｔｉｏｎ Ｍａｎａｇｅｍｅｎｔ）ソフトウェアのあらゆる条件を満たすためには、非常に多くのマルチプレクサが必要になる。個別的システムでは一般に妥協が行われ、限られた相互接続の柔軟性を提供する限られた数のマルチプレクサを有する。これらのシステムは、ＳＭＴの条件と完全な整合性がない。
【０００４】
スイッチング・マトリクスを一般に構成する多重化構造は、制御するのが極めて難しい。従って、個別的に構築される制御回路は複雑で、これらを制御するソフトウェアも困難である。これらの問題に対処することは、コンセントレータの設計時間を増加する。ハードウェア設計に時間がかかるのみならず、複雑な制御ソフトウェアは設計サイクル時間も増加する。
【０００５】
【課題を解決するための手段】
上記の欠点は本発明によって克服され、他の利点が実現される。１つの形態では、本発明は、トークン・パッシング（ｔｏｋｅｎ ｐａｓｓｉｎｇ） ローカル・エリア・ネットワーク通信を可能にする集積回路によって構成される。この集積回路は、第１回路と、第２回路と、スイッチング用回路とを有する。第１回路は、第１入力，第２入力，第１出力および第２出力を有する。第１入力は、集積回路の外部から第１群のビットを受けるために用いられる。第１回路は、第１群のビットをデータ・フレームにまとめ、このデータ・フレームを第１回路の第１出力に与える。第２出力は、集積回路の外部にデータを与える。第２回路は、第１入力，第２入力，第１出力および第２出力を有する。第１入力は、集積回路の外部から第２群のビットを受けるために用いられる。第２回路は、第２群のビットをデータ・フレームにまとめ、このデータ・フレームを第２回路の第１出力に与える。第２出力は、集積回路の外部にデータを与えるために用いられる。スイッチング用回路は、第１回路の第１出力に結合された第１入力と、第２回路の第１出力に結合された第２入力と、集積回路の外部からデータを受ける第３入力と、第１回路の第２入力に結合された第１出力と、第２回路の第２入力に結合された第２出力と、集積回路の外部にデータを与える第３出力とを有する。
【０００６】
別の形態では、本発明は、Ｎ個の回路と、１つのクロスバ・スイッチング回路（ｃｒｏｓｓｂａｒ ｓｗｉｔｃｈｉｎｇ ｃｉｒｃｕｉｔ）とを有するローカル・エリア・ネットワーク（ＬＡＮ）で用いられる集積回路によって構成される。Ｎを２以上の有限整数とすると、各Ｎ個の回路は、集積回路の外部からの固有の入力と、集積回路の外部への固有の出力とを有する。各Ｎ個の回路は、集積回路を通過するビットを符号／復号し、受信されたバイナリ・ビットをデータ・フレーム構造からまたはデータ・フレーム構造にまとめ、固有入力と固有出力との間で着信データ（ｉｎｃｏｍｉｎｇ ｄａｔａ） と発信データ（ｏｕｔｇｏｉｎｇ ｄａｔａ） との間のクロック許容差（ｃｌｏｃｋ ｔｏｌｅｒａｎｃｅ） を調整し、集積回路内で符号化データにおける誤りを検出するために用いられる。クロスバ・スイッチング回路は、（１）少なくともＮ＋１本の入力、ただしＮ＋１入力のＮはそれぞれＮ個の回路の固有の１つに結合され；（２）少なくともＮ＋１本の出力、ただしＮ＋１出力のＮはそれぞれＮ個の回路の固有の１つに結合され；（３）第１外部集積回路端子に結合された少なくとも１つの入力；および（４）第２外部集積回路端子に結合された少なくとも１つの出力を有し、このクロスバ・スイッチにより任意のＮ＋１入力をプログラマブル・アドレス・ビットを介して任意のＮ＋１出力に結合できる。
【０００７】
さらに別の形態では、本発明は、ローカル・エリア・ネットワークにおいて複数の出力導線に対する複数の入力導線の相互接続を制御する方法によって構成される。この方法は、複数の制御レジスタにおける各制御レジスタにアドレス値を書き込むことからなり、複数の制御レジスタにおける各制御レジスタは、少なくとも１つの出力導線に相当し、各制御レジスタに書き込まれた各アドレス値は入力導線を識別する。スイッチング回路は、複数の制御レジスタに格納されたアドレス値に基づいて、任意の１つの入力導線を任意の１つの出力導線に接続するためスイッチングされる。
【０００８】
さらに別の形態では、本発明は、Ｎを２以上の有限整数とするＮ個の個別回路と、１つのクロスバ・スイッチング回路とを有するローカル・エリア・ネットワーク・システムによって構成される。
【０００９】
さらに別の形態では、本発明は、ローカル・エリア・ネットワーク・システムで用いられるコンセントレータ・システムによって構成される。コンセントレータは、コンセントレータ・システムの動作を管理するためのプロセッサを有する。このプロセッサは、アドレス・バス，データ・バスおよび少なくとも１つの制御信号を有する。コンセントレータは、各アドレス・バス，データ・バスおよび少なくとも１つの制御信号に結合された集積回路を有する。この集積回路は、集積回路内にＭ個の回路を有し、ここでＭは２以上の正の有限整数であり、各Ｍ個の回路はコンセントレータ・システム内で複数のデータ・ビットを受け、これら複数のデータ・ビットをデータ・フレームにまとめる。Ｍ個の回路はスイッチング回路を介して選択的に相互接続され、ローカル・エリア・ネットワーク内でデータ・フレームを転送する。コンセントレータは、コンセントレータ・システムの外部から与えられた第１データ・ストリームからデータ・ビットを抽出する第１回路を有する。この第１回路は、データを集積回路に送出するために結合された第１端子と、集積回路からデータを送信するための第２端子とを有する。コンセントレータは、コンセントレータ・システムの外部から与えられた第２データ・ストリームからデータ・ビットを抽出する第２回路を有する。この第２回路は、データを集積回路に送出するために結合された第１端子と、集積回路からデータを送信するための第２端子とを有する。
【００１０】
さらに別の形態では、本発明は、ＥＬＭ回路と、ビットをスクランブルおよびアンスクランブルするための暗号回路（ｃｉｐｈｅｒ ｃｉｒｃｕｉｔ）とを集積回路内で有する単一集積回路によって構成される。
【００１１】
本発明は、添付の図面とともに以下の詳細な説明から明らかになろう。
【００１２】
【実施例】
図面を簡単かつわかりやすくするため、図面における要素は必ずしも原寸通りではない。例えば、わかりやすいようにある要素の寸法は他の要素に対して誇張されている。さらに、適切と考えられる場合には、対応するまたは同様な要素を示すため参照番号は複数の図面を通じて繰り返し用いられている。
【００１３】
一般に、本発明は、固有のカッド（ｑｕａｄ）ＥＬＭ集積回路，カッドＥＬＭ集積回路設計，カッドＥＬＭ集積回路を利用するローカル・エリア・ネットワーク（ＬＡＮ），カッドＥＬＭ集積回路を利用するＦＤＤＩ，１つ以上のカッドＥＬＭ集積回路を利用するコンセントレータ，およびカッドＥＬＭデバイスの他の効率的な利用についてクロスバ・スイッチングを行う方法および装置を提供する。カッドＥＬＭデバイスおよびスイッチング方法は、３つのバスおよび１つのクロスバ・スイッチを有する単一集積回路上で４つのＥＬＭデバイスを集積することによって達成され、これによりユーザは、４つのＥＬＭおよび３つのバスを多くのさまざまな構成に配列できる。カッドＥＬＭ集積回路を利用する任意の設計は、ＳＭＴ（Ｓｔａｔｉｏｎ Ｍａｎａｇｅｍｅｎｔ）ソフトウェアの条件に完全に準拠できる。
【００１４】
カッドＥＬＭデバイスの主な用途は、ＦＤＤＩコンセントレータであり、カッドＥＬＭデバイス上のクロスバ・スイッチによって提供される柔軟性によって、カッドＥＬＭを利用するコンセントレータ・システムは、前述のようにＦＤＤＩＳＭＴソフトウェア条件に準拠できる。これは、図１に示すカッドＥＬＭデバイスではなく、個別的な部品で構成された従来のＦＤＤＩコンセントレータでは、不可能ではないにしても困難であった。カッドＥＬＭチップ上にクロスバ・スイッチを設けることにより、コンセントレータ設計における外部多重化方式およびそれに伴う制御回路の必要性が無くなる。このことは、４つのＥＬＭデバイスが単一集積回路上で集積されるという事実とともに、コンセントレータ設計における基板面積を低減し、柔軟性を改善し、コストを節減する。
【００１５】
これらの特徴の他に、カッドＥＬＭデバイスは、ＥＬＭデバイスに結合される４つの暗号デバイス（Ｃｉｐｈｅｒ ｄｅｖｉｃｅ） （スクランブリング／デスクランブリング・デバイス／回路ともいう）を提供する。これらの暗号デバイスは、ＥＬＭデバイスによって生成されたビット・ストリームをスクランブルするために利用でき、それによりビット・ストリームを、ＦＤＤＩで用いられる本来の媒体である光ファイバ・ケーブル接続ではなく、ＵＴＰ（Ｕｎｓｈｉｅｌｄｅｄ Ｔｗｉｓｔｅｄ Ｐａｉｒ） 接続で送出できるようになる。また、暗号デバイスは、ＥＬＭデバイスへの着信ビット・ストリームのデスクランブルも行う。暗号デバイスの別の特徴は、特定のＦＤＤＩ接続状態間の遷移制御の精細な細分性（ｇｒａｎｕｌａｒｉｔｙ） を可能にするタイマのセットがあることである。
【００１６】
本発明は、前述の欠点の多くを克服し、図１ないし図７を参照することによって詳しく理解される。図１は、４つのＥＬＭ（ｅｌａｓｔｉｃｉｔｙ ｂｕｆｆｅｒ ａｎｄ ｌａｙｅｒ ｍａｎａｇｅｍｅｎｔ）回路１２，１４，１６，１８を有するカッドＥＬＭデバイスを示す。図１の４つのＥＬＭ回路１２，１４，１６，１８は、クロスバ・スイッチ回路２０を介して選択的に結合される。各ＥＬＭ１２，１４，１６，１８は、データ・フレーミング（ｄａｔａ ｆｒａｍｉｎｇ），伸縮バッファリング（ｅｌａｓｔｉｃｉｔｙ ｂｕｆｆｅｒｉｎｇ），符号化，復号、平滑化（ｓｍｏｏｔｈｉｎｇ） ，ライン状態検出およびリピート・フィルタ（ｒｅｐｅａｔ ｆｉｌｔｅｒｉｎｇ）を含む、ＦＤＤＩ規格の物理層機能を実行する。
【００１７】
一般に、ＥＬＭデバイスは、ＦＤＤＩプロトコルの物理層（ＰＨＹ）の機能を実行することを目的とする。ＦＤＤＩプロトコルは、ローカル・エリア・ネットワーク（ＬＡＮ）上の分散クロックの利用を規定する。ＬＡＮの各局は、ＬＡＮにおけるすべての局を結合するＦＤＤＩ通信リング上で、情報を送信するための局部発生クロックを有する。受信局は、自局のクロックを着信データ・ストリームに同期させる。局はこのクロックを利用してデータを復号し、ローカル・クロックをクロック源として用いてデータを送信する。
【００１８】
また、ＥＬＭデバイスはＬＡＮ内の情報を符号化・復号化する。ＦＤＤＩシステムにおける基本的な情報単位は「シンボル（ｓｙｍｂｏｌ）」である。シンボル（データを送信するために用いられるデータ・シンボル；ＦＤＤＩ通信リング保全性を検証・維持するために用いられるライン状態シンボル（ｌｉｎｅ ｓｔａｔｅ ｓｙｍｂｏｌ） ；データ・フレームのステータスを示すために用いられる制御インジケータ・シンボル）は、通信リング上で局から局に送信される。データ・フレームまたは複数のグループ化されたシンボルまたはシンボルのデータ・ストリームは、ＥＬＭデバイスを介してＦＤＤＩシステムで通信される。ＦＤＤＩ符号および復号処理は、当技術分野で周知である。
【００１９】
ＦＤＤＩシステムにおける各ＥＬＭは、伸縮バッファを利用する。各局は、局部発生クロックを利用してシンボルを送信し、各クロックは厳密に同じ周波数で動作しない。よって、もし補正を行なわなければ、通信中にビットを失う可能性がある。伸縮バッファは、不整合クロック周波数によりビットが失われないようにするため用いられる。
【００２０】
各ＥＬＭは、平滑処理を行う。各ＦＤＤＩフレームの開始は、空きバス（ｉｄｌｅ ｂｕｓ）からの空きシンボル（ｉｄｌｅ ｓｙｍｂｏｌ） を格納する。同期はこれらの空きシンボルを介して行われる。フレームが通信リングを回ると、シンボル・フレームのプリアンブル・シンボルの一部が失われ、フレーム自体が失われることがある。これを防ぐために、平滑装置（ｓｍｏｏｔｈｅｒ）がＥＬＭデバイスによって構築され、平滑装置は通信リングでフレームを反復する前にプリアンブルにフレームを挿入または削除する。この挿入および／または削除は、リングにおける下流の隣接局がフレームを正しく受信するために十分なプリアンブルが存在するように実行される。
【００２１】
ＥＬＭリピート・フィルタは、コード違反または無効ライン状態がリングを伝搬することを防ぐために用いられる。リピート・フィルタは、有効フレームの伝搬や、失われたまたは破損したフレームの伝搬を可能にして、これらがリング上の次のメディア・アクセス制御（ＭＡＣ）エンティティによってカウントできるようにし、また局が上流の隣接局から下流の隣接局などにデータを反復できるようにする。
【００２２】
図１において、クロスバ・スイッチ回路２０は、各４つのＥＬＭ回路１２，１４，１６，１８が３つの入力データ・バス（Ｐ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ），３つの出力データ・バス（Ｐ＿ＢＵＳ＿ＯＵＴ，Ｓ＿ＢＵＳ＿ＯＵＴ，Ｒ＿ＢＵＳ＿ＯＵＴ）および他のＥＬＭ回路１２，１４，１６および／または１８とどのように結合するかを制御する。好適なクロスバ・スイッチは、任意の入力を任意の出力と結合できる。クロスバ・スイッチ２０の各入力および出力は１１ビット幅である。これらの１１ビット・バスは、１０ビットのデータ（２つのパラレル５ビット符号化データ値がＦＤＤＩバス・プロトコルで通信される）および１つのパリティ・ビットを含む。３つの入力データ・ポート（Ｐ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ）および３つの出力データ・ポート（Ｐ＿ＢＵＳ＿ＯＵＴ，Ｓ＿ＢＵＳ＿ＯＵＴ，Ｒ＿ＢＵＳ＿ＯＵＴ）は、別のＥＬＭ，カッドＥＬＭまたはメディア・アクセス制御（ＭＡＣ）デバイスに対してデータ・フレームを転送するために利用できる。
【００２３】
図１に示す暗号回路２２，２４，２６，２８は、メディアに発信するデータをスクランブルし、かつメディアから着信する入力データをデスクランブルするためにカッドＥＬＭによって任意に用いられる。
【００２４】
図１に示す局１，２，３，４は、光ファイバまたはツイスト・ペア・メディア（ｔｗｉｓｔｅｄ ｐａｉｒ ｍｅｄｉａ）を介して回路１０に結合された別のＦＤＤＩ端末局（例えば、ワークステーション）またはコンセントレータを表す。図１の要素について、以下で詳細に説明する。
【００２５】
図２は、図１のクロスバ・スイッチとして利用できるクロスバ・スイッチ２０を示す。図２は、クロスバ・スイッチ２０への入力と、図１の４つのＥＬＭ回路１２，１４，１６，１８の出力との間に結合されたバスと同様な入力バス、すなわち、ＥＬＭ Ｗ１２からの出力であるバス（Ｗ＿ＥＬＭ＿ＩＮ）と、ＥＬＭ
Ｘ１３からの出力であるバス（Ｘ＿ＥＬＭ＿ＩＮ）と、ＥＬＭ Ｙ１４からの出力であるバス（Ｙ＿ＥＬＭ＿ＩＮ）と、ＥＬＭ Ｚ１５からの出力であるバス（Ｚ＿ＥＬＭ＿ＩＮ）を示す。図２における入力バスＰ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮは、図１に記した入力バスと同様である。
【００２６】
また、図２は、図１に示すＥＬＭ回路１２，１４，１６，１８にクロスバ・スイッチ２０を結合するバスと同様な、クロスバ・スイッチ２０の出力バス、すなわち、ＥＬＭ Ｗ１２への入力であるバス（Ｗ＿ＥＬＭ＿ＯＵＴ）と、 ＥＬＭＸ１４への入力であるバス（Ｘ＿ ＥＬＭ＿ＯＵＴ）と、 ＥＬＭ Ｙ１６への入力であるバス（Ｙ＿ ＥＬＭ＿ＯＵＴ）と、 ＥＬＭ Ｚ１８への入力であるバス（Ｚ＿ ＥＬＭ＿ＯＵＴ）を示す。図２に示す出力バス Ｐ＿ＢＵＳ＿ＯＵＴ，Ｒ＿ＢＵＳ＿ＯＵＴ，Ｓ＿ＢＵＳ＿ＯＵＴは、図１に記した出力バスと同様である。
【００２７】
クロスバ・スイッチ２０は、入力バスＷ＿ＥＬＭ＿ＩＮ，Ｘ＿ＥＬＭ＿ＩＮ，Ｙ＿ＥＬＭ＿ＩＮ，Ｚ＿ＥＬＭ＿ＩＮ，Ｐ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮを出力バスＷ＿ＥＬＭ＿ＯＵＴ，Ｘ＿ＥＬＭ＿ＯＵＴ，Ｙ＿ＥＬＭ＿ＯＵＴ，Ｚ＿ＥＬＭ＿ＯＵＴ，Ｐ＿ＢＵＳ＿ＯＵＴ，Ｒ＿ＢＵＳ＿ＯＵＴ，Ｓ＿ＢＵＳ＿ＯＵＴに選択的に結合する。この選択的結合は、スイッチＷ＿ＳＷＩＴＣＨ３０，Ｘ＿ＳＷＩＴＣＨ３１，Ｙ＿ＳＷＩＴＣＨ３２，Ｚ＿ＳＷＩＴＣＨ３３，Ｐ＿ＳＷＩＴＣＨ３４，Ｒ＿ＳＷＩＴＣＨ３５，Ｓ＿ＳＷＩＴＣＨ３６によって行われる。各スイッチ３０，３１，３２，３３，３４，３５，３６は、入力バスの１つを出力バスに結合する。制御レジスタ６０，６１，６２，６３，６４，６５，６６は、制御ビット（すなわち、各入力について１つの固有アドレスである、アドレス・ビット）をスイッチ３０，３１，３２，３３，３４，３５，３６に与え、これらは図２の各スイッチの出力にどの入力を結合するかを決定する。
【００２８】
レジスタ制御回路４０は、入力アドレス・バス（ＡＤＤＲ），双方向データ・バス（ＤＡＴＡ），入力制御信号（ＲＥＡＤ／ＷＲＩＴＥ），入力制御信号（ＳＥＬＥＣＴ），入力制御信号（ＴＥＳＴＭＯＤＥ）および出力制御信号（ＷＲＩＴＥ＿ＸＢＡＲ）を有する。レジスタには２段階ある。第１段のレジスタ５０，５１，５２，５３，５４，５５、５６は、ＤＡＴＡバスから取り込まれた値で書き込まれる。第２段のレジスタ６０，６１，６２，６３，６４，６５，６６は、スイッチ３０，３１，３２，３３，３４，３５，３６への実際の制御信号を格納する。制御レジスタ回路４０がＷＲＩＴＥ＿ＸＢＡＲ信号をアサートすると、第１段のレジスタにおけるデータは第２段のレジスタに転送される。これにより、すべてのスイッチは時間的に同時（すなわち、並列に）に構成を変更できる。ＴＥＳＴＭＯＤＥ信号がアサートされると、現在のレジスタ値はオーバライド（ｏｖｅｒｒｉｄｅ）され、クロスバ・スイッチ２０におけるレジスタは、テスト用に１つのＥＬＭデバイスを分離するように構成される。
【００２９】
レジスタ制御回路４０は、ＡＤＤＲバスを利用して、第１段のどのレジスタに作用するかを決定する。また、ＡＤＤＲによって選択できる番地があり、この番地に任意の値が書き込まれると、ＷＲＩＴＥ＿ＸＢＡＲ信号がアサートされる。ＲＥＡＤ／ＷＲＩＴＥ信号は、レジスタについてリードまたはライトを行うかを決定し、ＳＥＬＥＣＴ信号はイベント（リードまたはライト）を発生させる。リード機能が選択されると、ＡＤＤＲによって決定されたレジスタによって格納されたデータがＤＡＴＡバスに乗せられる。ライト機能が選択されると、ＤＡＴＡバス上にあるデータがＡＤＤＲによって選択されたレジスタに入れられる。
【００３０】
また、図２は、Ｄフリップフロップ７０，７１，７２の３つのバンクを示す。Ｄフリップフロップ７０，７１，７２は、入力クロック（ＣＬＫ）と、入力バスＰ＿ＢＵＳ＿ＩＮ，Ｒ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮをそれぞれ有する。Ｄフリップフロップ７０，７１，７２は、ＣＬＫ信号の立ち上がりで３つのバス上にあるデータを捕捉する。Ｄフリップフロップ７０，７１，７２の出力は、Ｐ＿ＳＷＩＴＣＨ３４，Ｒ＿ＳＷＩＴＣＨ３５，Ｓ＿ＳＷＩＴＣＨ３６への入力と結合される。Ｄフリップフロップ７０，７１，７２は、Ｐ＿ＢＵＳ＿ＩＮ、Ｒ＿ＢＵＳ＿ＩＮ，Ｓ＿ＢＵＳ＿ＩＮバス上のデータをＣＬＫと同期させるために用いられる。これら３つのバスの１つがスイッチ３４，３５または３６の出力に選択されると、このスイッチの出力は入力バスの再同期されたバージョンとなる。これは、カッドＥＬＭ回路１０への入力バスの１つが任意のＥＬＭデバイス１２，１４，１６または１８の入力に結合せずに直接回路１０を通過すると、バスは同期されるように行われる。この同期により、他のカッドＥＬＭ回路１０を直接通過するタイミング遅延を受けずに、多重カッドＥＬＭ回路１０を縦続しやすくなる。
【００３１】
前述のように、制御信号ＴＥＳＴＭＯＤＥがアサートされると、クロスバ・スイッチ２０はテスト用に４つのＥＬＭ回路１２，１４，１６または１８の１つを分離する。どのＥＬＭ回路が分離されるかは、ＡＤＤＲバスによって決定される。特定のＥＬＭ回路がテストのために分離されると、このＥＬＭ回路への追加入力信号がＭＵＸ８０，８１，８２，８３によって利用可能になる。ＥＬＭ回路に対するこれらの追加入力信号は、バス（Ｗ＿ＴＥＳＴ＿ＯＵＴ，Ｘ＿ＴＥＳＴ＿ＯＵＴ，Ｙ＿ＴＥＳＴ＿ＯＵＴ，Ｚ＿ＴＥＳＴ＿ＯＵＴ）にまとめられる。追加入力は、ＭＵＸ８０，８１，８２，８３の入力に結合されたＳ＿ＢＵＳ＿ＩＮ上の特定のビットを介してアクセスされる。ＴＥＳＴＭＯＤＥおよびＡＤＤＲは、４つのＭＵＸ８０，８１，８２，８３を制御する。特定のＥＬＭ回路がテスト用に分離されない場合、入力バス（ＤＥＦＡＵＬＴ）がＭＵＸ８０，８１，８２，８３によってこれらの追加入力信号に結合される。
【００３２】
ＥＬＭデバイス１２，１４，１６または１８の１つがテスト用に分離されると、カッドＥＬＭデバイス１０の外部からアクセスする必要のあるＥＬＭから追加出力がある。これらの追加出力信号は、マルチプレクサＭＵＸ８６およびＭＵＸ８８によってＳ＿ＢＵＳ＿ＯＵＴバス上の特定のピンに結合される。ＭＵＸ８６は、ＡＤＤＲバスによって制御され、ＭＵＸ８８の入力にどのＥＬＭ出力信号を結合するかを選択する。ＭＵＸ８８は、ＴＥＳＴＭＯＤＥ信号によって制御される。ＴＥＳＴＭＯＤＥがアサートされると、追加ＥＬＭ出力信号はＳ＿ＢＵＳ＿ＯＵＴバスに結合される。ＴＥＳＴＭＯＤＥがアサートされないと、ＭＵＸ８８はＳ＿ＳＷＩＴＣＨ３６の出力を出力バスＳ＿ＢＵＳ＿ＯＵＴに結合する。
【００３３】
図３は、ＥＬＭ回路１２，１４，１６，１８として図１で用いることができるＥＬＭ（ｅｌａｓｔｉｃ ｂｕｆｆｅｒ ａｎｄ ｌａｙｅｒ ｍａｎａｇｅｍｅｎｔ） 回路を示す。以下では、ここのＥＬＭ回路の機能について説明する。
【００３４】
受信データ入力１００は、入力クロック（ＲＳＣＬＫ）を利用して入力データ・ストリーム（ＲＤＡＴＡ）をＥＬＭ回路に同期させる。ＲＤＡＴＡおよびＲＳＣＬＫは、図１の暗号回路からのＥＬＭ回路に対する入力と同様である。
【００３５】
ＥＢローカル・ループバックＭＵＸ１０２は、受信データ入力１００からのデータ・ストリームまたは送信データ・ストリームのいずれかを選択する。
【００３６】
フレーマおよび伸縮バッファ（Ｆｒａｍｅｒ ａｎｄ Ｅｌａｓｔｉｃｉｔｙ Ｂｕｆｆｅｒ）１０４は、着信データを整合させて、適切なシンボル整合を行うために用いられる。各フレームの開始で用いられる開始デリミタは、フレーマおよび伸縮バッファ１０４によって検出され、データの適切なシンボル境界を決定するために用いられる。フレーマおよび伸縮バッファ１０４は、開始デリミタであるＪＫシンボル対が前のフレームから独立して検出されるように設計される。フレーマおよび伸縮バッファ１０４は、独立した局クロックで異なるＦＤＤＩ局間でデータを渡すことを可能にするために必要なバッファリングを行う。フレーマおよび伸縮バッファ１０４は、８０ビット・バッファおよび制御回路からなる。フレーマおよび伸縮バッファ１０４は、局における送信および受信クロックの差を補償するために用いられる。データは、ＲＳＣＬＫ入力によってフレーマおよび伸縮バッファ１０４にクロック入力され、ローカル・バイト・クロックによってバッファからクロック出力される。ただし、フレーマおよび伸縮バッファ１０４は、ＥＬＭチップの残りの部分とは異なるローカル・バイト・クロックのバージョンを利用する。このバージョンは、ローカル・シンボル・クロック（ＳＹＭＣＬＫ）からＥＬＭ回路において生成される。
【００３７】
通常、リンク管理ローカル・ループバックＭＵＸ１０６（ＬＭローカル・ループバックＭＵＸ１０６）は、フレーマおよび伸縮バッファ１０４からデータを選択し、これをデコーダ１０８に渡す。ＬＭローカル・ループバックＭＵＸ１０６は、送信データ・ストリームを選択することができ、別のループバック・テストにより故障分離を可能にする。
【００３８】
デコーダ１０８は、受信されたデータ・シンボルの必要な４Ｂ／５Ｂ（４ビットから５ビットへの）復号を行う。ＬＭローカル・ループバックＭＵＸ１０６からの整合されたデータの５ビットは、４ビットのデータと１制御ビットとに復号され、上位ビットが制御ビットである。復号されたデータは、バイパスＭＵＸ１１０に送られる。デコーダはシンボル対を処理するが、各シンボルは互いに独立して復号される。復号および符号方式は、当技術分野で周知である。
【００３９】
一般に、バイパスＭＵＸ１１０は、デコーダ１０８から復号データ・ストリームを選択し、それをスクラブ（Ｓｃｒｕｂ） ＭＵＸ１１２に渡す。バイパスＭＵＸ１１０は、送信データ入力１２２からもデータ・ストリームを選択できる。バイパスＭＵＸ１１０は、一般に、局をリングから切り離し、しかもリング連続性を提供するために、カッドＥＬＭ回路１０を採用しない従来のコンセントレータとともに用いられる。
【００４０】
一般に、スクラブＭＵＸ１１２は、バイパスＭＵＸ１１０からデータ・ストリームを選択し、これを受信データ出力１１４に渡す。また、スクラブＭＵＸ１１２は、空きシンボルを空きバスからデータ・ストリームに強制的に入れることもできる。スクラブＭＵＸ１１２は、一般に、リングを「スクラブ」する際に、空きシンボルを強制的に入れるため物理接続挿入および除去中に用いられる。
【００４１】
受信データ出力１１４は、出力データ・バス（ＲＣＤＡＴＡ）上でスクラブＭＵＸ１２からＥＬＭの外部にデータを出力する。ＲＣＤＡＴＡは、ＥＬＭをクロスバ・スイッチ２０（図１参照）に結合したＥＬＭからの出力バスと同様である。受信データ出力１１４は、データとともに奇数パリティ・ビットを出力し、さまざまなＥＬＭ回路間で故障分離を可能にする。
【００４２】
ライン・ステート・マシーン１１６は、ＬＭローカル・ループＭＵＸ１０６から出力された受信データ・ストリームを監視して、ライン状態を検出する。ライン状態（ｌｉｎｅ ｓｔａｔｅ）とは、シンボル、すなわちＱ（ｑｕｉｅｔ） ，Ｈ（ｈａｌｔ），Ｉ（ｉｄｌｅ）およびＪＫスタート・デリミタの特別のグループである。これらのライン状態は、近接局間の物理接続を確立するためのものである。これらのライン状態は、シンボル境界から独立して認識できる点で独特である。
【００４３】
エラー・カウンタ１１８は、物理接続管理回路（Ｐｈｙｓｉｃａｌ Ｃｏｎｎｅｃｔｉｏｎ Ｍａｎａｇｅｍｅｎｔ： ＰＣＭ） １３６に対して入リンク品質（ｉｎｂｏｕｎｄ ｌｉｎｋ ｑｕａｌｉｔｙ）の表示を与える。新規接続を確立するため、物理接続管理回路１３６はこの表示を利用して、リンク正常性試験（Ｌｉｎｋ Ｃｏｎｆｉｄｅｎｃｅ Ｔｅｓｔ）に合格したかどうか調べる。リンクがアクティブになると、ＰＣＭはエラー・カウンタ１１８を連続的に監視して、不適切なビット誤り率を有するリンクを検出する。
【００４４】
送信データ入力１２２は、入力送信データ・ストリーム（ＴＸＤＡＴＡ）をローカル・バイト・クロック（ＢＹＴＣＬＫ）の立ち上がりに同期させる。ＴＸＤＡＴＡデータ・ストリームは、まずローカル・シンボル・クロック（ＳＹＭＣＬＫ）の負エッジによってストローブされる。ＴＸＤＡＴＡは、クロスバ２０からＥＬＭへの入力バス（図１参照）と同様である。パリティはデータ・ストリーム上でチェックされ、パリティがエラーの場合には、データ・ストリームは強制的に違反シンボル（ｖｉｏｌａｔｉｏｎ ｓｙｍｂｏｌ）にさせられる。
【００４５】
一般に、リモート・ループバックＭＵＸ１２４は、送信データ入力１２２からデータ・ストリームを選択して、このデータ・ストリームをリピート・フィルタ１３４とデータ・ストリーム発生器１２６とに渡す。
【００４６】
データ・ストリーム発生器１２４はマルチプレクサを利用して、物理接続管理回路１３６，リピート・フィルタの制御の下で、あるいは外部プロセッサによって、指定されたシンボル対を生成する。
【００４７】
リピート・フィルタ１３４は、空き（Ｉｄｌｅ）およびアクティブ（Ａｃｔｉｖｅ）ライン状態のみをＥＬＭに通過させる。無効ライン（ｉｎｖａｌｉｄ ｌｉｎｅ）状態は、空きシンボル・ストリームになる。また、リピート・フィルタ１３４が破損したフレームを検出すると、４つのＨシンボルと次に１つのＩシンボルを送信することによりこのフレームを切り落とす。また、リピート・フィルタ１３４は、フレーム・フラグメントを検出し、各フラグメント内の最後の２つのシンボルをＩシンボルに変える。フラグメント（ｆｒａｇｍｅｎｔ）とは、終了デリミタ（ｅｎｄｉｎｇ ｄｅｌｉｍｉｔｅｒ）の前にＩシンボルがデータ・ストリームに現れるフレームのことである。本明細書で用いてきたさまざまなＦＤＤＩ用語については、１９８５年６月１６日に発行され、Ｓｐｅｒｒｙ Ｃｏｒｐ．社に譲渡されたＨａｍｓｔｒａ ｅｔ ａｌ．による米国特許第４，５３０，０８８号を参照されたい。該特許はそれ以降ＡＮＳＩ ＦＤＤＩ規格となっている（特に、図１２Ａおよび図１２Ｂを参照）。
【００４８】
エンコーダ１２８は、データ・ストリーム発生器１２６からのデータ・シンボルの４Ｂ／５Ｂ符号化を行い、生成データ・ストリームをテスト・データＭＵＸ１３０に渡す。データ・ストリーム発生器１２６からのデータの４ビットおよび１制御ビットは、固有の５ビット・シンボルに符号化される。エンコーダはシンボル対に作用するが、各シンボルは互いに独立して符号化される。
【００４９】
一般に、テスト・データＭＵＸ１３０はエンコーダ１２８からのデータを選択して、これを送信データ出力１３２に渡す。また、テスト・データＭＵＸ１３０は、内蔵自己テスト１２０（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ： ＢＩＳＴ１２０）からのデータも選択できる。
【００５０】
送信データ出力１３２は、ＥＢローカル・ループバックＭＵＸ１０２，ＬＭローカル・ループバックＭＵＸ１０６およびＥＬＭ回路のＴＤＡＴＡ出力に出力する。ＴＤＡＴＡ出力は、図１におけるＥＬＭから暗号回路への出力バスと同様である。送信データ出力１３２は、受信したシンボル対をバイト・ローカル・クロックを利用して変換し、シンボル・ローカル・クロックを利用してシンボルを出力する。
【００５１】
物理接続管理回路１３６は、リングからのリンクの挿入および削除を制御する。バイパスＭＵＸ１１０は、リンクを分離するため物理接続管理回路１３６によって用いられる。物理接続管理（ＰＣＭ）回路１３６は、ＳＭＴ規格によって規定されるＰＣＭステート・マシーンを構成する。ＰＣＭステート・マシーンは、ＥＬＭ回路の外部のノード・プロセッサにあるソフトウェアによって制御される。ノード・プロセッサ・インタフェース１３８は、物理接続管理回路１３６を含むＥＬＭ回路を制御するため外部ノード・プロセッサによって用いられる。
【００５２】
ノード・プロセッサ・インタフェース１３８は、外部プロセッサによるステータス監視およびＥＬＭ回路の制御を行う。ノード・プロセッサ・インタフェース１３８は、３５個の制御／ステータス・レジスタからなる。
【００５３】
内蔵自己テスト（ＢＩＳＴ）１２０は、疑似ランダム・データをＥＬＭ回路に循環させることによってＥＬＭ回路をテストする。ＥＬＭ回路内のさまざまな副回路は、データに応答すると調べられ、その動作に基づいたサイン（ｓｉｇｎａｔｕｒｅ） が生成される。このサインは、正しいサインと照合されて、チップが機能していることを検証できる。ＢＩＳＴ１２０の範囲内のＥＬＭ回路内の不良または故障により、異なるサインが生成される。
【００５４】
ＥＬＭ回路は、上記の副回路を利用して、ＡＮＳＩ ＦＤＤＩ ＰＨＹ規格，４Ｂ／５Ｂ符号および復号，伸縮バッファ，データ・フレーム認識および整合，ＰＣＭステート・マシーン，ライン状態検出，リピート・フィルタ，スクラバ（Ｓｃｒｕｂｂｅｒ）およびＢＩＳＴ機能をサポートする。
【００５５】
図４は、図１の暗号回路２２，２４，２６，２８のいずれかとして利用できる暗号回路を示す。図４は、１つの暗号回路２２を示す。暗号回路２２は、スクランブラ回路１５２と、対応するデスクランブラ回路１５４とを有する。
【００５６】
スクランブラ回路１５２は、図３に示すＥＬＭ回路のＴＤＡＴＡ出力である入力送信データをスクランブルする。スクランブル動作は、多項式Ｘ１１＋Ｘ９ ＋１を用いてＬＦＳＲカウンタによって生成されるモジュロ２キー・ストリームをデータに追加することによって行われる。スクランブラ１５２は、ＥＬＭ回路からの出力としての５ビット・シンボルに作用する。
【００５７】
デスクランブラ１５４は、スクランブラ１５２で用いられたのと同じカウンタによって生成された同じモジュロ２ビット・ストリームを引くことによって、受信データをデスクランブルする。また、デスクランブラ１５４は、受信データ入力からの入力として５ビット・シンボルに作用する。デスクランブラ１５４が遠隔送信側のスクランブラ１５２で用いられるのと同じキー・ストリームを生成するためには、デスクランブラ１５４は、受信ビット・ストリームにときどき存在する反復するシンボル（例えば、Ｉ（Ｉｄｌｅ），Ｑ（Ｑｕｉｅｔ） ，Ｈ（Ｈａｌｔ）およびＭ（Ｍａｓｔｅｒ））による特殊なパターンを検出する。
【００５８】
一般に、信号検出フィルタ１５６は、ＩＮＰＵＴ ＳＩＧＮＡＬ ＤＥＴＥＣＴをＯＵＴＰＵＴ ＳＩＧＮＡＬ ＤＥＴＥＣＴに渡す。信号検出フィルタ１５６は、ＩＮＰＵＴ ＲＥＣＥＩＶＥＤ ＤＡＴＡを監視して、入力受信データ・バス上でアクティビティ無しに１μＳ以上経過した場合に、ＯＵＴＰＵＴ ＳＩＧＮＡＬ ＤＥＴＥＣＴは、アクティビティがアサートされるまでデアサート（ｄｅ−ａｓｓｅｒｔ）に保持される。ＯＵＴＰＵＴ ＳＩＧＮＡＬ ＤＥＴＥＣＴのアサートは、デスクランブラ１５４がそのキー・ストリーム発生器を同期させて、それにより正しいＯＵＴＰＵＴ ＲＥＣＥＩＶＥＤ ＤＡＴＡを生成することができるように、１μｓ遅延される。
【００５９】
Ｆｏｔｏｆｆアサート・タイマ１５０は、ＥＬＭ回路からのＦＯＴＯＦＦ出力のアサートを遅延させる。このタイマは、２．６２μＳまで４０ｎＳ単位でプログラム可能である。アサート・タイマがＦＯＴＯＦＦを遅延している間、ループバック回路１５８は、入力信号検出だけでなく入力受信データ・ストリームも強制的にオフ（ｆｏｒｃｅ ｏｆｆ） する。これにより、受信側が目標の１０−９のビット誤り率を達成するための追加時間が許される。
【００６０】
Ｆｏｔｏｆｆデアサート・タイマ１５１は、ＥＬＭ回路からのＦＯＴＯＦＦ出力のデアサートを遅延させる。このタイマは、２．６２μまで４０ｎＳ単位でプログラム可能である。このタイマにより、ＦＯＴＯＦＦが遅延されている間に、スクランブルされたＱ（Ｑｕｉｅｔ） シンボルを送信できる。この遅延時間の次に、「真の」すなわちスクランブルされていないＱシンボルが送信され、遠隔受信機の検出およびリセットを容易にする。すなわち、Ｆｏｔｏｆｆデアサート・タイマ１５１により、タイマがタイムＯＵＴするときに、所定の時間にスクランブルされたＱシンボルを送信し、それに続いてスクランブルされていないＱシンボルを送信できる。
【００６１】
一般に、ループバック回路１５８は、ＦＯＴＯＦＦ，出力送信データ，入力受信データおよび入力信号検出信号を透過的に渡す。ループバック機能がアクティブのとき、スクランブラ回路１５２の出力はデスクランブラ回路１５４の入力に送られ、信号検出フィルタ１５６へのＳＩＧＮＡＬ ＤＥＴＥＣＴ ＩＮＰＵＴは強制的にアクティブにされ、ＯＵＴＰＵＴ ＴＲＡＮＳＭＩＴ ＤＡＴＡは強制的にＱシンボルにされ、ＦＯＴＯＦＦは強制的にアクティブにされる。
【００６２】
図５は、図１に示す１つ以上のカッドＥＬＭデバイスを含むように設計されたコンセントレータ２００を示す。マイクロプロセッサ２０１は、コンセントレータの局管理制御機能を提供する。これは、ＡＮＳＩ ＳＭＴ ＦＤＤＩ規格に定義されるＳＭＴ規格を構築することを含む。このコンセントレータは、出力アドレスバス（ＡＤＤＲ），出力制御バス（ＣＮＴＲＬ）および双方向データ・バス（ＤＡＴＡ）を利用して、コンセントレータ・システム内の他の回路と通信する。
【００６３】
メモリ２０２は、ＳＭＴソフトウェア・コードと、このソフトウェア・コードが利用する変数とを格納する。メモリ２０２は、ＡＤＤＲ，ＣＮＴＲＬおよびＤＡＴＡバスを介してマイクロプロセッサ２０１によってアクセスされる。
【００６４】
ＦＤＤＩシステム・インタフェース（ＦＳＩ）回路２０４およびメディア・アクセス制御（ＭＡＣ）２０６は、ＳＭＴ規格に任意に規定されるリンク正常性試験を行うため、物理接続挿入処理中にデータ・フレームの送受信する機能を提供する。物理接続挿入処理中にデータ・フレームを送受信するこの機能は、コンセントレータ２００の通常動作では用いられず、通信リングに参加する前に局との２点間（ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ）通信のためにのみ用いられる。ＭＡＣ２０６は、Ｒ−ＢＵＳを介して局に結合され、このＲ−ＢＵＳは、コンセントレータ２００システム内の任意の１つの局に結合することを可能にする。ＭＡＣ２０６は、「ロービングＭＡＣ（Ｒｏｖｉｎｇ ＭＡＣ）」ともいう。ＦＳＩ２０４は、データおよび制御情報の両方を含む出力バス（ＤＴＲＡＮＳ）と、データおよび制御情報の両方を含む入力バス（ＤＲＥＣ）とによってＭＡＣ２０６に結合される。ＦＳＩ２０４およびＭＡＣ２０６はともに、ＡＤＤＲ，ＣＮＴＲＬおよびＤＡＴＡバスを介してマイクロプロセッサに結合される。
【００６５】
図５におけるカッド ＥＬＭ回路１０，１１は、図１のカッド ＥＬＭ回路と同様である。図５に示すようなコンセントレータ・システムには、図５において８つ（図１のような各カッド ＥＬＭに４つのＥＬＭデバイス）あるように、２つ以上の ＥＬＭ回路がなければならない。カッド ＥＬＭ回路１０，１１は、ＡＤＤＲ，ＣＮＴＲＬおよびＤＡＴＡバスを介してマイクロプロセッサ２０１に結合される。カッド ＥＬＭ回路１０，１１は、Ｒ＿ＢＵＳを介してＭＡＣ回路に結合され、Ｐ＿ＢＵＳおよびＳ＿ＢＵＳを介して互いに結合される。カッドＬＭ回路１０は、入力データおよび制御バスと、出力データおよびクロックバスとを介して、４つのＦＤＤＩクロック発生器（ＦＣＧ）回路２１０，２１１，２１２，２１３に結合される。カッド ＥＬＭ回路１１は、入力データおよびクロック・バスと、出力データおよび制御バスとを介して４つのＦＣＧ回路２１４，２１５，２１６，２１７に結合される。
【００６６】
ＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７は、２つの役割を果たす。カッド ＥＬＭ回路１０，１１における ＥＬＭ回路によって必要とされるシンボルおよびバイト・ローカル・クロックの両方は、ＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７によって生成される。カッドＥＬＭ回路１０，１１におけるＥＬＭ回路からの５ビット幅シンボル・データは、周知の方法でシリアル化およびＮＲＺＩ符号化されて、ＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７によってコンセントレータの外部に出力される。シリアルＮＲＺＩ符号化されたデータは、コンセントレータ回路２００の外部からＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７によって受信される。ＦＣＧ回路２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７は、クロックを復元し、この入力ビット・ストリームからデータを抽出する。
【００６７】
コンセントレータ回路２００は、図５に示す入力／出力ポートを介してメディア依存ドライバおよび受信機に結合される。ＡポートおよびＢポートは、ＦＤＤＩシステムにおけるバックボーン・リングに結合する。マスタ・ポートは、別のＦＤＤＩコンセントレータ回路またはＦＤＤＩ終端局に結合する（コンセントレータ，通信リングおよび終端局がどのようにくみ合わさってローカル・エリア・ネットワークを形成するかについては、図６を参照）。
【００６８】
図６は、図５のコンセントレータと同様なコンセントレータ３００，３０２，３０６，３０８を利用するローカル・エリア・ネットワーク（ＬＡＮ）またはＦＤＤＩシステムを示す。コンセントレータ３００，３０２は、デュアル反周回（ｃｏｕｎｔｅｒ−ｒｏｔａｔｉｎｇ）ＦＤＤＩバックボーン通信リング３０４に結合されたデュアル・アタッチ・コンセントレータ（ｄｕａｌ ａｔｔａｃｈ ｃｏｎｃｅｎｔｒａｔｏｒ： ＤＡＣ）である。コンセントレータ３０６，３０８は、システム階層において上にあるコンセントレータのマスタ・ポートに結合されたシングル・アタッチ・コンセントレータ（ｓｉｎｇｌｅ ａｔｔａｃｈ ｃｏｎｃｅｎｔｒａｔｏｒ： ＳＡＣ）である。例えば、コンセントレータ３０２は、システム階層においてコンセントレータ３０６の上にある。図６においてＦＤＤＩ終端局を表す終端局３１０，３１１，３１２，３１３，３１４も、システム階層において上のコンセントレータのマスタ・ポートに接続される。終端局は、コンピュータ，ワークステーション，通信装置または他のＦＤＤＩ／ＬＡＮ互換デバイスでもよい。
【００６９】
コンセントレータは、終端局または他のＦＤＤＩコンセントレータの接続ポイントとなる。また、コンセントレータは局バイパス，局挿入およびネットワーク管理の機能を行う。コンセントレータが高い誤り率または不良接続を検出すると、不良終端局またはコンセントレータをリングから論理的に切り離す。コンセントレータは、不良の訂正またはオンライン化した終端局またはコンセントレータに応答して任意の終端局またはコンセントレータを挿入できる。ネットワーク管理ソフトウェアにより、ネットワーク管理者はネットワークのニーズに応じてコンセントレータを構成できる。この機能は、故障分離に利用できる。
【００７０】
デュアル・リング３０４は、データ送信用の主経路および副経路を提供する。通常動作では、主経路のみが用いられる。ネットワーク上で１つの故障があると、ネットワーク管理は、データを副経路に論理的に送って、故障した部分を分離することによって、故障を迂回できる。これは、１つの連続したリングを形成する。
【００７１】
図６に示すネットワークの目的は、終端局間で情報の交換を可能にすることである。終端局３１０，３１１，３１２，３１３，３１４は、端末，ワークステーション，ホストまたは好適な形態ではサーバである。
【００７２】
図７は、図２のスイッチング回路を制御するために用いられるスイッチング方法を示す。ステップ３２０は、スイッチング方法の開始である。ステップ３２２において、図２に示す制御レジスタ５０，５１，５２，５３，５４，５５または５６の１つに値を書き込む。この書き込みは、図２で説明したようにレジスタ制御ブロック４０と相互作用することによって行われる。ステップ３２４において、すべての制御レジスタ５０，５１，５２，５３，５４，５５，５６が所望のクロスバ構成について適切な値を有しているかどうか調べられる。有していない場合、ステップ３２２は繰り返され、他のアドレス値が制御レジスタに入力される。すべて適切な値が第１段のレジスタにある場合、ステップ３２６において、図２のＷＲＩＴＥ＿ＸＢＡＲ信号をアサートさせるレジスタ制御４０内の番地に書き込む。ＷＲＩＴＥ＿ＸＢＡＲ信号のアサートにより、制御レジスタ５０，５１，５２，５３，５４，５５，５６における値は第２段の制御レジスタ６０，６１，６２，６３，６４，６５，６６に転送され、図２のスイッチ３０，３１，３２，３３，３４，３５，３６は、これらのレジスタにおける値に基づいて出力を入力に結合する。従って、すべての出力に対するすべての入力のスイッチングは、時間的に並列に、または同時に行われる。ステップ３２６が完了すると、スイッチング回路構成は完了し、ステップ３２７でスイッチング方法は終了する。
【００７３】
本発明は、カッドＥＬＭデバイスをスイッチングする方法を提供し、小型カッドＥＬＭデバイス／集積回路について、およびローカル・エリア・ネットワーク用途およびコンセントレータにおいてカッドＥＬＭを利用するためのさまざまな適用について説明してきた。このような方法およびカッドＥＬＭ集積回路により、ユーザは従来技術に比べて多くの利点を実現できる。
【００７４】
従来のコンセントレータの基板スペース条件は、コンセントレータ構成で可能な終端局の数を制限する。基板面積およびチップ数は、コンセントレータ設計においてカッドＥＬＭデバイスを利用することによって低減される。単一集積回路上で４つのＥＬＭデバイスを組み合わせ、かつスイッチング・マトリクス，マトリクス用制御回路，ＥＬＭ間相互接続および暗号デバイスを内蔵することにより、基板面積制限の問題は解決される。チップ数および基板面積の低減は、コスト節減につながる。
【００７５】
カッドＥＬＭ上に暗号回路を集積することにより、暗号回路が提供する機能のソフトウェア制御が可能になる。これは、各ＥＬＭ回路の内部のソフトウェア・インタフェースを利用することによって達成される。すでにデバイスに固有のこのソフトウェア・インタフェースを利用することにより、暗号回路について別のインタフェースの必要がなくなり、コストおよび面積条件をさらに低減する。
【００７６】
離散多重化構造を利用する従来のコンセントレータは、ＳＭＴによってコンセントレータで必要とされるすべての構成状態を構築するために必要な柔軟性のレベルをコスト効率的に達成できない。すべての出力を任意の入力に結合させることにより、クロスバ・スイッチはこの必要性に十分なレベルの相互接続柔軟性を提供する。
【００７７】
クロスバ・スイッチング・マトリクスを用いることは、カッドＥＬＭで実施されるレジスタ制御方式によって簡単になる。クロスバ内の各出力は、制御レジスタ内の３ビット・フィールドによって制御される。これら３ビット・フィールド（アドレス）は、すべての出力について同じく設計される。これら３ビット・フィールドにより、任意の入力を任意の時間に任意の出力に結合できる。これは、クロスバ・スイッチを構成するために必要なソフトウェアを大幅に簡略化し、ＳＭＴ互換性を柔軟に提供する。
【００７８】
従来のコンセントレータ構成では、バックボーン・リングからＥＬＭを追加または削除するスイッチング・マトリクスは、システムがリセット状態になると、ネットワーク上の終端局に対するサービスに中断を生じる。これは、ネットワーク内のＥＬＭの構成が変更される度に生じる。カッドＥＬＭでは、ＷＲＩＴＥ＿ＸＢＡＲ信号により、構成マトリクス全体が一度にスイッチングでき、４つのすべてのＥＬＭを同時に再構成し、サービス中断の影響を軽減する。
【００７９】
さまざまな種類のメディアにおけるＦＤＤＩ規格の進化に伴い、検討中の問題の１つは、ＳＭＴのブレーク接続中に真のＱ（ｑｕｉｅｔ） 信号またはスクランブルされたＱ信号を送信すべきかどうかである。ＦＯＴＯＦＦ信号のアサートおよびデアサートを行う高精細タイマにより、外部ＦＣＧ回路によるスクランブルＱから真Ｑへの遷移の制御が可能になり、図１のカッドＥＬＭの用途が広がる。
【００８０】
以上、本発明について特定の実施例を参照して図説してきたが、さらなる修正や改善は当業者に想起される。例えば、回路上のＥＬＭデバイスの数は、２以上の任意のＥＬＭを含め変更できる。ＥＬＭ回路の機能または目的と同様な他の回路も、カッドＥＬＭ設計においてＥＬＭの代わりに代用できる。
【００８１】
集積のため、カッドＥＬＭ設計において冗長な部分がある。これらの部分は回路内で組み合わせて、チップ上のゲート数を低減できる。より高いレベルの集積も可能である。前述のＭＡＣ，ＦＳＩおよびＦＣＧ回路など追加回路をカッドＥＬＭ回路に取り込んで、さらに小型化および低コスト化を進めることができる。別の可能な変更として、カッドＥＬＭ回路の入力および出力バスの数および寸法がある（４つ以上または３つ未満のバスも利用でき、これらのバスのビット幅も変更できる）。
【００８２】
用いられるクロスバ構成は、さまざまに変えることができる。フル・クロスバの機能の一部を提供する類似のブロックで代替したり、類似のスイッチング方式も利用できる。
【００８３】
ここで示したシステムはＦＤＤＩ環境用であるが、説明してきた構成や方法は他のプロトコルやネットワーク技術（例えば、任意のトークン・パッシング方式のローカル・エリア・ネットワーク）に移植できる。
【００８４】
本明細書で教示されるクロスバ・スイッチは、Ｎを２以上の正の有限整数として、Ｎ本の入力およびＮ本の出力を有することができる。
【００８５】
従って、本発明は図示の特定の形式に制限されず、特許請求の範囲は本発明の精神および範囲から逸脱しない一切の修正を網羅することが理解される。
【図面の簡単な説明】
【図１】本発明による、４つのＥＬＭ回路と１つのクロスバ・スイッチング回路とを有する集積回路を示すブロック図である。
【図２】本発明によるクロスバ・スイッチング回路を示すブロック図である。
【図３】本発明によるＥＬＭ回路を示すブロック図である。
【図４】本発明による暗号回路（スクランブリング／デスクランブリング回路ともいう）を示すブロック図である。
【図５】図１に示す複数の集積回路を有する、本発明によるコンセントレータ回路／システムを示すブロック図である。
【図６】本発明によるローカル・エリア・ネットワーク（ＬＡＮ）を示すブロック図である。
【図７】本発明により、２つ以上のＥＬＭ回路と１つのクロスバ・スイッチング回路とを有する集積回路をスイッチングする方法を示すフローチャートである。
【符号の説明】
１０
１２，１４，１６，１８ ＥＬＭ回路
２０ クロスバ・スイッチ回路
２２，２４，２６，２８ 暗号回路
３０，３１，３２，３３，３４，３５，３６ スイッチ
４０ レジスタ制御回路
５０，５１，５２，５３，５４，５５、５６ レジスタ
６０，６１，６２，６３，６４，６５，６６ 制御レジスタ
７０，７１，７２ Ｄフリップフロップ
８０，８１，８２，８３ ＭＵＸ
８６，８８ ＭＵＸ
１００ 受信データ入力
１０２ ＥＢローカル・ループバックＭＵＸ
１０４ フレーマ＆伸縮バッファ
１０６ リンク管理ローカル・ループバックＭＵＸ
１０８ デコーダ
１１０ バイパスＭＵＸ
１１２ スクラブＭＵＸ
１１４ 受信データ出力
１１６ ライン・ステート・マシーン
１１８ エラー・カウンタ
１２０ 内蔵自己テスト（ＢＩＳＴ）
１２２ 送信データ入力
１２４ リモート・ループバックＭＵＸ
１２６ データ・ストリーム発生器
１２８ エンコーダ
１３０ テスト・データＭＵＸ
１３２ 送信データ出力
１３４ リピート・フィルタ
１３６ 物理接続管理回路
１３８ ノード・プロセッサ・インタフェース
１５０ Ｆｏｔｏｆｆアサート・タイマ
１５１ Ｆｏｔｏｆｆデアサート・タイマ
１５２ スクランブラ回路
１５４ デスクランブラ回路
１５６ 信号検出フィルタ
１５８ ループバック回路
２００ コンセントレータ
２０１ マイクロプロセッサ
２０２ メモリ
２０４ ＦＤＤＩシステム・インタフェース（ＦＳＩ）回路
２０６ メディア・アクセス制御（ＭＡＣ）
２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７ ＦＤＤＩクロック発生器（ＦＣＧ）回路
３００，３０２，３０６，３０８ コンセントレータ
３０４ デュアル反周回ＦＤＤＩバックボーン通信リング
３１０，３１１，３１２，３１３，３１４ 終端局
Claims (1)
- トークン・パッシング方式のローカル・エリア・ネットワーク通信を可能にする集積回路であって：
前記集積回路の外部から第１群のビットを受けるために用いられる第１入力と、第２入力と，第１出力と，第２出力とを有する第１回路であって、前記第１群のビットをデータ・フレームにまとめ、このデータ・フレームを該第１回路の前記第１出力に与え、前記第２出力が前記集積回路の外部にデータを与える第１回路；
前記集積回路の外部から第２群のビットを受けるために用いられる第１入力と、第２入力と、第１出力と、第２出力とを有する第２回路であって、前記第２群のビットをデータ・フレームにまとめ、このデータ・フレームを該第２回路の前記第１出力に与え、前記第２出力が前記集積回路の外部にデータを与える第２回路；および
前記第１回路の前記第１出力に結合された第１入力と、前記第２回路の前記第１出力に結合された第２入力と、前記集積回路の外部からデータを受ける第３入力と、前記第１回路の前記第２入力に結合された第１出力と、前記第２回路の前記第２入力に結合された第２出力と、前記集積回路の外部にデータを与える第３出力とを有するスイッチング手段；
によって構成されることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US151676 | 1993-11-15 | ||
| US08/151,676 US5442628A (en) | 1993-11-15 | 1993-11-15 | Local area network data processing system containing a quad elastic buffer and layer management (ELM) integrated circuit and method of switching |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193589A JPH07193589A (ja) | 1995-07-28 |
| JP3630739B2 true JP3630739B2 (ja) | 2005-03-23 |
Family
ID=22539791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30163494A Expired - Lifetime JP3630739B2 (ja) | 1993-11-15 | 1994-11-11 | ローカルエリア・ネットワークシステムおよびスイッチング方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5442628A (ja) |
| JP (1) | JP3630739B2 (ja) |
| GB (1) | GB2283886B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5875210A (en) * | 1993-06-24 | 1999-02-23 | National Semiconductor Corporation | Method and apparatus for repeating data |
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1994
- 1994-11-07 GB GB9422405A patent/GB2283886B/en not_active Expired - Fee Related
- 1994-11-11 JP JP30163494A patent/JP3630739B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-22 US US08/445,893 patent/US5539733A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2283886B (en) | 1998-04-29 |
| GB9422405D0 (en) | 1995-01-04 |
| US5539733A (en) | 1996-07-23 |
| US5442628A (en) | 1995-08-15 |
| GB2283886A (en) | 1995-05-17 |
| JPH07193589A (ja) | 1995-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040906 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041116 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041215 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091224 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101224 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101224 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111224 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121224 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121224 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |