WO1999038210A1 - Verfahren zur herstellung von stacked vias - Google Patents

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Definitions

  • the present invention relates to a method for producing stacked vias or electrical vias stacked one above the other for microelectronic components.
  • a stacked via is usually provided, as will be explained in more detail below.
  • 10 designate a substrate, M1, M2, M3 interconnect layers, ILD1, ILD2 insulating layers, L1, L2, L2 'liners, HI, H2, H2' holes and VI, V2, V2 'vias.
  • a first conductor track layer M1 is deposited and structured on the substrate 10, which expediently has an integrated electrical circuit.
  • a first insulating layer ILD1 is then deposited on the first conductor track layer M1 and planarized.
  • a first via VI is formed in the first insulating layer ILDl in contact with the first interconnect layer M1.
  • Isolating layer ILDl and in particular deposited and structured within an area around the first Via VI. This area is also referred to as an M2 metal landing pad.
  • a second insulating layer ILD2 is then deposited and planarized on the second conductor layer M2 and the area left free around the first via VI.
  • a second vias V2 in the second insulating layer ILD2 takes place in the same way as the formation of the first vias VI in such a way that it strikes the interposed metal landing pad in the M2 plane.
  • a third structured interconnect layer M3 is provided on the second insulating layer ILD2 in contact with the second via V2 and the further second via V2 '.
  • a disadvantage of the above known approach has been the fact that the metal surface of the M2 metal landing pad must be designed so large that the lower via VI is covered with it with certainty or the upper via V2 with certainty lands on it . Since this design takes up a lot of space, attempts are made to use smaller M2 metal landing pads, which creates the risk that the upper Via V2 gets on the flank of the pad and the subsequently sputtered liner due to pitting in the metal or Dielectric is not tight. In particular, such small metal surfaces are difficult to reproduce in terms of paint technology, which necessitates complex and costly paint techniques or entails the risk of increased defect densities due to tip-over paint plugs.
  • the method according to the invention has the advantage over the known approach that a critical structure size in lithography, namely that of the M2 metal landing pad, is eliminated. Furthermore, there is a significant saving in space and the process risks associated with the M2 metal landing pads are avoided. Only the etching through of the insulating layer relating to the upper via must be guaranteed.
  • the idea on which the present invention is based is generally that the second structured interconnect layer is formed on the first insulating layer, leaving an area around the first via, and not on the first via. The second insulating layer is then formed on the second conductor layer and the area left free around the first via. Finally, the second via is formed in the second insulating layer in such a way that it directly meets the first via.
  • the first conductor track layer can also be a microelectronic structure and does not necessarily have to be a metallic wiring level.
  • a further second via is formed in the second insulating layer in contact with the second interconnect layer.
  • the formation of the further second via takes place simultaneously with the formation of the second via.
  • the through-connection from the second to the third interconnect layer does not require an additional process step.
  • the vias are formed by the following steps: forming a hole in the relevant insulating layer; Applying, in particular sputtering, a liner into the hole and filling the hole with an electrically conductive material.
  • the liner has titanium or titanium nitride.
  • the electrically conductive material has tungsten.
  • the hole is formed by an anisotropic etching process, in particular plasma etching.
  • an overestimation of the further second via is carried out in order to simultaneously form the second via with the further second via.
  • the second structured conductor track layer is designed such that it forms a vertical etching stop for the further second via when overetching.
  • the overetching can only proceed in the horizontal direction, which is less disruptive because of the already anisotropic nature of the etching process.
  • a third structured conductor track layer is provided on the second insulating layer in contact with the second via.
  • the result is a stack of two vias.
  • the following steps are additionally carried out: provision of a third structured conductor track layer on the second insulating layer while leaving an area around the second via; Providing a third insulating layer on the third interconnect layer and the exposed area around the second via and forming a third via in the third insulating layer such that it directly meets the second via. You can even stack three or more vias on top of each other.
  • Fig. La) to e) is a schematic representation of the process steps for the production of stacked vias for microelectronic components according to an embodiment of the present
  • La) to e) show a schematic representation of the process steps for producing stacked vias for microelectronic components according to an embodiment of the present invention.
  • Fig. 1, 10 designate a substrate, M1, M2, M3 conductor layers, ILD1, ILD2 insulating layers, L1, L2, L2 'liners, HI, H2, H2' holes and VI, V2, V2 'vias.
  • a first conductor track layer Ml is on the
  • Substrate 10 which expediently has an integrated electrical circuit, deposited and structured.
  • a first insulating layer ILD1 is then deposited on the first conductor track layer M1 and planarized.
  • a first via VI is formed in the first insulating layer ILDl in contact with the first interconnect layer M1. This is done by forming a hole Hl in the first insulating layer ILDl, sputtering a liner L1 in the hole Hl and filling the hole Hl with an electrically conductive material. 7
  • the liner Ll is expediently made of titanium or titanium nitride, and the electrically conductive material is made of tungsten or a tungsten alloy and is introduced by CVD deposition.
  • a second conductor track layer M2 is then deposited and structured on the first insulating layer ILD1, leaving an area around the first via VI open.
  • a second insulating layer ILD2 is then deposited and planarized on the second interconnect layer M2 and the area left free around the first via VI.
  • the holes Hl, H2 and H2 ' are formed by an anisotropic etching process, in particular plasma etching. Therefore, when the second vias V2 is formed simultaneously with the further second via V2 ', the further second vias V2 is overetched. With this overetching, the second conductor track layer M2 forms a vertical etching stop below the hole H2 '.
  • a third structured interconnect layer M3 is provided on the second insulating layer ILD2 in contact with the second via V2 and the further second via V2 '.
  • the third structured conductor layer M3 on the second insulating layer ILD2, leaving an area around the second via V2 and a third insulating layer on the third conductor layer and the exposed region around the second via V2. Then a third via can be formed in the third insulating layer in such a way that it directly meets the second via V2, which in turn directly meets the first via VI.
  • first structured conductor track layer M1 on the substrate, leaving an area around the direct contact with the underlying microelectronic structures, so that these can be connected to the second or an even higher metal level without using metal landing pads are.

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Abstract

Die vorliegende Erfindung schafft ein Verfahren zur Herstellung von Stacked Vias für mikroelektronische Bauelemente mit den Schritten: Vorsehen einer ersten strukturierten Leiterbahnschicht (M1) auf einem Substrat (10); Vorsehen einer ersten Isolierschicht (ILD1) auf der ersten Leiterbahnschicht (M1); Bilden eines ersten Vias (V1) in der ersten Isolierschicht (ILD1) in Kontakt mit der ersten Leiterbahnschicht (M1); Vorsehen einer zweiten strukturierten Leiterbahnschicht (M2) auf der ersten Isolierschicht (ILD1) unter Freilassen eines Bereichs um das erste Via (V1); Vorsehen einer zweiten Isolierschicht (ILD2) auf der zweiten Leiterbahnschicht (M2) und dem freigelassenen Bereich um das erste Via (V1); und Bilden eines zweiten Vias (V2) in der zweiten Isolierschicht (ILD2) derart, daß es direkt auf das erste Via (V1) trifft.

Description

Verfahren zur Herstellung von Stacked Vias
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Stacked Vias bzw. übereinander gestapelter elektri- scher Durchkontaktierungen für mikroelektronische Bauelemente .
Heutzutage ist es allgemein üblich, bei mikroelektronischen Bauelementen mehrere Verdrahtungsebenen vorzusehen, welche jeweils durch dazwischenliegende Isolierschichten voneinander getrennt sind. Um zwei übereinanderliegende Verdrahtungsebenen miteinander zu verbinden oder einen Kontakt zwischen der ersten Verdrahtungsebene und den darunterliegenden mikroelektronischen Strukturen herzustellen, wird vor der Aufbringung der oberen Verdrahtungsebene ein Durchgangsloch in der dazwischenliegenden Isolierschicht gebildet und mit einem leitfähigen Material gefüllt. Dann wird die obere Verdrahtungsebene aufgebracht und strukturiert.
Falls zwei Verdrahtungsebenen miteinander zu verbinden sind, welche nicht unmittelbar übereinanderliegen, oder falls die unter der ersten Verdrahtungsebene liegenden mikroelektronischen Strukturen direkt mit der zweiten Verdrahtungsebene zu verbinden sind, d.h. mindestens eine weitere Verdrah- tungsebene dazwischenliegt, wird üblicherweise ein Stacked Via vorgesehen, wie nachstehend näher erläutert wird.
Fig. 2a) bis e) zeigen eine schematische Darstellung der bisher üblichen Prozeßschritte zur Herstellung von Stacked Vias für mikroelektronische Bauelemente.
In Fig. 2 bezeichnen 10 ein Substrat, Ml, M2, M3 Leiterbahnschichten, ILDl, ILD2 Isolierschichten, Ll, L2, L2' Liner, Hl, H2, H2' Löcher und VI, V2, V2' Vias. Zunächst wird eine erste Leiterbahnschicht Ml auf dem Substrat 10, welches zweckmäßigerweise eine integrierte elektrische Schaltung aufweist, abgeschieden und strukturiert.
Dann wird eine erste Isolierschicht ILDl auf der ersten Leiterbahnschicht Ml abgeschieden und planarisiert . In der ersten Isolierschicht ILDl in Kontakt mit der ersten Leiterbahnschicht Ml wird ein erstes Via VI gebildet.
Dann wird eine zweite Leiterbahnschicht M2 auf der ersten
Isolierschicht ILDl und insbesondere innerhalb eines Bereichs um das erste Via VI abgeschieden und strukturiert. Dieser Bereich wird auch als M2-Metall-Landing-Pad bezeichnet.
Dann wird eine zweite Isolierschicht ILD2 auf der zweiten Leiterbahnschicht M2 und dem freigelassenen Bereich um das erste Via VI abgeschieden und planarisiert.
Anschließend erfolgt das Bilden eines zweiten Vias V2 in der zweiten Isolierschicht ILD2 genauso wie das Bilden des ersten Vias VI derart, daß es auf das zwischengesetzte Metall- Landing-Pad in der M2-Ebene trifft.
Gleichzeitig erfolgt das Bilden eines weiteren zweiten Via V2' in der zweiten Isolierschicht ILD2 in Kontakt mit der zweiten Leiterbahnschicht M2.
Schließlich erfolgt das Vorsehen einer dritten strukturierten Leiterbahnschicht M3 auf der zweiten Isolierschicht ILD2 in Kontakt mit dem zweiten Via V2 und dem weiteren zweiten Via V2' .
Als nachteilhaft bei dem obigen bekannten Ansatz hat sich die Tatsache herausgestellt, daß die Metallfläche des M2-Metall- Landing-Pad so groß gestaltet werden muß, daß das untere Via VI mit Sicherheit damit bedeckt ist bzw. das obere Via V2 mit Sicherheit darauf landet. Da dieses Design mit großem Platzbedarf verbunden ist, versucht man, kleinere M2-Metall-Landing-Pads zu verwenden, wodurch das Risiko entsteht, daß das obere Via V2 auf die Flanke des Pads gerät und der anschließend gesputterte Liner aufgrund von Lochfraß im Metall bzw. Dielektrikum nicht dicht ist. Insbesondere sind derartige kleine Metallflächen lacktechnisch schwierig abzubilden, was aufwendige und kostspielige Lacktechniken erforderlich macht oder das Risiko erhöh- ter Defektdichten durch umkippende Lackstöpsel mit sich bringt.
Das Problem der auf die Metallflanken treffenden Vias mit undichtem Liner kann zwar dadurch umgangen werden, daß die M2- Metall-Landing-Pads entsprechend groß gestaltet werden, was jedoch einen hohen Platzbedarf mit sich bringt. Auch kann die Linerabscheidung durch Sputtern durch eine teurere CVD-Ab- scheidung ersetzt werden.
Daher ist es Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zur Herstellung von Stacked Vias bzw. übereinander gestapelter elektrischer Durchkontaktierungen für mikroelektronische Bauelemente zu schaffen, welches eine Platzeinsparung ohne erhöhte Prozeßrisiken ermöglicht.
Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren gelöst.
Das erfindungsgemäße Verfahren weist gegenüber dem bekannten Lösungsansatz den Vorteil auf, daß eine kritische Strukturgröße bei der Lithographie entfällt, nämlich diejenige des M2-Metall-Landing-Pads. Weiterhin kommt es zu einer deutlichen Platzeinsparung und zur Vermeidung der in Bezug auf die M2-Metall-Landing-Pads auftretenden Prozeßrisiken. Lediglich das Durchätzen der das obere Via betreffenden Isolierschicht muß gewährleistet sein. Die der vorliegenden Erfindung zugrundeliegende Idee besteht allgemein darin, daß die zweite strukturierte Leiterbahnschicht auf der ersten Isolierschicht unter Freilassen eines Bereichs um das erste Via gebildet wird, und nicht auf dem ersten Via. Die zweite Isolierschicht wird dann auf der zweiten Leiterbahnschicht und dem freigelassenen Bereich um das erste Via gebildet. Schließlich wird das zweite Via in der zweiten Isolierschicht derart gebildet, daß es direkt auf das erste Via trifft. Dazu sei bemerkt, daß die erste Leiterbahn- schicht auch eine mikroelektronische Struktur sein kann und nicht unbedingt eine metallische Verdrahtungsebene sein muß.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des in Anspruch 1 angegebenen Verfah- rens .
Gemäß einer bevorzugten Weiterbildung wird ein weiteres zweites Via in der zweiten Isolierschicht in Kontakt mit der zweiten Leiterbahnschicht gebildet.
Gemäß einer weiteren bevorzugten Weiterbildung geschieht das Bilden des weiteren zweiten Via gleichzeitig mit dem Bilden des zweiten Via. So benötigt die Durchkontaktierung von der zweiten zur dritten Leiterbahnschicht keinen zusätzlichen Prozeßschritt.
Gemäß einer weiteren bevorzugten Weiterbildung werden die Vias durch folgende Schritte gebildet: Bilden eines Lochs in der betreffenden Isolierschicht; Aufbringen, insbesondere Aufsputtern, eines Liners in dem Loch und Auffüllen des Lochs mit einem elektrisch leitenden Material.
Gemäß einer weiteren bevorzugten Weiterbildung weist der Liner Titan oder Titannitrid auf.
Gemäß einer weiteren bevorzugten Weiterbildung weist das elektrisch leitende Material Wolfram auf. Gemäß einer weiteren bevorzugten Weiterbildung wird das Loch durch einen anisotropen Atzprozeß, insbesondere Plasmaätzen, gebildet.
Gemäß einer weiteren bevorzugten Weiterbildung wird zum gleichzeitigen Bilden des zweiten Vias mit dem weiteren zweiten Via eine Uberätzung des weiteren zweiten Via durchgeführt .
Gemäß einer weiteren bevorzugten Weiterbildung ist die zweite strukturierte Leiterbahnschicht derart beschaffen, daß sie bei der Überätzung einen vertikalen Ätzstopp für das weitere zweite Via bildet. Dadurch kann die Überätzung lediglich in horizontaler Richtung fortschreiten, was wegen der ohnehin anisotropen Natur des Ätzprozesses weniger störend wirkt.
Gemäß einer weiteren bevorzugten Weiterbildung wird eine dritte strukturierte Leiterbahnschicht auf der zweiten Iso- lierschicht in Kontakt mit dem zweiten Via vorgesehen. So ergibt sich ein Stapel von zwei Vias.
Gemäß einer weiteren bevorzugten Weiterbildung werden zusätzlich folgende Schritte ausgeführt: Vorsehen einer dritten strukturierten Leiterbahnschicht auf der zweiten Isolierschicht unter Freilassen eines Bereichs um das zweite Via; Vorsehen einer dritten Isolierschicht auf der dritten Leiterbahnschicht und dem freigelassenen Bereich um das zweite Via und Bilden eines dritten Vias in der dritten Isolierschicht derart, daß es direkt auf das zweite Via trifft. So lassen sich sogar drei oder noch mehr Vias übereinander stapeln.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er- läutert.
Es zeigen: Fig. la) bis e) eine schematische Darstellung der Prozeßschritte zur Herstellung von Stacked Vias für mikroelektronische Bauelemente gemäß einer Ausführungsform der vorliegenden
Erfindung; und
Fig. 2a) bis e) eine schematische Darstellung der bisher üblichen Prozeßschritte zur Herstellung von Stacked Vias für mikroelektronische
Bauelemente.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
Fig. la) bis e) zeigen eine schematische Darstellung der Prozeßschritte zur Herstellung von Stacked Vias für mikroelektronische Bauelemente gemäß einer Ausführungsform der vorliegenden Erfindung.
In Fig. 1 bezeichnen 10 ein Substrat, Ml, M2, M3 Leiterbahnschichten, ILDl, ILD2 Isolierschichten, Ll, L2, L2' Liner, Hl, H2, H2' Löcher und VI, V2, V2' Vias.
Zunächst wird eine erste Leiterbahnschicht Ml auf dem
Substrat 10, welches zweckmäßigerweise eine integrierte elektrische Schaltung aufweist, abgeschieden und strukturiert.
Dann wird eine erste Isolierschicht ILDl auf der ersten Lei- terbahnschicht Ml abgeschieden und planarisiert. In der ersten Isolierschicht ILDl in Kontakt mit der ersten Leiterbahnschicht Ml wird ein erstes Via VI gebildet. Dies geschieht durch Bilden eines Lochs Hl in der ersten Isolierschicht ILDl, Aufsputtern eines Liners Ll in dem Loch Hl und Auffüllen des Lochs Hl mit einem elektrisch leitenden Material. 7
Der Liner Ll ist zweckmäßigerweise aus Titan oder Titannitrid, und das elektrisch leitende Material aus Wolfram oder einer Wolframlegierung und wird durch CVD-Abscheidung eingebracht.
Dann wird eine zweite Leiterbahnschicht M2 auf der ersten Isolierschicht ILDl unter Freilassen eines Bereichs um das erste Via VI abgeschieden und strukturiert. Analog wie zuvor wird dann eine zweite Isolierschicht ILD2 auf der zweiten Leiterbahnschicht M2 und dem freigelassenen Bereich um das erste Via VI abgeschieden und planarisiert.
Dann erfolgt das Bilden eines zweiten Vias V2 in der zweiten Isolierschicht ILD2 genauso wie das Bilden des ersten Vias VI, jedoch derart, daß es direkt auf das erste Via VI ohne zwischengesetztes Metall-Landing-Pad in der M2-Ebene trifft.
Gleichzeitig erfolgt das Bilden eines weiteren zweiten Via V2' in der zweiten Isolierschicht ILD2 in Kontakt mit der zweiten Leiterbahnschicht M2.
Bei dieser Ausführungsform werden die Löcher Hl, H2 und H2' durch einen anisotropen Ätzprozeß, insbesondere Plasmaätzen, gebildet. Daher kommt es beim gleichzeitigen Bilden des zwei- ten Vias V2 mit dem weiteren zweiten Via V2' zu einer Überätzung des weiteren zweiten Vias V2 . Bei dieser Überätzung bildet die zweite Leiterbahnschicht M2 unterhalb des Lochs H2' einen vertikalen Ätzstopp.
Schließlich erfolgt das Vorsehen einer dritten strukturierten Leiterbahnschicht M3 auf der zweiten Isolierschicht ILD2 in Kontakt mit dem zweiten Via V2 und dem weiteren zweiten Via V2' .
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
So ist es beispielsweise möglich, die dritte strukturierte Leiterbahnschicht M3 auf der zweiten Isolierschicht ILD2 unter Freilassen eines Bereichs um das zweite Via V2 und eine dritte Isolierschicht auf der dritten Leiterbahnschicht und dem freigelassenen Bereich um das zweite Via V2 vorzusehen. Dann kann ein drittes Via in der dritten Isolierschicht der- art gebildet werden, daß es direkt auf das zweite Via V2 trifft, welches wiederum direkt auf das erste Via VI trifft.
Ebenso ist es beispielsweise möglich, die erste strukturierte Leiterbahnschicht Ml auf dem Substrat unter Freilassen eines Bereichs um den direkten Kontakt zu den darunterliegenden mikroelektronischen Strukturen vorzusehen, so daß diese ohne Verwendung von Metall-Landing-Pads mit der zweiten bzw. einer noch höheren Metallebene verbindbar sind.

Claims

Patentansprüche
1. Verfahren zur Herstellung von Stacked Vias für mikroelektronische Bauelemente mit den Schritten:
Vorsehen einer ersten strukturierten Leiterbahnschicht (Ml) auf einem Substrat (10) ;
Vorsehen einer ersten Isolierschicht (ILDl) auf der ersten Leiterbahnschicht (Ml) ;
Bilden eines ersten Vias (VI) in der ersten Isolierschicht (ILDl) in Kontakt mit der ersten Leiterbahnschicht (Ml);
Vorsehen einer zweiten strukturierten Leiterbahnschicht (M2) auf der ersten Isolierschicht (ILDl) unter Freilassen eines Bereichs um das erste Via (VI) ;
Vorsehen einer zweiten Isolierschicht (ILD2) auf der zweiten Leiterbahnschicht (M2) und dem freigelassenen Bereich um das erste Via (VI) ; und
Bilden eines zweiten Vias (V2) in der zweiten Isolierschicht (ILD2) derart, daß es direkt auf das erste Via (VI) trifft.
2. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt:
Bilden eines weiteren zweiten Via (V2' ) in der zweiten Iso- lierschicht (ILD2) in Kontakt mit der zweiten Leiterbahnschicht (M2) .
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Bilden des weiteren zweiten Via (V2') gleichzei- tig mit dem Bilden des zweiten Via (V2) geschieht. 10
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Vias (VI; V2, V2' ) durch folgende Schritte gebildet werden:
Bilden eines Lochs (Hl; H2; H2' ) in der betreffenden Isolierschicht (ILDl; ILD2);
Aufbringen, insbesondere Aufsputtern, eines Liners (Ll; L2; L2') in dem Loch (Hl; H2; H2' ) ; und
Auffüllen des Lochs (Hl; H2; H2') mit einem elektrisch leitenden Material.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Liner (Ll; L2; L2') Titan oder Titannitrid aufweist.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das elektrisch leitende Material Wolfram aufweist.
7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß das Loch (Hl; H2; H2') durch einen anisotropen Ätzprozeß, insbesondere Plasmaätzen, gebildet wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß zum gleichzeitigen Bilden des zweiten Vias (V2) mit dem weiteren zweiten Via (V2' ) eine Überätzung des weiteren zweiten Via (V2') durchgeführt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die zweite strukturierte Leiterbahnschicht (M2) derart beschaffen ist, daß sie bei der Überätzung einen vertikalen Ätzstopp für das weitere zweite Via (V2' ) bildet.
10. Verfahren nach einem der vorhergehenden Ansprüche, ge- kennzeichnet durch den Schritt des Vorsehens einer dritten strukturierten Leiterbahnschicht (M3) auf der zweiten Isolierschicht (ILD2) in Kontakt mit dem zweiten Via (V2) . 11
11. Verfahren nach einem der Ansprüche 1 bis 10, gekennzeichnet durch die Schritte:
Vorsehen einer dritten strukturierten Leiterbahnschicht (M3) auf der zweiten Isolierschicht (ILD2) unter Freilassen eines Bereichs um das zweite Via (V2) ;
Vorsehen einer dritten Isolierschicht auf der dritten Leiter- bahnschicht und dem freigelassenen Bereich um das zweite Via (V2) ; und
Bilden eines dritten Vias in der dritten Isolierschicht derart, daß es direkt auf das zweite Via (V2) trifft.
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