WO1999008319A1 - Integrierte schaltungsanordnung mit mindestens zwei unterschiedlich dotierten gebieten, die elektrisch miteinander verbunden sind und verfahren zu deren herstellung - Google Patents

Integrierte schaltungsanordnung mit mindestens zwei unterschiedlich dotierten gebieten, die elektrisch miteinander verbunden sind und verfahren zu deren herstellung Download PDF

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WO1999008319A1
WO1999008319A1 PCT/DE1998/002168 DE9802168W WO9908319A1 WO 1999008319 A1 WO1999008319 A1 WO 1999008319A1 DE 9802168 W DE9802168 W DE 9802168W WO 9908319 A1 WO9908319 A1 WO 9908319A1
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Dirk Schumann
Udo Schwalke
Adrian Berthold
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Siemens Aktiengesellschaft
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Definitions

  • Integrated circuit arrangement with at least two differently doped regions which are electrically connected to one another, and methods for their production.
  • the invention relates to a circuit arrangement with two differently doped interconnected regions, in the production of which an exchange of dopants by diffusion between the regions is avoided.
  • a first gate electrode of a first transistor and a second gate electrode of a second transistor must be electrically connected to one another. Will the electrical
  • a low-resistance structure made of silicide can be formed, which overlaps the first gate electrode and the second gate electrode. It is disadvantageous, however, that in the case of temperature loads of process steps that follow after silicide formation, such as the flow of an intermediate oxide, dopants are exchanged between the two gate electrodes via the rapid diffusion path of the suicide. With different doping with regard to dopant concentration and / or conductivity type, this leads to changed doping of the gate electrodes and thus to the unwanted change in transistor properties (see, for example, H.
  • each gate electrode can be provided with an electrical contact.
  • the electrical connection is made via a metal track that is adjacent to each contact.
  • the invention is therefore based on the problem, an integrated circuit arrangement with increased packing density and at least two differently doped regions which are connected with ⁇ each other to indicate at which the diffusion of the dopants between the two regions during the fabrication of the circuit arrangement can be prevented. Furthermore, a manufacturing method for such a circuit arrangement is to be specified.
  • low-ohmic structures are each arranged in one area.
  • the low-resistance structures do not adjoin each other.
  • the electrical connection between two regions is established via a metal contact, which is formed after an intermediate oxide has been produced. Since no process steps with high temperatures have to be carried out after the metal contact has been produced, diffusion of the dopants between the two regions is prevented. Since the low-resistance structures do not adjoin one another, previous the process steps also no diffusion of Dotierstof ⁇ fe instead.
  • the two areas do not adjoin each other. Is a distance between the at ⁇ the areas of small and the areas of the two regions overlap by a electrical connection are connected to each other, so at high temperatures the diffusion of dopants can take place over the connection.
  • the first area overlaps the two areas.
  • metal is deposited and selectively siliconized, whereby no silicide is formed in the first area. This creates two separate, low-resistance structures.
  • the metal contact is produced in an area that overlaps the first area and the low-resistance structures.
  • the lengths of the areas are particularly long, several similar metal contacts can be produced to improve the electrical connection. Instead of a few large metal contacts, it is advantageous to produce a plurality of small metal contacts, since otherwise the surface of the metal contact does not become flat during chemical-mechanical polishing of the metal from which the metal contacts are produced. This effect is called "dishing".
  • the dopants also diffuse without a rapid diffusion path directly between the two adjoining regions, it is advantageous to produce the regions in the case of particularly long regions in such a way that the regions in the second region do not adjoin one another.
  • the two regions adjoin one another below the metal contact to be produced.
  • the two areas serve as an etch stop, since the intermediate oxide can be selectively etched to the material of the two areas.
  • contacts can be created for other areas.
  • the width or the length of the depressions are of the same size.
  • the areas of the depressions roughly match, since the etching rate depends on the size of the areas. The same etching rate is particularly important when the two areas and / or the further areas are flat, since otherwise the two areas or the further areas can be etched through due to the finite selectivity of the etching process.
  • the metal contact can also be used to contact the two areas with other elements of the circuit arrangement.
  • the invention relates in particular to an integrated circuit arrangement with at least two MOS transistors, the gate electrodes of which are the two regions.
  • the other areas in this case are e.g. Source / drain regions of the two MOS transistors.
  • the two regions can each be a source / drain region, a termination of source / drain regions, a connection of bipolar transistors and / or a gate electrode.
  • the connections often contain doped polysilicon.
  • the two MOS transistors can e.g. be planar and / or vertical transistors.
  • Figure 1 shows a cross section through a first substrate after a isolie ⁇ Rende structure in or on a layer of the substrate, two MOS transistors having source / drain regions (in this figure not visible), gate dielectric and gate electrodes, a protective structure and low-
  • the seed dielectric was grown on a surface of the substrate.
  • FIG. 2 shows the cross section from FIG. 1 after an intermediate oxide, a metal contact and contacts (not visible in this figure) have been produced.
  • FIG. 3 shows a top view of the first substrate from FIG. 2.
  • the intermediate oxide is not shown.
  • the metal contact overlaps a first area.
  • FIG. 4 shows a plan view of a second substrate, after an insulating structure, two MOS transistors with source / drain regions, gate dielectric and gate electrodes, low-resistance structures, an intermediate oxide (not shown in this figure), a metal region and a first region overlapping Contacts were created.
  • FIG. 5 shows a top view of a third substrate, after an insulating structure, two MOS transistors with source / drain regions, gate dielectric and gate electrodes, low-resistance structures, an intermediate oxide (not shown in this figure), a first region overlapping, not on the second Areas adjacent metal contacts and contacts were created.
  • an x-axis x and a y-axis y run parallel to a surface 0 of a first substrate 1 made of silicon (see FIG. 1).
  • the x-axis x runs perpendicular to the y-axis y.
  • Two complementary, planar transistors are arranged on the surface 0. They are manufactured, for example, according to the state of the art.
  • an insulating structure I is formed in a layer S of the substrate 1, which isolates the transistors to be produced from one another.
  • the insulating structure I surrounds the source / drain regions S / D of the transistors and is approximately 1 ⁇ m long between the source / drain regions S / D with respect to the x-axis x.
  • a gate dielectric Gd is generated on the surface 0.
  • a first gate electrode Gal and a second gate electrode Ga2 are produced adjacent to one another above the gate dielectric Gd (see FIG. 1).
  • a boundary line between the first gate electrode Gal and the second gate electrode Ga2 runs parallel to the y-axis y along part of a center line of the insulating structure I. With the aid of a mask, the first gate electrode
  • the first gate electrode Gal is then doped with the aid of a mask with dopant of a first conductivity type and the second gate electrode Ga2 with the aid of a mask with dopant of a second conductivity type opposite to the first conductivity type.
  • the source / drain regions S / D are also implanted.
  • spacers are produced by deposition and etching back.
  • a protective structure Ss is then produced by depositing SiO 2 in a thickness of 70 nm and etching with the aid of a first mask (not shown) (see FIG. 1).
  • the protective structure Ss covers a first region B1 which overlaps the first gate electrode Gal and the second gate electrode Ga2 in the region of the boundary line.
  • the protective structure Ss is approximately 0.6 ⁇ m wide with respect to the y axis y and approximately 0.3 ⁇ m long with respect to the x axis x. Titanium is then deposited to a thickness of 40 n and selectively siliconized.
  • first low-resistance structure St1 on an exposed surface of the first gate electrode Gal and a second low-resistance structure St2 on an exposed surface before the second gate electrode Ga2.
  • the spacers prevent silicide formation on the surfaces of the first gate electrode Gal and the second gate electrode Ga2 running perpendicular to the surface 0 and thus prevent a short circuit with the source / drain regions S / D.
  • No silicide formation takes place in the first area B1, since there the protective structure Ss protects the surface 0.
  • Metal that did not react during the formation of silicide is removed with, for example, first H2O2 / H2O, then NH4OH / H2O2 / H2O and then again H2O2 / H2O (see Fig. 1).
  • the first low-resistance structure Stl and the second low-resistance structure St2 do not adjoin one another.
  • An intermediate oxide Z is then produced by depositing approximately 150 nm of undoped SiO 2 in a CVD process and 1600 nm of borophosphosilicate glass and, after a tempering step, planarizing by chemical-mechanical polishing (see FIG. 2).
  • depressions are etched using a second mask (not shown) until parts of the source / drain regions S / D, part of the first gate electrode Gal and part of the second gate electrode Ga2 are exposed.
  • a metal contact K which electrically connects the first gate electrode Gal to the second gate electrode Ga2, and contacts K * of the source / drain regions S / D, 45 nm titanium, then 100 nm titanium nitride and then 650 nm tungsten are first deposited and etched back with the entire surface using plasma until the intermediate oxide Z is exposed. (see Fig. 2).
  • ⁇ / Ar / ⁇ / WFg are suitable as etchants.
  • the metal contact K overlaps the first region B1 (see FIG. 3).
  • a width B along the y-axis y des is correct Metal contact K and a width B * along the y-axis y of the contacts K * essentially match and amount to approximately 0.4 ⁇ m.
  • an insulating structure for a second substrate 1 'source / drain regions S / D', an insulating structure, a gate dielectric, a first gate electrode Gal ', a second gate electrode Ga2', a protective structure, a first low-resistance structure Stl ' , a second low-resistance structure St2 'and an intermediate oxide are formed.
  • Masked etching creates recesses for a plurality of metal contacts K 'and for contacts K *' of the source / drain regions.
  • the metal contacts K 'and the contacts K *' are produced by depositing 45 nm titanium, then 100 nm titanium nitride and then 650 nm tungsten and plasma-assisted etching over the entire surface until the intermediate oxide is exposed (see FIG. 4).
  • source / drain regions S / D '', an insulating structure, and a gate dielectric are produced for a third substrate 1 ''.
  • a first gate electrode Gal ′′ and a second gate electrode Ga2 ′′ are produced by depositing polysilicon and then masked etching, as a result of which the first gate electrode Gal ′′ and the second gate electrode Ga2 ′′ are within a first region Bl ′ that is analogous to the second exemplary embodiment. 'Do not adjoin each other' in second areas B2 '.
  • a protective structure a first low-resistance structure St1 '', a second low-resistance structure St2 '', an intermediate is oxide, metal contacts K '' and contacts K * '' generated.
  • the metal contacts K ′′ are arranged between the second regions B2 ′′.
  • Deposited materials such as tungsten or borosilicate glass can be etched back as well as chemo-mechanically polished.

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Abstract

Die zwei Gebiete (Ga1, Ga2) werden mit niederohmigen Strukturen (St1, St2) aus z.B. Silizid versehen, die nach Fertigstellung eines Zwischenoxids, das die Gebiete bedeckt, über einen Metallkontakt (K) verbunden werden. Da nach der Erzeugung des Metallkontakts (K) keine Prozessschritte mit hohen Temperaturen erfolgen, findet keine Diffusion von Dotierstoffen zwischen den zwei Gebieten (Ga1, Ga2) über die niederohmigen Strukturen (St1, St2) statt.

Description

Beschreibung
Integrierte Schaltungsanordnung mit mindestens zwei unterschiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind und Verfahren zu deren Herstellung.
Die Erfindung betrifft eine Schaltungsanordnung mit zwei unterschiedlich dotierten miteinander verbundenen Gebieten, bei deren Herstellung ein Austausch von Dotierstoffen durch Dif- fusion zwischen den Gebieten vermieden wird.
Bei bestimmten Schaltungsanordnungen, z.B. einem Inverter, müssen eine erste Gateelektrode eines ersten Transistors und eine zweite Gateelektrode eines zweiten Transistors elek- trisch miteinander verbunden werden. Wird die elektrische
Verbindung dadurch hergestellt, daß die beiden Gateelektroden in einem Bereich aneinander angrenzen, so hat sie einen nachteiligen großen elektrischen Widerstand. Sind die Gateelektroden zudem von entgegengesetzten Leitfähigkeitstypen do- tiert, so bildet sich in diesem Bereich eine unerwünschte Di¬ ode aus. Diese Probleme treten generell bei Schaltungsanord¬ nungen auf, bei denen zwei unterschiedlich dotierte Gebiete elektrisch miteinander verbunden werden.
Um den elektrischen Widerstand zu verringern und gegebenenfalls die Diode zu überbrücken, kann eine niederohmige Struktur aus Silizid gebildet werden, die die erste Gateelektrode und die zweite Gateelektrode überlappt. Nachteilig ist dabei allerdings, daß bei Temperaturbelastungen von Prozeßschrit- ten, die nach der Silizidbildung folgen, wie z.B. das Verfließen eines Zwischenoxids, Dotierstoffe zwischen den beiden Gateelektroden über den schnellen Diffusionspfad des Suizides ausgetauscht werden. Dies führt bei unterschiedlicher Dotierung hinsichtlich Dotierstoffkonzentration und/oder Leit- fähigkeitstyp zu veränderten Dotierungen der Gateelektroden und damit zur ungewollten Veränderung von Transistoreigenschaften (siehe z.B. H. Hayashida, Dopant Redistribution in Dual Gate W-Polycide CMOS and its Improvement by RTA, 1989 Symposium on VLSI-Technology, Digest of Technical Papers, Seiten 29,30, May 1989 und C. Chu, IEEE Transactions on Electron Devices, Vol. 39, No . 10, Oct . 1992).
Alternativ kann jede Gateelektrode mit einem elektrischen Kontakt versehen werden. Die elektrische Verbindung wird über eine Metallbahn hergestellt, die an jeden Kontakt angrenzt. Nachteilig ist der dadurch entstehende hohe Platzbedarf pro Transistor, da eine Ebene, in der sich die beiden Gateelektroden befinden, als Verdrahtungsebene ungenutzt bleibt.
Der Erfindung liegt daher das Problem zugrunde, eine integrierte Schaltungsanordnung mit erhöhter Packungsdichte und mindestens zwei unterschiedlich dotierten Gebieten, die mit¬ einander verbunden sind, anzugeben, bei der die Diffusion der Dotierstoffe zwischen den beiden Gebieten bei der Herstellung der Schaltungsanordnung verhindert werden kann. Ferner soll ein Herstellungsverfahren für eine solche Schaltungsanordnung angegeben werden.
Dieses Problem wird gelöst durch eine Schaltungsanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß Anspruch 7. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
In einer erfindungsgemäßen Schaltungsanordnung sind nieder- ohmige Strukturen jeweils an einem Gebiet angeordnet. Die niederohmigen Strukturen grenzen nicht aneinander an. Die elektrische Verbindung zwischen zwei Gebieten wird über einen Metallkontakt hergestellt, der nach Erzeugung eines Zwischenoxids gebildet wird. Da nach Erzeugung des Metallkontaktes keine Prozeßschritte mit hohen Temperaturen mehr durchgeführt werden müssen, wird eine Diffusion der Dotierstoffe zwischen den beiden Gebieten verhindert. Da die niederohmigen Strukturen nicht aneinander angrenzen, findet in vorhergehen- den Prozeßschritten ebenfalls keine Diffusion der Dotierstof¬ fe statt.
Es liegt im Rahmen der Erfindung, daß die beiden Gebiete nicht aneinander angrenzen. Ist ein Abstand zwischen den bei¬ den Gebieten gering, und sind die Gebiete über eine die beiden Gebiete überlappende elektrische Verbindung miteinander verbunden, so kann bei hohen Temperaturen eine Diffusion der Dotierstoffe über die Verbindung stattfinden.
Es ist vorteilhaft, zur Erzeugung der niederohmigen Strukturen vorher in einem ersten Bereich eine schützende Struktur zu erzeugen. Der erste Bereich überlappt die beiden Gebiete. Anschließend wird Metall abgeschieden und selektiv siliziert, wodurch im ersten Bereich kein Silizid entsteht. Dadurch entstehen zwei voneinander getrennte niederohmige Strukturen. Der Metallkontakt wird in einem späteren Prozeßschritt in einem Bereich erzeugt, der den ersten Bereich und die niederohmigen Strukturen überlappt.
Sind die Längen der Gebiete besonders groß, so können zur Verbesserung der elektrischen Verbindung mehrere gleichartige Metallkontakte erzeugt werden. Statt wenigen großen Metallkontakten ist es vorteilhaft mehrere kleine Metallkontakte zu erzeugen, da sonst beim chemisch-mechanischen Polieren des Metalls aus dem die Metallkontakte hergestellt werden, eine Oberfläche des Metallkontaktes nicht eben wird. Dieser Effekt wird als "Dishing" bezeichnet.
Da auch eine Diffusion der Dotierstoffe ohne einen schnellen Diffusionspfad direkt zwischen den beiden aneinander angrenzenden Gebieten stattfindet, ist es vorteilhaft, bei besonders langen Gebieten die Gebiete so zu erzeugen, daß innerhalb des ersten Bereichs die Gebiete in zweiten Bereichen nicht aneinander angrenzen. Um das Ätzen einer Vertiefung in dem Zwischenoxid für den Metallkontakt durch einen Atzstop zu beenden, ist es vorteilhaft, wenn die beiden Gebiete unterhalb des zu erzeugenden Metallkontaktes aneinander angrenzen. Die beiden Gebiete die- nen als Atzstop, da das Zwischenoxid selektiv zum Material der beiden Gebiete geätzt werden kann.
Gleichzeitig mit dem Metallkontakt können auch Kontakte für weitere Gebiete erzeugt werden. Um eine vollständige Auffül- lung der dazu erzeugten Vertiefungen zu gewährleisten, ist es vorteilhaft, wenn entweder die Breite oder die Länge der Vertiefungen gleich groß sind. Darüber hinaus ist es vorteihaft, wenn Flächen der Vertiefungen in etwa übereinstimmen, da die Ätzrate von der Größe der Flächen abhängt. Eine gleiche Ätz- rate ist insbesondere dann wichtig, wenn die beiden Gebiete und/oder die weiteren Gebiete flach sind, da wegen der endlichen Selektivität des Ätzprozesses sonst die beiden Gebiete oder die weiteren Gebiete durchätzt werden können.
Der Metallkontakt kann auch zur Kontaktierung der beiden Gebiete mit anderen Elementen der Schaltungsanordnung dienen.
Die Erfindung bezieht sich insbesondere auf eine integrierte Schaltungsanordnung mit mindestens zwei MOS-Transistoren, de- ren Gateelektroden die beiden Gebiete sind. Die weiteren Gebiete sind in diesem Fall z.B. Source/Drain-Gebiete der beiden MOS-Transistoren. Alternativ können die beiden Gebiete jeweils ein Source/Drain-Gebiet, ein Abschluß von Sour- ce/Drain-Gebieten, ein Anschluß von Bipolartransitoren und/oder eine Gateelektrode sein. Die Anschlüsse enthalten oft dotiertes Polysilizium. Die zwei MOS-Transistoren können z.B. planare und/oder vertikale Transistoren sein.
Im folgenden wird die Erfindung anhand der Ausführungsbei- spiele, die in den Figuren dargestellt sind, näher erläutert. Figur 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem in oder über einer Schicht des Substrats eine isolie¬ rende Struktur, zwei MOS-Transistoren mit Source/Drain Gebieten (in dieser Figur nicht sichtbar) , Gatedielektrikum und Gateelektroden, eine schützende Struktur und niederohmige
Strukturen erzeugt wurden. Das Getedielektrikum wurde auf einer Oberfläche des Substrats aufgewachsen.
Figur 2 zeigt den Querschnitt aus Figur 1, nachdem ein Zwi- schenoxid, ein Metallkontakt und Kontakte (in dieser Figur nicht sichtbar) erzeugt wurden.
Figur 3 zeigt eine Aufsicht auf das erste Substrat aus Figur 2. Das Zwischenoxid ist nicht dargestellt. Der Metallkontakt überlappt einen ersten Bereich.
Figur 4 zeigt eine Aufsicht auf ein zweites Substrat, nachdem eine isolierende Struktur, zwei MOS-Transistoren mit Source/Drain Gebieten, Gatedielektrikum und Gateelektroden, nie- derohmige Strukturen, ein Zwischenoxid (in dieser Figur nicht dargestellt) , einen ersten Bereich überlappende Metallkontakte und Kontakte erzeugt wurden.
Figur 5 zeigt eine Aufsicht auf ein drittes Substrat, nachdem eine isolierende Struktur, zwei MOS-Transistoren mit Source/Drain Gebieten, Gatedielektrikum und Gateelektroden, niederohmige Strukturen, ein Zwischenoxid (in dieser Figur nicht dargestellt) , einen ersten Bereich überlappende, nicht an zweite Bereiche angrenzende Metallkontakte und Kontakte er- zeugt wurden.
In einem ersten Ausführungsbeispiel verlaufen parallel zu einer Oberfläche 0 eines ersten Substrats 1 aus Silizium eine x-Achse x und eine y-Achse y (s. Fig. 1) . Die x-Achse x ver- läuft senkrecht zur y-Achse y. An der Oberfläche 0 sind zwei zueinander komplementäre, planare Transistoren angeordnet. Ihre Herstellung erfolgt z.B. nach dem Stand der Technik. Dazu wird in einer Schicht S des Substrats 1 eine isolierende Struktur I gebildet, die die zu erzeugenden Transistoren voneinander isoliert. Die isolierende Struktur I umgibt Source/Drain-Gebiete S/D der Transistoren und ist zwischen den Source/Drain-Gebieten S/D bezüglich der x-Achse x ca. lμm lang. Auf der Oberfläche 0 wird ein Gatedielektrikum Gd erzeugt. Über dem Gatedielektri- kum Gd wird aneinander angrenzend eine erste Gateelektrode Gal und eine zweite Gateelektrode Ga2 erzeugt (s. Fig. 1). Eine Grenzlinie zwischen der ersten Gateelektrode Gal und der zweiten Gateelektrode Ga2 verläuft parallel zur y-Achse y entlang einem Teil einer Mittellinie der isolierenden Struk- tur I. Mit Hilfe einer Maske werden die erste Gateelektrode
Gal, die zweite Gateelektrode Ga2 und das Gatedielektrikum Gd strukturiert. Anschließend werden die erste Gateelektrode Gal mit Hilfe einer Maske mit Dotierstoff von einem ersten Leitfähigkeitstyp und die zweite Gateelektrode Ga2 mit Hilfe ei- ner Maske mit Dotierstoff von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert. Gleichzeitig werden auch die Source/Drain-Gebiete S/D implantiert. An senkrecht zur Oberfläche 0 verlaufende Flächen der ersten Gateelektrode Gal und der zweiten Gateelektrode Ga2 werden durch Abscheidung und Rückätzen von Siθ2 Spacer (nicht dargestellt) erzeugt.
Anschließend wird eine schützende Struktur Ss durch Abscheiden von Siθ2 in einer Dicke von 70nm und Ätzen mit Hilfe ei- ner ersten Maske (nicht dargestellt) erzeugt (s. Fig. 1). Die schützende Struktur Ss bedeckt einen ersten Bereich Bl, der die erste Gateelektrode Gal und die zweite Gateelektrode Ga2 im Bereich der Grenzlinie überlappt. Die schützende Struktur Ss ist bezüglich der y-Achse y ca. 0.6μm breit und bezüglich der x-Achse x ca. 0.3μm lang. Anschließend wird Titan in einer Dicke von 40 n abgeschieden und selektiv siliziert. Dadurch entstehen an einer freiliegenden Oberfläche der ersten Gateelektrode Gal eine erste niederohmige Struktur Stl und an einer freiliegenden Oberflä- ehe der zweiten Gateelektrode Ga2 eine zweite niederohmige Struktur St2. Die Spacer verhindern eine Silizidbildung an den senkrecht zur Oberfläche 0 verlaufenden Flächen der ersten Gateelektrode Gal und der zweiten Gateelektrode Ga2 und damit einen Kurzschluß mit den Source/Drain-Gebieten S/D. Im ersten Bereich Bl findet keine Silizidbildung statt, da dort die schützende Struktur Ss die Oberfläche 0 schützt. Metall, das bei der Silizidbildung nicht reagiert hat, wird mit z.B. zunächst H2O2/H2O, dann NH4OH/ H2O2/H2O und dann wieder H2O2/H2O entfernt (s. Fig. 1). Die erste niederohmige Struk- tur Stl und die zweite niederohmige Struktur St2 grenzen nicht aneinander an.
Anschließend wird ein Zwischenoxid Z erzeugt, indem ca. 150nm undotiertes Siθ2 in einem CVD-Verfahren und 1600nm Borphos- phorsilikatglas abgeschieden und nach einem Temperschritt durch ein chemisch-mechanisches Polieren planarisiert wird (s. Fig 2) .
Anschließend werden mit Hilfe einer zweiten Maske (nicht dar- gestellt) Vertiefungen geätzt, bis Teile der Source/Drain- Gebiete S/D, ein Teil der ersten Gateelektrode Gal und ein Teil der zweiten Gateelektrode Ga2 freigelegt werden. Zur Erzeugung eines Metallkontaktes K, der die erste Gateelektrode Gal mit der zweiten Gateelektrode Ga2 elektrisch verbindet, und von Kontakten K* der Source/Drain-Gebiete S/D werden zunächst 45nm Titan, dann lOOn Titannitrid und dann 650nm Wolfram abgeschieden und ganzflächig plasmaunterstützt zurückgeätzt, bis das Zwischenoxid Z freigelegt wird. (s. Fig 2) . Dabei sind ^/Ar/^/WFg als Ätzmittel geeignet. Der Me- tallkontakt K überlappt den ersten Bereich Bl quer (s. Fig 3) . Um eine vollständige Auffüllung der Vertiefungen zu gewährleisten, stimmen eine Breite B entlang der y-Achse y des Metallkontaktes K und eine Breite B* entlang der y-Achse y der Kontakte K* im wesentlichen überein und betragen ca. 0.4μm.
In einem zweiten Ausführungsbeispiel werden für ein zweites Substrat 1' Source/Drain-Gebiete S/D', eine isolierende Struktur, ein Gatedielektrikum, eine erste Gateelektrode Gal', eine zweite Gateelektrode Ga2' , eine schützende Struktur, eine erste niederohmige Struktur Stl', eine zweite nie- derohmige Struktur St2' und ein Zwischenoxid gebildet. Die erste Gateelektrode Gal', die zweite Gateelektrode Ga2' und die schützende Struktur sind im Vergleich zu der ersten Gateelektrode Gal, der zweiten Gateelektrode Ga2 und der schüt¬ zenden Struktur des ersten Ausführungsbeispiels entlang der y-Achse y wesentlich länger (s. Fig 4). Durch maskiertes Ätzen werden Vertiefungen für mehrere Metallkontakte K' sowie für Kontakte K*' der Source/Drain-Gebiete erzeugt. Analog wie im ersten Ausführungsbeispiel werden die Metallkontakte K' und die Kontakte K*' durch Abscheidung von 45nm Titan, dann lOOnm Titannitrid und dann 650nm Wolfram und ganzflächigem plasmaunterstütztem Rückätzen, bis das Zwischenoxid freigelegt wird, erzeugt (s. Fig 4).
In einem dritten Ausführungsbeispiel werden analog wie im er- sten Ausführungsbeispiel für ein drittes Substrat 1'' Source/Drain-Gebiete S/D' ' , eine isolierende Struktur, und ein Gatedielektrikum erzeugt. Eine erste Gateelektrode Gal'' und eine zweite Gateelektrode Ga2' ' werden durch Abscheiden von Polysilizium und anschließendem maskiertem Ätzen erzeugt, wo- durch die erste Gateelektrode Gal'' und die zweite Gateelektrode Ga2'' innerhalb eines zum zweiten Ausführungsbeispiel analogen ersten Bereichs Bl' ' in zweiten Bereichen B2'' nicht aneinander angrenzen.
Anschließend werden analog wie im zweiten Ausführungsbeispiel eine schützende Struktur, eine erste niederohmige Struktur Stl'', eine zweite niederohmige Struktur St2'', ein Zwi- schenoxid, Metallkontakte K' ' und Kontakte K* ' ' erzeugt. Die Metallkontakte K' ' sind zwischen den zweiten Bereichen B2' ' angeordnet.
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gebiete, Bereiche, Strukturen und Kontakte an die jeweiligen Erfordernisse angepaßt werden.
Abgeschiedene Materialien, wie Wolfram oder Borsilikatglas, können sowohl rückgeätzt als auch chemisch-mechanisch poliert werden.

Claims

Patentansprüche
1. Integrierte Schaltungsanordnung mit mindestens zwei unter¬ schiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind,
- bei der ein erstes Gebiet (Gal) mit einer ersten niederohmigen Struktur (Stl) versehen ist,
- bei der ein zweites Gebiet (Ga2) mit einer zweiten niederohmigen Struktur (St2) versehen ist, - bei der die erste niederohmige Struktur (Stl) nicht an die zweite niederohmige Struktur (St2) angrenzt,
- bei der die erste niederohmige Struktur (Stl) mit der zweiten niederohmigen Struktur (St2) über einen Metallkontakt (K) miteinander verbunden sind, der innerhalb eines Zwi- schenoxids (Z) angeordnet ist.
2. Schaltungsanordnung nach Anspruch 1, bei der das erste Gebiet (Gal) an das zweite Gebiet (Ga2) angrenzt.
3. Schaltungsanordnung nach Anspruch 1 oder 2,
- bei der das erste Gebiet (Gal) von einem ersten Leitfähigkeitstyp dotiert ist,
- bei der das zweite Gebiet (Ga2) von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert ist.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, bei der die erste niederohmige Struktur (Stl) und die zweite niederohmige Struktur (St2) Silizid enthalten.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, bei der die erste niederohmige Struktur (Stl' ) und die zweite niederohmige Struktur (St2' ) über mehrere Metallkontakte
(K' ) miteinander verbunden sind.
6. Schaltungsanordnung nach Anspruch 5, bei der das erste Gebiet (Gal'') und das zweite Gebiet (Ga2' ' ) in zwischen den Metallkontakten (K' ' ) angeordneten zweiten Bereichen (B2' ' ) nicht aneinander angrenzen.
7. Schaltungsanordnung nach einem der 7Ansprüche 1 bis 6, - bei der das erste Gebiet (Gal) eine erste Gateelektrode (Gal) eines ersten MOS-Transistors ist,
- bei der das zweite Gebiet (Ga2) eine zweite Gateelektrode
(Ga2) eines zweiten MOS-Transistors ist.
8. Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens zwei unterschiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind,
- bei dem ein erstes Gebiet (Gal) und ein zweites Gebiet
(Ga2) erzeugt werden, - bei dem das erste Gebiet (Gal) mit einer ersten niederohmigen Struktur (Stl) versehen wird,
- bei dem das zweite Gebiet (Ga2) mit einer zweiten niederohmigen Struktur (St2) versehen wird,
- bei dem die erste niederohmige Struktur (Stl) und die zwei- te niederohmige Struktur (St2) so erzeugt werden, daß sie nicht aneinanderangrenzen,
- bei der ein Zwischenoxid (Z) erzeugt wird,
- bei dem nach Erzeugung des Zwischenoxids (Z) innerhalb des Zwischenoxids (Z) ein Metallkontakt (K) erzeugt wird, der mit der ersten niederohmigen Struktur (Stl) und mit der zweiten niederohmigen Struktur (St2) überlappt.
9. Verfahren nach Anspruch 8, bei dem das erste Gebiet (Gal) und das zweite Gebiet (Ga2) so erzeugt werden, daß sie an- einander angrenzen.
10. Verfahren nach Anspruch 8 oder 9,
- bei dem das erste Gebiet (Gal) so erzeugt wird, daß es von einem ersten Leitfähigkeitstyp dotiert ist, - bei dem das zweite Gebiet (Ga2) so erzeugt wird, daß es von einem zweiten, zum ersten Leitf higkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert ist.
11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem die erste niederohmige Struktur (Stl) und die zweite niederohmige Struktur (St2) durch selektive Silizierung gebildet werden.
12. Verfahren nach einem der Ansprüche 8 bis 11,
- bei dem mehrere Metallkontakte (K' ) erzeugt werden, die die erste niederohmige Struktur (Stl') und die zweite niede- rohmige Struktur (St2') miteinander verbinden.
13. Verfahren nach Anspruch 12, bei dem das erste Gebiet (Gal'') und das zweite Gebiet (Ga2' ' ) so erzeugt werden, daß sie innerhalb zweiter Bereiche (B2' ' ) , die zwischen den Metallkontakten (K' ' ) angeordnet sind, nicht aneinander angrenzen.
14. Verfahren nach einem der Ansprüche 8 bis 13,
- bei dem nach Erzeugung des ersten Gebiet (Gal) und des zweiten Gebiet (Ga2) eine schützende Struktur (Ss) gebildet wird, die das erste Gebiet (Gal) und das zweite Gebiet (Ga2) in einem ersten Bereich (Bl) überlappt,
- bei dem anschließend Metall abgeschieden und siliziert wird, wodurch die erste niederohmige Struktur (Stl) und die zweite niederohmige Struktur (St2) entstehen,
- bei dem nach der Erzeugung des Zwischenoxids (Z) mit Hilfe einer Maske geätzt wird, bis in einem Bereich, der den ersten Bereich (Bl) überlappt, die erste niederohmige Struktur (Stl) und die zweite niederohmige Struktur (St2) frei- gelegt werden,
- bei dem anschließend leitendes Material abgeschieden wird, wodurch der Metallkontakt (K) entsteht.
15. Verfahren nach einem der Ansprüche 8 bis 14, - bei dem nach Erzeugung des Zwischenoxids (Z) für Kontakte
(K*) von Source/Drain-Gebieten (S/D) und für den Metallkontakt (K) mit Hilfe einer Maske Vertiefungen geätzt werden, - bei dem durch Abscheiden und ganzflächiges Rückätzen oder chemisch-mechanisches Polieren von Metall der Metallkontakt (K) sowie die Kontakte (K*) entstehen,
- bei dem die Kontakte (K*) und der Metallkontakt (K) so er- zeugt werden, daß ihre Abmessungen entlang einer y-Achse
(y) , die parallel zu einer Oberfläche (0) eines Substrats (1) verläuft, im wesentlichen übereinstimmen.
16. Verfahren nach einem der Ansprüche 8 bis 15, - bei dem das erste Gebiet (Gal) als erste Gateelektrode (Gal) eines ersten MOS-Transistors erzeugt wird,
- bei dem das zweite Gebiet (Ga2) als zweite Gateelektrode
(Ga2) eines zweiten MOS-Transistors erzeugt wird.
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