-
Diese Erfindung bezieht sich allgemein
auf Halbleiterbauelemente. Insbesondere bezieht sich die vorliegende
Erfindung auf ein Verfahren zum Herstellen einer Halbleiterstruktur
für eine
Halbleiterspeichervorrichtung.
-
Halbleiterspeichervorrichtungen sind
gegenwärtig
in Elektronikkomponenten, die ein Behalten von Informationen erfordern,
in weit verbreiteter Verwendung. Halbleiterspeichervorrichtungen
umfassen eine Direktzugriffsspeicher(RAM-), eine dynamische Direktzugriffsspeicher-
(DRAM-), eine Nur-Lese-Speicher- (ROM-), eine programmierbare Nur-Lese-Speicher- (PROM-),
eine löschbare,
programmierbare Nur-Lese-Speicher- (EPROM-) und eine elektrisch
löschbare,
programmierbare Nur-Lese-Speicher- (EEPROM-) Vorrichtung. Einige DRAM-Vorrichtungen
umfassen eine Kernregion und eine Peripherieregion. Die Kern- und
die Peripherieregion umfassen eine Mehrzahl von Transistoren. Üblicherweise
sind die Transistoren entweder vertikale Transistoren oder laterale
Transistoren. Da die Größe der Speichervorrichtungen
sinkt, können Speichervorrichtungen
vertikale Transistoren anstellen von lateralen Transistoren in der
Kernregion umfassen, so daß die
Gate-Länge
unabhängig
von Herstellungseinschränkungen,
wie z. B. des Kern-Grundmaßes,
werden kann.
-
Das Kern-Grundmaß ist die kleinste Entfernung
oder Merkmalsgröße, die
für ein
bestimmtes Produkt hergestellt werden kann. Für eine DRAM-Speichervorrichtung
z. B., die ein Grundmaß von
0,17 μm
aufweist, wären
die Gates in dem Kern 0,17 μm breit und die Entfernung zwischen
zwei Gates würde
ebenso 0,17 μm
betragen. Da sich die Technologie zu kleineren Kern-Grundmaßen bewegt, z.
B. 0,15 μm,
0,13 μm
oder sogar 0,11 μm,
würde die Gate-Länge üblicherweise
ebenso sinken. Ein Senken der Gate-Länge führt jedoch zu einem größe- ren Sub-VT-(-Spannungsschwellen-)Lecken.
Ein Sub-VT-Lecken ist ein Stromlecken, das bewirkt wird, wenn ein
elektrischer Strom unter dem Gate von der Source zu dem Drain fließt, ohne
das Gate zu öffnen. Ein
Sub-VT-Lecken ermöglicht
es, daß die
Kondensatoren eine Ladung ableiten, was eine geringe Haltezeit bewirkt.
-
Bei dem gegenwärtigen Verfahren zum Herstellen
von DRAM-Speichervorrichtungen,
die in dem Kern vertikale Transistoren verwenden, wird ein Kontaktätzen in
dem Kern durchgeführt,
um das Halbleitersubstrat mit einer Serie von Kontakten zu verbinden.
Das Kontaktätzen
wird durch einen Mittellinien-(MOL-)Belag durchgeführt, der üblicherweise
aus Siliziumnitrid besteht. Das Kontaktätzen gelangt durch eine Siliziumoxidschicht
und eine Siliziumnitridschicht, um einen Kontakt mit dem Halbleitersubstrat,
und insbesondere einer aktiven kristallinen Siliziumregion innerhalb
des Halbleitersubstrates, herzustellen. Das Halbleitersubstrat ist
ein innenimplantiertes, kristallines Silizium. Leider ätzt das
Kontaktätzen oft
einen Abschnitt der Gate-Abdeckungs-Siliziumnitridschicht
zusätzlich
zu einem Ätzen
durch den MOL-Belag, die Siliziumoxidschicht und die Siliziumnitridschicht.
Ein Ätzen
eines Abschnitts der Gate-Abdeckungsschicht
erhöht
das Risiko eines Kurzschlusses zwischen der Bitleitung und der Wortleitung.
-
Während
der MOL-Belag in der Peripherieregion nützlich ist, um eine Verunreinigung
der Transistoren in der Peripherieregion zu vermeiden, wird der MOL-Belag
in der Kernregion nicht benötigt,
da es dort bereits eine frühere
Schicht aus Siliziumnitrid unter der Siliziumoxidschicht gibt. Üblicherweise
wird eine Maske verwendet, um den MOL-Belag aus der Kernregion und
nicht der Peripherieregion zu entfernen.
-
Es ist die Aufgabe der vorliegenden
Erfindung, ein Verfahren oder eine Halbleiterstruktur zu schaffen,
die eine unproblematischere Verarbeitung der in einer Halbleiterspeichervorrichtung
enthaltenen Schichten ermöglichen.
-
Diese Aufgabe wird durch ein Verfahren
gemäß Anspruch
1, 6, 7 oder 8 oder eine Halbleiterstruktur gemäß Anspruch 14 gelöst.
-
Gemäß einem ersten Aspekt der vorliegenden
Erfindung wird ein Verfahren zum Herstellen einer Halbleiterstruktur
bereitgestellt. Die Halbleiterstruktur weist eine Kernregion und
eine Peripherieregion auf. Die Kernregion weist eine Mehrzahl vertikaler
Transistoren auf und die Peripherieregion weist zumindest einen
lateralen Transistor auf. Das Verfahren umfaßt ein Aufbringen eines Mittellinien-Belags unter
Verwendung einer plasmagestützten
chemischen Aufdampfung, der über
der Halbleiterstruktur liegt. Durch ein Verwenden einer plasmagestützten chemischen
Aufdampfung kann die Menge des MOL-Belags, die in der Kernregion
und der Peripherieregion aufgebracht wird, abhängig von den Entfernungen zwischen
Transistoren in der Kernregion und der Peripherieregion gesteuert
werden. Bei einem Ausführungsbeispiel
ist der Raum zwischen den Transistoren in der Kernregion kleiner
als der Raum zwischen Transistoren in der Peripherieregion, was es
so ermöglicht,
daß mehr
MOL-Belag in der Peripherieregion als in der Kernregion aufgebracht
wird. Dadurch, daß weniger
MOL-Belag in der Kernregion als in der Peripherieregion aufgebracht
wird, wird der Bedarf nach einer Maske zum Entfernen des MOL-Belags
aus der Kernregion und nicht der Peripherieregion reduziert oder
sogar beseitigt.
-
Bei einem zweiten Aspekt der vorliegenden Erfindung
wird eine Halbleiterstruktur bereitgestellt. Die Struktur umfaßt ein Halbleitersubstrat,
das eine Kernregion und eine Peripherieregion aufweist. Die Struktur
umfaßt
außerdem
eine Mehrzahl von Transistoren in der Kernregion, die um eine erste
Entfernung voneinander beabstandet sind, und eine Mehrzahl von Transistoren
in der Peripherieregion, die um eine zweite Entfernung voneinander
beabstandet sind, wobei die zweite Entfernung größer als die erste Entfernung
ist.
-
Die Struktur umfaßt außerdem eine Oxidschicht, die
sich in der Kernregion befindet, die über einer Nitridschicht liegt,
und einen Mittellinien-Belag, der über der Halbleiterstruktur
liegt. Die Dicke der Nitridschicht zwischen den Transistoren in
der Kernregion ist kleiner als die Dicke der Nitridschicht zwischen
Transistoren in der Peripherieregion.
-
Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen
näher erläutert, die
nicht notwendigerweise maßstabsgetreu
gezeichnet sind. Die Abmessungen einiger der Elemente sind bezüglich anderer
zur Klarheit übertrieben, wobei
ferner geeignete Bezugszeichen in den Figuren wiederholt werden,
um entsprechende Elemente anzuzeigen. Es zeigen:
-
1 einen
Abschnitt einer Halbleiterstruktur gemäß einem Ausführungsbeispiel
der Erfindung im Querschnitt; und
-
2-4 eine Halbleiterstruktur
bei verschiedenen Stufen einer Herstellung der Halbleiterstruktur aus
-
1 im
Querschnitt.
-
1 zeigt
eine Halbleiterstruktur 20 im Querschnitt, die eine Kernregion 22 und
eine Peripherieregion 42 umfaßt. Die Kernregion 22 umfaßt eine
durchlaufende Wortleitung 52 zwischen einer Mehrzahl vertikaler
Transistoren 30 und über
einem Halbleitersubstrat 24 liegend. Die Peripherieregion 42 umfaßt zumindest
einen lateralen Transistor 44, der über dem Halbleitersubstrat 24 liegt.
Ein Mittellinien-(MOL-) Belag 64 liegt über der durchlaufenden Wortleitung 52,
den vertikalen Transistoren 30 und dem lateralen Transistor 44.
-
Um die Zwischenräume zwischen Merkmalen, wie
z. B. Transistoren 30, 40 und der durchlaufenden
Wortleitung 52, zu füllen,
ist eine isolierende Schicht 60 zwischen und oberhalb der
Transistoren 30, 44 und der durchlaufenden Wortleitung
52 plaziert,
wie in 1 dargestellt
ist. Zusätzlich
läuft ein Kontakt 62 durch
die isolierende Schicht 60 zu dem Halbleitersubstrat 24 durch.
-
Bezug nehmend auf 2 wird die Halbleiterstruktur 20 der
vorliegenden Erfindung unter Verwendung eines Halbleitersubstrates 24 hergestellt. Das
Halbleitersubstrat 24 weist ein Einkristall-Siliziumsubstrat
auf, wobei das Halbleitersubstrat 24 jedoch andere Materialien
aufweisen kann. Bei einem Ausführungsbeispiel
weist das Halbleitersubstrat 24 eine Hauptoberfläche auf,
die zuvor verarbeitet und gereinigt wurde, um Teilchen und Eigenoxide
zu entfernen.
-
Die Kernregion 22 umfaßt eine
durchlaufende Wortleitung 52 zwischen einer Mehrzahl vertikaler Transistoren 30,
die um eine Entfernung D1 voneinander beabstandet sind, und über dem
Halbleitersubstrat 24 liegend. Das Halbleitersubstrat 24 umfaßt eine
kristalline Siliziumregion 58 benachbart zu und zwischen
einer Mehrzahl polykristalliner Siliziumregionen 40, wie
in 2 dargestellt ist.
Die vertikalen Transistoren 30 liegen über der polykristallinen Siliziumschicht 40,
während
die durchlaufende Wortleitung 52 über der kristallinen Siliziumregion 58 liegt, wie
in 2 dargestellt ist.
Jeder vertikale Transistor 30 umfaßt eine Nitridschicht 26,
eine Oxidschicht 28, einen Gate-Leiter 35, eine
Gate-Abdeckungsschicht 36 und ein Paar von Gate-Abstandshaltern 54.
Der Gate-Leiter 35 liegt über der polykristallinen Siliziumregion 40.
-
Die vertikalen Transistoren 30,
die durchlaufende Wortleitung 52 und der laterale Transistor 44 in der
Peripherie weisen Wortleitungen oder Gates auf, die einen elektrischen
Strom liefern, um den Transistor 30, 44 oder die
durchlaufende Wortleitung 52 zu treiben. Die Wortleitungen
oder Gates weisen allgemein einen Gate-Leiter 35, der den
Strom liefert, sowie eine Gate-Abdeckungsschicht 36 auf,
die über dem
Gate-Leiter 35 liegt. Der Gate-Leiter 35 kann aus
vielen Materialien bestehen, die mehrere Schichten aufweisen.
-
Bei einem Ausführungsbeispiel umfaßt der Gate-Leiter 35 eine
erste leitfähige
Schicht 34 und eine zweite leitfähige Schicht 38 unterhalb
der ersten leitfähigen
Schicht 34, wie in 2 dargestellt
ist. Vorzugsweise weist die erste leitfähige Schicht 34 Wolfram-Silizid
auf, während
die zweite leitfähige Schicht 38 polykristallines
Silizium aufweist. Bei einem Ausführungsbeispiel weisen die zweite
leitfähige
Schicht 38 und die Polysiliziumschichten 32 alle das
gleiche Material, polykristallines Silizium, auf.
-
Die zweite leitfähige Schicht 38 weist
ein leitfähiges
Material, wie z. B., jedoch nicht ausschließlich, polykristallines Silizium
und amorphes Silizium, auf. Die Nitridschicht 26 liegt über der
polykristallinen Siliziumregion 40 und ist benachbart zu
zwei gegenüberliegenden
Seiten der zweiten leitfähigen
Schicht 38, wie in 2 dargestellt
ist. Die Oxidschicht 28 liegt über der Nitridschicht 26.
Die Gate-Abdeckungsschicht 36 liegt über dem Gate-Leiter 34 und
beide liegen über
der zweiten leitfähigen
Schicht 38. Die Gate-Abdeckungsschicht 36 ist
aus einem isolierenden Material, wie z. B. Siliziumnitrid, Siliziumoxid oder
Siliziumoxynitrid, hergestellt. Die Abstandshalter 54 liegen
benachbart zu jedem Ende der Gate-Abdeckungsschicht 36 und
des Gate-Leiters 34, wie in 2 dargestellt
ist. Die Abstandshalter sind unter Verwendung eines isolierenden
Materials, wie z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid
oder Borphosphorsilikat-Glas (BPSG), hergestellt.
-
Die durchlaufende Wortleitung 52 ist
eine Übergangsregion
zwischen zwei vertikalen Transistoren. Die durchlaufende Wortleitung 52 umfaßt eine Gate-Abdeckungsschicht 36,
die über
einem Gate-Leiter 34 liegt und beide liegen über einer
Polysiliziumschicht 32, wie in 2 dargestellt ist. Der durchlaufende
Transistor umfaßt
außerdem
Abstandshalter 54 benachbart zu jedem Ende der Gate-Abdeckungsschicht 36,
des Gate-Leiters 34 und der Polysiliziumschicht 32,
wie in 2 dargestellt
ist. Die durchlaufende Wortleitung 52 liegt über der
Oxidschicht 28 und der Nitridschicht 26.
-
Die Peripherieregion 42 umfaßt zumindest einen
lateralen n Transistor 44, der über dem Halbleitersubstrat 24 liegt.
o Insbesondere ist der laterale Transistor 44 direkt oberhalb
einer kristallinen Siliziumregion 58 des Halbleitersubstrates 24 angeordnet, wie
in 2 dargestellt ist.
Der laterale Transistor 44 umfaßt eine Gate-Abdeckungsschicht 36,
die über
einer ersten leitfähigen
Schicht 34 liegt und beide liegen über einer zweiten leitfähigen Schicht 32,
wie in 2 dargestellt
ist. Der laterale Transistor 44 umfaßt außerdem Abstandshalter 56,
die benachbart zu jedem Ende der Gate-Abdeckungsschicht 36,
der ersten leitfähigen
Schicht 34 und der zweiten leitfähigen Schicht 32 sind,
wie in 2 dargestellt
ist.
-
Die Entfernung zwischen der durchlaufenden
Wortleitung 52 und einem der vertikalen Transistoren 30 ist
als D1 bezeichnet, wie in 2 dargestellt
ist. Die Entfernung zwischen dem Transistor 44 in der Peripherieregion
und jedem anderen benachbarten Merkmal, wie z. B. dem vertikalen
Transistor 30 oder einem anderen Transistor 44 in
der Peripherieregion, ist als D2 bezeichnet. Vorzugsweise ist die Entfernung
D1 kleiner als die Entfernung D2. Bei einem Ausführungsbeispiel ist die Entfernung
Dl z. B. kleiner oder gleich 0,25 μm, während die Entfernung D2 von
etwa 0,5 μm
bis etwa 1,0 μm
beträgt.
-
Auf ein Bilden der obigen beschriebenen Halbleiterstruktur 20,
die in 2 dargestellt
ist, hin wird ein Mittellinien-(MOL-; MOL = Middle of Line) Belag 64 aufgebracht,
der über
der Halbleiterstruktur 20, und insbesondere über den
oben beschriebenen Transistoren 30, 44 und der
durchlaufenden Wortleitung 52 liegt, wie in 3 dargestellt ist. Um die
Menge des MOL-Belags 64 zu reduzieren, die zwischen dem
Transistor 30 und der durchlaufenden Wortleitung 52 in
der Kernregion 22 aufgebracht wird, wird der MOL-Belag 64 unter
Verwendung einer plasmagestützten
chemischen Aufdampfung (PECVD) aufgebracht. Es wurde festgestellt,
daß die
Menge des MOL-Belags 64, die zwischen den Transistoren 30, 44 und
der durchlaufenden Wortleitung 52 unter Verwendung einer
PECVD aufgebracht wird, von dem Abstand (Dl und D2) zwischen den
Transistoren 30, 44 und der durchlaufenden Wortleitung 52 abhängt. Je
breiter der Abstand der Transistoren 30, 44 und
der durchlaufenden Wortleitung 52 ist, desto mehr MOL-Belag 64 ist
an dem Boden von Vertiefungen zwischen den Transistoren 30, 44 und
der durchlaufenden Wortleitung 52 zu finden. Die Variation
der Menge des MOL-Belags 64,
die zwischen den Transistoren 30, 44 und der durchlaufenden
Wortleitung 52 zu finden ist, besteht aufgrund des Proximity-
oder Näheeffektes.
Bei einem Ausführungsbeispiel
beträgt
die Dicke T1 des MOL-Belags 64 zwischen den Transistoren 30 und
der durchlaufenden Wortleitung 52 in der Kernregion 22 in
etwa die Hälfte
der Dicke T2 des MOL-Belags 64 zwischen den Transistoren 44 in
der Peripherieregion 42. Dieser Näheeffekt des PECVDaufgebrachten
MOL-Belags 64 kann verwendet werden, um die kristalline
Siliziumregion 58 in der Peripherieregion 42 vor
einer Verunreinigung zu schützen,
während
gleichzeitig ein minimaler Widerstand für das Kontaktätzen in
der Kernregion bereitgestellt wird. So wird die chemische Zusammensetzung
des Kontaktätzens
für diesen
sehr dünnen MOL-Belag 64 in
der Kernregion 22 nicht verändert und deshalb wird das
Risiko von Bitleitungs- oder Wortleitungskurzschlüssen wesentlich
reduziert. Zusätzlich
wird keine Blockmaske verwendet, wenn der MOL-Belag 64 aufgebracht
wird, so daß das
oben beschriebene Verfahren verglichen mit herkömmlichen Verfahren, die eine
Blockmaske erfordern, wesentliche Kosteneinsparungen ermöglicht.
-
Durch ein Nutzen des Vorteils des
Näheeffektes,
der Materialien einer plasmagestützten
chemischen Aufdampfung während
der Aufbringung beeinflußt,
wird weniger MOL-Belag 64 zwischen den Transistoren 30 und
der durchlaufenden Wortleitung 52 in der Kernregion 22 als
zwischen den Transistoren 44 in der Peripherieregion 42 aufgebracht,
da der Abstand D1 zwischen den Transistoren 30 und der durchlaufenden Wortleitung 52 in
der Kernregion 22 kleiner als der Abstand D2 ist, wie in
den 2 bis 3 dargestellt ist. Insbesondere
ist die Dicke T2 des MOL-Belags 64 in der Peripherieregion 42 als
ein Ergebnis des oben beschriebenen Näheeffektes kleiner als die
Dicke T1 des MOL-Belags 64 in der Kernregion 22.
-
Auf ein Aufbringen des MOL-Belags 64 hin wird
eine isolierende Schicht 60 zwischen und oberhalb der Transistoren 30, 44 und
der durchlaufenden Wortleitung 52 aufgebracht, wie in 1 dargestellt ist. Vorzugsweise
weist die isolierende Schicht 60 ein isolierendes Material,
wie z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder Borphosphorsilikat-Glas
(BPSG), auf. Die isolierende Schicht 60 kann aus mehr als
einer Schicht eines isolierenden Materials bestehen. Zusätzlich kann
die isolierende Schicht 60 aus mehr als einem isolierenden
Material bestehen.
-
Auf ein Aufbringen der isolierenden
Schicht 60 hin wird ein Kontaktätzen durch den MOL-Belag 64 in
der Kernregion 22 durchgeführt. Das Kontaktätzen wird
auch durch die Oxidschicht 28 sowie die Nitridschicht 26 durchgeführt. Vorzugsweise
wird das Kontaktätzen
auch durch die isolierende Schicht 60 zu dem Halbleitersubstrat 24 durchgeführt. Das
Kontaktätzen
ermöglicht
es, daß der
Kontakt 62, der über der
Oberfläche 66 der
Halbleiterstruktur 20 liegt, elektrisch mit dem Halbleitersubstrat 24 verbunden ist.
-
Die einzelnen Halbleiterverarbeitungsschritte,
die gemäß der vorliegenden
Erfindung verwendet werden (z. B. PECVD, usw.), sind Fachleuten
auf diesem Gebiet bekannt und sind außerdem in zahlreichen Veröffentlichungen
und Abhandlungen beschrieben, wie z. B.: Encyclopedia of Chemical
Technology, Bd. 14 (Kirk-Othmer, 1995, S. 677–709); Semiconductor Device
Fundamentals von Robert F. Pierret (Addison-Wesley, 1996); Silicon
Processing for the VLSI Era von Wolf (Lattice Press, 1986, 1990 bzw.
1995, Bd. 1–3)
und Microchip- Fabrication:
A Practicual Guide to Semiconductor Processing von Peter van Zant
(4. Ausgabe, McGrauw-Hill, 200).
-
Zahlreiche zusätzliche Variationen bei den vorliegend
bevorzugten Ausführungsbeispielen,
die hierin dargestellt sind, können
innerhalb des Schutzumfangs der angehängten Ansprüche und ihrer Äquivalente
verwendet werden und bleiben innerhalb desselben. Während z.
B. die oben gelieferten Beispiele sich auf Halbleitersubstrate auf
Siliziumbasis beziehen, kommt in Betracht, daß alternative Halbleitermaterialien ähnlich gemäß der vorliegenden
Erfindung verwendet werden können,
und daß die
Halbleitersubstrate undotiert, P-dotiert oder N-dotiert sein können. Geeignete
Halbleitermaterialien umfassen z. B., jedoch nicht ausschließlich, Silizium-,
Galliumarsenid-, Germanium-, Galliumnitrid-, Aluminiumphosphid-,
Sil1_xGex- und AlxGal1_xAs-Legierungen, wobei x
größer oder
gleich 0 und kleiner oder gleich 1 ist, dergleichen sowie Kombinationen
derselben. Zusätzliche
Beispiele von Halbleitermaterialien zur Verwendung gemäß der vorliegenden
Erfindung sind in Semiconductor Device Fundamentals von Robert F.
Pierret (S. 4, Tabelle 1.1, Addison-Wesley, 1996) dargelegt.
-
Ferner kann eine Halbleiterstruktur,
die gemäß der vorliegenden
Erfindung hergestellt ist und Merkmale derselben aufweist, einer
zusätzlichen Verarbeitung
unterzogen werden, um Halbleiterbauelemente und Elektronikvorrichtungen
zu erzeugen, die derartige Halbleiterbauelemente umfassen. Zusätzliche
Source/Drain-Regionen, Gates, Gate-Dielektrik-Schichten und dergleichen können z.
B. auf dem Halbleitersubstrat hergestellt werden, um Transistoren
herzustellen, die durch dielektrischen Schichten durch Kontakte
und Metallisierungsschichten miteinander verbunden werden können. Derartige
zusätzliche
Elementen können
vor, während
oder nach einer Bildung der zuvor beschriebenen Strukturen gebildet
werden.
-
Halbleiterstrukturen, die Merkmale
der vorliegenden Erfindung aufweisen und gemäß derselben hergestellt sind,
können
in eine große
Vielzahl von Halbleiterbauelementen eingebaut werden, wie z. B.,
jedoch nicht ausschließlich:
integrierte Schaltungen (z. B. Speicherzellen, wie z. B. SRAM, DRAM, EPROM,
EEPROM und dergleichen); programmierbare Logikvorrichtungen; Datenkommunikationsvorrichtungen;
Takterzeugungsvorrichtungen, usw. Ferner können alle dieser Halbleiterbauelemente
selbst in eine Vielzahl von Elektronikvorrichtungen eingebaut sein,
wie z. B., jedoch nicht ausschließlich, Computer, Automobile,
Flugzeuge, Satelliten und dergleichen Die erfindungsgemäße Halbleiterstruktur umfasst
somit ein Halbleitersubstrat mit einer Kernregion und einer Peripherieregion,
wobei sich in der Kernregion eine Mehrzahl von Wortleitungen befinden,
die in den benachbarten Reihen angeordnet sind, wobei ein Transistor
eine Gate-Struktur hat, wobei die Gate-Struktur der Transistoren
in einer Reihe ein Teil einer Wortleitung sind. Ferner umfasst die Wortleitung
eine Verbindungsleitung zum Verbinden der Gate-Strukturen der Transistoren
in einer Reihe, wobei die Wortleitungen zweier benachbarter Reihen um
einen ersten Abstand voneinander beabstandet sind.
-
In der Peripherieregion ist ferner
einer oder sind auch mehrere Transistoren angeordnet, wobei benachbarte
Transistoren in der Peripherieregion um einen zweiten Abstand voneinander
beabstandet sind, oder wobei der eine Transistor in der Peripherieregion
und eine benachbarte Wortleitung in der Kernregion um den zweiten
Abstand voneinander beabstandet sind.
-
Erfindungsgemäß ist der zweite Abstand größer als
der erste Abstand. Ferner ist eine Oxidschicht in der Kernregion
positioniert, die über
einer Nitridschicht liegt, wobei die Oxidschicht und die Nitridschicht
zwischen der Verbindungsleitung und dem Halbleitersubstrat angeordnet
sind, und wobei sich diese Schicht in erste Zwischenräume zwischen
zwei benachbarten Wortleitungen erstrecken, wobei den ersten Zwischenräumen der
erste Abstand zugeordnet ist. Ferner liegt der Mittellinien-Belag über den Wortleitungen
und den Zwischenräumen
zwischen zwei benachbarten Wortleitungen in der Kernregion und über den
Transistoren in der Peripherieregion und zweiten Abständen zwischen
den Transistoren in den Peripherieregionen, wobei den zweiten Zwischenräumen der
zweiten Abstand zugeordnet ist, wobei eine Dicke des Mittellinien-Belags
in dem ersten Zwischenraum in der Kernregion kleiner als die Dicke
des Mittellinien-Belags in dem zweiten Zwischenraum ist.
-
Zusammenfassend stellt sich die vorliegende
Erfindung somit folgendermaßen
dar: In einem üblichen
DRAM-Prozeß,
der einen vertikalen Transistor verwendet, muss die Kontaktlochätzung in
dem Array durch einen oberen Siliziumnitridbelag, der auch als Mittellinien-Belag
oder MOL-Liner bezeichnet wird, stattfinden. Die Ätzung muss
ferner durch eine Siliziumoxidschicht und eine untere Siliziumnitridschicht stattfinden,
um einen Kontakt mit. dem aktiven Bereich, also dem kristallinen
Silizium zu erreichen. Dies ist problematisch für die Kontaktlochätzung (CB-Etch).
Ferner wird viel des Gateabdeckungssiliziumnitrids verloren, da
die Ätzmittel-Zusammensetzung
mehrmals verändert
werden muss. Der Verlust an Gateabdeckungs-Siliziumnitrid führt wiederum
zu einem hohen Risiko eines Kurzschlusses zwischen der Bitleitung
und der Wortleitung. Beide Siliziumnitridschichten haben jedoch
ihren Zweck. Die obere Siliziumnitridschicht in dem DRAM-Array ist
nötig,
da es diese Schicht ist, die das kristalline Silizium in der Peripherieschaltung,
also der DRAM-Unterstützungsschaltung,
vor einer Ausdiffusion von BPSG-Bestandteilen und vor Ionen-Verunreinigungen
schützt.
Es sei darauf hingewiesen, dass diese obere Siliziumnitridschicht
(MOL-Belag) nur in der Unterstützungsschaltung,
also in der Peripherie benötigt
wird, um eine Bor- oder Phosphor-Ausdiffusion von BPSG zu vermeiden.
Dagegen ist diese Schicht für
die CB-Ätzung
in dem DRAM-Array problematisch und eigentlich „im Weg". Die untere Siliziumnitridschicht
in dem DRAM-Array ist das Ergebnis höherer Prozessschritte. Die
untere Siliziumnitridschicht in der Unterstützungsschaltung, also in dem
Peripheriebereich, ist nicht vorhanden aufgrund von strukturellen
Differenzen, da in dem DRAM-Array
z. B. Vertikaltransistoren verwendet werden, während in der Unterstützungsschaltung
lediglich Lateraltransistoren verwendet werden. Im Hinblick auf
die Figuren ist eine graphische Darstellung des Vertikaltransistors im
DRAM-Array und des
Lateraltransistors in der Unterstützungsschaltung dargestellt.
-
Es sei darauf hingewiesen, dass natürlich die obere
Siliziumnitridschicht selektiv nur in dem Peripheriebereich, nicht
jedoch im DRAM-Array selbst aufgebracht werden könnte. In dem gegenwärtigen Prozeß für einen
Vertikaultransistor-DRAM wird dies erreicht, indem eine Blanket-Schicht
aus Siliziumnitrid aufgebracht wird. Anschließend wird eine MOV-Blockmauske
verwendet, um das Siliziumnitrid selektiv von dem DRAM-Array zu
entfernen, jedoch in dem Peripheriebereich, also in der Unterstützungsschaltung
zu belassen. Dieser Prozeß ist
jedoch aufgrund der Tatsache, dass eben diese MOV-Blockmaske benötigt wird,
teuer.
-
Erfindungsgemäß wird statt dessen der Proximitäts-Effekt
verwendet, der insbesondere PECVD-Materialien während der Aufbringung beeinträchtigt.
Erfindungsgemäß wird somit
ein PECVD-Nitrid als die obere Siliziumnitridschicht bei einem bevorzugten
Ausführungsbeispiel
verwendet. Es wurde herausgefunden, dass die Menge an PECVD-aufgebrachtem
Siliziumnitrid zwischen den Gates, also den Wortleitungen, von der Gate-zu-Gate-Beabstandung
abhängt.
Je weiter die Gates voneinander beabstandet sind, umso mehr PECVD
findet sich in den „Tälern" zwischen
den Gates. Dieser Effekt ist so stark, dass nur 50% des nominell
aufgebrachten Materials zwischen den Gates im DRAM-Array zu finden
ist, während
vergleichsweise dazu 100% zwischen den Gates in der Unterstützungsschaltung
zu finden ist. Dieser Proximitäts-Effekt, der besonders
z. B. ein PECVD-aufgebrachtes Siliziumnitrid betrifft, wird erfindungsgemäß dazu verwendet,
das kristalline Silizium in der Unterstützungsschaltungsanordnung,
also in der Peripherieregion vor der BPSG-Ausdiffusion und Ionenkontaminierungen
zu schützen,
während
gleichzeitig ein kleiner oder gar kein Widerstand für die normale CB-Ätzung in
dem DRAM-Array selbst, also in der Kernregion geschaffen wird. Somit
muss die CB-Ätz-Zusammensetzung für diese
nur noch sehr dünne
Siliziumnitridschicht in dem DRAM-Array nicht mehr verändert werden,
so dass das Risiko von Bitleitungs-Wortleitungs-Kurschlüssen signifikant reduziert
ist. Es kann aufgrund der vorliegenden Erfindung somit auch auf
die MOV-Blockmaske
verzichtet werden, die im Stand der Technik verwendet wird, was
zu unmittelbaren Kosteneinsparungen führt.