WO1998044547A1 - Procede de production d'un dispositif a semiconducteur - Google Patents

Procede de production d'un dispositif a semiconducteur Download PDF

Info

Publication number
WO1998044547A1
WO1998044547A1 PCT/JP1998/001546 JP9801546W WO9844547A1 WO 1998044547 A1 WO1998044547 A1 WO 1998044547A1 JP 9801546 W JP9801546 W JP 9801546W WO 9844547 A1 WO9844547 A1 WO 9844547A1
Authority
WO
WIPO (PCT)
Prior art keywords
resin
substrate
sealing
semiconductor chip
semiconductor device
Prior art date
Application number
PCT/JP1998/001546
Other languages
English (en)
French (fr)
Inventor
Shigetsugu Muramatsu
Hiroshi Miyagawa
Original Assignee
Shinko Electric Industries Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co., Ltd. filed Critical Shinko Electric Industries Co., Ltd.
Priority to EP98911197A priority Critical patent/EP0923120A4/en
Priority to KR1019980709850A priority patent/KR100283348B1/ko
Priority to US09/194,733 priority patent/US6110755A/en
Publication of WO1998044547A1 publication Critical patent/WO1998044547A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Definitions

  • the present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of efficiently manufacturing a highly reliable semiconductor device using a large-sized large-sized circuit board.
  • a resin-encapsulated semiconductor device such as a BGA (ball grid array) using a resin substrate such as a printed circuit board is formed by potting or resin encapsulation using a resin encapsulating mold. It is provided with the chip sealed.
  • the potting method is useful because it is easy to operate and can be manufactured using large-sized resin substrates for multi-cavity production.
  • a sealing method using a resin sealing mold has the advantage that cycle time is short and mass productivity is excellent.
  • a semiconductor chip 12 is die-bonded to a substrate 10, and the semiconductor chip 12 and a wiring pattern are electrically connected by wire bonding or the like.
  • a dam portion is formed around the sealing portion by using a resin having shape retention properties, and a sealing resin 16 is injected into the dam portion.
  • the dam portion 14 since the dam portion 14 must be formed around the encapsulating portion, the package size cannot be reduced accordingly. There's a problem.
  • a dam portion 14 when manufacturing a semiconductor device using a large-sized resin substrate for obtaining a large number of pieces, a dam portion 14 must be formed for each package. However, there is also a problem that the number of packages taken from the resin substrate is reduced accordingly.
  • the method of manufacturing a semiconductor device relates to a method of manufacturing a product manufactured by sealing one side of a substrate on which a semiconductor chip is mounted, such as a BGA, and reducing the size of a package.
  • a method of manufacturing a semiconductor device capable of increasing the number of products taken from a multi-piece substrate, enabling efficient manufacturing, and obtaining a highly reliable semiconductor device. aimed to.
  • the present invention has the following configuration to achieve the above object.
  • a method of manufacturing a semiconductor device in which a semiconductor chip is mounted on a substrate and the semiconductor chip is sealed with a resin a plurality of unit substrates are formed, and a connection portion between the unit substrates is left.
  • a step of sealing the semiconductor chip with resin, and a step of cutting the multi-piece substrate after resin sealing into unit substrates together with a sealing resin to form a plurality of resin-sealed semiconductor devices is characterized by containing Further, the semiconductor chip resin sealing step is characterized in that a sealing resin flow stopper is provided on the outer peripheral edge of the multi-piece substrate, and the sealing resin is filled inside the flow stopper. I do.
  • the outer peripheral edge of the multi-piece substrate is clamped with a resin sealing mold, and the sealing resin is filled in the cavity of the resin sealing mold. It is characterized by performing
  • a method of manufacturing a semiconductor device in which a semiconductor chip is mounted on a substrate and the semiconductor chip is sealed with a resin, a plurality of unit substrates are formed, and a connection portion between the unit substrates is left.
  • FIGS. 1A to 1D are explanatory views showing one embodiment of a method for manufacturing a semiconductor device according to the present invention.
  • FIGS. 2, 3, and 4 are plan views showing various embodiments of a multi-piece substrate used for manufacturing a semiconductor device in the present invention.
  • FIG. 5 is a cross-sectional view of a semiconductor device obtained by the method of manufacturing a semiconductor device according to the present invention.
  • FIG. 6 is an explanatory view showing another embodiment of the method for manufacturing a semiconductor device according to the present invention, which uses a tape and a mold.
  • FIG. 7 is an explanatory view showing another embodiment of the method of manufacturing a semiconductor device according to the present invention, in which only a mold is used without using a tape.
  • FIG. 8 is a sectional view of a semiconductor device obtained by a conventional manufacturing method. BEST MODE FOR CARRYING OUT THE INVENTION
  • Reference numeral 20 denotes a multi-piece resin substrate used for manufacturing a semiconductor device.
  • the resin substrate 20 is made of, for example, a glass reinforced resin reinforced with glass cross.
  • a slit 22 is provided on the resin substrate 20 in accordance with the external position of the substrate in the case where the resin substrate 20 is separated into individual pieces to form individual semiconductor devices.
  • the groove width of the slit 22 is determined by the thickness of the mold for forming the slit and the thickness t (FIG. 5) required as a sealing resin formed on the outer surface of the unit substrate 20a described later. Etc. are determined.
  • FIG. 2 shows a plan view of the resin substrate 20.
  • the slits 22 are provided over substantially the entire length at positions adjacent to the unit substrates 20a separated into individual pieces. As a result, the adjacent unit substrates 20a are connected only at the corner portions 20c.
  • the slit 22 provided on the resin substrate 20 is not limited to the shape of this embodiment.
  • a reinforcing rib 20d is provided in the middle of the slit 22.
  • Fig. 3 shows an embodiment in which four rims are provided in the surrounding area
  • Fig. 4 shows an embodiment in which rivets are provided in two surrounding areas.
  • the resin substrate 20 includes a die pad for attaching the semiconductor chip to the die by a predetermined process such as etching, a wiring pattern for electrically connecting the semiconductor chip to the external connection terminal, and a lamination for joining the external connection terminal. Is formed. In the drawings, these wiring patterns and the like are omitted.
  • a tape 24 is attached to the lower surface of the resin substrate 20, that is, the surface opposite to the surface on which the semiconductor chip is mounted. The tape 24 is for preventing the resin from flowing out of the slit 22 when the potting resin 16 flows on the resin substrate 20.
  • the tape 24 may be any tape that can be easily peeled off after being attached to the resin substrate 20.
  • FIG. 1C shows a state in which the semiconductor chip 12 is mounted on the resin substrate 20 and wire-bonded.
  • the step of attaching the tape 24 may be performed before the sealing resin 16 flows on the resin substrate 20, and may be performed after the semiconductor chip 12 is mounted.
  • FIG. 1D shows a state in which the sealing resin 16 is poured into the resin sealing surface surrounded by the dam 26.
  • the sealing resin 16 also penetrates into the thickness of the resin substrate 20 provided with the slit 22 as shown in the figure.
  • the resin substrate 20 is supported horizontally, and the entire inside of the dam 26 is filled with the sealing resin 16 with a uniform thickness.
  • the dam 26 is for flowing the sealing resin 16 with a predetermined thickness on the resin sealing surface, so that the outer peripheral edge of the resin substrate 20 is supported by a jig and potted without using the dam 26. You can also.
  • the resin substrate 20 is cut lengthwise and widthwise together with the sealing resin 16 at the position of the slit 22 provided on the resin substrate 20, thereby obtaining the individual semiconductor device 30.
  • the position of the arrow in FIG. 1 (d) is the cutting position of the resin substrate 20.
  • FIG. 5 shows the semiconductor device 30 thus obtained.
  • a semiconductor chip 12 is mounted on a unit substrate 20a, a surface on which the semiconductor chip 12 is mounted is sealed with a sealing resin 16, and a central portion of the slit 22 is formed.
  • the outer surface of the unit substrate 20a can be obtained in a form sealed with the sealing resin 16.
  • the semiconductor device 30 is obtained as a BGA package by cutting the unit substrate 20a and then bonding a solder ball 32 to a terminal portion.
  • the joining of the solder balls 32 may be performed before dividing into individual pieces. In this case, the solder balls 32 may be joined before the semiconductor chip 12 is mounted on each unit substrate 20a of the resin substrate 20.
  • the semiconductor device 30 is sealed with only the sealing resin 16 without providing a potting dam portion on the substrate, so that the substrate size merely secures a necessary area as a package. In this case, the size of the package can be effectively reduced. Also, since the outer surface portion 20b of the substrate is covered with the sealing resin 16 and is not exposed to the outer surface, moisture enters the package from the outer surface portion 20b, which is most easily absorbed by the substrate. This can be prevented and the reliability of the package can be improved.
  • no dam portion is provided on each unit substrate 20 a provided on the resin substrate 20, and only the outer peripheral edge of the resin substrate 20 is provided with the dam 26 to perform resin sealing. Therefore, it is only necessary to secure the necessary area for the substrate constituting the semiconductor device on the resin substrate 20, and the number of products that can be obtained from the resin substrate 20 can be almost maximized. It enables efficient production using the resin substrate 20. Further, in the case of the manufacturing method of the present embodiment, the semiconductor chip 12 is mounted, the tape 24 is attached, the potting is performed, and the tape is cut at the end of the large-sized large-sized resin substrate 20. It is extremely efficient in terms of workability because it does not operate on divided substrates.
  • the amount of resin used when forming a dam on a substrate divided into individual pieces or when encapsulating resin by potting must be strictly adjusted because it is supplied for each individual piece.
  • the amount of resin to be handled becomes large when forming the dam 26 or when filling the contents of the dam 26 with resin, so that the amount of resin can be easily controlled and the dam 26 can be easily controlled. There is an advantage that control of the production position is also easy.
  • the manufacturing method of the above embodiment is a method of manufacturing the semiconductor chip 12 by hooking the resin by a potting method, but manufacturing by a method of resin sealing using a resin sealing mold as shown in FIG. It is also possible.
  • the semiconductor chip 12 is mounted on each unit substrate 20a of the resin substrate 20 provided with the slit 22 in the same manner as in the above-described embodiment, and then the resin This shows a state in which the outer peripheral edge is clamped and the cavity is filled with a sealing resin 42.
  • the semiconductor device separated into individual pieces can be obtained by cutting the resin substrate 20 together with the sealing resin 42 at the position of the slit 22.
  • the outer surface portion of the substrate is sealed with a sealing resin 42 similarly to the semiconductor device shown in FIG.
  • solder balls are joined to the terminals to obtain a BGA package. The bonding of the solder balls may be performed before dividing the multi-cavity substrate into individual pieces.
  • a tape 24 is adhered to the lower surface of the resin substrate 20, and when the resin is filled in the cavity, a sealing resin is applied to the lower surface of the resin substrate 20.
  • the grease is prevented from flowing around, it is also possible to stop the flow of the resin with the mold 40 without using the tape 24 and seal it as in the embodiment shown in FIG.
  • the resin substrate 20 provided with the slit 22 according to the substrate shape of the product is used.
  • the unit substrate 20a having a predetermined size is simply connected without providing the slit 22.
  • resin sealing is performed using potting or a resin sealing mold as in the above embodiment.
  • the semiconductor device can be obtained by cutting the resin substrate 20 together with the sealing resin in accordance with the arrangement of the unit substrates 20a.
  • the number of products that can be obtained from the large-sized resin substrate 20 can be increased.
  • the manufacturing mouth can be efficiently manufactured.
  • Substantially warping occurs in a multi-cavity substrate.
  • a tape is used for sealing the lower surface of the substrate, even if the substrate is warped, the tape can be adhered following the warp. Therefore, when the tape is adhered in close contact with the lower surface of the multi-piece substrate, the sealing resin does not flow out.
  • the mold does not have the flexibility of tape, so it is difficult to completely adhere the mold to the bottom surface of the substrate. Can not. Therefore, from the viewpoint of preventing the resin from flowing away, it is more effective to attach the tape to the lower surface of the substrate than to prevent the resin from flowing from the lower surface using only the mold.
  • the semiconductor device is manufactured using the resin substrate 20.
  • the substrate used in the semiconductor device is not limited to the resin substrate 20, but may be a substrate using a metal core, a metal substrate, or a ceramic.
  • the present invention can be similarly applied to the manufacture of a semiconductor device using a glass substrate as a substrate.
  • the number of semiconductor devices formed from a multi-piece substrate can be increased, and the operation can be effectively performed by operating a large-sized substrate. Efficiency can be improved. Further, by stopping the resin only at the outer peripheral edge of the substrate and sealing the resin, it is not necessary to form an unnecessary portion other than the product portion on the substrate, so that the package can be formed more compactly. In addition, by using a substrate provided with slits, it is possible to seal up to the outer surface of the substrate, and it is possible to provide a highly reliable product. Play. Further, by providing the slit, a large-sized substrate can be easily cut into unit substrates.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)

Description

' 明 細 書 半導体装置の製造方法 技術分野
本発明は半導体装置の製造方法に関し、 より詳細には多数個取り 用の大判の回路基板を用いて効率的に信頼性の高い半導体装置を製 造する方法に関する。 背景技術
プ リ ン ト基板等の樹脂基板を用いた BGA ( Ba l l G r i d Ar r ay )等の樹 脂封止型の半導体装置は、 ポッティ ングあるいは樹脂封止金型を用 いた樹脂封止により半導体チップを封止して提供される。 ポッティ ング法は操作が容易であることと、 多数個取り用の大判の樹脂基板 を用いても製造できる点で有用である。 一方、 樹脂封止金型を用い た封止方法は、 サイ クルタイムが短く量産性に優れているという利 点がある。
ポッティ ングによって封止する場合は、 従来、 図 8 に示すよう に 、 基板 10に半導体チップ 12をダイ付けし、 ワイヤボンディ ング等に より半導体チップ 12と配線パターンとを電気的に接続した後、 封止 部分の周囲に保形性を有する樹脂を用いてダム部 14を形成し、 ダム 部 14の内側に封止樹脂 16を注入するようにする。 このようにポッテ ィ ング法によつて封止して半導体装置を作製する従来方法では封止 部分の周囲にダム部 14を形成しなければならないため、 その分だけ パッケージのサイズを小さ く できないという問題がある。 また、 多 数個取り用の大判の樹脂基板を用いて半導体装置を作製する際には 、 個々のパッケージごとにダム部 14を形成しなければならないから 、 その分だけ樹脂基板か''らのパッケ一ジの取れ数が減るという問題 もある。
また、 多数個取り用基板で半導体チップの実装、 樹脂封止を行つ てから個片に分離して半導体装置を得る場合は、 図 8 に示すように 、 基板 1 0の外周側面が外部に露出 し、 樹脂基板を用いるような場合 は基板 1 0の外側面から吸湿しやすいためパッケ一ジの信頼性が低下 するという問題もあった。 発明の開示
本発明に係る半導体装置の製造方法は、 B GA のように半導体チッ プを搭載した基板の片面側を封止して製造する製品の製造方法に係 る ものであり、 パッケージの小型化を図ることができ、 多数個取り 用基板からの製品の取れ数を増やして効率的な製造を可能にし、 か つ信頼性の高い半導体装置を得るこ とができる半導体装置の製造方 法を提供するこ とを目的とする。
本発明は上記目的を達成するため次の構成を備える。
すなわち、 基板に半導体チップを搭載し、 半導体チップを樹脂封 止してなる半導体装置の製造方法において、 複数の単位基板が形成 されるとと もに、 その単位基板同士の接続部を残して該単位基板の 外形線に沿うスリ ッ 卜が形成された多数個取り用基板に、 前記各単 位基板に対応させて半導体チップを搭載する工程と、 前記スリ ッ ト からの封止樹脂の流れ出しを防止するテープを、 前記多数個取り用 基板の半導体チップ搭載面の反対面に貼着する工程と、 前記多数個 取り用基板の外周縁部より内方の半導体チップ搭載面に封止樹脂を 充塡して半導体チップを樹脂封止する工程と、 樹脂封止後の多数個 取り用基板を封止樹脂とと もに単位基板に切断して樹脂封止された 複数の半導体装置とする工程とを含むこ とを特徴とする。 また、 半導体チップの樹脂封止工程を、 多数個取り用基板の外周 縁部に封止樹脂の流れ止めを設け、 該流れ止めの内方に封止樹脂を 充塡して行う ことを特徴とする。
また、 半導体チップの樹脂封止工程を、 樹脂封止金型により、 前 記多数個取り用基板の外周縁部をク ラ ンプし、 樹脂封止金型のキヤ ビティ に封止樹脂を充填して行う こ とを特徴とする。
また、 基板に半導体チップを搭載し、 半導体チップを樹脂封止し てなる半導体装置の製造方法において、 複数の単位基板が形成され ると と もに、 その単位基板同士の接続部を残して該単位基板の外形 線に沿う スリ ッ 卜が形成された多数個取り用基板に、 前記各単位基 板に対応させて半導体チップを搭載する工程と、 樹脂封止金型によ り、 前記多数個取り用基板の外周縁部をクラ ンプし、 半導体チップ 搭載面の反対面を樹脂封止金型に当接させると共に、 樹脂封止金型 のキ ヤ ビティ に封止樹脂を充塡して半導体チップ搭載面に搭載した 半導体チップを樹脂封止する工程と、 樹脂封止後の多数個取り用基 板を封止樹脂とと もに単位基板に切断して樹脂封止された複数の半 導体装置とする工程とを含むことを特徴とする。
また、 前記多数個取り用基板と して樹脂基板を使用することを特 徵とする。 図面の簡単な説明
図 1 ( a ) 〜 （ d ) は本発明に係る半導体装置の製造方法の一実 施形態を示す説明図である。
図 2 、 図 3及び図 4 は本発明において半導体装置の製造に用いる 多数個取り用基板の種々の実施形態を示す平面図である。
図 5 は本発明に係る半導体装置の製造方法によつて得られた半導 体装置の断面図である。 図 6 は本発明の半導体'装置の製造方法の他の実施形態を示す説明 図であって、 テープ及び金型を使用 したものを示す。
図 7 は本発明の半導体装置の製造方法の他の実施形態を示す説明 図であって、 テープを使用せず金型のみを使用 したものを示す。 図 8 は従来の製造方法によつて得られた半導体装置の断面図であ る。 発明を実施するための最良の形態
以下、 添付図面を参照して本発明の実施形態について詳細に説明 する。
図 1 ( a ) 〜 （ d ) はポッティ ング法により BGA を製造する実施 形態を示す説明図である。 参照番号 20は半導体装置の製造に用いる 多数個取り用の樹脂基板である。 この樹脂基板 20は、 例えば、 ガラ スク ロスで強化されたガラス強化樹脂から成る。 図 1 ( a ) に示す よう に、 樹脂基板 20には個片に分離して個々の半導体装置と した場 合の基板の外形位置に合わせてスリ ツ ト 22が設けられている。 なお 、 ス リ ッ ト 22の溝幅は、 スリ ッ トを形成する型の厚み、 後述する単 位基板 20 aの外側面上に形成する封止樹脂と して必要な厚み t (図 5 ) 等を考慮して決められる。
図 2 は樹脂基板 20の平面図を示す。 前記ス リ ツ ト 22は個片に分離 される単位基板 20 aが隣接する辺の位置で略全長にわたって設けら れる。 これにより、 隣接する単位基板 20 aはそのコーナ一部 20 cで のみ連結する形態となる。 樹脂基板 20に設けるスリ ッ ト 22はこの実 施形態の形状に限るものではなく 、 例えば図 3又は図 4 に示すよう に、 ス リ ツ ト 22の中間に補強用のリ ブ 20 dを設けて樹脂基板 20の剛 性を高めるよう にすることも もちろん可能である。 図 3 は周辺 4個 所に、 図 4 は周辺 2個所に捕強用のリ ブを設けた実施形態を示す。 樹脂基板 20には、 ェッ 'チング等の所定のプロセスにより半導体チ ップをダイ付けするダイパッ ド、 半導体チップと外部接続端子とを 電気的に接続する配線パターン、 外部接続端子を接合するラ ン ド等 が形成されている。 図面ではこれらの配線パターン等は省略する。 次に、 上記樹脂基板 20の下面、 すなわち半導体チップを搭載する 面とは逆側の面にテープ 24を貼着する。 テープ 24は樹脂基板 20にポ ッティ ング樹脂 1 6を流した際にスリ ッ ト 22部分から樹脂が流れ出な いようにするためのものである。 テープ 24は樹脂基板 20に貼着した 後、 簡単に剥離除去できるものであればよい。
次に、 樹脂基板 20の単位基板 20 aの各々 に半導体チップ 12を搭載 し、 半導体チップ 1 2と配線パターンとを電気的に接続する。 半導体 チップ 1 2と配線パターンとの電気的接続はワイヤボンディ ング、 フ リ ップチップ等によって行われる。 図 1 ( c ) は樹脂基板 20に半導 体チップ 1 2を搭載してワイヤボンディ ングした状態である。 なお、 テープ 24を貼着する工程は、 樹脂基板 20に封止樹脂 1 6を流す前であ ればよ く 、 半導体チップ 1 2を搭載した後に行っても良い。
次に、 樹脂基板 20の外周縁に一定の保形性を有する樹脂を用いて 封止樹脂 16の流れ止め用のダム 26を形成する。 図 1 ( d ) はダム 26 で囲まれた樹脂封止面に封止樹脂 16を流し込んだ状態である。 封止 樹脂 16は図のようにス リ ッ ト 22を設けた樹脂基板 20の厚み部分にも 入り込む。 封止樹脂 16を流し込む際は、 樹脂基板 20を水平に支持し 、 ダム 26の内側全体に均等な厚さで封止樹脂 1 6が充填されるように する。
ダム 26は樹脂封止面に所定厚で封止樹脂 1 6を流すためのものであ り、 ダム 26を用いずに樹脂基板 20の外周縁を治具で支持してポッテ ィ ングするようにすることもできる。
封止樹脂 16を硬化させた後、 樹脂基板 20の下面からテープ 24を剝 離し、 樹脂基板 20に設げたスリ ッ ト 22の位置で封止樹脂 16とともに 樹脂基板 20を縦横に切断することにより、 個片の半導体装置 30を得 る。 図 1 ( d ) の矢印の位置が樹脂基板 20の切断位置である。
図 5 はこう して得られた半導体装置 30を示す。 半導体装置 30は単 位基板 20 aに半導体チップ 1 2が搭載され、 半導体チップ 12を搭載し た面が封止樹脂 1 6により封止されるとと もに、 ス リ ッ ト 22の中央部 分で切断したことにより、 単位基板 20 aの外側面が封止樹脂 1 6によ つて封止された形態で得ることができる。
半導体装置 30は単位基板 20 aに切断した後、 端子部分にはんだボ —ル 32を接合することにより BGA パッケージと して得られる。 はん だボール 32の接合は、 個片に分割する以前に行ってもよい。 この場 合において、 半導体チップ 12を樹脂基板 20の各単位基板 20 a上に搭 載する前に、 はんだボール 32の接合を行つてもよい。
半導体装置 30は基板上にポッティ ング用のダム部を設けることな く 、 封止樹脂 1 6のみで封止された構成となるから、 基板サイズはパ ッケージと して必要な面積を確保するだけでよ く 、 これによつて有 効にパッ ケー ジの小型化を図るこ とができる。 また、 基板の外側面 部分 20 bが封止樹脂 1 6によって被覆されて外面に露出 しない構成と なるから、 基板でもっ と も吸湿されやすい外側面部分 20 bからパッ ケージ内に水分が侵入するこ とが防止でき、 パッケー ジの信頼性を 向上させるこ とができる。
また、 本実施形態の製造方法によれば、 樹脂基板 20に設けられる 各々の単位基板 20 aにはダム部を設けず、 樹脂基板 20の外周縁にの みダム 26を設けて樹脂封止するから、 樹脂基板 20に半導体装置を構 成する基板と して必要な面積のみを確保すればよ く 、 樹脂基板 20か らの製品の取れ数をほぼ最大にすることができ、 多数個取りの樹脂 基板 20を用いて効率的な生産を可能にする。 また、 本実施形態の製造方法の場合は、 多数個取りの大判の樹脂 基板 20のまま、 半導体チップ 12の搭載、 テープ 24の貼着、 ポッティ ングを行って最後に切断するから、 個片に分割した基板を対象と し て操作することがなく、 作業性の点できわめて効率的である。
また、 個片に分割した基板にダムを形成する際、 あるいはポッテ ィ ングによつて樹脂封止する際の樹脂量は個片ごとに供給するため 厳密に調節することが必要であるのに対し、 大判の樹脂基板 20を対 象とする場合は、 ダム 26を形成する場合も、 ダム 26の内容に樹脂を 充塡する場合も取り扱う分量が多く なるため樹脂量の管理が容易と なり ダム 26の作製位置のコ ン トロールも容易になるという利点があ る。
上記実施形態の製造方法はポッティ ング法により半導体チップ 12 を樹脂掛止して製造する方法であるが、 図 6 に示すような、 樹脂封 止金型を用いて樹脂封止する方法によって製造することも可能であ る。 図 6 に示す実施形態は、 上記実施形態と同様にスリ ッ ト 22を設 けた樹脂基板 20の各々の単位基板 20 aに半導体チップ 12を搭載した 後、 樹脂封止金型 40で樹脂基板 20の外周縁をクラ ンプし、 キヤ ビテ ィ に封止樹脂 42を充塡した状態を示す。
この実施形態の場合も、 樹脂封止完了後に、 スリ ッ ト 22位置で封 止樹脂 42とと もに樹脂基板 20を切断することにより個片に分離され た半導体装置を得ることができる。 得られた半導体装置は図 5 に示 した半導体装置と同様に基板の外側面部分が封止樹脂 42によつて封 止されている。 この後、 端子部分にはんだボールを接合するこ とに より BGA パッケージと して得ることができる。 はんだボールの接合 は多数個取り基板を個片に分割する前に行ってもよい。
なお、 図 6 に示す実施形態では樹脂基板 20の下面にテープ 24を貼 着し、 キヤ ビティ に樹脂を充塡した際に樹脂基板 20の下面に封止樹 脂が回り込まないように'しているが、 図 7 に示す実施形態のように 、 テープ 24を用いずに金型 40で樹脂の流れ出しを止めて封止するこ と も可能である。
上記各実施形態では樹脂基板 20と して製品の基板形状に合わせて スリ ッ ト 22を設けたものを使用 したが、 ス リ ッ ト 22を設けずに単に 所定寸法の単位基板 20 aを連設する構成と した樹脂基板 20を用いて 半導体装置を製造すること も可能である。 この場合は、 樹脂基板 20 の各単位基板 20 a ごと半導体チップ 12を搭載し、 ワイヤボンディ ン グ等した後、 上記実施形態と同様にポッティ ングあるいは樹脂封止 金型を用いて樹脂封止し、 単位基板 20 aの配置にしたがって封止樹 脂とと もに樹脂基板 20を切断することによつて半導体装置を得るこ とができる。
このようにスリ ッ ト 22を設けない多数個取り用の樹脂基板 20を用 いて製造する場合は、 大判の樹脂基板 20からの製品の取れ数をもつ と も多く することができる。 また、 前述した実施形態と同様なポッ ティ ング方法、 樹脂封止方法を採用するこ とによって、 効率的に製 □口口を製造することができる。
多数個取り用基板ではどう しても微妙な反りが生ずる。 この場合 において、 基板の下面の封止にテープを用いる場合は、 基板に反り が生じていても、 その反りに追従してテープを張りつけることがで きる。 よって、 多数個取り用基板の下面に密着してテープを粘着し た場合は、 封止樹脂の流出が生じない。 それに対し、 金型のみで多 数個取り用基板の下面を封止しよう とする場合は、 金型にはテープ のような柔軟性がないため、 金型を基板下面に完全に密着すること ができない。 よって、 樹脂の流失を防止するという観点からは、 金 型のみで下面からの樹脂の流失を防止する場合よりは、 テープを基 板の下面に貼着した方が効果が大である。 なお、 前述した実施形態では樹脂基板 20を用いて半導体装置を作 成したが、 半導体装置で使用する基板は樹脂基板 20に限るものでは なく 、 金属コアを用いた基板、 金属基板、 セラ ミ ッ ク ス基板を基板 とする半導体装置の製造にも同様に適用できる ものである。 産業上の利用可能性
本発明に係る半導体装置の製造方法によれば、 上述したように、 多数個取り用基板から形成する半導体装置の取れ数を増やすことが でき、 また大判の基板のまま操作することにより有効に作業効率を 向上させることができる。 また、 基板の外周縁でのみ樹脂を流れ止 めして樹脂封止するこ とにより、 基板上で製品部分以外の不要部分 を形成する必要がなく パッケージをより コ ンパク トに形成すること ができる。 また、 ス リ ツ トを設けた基板を使用することにより、 基 板の外側面部分まで封止することができ、 信頼性の高い製品と して 提供することが可能になる等の著効を奏する。 更に、 スリ ツ トを設 けたことにより、 大判の基板を単位基板に切断するのを容易に行な えるようになる。

Claims

請 求 の 範 囲
1. 基板に半導体チップを搭載し、 半導体チップを樹脂封止して なる半導体装置の製造方法において、
複数の単位基板が形成されるとと もに、 その単位基板同士の接続 部を残して該単位基板の外形線に沿うスリ ッ トが形成された多数個 取り用基板に、 前記各単位基板に対応させて半導体チップを搭載する 工程と、
前記ス リ ッ 卜からの封止樹脂の流れ出しを防止するテープを、 前 記多数個取り用基板の半導体チップ搭載面の反対面に貼着する工程 と、
前記多数個取り用基板の外周縁部より内方の半導体チップ搭載面 に封止樹脂を充填して半導体チップを樹脂封止する工程と、
樹脂封止後の多数個取り用基板を封止樹脂とともに単位基板に切 断して樹脂封止された複数の半導体装置とする工程とを含むことを 特徴とする半導体装置の製造方法。
2. 半導体チップの樹脂封止工程を、 多数個取り用基板の外周縁 部に封止樹脂の流れ止めを設け、
該流れ止めの内方に封止樹脂を充塡して行う ことを特徴とする請 求項 1 記載の半導体装置の製造方法。
3. 半導体チップの樹脂封止工程を、 樹脂封止金型により、 前記 多数個取り用基板の外周縁部をクラ ンプし、 樹脂封止金型のキヤ ビ ティ に封止樹脂を充塡して行う ことを特徴とする請求項 1 記載の半 導体装置の製造方法。
4. 前記多数個取り用基板と して樹脂基板を使用することを特徴 とする請求項 1 記載の半導体装置の製造方法。
5. 基板に半導体チップを搭載し、 半導体チップを樹脂封止して なる半導体装置の製造方法において、
複数の単位基板が形成されるとともに、 その単位基板同士の接続 部を残して該単位基板の外形線に沿うスリ ッ 卜が形成された多数個 取り用基板に、 前記各単位基板に対応させて半導体チップを搭載す る工程と、
樹脂封止金型により、 前記多数個取り用基板の外周縁部をクラ ン プし、 半導体チップ搭載面の反対面を樹脂封止金型に当接させると 共に、 樹脂封止金型のキヤ ビティ に封止樹脂を充塡して半導体チッ プ搭載面に搭載した半導体チップを樹脂封止する工程と、
樹脂封止後の多数個取り用基板を封止樹脂とと もに単位基板に切 断して樹脂封止された複数の半導体装置とする工程とを含むことを 特徴とする半導体装置の製造方法。
6. 前記多数個取り用基板と して樹脂基板を使用することを特徴 とする請求項 5記載の半導体装置の製造方法。
PCT/JP1998/001546 1997-04-03 1998-04-03 Procede de production d'un dispositif a semiconducteur WO1998044547A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP98911197A EP0923120A4 (en) 1997-04-03 1998-04-03 METHOD FOR PRODUCING A SEMICONDUCTOR
KR1019980709850A KR100283348B1 (ko) 1997-04-03 1998-04-03 반도체장치의 제조방법
US09/194,733 US6110755A (en) 1997-04-03 1998-04-03 Method for manufacturing semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9084907A JPH10284525A (ja) 1997-04-03 1997-04-03 半導体装置の製造方法
JP9/84907 1997-04-03

Publications (1)

Publication Number Publication Date
WO1998044547A1 true WO1998044547A1 (fr) 1998-10-08

Family

ID=13843817

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1998/001546 WO1998044547A1 (fr) 1997-04-03 1998-04-03 Procede de production d'un dispositif a semiconducteur

Country Status (5)

Country Link
US (1) US6110755A (ja)
EP (1) EP0923120A4 (ja)
JP (1) JPH10284525A (ja)
KR (1) KR100283348B1 (ja)
WO (1) WO1998044547A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1003213A3 (en) * 1998-11-18 2001-01-17 Sanyo Electric Co., Ltd. Method of fabricating resin-sealed semiconductor devices

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4803855B2 (ja) * 1999-02-09 2011-10-26 三洋電機株式会社 半導体装置の製造方法
JP2000277550A (ja) * 1999-03-25 2000-10-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
FR2797977B1 (fr) * 1999-08-25 2004-09-24 Gemplus Card Int Procede de fabrication d'un dispositif electronique portable comportant une etape de surmoulage directement sur le film support
JP3827497B2 (ja) 1999-11-29 2006-09-27 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2001210755A (ja) * 2000-01-28 2001-08-03 Nec Corp 半導体装置用基板および半導体装置の製造方法
DE10012880A1 (de) * 2000-03-16 2001-09-27 Infineon Technologies Ag Verfahren und Vorrichtung zur Herstellung einer Halbleiterchip-Umhüllung
DE10014380A1 (de) * 2000-03-23 2001-10-04 Infineon Technologies Ag Vorrichtung zum Verpacken von elektronischen Bauteilen
US6624005B1 (en) * 2000-09-06 2003-09-23 Amkor Technology, Inc. Semiconductor memory cards and method of making same
JP2002222914A (ja) * 2001-01-26 2002-08-09 Sony Corp 半導体装置及びその製造方法
JP4656766B2 (ja) * 2001-06-26 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20040245674A1 (en) * 2003-04-11 2004-12-09 Yew Chee Kiang Method for packaging small size memory cards
TWI231578B (en) * 2003-12-01 2005-04-21 Advanced Semiconductor Eng Anti-warpage package and method for making the same
NL1026645C2 (nl) * 2004-07-13 2006-01-16 Fico Bv Drager voor elektronische componenten en werkwijze voor het separeren van segmenten uit zo een drager.
US8116867B2 (en) 2005-08-04 2012-02-14 Cameron Health, Inc. Methods and devices for tachyarrhythmia sensing and high-pass filter bypass
FR2893161B1 (fr) * 2005-11-04 2009-01-23 Oberthur Card Syst Sa Document a microcircuit electronique sans contact et capteur de proximite.
US7682874B2 (en) * 2006-07-10 2010-03-23 Shanghai Kaihong Technology Co., Ltd. Chip scale package (CSP) assembly apparatus and method
KR100806026B1 (ko) 2006-12-05 2008-02-26 연세대학교 산학협력단 생분해성 약침 및 이의 제조방법
JP2009117450A (ja) * 2007-11-02 2009-05-28 Rohm Co Ltd モジュールおよびその製造方法
JP5121807B2 (ja) * 2009-11-18 2013-01-16 三洋電機株式会社 半導体装置の製造方法
KR101089962B1 (ko) * 2009-11-27 2011-12-05 삼성전기주식회사 디스플레이용 어레이 기판 및 디스플레이용 기판의 제조 방법
JP5308464B2 (ja) * 2011-01-24 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TW201401305A (zh) * 2012-06-25 2014-01-01 Ralec Electronic Corp 微型金屬片電阻的量產方法
JP5587464B2 (ja) * 2013-05-30 2014-09-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04276414A (ja) * 1991-03-04 1992-10-01 Toshiba Corp Ｉｃカード用基板及びその樹脂封止用金型
JPH0936151A (ja) * 1995-07-20 1997-02-07 Japan Aviation Electron Ind Ltd 小型樹脂モールド集積回路装置の製造方法およびこの方法により製造された集積回路装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976912A (en) * 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
JPH0870081A (ja) * 1994-08-29 1996-03-12 Nippondenso Co Ltd Ｉｃパッケージおよびその製造方法
JPH0888308A (ja) * 1994-09-15 1996-04-02 Toshiba Corp リードフレーム及び半導体装置の製造方法
JP3093960B2 (ja) * 1995-07-06 2000-10-03 株式会社三井ハイテック 半導体回路素子搭載基板フレームの製造方法
JP3304705B2 (ja) * 1995-09-19 2002-07-22 セイコーエプソン株式会社 チップキャリアの製造方法
US5612513A (en) * 1995-09-19 1997-03-18 Micron Communications, Inc. Article and method of manufacturing an enclosed electrical circuit using an encapsulant

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04276414A (ja) * 1991-03-04 1992-10-01 Toshiba Corp Ｉｃカード用基板及びその樹脂封止用金型
JPH0936151A (ja) * 1995-07-20 1997-02-07 Japan Aviation Electron Ind Ltd 小型樹脂モールド集積回路装置の製造方法およびこの方法により製造された集積回路装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0923120A4 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1003213A3 (en) * 1998-11-18 2001-01-17 Sanyo Electric Co., Ltd. Method of fabricating resin-sealed semiconductor devices
US6326232B1 (en) 1998-11-18 2001-12-04 Sanyo Electric Co., Ltd. Method of fabricating semiconductor device
US6784523B2 (en) 1998-11-18 2004-08-31 Sanyo Electric Co., Ltd. Method of fabricating semiconductor device
EP2234147A3 (en) * 1998-11-18 2014-05-21 Sanyo Electric Co., Ltd. Method of fabricating resin-sealed semiconductor devices

Also Published As

Publication number Publication date
EP0923120A1 (en) 1999-06-16
KR20000016277A (ko) 2000-03-25
US6110755A (en) 2000-08-29
JPH10284525A (ja) 1998-10-23
KR100283348B1 (ko) 2001-04-02
EP0923120A4 (en) 2001-09-12

Similar Documents

Publication Publication Date Title
WO1998044547A1 (fr) Procede de production d'un dispositif a semiconducteur
US7365420B2 (en) Semiconductor packages and methods for making and using same
US7112048B2 (en) BOC BGA package for die with I-shaped bond pad layout
US7102209B1 (en) Substrate for use in semiconductor manufacturing and method of making same
US8685794B2 (en) Lead frame land grid array with routing connector trace under unit
US7888179B2 (en) Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
JP3544895B2 (ja) 樹脂封止型半導体装置及びその製造方法
US20050184404A1 (en) Photosensitive semiconductor package with support member and method for fabricating the same
KR20070034438A (ko) 스택된 다이 패키지의 제조 방법
JP2002110718A (ja) 半導体装置の製造方法
JP4925832B2 (ja) 光センサを実装するための方法
JP2001044229A (ja) 樹脂封止型半導体装置及びその製造方法
US7091623B2 (en) Multi-chip semiconductor package and fabrication method thereof
KR20070015014A (ko) 적층형 다이 패키지의 제작 방법
US8460970B1 (en) Lead frame ball grid array with traces under die having interlocking features
US8461694B1 (en) Lead frame ball grid array with traces under die having interlocking features
US20050208707A1 (en) Method for fabricating window ball grid array semiconductor package
US20020177254A1 (en) Semiconductor package and method for making the same
KR100455698B1 (ko) 칩 싸이즈 패키지 및 그 제조 방법
JP3732660B2 (ja) 樹脂封止型半導体装置
KR100221918B1 (ko) 칩 스케일 패키지
KR100237329B1 (ko) 칩 스케일 반도체 패키지의 구조 및 제조 방법
KR200245729Y1 (ko) 반도체패키지구조
KR100214553B1 (ko) 버텀 리드 패키지의 제조 방법
US20090224412A1 (en) Non-planar substrate strip and semiconductor packaging method utilizing the substrate strip

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 09194733

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1019980709850

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 1998911197

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1998911197

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1019980709850

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1019980709850

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 1998911197

Country of ref document: EP