WO1998010594A1 - Method and device for encoding data - Google Patents

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WO1998010594A1
WO1998010594A1 PCT/JP1997/003091 JP9703091W WO9810594A1 WO 1998010594 A1 WO1998010594 A1 WO 1998010594A1 JP 9703091 W JP9703091 W JP 9703091W WO 9810594 A1 WO9810594 A1 WO 9810594A1
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quantization
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Tomoo Hayakawa
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Sony Corporation
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Definitions

  • the present invention relates to a data encoding method and apparatus for compression-encoding digital information data such as digital video signals, and more particularly, to a method of easily changing a compression ratio in a data compression format having a fixed compression ratio.
  • the present invention relates to a data encoding method and device E that can be used.
  • Digital information data such as digital video signals generally have a huge amount of data, and therefore, compression encoding for compressing the data amount is often performed.
  • DCT Discrete Cosine Transform
  • the data coding method using the DCT is also used in a digital VTR format having a tape width of 1 to 4 inches, that is, a so-called DV format.
  • the compression rate and data rate are fixed in order to transmit and record / reproduce in a predetermined format. For example, if synchronization is performed in fixed block units, the data pressure must not exceed the maximum data amount for each block. The non-compressed portion of the block other than the compressed valid data is filled with invalid data to keep the data amount per block constant. It is also considered to allocate data beyond blocks, and if the amount of compressed valid data corresponding to a given block exceeds the maximum data amount in the block, the protruding valid data will be added to other data. Are allocated to blocks with a small amount of valid data. For example, in the above-mentioned DV format, data for each macroblock is sorted by a fixed ⁇ video segment ⁇ composed of five macroblocks obtained by shuffling in a screen.
  • Such a recording / reproducing apparatus using a hard disk or the like is capable of random access, so that any video can be searched instantaneously, and is suitable for, for example, editing work.
  • an image quality enough to confirm the content is sufficient, and it is important to increase the compression rate and reduce the amount of data in order to save the capacity of the recording medium.
  • it is possible to change the compression ratio according to the application it is possible to realize optimal image quality and medium capacity for each application, which is preferable.
  • the present invention has been made in view of the above-described circumstances, and is, for example, a format of a digital VTR having a tape width of 1Z4 inch.
  • Data compression with a fixed compression ratio such as a so-called DV format Four
  • An object of the present invention is to provide a data encoding method and apparatus capable of easily changing a compression ratio in a mat. Disclosure of the invention
  • the data encoding method and apparatus are characterized in that, when input data is orthogonally transformed, quantized, and then subjected to variable length encoding, the total code when variable length encoding is performed based on the orthogonally transformed data It is characterized by estimating the amount of quantized data and determining a quantization step at the time of quantization based on different reference values according to the compression ratio and the estimated amount of data. By changing the reference value according to the compression ratio, the encoded data
  • the data encoding method and apparatus when orthogonally transforming input data and performing variable length encoding after quantizing, specifies the fineness of quantization based on the orthogonally transformed data. It is characterized in that the threshold value for dividing the class to be changed is changed according to the compression ratio. By changing the classification threshold according to the compression ratio, the total amount of encoded data changes.
  • the input data is image data
  • DCT coefficient data obtained by performing a discrete cosine transform (DCT) is quantized by one of a plurality of quantizers, and is subjected to variable-length coding.
  • the optimal quantizer is determined by estimating the amount of data when performing variable-length coding by quantizing in video segment units and comparing it with a reference value, and comparing the block unit data of DCT coefficient data with a threshold value
  • a fixed compression ratio that determines the class indicating the fineness of quantization
  • FIG. 1 is a block diagram showing a schematic configuration of an embodiment of a data encoding device to which a data encoding method according to the present invention is applied.
  • FIG. 2 is a diagram illustrating an example of an output order of DCT coefficients according to the embodiment of the present invention.
  • FIG. 3 is a diagram illustrating an example of the quantization table according to the embodiment of the present invention.
  • FIG. 4 is a diagram showing an example of the DCT coefficient area number according to the embodiment of the present invention.
  • FIG. 5 is a diagram illustrating an example of processing of a motion mode DCT coefficient.
  • FIG. 6 is a block circuit diagram for explaining a specific example of the code amount estimating unit according to the embodiment of the present invention.
  • FIG. 7 is a block circuit diagram for explaining a specific example of the classification circuit according to the embodiment of the present invention.
  • FIG. 8 is a timing chart for explaining the operation of the classification circuit according to the embodiment of the present invention.
  • FIG. 9 is a diagram illustrating an example of the compression ratio table according to the embodiment of the present invention.
  • FIG. 10 is a block diagram showing a schematic configuration of a digital information data recording / reproducing apparatus to which an embodiment of the present invention is applied.
  • FIG. 11 is a block circuit diagram showing an example of a specific configuration of a digital information data recording device to which an embodiment of the present invention is applied.
  • FIG. 12 is a diagram showing an example of an input signal and a recording signal of the digital information data recording device of FIG.
  • FIG. 13 is a timing chart for explaining the operation of the digital information data recording device of FIG.
  • FIG. 14 is a timing chart for explaining the operation of the digital information data recording device of FIG.
  • FIG. 15 is a block circuit diagram showing an example of a specific configuration of a digital information data reproducing device to which an embodiment of the present invention is applied.
  • FIG. 16 is a timing chart for explaining the operation of the digital information data reproducing device of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. BEST MODE FOR CARRYING OUT THE INVENTION some preferred embodiments according to the present invention will be described with reference to the drawings.
  • FIG. 1 is a block diagram showing a schematic configuration of an example of a data encoding device to which a data encoding method according to an embodiment of the present invention is applied.
  • a digital video signal supplied to an input terminal 1 is divided into, for example, 8 ⁇ 8 pixels and supplied to a DCT (discrete cosine transform) circuit 2.
  • the DCT circuit 2 performs DCT processing on the blocked video signal and converts it into coefficient data in the frequency domain of 8 ⁇ 8. You. Since the video signal has correlation, when the video signal is converted to the frequency domain, most of it will be low frequency components, and the high power spectrum will be collected in the low frequency band, and the higher the frequency, the lower the power will be. .
  • the output from the DCT circuit 2 is sent to the zigzag readout circuit 3 and the classification circuit 30.
  • the zigzag read circuit 3 reads zigzag sequentially from the low-frequency data of the 8 ⁇ 8 DCT coefficient.
  • the output from the zigzag reading circuit 3 is supplied to the buffer memory 4 and sent to the code amount estimating unit 10.
  • the buffer memory 4 stores data of a predetermined buffer unit serving as a first data range, for example, data of one video segment described later.
  • the classification circuit 30 examines the fineness of the pattern in units of the DCT block, which is the second data range, and classifies the activity (definition) of the DCT block into four levels. , And outputs a 2-bit activity code AT indicating the class. It is preferable to send the AC (alternating current) component of the coefficient data from the DCT circuit 2 to the classification circuit 30.
  • the code amount estimator 10 is composed of a plurality of N code amount estimators (hereinafter referred to as estimators) 20! , 2 0 2,..., Have a 2 0 N, these estimator 2 (), the 2 0 2 2 0 N, together with the output from the zigzag read circuit 3 each is sent, classification circuit 3 An activity code AT from 0 is sent.
  • estimators N code amount estimators
  • a table (quantization table) for determining the quantization step is set with the area number (FIGS. 4A and 4B). Details will be described later.
  • the estimator 2 202,..., 20 N is a predetermined buffer unit.
  • a video segment consisting of five macroblocks obtained by shuffling in the screen is defined as a predetermined buffer unit, and the video segment ⁇ Is quantized by each quantization table, and the total code amount when variable-length coding is performed is estimated.
  • the outputs OFOF 2 ,. to generate oF N are sent to the quantizer determination circuit 6.
  • Quantizer determination circuit 6 the estimator 2 0 2 0 2, ..., 2 0 output from the N OFOF 2, ..., based on OF N, predetermined buffer corresponding to the first data range
  • An optimal quantizer is determined in which the total code amount per unit, for example, a video segment unit, is equal to or less than a predetermined reference value Rf.
  • the output from the quantizer determination circuit 6 is sent to the quantization circuit 7.
  • N types for example, 16 types of quantizers are prepared in advance, and one of these quantizers is selected by the output from the quantizer determination circuit 6. I have.
  • the class is specified by the activity code AT from the classification circuit 30.
  • the output from the quantization circuit 7 is sent to a variable length coding circuit 8, subjected to variable length coding using, for example, a two-dimensional Huffman code or the like, and extracted from an output terminal 9.
  • the data in the quantization table of FIG. 3 is, as described above, the DCT block from the DCT circuit 2.
  • the quantization step for each coefficient data shown in FIG. 4A is the estimator 20 (quantizer number).
  • QNo 0
  • area number 0 to 2 is "4"
  • estimator 20 area number 3 and 4 is "8
  • estimator 20 and area number 5 to 7 is "16”
  • the quantizer number QNo the larger the quantization step and the coarser the quantization.
  • the class numbers 0 to 3 are specified by the activity code AT output by the classification circuit 30 for each DCT block.
  • the quantization step increases as the class number increases.
  • Fig. 4A and Fig. 4B there are two types of tables as shown in Fig. 4A and Fig. 4B.
  • the circuit decides one of two modes (motion mode and still mode) for the frame, and converts the conversion unit into blocks (8 x 8) blocks (still mode). This is because the DCT transform is performed differently for (2 X 4 X 8) blocks (motion mode).
  • each (8 ⁇ 8) block in the video segment determines either the still mode or the motion mode by the DCT circuit 2 by performing motion detection before DCT conversion. Depending on the result, DCT conversion is performed in either mode.
  • one block is composed of one DC component and 63 AC components, but in the motion mode, two (4 x 8) blocks are each one. It consists of a DC component and 31 AC components. Details will be described later.
  • each coefficient data before quantization is represented by 9-bit data except for the flag bit (1 bit), but only 8 bits are provided for non-zero coefficient values in the variable-length coding at the subsequent stage. Because of this, this initial shift allows coefficients with a value m in the ninth bit (MSB) (DCT coefficients greater than 255) to fit in 8 bits.
  • the quantization circuit 7 has the quantization table of FIG. 3, and selects the above-described quantizer number QNo for each video segment which is the first data range, and sets the DC data which is the second data range.
  • the class number is selected in units of T blocks, and the input DCT coefficient data is quantized in a quantization step for each of the area numbers 0 to 7 of the input DCT coefficient data, and is sent to the variable length coding circuit 8 .
  • the thresholds for the lath classification, Th !, Th2, and Th3, are changed according to the compression ratio. Specifically, as shown in FIG. 1, information of a desired compression ratio is given to the compression ratio table 12 via the terminal 11 and different reference values R f and threshold values T h T the h 2, T h 3, the estimator 2 0 ,, 20 2,..., are sent to the 2 0 N and classification circuit 3 0. In addition, one of these ⁇ , for example, only the reference value R f may be changed according to the compression ratio.
  • FIG. 6 the code amount estimator 1 0, in particular block circuit diagram showing an example of a data encoding apparatus showing the internal of the estimator 2 0 20 2, .... 2 0 N.
  • the DCT coefficient data output from the zigzag read circuit 3 corresponds to the estimator 2 of the code amount estimator 10.
  • each estimator 20,, 20 2 ,..., 20 N is sent to the respective dividers 21.
  • each estimator 20 2 ,..., 20 N is the same, each part in one estimator 20, explain.
  • the divider 21 has a quantizer table of a quantizer number QNo corresponding to each estimator 20 ⁇ 202, 20N, and a class is provided for each DCT block by the activity code AT described above. Is specified, and the input data is divided in the quantization step according to the above-mentioned area number of the input DCT coefficient data.
  • the output from the divider 21 is sent to the word length calculation circuit 23, and the code length when the variable length coding is performed is obtained.
  • the code length data is sent to an accumulator composed of an adder 25 and a register 26 to be cumulatively added, and the accumulated value is sent to a comparison circuit 28.
  • the register 26 stores the first data range, a predetermined buffer amount unit, for example, for each video segment unit, the terminal 24 Reset by these reset signals RST.
  • the comparator 28 compares the accumulated value from the register 26 with the reference value Rf. When the accumulated value exceeds the reference value Rf, the output OF at the “H” level OF, for example, , Generate the output OF,.
  • the output from each estimator 2 0 2 0 2 ,..., 2 0 N is sent to a quantizer decision circuit 6 to select the largest quantizer number QNo which does not exceed the reference value R f. I have.
  • the compression ratio table 12 may be configured such that the higher the compression ratio from the terminal 11, the smaller the reference value Rf is selected. Note that a high compression ratio means that n in the case of lZn compression is large, and the total amount of encoded data is smaller.
  • the code amount estimating unit 10 is used to change the compression ratio.
  • the above classification circuit 3 0 ⁇ T h for classification of!, T h 2, T h in the compression ratio) Ji is to desirably vary.
  • FIG. 7 shows a specific configuration example of the classification circuit 30, and FIG. 8 shows signals of respective parts in FIG.
  • the input terminal 31 in FIG. 7 is supplied with, for example, the absolute value of the DC ⁇ coefficient from the DC ⁇ circuit 2, particularly the AC (AC) component coefficient, as indicated by ⁇ in FIG. 8.
  • This input DCT coefficient is sent to the maximum value detection circuit 32, compared with the output value of the latch circuit 33, and the larger value is sent to the latch circuit 33 to be latched. From 33, the maximum value output as shown in C in Fig. 8 is obtained.
  • the latch circuit 33 is supplied with a reset signal from the terminal 34, for example, as shown in FIG. 8B of the DCT block period.
  • each threshold value ThTh, Th is a value that changes in accordance with a desired compression ratio. For example, if each threshold value ThTh, Th is set to a smaller value, the output threshold is increased. Larger lath numbers result in larger quantization steps and higher compression ratios.
  • Th>, Th 2 , and Th are read from the compression ratio table 12 according to the compression ratio from the terminal 11 and sent to the comparators 35, 36, and 37.
  • FIG. 9A shows the above reference value R f when the compression ratio] / 5, 110, ⁇ no 20, and FIG. 9B force;
  • compression ratio l Z 5, 1 no 10, 120 above SL shows each threshold T h T h 2, T h 3 when the.
  • the maximum value of the DCT coefficient supplied to the input terminal 31 is 5 12.
  • the predetermined reference value Rf and each of the threshold values ThThTh may be always selected.
  • the class number is determined based on the output results of the three comparison circuits 35, 36, and 37. This is usually a four-stage class number, and the definition of the video segment content block is defined. This is because The present invention can handle not only the four-stage class number but also a plurality of class number selections.
  • a comparison circuit is provided according to the number of stages, and a predetermined threshold value is set for each comparison circuit. Just prepare a compression ratio table 12 with a table that can be entered. Further, the class number can be set to a predetermined value by a predetermined compression ratio.
  • the classification circuit 30 of the present invention is applicable even when a DCT coefficient input to the classification circuit 30 other than the absolute value of the AC component coefficient as described above is input. That is, AC The present invention can be applied even when the difference between the maximum value and the minimum value of the number, the nth root of the AC coefficient, and the coefficient of the DC component are manually input to the classification circuit 30.
  • video data is supplied to an input terminal 51 in the order of, for example, digitized interlace scanning.
  • the input video data is sent to the blocking circuit 52, and is converted into data having a structure of, for example, an 8 ⁇ 8 sample DCT block which is a basic unit of DCT.
  • the output from the blocking circuit 52 is supplied to the shuffling circuit 53, and the processing for making the spatial position different from the original one in units of a plurality of macroblocks MB in one frame, that is, Shuffling is performed. This is to prevent errors from concentrating due to dropouts, scratches on the tape, head clogs, etc., and conspicuous deterioration in image quality.
  • the output from the shuffling circuit 53 is sent to a DCT (discrete cosine transform) circuit 2 and a motion detection circuit 54.
  • DCT discrete cosine transform
  • the motion detection circuit 54 is composed of a plurality of macroblocks shuffled in the preceding shuffling circuit 53 (in this embodiment, one video segment is composed of 5 macroblocks (MB), Hereinafter, encoding is performed by the DC block 2 in this unit. ) Of each (8 X 8) block is input, and it decides either the motion mode or the still mode. This is because when the subject is moving or the camera is panning or zooming (in motion mode), the input block is uniformly distributed by the DCT circuit 2 for interlaced scanning. This is because even if the conversion is performed, the energy may be dispersed and the compression efficiency may be reduced.
  • the (8 ⁇ 8) block is divided into the first field and the second field respectively ( By dividing the block into 4 x 8) blocks and performing DCT conversion on each (4 x 8) block by the DCT circuit 2, the compression efficiency is prevented from lowering.
  • Various methods can be considered as a method of selecting each mode of each (8 ⁇ 8) block in the motion detection circuit 54. For example, as an example, coefficient data of a vertical method when each block is subjected to Hadamard transform is used. The selection of the motion mode and the still mode based on this can be mentioned. Alternatively, the motion mode and the stationary mode can be selected by comparing the absolute value sum of the difference between the first and second fields with a predetermined threshold.
  • each (8 x 8) block in each video segment consists of one DC component and 63 AC components (see Fig. 2).
  • each of the two (4 x 8) blocks calculates the sum and difference between coefficients of the same order in each block composed of one DC component and 31 AC components. Perform DCT conversion according to each mode with the DCT circuit 2 Is performed.
  • the configuration from the DCT circuit 2 to the variable-length encoding circuit 8 corresponds to the configuration of the data encoding device in FIG. 1 described above, a detailed description is omitted, but the total code amount varies according to the compression ratio. As described above, the compressed data is extracted from the variable length encoding circuit 8.
  • the compressed data from the variable-length encoding circuit 8 is sent to a framing circuit 55, and the framing circuit 55 converts the compressed data of, for example, 5 macroblocks into 5 sync blocks of 25 Mbps according to a predetermined format. Framing to form recording data. This is a process that involves allocating data for each macro block in a video segment consisting of five macro blocks, such as moving data that protrudes from one macro block to an empty part of another macro block. It is. Even with such packing, there is a blank portion or invalid data portion in the sync block.
  • the compression ratio is arbitrarily changed as in the embodiment of the present invention, When the total code amount of the compressed data changes and the compression ratio is increased, the total code amount decreases, and the margin or invalid data in the sync block increases.
  • the margin detection circuit 56 detects the margin portion during the sync block of the data from the framing circuit 55, deletes the margin portion detected by the next margin deletion circuit 57, and then uses the recording circuit 58. It is recorded on a recording medium 60 such as a hard disk.
  • the data recorded on the recording medium 60 is reproduced by the reproduction circuit 61, the dummy data is added to the blank portion deleted by the dummy data addition circuit 62, and sent to the deflation circuit 63.
  • the above The framing circuit 55 performs the reverse of the framing process and sends the result to the variable-length recovery circuit 64.
  • the IDCT (inverse discrete cosine transform) circuit 66, the deshuffling circuit 67, and the deblocking circuit 68 are the variable length encoding circuit 8, the quantum ,
  • the DCT circuit 2, the shuffling circuit 53, and the blocking circuit 52 are subjected to the opposite processing. From the inverse blocking circuit 68, decoded video data corresponding to the input video data to the input terminal 51 is output, and is extracted via the output terminal 69.
  • the above-mentioned margin detecting circuit 56 and the margin removing circuit 57 are, for example, the digital information data recording and reproducing apparatus proposed in the specification and drawings of Japanese Patent Application No. Hei 8-9-15332 by the present applicant. Can be used.
  • the digital information data recording and reproducing apparatus will be described below with reference to FIGS.
  • FIG. 11 shows an example of a main part of a digital information data recording apparatus corresponding to the margin detection circuit 56 to the recording medium 60 in FIG. 10 described above.
  • the input terminal 1 2 0 in FIG. Is supplied with fixed-length format framing data obtained at the output side of the framing circuit 55 in FIG.
  • one sync block SB is composed of 40 16-bit data, and the first one data of the sync data portion is blank, and the next one is blank. 8 bits of data are blank and the next 4 bits have error information STA, and the next 4 bits The quantization number Q No is inserted. Next 8 data of 7 data are 4 Y blocks of luminance signal Y! ,, Y s, ⁇ , and the next five data are the CR block and CB block of the color difference signal.
  • a 40-clock extension circuit that delays the framing data of a fixed format, as shown in Figures 12A and 13B, supplied to this input terminal 120, for the time required for signal processing. In addition to this, it is supplied to invalid data detection circuit 122 which detects invalid data or the above-mentioned margin.
  • the invalid data detection circuit 122 corresponds to the blank space detection circuit 56 in FIG.
  • the invalid data detection circuit 122 determines that when all 16 bits of one data are "0", it is determined as invalid data. Therefore, in this example, the signal shown in FIG. 13G is obtained on the output side of the invalid data detection circuit 122.
  • one buffer cut pulse is applied to the buffer clock pulse input terminal 123 for 40 clocks falling at the beginning of the sync block SB, for example, as shown in FIG. 13A. Supply it.
  • the buffer pulse supplied to the buffer unit pulse input terminal 123 is supplied to the clear terminal CL of the up counter 125 through the OR gate circuit 124.
  • This up counter 1 2 5 A clock signal is supplied to the clock terminal 125a, and a force signal shown in FIG. 13C is obtained at the output terminal Q of the up-power terminal 125.
  • the count signal obtained at the input terminal Q of the up counter 125 is “0”, “1”, “2”, “9”, “16”, “23”, “30”, “30”. "3 5", "30 or more", and “39” are supplied to the decoder 126 from which the decoded signal can be obtained.
  • the "3 9" decoded signal of the decoder 1 26 is supplied to the tally terminal CL of the up count 125 through the OR gate circuit 124, and the up count 1 25 is supplied to the 40 clock. Clear each time.
  • the decoded signals of “0”, “1”, “2”, “9”, “16”, “23”, “30”, and “35” of the decoder 1 26 are respectively OR gate circuits 1
  • the mask signal shown in Fig. 13D is obtained at the output side of the OR gate circuit 127, and the portion where this mask signal exists is invalidated by the invalid data detection circuit 122. Even if it is judged as data, it will be treated as valid data.
  • the mask signal shown in FIG. 13D obtained at the output side of the OR gate circuit 127 is supplied to the load terminal LD of the down counter 128 of FIG.
  • the invalid data detection signal shown in FIG. 13G of the invalid data detection circuit 122 is supplied to the input terminal LD via the gate circuit 129. Therefore, the load signal shown in FIG. 13H is supplied to the load terminal LD of this down counter 128.
  • the down counter 128 sets a load value each time the bit signal becomes a high level "1". This load value is up counter 1 If the count value of 25 is less than “30”, it is “6”, and if this count value is “30” or more, it is “4”.
  • the load value “6” is input to the input terminal 13 0 and the load value “4” is input to the input terminal 13 1, and this input terminal 13 ⁇ is switched.
  • the switch is switched by the “30 or more” decoded signal shown in Fig. 13 E of Fig. 6 and the contact value obtained in this movable contact 13 2 c shown in Fig. 13 F is converted to this down counter 1 2 8 so that it is supplied to the input value input terminal.
  • Reference numeral 128a denotes a cook input terminal to which a cook signal for counting down is supplied.
  • the output terminal Q of the down counter 128 obtains the force value shown in FIG. 13I, and the count value obtained at the output terminal Q of the down counter 128 latches the valid data length.
  • Latch circuits 13 3, 13 4, 13 5, 13 6, 13 7, and 13 8 are supplied to the respective data terminals D. Also, the “9” decoded signal shown in Figure 13J of the decoder 1326 is supplied to the enable terminal EN of the latch circuit 1333 for latching the effective data length of the block, and the latch circuit 1333 is blocked. The effective data length of the loop.
  • FIG 1 3 L of the decoder 1 2 6 "2 3" Decorating one de signal Upsilon 3 Bed Supplying valid data length of the locks enable terminal EN of the latch circuit 1 3 5 to latch, the effective data of Y 3 block to the latch circuit 1 3 5 - latches the data length.
  • the “30” decode signal shown in Figure 13 1 of the decoder 1 26 is supplied to the enable terminal ⁇ ⁇ of the latch circuit 13 6 for latching the effective data length of 4 blocks. Latch the effective data length of the block.
  • the "3 5" decoded signal shown in Fig. 13 (3) of the decoder 1 26 is supplied to the enable terminal (13) of the latch circuit 13 (7) for latching the effective data length of the CR block. Latch the effective data length of the CR block in 1 3 7.
  • the “0” decoded signal shown in Figure 13 1 of the decoder 1 126 is supplied to the enable terminal ⁇ ⁇ of the latch circuit 13 88 which latches the effective data length of the CB block.
  • Latch circuit 1 3 8 latches the effective data length of C ⁇ block.
  • the input signal delayed by 40 clocks shown in FIG. 14 ⁇ obtained at the output side of the 40 clock delay circuit 21 is connected to one fixed contact 13 9 of the switching switch 13 9.
  • the effective data length header of 4 blocks is supplied to the other fixed contact 1 39 b of the switching switch 13 9.
  • the switching contact of the switching switch 1339 is controlled by the “0” decode signal shown in FIG. 14B of the decoder 1226, and the 1 bit in which the “0” decode signal is present Contact the other fixed contact 1 3 9 b
  • the movable contact] 39 c is connected to one fixed contact 13 9 a.
  • the signal obtained at the movable contact 1339c of the switching switch 1339 is supplied to one fixed contact 140a of the switching switch 140, and the output of the latch circuits 1337 and 138 is supplied.
  • the effective data length header of the CR and CB blocks shown in Fig. 13 T and U obtained on the side is supplied to the other fixed contact 140b of this switching switch 140.
  • the movable contact 140c of the switching switch 140 is controlled to be switched by the "1" decode signal shown in Fig. 14C of the decoder 126, and the "1" decoded signal is in one bit period. Connected to the other fixed contact 140b, and insert the effective data length headers "1" and "2" of the CR and CB blocks. To the fixed contact 140a.
  • the first blank portion of the sync block SB shown in FIG. 12A and FIG. 2 , Y 3 , and ⁇ 4- block valid data length headers “3”, “1”, “0”, and “2”, and CR and CB block valid data length headers “1” and “2” added the write enable signal to obtain a write enable signal for controlling the writing of the buffer memory 1 4 1 a supplies the block S beta on the hard disk recording apparatus 1 4 1 buffer memory 1 4 1 a data input terminal D in Supply to generator circuit 142.
  • This hard disk recorder 1 4 1 Each time a predetermined amount of recording data is stored in the memory, it is recorded at a predetermined position on the hard disk 141b.
  • the write enable signal generation circuit 142 outputs the invalid data determination signal shown in FIG. 14F of the input signal data of all 16 bits at the bit level "0" and the output side of the OR gate circuit 27.
  • the mask signal shown in FIG. 14E obtained in FIG. 14E is ORed, and the write enable signal shown in FIG. 14G is output to the output side of this write enable signal generation circuit 144. can get.
  • the write enable signal generated at the output side of the write enable signal generator 142 is supplied to the write enable signal input terminal EN of the buffer memory 144a of the hard disk recording device 141. .
  • the buffer memory 1 4 1 a is obtained so as to store the input signal only supplied to the data input terminal D in the case of high level "1" of the write energy one enable signal.
  • the recording data stored in the buffer memory 141 a is As shown in 2B, the signal is a signal in which other invalid data is removed from the portion where the mask signal with the valid data length header is added and the valid data portion.
  • the signal shown in FIG. 12B is recorded on the hard disk 144b. Therefore, according to this example, there is an advantage that the invalid data portion in the recorded data is further reduced, and the capacity of the hard disk can be further reduced.
  • the blank space detection circuit 56 of 0, the hard disk recording device 14 1 is the recording circuit 58 and the recording medium 60 of FIG. 10 above, and the remaining part of FIG. 11 is the blank space deletion of FIG. 10 above. Circuits 57 correspond respectively.
  • a hard disk reproducing device 150 outputs a reproduction signal from a hard disk 141 b through a buffer memory 150 a.
  • This buffer memory 150a is connected to the clock terminal 150b when the enable signal is at the high level "1" at the enable terminal EN from the time when the clear signal is supplied to the clear terminal CL.
  • Data output terminal D every time a clock signal is supplied. ut outputs 1 data (16 bits).
  • the terminal 151 is a start signal input terminal to which a start signal of the reproducing operation shown in FIG. 16A is supplied, and the start signal supplied to the start signal input terminal 151 is supplied to the hard disk.
  • the start signal is supplied to the clear terminal CL of the buffer memory 150a of the reproducing apparatus 150, and the start signal is supplied to the clear terminal CL of the counter 153 via the OR gate circuit 152.
  • the counter 153 counts the clock signal shown in FIG. 16K.
  • the count signal shown in FIG. 16B obtained at the output terminal Q of the counter 153 is set to “0”, “1”. , "8", “15”, “22J,” 29 “,” 34 ", and” 39 "are supplied to the decoder 54 which can obtain the decoded signals.
  • This decoder 1 5 4 uses the “3 9” decoded signal as an OR gate circuit 1 The signal is supplied to the clear terminal CL of the counter 153 via 52 so that the counter 153 is cleared every 40 clocks.
  • the start signal, the signals “0”, “1”, “8”, “15”, “22”, “29”, “34” and “39” of the decoder 154 are used.
  • the decoded signal is supplied to the input side of the OR gate circuit 155, and the clear signal shown in FIG. 16C obtained at the output side of the OR gate circuit 155 is supplied to the clearer of the counter 156. Supply to terminal CL.
  • This counter] 56 is designed to count the clock signal shown in FIG. 16K supplied to the clock input terminal 156a, and the output terminal Q of this counter 156 The count signal shown in FIG. 16D obtained from the above is supplied to the B signal input terminal of the comparator 157 described later.
  • data output terminal D of buffer memory 150a of hard disk playback device 150 16 bits D of data available on ut . , D, and D i 5 are connected to the AND gate circuit 158, respectively. , 1 5 8, 1 5
  • Data output terminal D of this buffer memory 150a 16 bits D of data available at ut . , 0 12-13 15-bit D, 0 15, through a 1 clock delay circuit 1 5 9, and is supplied to the first shift register section 1 6 0 a of the shift register 1 6 0, the D the s ⁇ DH bits, via the one-clock delay circuit 1 6 1, shift register 1 6 0 of the second shift register section 1 6 0 b by supplying the Unishi, this D 4 to D 7 bits
  • This D is supplied to the third shift register section 160c of the shift register 160 through the one-clock delay circuit 162.
  • ⁇ D 3 bits via 1 clock delay circuit 16 3 Then, the data is supplied to the fourth shift register section 60 of the shift register 160.
  • Data output terminal D of this buffer memory 150a 6 bits D of data available to ut . , D, D of D 1 5, the 2 ⁇ D, 5 bits, the fifth shift register section 1 6 of the shift register 1 6 0 () is supplied to the e, shift the D 8 ⁇ DH bit To the sixth shift register section 160f of the register 160.
  • the “1” decode signal of the decoder 154 shown in FIG. 16E is supplied to the load terminal LD of the shift register 160, and when the “1” decode signal is supplied, the first to sixth signals are output.
  • a valid data length header is supplied to the shift register section 160a to 160f.
  • the first shift register 1603 is supplied with “3 j” of the effective data length of ⁇ 1 block
  • the second shift register 1 60 b of the valid data length of Y 2 block is "1" is supplied to "0" ⁇ 3 valid data length of the block of the third shift register section 1 6 0 0 is supplied
  • the fourth shift Torejisuta unit 1 6 0 d "2" of valid data length of Y 4 block is supplied
  • "1" of valid data length of CR block to the fifth shift register section 1 6 0 e is supplied
  • the effective shift length “2” of the CB block is supplied to the sixth shift register section 160f.
  • the shift register 160 has first to sixth shift register sections 160a to 160f connected in series, and each time a shift pulse is supplied to the shift pulse terminal SFT, one shift register section shift is performed.
  • the effective data length shown in Fig. 16G obtained in the first shift register section 160a is sequentially supplied to the A signal input terminal of the comparator 157. It was done.
  • the shift pulse terminal SFT receives the “8”, “15”, “22”, “29”, and “34” decoded signals of the decoder 154 as input signals of the gate circuit 164, respectively. Side, and the shift pulse shown in FIG. 16F obtained at the output side of the ORGOUT circuit 164 is supplied.
  • the comparator 157 compares the A signal supplied to the A signal input terminal with the B signal supplied to the B signal input terminal, and outputs a high level signal when the signal is AB, as shown in Figure 16H. Set it to "1", and output a bite level "0" for A and B.
  • the output signal shown in FIG. 16H of the comparator 157 is supplied to the enable terminal EN of the buffer memory 50a, and the output signal of the comparator 157 is supplied to the 16 amplifiers.
  • Degate circuit 1 5 8. , 158, 158, 5 are supplied to the other input terminals, respectively.
  • ul has a fixed-length format of the sync bit SB, and a signal in which the valid data shown in Fig. 12B is inserted and the other parts are DC data.
  • the reproduction signal shown in Figure 16 J obtained at the output side of, 5 is converted to a deframing circuit 170, a variable-length decoding circuit 171, an inverse quantization circuit 171, an inverse DCT circuit 173, and a deshuffling circuit. 1 7 4 and reverse blocking circuit 1 If the signal is supplied to a reproducing device composed of 75 or the like, a reproduced signal similar to the conventional one can be obtained.
  • variable length encoding when input data is subjected to orthogonal transform, quantized, and then subjected to variable length encoding, the variable length encoding is performed based on the orthogonally transformed data.
  • the quantization step for quantization based on the estimated data amount and a different reference value according to the compression ratio. As a result, the total amount of encoded data changes, and a desired arbitrary compression ratio can be obtained.
  • the present invention when input data is subjected to orthogonal transform and quantized and then subjected to variable-length coding, it is possible to classify a class indicating the fineness of quantization based on the orthogonally transformed data.
  • the threshold according to the compression ratio By changing the threshold according to the compression ratio, the total amount of encoded data changes, and the compression ratio at the time of data encoding can be set to a desired compression ratio.
  • the input data is image data
  • DCT coefficient data obtained by performing a discrete cosine transform (DCT) is quantized by one of a plurality of quantizers, and is subjected to variable-length coding.
  • the optimal quantizer is determined by estimating the amount of data when quantizing in variable video segment units and performing variable-length coding and comparing it with a reference value, and thresholding the DCT coefficient data in macroblock units
  • an image compression format with a fixed compression ratio that determines the class indicating the fineness of quantization by comparing with the above, the above reference value, or the reference value and threshold value, are set to the desired compression ratio.
  • the compression ratio can be easily changed while maintaining the compatibility of the mat.
  • the present invention is not limited to only the above-described embodiment.
  • a quantization step decision circuit having a quantization table as shown in FIG. 3 is used, and the activity from the classification circuit 30 is used in this quantization step decision circuit.
  • the code AT (class number) may be supplied to directly instruct the quantization step in the quantization circuit 7.
  • the size of the DCT block divided by the size of the video segment is not limited to 8 ⁇ 8 pixels or 5 MB (macro block), and may be set arbitrarily. In addition, it is needless to say that 16 quantizers and 4 classifiers may be arbitrarily set. Furthermore, in the present embodiment, the coding method based on DCT transform has been described. The combined coding method is also effective, and the present invention is also applicable to various coding methods such as region-based coding (fraction coding) and fractal coding. In addition, various changes can be made without departing from the gist of the present invention.

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Description

明 細 書
データ符号化方法及び装置
技 術 分 野 本発明は、 ディジタルビデオ信号等のディジタル情報データを圧 縮符号化するためのデータ符号化方法及び装置に関し、 特に、 固定 圧縮率のデータ圧縮フォーマッ トにおいて容易に圧縮率を変化させ ることができるようなデータ符号化方法及び装 Eに関するものであ る。 背 景 技 術 ディジタルビデオ信号等のディジタル情報データは、 一般にデー タ量が膨大となるため、 データ量を圧縮する圧縮符号化が施される ことが多い。 この圧縮符号化の内で、 特に D C T (離散余弦変換） を用いたデータ符号化方法や装置が近年多く用いられている。 例え ば、 テープ幅が 1ノ4ィンチのディジタル V T Rのフォーマッ ト、 いわゆる D Vフォーマツ トにも、 この D C Tを用いたデ一タ符号化 方法が採用されている。
このようなディジタル情報データの符号化においては、 所定フォ —マツ トで伝送したり記録再生するために、 圧縮率やデータレ一ト が固定となっている。 例えば、 一定のブロック単位で同期がとられ る場合には、 プロック毎に最大データ量を越えない範囲でデータ圧 縮が施され、 プロック内の圧縮された有効データ以外の部分には無 効データを充填して、 ブロック毎のデータ量を一定と している。 ま た、 ブロックを越えてデータを割り振ることも考えられており、 所 定ブロックに対応する圧縮された有効データ量がプロック内最大デ —タ量を越えた場合には、 はみ出た有効データを他の有効データ量 が少ないブロックに割り振るようにしている。 例えば、 上述した D Vフォーマツ トにおいては、 画面内でシャフリングされて得られる 5つのマクロブロックから成る固定 ¾のビデオセグメン ト內で、 各 マクロブロック問のデータの振り分けを行っている。
ところで、 近年において、 ハードディスクのデータ記録容量が増 大してきており、 ディジタルビデオ信号の圧縮データ等をハードデ ィスクに記録し再生することも実用化されている。 このようなハー ドディスク等を用いた記録再生装置は、 ランダムアクセスが可能で あるため、 任意の映像が瞬時に検索でき、 例えば編集作業に好適で ある。
ここで、 例えばビデオ信号をオフライン編集する用途においては- 内容が確認できる程度の画質で十分であり、 圧縮率を高めてデータ 量を削減することが記録媒体の容量を節約する意味で重要である。 これに対して、 本編集の際には、 圧縮率を低く抑えて画質の向上を 図ることが重要である。 この他、 用途に応じて圧縮率を変化させる ことができれば、 それぞれの用途に最適の画質及び媒体容量を実現 でき、 好ましい。
本発明は、 上述したような実情に鑑みてなされたものであり、 例 えば、 テープ幅が 1 Z 4ィンチのディジタル V T Rのフォ一マツ ト. いわゆる D Vフォーマツ トのような固定圧縮率のデータ圧縮フォー マツ トにおいて、 容易に圧縮率を変化させることができるようなデ ータ符号化方法及び装置の提供を目的とするものである。 発 明 の 開 示
本発明に係るデータ符号化方法及び装置は、 入力データを直交変 換し、 量子化した後に可変長符号化する場合に、 上記直交変換され たデータに基づいて可変長符号化したときの総符号化データ量を推 定し、 圧縮率に応じて異なる基準値と推定されたデータ量とに基づ いて量子化の際の量子化ステップを決定することを特徴とする。 圧縮率に応じて基準値を変化させることにより、 符号化されたデ
—タの総量が変化する。
また、 本発明に係るデータ符号化方法及び装置は、 入力データを 直交変換し、 量子化した後に可変長符号化する場合に、 上記直交変 換されたデータに基づいて量子化の細かさを指示するクラスを分け るための閾値を圧縮率に応じて変化させることを特徴とする。 圧縮率に応じてクラス分けの閾値を変化させることにより、 符号 化されたデータの総量が変化する。
ここで、 上記入力データが画像データで、 離散余弦変換 （D C T ) を行って得られた D C T係数データを複数の量子化器のいずれ かで量子化し、 可変長符号化するようにし、 D C T係数データのビ デォセグメン ト単位で量子化し可変長符号化したときのデータ量を 推定して基準値と比較することにより最適な量子化器を決定し、 D C T係数データのプロック単位のデータを閾値と比較することによ り量子化の細かさを指示するクラスを決定するような固定圧縮率の 画像圧縮フォーマッ トを想定するとき、 上記基準値、 又は基準値及 び閾値を所望の圧縮率の情報に応じて変化させることが好ましい。 圧縮率の情報に応じて基準値、 又は基準値及び閾値を変化させる ことにより、 圧縮符号化されて得られる最終的な符号化データ量が 変化し、 圧縮率を変えることができる。 図面の簡単な説明 図 1は、 本発明に係るデータ符号化方法が適用されたデータ符せ 化装置の実施の形態の概略構成を示すプロック図である。
図 2は、 本発明の実施の形態の D C T係数の出力順の一例を示す 図である。
図 3は、 本発明の実施の形態の量子化テーブルの一例を示す図で ある。
図 4は、 本発明の実施の形態の D C T係数のェリァ番号の一例を 示す図である。
図 5は、 動きモード D C T係数の処理の一例を示す図である。 図 6は、 本発明の実施の形態の符号量推定部の具体例を説明する ためのブロ ック回路図である。
図 7は、 本発明の実施の形態のクラス分け回路の具体例を説明す るためのブロック回路図である。
図 8は、 本発明の実施の形態のクラス分け回路の動作を説明する ためのタイ ミングチャートである。
図 9は、 本発明の実施の形態の圧縮率テ一ブルの一例を示す図で ある。 図 1 0は、 本発明の実施の形態が適用されたディジタル情報デ一 タ記録再生装置の概略構成を示すプロック図である。
図 1 1は、 本発明の実施の形態が適用されたディジタル情報デー タ記録装置の具体的な構成の一例を示すプロック回路図である。 図 1 2は、 図 1 1 のディジタル情報データ記録装置の入力信号と 記録信号との一例を示す図である。
図 1 3は、 図 1 1 のディジタル情報データ記録装置の動作を説明 するためのタイ ミングチャートである。
図 1 4は、 図 1 1 のディジタル情報データ記録装置の動作を説明 するためのタイ ミ ングチャートである。
図 1 5は、 本発明の実施の形態が適用されたディジタル情報デ一 タ再生装置の具体的な構成の一例を示すプロック回路図である。 図 1 6は、 図 1 5のディジタル情報データ再生装置の動作を説明 するためのタイ ミ ングチャートである。 発明を実施するための最良の形態 以下、 本発明に係るいくつかの好ましい実施の形態について、 図 面を参照しながら説明する。
図 1は、 本発明の実施の形態となるデータ符号化方法が適用され たデータ符号化装置の一例の概略構成を示すプロック図である。 この図 1 において、 入力端子 1に供給されたディジタルビデオ信 号は、 例えば 8 X 8画素にブロック化され、 D C T (離散余弦変 換） 回路 2に供給される。 D C T回路 2は、 ブロック化されたビデ ォ信号を D C T処理し、 8 X 8の周波数領域の係数データに変換す る。 ビデオ信号には相関があるので、 ビデオ信号を周波数領域に変 換すると、 殆どが低周波数成分となり、 パワーの大きいスぺク トラ ムは低域に集まり、 高域にいくほどそのパワーは小さくなる。
D C T回路 2からの出力は、 ジグザグ読出回路 3及びクラス分け 回路 3 0に送られる。 ジグザグ読出回路 3は、 図 2に示すように、 8 X 8の D C T係数の低周波のデータから順にジグザグに読み出し ていく。 ジグザグ読出回路 3からの出力は、 バッファメモリ 4に供 給されると共に、 符号量推定部 1 0に送られる。 ノくッファメモリ 4 は、 第 1のデータ範囲となる所定のバッファ単位、 例えば後述する 1 ビデオセグメン ト分のデータを蓄えるものである。 クラス分け回 路 3 0は、 後述するように、 第 2のデータ範囲となる D C Tブロッ クの単位で絵柄の細かさを調べ、 その D C Tブロックのァクティビ ティ （精細度） を 4段階にクラス分けし、 そのクラスを示す 2ビッ トのアクティ ビティコード A Tを出力する。 クラス分け回路 3 0に は、 D C T回路 2からの係数データの A C (交流） 成分を送るよう にすることが好ましい。
符号量推定部 1 0は、 複数の N個の符号量推定器 （以下エスティ メータと記す） 2 0 ！， 2 0 2， . . .， 2 0 N を有し、 これらのエスティ メータ 2 () , 2 0 2 2 0 N には、 それぞれジグザグ読出回路 3 からの出力が送られると共に、 クラス分け回路 3 0からのァクティ ビティコード A Tが送られる。 エスティメータ 2 0 1 , 2 0 2 2
0 N には、 例えば、 図 3に示す N = 1 6の場合の具体例のように、 互いに異なる量子化器番号 Q No ( N = 1 6のときの量子化器番号は 0〜 1 5 ) が設定され、 アクティビティコ一ド A Tが示すクラス番 号と、 D C Tブロック内の各画素プロックに対し予め割り振られた エリア番号 （図 4 A及び図 4 B) とで量子化ステップを決定するテ —ブル （量子化テーブル） が設定されている。 詳細は後述する。 エスティメータ 2 0 2 02， ...， 20 N は、 所定のバッファ単位. 例えば画面内でシャフリングされて得られる 5つのマクロブロック から成るビデオセグメントを所定のバッファ単位と し、 そのビデオ セグメント內のデータを、 各量子化テーブルで量子化し可変長符号 化したときの総符号量をそれぞれ推定し、 この総符号量が所定の基 準値 R f 以上のとき、 出力 O F O F 2， · . ·， O FN を発生する。 こ れらの出力 O F O F 2， ...， O FN は、 量子化器決定回路 6に送ら れる。 量子化器決定回路 6は、 エスティメータ 2 0 2 02, ... , 2 0 N からの出力 O F O F 2， ...， O FN に基づいて、 第 1のデータ 範囲に相当する所定のバッファ単位、 例えばビデオセグメント単位 の総符号量が所定の基準値 R f 以下となる最適な量子化器を決定す る。 この量子化器決定回路 6からの出力が量子化回路 7に送られる。 量子化回路 7は、 N種類、 例えば 1 6種類の量子化器が予め用意 され、 これらの量子化器の内のいずれかが量子化器決定回路 6から の出力により選択されるようになっている。 また量子化回路 7は、 クラス分け回路 30からのアクティビティコ一ド ATによりクラス が指定されるようになっている。 量子化回路 7からの出力は、 可変 長符号化回路 8に送られて、 例えば 2次元ハフマン符号等を用いて 可変長符号化され、 出力端子 9より取り出される。
ここで、 図 3に示す量子化テーブルの量子化器番号 QNoの 0〜 1 5は、 1 6個のェスティメータ 201， 2 02,..., 2 016と対応する ものであり、 例えばエスティメータ 20 , は、 第 1のデータ範囲と なるビデオセグメント単位で、 量子化器番号 QNo= 0の量子化器に よって量子化して可変長符号化したときの総符号量が所定の基準値 R f 以上となるか否かを推芷する。 また、 図 3の量子化テーブルの 各データは、 上述したように DC T回路 2からの DC Tブロック
(本実施の形態では 8 X 8 ) のスぺク トルデータの各係数データを 図 4 A及び図 4 Bのようにエリァ分割するときの各ェリァ番号 0〜 7に対する量子化ステップをそれぞれ示している。
例えば、 クラス分け回路 3 0から入力されるァクティビティコ一 ド ATによりクラス番号 0が指定されたとき、 図 4 Aに示す各係数 データに対する量子化ステップは、 エスティメータ 2 0 (量子化 器番号 QNo= 0) のエリア番号 0から 2は "4 " 、 エスティメータ 20 のエリア番号 3及び 4は "8" 、 エスティメータ 20 , のェ リァ番号 5から 7は " 1 6 " となり、 さらにエスティメータ 2 02
(量子化器番号 QNo= 1 ) のエリア番号 0から 3は "4 " 、 エステ ィメータ 2 02 のエリア番号 4及び 5は "8" 、 エスティメータ 2 0 のェリァ番号 6及び 7は " 1 6 " · · ' となる。
図 3から明らかなように、 量子化器番号 QNoが小さいほど量子化 ステップが大きく、 粗く量子化されることになる。 さらに、 クラス 番号 0〜 3は、 クラス分け回路 3 0によって DCTブロック毎に出 力されるアクティ ビティコード ATにより指定されるものである。 図 3の例では、 クラス番号が大きくなるほど量子化ステップが大き くなる。 エリア番号を決定する際に、 図 4 A及び図 4 Bに示すよう に 2種類の表があるのは、 DCT回路 2で DCTブロック化された データを D CT変換するときに、 後述する動き検出回路でフレーム に対し 2つのモード （動きモードと静止モード） のどちらかを決め, 変換単位であるブロック化を （8 X 8) のブロック （静止モー ド） と、 （ 2 X 4 X 8) のブロック （動きモー ド） とで異ならせて DC T変換を行うためである。 すなわち、 ビデオセグメ ン ト内 （本実施 の形態では 5 MB) の各 （8 X 8) のブロックは、 DCT回路 2で DCT変換前に動き検出により静止モードか動きモードかのどちら かが判断され、 その結果により どちらか一方のモードで D C T変換 される。 図 5に示すように、 静止モードでは、 1ブロックは 1個の DC成分と 6 3個の A C成分とから構成されるが、 動きモードでは 2個の （4 X 8) ブロックがそれぞれ 1個の DC成分と 3 1個の A C成分とで構成される。 詳細については後述する。
なお、 クラス番号 3は、 D C T係数の絶対値が 2 5 5を越える場 合に、 量子化前にイニシャルシフ トと称される 1 ビッ トシフ トによ り 1 2されるため、 量子化ステップは 2倍にされていると見なす ことができる。 量子化前の各係数データは、 フラグビッ ト （ 1 ビッ ト） を除く と 9 ビッ トデータで示されるが、 後段の可変長符号化で は非零係数の値に対して 8 ビッ トしか用意されていないため、 この イニシャルシフ トにより 9ビッ ト目 （MS B) に値 mを持つ係数 ( 2 5 5を超える DC T係数） が 8ビッ ト內に収まるようになる。 量子化回路 7は、 図 3の量子化テーブルを有しており、 第 1のデ ータ範囲であるビデオセグメント単位で上記量子化器番号 QNoが選 択され、 第 2のデータ範囲である DC Tプロック単位で上記クラス 番号が選択されて、 入力された D C T係数データの上記各ェリア番 号 0〜 7に対する量子化ステップで該入力 DC T係数データを量子 化し、 可変長符号化回路 8に送る。
本発明の実施の形態においては、 エスティメータ 2 0 ,, 2 0 2, ... , 2 O N の上記所定の基準値 R f 及びクラス分け回路 3 0のク ラス分けの閾値 T h !, T h 2 , T h 3 を圧縮率に応じて変化させてい る。 具体的には、 図 1 に示すように端子 1 1 を介して圧縮率テープ ル 1 2に所望の圧縮率の情報を与え、 この圧縮率に応じて異なる基 準値 R f や閾値 T h T h 2, T h 3 を、 エスティメータ 2 0 ,， 20 2,. ··, 2 0 N やクラス分け回路 3 0に送っている。 なお、 これらの 內の一方、 例えば基準値 R f のみを圧縮率に応じて変化させるよう にしてもよい。
次に図 6は、 符号量推定部 1 0、 特にエスティメータ 2 0 20 2, .... 2 0 N の内部を示したデータ符号化装置の一例を示すブロッ ク回路図である。 この図 6において、 ジグザグ読出回路 3から出力 された D C T係数データは、 符号量推定部 1 0のエスティメータ 2
0 ,, 2 02 , 20 N の各割算器 2 1 にそれぞれ送られる。 ここで, 各エスティメータ 2 0 ,， 202,... , 20 N の内部構造はいずれも同 様であるので、 1つのエスティメータ 2 0 , 内の各部について、 指 示符号を付して説明する。
割算器 2 1は、 各エスティメータ 20 ^ 2 02 , 2 0 N にそれ ぞれ対応する量子化器番号 QNoの量子化テ一ブルを有し、 上述した アクティビティコード ATによって DCTブロック毎にクラスが指 定され、 入力される D C T係数データの上記ェリァ番号に応じた量 子化ステップで該入力データが除算される。 割算器 2 1からの出力 は、 語長演算回路 2 3に送られて、 上記可変長符号化したときの符 号長が求められる。 この符号長データは、 加算器 2 5 とレジスタ 2 6とから成る累算器に送られて累積的に加算され、 累算値が比較回 路 2 8に送られる。 レジスタ 2 6は第 1のデータ範囲である所定バ ッファ量単位、 例えば上記ビデオセグメント単位毎に、 端子 24か らのリセッ ト信号 R S Tにより リセッ 卜される。 比較器 2 8では、 レジスタ 2 6からの累算値と上記基準値 R f とを比較して、 累算値 が基準値 R f 以上に達すると "H" レベルの出力 O F、 例えばエス ティメータ 20 , では出力 O F , を発生する。 各エスティメータ 2 0 2 02， ...， 2 0 N からの出力は、 量子化器決定回路 6に送られ て、 上記基準値 R f を越えない最も大きな量子化器番号 QNoを選ん でいる。
ここで、 基準値 R f は、 圧縮率に応じて異なる値が圧縮率テープ ル 1 2から読み出されて各エスティメータ 20 202 , ... , 2 0 N の比較器 2 8に送られている。 これは、 基準値 R f をより小さい値 に設定してやれば、 量子化後の総符号量はより小さくなつて、 圧縮 率を上げることができる。 従って、 端子 1 1からの圧縮率が高いほ ど、 より小さい基準値 R f が選ばれるように、 圧縮率テーブル 1 2 を構成すればよい。 なお、 圧縮率が高いとは、 l Z n圧縮の場合の nが大きく、 符号化後のデータ総量がより少なくなることを意味す る。
次に、 クラス分けの閾値を圧縮率に応じて変化させる具体例につ いて、 図 7及び図 8を参照しながら説明する。
上述したように、 上記量子化回路 7の量子化ステップを上記量子 化器番号 QNoとクラス番号とによって決定するフォーマツ 卜の場合 には、 圧縮率を変化させるために、 上記符号量推定部 1 0のエステ ィメ一タ 201, 202，.，.， 20« の基準値 R f を変えて選択される 量子化器番号 QNoを変化させるだけではやや不十分であり、 クラス 番号についても、 圧縮率を上げるときにはより量子化ステップが大 きくなるものを選ぶことが望ましい。 そこで、 上記クラス分け回路 3 0のクラス分けのための閾俽 T h ! , T h 2 , T h を圧縮率に) じ て変化させることが望ましい。
図 7は、 上記クラス分け回路 3 0の具体的な構成例を示し、 図 8 は、 図 7の各部の信号を示している。 図 7の入力端子 3 1 には、 例 えば図 8の Λに示すような上記 D C Τ回路 2からの D C Τ係数、 特 に A C (交流） 成分の係数の絶対値が供給されている。 この入力 D C T係数は、 最大値検出回路 3 2に送られて、 ラッチ回路 3 3の出 力値と比較され、 大きい方の値がラツチ回路 3 3に送られてラツチ されることにより、 ラツチ回路 3 3からは図 8の Cに示すような最 大値出力が得られる。 ラッチ回路 3 3は、 端子 3 4からの例えば上 記 D C Tブロック周期の図 8の Bに示すようなリセッ ト信号が供給 されている。 ラッチ回路 3 3からの最大値出力は、 3つの比較器 3 5、 3 6 、 3 7にそれぞれ送られ、 閾値 T h T h 2 , T h 3 とそれ ぞれ比較されることにより、 比較器 3 5 、 3 6、 3 7からは、 図 8 の D、 E、 Fに示すような比較出力がそれぞれ出力される。 図 7の 例では、 ラッチ回路 3 3の出力値が閾値 T h T h 2， T h 3 より大 きいとき、 比較出力は 0から 1に変化する。 これらの比較出力 D、 E、 Fがクラス番号テーブル 3 8に送られることで、 クラス番号テ 一ブル 3 8から図 8の Gに示すようなクラス番号出力がラツチ回路 3 9に送られる。 ラツチ回路 3 9のィネーブル端子 E Nには、 端子 3 4からの上記リセッ ト信号 Bが供給され、 このリセッ ト信号のパ ルス入力タイ ミングのクラス番号がラッチされて、 上述したァクテ イビティコード A Tとして出力される。 このように 3つの閾値 T h T h 2 , T h 3 で入力 D C T係数の A C成分の絶対値を比較するこ とにより、 4段階のクラス番号 0〜 3のいずれかを選択している。 ここで、 各閾値 T h T h ， T h は、 所望の圧縮率に応じて変 化する値であり、 例えば各閾値 T h T h ， T h をより小さい値 に設定すると、 出力されるク ラス番号はより大きくなり、 結果的に 量子化ステップが大きくなつて、 圧縮率が高くなる。 これらの閾値
T h > , T h 2 , T h は、 端子 1 1からの圧縮率に応じて圧縮率テ一 ブル 1 2から読み出され、 各比較器 3 5、 3 6、 3 7に送られる。 このような圧縮率テーブル 1 2における圧縮率に対する上記基準 値 R f 及び各閾値 T h T h 2 , T h 3 の具体例を図 9に示す。 図 9 Aが、 圧縮率 ] / 5、 1 1 0、 】ノ 2 0のときの上記基準値 R f を示し、 図 9 B力；、 圧縮率 l Z 5、 1ノ 1 0、 1 2 0のときの上 記各閾値 T h T h 2， T h 3 を示している。 図 9 Bの具体例では、 入力端子 3 1に供給される D C T係数の最大値を 5 1 2と している。 なお、 この他、 圧縮率によっては、 常に所定の上記基準値 R f 及び 上記各閾値 T h T h T h が選択されるようにしてもよレ、。 上述したクラス分け回路 3 0では、 3つの比較回路 3 5、 3 6、 3 7の出力結果によりクラス番号を決定しているが、 これは通常 4 段階のクラス番号でビデオセグメント內容ブロックの精細度を表し ているためである。 本発明では、 この 4段階のクラス番号のみなら ず、 複数段のクラス番号選択にも対応でき、 その場合は、 段数によ つて比較回路を增减し、 かつそれぞれの比較回路に所定の閾値が入 力できるようなテーブルを持つ圧縮率テーブル 1 2を用意すればよ レ、。 また、 所定の圧縮率によりクラス番号を所定の値とすることも 可能である。 クラス分け回路 3 0に入力される D C T係数と しては 上述したような A C成分の係数の絶対値以外が入力される場合でも、 本発明のクラス分け回路 3 0は適応可能である。 すなわち、 A C係 数の最大値と最小値との差や、 A C係数の n乗根など、 さらには D C成分の係数といったものがクラス分け回路 3 0に人力された場合 でも適用可能である。
次に、 上述した本発明の実施の形態のデータ符号化方法あるいは 符号化装置を用いて構成されるディジタル情報データの記録再生装 置について、 図 1 0を参照しながら説明する。
図 1 0において、 入力端子 5 1 には、 例えばディジタル化された ィンタ一レース走査の順序でビデオデータが供給されている。 この 入力ビデオデータは、 ブロック化回路 5 2に送られて、 D C Tの基 本単位である例えば 8 X 8サンプルの D C Tブロックの構造のデー タに変換される。 この D C Tブロックの輝度 4ブロックと 2つの色 差各 1プロックの計 6ブロックで、 1つのマク口ブロックが構成さ れる。 すなわち、 時間的に連続する第 1及び第 2フィールドの時間 的に同一な位置の （4 X 8 ) のブロックを 2つ組み合わせて、 （8 X 8 ) のブロ ックが形成される。 ブロ ック化回路 5 2からの出力は, シャフリ ング回路 5 3に供給され、 1 フレーム内で、 複数のマク ロ プロック M Bを単位として、 空間的な位置を元のものと異ならせる 処理、 すなわちシャフリングがなされる。 これは、 ドロップアウ ト、 テープ上の傷、 ヘッ ドクロ ッグ等によって、 エラーが集中し、 画質 の劣化が目立つのを防止するためである。 このシャフリング回路 5 3からの出力が D C T (離散余弦変換） 回路 2及び動き検出回路 5 4に送られる。
動き検出回路 5 4は、 上述したように前段のシャフリング回路 5 3においてシャフリングされた複数のマクロブロック （本実施の形 態では、 5マク ロブロック （M B ) で 1 ビデオセグメントを構成し, 以下この単位で D C丁回路 2にて符号化が行われる。 ） の各 （ 8 X 8) のブロックが入力されて、 動きモードと静止モードとのどちら かを判断する。 これは、 被写体が動いていたり、 カメラがパン、 ズ —ム等をしているとき （動きモー ドのとき） 、 インタ一レース走査 のために、 入力されるブロックを一律に D C T回路 2で D C T変換 してもエネルギが分散し圧縮効率が低下してしまうことがあるため であり、 このような場合に、 （8 X 8) のブロックを第 1 フィール ド及ぴ第 2フィール ドとでそれぞれ （4 X 8) のブロックに分割し, 各 （4 X 8) のブロ ックに対して D C T回路 2で D C T変換を施す ことで、 圧縮効率の低下を防ぐ。 動き検出回路 54における各 （8 X 8 ) のブロックの各モードの選択方法と しては、 様々なものが考 えられるが、 一例として、 各ブロックをアダマール変換したときの 垂直方法の係数データに基づいて動きモードと静止モ一ドの選択を 行うことが挙げられる。 他にも、 第 1及び第 2フィールド間の差分 の絶対値和を所定の閾値と比較することで動きモードと静止モード の選択を行うこともできる。
動き検出回路 54で各 （8 X 8) のブロックに対して、 動きモー ドと静止モ一ドとが判断されると、 選択されたモードに応じ DC T 回路 2で入力される各プロックに対して DC T変換がなされる。 静 止モードでは、 各ビデオセグメント内の各 （8 X 8) のブロックは 1個の DC成分と 6 3個の AC成分から構成される （図 2参照） が、 動きモードのときは、 図 5に示すように、 2個の （4 X 8) のブロ ックそれぞれが 1個の DC成分と 3 1個の AC成分で構成された各 ブロックの同じ次数の係数同士の和と差の演算を行い （8 X 8) の プロックに再構成して DC T回路 2で各モ一ドに応じた DC T変換 が行われる。
D C T回路 2から可変長符号化回路 8までの構成が、 上記図 1 の データ符号化装置の構成に相当するため、 詳細な説明を 、略するが, 圧縮率に応じて総符号量が変化した圧縮データが可変長符^化回路 8から取り出されることは上述の通りである。
この可変長符号化回路 8からの圧縮データはフレーミング回路 5 5に送られ、 フレーミング回路 5 5では、 所定のフォーマッ トに従 つて、 例えば 5マクロブロックの圧縮データを 2 5 M b p s の 5シ ンクブロ ックにパッキングし、 記録デ一タを形成するフレーミング 処理を施す。 これは、 5つのマクロブロックから成るビデオセグメ ン ト内において、 あるマクロブロックからはみ出るデータを、 他の マクロブロックの空き部分に移すような各マク口ブロック問でのデ —タの割り振り も含む処理である。 このようなパッキングを行って も、 シンクブロックの中には余白部分あるいは無効データ部分が存 在しており、 特に、 本発明の実施の形態のように、 圧縮率を任意に 変化させるものでは、 圧縮データの総符号量が変化し、 圧縮率を高 めたときには総符号量が少なくなって、 シンクブロック中の余白部 分あるいは無効データ部分が增大することになる。
そこで、 余白検出回路 5 6により、 フレーミング回路 5 5からの データのシンクプロック中の余白部分を検出し、 次の余白削除回路 5 7により検出された余白部分を削除した後、 記録回路 5 8により ハードディスク等の記録メディァ 6 0に記録している。
記録メディア 6 0に記録されたデータは、 再生回路 6 1により再 生し、 ダミ一データ付加回路 6 2により上記削除された余白部分に ダミーデータを付加して、 デフレ一ミング回路 6 3に送り、 上記フ レーミング回路 5 5のフレ一ミング処理の逆の処理を施して、 可変 長復^化回路 6 4に送る。 可変長復号化回路 6 4、 逆量子化器 6 5 . I D C T (逆離散余弦変換） 回路 6 6、 デシャフリ ング回路 6 7及 び逆ブロック化回路 6 8は、 上記可変長符号化回路 8、 量子化回路 7、 D C T回路 2、 シャフリ ング回路 5 3及びブロック化回路 5 2 の各処理のそれぞれ逆の処理を施す。 逆ブロック化回路 6 8からは, 上記入力端子 5 1への入力ビデオデータに相当する復号化されたビ デォデータが出力され、 出力端子 6 9を介して取り出される。
ところで、 上記余白検出回路 5 6及び余白削除回路 5 7について は、 例えば本件出願人が先に特願平 8— 9 1 5 3 2号の明細書及び 図面において提案したデジタル情報データ記録及び再生装置を用い ることができる。 このデジタル情報データ記録及び再生装置につい て、 図 1 1〜図 1 6を参照しながら以下説明する。
図 1 1 は、 上記図 1 0の余白検出回路 5 6から記録メディァ 6 0 までに相当するデジタル情報データ記録装置の要部の例を示し、 本 例において、 図 1 1 の入力端子 1 2 0には、 上記図 1 0のフ レーミ ング回路 5 5の出力側に得られる固定長フォ一マツ トのフレーミ ン グデータが供給されている。
本例においては説明を簡単にするため、 図 1 2 Aに示すような固 定長フォーマッ トのフレーミ ングデータ、 すなわちシンクブロック S Bのデータが入力端子 1 2 0に供給されるものとする。
この図 1 2 Aに示す固定長フォーマッ トは、 1 シンクブロ ック S Bが、 1 6 ビッ トのデータの 4 0個分から成るものであり、 シンク データ部の初めの 1データはブランクであり、 次のデータは 8ビッ トがブランクで次の 4ビッ トにエラ一情報 S T A、 次の 4 ビッ トに 量子化番号 Q Noが挿入されている。 次の 7データずつの 2 8データ が輝度信号の 4つの Yブロック Y！ ， , Y s , Υ であり、 そ の次の 5データずつが色差信号の C Rブロック及び C Bブロ ックで ある。
この図 1 2において、 エンドォブブロ ック E O Bの後の " 0 " は 無効データである。 この場合、 本例においては、 初めに全体に！:つ て " 0 " を書き込んでおき、 その後、 有効データで書き換えていく ものとする。
この入力端子 1 2 0に供給される、 図 1 2 A、 図 1 3 Bに示すよ うな固定長フォ一マッ トのフレーミングデータを、 信号処理に必要 な時間遅延する 4 0クロ ック延長回路 1 2 1 に供給すると共に、 無 効データあるいは上記余白を検出する無効データ検出回路 1 2 2に 供給する。 この無効データ検出回路 1 2 2が、 上記図 1 0の余白検 出回路 5 6に相当する。
この無効データ検出回路 1 2 2は 1データの 1 6 ビッ トが全て " 0 " のときを無効データと判定するようにしたものである。 従って 本例においてはこの無効データ検出回路 1 2 2の出力側には図 1 3 Gに示す信号が得られる。
また、 図 1 1において、 バッファュニッ トパルス入力端子 1 2 3 には、 例えば図 1 3 Aに示すように、 シンクブロ ック S Bの初めで 立下がる 4 0クロ ックに 1個のバッファュ-ッ トパルスを供給する ようにする。
このバッファュニッ トパルス入力端子 1 2 3に供給されるバッフ ァュニッ トパルスをオアゲート回路 1 2 4を介してァップカウンタ 1 2 5のク リァ端子 C Lに供給する。 このアップカウンタ 1 2 5の ク口 ック端子 1 2 5 aにはクロック信号が供給され、 このアップ力 ゥン ト 1 2 5の出力端子 Qには図 1 3 Cに示す力ゥント信号が得ら れる。
このアップカウンタ 1 2 5の入力端子 Qに得られるカウン ト信号 を、 「0」 ， 「 1」 ， 「2」 ， 「 9」 ， 「 1 6」 ， 「2 3」 ， 「3 0」 ， 「3 5」 ， 「 3 0以上」 及び 「 3 9」 デコード信号が得られ るデコーダ 1 2 6に供給する。 このデコーダ 1 2 6の 「3 9」 デコ ―ド信号をオアゲー ト回路 1 24を介して、 このアップカウント 1 2 5のタ リァ端子 C Lに供給し、 このァップカゥン ト 1 2 5を 4 0 ク ロ ック毎にク リアするようにする。
このデコーダ 1 2 6の 「0」 ， 「 1」 ， 「2」 ， 「 9」 ， 「 1 6」 ， 「2 3」 ， 「 3 0」 及び 「3 5」 のデコード信号を夫々オア ゲート回路 1 2 7に供給し、 このオアゲ一ト回路 1 2 7の出力側に 図 1 3 Dに示すマスク信号を得るようにし、 このマスク信号の存す る部分は、 無効データ検出回路 1 2 2が無効データと判定しても、 有効データと して取り极うようにする。
図 1 1のダウンカウンタ 1 2 8のロード端子 LDに、 オアゲート 回路 1 2 7の出力側に得られる図 1 3 Dに示すマスク信号をオアゲ 一ト回路 1 2 9を介して供給すると共に、 この口一ド端子 L Dに無 効データ検出回路 1 2 2の図 1 3 Gに示す無効データ検出信号をォ ァゲート回路 1 2 9を介して供給する。 従って、 このダウンカウン タ 1 2 8のロード端子 LDに図 1 3 Hに示す口一ド信号が供給され る。
このダウンカウンタ 1 2 8は口一ド信号がハイレベル " 1 " とな る毎にロード値をセッ トする。 このロード値は、 アップカウンタ 1 2 5のカウン ト値が 「 3 0」 未満のときは 「6」 であり、 このカウ ン ト値が 「3 0」 以上のときは 「4」 である。
すなわち、 入力端子 1 3 0にロード値 「 6」 を入力すると共に入 力端子 1 3 1 にロード値 「4」 を入力し、 この入力端子 1 3 ◦を切 換スィッチ 1 3 2の一方の固定接点 1 3 2 aに接続すると共に入力 端子 1 3 1 を切換スィツチ 1 3 2の他方の固定接点 1 3 2 bに接続 し、 この切換スィツチ 1 3 2の可変接点 1 3 2 cをデコーダ 1 2 6 の図 1 3 Eに示す 「 3 0以上」 デコ一ド信号により切換えるように し、 この可動接点 1 3 2 cに得られる図 1 3 Fに示す口一ド値を、 このダウンカウンタ 1 2 8の口一ド値入力端子に供給するようにす る。 1 2 8 aはダウンカウントするク口ック信号が供給されるク口 ック入力端子である。
この、 ダウンカウンタ 1 2 8の出力端子 Qには図 1 3 I に示す力 ゥン ト値が得られ、 このダウンカウンタ 1 2 8の出力端子 Qに得ら れるカウント値を有効データ長をラツチするラツチ回路 1 3 3 , 1 3 4， 1 3 5 , 1 3 6, 1 3 7及び 1 3 8の夫々のデータ端子 Dに 供給する。 またデコーダ 1 2 6の図 1 3 Jに示す 「9」 デコード信 号を ブロックの有効データ長をラツチするラツチ回路 1 3 3の エネ一ブル端子 ENに供給し、 このラッチ回路 1 3 3に ブロッ クの有効データ長をラツチする。
デコ一ダ 1 2 6の図 1 3 Kに示す 「 1 6」 デコ一ド信号を Y 2 ブ 口ックの有効データ長をラツチするラツチ回路 1 34のエネ一ブル 端子 ENに供給し、 このラッチ回路 1 3 4に Y2 プロックの有効デ 一タ長をラッチする。
デコーダ 1 2 6の図 1 3 Lに示す 「 2 3」 デコ一ド信号を Υ 3 ブ ロックの有効データ長をラツチするラツチ回路 1 3 5のエネーブル 端子 E Nに供給し、 このラッチ回路 1 3 5に Y 3 ブロックの有効デ —タ長をラッチする。
デコーダ 1 2 6の図 1 3 Μに示す 「 3 0」 デコード信号を Υ 4 ブ ロックの有効データ長をラツチするラツチ回路 1 3 6のエネーブル 端子 Ε Νに供給し、 このラッチ回路 1 3 6に ブロックの有効デ ータ長をラツチする。
また、 デコーダ 1 2 6の図 1 3 Νに示す 「3 5」 デコ一ド信号を C Rブロックの有効データ長をラツチするラツチ回路 1 3 7のエネ 一ブル端子 Ε Νに供給し、 このラツチ回路 1 3 7に C Rブロ ックの 有効データ長をラッチする。
デコ一ダ 1 2 6の図 1 3 Οに示す 「0」 デコ一ド信号を C Bブロ ックの有効データ長をラツチするラッチ回路 1 3 8のエネ一ブル端 子 Ε Νに供給し、 このラツチ回路 1 3 8に C Βブロックの有効デー タ長をラツチする。
また本例においては、 4 0クロック遅延回路 2 1 の出力側に得ら れる図 1 4 Αに示す 4 0クロック遅延された入力信号を、 切換スィ ツチ 1 3 9の一方の固定接点 1 3 9 aに供給すると共に、 ラッチ回 路 1 3 3， 1 3 4 , 1 3 5及び 1 3 6の出力側に得られる図 1 3 P， Q, R及び Sに示す ， Y 2 ， Y3 ， 及び Υ4 ブロックの有効デ —タ長へッダを、 この切換スィツチ 1 3 9の他方の固定接点 1 3 9 bに供給するようにする。
この切換スィツチ 1 3 9の可動接点 1 3 9 cをデコーダ 1 2 6の 図 1 4 Bに示す 「0」 デコ一ド信号により切換制御し、 この 「0」 デコ一ド信号がある 1 ビッ ト期間だけ他方の固定接点 1 3 9 bに接 続して、 この Y, ， Υ2 ， Ya , 及び Υ4 ブロックの有効データ長 ヘッダ 「3」 ， 「 1 」 ， 「0」 及び 「 2」 を挿人するようにし、 そ の他の期間は、 この可動接点 ] 3 9 cを一方の固定接点 1 3 9 aに 接続するようにする。
この切換スィツチ 1 3 9の可動接点 1 3 9 cに得られる信号を、 切換スィ ツチ 1 4 0の一方の固定接点 1 4 0 aに供給すると共に、 ラツチ回路 1 3 7及び 1 3 8の出力側に得られる図 1 3 T及び Uに 示す C R及び C Bブロックの有効データ長ヘッダを、 この切換スィ ツチ 1 4 0の他方の固定接点 1 4 0 bに供給するようにする。
この切換スィ ツチ 1 4 0の可動接点 1 4 0 cをデコーダ 1 2 6の 図 1 4 Cに示す 「 1」 デコード信号により切換制御し、 この 「 1」 デコ一ド信号がある 1 ビッ ト期間だけ、 他方の固定接点 1 4 0 bに 接続して、 C R及び C Bブロックの有効データ長ヘッダ 「 1」 及び 「 2」 を挿入するようにし、 その他の期間はこの可動接点 1 4 0 c を一方の固定接点 1 4 0 aに接続するようにする。
この切換スィツチ 1 4 0の可動接点 1 4 0 cに得られる図 1 4 D に示す信号のように、 図 1 2 A、 図 1 3 Bに示すシンクブロック S Bの初めのブランク部分に、 ， Υ2 , Y3 ， 及び Υ4 ブロック 有効データ長ヘッダ 「3」 ， 「 1」 ， 「0」 及び 「 2」 と C R及び CBブロック有効データ長ヘッダ 「 1」 及び 「 2」 が付加されたシ ンクブロック S Βをハー ドディスク記録装置 1 4 1のバッファメモ リ 1 4 1 aのデータ入力端子 D i nに供給すると共にこのバッファメ モリ 1 4 1 aの書き込みを制御する書き込みエネーブル信号を得る 書き込みエネーブル信号発生回路 1 4 2に供給する。
このハードディスク記録装置 1 4 1はバッファメモリ 1 4 1 aに 所定量の記録データがメモリ される毎にハードディスク 1 4 1 bの 所定位置に記録するようになされたものである。
この書き込みエネ一ブル信号発生回路 1 4 2は、 入力信号のデー タの 1 6ビッ ト全て口一レベル " 0 " の図 1 4 Fに示す無効データ 判定信号とオアゲー ト回路 2 7の出力側に得られる図 1 4 Eに示す マスク信号とをオアを取るようにしたもので、 この書き込みエネ一 ブル信号発生回路 1 4 2の出力側には図 1 4 Gに示す書き込みエネ —ブル信号が得られる。
この書き込みエネーブル信号発生回路 1 4 2の出力側に得られる 書き込みエネ一ブル信号をハ一ドディスク記録装置 1 4 1のバッフ ァメモリ 1 4 1 aの書き込みエネ一ブル信号入力端子 E Nに供給す る。
このバッファメモリ 1 4 1 a は、 この書き込みエネ一ブル信号の ハイ レベル " 1 " のときだけデータ入力端子 D i nに供給される入力 信号を記憶するようにしたものである。
すなわち、 本例においては、 入力端子 1 2 0に供給されるシンク ブロック S Bが図 1 2 Aに示すデータであったときは、 このバッフ ァメモリ 1 4 1 aに記憶される記録データは、 図 1 2 Bに示すよう に有効データ長へッダが付加されたマスク信号がある部分と有効デ —タ部分とのその他の無効データが除去された信号となる。
従って、 本例においては、 この図 1 2 Bに示す信号をハードディ スク 1 4 1 bに記録する。 従って本例によれば記録データ中の無効 データ部分がより少なくなり、 ハ一ドディスクの容量を更に節約で きる利益がある。
なお、 この図 1 1 の構成の無効データ検出回路 1 2 2が上記図 1 0の余白検出回路 5 6に、 ハ一ドディスク記録装置 1 4 1が上記図 1 0の記録回路 5 8及び記録メディァ 6 0に、 図 1 1の残りの部分 が上記図 1 0の余白削除回路 5 7にそれぞれ対応する。
次に、 上述した図 1 1 のデジタル情報データ記録装置で記録した ハードディスク 1 4 1 bを再生するデジタル情報デ一タ再生装置の 例を図 1 5及び図 1 6を参照して説明する。
図 1 5において、 ハ一ドディスク再生装置 1 5 0は、 ハードディ スク 1 4 1 b よりの再生信号をバッファメモリ 1 5 0 aを介して出 力するようにしたものである。 このバッファメモリ 1 50 aは、 ク リァ端子 C Lにク リァ信号が供給されたときよりエネ一ブル端子 E Nにエネ一ブル信号がハイ レベル " 1 " のときにクロ ック端子 1 5 0 bにクロック信号が供給される毎にデータ出力端子 D。u t より 1 データ （ 1 6ビッ ト） を出力するようになされたものである。
また、 端子 1 5 1は図 1 6 Aに示す再生動作のスター 卜信号が供 給されるスタート信号入力端子を示し、 このスタ一ト信号入力端子 1 5 1に供給されるスター ト信号をハードディスク再生装置 1 50 のバッファメモリ 1 5 0 aのク リァ端子 C Lに供給すると共にこの スタ一ト信号をオアゲート回路 1 5 2を介してカウンタ 1 5 3のク リァ端子 C Lに供給する。
このカウンタ 1 5 3は、 図 1 6 Kに示す、 クロック信号をカウン トするもので、 このカウンタ 1 5 3の出力端子 Qに得られる図 1 6 Bに示すカウント信号を 「0」 ， 「 1」 ， 「8」 ， 「 1 5」 ， 「2 2J , 「2 9」 ， 「 3 4」 及び 「3 9」 のデコード信号が得られる デコーダ 54に供給する。
このデコーダ 1 5 4の 「3 9」 デコ一ド信号をオアゲート回路 1 5 2を介してカウンタ 1 5 3のク リァ端子 C Lに供給し、 このカウ ンタ 1 5 3を 4 0クロック毎にク リアするようにする。
また、 このスタ一 ト信号、 デコーダ 1 5 4の 「 0」 ， 「 1 」 ， 「8」 ， 「 1 5」 ， 「 2 2」 ， 「 2 9」 ， 「 3 4」 及び 「 3 9」 の デコ一ド信号を夫々オアゲート回路 1 5 5の入力側に供給し、 この オアゲ一ト回路 1 5 5の出力側に得られる図 1 6 Cに示すク リァ信 号をカウンタ 1 5 6のク リァ端子 C Lに供給する。
このカウンタ ] 5 6はクロック入力端子 1 5 6 aに供給される図 1 6 Kに示すク口ック信号を力ゥン トするようになされたもので、 このカウンタ 1 5 6の出力端子 Qの得られる図 1 6 Dに示すカウン ト信号を後述するコンパレータ 1 5 7の B信号入力端子に供給する ようにする。
また、 ハードディスク再生装置 1 5 0のバッファメモリ 1 5 0 a のデータ出力端子 D。u t に得られるデータの 1 6 ビッ ト D。 ， D, D i5を夫々アンドゲー 卜回路 1 5 8。 ， 1 5 8 , 1 5
81 Sの一方の入力端子に供給するようにする。
またこのバッファメモリ 1 5 0 aのデータ出力端子 D。u t に得ら れるデータの 1 6 ビッ ト D。 ， D, 015の012〜1315ビッ ト を、 1 クロック遅延回路 1 5 9を介して、 シフ トレジスタ 1 6 0の 第 1 のシフ トレジスタ部 1 6 0 aに供給するようにし、 この Ds 〜 D Hビッ トを、 1クロック遅延回路 1 6 1を介して、 シフ ト レジス タ 1 6 0の第 2のシフ トレジスタ部 1 6 0 b に供給するよ うにし、 この D4 〜D7 ビッ トを 1 クロック遅延回路 1 6 2を介して、 シフ トレジスタ 1 6 0の第 3のシフ トレジスタ部 1 6 0 c に供給するよ うにし、 この D。 〜D3 ビッ トを、 1 クロック遅延回路 1 6 3を介 して、 シフ ト レジスタ 1 6 0の第 4のシフ トレジスタ部 ] 6 0 に 供給するようにする。
また、 このバッファメモリ 1 5 0 aのデータ出力端子 D。u t に得 られるデータの ] 6 ビッ ト D。 ， D , D 15の D , 2〜 D , 5ビッ トを、 シフ ト レジスタ 1 6 0の第 5のシフ トレジスタ部 1 6 () eに 供給すると共に、 この D8 〜D Hビッ トをシフ ト レジスタ 1 6 0の 第 6のシフ トレジスタ部 1 6 0 f に供給するようにする。
このシフ ト レジスタ 1 60のロー ド端子 L Dに図 1 6 Eに示すデ コーダ 1 5 4の 「 1」 デコード信号を供給し、 この 「 1」 デコード 信号が供給されたとき第 1〜第 6のシフ トレジスタ部 1 6 0 a〜 1 60 f に有効データ長ヘッダが供給される。
この場合、 記録データが図 1 2 Bに示すものであるときには、 第 1のシフ トレジスタ部 1 60 3に丫1 ブロックの有効データ長の 「 3 j が供給され、 第 2のシフ ト レジスタ部 1 60 bに Y 2 ブロ ッ クの有効データ長の 「 1」 が供給され、 第 3のシフ トレジスタ部 1 6 0 0に丫3 ブロックの有効データ長の 「0」 が供給され、 第 4の シフ トレジスタ部 1 6 0 dに Y4 ブロックの有効データ長の 「 2」 が供給され、 第 5のシフ トレジスタ部 1 6 0 eに C Rブロ ックの有 効データ長の 「 1」 が供給され、 第 6のシフ トレジスタ部 1 6 0 f に C Bブロックの有効データ長の 「 2」 が供給される。
また、 このシフ トレジスタ 1 60は第 1〜第 6のシフ トレジスタ 部 1 6 0 a〜 1 60 f が直列接続され、 シフ トパルス端子 S F Tに シフ トパルスが供給される毎に 1シフ ト レジスタ部シフ ト し、 第 1 のシフ ト レジスタ部 1 6 0 aに得られる図 1 6 Gに示す有効データ 長がコンパレータ 1 5 7の A信号入力端子に順次供給されるように なされたものである。
また、 このシフ トパルス端子 S F Tにはデコーダ 1 54の 「 8」 ， 「 1 5」 ， 「 2 2」 ， 「 2 9」 及び 「3 4」 デコ一ド信号を夫々ォ ァゲート回路 1 6 4の入力側に供給し、 このオアグート回路 1 64 の出力側に得られる図 1 6 Fに示すシフ トパルスを供給するように する。
このコンパレータ 1 5 7で A信号入力端子に供給される A信号と B信号入力端子に供給される B信号とを比較し、 その出力側に図 1 6 Hに示すように、 A Bのときハイレベル " 1 " と し、 Aく Bの ときは口一レベル "0 " を出力するようにする。
このコンパレータ 1 5 7の図 1 6 Hに示す出力信号を、 バッファ メモリ 5 0 aのエネ一ブル端子 E Nに供給すると共に、 このコンパ レ一タ 1 5 7の出力信号を、 1 6個のアン ドゲート回路 1 5 8。 ， 1 5 8 , 1 5 8 , 5の他方の入力端子に夫々供給する。
従って、 このバッファメモリ 1 5 0 aのデータ出力端子 D。u l に は、 図 1 6 I に示すように、 シンク ビッ ト S Bの固定長フォ一マッ トとされ、 図 1 2 Bの有効データが挿入されてその他の部分が DC データとされた信号が得られ、 この 1 6個のアンドゲート回路 1 5
8。 ， 1 5 8 , 1 5 8 の出力側には、 図 1 6 Jに示すよう に、 この有効データ長に応じてダミーデータ "0" が挿入された図 1 2 Aに示す固定長フォ一マッ トシンクブロック S Bとなる。
この 1 6個のアンドゲ一ト回路 1 5 8。 ， 1 5 8 ! 1 5 8
, 5の出力側に得られる図 1 6 Jに示す再生信号を、 デフレーミング 回路 1 70、 可変長復号回路 1 7 1、 逆量子化回路 1 7 1、 逆 DC T回路 1 7 3、 デシャフリング回路 1 7 4及び逆プロック化回路 1 7 5等より成る再生装置に供給するようにすれば、 従来同様の再生 信号を得ることができる。
ここで、 上述の具体例では有効データ長ヘッダを付加するような 例を述べたが、 この代わりに無効デ一タ長ヘッダを付加するように しても良い。 また、 上述の具体例ではデータ長ヘッダを付加したが. このデータ長ヘッダを付加することなく、 再生後に E O Bを検出し て D C Tブロックの句切りをみつけ、 余白にダミーデータを入れて 出力するようにしても良いことは勿論である。 また上述の具体例で はフレーミング後の無効データ （余白） をデータの全ビッ トがロー レベル " 0 " であるかどうかを判断して検出するようにしたが、 こ の無効データ （余白） をその他の方法で検出するようにしても良い ことは勿論である。
以上説明したように、 例えばテ一プ幅が 1 Z 4ィンチのディジタ ノレ V T Rのフォーマッ ト、 いわゆる D Vフォ一マッ トのように、 固 定圧縮率の画像データの圧縮符号化の際に、 容易に所望の圧縮率に 変えることができる。 これによつて、 高い圧縮率で圧縮された符号 の無効データ部分すなわち余白部分を削除してディスク等の記録メ ディァに記録することができ、 メディアの容量を節約することが可 能となる。 これは、 高画質を要求されないオフライン編集等の用途 に用いる場合に特に有効である。
以上説明したような本発明に係るデータ符号化方法及び装置によ れば、 入力データを直交変換し、 量子化した後可変長符号化する際 に、 直交変換されたデータに基づいて可変長符号化したときの総符 号化データ量を推定し、 推定されたデータ量と圧縮率に応じて異な る基準値とに基づいて量子化の際の量子化ステップを決定すること により、 符号化されたデータの総量が変化し、 所望の任意の圧縮率 を得ることができる。
また、 本発明によれば、 入力データを直交変換し、 量子化した後 に可変長符号化する場合に、 上記直交変換されたデータに基づいて 量子化の細かさを指示するクラスを分けるための閾値を圧縮率に応 じて変化させることにより、 符号化されたデータの総量が変化し、 データ符号化の際の圧縮率を所望の圧縮率にすることができる。
ここで、 上記入力データが画像データで、 離散余弦変換 （D C T ) を行って得られた D C T係数データを複数の量子化器のいずれ かで量子化し、 可変長符号化するようにし、 D C T係数データのビ デォセグメン ト単位で量子化し可変長符号化したときのデータ量を 推定して基準値と比較することにより最適な量子化器を決定し、 D C T係数データのマクロブ口ック単位のデータを閾値と比較するこ とにより量子化の細かさを指示するクラスを決定するような固定圧 縮率の画像圧縮フォーマッ トを想定するとき、 上記基準値、 又は基 準値及び閾値を所望の圧縮率の情報に応じて変化させることにより、 圧縮符号化されて得られる最終的な符号化データ量が変化し、 固定 圧縮率の画像圧縮フォーマツ トにおけるデータ符号化の際に、 フォ
—マツ トの互換を保ったままで、 容易に圧縮率を変えることができ る。
また、 高い圧縮率で圧縮された符号の無効データ部分すなわち余 白部分を削除してディスク等の記録メディアに記録することができ、 メディアの容量を節約することが可能となる。 これは、 高画質を要 求されないオフライン編集等の用途に用いる場合に特に有効である。 なお、 本発明は上述した実施の形態のみに限定されるものではな く、 例えば、 量子化器決定回路 6の代わりに図 3のよ うな 子化テ —ブルを有する量子化ステップ決定回路を用い、 この量子化ステツ プ決定回路にクラス分け回路 3 0からのアクティ ビティコード A T (クラス番号） を供給して、 量子化回路 7での量子化ステップを直 接指示するようにしてもよい。 また、 D C Tブロックの大きさゃビ デォセグメ ン トの大きさ等は、 8 X 8画素や 5 M B (マクロブロッ ク） に限定されず、 任意に設定すればよい。 また、 量子化器の個数 の 1 6個や、 クラス分けの数 4等も任意に設定してもよいことは勿 論である。 さらに、 本実施の形態では、 D C T変換による符号化方 式について記載したが、 その他のウエーブレツ ト （wavel et) 変換 により ウェーブレツ ト係数に基づく符号化方式や、 ウエーブレツ ト 変換と他の変換方式とを組み合わせた符号化方式も有効であり、 そ の他、 領域ベース符号化 （Regi on Based Cod ing) や、 フラクタル 符号化等、 種々の符号化方式にも本発明は適用可能である。 この他. 本発明の要旨を逸脱しない範囲で種々の変更が可能である。

Claims

請 求 の 範 囲
1 . 入力データを直交変換する直交変換工程と、
上記直交変換されたデータと圧縮率の情報とに基づいて量子化の 際の量子化ステップを決定する量子化ステップ決定工程と
上記直交変換されたデータを上記量子化ステップ決定工程で決定 された量子化ステップで量子化する量子化工程と、
上記量子化工程で量子化されたデータを可変長符号化する可変長 符号化工程と、
を有することを特徴とするデータ符号化方法。
2 . 上記入力データは画像データであり、 上記直交変換は離散余 弦変換であること
を特徴とする請求の範囲第 1項記載のデータ符号化方法。
3 . 上記量子化ステップ決定工程は、 上記直交変換されたデータ を第 1のデータ範囲内で上記可変長符号化したときの総符号量を推 定し、 該推定されたデータ量と上記圧縮率の情報に応じて異なる基 準値とに基づいて、 上記量子化ステップを決定すること
を特徴とする請求の範囲第 1項記載のデータ符号化方法。
4 . 上記量子化ステップ決定工程は、 それぞれ異なる量子化ステ ップを有する複数の量子化器で上記直交変換されたデータを第 1の データ範囲内で量子化し量子化されたデータを上記可変長符号化し たときの総符号量を推定し、 該推定された総符号量と上記圧縮率の 情報に応じた異なる基準値とに基づいて、 該基準値の範囲内で最も 上記総符号量の多い上記量子化器を選択して、 該選択された量子化 器の有する量子化ステップを上記量子化工程で使用する量子化ステ ップと して決定すること
を特徴とする請求の範囲第 1項記載のデータ符号化方法。
5 . 上記量子化ステップ決定工程は、 第 2のデータ範囲内で、 上 記直交変換されたデータに基づいて上記量子化工程での量子化の細 かさを指示するクラスを決定するためのクラス分けの閾値を上記圧 縮率の情報に応じて変化させること
を特徴とする請求の範囲第 1項記載のデータ符号化方法。
6 . 上記量子化ステップ決定工程は、 第 2のデータ範囲内で、 上 記直交変換されたデータに基づいて上記量子化工程での量子化の細 かさを指示するクラスを上記圧縮率に応じて変化させること を特徴とする請求の範囲第 1項記載のデータ符号化方法。
7 . 上記直交変換工程は、 入力された画像データを離散余弦変換 する工程であり、
上記量子化ステップ決定工程は、 上記直交変換されたデータのう ち第 2のデータの範囲内のデータに対し上記圧縮率に応じて変化し 量子化の細かさを指示するクラス番号を決定し、 それぞれ異なる量 子化ステップを有する複数の量子化器で上記直交変換されたデータ を第 1のデータ範囲内で上記決定されたクラス番号に基づいてそれ ぞれ量子化し量子化されたデータを上記可変長符号化したときの総 符号量データを推定し、 該推定されたデ一タと上記圧縮率に応じて 変化する基準値とに基づいて、 上記複数の量子化器のうち最適な量 子化器を量子化器番号で示して決定し、
上記量子化工程は、 上記量子化ステップ決定工程で決定した上記 クラス番号と上記量子化器番号に基づいて上記直交変換されたデー タのうち上記第 2のデータの範囲内で上記データを量子化すること を特徴とする請求の範囲第 1項記載のデータ符号化方法。
8 . 入力データを直交変換する直交変換手段と、
上記直交変換手段で変換された上記入力データと圧縮率の情報と に基づいて量子化の際の量子化ステップを決定する量子化ステップ 決定手段と、
上記直交変換されたデータを上記量子化ステップ決定手段で決定 された量子化ステップで量子化する量子化手段と、
上記量子化手段で量子化された上記データを可変長符号化する可 変長符号化手段と、
を有するデータ符号化装置。
9 . 上記入力データは画像データであり、 上記直交変換は離散余 弦変換であること
を特徴とする請求の範囲第 8項記載のデータ符号化装匱。
1 0 . 上記量子化ステップ決定手段は、 上記直交変換されたデー タを第 1のデータ範囲内で上記可変長符号化したときの総符号量を 推定し、 該推定されたデータ量と上記圧縮率の情報に応じて変化す る基準値とに基づいて、 上記量子化ステップを決定すること を特徴とする請求の範囲第 8項記載のデータ符号化装置。
1 1 . 上記量子化ステップ決定手段は、 それぞれ異なる量子化ス テップを有する複数の量子化器を有し、 該量子化器で上記直交変換 されたデータを第 1のデータ範囲内で量子化し量子化されたデータ を上記可変長符号化したときの総符号量を推定し、 該推定された総 符号量と上記圧縮率の情報に応じた異なる基準値とに基づいて、 該 基準値の範囲内で最も上記総符号量の多い上記量子化器を選択し、 該選択された量子化器の有する量子化ステップを上記！:子化手段で 量子化するときに使用する量子化ステップと して決定すること を特徴とする請求の範囲第 8項記載のデータ符号化装置。
1 2 . 上記量子化ステップ決定手段は、 第 2のデータ範囲内で、 上記直交変換されたデータに基づいて上記量子化手段での量子化の 細かさを指示するクラスを決定するためのクラス分けの閾値を上記 圧縮率の情報に応じて変化させること
を特徴とする請求の範囲第 8項記載のデータ符号化装置。
1 3 . 上記量子化ステップ決定手段は、 笫 2のデータ範囲内で、 上記直交変換されたデータに基づいて上 ¾量子化手段での量子化の 細かさを指示するクラスを上記圧縮率に応じて変化させること を特徴とする請求の範囲第 8項記載のデータ符^化装置。
1 4 . 上記直交変換手段は、 入力された画像データを離散余弦変 換する手段であり、
上記量子化ステップ決定手程は、 上記直交変換されたデータのう ち第 2のデータの範囲内のデータに対し上記圧縮率に応じて変化し 量子化の細かさを指示するクラス番号を決定し、 それぞれ異なる量 子化ステップを有する複数の量子化器で上記直交変換されたデータ を第 1のデータ範囲内で上記決定されたクラス番号に基づいてそれ ぞれ量子化し量子化されたデータを上記可変長符号化したときの総 符号量データを推定し、 該推定されたデータと上記圧縮率に応じて 変化する基準値とに基づいて、 上記複数の量子化器のうち最適な量 子化器を量子化器番号で示して決定し、
上記量子化手段は、 上記量子化ステップ決定手段で決定した上記 クラス番号と上記量子化器番号に基づいて上記直交変換されたデー タのうち上記第 2のデータの範囲内で上記直交変換手段で変換され たデータを量子化すること
を特徴とする請求の範囲第 8項記載のデータ符号化装置。
1 5 . 入力データを直交変換する直交変換手段と、
上記直交変換手段で変換された上記入力データと圧縮率の情報と に基づいて量子化の際の量子化器番号を決定する量子化器番号决定 手段と、
上記直交変換された上記データをクラス番号と上記量子化器赉号 決定手段で決定された量子化器番号とに基づいて決定される所定の 量子化ステップで量子化する量子化手段と、
上記量子化手段で量子化されたデータを可変長符号化する可変長 符号化手段とを有し、
上記量子化器番号決定手段は、 上記圧縮率の情報に基づき符号量 基準値とクラス分け閾値とを出力する圧縮率テ一ブルと、 上記直交 変換手段からの直交変換されたデータと上記圧縮率テーブルからの 上記クラス分け閾値とが入力されて上記クラス分け閾値に基づき上 記直交変換されたデータを所定のクラスに分け該クラスを示すクラ ス番号を出力するクラス分け手段と、 それぞれ所定の量子化ステツ プを有する複数の量子化器を有し、 上記クラス分け手段からのクラ ス番号と上記直交変換されたデータと上記圧縮率テーブルからの符 号量基準値とが入力され、 上記複数の量子化器でそれぞれ上記直交 変換されたデータを所定の量子化ステップで量子化し量子化された データを可変長符号化して総符号量を推定し、 推定された該総符号 量と上記符号量基準値とに基づいて、 上記複数の量子化器のうち最 適な量子化器を選択し量子化器番号と して出力する符号量推定手段 とを備えたこと
を特徴とするデータ符号化装置。
1 6 . 上記符号量推定手段における推定された上記総符号量と上 記符号量基準値とに基づき、 上記基準値の範囲内で最も上記総符号 量の多い量子化器を選択して量子化器番号と して出力すること を特徴とする請求の範囲第 1 5項記載のデータ符 化装置。
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